KR100358050B1 - 반도체 소자의 금속 배선 및 커패시터 제조 방법 - Google Patents

반도체 소자의 금속 배선 및 커패시터 제조 방법 Download PDF

Info

Publication number
KR100358050B1
KR100358050B1 KR1020000085142A KR20000085142A KR100358050B1 KR 100358050 B1 KR100358050 B1 KR 100358050B1 KR 1020000085142 A KR1020000085142 A KR 1020000085142A KR 20000085142 A KR20000085142 A KR 20000085142A KR 100358050 B1 KR100358050 B1 KR 100358050B1
Authority
KR
South Korea
Prior art keywords
metal
metal wiring
capacitor
diffusion barrier
manufacturing
Prior art date
Application number
KR1020000085142A
Other languages
English (en)
Other versions
KR20020055889A (ko
Inventor
김시범
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020000085142A priority Critical patent/KR100358050B1/ko
Publication of KR20020055889A publication Critical patent/KR20020055889A/ko
Application granted granted Critical
Publication of KR100358050B1 publication Critical patent/KR100358050B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes

Abstract

본 발명은 반도체 소자의 금속 배선 및 커패시터 제조 방법에 관한 것으로, 높은 정전 용량을 가지는 MIM(Metal-insulator-metal) 커패시터를 제조하는 공정에 있어서, 듀얼 다마신 패터닝(Dual damascene patterning) 공정을 그대로 유지하면서 일반적인 다마신 패턴을 구리로 매립하는 구리 듀얼 다마신(Cu Dual Damascene) 배선 공정과 양립(Ccompatible)할 수 있는 MIM 커패시터 제조 방법을 이용하여 다마신 패턴에 3차원 구조의 고 유전율(High-k) MIM(Metal-Insulator-Metal) 커패시터를 제조함으로써 금속층의 추가없이 MIM 커패시터와 Cu 배선을 동일 층에 형성함과 동시에 커패시터의 정전 용량을 확보하여 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 금속 배선 및 커패시터 제조 방법이 개시된다.

Description

반도체 소자의 금속 배선 및 커패시터 제조 방법{Method of manufacturing a metal wiring and a capacitor in a semiconductor device}
본 발명은 반도체 소자의 금속 배선 및 커패시터 제조 방법에 관한 것으로, 특히 듀얼 다마신 패턴에 3차원 구조로 형성하여 정전 용량을 증가시킬 수 있는 반도체 소자의 금속 배선 및 커패시터 제조 방법에 관한 것이다.
일반적으로, 다양한 논리(Logic) 소자의 구성을 위하여 수동 소자(Passive component)인 커패시터가 소자 제조 공정 중에 제조된다. 이때, 제조되는 커패시터로는 MPU 소자에서의 디커플링(Decoupling) 커패시터, SOC(system on a chip) 소자와 RF(Radio frequency) 소자에서의 각 블록(Block)간의 임피던스 일치(Impedance matching)를 위한 커플링 및 바이패스(Coupling bypass) 커패시터, AD(Analogue to Digital) 또는 DA(Digital to analogue) 컨버터(Converter)에서의 커패시터 어래이(Capacitor array) 등이 있다. 이러한 커패시터는 실리콘 정션(Siliconjunction)을 이용한 정션 커패시터(Junction capacitor)로 제조되거나, 통상적인 알루미늄(Al) 배선 기술에서는 PECVD SiN막을 유전체막으로 하는 Al/SiN/Al의 MIM(Metal-insulator-metal) 커패시터로 제조된다.
그러나, 동작 주파수가 증가하고 컨버터의 비트(Bit) 증가에 함에 따라 점점 대용량의 커패시터가 필요하게 되며, 예를 들면 1 GHz에서 동작하는 CPU의 경우, 디커플링(Decoupling)을 위해서는 400 nF의 커패시터 용량이 필요하다. 이때, Toxeq가 1nm일 경우 얻어질 수 있는 커패시턴스(Capacitance)는 34.5nF/mm2이며, 결국 400nF의 커패시턴스를 얻기 위해서는 11.6mm2의 면적이 필요하게 된다. 현재 사용되는 PECVD SiN 1000Å의 유전율을 7이라 하면, 대략적인 Toxeq는 56nm, 커패시턴스는 0.62nF/mm2이므로 400nF의 커패시턴스를 얻기 위해서는 면적이 645mm2정도되는 커패시터를 제조해야 한다. 이 정도 크기의 커패시터는 반도체 칩 제조에 실제로 적용하기 어렵다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 일반적인 다마신 패턴을 구리로 매립하는 구리 듀얼 다마신(Cu Dual Damascene) 배선 공정과 양립(Ccompatible)할 수 있는 MIM 커패시터 제조 방법을 이용하여 듀얼 다마신 패터닝(Dual damascene patterning) 공정을 그대로 유지하면서 다마신 패턴에 3차원 구조의 고 유전율(High-k) MIM(Metal-insulator-metal) 커패시터를 제조함으로써금속층의 추가없이 MIM 커패시터와 Cu 배선을 동일 층에 형성함과 동시에 커패시터의 정전 용량을 확보하여 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 금속 배선 및 커패시터 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 금속 배선 및 커패시터 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도.
도 2는 도 1b의 공정에 의해 형성된 트랜치의 형태를 평면상태로 도시한 래이 아웃도.
<도면의 주요 부분에 대한 부호 설명>
1 : 반도체 기판 2 : 층간 절연막
3 : 제 1 금속 배선 4 : 제 1 금속 확산 방지막
5 : 제 1 절연막 6 : 식각 방지막
7 : 제 2 절연막 8 : 하드 마스크
9a: 트랜치 9b : 비아
9 : 듀얼 다마신 패턴 10 : 제 2 금속 확산 방지막
11 : 감광막 패턴 12a : 전기 도금 금속층
12 : 제 2 금속 배선 13 : 하부 전극
14 : 유전체막 15 : 상부 전극
16 : 제 3 금속 확산 방지막 17a : 제 3 금속 배선용 금속층
17 : 제 3 금속 배선 100 : MIM 커패시터
A : MIM 커패시터 형성 영역 B : 금속 배선 영역
C : 경계 영역
본 발명에 따른 반도체 소자의 금속 배선 및 커패시터 제조 방법은 하드 마스크를 식각 마스크로 하는 식각 공정으로 층간 절연막의 소정 영역을 식각하여 트랜치 또는 트랜치와 비아로 이루어진 듀얼 다마신 패턴이 형성된 반도체 기판이 제공되는 단계, 반도체 기판의 상부에 제 1 금속 확산 방지막 또는 제 1 금속 확산 방지막 및 구리 시드층을 형성하는 단계, 감광막 패턴을 형성하여 커패시터가 형성될 영역과 금속배선 영역의 경계에 형성된 마스크 상의 제 1 금속 확산 방지막을 노출시는 단계, 제 1 금속 확산 방지막의 노출된 부분을 식각한 후 감광막 패턴을 제거하는 단계, 전기 도금법으로 금속배선 영역의 제 1 금속 확산 방지막 상에 전기 도금 금속층을 형성하는 단계, 커패시터 형성 영역의 트랜치 또는 듀얼 다마신 패턴을 포함한 전체 상부에 하부 전극, 유전체막, 상부 전극 및 제 2 금속 확산 방지막을 순차적으로 형성하는 단계, 트랜치 또는 상기 듀얼 다마신 패턴의 나머지 공간이 완전히 매립되도록 전체 상에 제 2 금속 배선용 금속층을 형성하는 단계 및 화학적 기계적 연마를 실시하여 층간 절연막 상의 제 2 금속 배선용 금속층, 제 2 금속 확산 방지막, 상부 전극, 유전체막, 하부 전극 및 제 1 금속 확산 방지막을 제거하고 평탄화하여 제 2 금속 배선을 형성함과 동시에 커패시터를 형성하는 단계로 이루어진다.
층간 절연막의 구조는 제 1 절연막, 식각 방지막, 제 2 절연막이 순차적으로 적층된 구조로 이루어지며, 식각 방지막 또는 하드 마스크는 PECVD법으로 SiN 또는 SiC막을 100 내지 1000Å 범위의 두께로 증착하여 형성한다. 또한, 제 1 절연막 또는 제 2 절연막은 SiO2, FSG 또는 유전율이 3.0 이하인 저유전율 절연막을 사용하여 450℃이하의 온도에서 실시가 가능한 PECVD법, HDP-CVD법, APCVD법 또는 스핀 코팅 방식 등으로 형성한다.
트랜치 또는 듀얼 다마신 패턴은 구불구불한 서펜타인 형태로 형성하되, 트랜치 또는 듀얼 다마신 패턴의 전체 면적은 최종 공정에서 제조된 커패시터의 목표 커패시턴스를 고려하여 형성한다.
제 1 금속 확산 방지막 또는 제 2 금속 확산 방지막은 PVD법, CVD법 또는 ALD법으로 Ta, TaN, TiN, WN, TaC, WC, TiSiN 또는 이들 중 적어도 어느 한층 이상을 적층 조합하여 증착해 형성한다.
제 1 금속 확산 방지막을 형성하기 전에 고진공의 증착 장비 내에서 아르곤 스퍼터를 이용한 세정이나 H2또는 NH3등의 수소를 포함한 플라즈마를 이용한 리액티브 세정을 실시한다.
제 1 금속 배선은 MIM 커패시터 영역을 금속 배선 영역과 전기적으로 고립시켜 금속 배선 영역의 제 2 금속 확산 방지막 상에만 형성된다.
제 2 금속 배선은 금속 물질로 구리를 사용하여, PVD법 또는 CVD법으로 Cu시드층을 형성한 후 Cu 전기 도금법으로 트랜치 또는 듀얼 다마신 패턴을 매립하여 형성하거나, 전기 도금법을 이용한 Cu 증착으로 Cu 시드층을 형성한 후 무전해 또는 전기 도금법으로 트랜치 또는 듀얼 다마신 패턴을 매립하거나, 상기의 매립 방법을 혼합한 방법으로 트랜치 또는 듀얼 다마신 패턴을 매립하여 형성한다.
하부 전극 또는 상기 상부 전극은 CVD법, PVD법 또는 ALD법으로 Pt, Ru, Ir 또는 W을 증착하여 형성한다. 하부 전극을 형성하기 전에 접착 특성을 향상시키기 위하여 층간 절연막 상에 접착층으로 TiN, TiAlN 또는 TiSiN 등의 글루 래이어를 형성할 수도 있다.
유전체막은 CVD법, PVD법 또는 ALD법으로 Ta 산화막, Ba-Sr-Ti 산화물, Zr 산화물, Hf 산화물, Pb-Zn-Ti 산화물, Sr-Bi-Ta 산화물을 증착하여 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 금속 배선 및 커패시터 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다. 도 2는 도 1b의 공정에 의해 형성된 트랜치의 형태를 평면상태로 도시한 래이 아웃도이다.
도 1a를 참조하면, 소정의 공정으로 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(1) 상에 층간 절연막(2)을 형성한 후 식각 공정으로 층간 절연막(2)의 소정 영역을 식각한 뒤 금속 물질을 매립하여 제 1 금속 배선(3)을 형성한다. 이때, 본 발명에서는 금속 물질로 구리를 사용하여 제 1 금속 배선(3)을구리 배선으로 형성한다. 이후 전체 제 1 금속 배선(3)을 포함한 전체 상에 금속 확산 방지막(4), 제 1 절연막(5), 식각 방지막(6), 제 2 절연막(7) 및 하드 마스크(8)를 순차적으로 형성한다.
상기에서, 금속 확산 방지막(4), 식각 방지막(6) 또는 하드 마스크(8)는 PECVD법으로 SiN 또는 SiC막을 100 내지 1000Å 범의의 두께로 증착하여 형성한다. 또한, 제 1 절연막(5) 및 제 2 절연막(7)은 통상의 SiO2, FSG(Fluorine doped Silicate Glass) 또는 유전율이 3.0 이하인 저유전율 절연막을 사용하여 450℃이하의 온도에서 실시가 가능한 PECVD, HDP-CVD, APCVD, 스핀 코팅(Spin coating) 방식 등으로 형성한다. 일반적으로, 후속 공정에서 형성될 듀얼 다마신 패터닝(Dual damascene patterning) 방식이나, 절연막을 형성하기 위하여 증착되는 막의 종류에 따라 식각 방지막(6) 또는 하드 마스크(8)의 형성 공정은 생략할 수 있다.
도 1b 및 도 2를 참조하면, 패터닝된 하드 마스크(7)를 식각 마스크로 하는 식각 공정으로 제 2 산화막(7)의 소정 영역을 식각하여 트랜치(9a)를 형성한다. 트랜치(9a)를 형성하기 위한 식각 공정을 실시하는 과정에서 제 1 산화막(5)은 식각 방지막(6)에 의해 식각되지 않는다. 트랜치(9a)가 형성되면서 노출된 식각 방지막(6)의 소정 영역을 제거한 후 식각 공정으로 제 1 산화막(5)의 노출된 영역 및 하부의 제 1 금속 확산 방지막(4)을 식각하여 제 1 금속 배선(3)이 노출되는 비아(9b)를 형성한다. 이로써, 트랜치(9a)와 비아(9b)로 이루어진 듀얼 다마신 패턴(9)이 형성된다.
일반적으로, 듀얼 다마신 패턴(9) 형성 방법은 비아를 먼저 형성한 후 트랜치를 형성할 수도 있으며, 이중 하드 마스크(Dual top hardmask)를 이용한 방법 등 다양한 방법으로 형성할 수 있다.
이때, 형성된 트랜치(9a) 또는 듀얼 다마신 패턴(9)의 형태는, 평면도로 생각할 때, 도 2에 도시한 바와 같이, 구불구불한 서펜타인(Serpentine) 구조이다. 따라서, 전체 서펜타인 구조의 트랜치(9a)는 구불구불하면서 길게 연결되어 있는 상태이며, 비아(9b)를 통하여 제 1 금속 배선(3) 배선과 전기적으로 연결된다. 또한, 서펜타인 구조로 연결된 트랜치(9a)의 전체 면적은 요구되는 커패시턴스(Capacitance)를 고려하여 형성한다.
도 1c 및 도 2를 참조하면, 트랜치(9a) 또는 듀얼 다마신 패턴(9)을 포함한 전체 상부에 제 2 금속 확산 방지막(10) 또는 제 1 금속 확산 방지막(10) 및 구리 시드층(도시하지 않음)을 형성한 후 감광막 패턴(11)을 형성하여 MIM 커패시터가 형성될 영역(A)과 금속 배선 영역(B)의 경계(C)에 형성된 제 2 절연막(7) 상의 제 2 금속 확산 방지막(10) 또는 구리 시드층을 노출시킨다.
제 2 금속 확산 방지막(10)은 구리의 아웃디퓨젼(Outdiffusion)에 의하여 커패시터의 전기적 특성이 열화됨으로 인해 CMOS 소자의 특성이 열화되거나, 절연막(Dielectric)의 절연특성이 열화되는 것을 방지하기 위하여 증착한다. 제 2 금속 확산 방지막(10)은 고진공의 증착 장비 내에서 아르곤 스퍼터(Ar sputter)를 이용한 세정(Clean)이나 H2또는 NH3등의 수소를 포함한 플라즈마를 이용한 리액티브 세정(Reactive cleaning)을 실시한 후 PVD법, CVD법 또는 ALD(Atomic Layer Deposition)법으로 Ta, TaN, TiN, WN, TaC, WC, TiSiN 또는 이들 중 적어도 어느 한층 이상을 적층 조합하여 증착한다.
도 1d를 참조하면, 감광막 패턴(11)이 형성되지 않아 노출된 제 2 금속 확산 방지막(10) 및 구리 시드층을 식각 공정으로 제거한 후 감광막 패턴(11)을 제거한다.
도 1e를 참조하면, 금속 배선 영역(B)의 트랜치(9a) 및 듀얼 다마신 패턴(9)에 형성되어 있는 제 2 금속 확산 방지막(10) 상에 전기 도금(Electroplating)법으로 금속 물질을 증착하여 전기 도금 금속층(12a)을 형성한다. 본 발명에서는 금속 물질로 구리(Cu)를 사용한다.
통상의 경우에는 PVD 또는 CVD법으로 구리 시드층을 형성 후 전기 도금법으로 구리를 매립시킨다. 하지만, 본 발명에서는 제 2 금속 확산 방지막(10)에 직접 전기 도금(Electroplating)법으로 구리를 증착한다. MIM 커패시터 영역(A)은 금속 배선 영역(B)과 전기적으로 고립되어 있기 때문에, MIM 커패시터 영역(A)에는 전기 도금법에 의한 구리 증착이 발생하지 않고, 금속 배선 영역(B)의 제 2 금속 확산 방지막(10) 상부에만 구리가 증착되어 전기 도금 금속층(12a)이 형성된다. 또는, 도 1c에서 제 1 금속 확산 방지막(10)과 구리 시드층을 형성시킨 경우에는 통상의 방법과 같이 구리 시드층 상에 구리 전기 도금법만을 사용하여 구리 금속층을 매립시킨다.
도 1f를 참조하면, MIM 커패시터 형성 영역(A)에 노출되어 있는 듀얼 다마신패턴(9) 및 트랜치(9a)를 포함한 전체 상에 하부 전극(13), 유전체막(14), 상부 전극(15) 및 제 3 금속 확산 방지막(16)을 순차적으로 형성한다.
하부 전극(13) 및 상부 전극(15)은 CVD법, PVD법 또는 ALD법으로 Pt, Ru, Ir 또는 W을 증착하여 형성한다. 이때, 하부 전극(13)과 하부 요소인 절연막과의 접착 특성(Adhesion)이 열악한 경우에는 TiN, TiAlN 또는 TiSiN 등의 글루 래이어(Glue layer)를 형성한 후 하부 전극(13)을 증착한다. 유전체막(14)은 CVD법, PVD법 또는 ALD법으로 Ta 산화막, Ba-Sr-Ti 산화물, Zr 산화물, Hf 산화물, Pb-Zn-Ti 산화물, Sr-Bi-Ta 산화물을 증착하여 형성한다. 제 3 금속 확산 방지막(16)은 후속 공정에서 형성될 금속 배선의 Cu 성분이 아웃 디퓨젼(Outdiffusion)에 의하여 하부 커패시터의 전기적 특성이 열화되는 것을 방지하기 위하여 형성한다. 제 3 금속 확산 방지막은 도 1c에서의 제 2 금속 확산 방지막(10) 형성 방법과 동일한 방법으로 형성하다.
도 1g를 참조하면, MIM 커패시터 형성 영역(A)에 금속 배선을 형성하기 위하여 듀얼 다마신 패턴(9)의 나머지 공간이 완전히 매립될 수 있도록 전체 상부에 금속 물질 즉 구리를 증착하여 제 3 금속 배선용 금속층(17a)을 형성한다.
이때, 구리 증착은 PVD법 또는 CVD법으로 Cu 시드층(도시하지 않음)을 형성한 후 Cu 전기 도금법(Electroplating)으로 실시하거나, 전기 도금법을 이용한 Cu 증착으로 Cu 시드층을 형성한 후 전기 도금법으로 실시한다. 또는, 상기의 증착 방법을 적절하게 조합한 방법으로 구리를 증착하여 제 3 금속 배선용 금속층(17a)을 형성한다.
도 1h를 참조하면, 화학적 기계적 연마(Chemical mechanical polishing; CMP)로 하드 마스크(8) 상의 모든 층을 제거하고, 평탄화하여 제 3 금속 배선(17)을 형성한다. 이로써, 트랜치(9a) 또는 듀얼 다마신 패턴(9)을 이용하여 3차원 구조로 이루어진 MIM 커패시터(100)가 제조된다.
이후, 도면에서 도시하지 않았지만, 제 3 금속 배선(17) 상에 추가로 금속 배선 형성이 필요한 경우에 다시 금속 확산 방지막 증착후 각각의 절연막을 형성시키고, 상기에서 서술한 금속 배선 형성 공정과 동일한 방법으로 공정을 진행하여 금속 배선을 추가로 형성한다. 후속 공정에서 금속 배선 공정으로 MIM 커패시터 부위의 상부 전극을 전기적으로 연결시킴으로써 전체적인 MIM capacitor가 형성되게 된다.
상기의 공정으로, 동한 층(Layer)에 MIM 커패시터와 금속 배선을 형성할 수 있으며, 상부 표면이 평탄화되어 있어 후속 공정을 용이하게 실시할 수 있다. 또한, 듀얼 다마신 구조의 3차원 구조에 커패시터를 형성함으로써 커패시턴스를 향상시킬 수 있다.
상술한 바와 같이, 본 발명은 통상의 공정으로 듀얼 다마신 패턴을 형성한 후 듀얼 다마신 패턴에 3차원 구조의 MIM 커패시터를 제조함으로써 기존의 배선 형성 공정에 이식이 가능하고 금속층의 증가없이 용이하게 높은 커패시턴스를 갖는MIM 커패시터를 제조할 수 있어 소자의 전기적 특성 및 신뢰성을 향상시키는 효과가 있다.

Claims (12)

  1. 하드 마스크를 식각 마스크로 하는 식각 공정으로 층간 절연막의 소정 영역을 식각하여 트랜치 또는 트랜치와 비아로 이루어진 듀얼 다마신 패턴이 형성된 반도체 기판이 제공되는 단계;
    상기 반도체 기판의 상부에 제 1 금속 확산 방지막 또는 제 1 금속 확산 방지막 및 구리 시드층을 형성하는 단계;
    감광막 패턴을 형성하여 상기 커패시터가 형성될 영역과 상기 금속배선 영역의 경계에 형성된 상기 마스크 상의 상기 제 1 금속 확산 방지막 또는 구리 시드층을 노출시는 단계;
    상기 제 1 금속 확산 방지막의 노출된 부분을 식각한 후 상기 감광막 패턴을 제거하는 단계;
    전기 도금법으로 상기 금속배선 영역의 상기 제 1 금속 확산 방지막 또는 구리 시드층 상에 전기 도금 금속층을 형성하는 단계;
    상기 커패시터 형성 영역의 상기 트랜치 또는 상기 듀얼 다마신 패턴을 포함한 전체 상부에 하부 전극, 유전체막, 상부 전극 및 제 2 금속 확산 방지막을 순차적으로 형성하는 단계;
    상기 트랜치 또는 상기 듀얼 다마신 패턴의 나머지 공간이 완전히 매립되도록 전체 상에 제 2 금속 배선용 금속층을 형성하는 단계;
    화학적 기계적 연마를 실시하여 상기 층간 절연막 상의 상기 제 2 금속 배선용 금속층, 상기 제 2 금속 확산 방지막, 상기 상부 전극, 상기 유전체막, 상기 하부 전극 및 상기 제 1 금속 확산 방지막을 제거하고 평탄화하여 제 2 금속 배선을 형성함과 동시에 커패시터를 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 및 커패시터 제조 방법.
  2. 제 1 항에 있어서,
    상기 층간 절연막의 구조는 제 1 절연막, 식각 방지막, 제 2 절연막이 순차적으로 적층된 구조로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 및 커패시터 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 식각 방지막 또는 상기 하드 마스크는 PECVD법으로 SiN 또는 SiC막을 100 내지 1000Å 범위의 두께로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 및 커패시터 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 층간 절연막, 상기 제 1 절연막 또는 상기 제 2 절연막은 SiO2, FSG 또는 유전율이 3.0 이하인 저유전율 절연막을 사용하여 450℃이하의 온도에서 실시가 가능한 PECVD법, HDP-CVD법, APCVD법 또는 스핀 코팅 방식 등으로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 및 커패시터 제조 방법.
  5. 제 1 항에 있어서,
    상기 트랜치 또는 듀얼 다마신 패턴은 구불구불한 서펜타인 형태로 형성하되, 상기 트랜치 또는 듀얼 다마신 패턴의 전체 면적은 최종 공정에서 제조된 커패시터의 목표 커패시턴스를 고려하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 및 커패시터 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 1 금속 확산 방지막 또는 상기 제 2 금속 확산 방지막은 PVD법, CVD법 또는 ALD법으로 Ta, TaN, TiN, WN, TaC, WC, TiSiN 또는 이들 중 적어도 어느 한층 이상을 적층 조합하여 증착해 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 및 커패시터 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 1 금속 확산 방지막을 형성하기 전에 고진공의 증착 장비 내에서 아르곤 스퍼터를 이용한 세정이나 H2또는 NH3등의 수소를 포함한 플라즈마를 이용한 리액티브 세정을 실시하는 단계를 포함하여 이루어지는 것을 특징하는 반도체 소자의 금속 배선 및 커패시터 제조 방법.
  8. 제 1 항에 있어서,
    상기 제 1 금속 배선은 상기 MIM 커패시터 영역을 상기 금속 배선 영역과 전기적으로 고립시켜 상기 금속 배선 영역의 상기 제 2 금속 확산 방지막 상에만 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 및 커패시터 제조 방법.
  9. 제 1 항에 있어서,
    상기 제 2 금속 배선은 금속 물질로 구리를 사용하여, PVD법 또는 CVD법으로 Cu 시드층을 형성한 후 Cu 전기 도금법으로 상기 트랜치 또는 상기 듀얼 다마신 패턴을 매립하여 형성하거나, 전기 도금법을 이용한 Cu 증착으로 Cu 시드층을 형성한 후 전기 도금법으로 상기 트랜치 또는 상기 듀얼 다마신 패턴을 매립하거나, 상기의 매립 방법을 혼합한 방법으로 상기 트랜치 또는 상기 듀얼 다마신 패턴을 매립하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 및 커패시터 제조 방법.
  10. 제 1 항에 있어서,
    상기 하부 전극 또는 상기 상부 전극은 CVD법, PVD법 또는 ALD법으로 Pt, Ru, Ir 또는 W을 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 및 커패시터 제조 방법.
  11. 제 1 항에 있어서,
    상기 하부 전극을 형성하기 전에 상기 층간 절연막 상에 접착층으로 TiN, TiAlN 또는 TiSiN 등의 글루 래이어를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 및 커패시터 제조 방법.
  12. 제 1 항에 있어서,
    상기 유전체막은 CVD법, PVD법 또는 ALD법으로 Ta 산화막, Ba-Sr-Ti 산화물, Zr 산화물, Hf 산화물, Pb-Zn-Ti 산화물, Sr-Bi-Ta 산화물을 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 및 커패시터 제조 방법.
KR1020000085142A 2000-12-29 2000-12-29 반도체 소자의 금속 배선 및 커패시터 제조 방법 KR100358050B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000085142A KR100358050B1 (ko) 2000-12-29 2000-12-29 반도체 소자의 금속 배선 및 커패시터 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000085142A KR100358050B1 (ko) 2000-12-29 2000-12-29 반도체 소자의 금속 배선 및 커패시터 제조 방법

Publications (2)

Publication Number Publication Date
KR20020055889A KR20020055889A (ko) 2002-07-10
KR100358050B1 true KR100358050B1 (ko) 2002-10-25

Family

ID=27688411

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000085142A KR100358050B1 (ko) 2000-12-29 2000-12-29 반도체 소자의 금속 배선 및 커패시터 제조 방법

Country Status (1)

Country Link
KR (1) KR100358050B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7387962B2 (en) 2005-10-17 2008-06-17 Samsung Electronics Co., Ltd Physical vapor deposition methods for forming hydrogen-stuffed trench liners for copper-based metallization

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100531419B1 (ko) * 2001-06-12 2005-11-28 주식회사 하이닉스반도체 반도체소자 및 그의 제조방법
KR100870315B1 (ko) * 2002-07-18 2008-11-25 매그나칩 반도체 유한회사 반도체 소자의 제조방법
KR100478480B1 (ko) * 2002-07-30 2005-03-28 동부아남반도체 주식회사 반도체 소자 및 그 제조 방법
KR100457044B1 (ko) 2002-09-25 2004-11-10 삼성전자주식회사 반도체 소자의 제조 방법
KR100672673B1 (ko) * 2004-12-29 2007-01-24 동부일렉트로닉스 주식회사 커패시터 구조 및 그 제조방법
JP2008300676A (ja) * 2007-05-31 2008-12-11 Rohm Co Ltd 半導体装置およびその製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6025226A (en) * 1998-01-15 2000-02-15 International Business Machines Corporation Method of forming a capacitor and a capacitor formed using the method
JP2000208745A (ja) * 1999-01-12 2000-07-28 Lucent Technol Inc デュアル・ダマ―シン相互接続構造および金属電極コンデンサを有する集積回路デバイスとその製造方法
KR20000053454A (ko) * 1999-01-12 2000-08-25 루센트 테크놀러지스 인크 이중 다마스크 캐패시터를 갖는 집적 회로 디바이스 및관련 제조 방법
KR20000055260A (ko) * 1999-02-04 2000-09-05 윤종용 반도체 집적회로의 커패시터 제조방법
US6143601A (en) * 1998-12-09 2000-11-07 United Microelectronics Corp. Method of fabricating DRAM
EP1059670A2 (en) * 1999-06-11 2000-12-13 Sharp Kabushiki Kaisha Damascene FeRAM cell structure and method for making same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6025226A (en) * 1998-01-15 2000-02-15 International Business Machines Corporation Method of forming a capacitor and a capacitor formed using the method
US6143601A (en) * 1998-12-09 2000-11-07 United Microelectronics Corp. Method of fabricating DRAM
JP2000208745A (ja) * 1999-01-12 2000-07-28 Lucent Technol Inc デュアル・ダマ―シン相互接続構造および金属電極コンデンサを有する集積回路デバイスとその製造方法
KR20000053454A (ko) * 1999-01-12 2000-08-25 루센트 테크놀러지스 인크 이중 다마스크 캐패시터를 갖는 집적 회로 디바이스 및관련 제조 방법
KR20000055260A (ko) * 1999-02-04 2000-09-05 윤종용 반도체 집적회로의 커패시터 제조방법
EP1059670A2 (en) * 1999-06-11 2000-12-13 Sharp Kabushiki Kaisha Damascene FeRAM cell structure and method for making same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7387962B2 (en) 2005-10-17 2008-06-17 Samsung Electronics Co., Ltd Physical vapor deposition methods for forming hydrogen-stuffed trench liners for copper-based metallization

Also Published As

Publication number Publication date
KR20020055889A (ko) 2002-07-10

Similar Documents

Publication Publication Date Title
KR100531419B1 (ko) 반도체소자 및 그의 제조방법
US6744090B2 (en) Damascene capacitor formed in metal interconnection layer
US7436016B2 (en) MIM capacitor with a cap layer over the conductive plates
US6670237B1 (en) Method for an advanced MIM capacitor
TWI334220B (en) Mim capacitor integrated into the damascens structure and method of making thereof
US6593185B1 (en) Method of forming embedded capacitor structure applied to logic integrated circuit
US6794694B2 (en) Inter-wiring-layer capacitors
KR20040052345A (ko) 반도체 소자 제조방법
KR100806034B1 (ko) Ｍｉｍ 캐패시터를 가지는 반도체 소자 및 그 제조방법
US6406992B1 (en) Fabrication method for a dual damascene structure
US6680542B1 (en) Damascene structure having a metal-oxide-metal capacitor associated therewith
KR100358050B1 (ko) 반도체 소자의 금속 배선 및 커패시터 제조 방법
KR100482179B1 (ko) 반도체 소자 제조방법
KR100387265B1 (ko) 반도체 소자의 금속 배선 및 커패시터 제조 방법
US20060189090A1 (en) Method for fabricating a metal-insulator-metal capacitor
KR20020055887A (ko) 반도체 소자의 금속 배선 및 커패시터 제조 방법
KR100376873B1 (ko) 반도체 장치의 배선 및 배선 연결부와 그 제조방법
KR100380280B1 (ko) 반도체장치의 배선 및 배선연결부 및 그 제조방법
KR100800823B1 (ko) Ｍｉｍ 커패시터를 갖는 반도체 소자의 배선 제조 방법
KR100731138B1 (ko) 반도체 소자의 ｍｉｍ 커패시터 형성방법
KR100545203B1 (ko) 반도체 소자의 캐패시터 및 그의 형성 방법
KR100637970B1 (ko) 반도체 소자의 캐패시터 및 그 제조방법
KR20020050901A (ko) 반도체장치의 배선 및 배선연결부 및 그 제조방법
KR19990057290A (ko) 반도체 장치의 다층 배선을 위한 도전체 플러그 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100920

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee