JP3872362B2 - キャパシタ・デバイス及びこれを形成する方法 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims description 113
- 238000000034 method Methods 0.000 title claims description 43
- 239000004020 conductor Substances 0.000 claims description 84
- 239000012212 insulator Substances 0.000 claims description 42
- 238000000151 deposition Methods 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 13
- 229910052751 metal Inorganic materials 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 8
- 229910052802 copper Inorganic materials 0.000 claims description 8
- 239000010949 copper Substances 0.000 claims description 8
- 239000003870 refractory metal Substances 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 154
- 125000006850 spacer group Chemical group 0.000 description 17
- 238000004519 manufacturing process Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 11
- 230000015556 catabolic process Effects 0.000 description 9
- 238000001020 plasma etching Methods 0.000 description 9
- 238000005240 physical vapour deposition Methods 0.000 description 7
- 239000000126 substance Substances 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- 230000003667 anti-reflective effect Effects 0.000 description 3
- 239000012459 cleaning agent Substances 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910052717 sulfur Inorganic materials 0.000 description 2
- 239000011593 sulfur Substances 0.000 description 2
- 229910016570 AlCu Inorganic materials 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011247 coating layer Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
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Description
【０００１】
【発明の属する技術分野】
本発明は、キャパシタ、特に、ダマシン法で形成されたキャパシタに関する。
【０００２】
【従来の技術】
ダマシン法に関して、キャパシタのような多くの集積回路要素が、基板上に形成された絶縁体にエッチングされた開口またはトレンチ内に形成される。キャパシタを製造する従来の方法は、金属−絶縁体−金属（ＭＩＭ）を積層することによって行われている。特に、ダマシン・キャパシタの形成については、まず最初に、絶縁体にエッチングされたトレンチ内に第１の金属層が付着される。次に、第１の金属層上にキャパシタ誘電体層が付着され、続いてこのキャパシタ誘電体層上に第２の金属層が付着される。このようにして、ＭＩＭプレートは、トレンチの底部上を被覆し、トレンチの側壁に沿って垂直方向に延びる。次に、化学機械研磨（ＣＭＰ）プロセスを用いて、絶縁体の表面と共に、キャパシタが平坦化される。
【０００３】
この種のキャパシタを形成するときに、問題が発生する。特に、キャパシタ誘電体の絶縁破壊特性は、ある領域で低下し、キャパシタ・プレート間に、漏洩および絶縁破壊が生じる。
【０００４】
【発明が解決しようとする課題】
したがって、ダマシン・キャパシタについては、キャパシタ・プレート間での漏洩および絶縁破壊を防止し、ダマシン法または類似の方法に用いられる、より信頼性のあるキャパシタを提供する必要性が存在する。
【０００５】
【課題を解決するための手段】
本発明は、キャパシタ構造を提供し、およびトレンチの表面上とトレンチの底部コーナーとにおいて、キャパシタ構造のキャパシタ・プレート間の漏洩および絶縁破壊を本質的に排除するキャパシタを作製する方法を提供する。これは、本発明の埋込みキャパシタ導体プレートにより実現される。
【０００６】
本発明は、一般的には、金属−絶縁体−金属（ＭＩＭ）キャパシタ・デバイスであって、
レベル間誘電絶縁体の層内に形成された、側壁を有するトレンチと、
前記トレンチの底部に形成された第１の薄い下部導体プレートと、
前記レベル間誘電絶縁体の表面と共面をなす第２の上部導体プレートと、
前記第１の導体プレートと前記第２の導体プレートとの間に形成された誘電体層とを備え、前記誘電体層は、前記導体プレートの一方が、前記トレンチの側壁に延びないようにし、前記導体プレートの前記一方の少なくとも１つの上部コーナーが、前記トレンチの上部の方へ延びないようにするデバイスを提供する。
【０００７】
さらに本発明は、ＭＩＭキャパシタを形成する方法であって、
ａ）レベル間誘電絶縁体の層内に、側壁を有するトレンチを形成する工程と、
ｂ）前記トレンチの底部に、第１の薄い下部導体プレートを形成する工程と、
ｃ）前記下部導体プレートの上に、誘電体層を形成する工程と、
ｄ）前記誘電体の上に、前記レベル間誘電絶縁体の表面と共面をなすように、第２の上部導体プレートを形成する工程と、
ｅ）前記導電プレートの一方の少なくとも１つの上部コーナーが、前記トレンチの前記側壁の方へ延びないようにし、および前記トレンチの上部の方へ延びないようにする工程とを含む方法を提供する。
【０００８】
本発明は、また、ＭＩＭキャパシタ・デバイスを有するダマシン装置であって、
基板と、
前記基板の上に付着されたレベル間誘電絶縁体の層と、
前記レベル間誘電絶縁体の層内に形成された、側壁を有する少なくとも１つのトレンチと、
前記トレンチの底部に形成された第１の薄い下部導体プレートと、
前記レベル間誘電絶縁体の表面と共面をなす第２の上部導体プレートと、
前記下部または上部導体プレートと接触する少なくとも１つのコンタクトと、
前記第１の導体プレートと前記第２の導体プレートとの間に形成された誘電体層とを備え、前記誘電体層は、前記導体プレートの一方が、前記トレンチの側壁に延びないようにし、前記導体プレートの前記一方の少なくとも１つの上部コーナーが、前記トレンチの上部の方へ延びないようにする装置を提供する。
【０００９】
本発明の前述の特徴およびその他の特徴は、図面に基づいて説明する本発明の実施例のより具体的な説明から明らかになるであろう。
【００１０】
【発明の実施の形態】
図１は、装置１０の断面図を示す。装置１０は、基板１５，絶縁体層２０，本発明の第１の実施例による第１のキャパシタ３０，本発明の第２の実施例による第２のキャパシタ５０，および本発明の第３の実施例による第３のキャパシタ３５を有している。
【００１１】
レベル間誘電絶縁体としても知られる絶縁体層２０は、絶縁材料よりなり、基板１５上に形成される。基板１５は、ダマシン配線のようなコンタクト１８，１９と、他のトランジスタ・コンタクトとを有している。コンタクト１８，１９は、銅配線、あるいはポリシリコン，タングステン（Ｗ）またはアルミニウム／銅（ＡｌＣｕ）のような他の類似のダマシン材料で作られたコンタクトとすることができる。
【００１２】
第１のキャパシタ３０は、絶縁体層２０内のトレンチ３１内に形成されている。第１のキャパシタ３０を形成するプロセスを、図２〜図６を参照して詳細に説明する。第１キャパシタ３０のトレンチ３１は、絶縁体層２０とほぼ同じ深さであり、したがって基板１５に隣接し、下部コンタクト１８に接続されているが、トレンチ３１は、第３のキャパシタ３５の深さのような他の深さとすることができる。したがって、第１のキャパシタ３０は、独立形（ｓｔａｎｄ−ａｌｏｎｅ）構造としても作製することができ、あるいはデュアル・ダマシン・トレンチまたは他の構造によって同一レベル上で他のバイアまたはコンタクトと共に処理することもできる。
【００１３】
第２のキャパシタ５０は、絶縁体層２０のトレンチ内に、同様に形成される。第２のキャパシタ５０を形成するプロセスを、図７〜図１２を参照して詳細に説明する。第１のキャパシタ３０と同様に、第２のキャパシタ５０は、基板１５に隣接して、したがって下部コンタクト１８に接続して示されているが、これに限定されるものではない。第２のキャパシタ５０は、第３のキャパシタ３５のように、トレンチの深さを変えた独立形構造として作製することもでき、あるいはダマシン・トレンチまたは他の構造によって同一レベル上で他のバイアおよびコンタクトと共に処理することができる。
【００１４】
詳細に前述したように、第３のキャパシタ３５は、そのトレンチの深さが、第２のキャパシタのトレンチの深さと異なることを除いて、第２のキャパシタ５０に類似している。このことは、下部コンタクトを経る以外に、第３のキャパシタ３５とのコンタクトの他の方法を可能にする。この例では、キャパシタ３５は、上部コンタクト１９に接続している。
【００１５】
以下に詳細に説明するように、第１のキャパシタ３０および第２のキャパシタ５０は、トレンチの底部コーナーのカスプ（ｃｕｓｐｉｎｇ）を小さくする。すなわち、関連技術である金属−絶縁体−金属（ＭＩＭ）ダマシン・キャパシタにおいては、トレンチの底部コーナーにおけるキャパシタ誘電体厚さは、典型的に、ブランケット領域における厚さよりもかなり小さく、コーナーにカスプを生じさせ、絶縁破壊特性を劣化させる。本発明は、この絶縁破壊を、実質的に排除する。さらに、ＣＭＰ後のトレンチの表面上のキャパシタ・プレート間の漏洩および絶縁破壊は、本発明の埋込まれたキャパシタ・プレートによって、排除される。すなわち、本発明では、埋込まれたキャパシタ・プレートの上部コーナーは、側壁へは延びず、あるいはトレンチの表面の方には延びない。
【００１６】
図２〜図６は、本発明の第１の実施例によって第１のキャパシタ３０を形成する工程を示している。図２（Ａ）に示すように、第１のキャパシタ３０を形成する第１の工程３０ａは、絶縁体層２０内にトレンチ３１を形成する工程２５を含む。トレンチ３１は、標準的な反応性イオンエッチング（ＲＩＥ）プロセスによって、絶縁体層２０内にエッチングすることができる。ＲＩＥ残留物を洗浄することが必要とされる場合には、希フッ化水素（ＨＦ）酸のような標準的な洗浄剤、または標準的な溶媒、および／またはアルゴン・スパッタ洗浄剤を用いることができる。
【００１７】
トレンチは、単一のトレンチとして示され、好ましくは絶縁体層２０内にエッチングされた単一のダマシン・トレンチであるが、トレンチ３１は、配線またはバイア構造を有するデュアル・ダマシン・トレンチの一部とすることもできる。さらに、図２（Ｂ）に示すように、トレンチ３１を種々の形状に形成することもでき、３次元長方形または正方形に限定されない。トレンチ３１の形状は、レイアウト制限および所望の容量性抵抗によって要求されるときに、制限されるのみである。
【００１８】
図２（Ｂ）は、第２（Ａ）のライン２Ａに沿って見たときのトレンチ３１の例示的な上面を示している。この例では、トレンチ３１は、側壁３３とフィンガ状延長部２７とを有する長方形トレンチである。したがって、キャパシタ３５（図１参照）のようなキャパシタに対しては、下部導体プレートは、トレンチの上部の方に延びるときに、フィンガ状延長部を充てんし、下部導体プレートとのコンタクトの容易さを可能にする。この例では、フィンガ延長部２７の幅は、下部導体プレートの厚さのほぼ２倍よりも小さい。本発明のこの実施例または他の実施例におけるトレンチの深さは、好ましくは約０．５ミクロン（μ）であるが、これに限定されない。トレンチ３１の深さは、約０．１μ〜５μの範囲内で変えることができる。同様に、トレンチ３１の幅（面積）は、約１平方ミクロン（μ2 ）〜数千平方ミクロン（例えば、面積は約１平方ミリメータとなり得る）の範囲内で変えることができる。
【００１９】
次の工程３０ｂを、図３に示す。図３では、第１の導電層３２が、トレンチ３１の底部および側部上に付着されている。この実施例では、第１の導電層３２は、物理蒸着（ＰＶＤ）またはイオン化物理蒸着（ＩＰＶＤ）によって付着される窒化タンタル／タンタル（ＴａＮ／Ｔａ）膜より成るが、これに限定されるものではない。この特定の実施例では、第１の導電層３２の厚さは、約５０ナノメータ（ｎｍ）であるが、これに限定されるものではない。第１導電層３２の厚さは、約１０ｎｍ〜２００ｎｍの範囲で変えることができる。第１の導電層３２は、ＰＶＤ，ＩＰＶＤ，化学蒸着（ＣＶＤ），または適用できる他の方法によって付着された、いかなる標準的な高融点金属ライナを有することができる。
【００２０】
図４は、フォトレジスト４０の付着およびリソグラフィック・パターニング、およびトレンチ３１内の第１導電層３２のエッチング（工程３０ｃ）を示している。無反射（ＡＲＣ）被覆層（図示せず）を、フォトレジストの下および上に用いることができる。標準的な塩素または硫黄をベースとした（例えばＨＣｌ，ＢＣｌ3 ，ＳＦ6 ，ＳＯ2 など）ＲＩＥ化学物質を用いて、第１の導電層３２をエッチングすることができる。あるいはまた、第１の導電層３２にタングステン（Ｗ）のような他の元素が用いられるならば、標準的なペルフルオロカーボン（ＰＦＣ−Ｏ2 ）化学物質を用いて、タングステンＷをエッチングすることができる。第１の導電層３２をエッチングし、レジストを除去した後、希硫酸と過酸化水素洗浄剤の混合物のような標準的なポストＲＩＥ洗浄剤を選択的に用いて、ＲＩＥ残留物を洗浄することができる。
【００２１】
図５は、工程３０ｄを示す。工程３０ｄは、残りの第１の導電層３２上のトレンチ内にキャパシタ誘電体４２を付着する工程と、キャパシタ誘電体４２の上部に第２の導電層４４を付着する工程と、第２の導電層４４の上部に内側導電層４６を付着する工程と、内側導電層４６上に第３の導電層４８を付着する工程とを含んでいる。キャパシタ誘電体４２は、二酸化シリコン，窒化シリコン，Ｔａ2 Ｏ5 ，または技術上知られているあらゆる標準的なキャパシタ誘電体より成る１つ以上の層で作製できる。この特定の実施例では、キャパシタ誘電体４２の厚さは、好ましくは約１００ｎｍであるが、これに限定されるものではない。キャパシタ誘電体４２の厚さを、約５ｎｍ〜２５０ｎｍの範囲内で変えることができる。
【００２２】
第２の導電層４４は、ＴａＮ／Ｔａのような標準的な高融点金属ライナにより構成することができる。第１の導電層３２のように、第２の導電層４４の厚さは、この実施例では好ましくは約５０ｎｍであるが、これに限定されるものではない。第２の導電層４４の厚さは、約１０ｎｍ〜２００ｎｍの範囲内で変えることができる。
【００２３】
内側導電層４６は、ＰＶＣ，ＣＶＤまたは類似のプロセスによって付着された、適用可能な銅シードまたは類似のシード材料の組合わせより成り、第３の導電層４８は、好ましくは、電気メッキ銅であるが、これに限定されるものではない。第３の導電層４８を付着した後、層４６と層４８とを区別することは、本質的にできない。層４４，４６，４８の全厚さは、トレンチ３１の残りの厚さによって決定される。この場合、層４４，４６，４８の付着厚さは、トレンチ３１の深さにほぼ等しい。
【００２４】
図６に示すように、最終工程は、化学機械研磨（ＣＭＰ）または他の適切な手段によって、層４２，４４，４８と絶縁体層２０を平坦化する工程を含む。その結果、層４２，４４，４８は、絶縁体層２０の表面と共面になる。図示しないが、層４２，４４，４８は、絶縁体２０の表面上に、層４２が全体的または部分的に残されるように、平坦化することもできる。
【００２５】
このように、第１のキャパシタ３０は、キャパシタ誘電体４２内に埋込まれた第１の導電層３２より成る第１の薄い下部導体プレートを有している。第１キャパシタ３０の第２の上部導体プレートは、第２の導電層４４および第３の導電層４８より構成される。第１の導体プレートは、トレンチの底部に形成され、前記トレンチの側壁へは延びない。上部導体プレートは、キャパシタ誘電体４２上に形成され、絶縁体層の表面と共面となるように、トレンチをほぼ充てんする。
【００２６】
図７〜図１２は、本発明の第２の実施例に従って、第２のキャパシタ５０を形成する工程を示す。図７に示すように、第２のキャパシタ５０を形成する第１の工程５０ａは、絶縁体層２０内にトレンチ２６を形成する工程を含んでいる。そのプロセスは、図２で説明したプロセスに類似している。
【００２７】
次の工程５０ｂを、図８に示す。図８では、第１の導電層５２，キャパシタ誘電体層５４，第２の導電層５６が、トレンチ内に付着されている。この実施例では、第１の導電層５２および第２の導電層５６は、ＰＶＤまたはＩＰＶＤによって（これに限定されない）付着されたＴａＮ／Ｔａ膜により構成される。第１の実施例のように、第１の導電層５２および第２の導電層５６の厚さは、約５０ｎｍであり、キャパシタ誘電体５４の厚さは、約１００ｎｍであるが、これら層の厚さは、これらに限定されるものではない。この実施例では、第１および第２の導電層５２，５６の厚さは、約１０ｎｍ〜２００ｎｍの範囲内で変えることができ、キャパシタ誘電体５４の厚さは、約５ｎｍ〜２５０ｎｍの範囲内で変えることができる。
【００２８】
第１および第２の導電層５２，５６は、ＰＶＤ，ＩＰＶＤ，ＣＶＤ，または他の適切な付着方法を用いて付着された標準的な高融点金属ライナで構成することができる。キャパシタ誘電体層５４は、二酸化シリコン，窒化シリコン，Ｔａ2 Ｏ5 ，または技術上知られている標準的なキャパシタ誘電体より成る１つ以上の層で構成することができる。
【００２９】
図９は、フォトレジスト６０の付着およびリソグラフィック・パターニングと、第２の導電層５６およびキャパシタ誘電体層５４のエッチングとを示している（工程５０ｃ）。ＡＲＣ層（図示せず）を、フォトレジストの下または上に、用いることができる。標準的な塩素または硫黄をベースとしたＲＩＥ化学物質を用いて、第２の導電層５６をエッチングすることができる。第２の導電層をエッチングし、レジストを除去した後、標準的なポストＲＩＥ洗浄剤を選択的に用いて、ＲＩＥ残留物を洗浄することができる。工程５０ｃが終了すると、キャパシタ誘電体層５４および第２の導電層５６の一部のみが、トレンチの底部上に残る。
【００３０】
次の工程５０ｄを、図１０に示す。第２の導電層５６およびキャパシタ誘電体５４をパターニングした後、側壁スペーサ６２を、トレンチ内に形成する。側壁スペーサ６２を形成する一つの方法は、技術上知られているように、プラズマ励起ＣＶＤ（ＰＥＣＶＤ）またはＨＤＰＣＶＤによる窒化シリコンの層を、ウェハ上に付着する工程と、異方性スペーサ・エッチバックを行って、トレンチの上部（レベル間の面である）ではなくトレンチの側壁上に窒化シリコンを残す工程とを含んでいる。したがって、側壁スペーサ６２は、トレンチの上部よりもトレンチの底部で厚い。他のダマシン配線レベルまたは類似の配線レベルが、第２のキャパシタ５０と共面になるように作製されることが必要ならば、他のダマシン配線レベルまたは類似の配線レベルは、この工程中に、パターニングし、エッチングできる。
【００３１】
図１１は、第２のキャパシタ５０を形成する次の工程５０ｅを示す。中間導電層６４，内側導電層６６，第３の導電層６８を、側壁スペーサ６２上に付着する。中間導電層６４は、ＴａＮ／Ｔａまたは類似の材料より成り、内側導電層６６は、ＰＶＤ，ＣＶＤ，または類似のプロセスによって付着された、銅シードまたは他の適用できるシード材料より成る１つ以上の組合わせ層を有し、第３の導電層６８は、好ましくは、電気メッキ銅であるが、これに限定されるものではない。本発明の第１の実施例のように、第３の導電層６８を付着した後に、本質的に、層６６と層６８とは区別することはできない。また、層６４，６６，６８の厚さは、トレンチの残りの深さによって決定される。この場合、層６４，６６，６８の付着厚さは、トレンチの深さにほぼ等しい。
【００３２】
図１２に示すように、層５２，６４，６８と、分離された層２０とを、次に、化学機械研磨（ＣＭＰ）または他の適切な手段によって平坦化する。したがって、第２のキャパシタ５０は、トレンチの側壁に延びる第１の導電層５２より成る第１の薄い下部導体プレートを有する。キャパシタ誘電体５４は、第１の導体プレートと第２の導体プレートとの間に設けられる。第２のキャパシタ５０の第２の上部導体プレートは、第２の導電層５６，中間導電層６４，第３の導電層６８により構成される。第１の導体プレートは、トレンチの底部に形成され、上部導体プレートは、キャパシタ誘電体５４上に形成される。この場合、側壁スペーサ６２は、第２の導電層５６の端部をオーバラップし、上部導体プレートの第２の導体層５６の上部コーナーを、トレンチの上部の方へ延びないようにしている。ＣＭＰ後、側壁スペーサ６２は、第１の導体プレートと第２の導体プレートとの間に十分な分離を与えて、漏洩と絶縁破壊とを防止する。
【００３３】
したがって、本発明は、トレンチの表面上、およびトレンチの底部コーナーでの、キャパシタ構造のキャパシタ・プレート間の漏洩および絶縁破壊を防止するために、埋込まれたキャパシタ・プレートを有するキャパシタを提供する。
【００３４】
本発明を、特定の実施例に基づいて説明したが、本発明の趣旨と範囲から逸脱することなく、変形，変更が可能なことが、当業者にはわかるであろう。
【００３５】
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）金属−絶縁体−金属（ＭＩＭ）キャパシタ・デバイスであって、
レベル間誘電絶縁体の層内に形成された、側壁を有するトレンチと、
前記トレンチの底部に形成された第１の薄い下部導体プレートと、
前記レベル間誘電絶縁体の表面と共面をなす第２の上部導体プレートと、
前記第１の導体プレートと前記第２の導体プレートとの間に形成された誘電体層とを備え、前記誘電体層は、前記導体プレートの一方が、前記トレンチの側壁に延びないようにし、前記導体プレートの前記一方の少なくとも１つの上部コーナーが、前記トレンチの上部の方へ延びないようにする、デバイス。
（２）前記誘電体層は、前記下部導体プレートが、前記トレンチの側壁に延びないようにする、上記（１）に記載のデバイス。
（３）前記誘電体層は、前記側壁に隣接している、上記（２）に記載のデバイス。
（４）前記下部導体プレートは、少なくとも１種の高融点金属の層を有する、上記（１）に記載のデバイス。
（５）前記上部導体プレートは、
少なくとも１種の高融点金属の層と、
銅の層と、
を有する、上記（１）に記載のデバイス。
（６）前記誘電体層は、
前記上部導体プレートと前記下部導体プレートとの間のキャパシタ誘電体層と、
前記上部導体プレートの端部をオーバラップし、前記上部導体プレートの少なくとも１つの上部コーナーが、前記トレンチの上部へ延びないようにする誘電体側壁スペーサと、
を有する、上記（１）に記載のデバイス。
（７）前記誘電体側壁スペーサは、前記トレンチの上部におけるよりも、前記トレンチの底部において厚い、上記（６）に記載のデバイス。
（８）ＭＩＭキャパシタを形成する方法であって、
ａ）レベル間誘電絶縁体の層内に、側壁を有するトレンチを形成する工程と、
ｂ）前記トレンチの底部に、第１の薄い下部導体プレートを形成する工程と、
ｃ）前記下部導体プレートの上に、誘電体層を形成する工程と、
ｄ）前記誘電体の上に、前記レベル間誘電絶縁体の表面と共面をなすように、第２の上部導体プレートを形成する工程と、
ｅ）前記導電プレートの一方の少なくとも１つの上部コーナーが、前記トレンチの前記側壁の方へ延びないようにし、および前記トレンチの上部の方へ延びないようにする工程と、
を含む方法。
（９）前記工程ｂ）は、
ｂ１）前記トレンチの底部および側壁の上に、第１の導電層を付着する工程と、
ｂ２）前記第１の導電層の選択領域上に、レジストを付着してパターニングする工程と、
ｂ３）前記トレンチの側壁に隣接する領域を含む、前記第１の導電層の選択領域を除去することによって、前記下部導体プレートを形成する工程と、
ｂ４）前記トレンチから前記レジストを除去する工程と、
を含む、上記（８）に記載の方法。
（１０）前記工程ｃ）は、
ｃ１）前記下部導体プレートの上、および前記トレンチの側壁の上に、前記誘電体層を付着する工程と、
ｃ２）前記下部導体プレートを、前記付着された誘電体層で、前記側壁から分離する工程と、
をさらに含む、上記（９）に記載の方法。
（１１）前記工程ｄ）は、
ｄ１）前記誘電体層の上に、第２の導電層を付着する工程と、
ｄ２）前記第２の導電層の上に、前記レベル間誘電絶縁体の表面と共面をなすように、第３の導電層を付着する工程と、
ｄ３）前記第２および第３の導電層と、前記レベル間誘電絶縁体とを平坦化することによって、前記上部導体プレートを形成する工程と、
を含む、上記（１０）に記載の方法。
（１２）前記工程ｂ）は、
ｂ１）前記トレンチの底部および側壁の上に、第１の導電層を付着する工程、を含む、上記（８）に記載の方法。
（１３）前記工程ｃ）は、
ｃ１）前記下部導体プレートの上に、第１の誘電体を付着する工程、
を含む、上記（１２）に記載の方法。
（１４）前記工程ｄ）は、
ｄ１）前記誘電体層の上に、第２の導電層を付着する工程と、
ｄ２）前記第２の導電層および前記誘電体層の選択領域に、レジストを付着してパターニングする工程と、
ｄ３）前記トレンチの側壁に平行な領域を含む、前記第２の導電層および前記誘電体層の選択領域を除去する工程と、
ｄ４）前記レジストを、前記トレンチから除去する工程と、
を含む、上記（１３）に記載の方法。
（１５）前記工程ｅ）は、
ｅ１）前記側壁に隣接する前記トレンチ内に、前記第２の導電層の各端部にオーバラップする側壁スペーサを形成する工程と、
ｅ２）前記第２の導電層の上部コーナーが、前記トレンチの上部へ延びないようにする工程と、
を含む、上記（１４）に記載の方法。
（１６）前記工程ｅ１）は、
ｌ）前記側壁スペーサの底部が、前記側壁スペーサの上部より厚くなるように、前記側壁スペーサを形成する工程、
をさらに含む、上記（１５）に記載の方法。
（１７）前記工程ｅ）は、
ｅ３）前記側壁スペーサの上に、中間導電層を付着する工程と、
ｅ４）前記中間導電層の上に、前記レベル間誘電絶縁体の表面と共面をなすように、第３の導電層を付着する工程と、
ｅ５）前記第１の導電層，前記中間導電層，前記第３の導電層，前記側壁スペーサ，前記レベル間誘電絶縁体を平坦化することによって、前記キャパシタを形成する工程と、
をさらに含む、上記（１６）に記載の方法。
（１８）ＭＩＭキャパシタ・デバイスを有するダマシン装置であって、
基板と、
前記基板の上に付着されたレベル間誘電絶縁体の層と、
前記レベル間誘電絶縁体の層内に形成された、側壁を有する少なくとも１つのトレンチと、
前記トレンチの底部に形成された第１の薄い下部導体プレートと、
前記レベル間誘電絶縁体の表面と共面をなす第２の上部導体プレートと、
前記下部または上部導体プレートと接触する少なくとも１つのコンタクトと、
前記第１の導体プレートと前記第２の導体プレートとの間に形成された誘電体層とを備え、前記誘電体層は、前記導体プレートの一方が、前記トレンチの側壁に延びないようにし、前記導体プレートの前記一方の少なくとも１つの上部コーナーが、前記トレンチの上部の方へ延びないようにする、装置。
（１９）前記誘電体層は、前記トレンチの側壁に隣接し、前記下部導体プレートが、前記トレンチの側壁に延びないようにする、上記（８）に記載の装置。
（２０）前記誘電体層は、
前記上部導体プレートと前記下部導体プレートとの間のキャパシタ誘電体層と、
前記上部導体プレートの端部をオーバラップし、前記上部導体プレートの少なくとも１つの上部コーナーが、前記トレンチの上部へ延びないようにする誘電体側壁スペーサと、
を有する、上記（１８）に記載の装置。
【図面の簡単な説明】
【図１】本発明の第１および第２の実施例による３個のキャパシタの断面図である。
【図２】本発明の第１の実施例による図１のキャパシタ３０の製造の１つの工程を示す図である。
【図３】本発明の第１の実施例による図１のキャパシタ３０の製造の１つの工程を示す図である。
【図４】本発明の第１の実施例による図１のキャパシタ３０の製造の１つの工程を示す図である。
【図５】本発明の第１の実施例による図１のキャパシタ３０の製造の１つの工程を示す図である。
【図６】本発明の第１の実施例による図１のキャパシタ３０の製造の１つの工程を示す図である。
【図７】本発明の第２の実施例による図１のキャパシタ３５，５０の製造の１つの工程を示す図である。
【図８】本発明の第２の実施例による図１のキャパシタ３５，５０の製造の１つの工程を示す図である。
【図９】本発明の第２の実施例による図１のキャパシタ３５，５０の製造の１つの工程を示す図である。
【図１０】本発明の第２の実施例による図１のキャパシタ３５，５０の製造の１つの工程を示す図である。
【図１１】本発明の第２の実施例による図１のキャパシタ３５，５０の製造の１つの工程を示す図である。
【図１２】本発明の第２の実施例による図１のキャパシタ３５，５０の製造の１つの工程を示す図である。
【符号の説明】
１０ 装置
１５ 基板
１８，１９ コンタクト
２０ 絶縁体層
２７ フィンガ状延長部
３０ 第１のキャパシタ
３１ トレンチ
３２ 第１の導電層
３３ 側壁
３５ 第３のキャパシタ
５０ 第２のキャパシタ
４２ キャパシタ誘電体
４４ 第２の導電層
４６ 内側導電層
４８ 第３の導電層
５２ 第１の導電層
５４ キャパシタ誘電体層
５６ 第２の導電層
６０ フォトレジスト
６２ 側壁スペーサ
６４ 中間導電層
６６ 内側導電層
６８ 第３の導電層
【発明の属する技術分野】
本発明は、キャパシタ、特に、ダマシン法で形成されたキャパシタに関する。
【０００２】
【従来の技術】
ダマシン法に関して、キャパシタのような多くの集積回路要素が、基板上に形成された絶縁体にエッチングされた開口またはトレンチ内に形成される。キャパシタを製造する従来の方法は、金属−絶縁体−金属（ＭＩＭ）を積層することによって行われている。特に、ダマシン・キャパシタの形成については、まず最初に、絶縁体にエッチングされたトレンチ内に第１の金属層が付着される。次に、第１の金属層上にキャパシタ誘電体層が付着され、続いてこのキャパシタ誘電体層上に第２の金属層が付着される。このようにして、ＭＩＭプレートは、トレンチの底部上を被覆し、トレンチの側壁に沿って垂直方向に延びる。次に、化学機械研磨（ＣＭＰ）プロセスを用いて、絶縁体の表面と共に、キャパシタが平坦化される。
【０００３】
この種のキャパシタを形成するときに、問題が発生する。特に、キャパシタ誘電体の絶縁破壊特性は、ある領域で低下し、キャパシタ・プレート間に、漏洩および絶縁破壊が生じる。
【０００４】
【発明が解決しようとする課題】
したがって、ダマシン・キャパシタについては、キャパシタ・プレート間での漏洩および絶縁破壊を防止し、ダマシン法または類似の方法に用いられる、より信頼性のあるキャパシタを提供する必要性が存在する。
【０００５】
【課題を解決するための手段】
本発明は、キャパシタ構造を提供し、およびトレンチの表面上とトレンチの底部コーナーとにおいて、キャパシタ構造のキャパシタ・プレート間の漏洩および絶縁破壊を本質的に排除するキャパシタを作製する方法を提供する。これは、本発明の埋込みキャパシタ導体プレートにより実現される。
【０００６】
本発明は、一般的には、金属−絶縁体−金属（ＭＩＭ）キャパシタ・デバイスであって、
レベル間誘電絶縁体の層内に形成された、側壁を有するトレンチと、
前記トレンチの底部に形成された第１の薄い下部導体プレートと、
前記レベル間誘電絶縁体の表面と共面をなす第２の上部導体プレートと、
前記第１の導体プレートと前記第２の導体プレートとの間に形成された誘電体層とを備え、前記誘電体層は、前記導体プレートの一方が、前記トレンチの側壁に延びないようにし、前記導体プレートの前記一方の少なくとも１つの上部コーナーが、前記トレンチの上部の方へ延びないようにするデバイスを提供する。
【０００７】
さらに本発明は、ＭＩＭキャパシタを形成する方法であって、
ａ）レベル間誘電絶縁体の層内に、側壁を有するトレンチを形成する工程と、
ｂ）前記トレンチの底部に、第１の薄い下部導体プレートを形成する工程と、
ｃ）前記下部導体プレートの上に、誘電体層を形成する工程と、
ｄ）前記誘電体の上に、前記レベル間誘電絶縁体の表面と共面をなすように、第２の上部導体プレートを形成する工程と、
ｅ）前記導電プレートの一方の少なくとも１つの上部コーナーが、前記トレンチの前記側壁の方へ延びないようにし、および前記トレンチの上部の方へ延びないようにする工程とを含む方法を提供する。
【０００８】
本発明は、また、ＭＩＭキャパシタ・デバイスを有するダマシン装置であって、
基板と、
前記基板の上に付着されたレベル間誘電絶縁体の層と、
前記レベル間誘電絶縁体の層内に形成された、側壁を有する少なくとも１つのトレンチと、
前記トレンチの底部に形成された第１の薄い下部導体プレートと、
前記レベル間誘電絶縁体の表面と共面をなす第２の上部導体プレートと、
前記下部または上部導体プレートと接触する少なくとも１つのコンタクトと、
前記第１の導体プレートと前記第２の導体プレートとの間に形成された誘電体層とを備え、前記誘電体層は、前記導体プレートの一方が、前記トレンチの側壁に延びないようにし、前記導体プレートの前記一方の少なくとも１つの上部コーナーが、前記トレンチの上部の方へ延びないようにする装置を提供する。
【０００９】
本発明の前述の特徴およびその他の特徴は、図面に基づいて説明する本発明の実施例のより具体的な説明から明らかになるであろう。
【００１０】
【発明の実施の形態】
図１は、装置１０の断面図を示す。装置１０は、基板１５，絶縁体層２０，本発明の第１の実施例による第１のキャパシタ３０，本発明の第２の実施例による第２のキャパシタ５０，および本発明の第３の実施例による第３のキャパシタ３５を有している。
【００１１】
レベル間誘電絶縁体としても知られる絶縁体層２０は、絶縁材料よりなり、基板１５上に形成される。基板１５は、ダマシン配線のようなコンタクト１８，１９と、他のトランジスタ・コンタクトとを有している。コンタクト１８，１９は、銅配線、あるいはポリシリコン，タングステン（Ｗ）またはアルミニウム／銅（ＡｌＣｕ）のような他の類似のダマシン材料で作られたコンタクトとすることができる。
【００１２】
第１のキャパシタ３０は、絶縁体層２０内のトレンチ３１内に形成されている。第１のキャパシタ３０を形成するプロセスを、図２〜図６を参照して詳細に説明する。第１キャパシタ３０のトレンチ３１は、絶縁体層２０とほぼ同じ深さであり、したがって基板１５に隣接し、下部コンタクト１８に接続されているが、トレンチ３１は、第３のキャパシタ３５の深さのような他の深さとすることができる。したがって、第１のキャパシタ３０は、独立形（ｓｔａｎｄ−ａｌｏｎｅ）構造としても作製することができ、あるいはデュアル・ダマシン・トレンチまたは他の構造によって同一レベル上で他のバイアまたはコンタクトと共に処理することもできる。
【００１３】
第２のキャパシタ５０は、絶縁体層２０のトレンチ内に、同様に形成される。第２のキャパシタ５０を形成するプロセスを、図７〜図１２を参照して詳細に説明する。第１のキャパシタ３０と同様に、第２のキャパシタ５０は、基板１５に隣接して、したがって下部コンタクト１８に接続して示されているが、これに限定されるものではない。第２のキャパシタ５０は、第３のキャパシタ３５のように、トレンチの深さを変えた独立形構造として作製することもでき、あるいはダマシン・トレンチまたは他の構造によって同一レベル上で他のバイアおよびコンタクトと共に処理することができる。
【００１４】
詳細に前述したように、第３のキャパシタ３５は、そのトレンチの深さが、第２のキャパシタのトレンチの深さと異なることを除いて、第２のキャパシタ５０に類似している。このことは、下部コンタクトを経る以外に、第３のキャパシタ３５とのコンタクトの他の方法を可能にする。この例では、キャパシタ３５は、上部コンタクト１９に接続している。
【００１５】
以下に詳細に説明するように、第１のキャパシタ３０および第２のキャパシタ５０は、トレンチの底部コーナーのカスプ（ｃｕｓｐｉｎｇ）を小さくする。すなわち、関連技術である金属−絶縁体−金属（ＭＩＭ）ダマシン・キャパシタにおいては、トレンチの底部コーナーにおけるキャパシタ誘電体厚さは、典型的に、ブランケット領域における厚さよりもかなり小さく、コーナーにカスプを生じさせ、絶縁破壊特性を劣化させる。本発明は、この絶縁破壊を、実質的に排除する。さらに、ＣＭＰ後のトレンチの表面上のキャパシタ・プレート間の漏洩および絶縁破壊は、本発明の埋込まれたキャパシタ・プレートによって、排除される。すなわち、本発明では、埋込まれたキャパシタ・プレートの上部コーナーは、側壁へは延びず、あるいはトレンチの表面の方には延びない。
【００１６】
図２〜図６は、本発明の第１の実施例によって第１のキャパシタ３０を形成する工程を示している。図２（Ａ）に示すように、第１のキャパシタ３０を形成する第１の工程３０ａは、絶縁体層２０内にトレンチ３１を形成する工程２５を含む。トレンチ３１は、標準的な反応性イオンエッチング（ＲＩＥ）プロセスによって、絶縁体層２０内にエッチングすることができる。ＲＩＥ残留物を洗浄することが必要とされる場合には、希フッ化水素（ＨＦ）酸のような標準的な洗浄剤、または標準的な溶媒、および／またはアルゴン・スパッタ洗浄剤を用いることができる。
【００１７】
トレンチは、単一のトレンチとして示され、好ましくは絶縁体層２０内にエッチングされた単一のダマシン・トレンチであるが、トレンチ３１は、配線またはバイア構造を有するデュアル・ダマシン・トレンチの一部とすることもできる。さらに、図２（Ｂ）に示すように、トレンチ３１を種々の形状に形成することもでき、３次元長方形または正方形に限定されない。トレンチ３１の形状は、レイアウト制限および所望の容量性抵抗によって要求されるときに、制限されるのみである。
【００１８】
図２（Ｂ）は、第２（Ａ）のライン２Ａに沿って見たときのトレンチ３１の例示的な上面を示している。この例では、トレンチ３１は、側壁３３とフィンガ状延長部２７とを有する長方形トレンチである。したがって、キャパシタ３５（図１参照）のようなキャパシタに対しては、下部導体プレートは、トレンチの上部の方に延びるときに、フィンガ状延長部を充てんし、下部導体プレートとのコンタクトの容易さを可能にする。この例では、フィンガ延長部２７の幅は、下部導体プレートの厚さのほぼ２倍よりも小さい。本発明のこの実施例または他の実施例におけるトレンチの深さは、好ましくは約０．５ミクロン（μ）であるが、これに限定されない。トレンチ３１の深さは、約０．１μ〜５μの範囲内で変えることができる。同様に、トレンチ３１の幅（面積）は、約１平方ミクロン（μ2 ）〜数千平方ミクロン（例えば、面積は約１平方ミリメータとなり得る）の範囲内で変えることができる。
【００１９】
次の工程３０ｂを、図３に示す。図３では、第１の導電層３２が、トレンチ３１の底部および側部上に付着されている。この実施例では、第１の導電層３２は、物理蒸着（ＰＶＤ）またはイオン化物理蒸着（ＩＰＶＤ）によって付着される窒化タンタル／タンタル（ＴａＮ／Ｔａ）膜より成るが、これに限定されるものではない。この特定の実施例では、第１の導電層３２の厚さは、約５０ナノメータ（ｎｍ）であるが、これに限定されるものではない。第１導電層３２の厚さは、約１０ｎｍ〜２００ｎｍの範囲で変えることができる。第１の導電層３２は、ＰＶＤ，ＩＰＶＤ，化学蒸着（ＣＶＤ），または適用できる他の方法によって付着された、いかなる標準的な高融点金属ライナを有することができる。
【００２０】
図４は、フォトレジスト４０の付着およびリソグラフィック・パターニング、およびトレンチ３１内の第１導電層３２のエッチング（工程３０ｃ）を示している。無反射（ＡＲＣ）被覆層（図示せず）を、フォトレジストの下および上に用いることができる。標準的な塩素または硫黄をベースとした（例えばＨＣｌ，ＢＣｌ3 ，ＳＦ6 ，ＳＯ2 など）ＲＩＥ化学物質を用いて、第１の導電層３２をエッチングすることができる。あるいはまた、第１の導電層３２にタングステン（Ｗ）のような他の元素が用いられるならば、標準的なペルフルオロカーボン（ＰＦＣ−Ｏ2 ）化学物質を用いて、タングステンＷをエッチングすることができる。第１の導電層３２をエッチングし、レジストを除去した後、希硫酸と過酸化水素洗浄剤の混合物のような標準的なポストＲＩＥ洗浄剤を選択的に用いて、ＲＩＥ残留物を洗浄することができる。
【００２１】
図５は、工程３０ｄを示す。工程３０ｄは、残りの第１の導電層３２上のトレンチ内にキャパシタ誘電体４２を付着する工程と、キャパシタ誘電体４２の上部に第２の導電層４４を付着する工程と、第２の導電層４４の上部に内側導電層４６を付着する工程と、内側導電層４６上に第３の導電層４８を付着する工程とを含んでいる。キャパシタ誘電体４２は、二酸化シリコン，窒化シリコン，Ｔａ2 Ｏ5 ，または技術上知られているあらゆる標準的なキャパシタ誘電体より成る１つ以上の層で作製できる。この特定の実施例では、キャパシタ誘電体４２の厚さは、好ましくは約１００ｎｍであるが、これに限定されるものではない。キャパシタ誘電体４２の厚さを、約５ｎｍ〜２５０ｎｍの範囲内で変えることができる。
【００２２】
第２の導電層４４は、ＴａＮ／Ｔａのような標準的な高融点金属ライナにより構成することができる。第１の導電層３２のように、第２の導電層４４の厚さは、この実施例では好ましくは約５０ｎｍであるが、これに限定されるものではない。第２の導電層４４の厚さは、約１０ｎｍ〜２００ｎｍの範囲内で変えることができる。
【００２３】
内側導電層４６は、ＰＶＣ，ＣＶＤまたは類似のプロセスによって付着された、適用可能な銅シードまたは類似のシード材料の組合わせより成り、第３の導電層４８は、好ましくは、電気メッキ銅であるが、これに限定されるものではない。第３の導電層４８を付着した後、層４６と層４８とを区別することは、本質的にできない。層４４，４６，４８の全厚さは、トレンチ３１の残りの厚さによって決定される。この場合、層４４，４６，４８の付着厚さは、トレンチ３１の深さにほぼ等しい。
【００２４】
図６に示すように、最終工程は、化学機械研磨（ＣＭＰ）または他の適切な手段によって、層４２，４４，４８と絶縁体層２０を平坦化する工程を含む。その結果、層４２，４４，４８は、絶縁体層２０の表面と共面になる。図示しないが、層４２，４４，４８は、絶縁体２０の表面上に、層４２が全体的または部分的に残されるように、平坦化することもできる。
【００２５】
このように、第１のキャパシタ３０は、キャパシタ誘電体４２内に埋込まれた第１の導電層３２より成る第１の薄い下部導体プレートを有している。第１キャパシタ３０の第２の上部導体プレートは、第２の導電層４４および第３の導電層４８より構成される。第１の導体プレートは、トレンチの底部に形成され、前記トレンチの側壁へは延びない。上部導体プレートは、キャパシタ誘電体４２上に形成され、絶縁体層の表面と共面となるように、トレンチをほぼ充てんする。
【００２６】
図７〜図１２は、本発明の第２の実施例に従って、第２のキャパシタ５０を形成する工程を示す。図７に示すように、第２のキャパシタ５０を形成する第１の工程５０ａは、絶縁体層２０内にトレンチ２６を形成する工程を含んでいる。そのプロセスは、図２で説明したプロセスに類似している。
【００２７】
次の工程５０ｂを、図８に示す。図８では、第１の導電層５２，キャパシタ誘電体層５４，第２の導電層５６が、トレンチ内に付着されている。この実施例では、第１の導電層５２および第２の導電層５６は、ＰＶＤまたはＩＰＶＤによって（これに限定されない）付着されたＴａＮ／Ｔａ膜により構成される。第１の実施例のように、第１の導電層５２および第２の導電層５６の厚さは、約５０ｎｍであり、キャパシタ誘電体５４の厚さは、約１００ｎｍであるが、これら層の厚さは、これらに限定されるものではない。この実施例では、第１および第２の導電層５２，５６の厚さは、約１０ｎｍ〜２００ｎｍの範囲内で変えることができ、キャパシタ誘電体５４の厚さは、約５ｎｍ〜２５０ｎｍの範囲内で変えることができる。
【００２８】
第１および第２の導電層５２，５６は、ＰＶＤ，ＩＰＶＤ，ＣＶＤ，または他の適切な付着方法を用いて付着された標準的な高融点金属ライナで構成することができる。キャパシタ誘電体層５４は、二酸化シリコン，窒化シリコン，Ｔａ2 Ｏ5 ，または技術上知られている標準的なキャパシタ誘電体より成る１つ以上の層で構成することができる。
【００２９】
図９は、フォトレジスト６０の付着およびリソグラフィック・パターニングと、第２の導電層５６およびキャパシタ誘電体層５４のエッチングとを示している（工程５０ｃ）。ＡＲＣ層（図示せず）を、フォトレジストの下または上に、用いることができる。標準的な塩素または硫黄をベースとしたＲＩＥ化学物質を用いて、第２の導電層５６をエッチングすることができる。第２の導電層をエッチングし、レジストを除去した後、標準的なポストＲＩＥ洗浄剤を選択的に用いて、ＲＩＥ残留物を洗浄することができる。工程５０ｃが終了すると、キャパシタ誘電体層５４および第２の導電層５６の一部のみが、トレンチの底部上に残る。
【００３０】
次の工程５０ｄを、図１０に示す。第２の導電層５６およびキャパシタ誘電体５４をパターニングした後、側壁スペーサ６２を、トレンチ内に形成する。側壁スペーサ６２を形成する一つの方法は、技術上知られているように、プラズマ励起ＣＶＤ（ＰＥＣＶＤ）またはＨＤＰＣＶＤによる窒化シリコンの層を、ウェハ上に付着する工程と、異方性スペーサ・エッチバックを行って、トレンチの上部（レベル間の面である）ではなくトレンチの側壁上に窒化シリコンを残す工程とを含んでいる。したがって、側壁スペーサ６２は、トレンチの上部よりもトレンチの底部で厚い。他のダマシン配線レベルまたは類似の配線レベルが、第２のキャパシタ５０と共面になるように作製されることが必要ならば、他のダマシン配線レベルまたは類似の配線レベルは、この工程中に、パターニングし、エッチングできる。
【００３１】
図１１は、第２のキャパシタ５０を形成する次の工程５０ｅを示す。中間導電層６４，内側導電層６６，第３の導電層６８を、側壁スペーサ６２上に付着する。中間導電層６４は、ＴａＮ／Ｔａまたは類似の材料より成り、内側導電層６６は、ＰＶＤ，ＣＶＤ，または類似のプロセスによって付着された、銅シードまたは他の適用できるシード材料より成る１つ以上の組合わせ層を有し、第３の導電層６８は、好ましくは、電気メッキ銅であるが、これに限定されるものではない。本発明の第１の実施例のように、第３の導電層６８を付着した後に、本質的に、層６６と層６８とは区別することはできない。また、層６４，６６，６８の厚さは、トレンチの残りの深さによって決定される。この場合、層６４，６６，６８の付着厚さは、トレンチの深さにほぼ等しい。
【００３２】
図１２に示すように、層５２，６４，６８と、分離された層２０とを、次に、化学機械研磨（ＣＭＰ）または他の適切な手段によって平坦化する。したがって、第２のキャパシタ５０は、トレンチの側壁に延びる第１の導電層５２より成る第１の薄い下部導体プレートを有する。キャパシタ誘電体５４は、第１の導体プレートと第２の導体プレートとの間に設けられる。第２のキャパシタ５０の第２の上部導体プレートは、第２の導電層５６，中間導電層６４，第３の導電層６８により構成される。第１の導体プレートは、トレンチの底部に形成され、上部導体プレートは、キャパシタ誘電体５４上に形成される。この場合、側壁スペーサ６２は、第２の導電層５６の端部をオーバラップし、上部導体プレートの第２の導体層５６の上部コーナーを、トレンチの上部の方へ延びないようにしている。ＣＭＰ後、側壁スペーサ６２は、第１の導体プレートと第２の導体プレートとの間に十分な分離を与えて、漏洩と絶縁破壊とを防止する。
【００３３】
したがって、本発明は、トレンチの表面上、およびトレンチの底部コーナーでの、キャパシタ構造のキャパシタ・プレート間の漏洩および絶縁破壊を防止するために、埋込まれたキャパシタ・プレートを有するキャパシタを提供する。
【００３４】
本発明を、特定の実施例に基づいて説明したが、本発明の趣旨と範囲から逸脱することなく、変形，変更が可能なことが、当業者にはわかるであろう。
【００３５】
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）金属−絶縁体−金属（ＭＩＭ）キャパシタ・デバイスであって、
レベル間誘電絶縁体の層内に形成された、側壁を有するトレンチと、
前記トレンチの底部に形成された第１の薄い下部導体プレートと、
前記レベル間誘電絶縁体の表面と共面をなす第２の上部導体プレートと、
前記第１の導体プレートと前記第２の導体プレートとの間に形成された誘電体層とを備え、前記誘電体層は、前記導体プレートの一方が、前記トレンチの側壁に延びないようにし、前記導体プレートの前記一方の少なくとも１つの上部コーナーが、前記トレンチの上部の方へ延びないようにする、デバイス。
（２）前記誘電体層は、前記下部導体プレートが、前記トレンチの側壁に延びないようにする、上記（１）に記載のデバイス。
（３）前記誘電体層は、前記側壁に隣接している、上記（２）に記載のデバイス。
（４）前記下部導体プレートは、少なくとも１種の高融点金属の層を有する、上記（１）に記載のデバイス。
（５）前記上部導体プレートは、
少なくとも１種の高融点金属の層と、
銅の層と、
を有する、上記（１）に記載のデバイス。
（６）前記誘電体層は、
前記上部導体プレートと前記下部導体プレートとの間のキャパシタ誘電体層と、
前記上部導体プレートの端部をオーバラップし、前記上部導体プレートの少なくとも１つの上部コーナーが、前記トレンチの上部へ延びないようにする誘電体側壁スペーサと、
を有する、上記（１）に記載のデバイス。
（７）前記誘電体側壁スペーサは、前記トレンチの上部におけるよりも、前記トレンチの底部において厚い、上記（６）に記載のデバイス。
（８）ＭＩＭキャパシタを形成する方法であって、
ａ）レベル間誘電絶縁体の層内に、側壁を有するトレンチを形成する工程と、
ｂ）前記トレンチの底部に、第１の薄い下部導体プレートを形成する工程と、
ｃ）前記下部導体プレートの上に、誘電体層を形成する工程と、
ｄ）前記誘電体の上に、前記レベル間誘電絶縁体の表面と共面をなすように、第２の上部導体プレートを形成する工程と、
ｅ）前記導電プレートの一方の少なくとも１つの上部コーナーが、前記トレンチの前記側壁の方へ延びないようにし、および前記トレンチの上部の方へ延びないようにする工程と、
を含む方法。
（９）前記工程ｂ）は、
ｂ１）前記トレンチの底部および側壁の上に、第１の導電層を付着する工程と、
ｂ２）前記第１の導電層の選択領域上に、レジストを付着してパターニングする工程と、
ｂ３）前記トレンチの側壁に隣接する領域を含む、前記第１の導電層の選択領域を除去することによって、前記下部導体プレートを形成する工程と、
ｂ４）前記トレンチから前記レジストを除去する工程と、
を含む、上記（８）に記載の方法。
（１０）前記工程ｃ）は、
ｃ１）前記下部導体プレートの上、および前記トレンチの側壁の上に、前記誘電体層を付着する工程と、
ｃ２）前記下部導体プレートを、前記付着された誘電体層で、前記側壁から分離する工程と、
をさらに含む、上記（９）に記載の方法。
（１１）前記工程ｄ）は、
ｄ１）前記誘電体層の上に、第２の導電層を付着する工程と、
ｄ２）前記第２の導電層の上に、前記レベル間誘電絶縁体の表面と共面をなすように、第３の導電層を付着する工程と、
ｄ３）前記第２および第３の導電層と、前記レベル間誘電絶縁体とを平坦化することによって、前記上部導体プレートを形成する工程と、
を含む、上記（１０）に記載の方法。
（１２）前記工程ｂ）は、
ｂ１）前記トレンチの底部および側壁の上に、第１の導電層を付着する工程、を含む、上記（８）に記載の方法。
（１３）前記工程ｃ）は、
ｃ１）前記下部導体プレートの上に、第１の誘電体を付着する工程、
を含む、上記（１２）に記載の方法。
（１４）前記工程ｄ）は、
ｄ１）前記誘電体層の上に、第２の導電層を付着する工程と、
ｄ２）前記第２の導電層および前記誘電体層の選択領域に、レジストを付着してパターニングする工程と、
ｄ３）前記トレンチの側壁に平行な領域を含む、前記第２の導電層および前記誘電体層の選択領域を除去する工程と、
ｄ４）前記レジストを、前記トレンチから除去する工程と、
を含む、上記（１３）に記載の方法。
（１５）前記工程ｅ）は、
ｅ１）前記側壁に隣接する前記トレンチ内に、前記第２の導電層の各端部にオーバラップする側壁スペーサを形成する工程と、
ｅ２）前記第２の導電層の上部コーナーが、前記トレンチの上部へ延びないようにする工程と、
を含む、上記（１４）に記載の方法。
（１６）前記工程ｅ１）は、
ｌ）前記側壁スペーサの底部が、前記側壁スペーサの上部より厚くなるように、前記側壁スペーサを形成する工程、
をさらに含む、上記（１５）に記載の方法。
（１７）前記工程ｅ）は、
ｅ３）前記側壁スペーサの上に、中間導電層を付着する工程と、
ｅ４）前記中間導電層の上に、前記レベル間誘電絶縁体の表面と共面をなすように、第３の導電層を付着する工程と、
ｅ５）前記第１の導電層，前記中間導電層，前記第３の導電層，前記側壁スペーサ，前記レベル間誘電絶縁体を平坦化することによって、前記キャパシタを形成する工程と、
をさらに含む、上記（１６）に記載の方法。
（１８）ＭＩＭキャパシタ・デバイスを有するダマシン装置であって、
基板と、
前記基板の上に付着されたレベル間誘電絶縁体の層と、
前記レベル間誘電絶縁体の層内に形成された、側壁を有する少なくとも１つのトレンチと、
前記トレンチの底部に形成された第１の薄い下部導体プレートと、
前記レベル間誘電絶縁体の表面と共面をなす第２の上部導体プレートと、
前記下部または上部導体プレートと接触する少なくとも１つのコンタクトと、
前記第１の導体プレートと前記第２の導体プレートとの間に形成された誘電体層とを備え、前記誘電体層は、前記導体プレートの一方が、前記トレンチの側壁に延びないようにし、前記導体プレートの前記一方の少なくとも１つの上部コーナーが、前記トレンチの上部の方へ延びないようにする、装置。
（１９）前記誘電体層は、前記トレンチの側壁に隣接し、前記下部導体プレートが、前記トレンチの側壁に延びないようにする、上記（８）に記載の装置。
（２０）前記誘電体層は、
前記上部導体プレートと前記下部導体プレートとの間のキャパシタ誘電体層と、
前記上部導体プレートの端部をオーバラップし、前記上部導体プレートの少なくとも１つの上部コーナーが、前記トレンチの上部へ延びないようにする誘電体側壁スペーサと、
を有する、上記（１８）に記載の装置。
【図面の簡単な説明】
【図１】本発明の第１および第２の実施例による３個のキャパシタの断面図である。
【図２】本発明の第１の実施例による図１のキャパシタ３０の製造の１つの工程を示す図である。
【図３】本発明の第１の実施例による図１のキャパシタ３０の製造の１つの工程を示す図である。
【図４】本発明の第１の実施例による図１のキャパシタ３０の製造の１つの工程を示す図である。
【図５】本発明の第１の実施例による図１のキャパシタ３０の製造の１つの工程を示す図である。
【図６】本発明の第１の実施例による図１のキャパシタ３０の製造の１つの工程を示す図である。
【図７】本発明の第２の実施例による図１のキャパシタ３５，５０の製造の１つの工程を示す図である。
【図８】本発明の第２の実施例による図１のキャパシタ３５，５０の製造の１つの工程を示す図である。
【図９】本発明の第２の実施例による図１のキャパシタ３５，５０の製造の１つの工程を示す図である。
【図１０】本発明の第２の実施例による図１のキャパシタ３５，５０の製造の１つの工程を示す図である。
【図１１】本発明の第２の実施例による図１のキャパシタ３５，５０の製造の１つの工程を示す図である。
【図１２】本発明の第２の実施例による図１のキャパシタ３５，５０の製造の１つの工程を示す図である。
【符号の説明】
１０ 装置
１５ 基板
１８，１９ コンタクト
２０ 絶縁体層
２７ フィンガ状延長部
３０ 第１のキャパシタ
３１ トレンチ
３２ 第１の導電層
３３ 側壁
３５ 第３のキャパシタ
５０ 第２のキャパシタ
４２ キャパシタ誘電体
４４ 第２の導電層
４６ 内側導電層
４８ 第３の導電層
５２ 第１の導電層
５４ キャパシタ誘電体層
５６ 第２の導電層
６０ フォトレジスト
６２ 側壁スペーサ
６４ 中間導電層
６６ 内側導電層
６８ 第３の導電層
Claims (7)
- 金属−絶縁体−金属（ＭＩＭ）キャパシタ・デバイスであって、
レベル間誘電絶縁体層に形成された、側壁を有するトレンチと、
前記トレンチの底部に設けられた下部導体プレートであって、前記トレンチの底部コーナーに達しないように前記トレンチの側壁から離れて設けられた前記下部導体プレートと、
前記下部導体プレート、該下部導体プレートが設けられていない前記トレンチの底部及び前記トレンチの側壁上に設けられた誘電体層と、
前記トレンチ内の前記誘電体層上に設けられて前記トレンチを充填し、前記レベル間誘電絶縁体層の上面と同一面である上面を有する上部導体プレートとを備える金属−絶縁体−金属（ＭＩＭ）キャパシタ・デバイス。 - 前記レベル間誘電絶縁体層が基板上に設けられており、該基板に設けられたコンタクトに前記下部導体プレートが接続されている、請求項１に記載のキャパシタ・デバイス。
- 前記下部導体プレートは、少なくとも１種の高融点金属の層を有する、請求項１に記載のキャパシタ・デバイス。
- 前記上部導体プレートは、少なくとも１種の高融点金属の層と、銅の層とを有する、請求項１に記載のキャパシタ・デバイス。
- ＭＩＭキャパシタ・デバイスを形成する方法であって、
（ａ）レベル間誘電絶縁体層に、側壁を有するトレンチを形成する工程と、
（ｂ）前記トレンチの底部のうち前記トレンチの側壁から離れた位置に下部導体プレートを設けることにより、前記トレンチの底部コーナーに達しない前記下部導体プレートを形成する工程と、
（ｃ）前記下部導体プレート、該下部導体プレートが設けられていない前記トレンチの底部及び前記トレンチの側壁上に誘電体層を形成する工程と、
（ｄ）前記トレンチ内の前記誘電体層上に、前記トレンチを充填し、前記レベル間誘電絶縁体層の上面と同一面である上面を有する上部導体プレートを形成する工程とを含むＭＩＭキャパシタ・デバイスを形成する方法。 - 前記工程（ｂ）は、
（ｂ１）前記トレンチの底部および側壁の上に、第１の導電層を付着する工程と、
（ｂ２）前記第１の導電層のうち前記トレンチの側壁から離れた位置にある選択領域上に、レジストを付着してパターニングする工程と、
（ｂ３）前記第１の導電層のうち前記レジストが付着されていない部分を除去することにより、前記トレンチの底部コーナーに達しない下部導体プレートを形成する工程と、
（ｂ４）前記レジストを除去する工程と、
を含む、請求項５に記載の方法。 - 前記工程（ｃ）は、前記下部導体プレート、該下部導体プレートが設けられていない前記トレンチの底部、前記トレンチの側壁及び前記レベル間誘電絶縁体層上に誘電体層を形成し、
前記工程（ｄ）は、
（ｄ１）前記誘電体層の上に、第２の導電層を付着する工程と、
（ｄ２）前記第２の導電層の上に第３の導電層を付着する工程と、
（ｄ３）前記第２および第３の導電層と、前記誘電体層とを平坦化することによって、
前記上部導体プレートを形成する工程と、
を含む、請求項５に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/811,965 US6576525B2 (en) | 2001-03-19 | 2001-03-19 | Damascene capacitor having a recessed plate |
| US09/811965 | 2001-03-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002313939A JP2002313939A (ja) | 2002-10-25 |
| JP3872362B2 true JP3872362B2 (ja) | 2007-01-24 |
Family
ID=25208087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002060480A Expired - Fee Related JP3872362B2 (ja) | 2001-03-19 | 2002-03-06 | キャパシタ・デバイス及びこれを形成する方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6576525B2 (ja) |
| JP (1) | JP3872362B2 (ja) |
| TW (1) | TW564488B (ja) |
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| US6853079B1 (en) | 2002-08-15 | 2005-02-08 | National Semiconductor Corporation | Conductive trace with reduced RF impedance resulting from the skin effect |
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-
2001
- 2001-03-19 US US09/811,965 patent/US6576525B2/en not_active Expired - Fee Related
-
2002
- 2002-03-06 JP JP2002060480A patent/JP3872362B2/ja not_active Expired - Fee Related
- 2002-03-15 TW TW091104919A patent/TW564488B/zh not_active IP Right Cessation
-
2003
- 2003-03-05 US US10/382,736 patent/US6664581B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| TW564488B (en) | 2003-12-01 |
| US6664581B2 (en) | 2003-12-16 |
| JP2002313939A (ja) | 2002-10-25 |
| US20020130388A1 (en) | 2002-09-19 |
| US20030164514A1 (en) | 2003-09-04 |
| US6576525B2 (en) | 2003-06-10 |
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Legal Events
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| RD04 | Notification of resignation of power of attorney |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20051017 |
|
| A602 | Written permission of extension of time |
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|
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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