JP2004039724A

JP2004039724A - 半導体装置およびその製造方法

Info

Publication number: JP2004039724A
Application number: JP2002191914A
Authority: JP
Inventors: Yoshimichi Kobori; 小堀　悦理
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-07-01
Filing date: 2002-07-01
Publication date: 2004-02-05

Abstract

【課題】キャパシタンス構造及び配線構造の形成を同じ工程で同時に行うことにより、キャパシタンス構造と配線構造が同一層に存在する、半導体装置およびその製造方法を提供することを目的とする。
【解決手段】下層配線上に絶縁膜を順に堆積し、キャパシタンス２０６用のホールと配線溝２０５との接続孔２０４を形成する。次にＲＦスパッタを用い、接続孔２０４以外の膜表面に犠牲膜２０７を堆積する。その後、これをマスクとして全面エッチングすることにより、接続孔２０４底部に下部配線層を露出させる。続いて、全面に導電膜を堆積し、上層の金属配線２０９を形成する。その結果、キャパシタンス領域形成用の工程を増やすことなく、同一層内にキャパシタンス領域と配線領域を同時に形成することが出来、かつ製造工程の削減も可能となるため、製造コストを低減することが出来る。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、配線とキャパシタンスを備えた半導体装置に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路の高集積化に伴い、これまでのＳｉ基板上でのキャパシタンス構造の形成に替わり、配線層間中にキャパシタンスを形成するＭＩＭ技術の開発が行われている。例えば従来方法において、配線構造の形成方法について、特開２０００−２２８４９７号公報に記載されている方法がある。以下より、図面を参照しながら説明する。
【０００３】
まず、図４（Ａ）に示すように、トランジスタのような下部構造が形成された基板１００上に第１層間絶縁膜１０２を形成し、その上に第１エッチストッパ膜１０４と第２層間絶縁膜１０６を順次形成する。
【０００４】
次に、配線形成部とキャパシタ形成部を限定する感光膜パターン（図示せず）をマスクとして用いて第１エッチストッパ膜１０４の表面が露出されるまで第２層間絶縁膜１０６を選択エッチングする。
【０００５】
その後、配線ライン形成部の基板１００表面が所定部分露出されるように第１エッチストッパ膜１０４と第１層間絶縁膜１０２を順次選択エッチングしてコンタクトホールｈ１を形成する。
【０００６】
続いて、図４（Ｂ）に示すように、コンタクトホールｈ１を完全に埋め込むように第１導電性膜を形成し、第２層間絶縁膜１０６表面が露出されるまでＣＭＰ処理を行い、第１配線ライン１０８ａと下部電極１０８ｂを同時に形成する。
【０００７】
次に、図４（Ｃ）に示すように、第１配線ライン１０８ａと下部電極１０８ｂを含めた第２層間絶縁膜１０６上に第３層間絶縁膜１１０を形成し、その上に第２エッチストッパ膜１１２と第４層間絶縁膜１１４を順次形成した後、配線ライン形成部とキャパシタ形成部を限定する感光膜パターン（図示されず）をマスクとして第２エッチストッパ膜１１２の表面が露出されるまで第４層間絶縁膜１１４を選択エッチングする。
【０００８】
その後、図５（Ａ）に示すように、下部電極１０８ｂの表面が所定部分露出されるように第２エッチストッパ膜１１２と第３層間絶縁膜１１０を順次エッチングして第１ビアホールｈ２を形成し、ＣＶＤ法を用いて誘電体膜１１６を形成する。
【０００９】
続いて、第１配線ライン１０８ａの表面が所定部分露出されるように誘電体膜１１６、第２エッチストッパ膜１１２、及び第３層間絶縁膜１１０を順次選択エッチングして第２ビアホールｈ３を形成する。
【００１０】
最後に、図５（Ｂ）に示すように、第１及び第２ビアホールｈ２，ｈ３が充分に埋め込まれるように第２導電性膜を形成し、誘電体膜１１６の表面が露出されるまでＣＭＰ法を用いて第２配線ライン１１８ａと上部電極１１８ｂを同時に形成することにより、配線層中にＭＩＭ構造のキャパシタを有する半導体装置が完成する。
【００１１】
【発明が解決しようとする課題】
しかしながら従来方法では、キャパシタンス構造と配線構造を別々の工程で形成するために、其々に適した別のリソグラフィ工程及びそのレチクルマスクが必要となる。
【００１２】
またキャパシタンス構造形成後、ＣＭＰ工程により絶縁膜の平坦化を行う場合において、配線よりも幅の大きいキャパシタンス構造部分の大きな段差を緩和しなくてはならないため、層間膜の堆積膜厚及び研磨時間が増加する。
【００１３】
そこで本発明は、キャパシタンス構造及び配線構造の形成を同じ工程で同時に行うことにより、キャパシタンス構造と配線構造が同一層に存在する、半導体装置およびその製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記課題を解決するために、本発明では、層間キャパシタンス構造及び配線構造が同一層に存在する配線構造において、層間キャパシタンス構造形成領域が配線構造形成領域と比較して十分大きい場合に、層間キャパシタンス構造及び配線構造の形成工程において、異方性スパッタリングにより配線構造における微細なホール内表面上以外の膜上に、膜を形成する工程を含むことを特徴とする、半導体装置の製造方法を提供する。
【００１５】
その結果、配線形成工程中においてキャパシタンス構造と配線構造とを同時に形成し、従来キャパシタンス構造を形成する際のリソグラフィ工程及びエッチング工程を省略することが出来る。
【００１６】
【発明の実施の形態】
本発明の実施形態について、以下図面を参照しながら説明する。
【００１７】
（実施形態１）
本発明の実施形態１について、図面を参照しながら説明する。
【００１８】
まず、図１（ａ）に示すように、下層のＣｕ配線２００上に保護膜としてＳｉＮ膜２０１をプラズマＣＶＤ法により成膜する。このＳｉＮ膜２０１は、Ｃｕ配線２００の酸化を防止する働きがある。
【００１９】
次に、低誘電率の第１絶縁膜２０２及び低誘電率の第２絶縁膜２０３を順に堆積し、低誘電率の第２絶縁膜２０３上にレジストを用いて接続孔２０４及び配線溝２０５のパターンを形成し、第１絶縁膜２０２及び第２絶縁膜２０３をエッチング除去する。このとき面積の広いキャパシタンス構造領域２０６も同一マスクを用いて形成する。
【００２０】
ここで、配線溝２０５及び接続孔２０４の幅は０．４μｍ以下で、アスペクト比は２以上となる層間膜の膜厚であり、キャパシタンス領域２０６の幅は０．５μｍ以上である。
【００２１】
その後、図１（ｂ）に示すように、例えばＲＦスパッタリングにより、配線構造における微細なホールである接続孔２０４内表面上以外の膜上に、犠牲膜２０７を堆積する。つまり、接続孔２０４内には、犠牲膜２０７は形成されていない。このように、接続孔２０４の内側に成膜できないのは、キャパシタンス構造領域２０６と配線領域２０５のように大きくサイズが異なるものに対して、スパッタリング法を用いて成膜を行っているためである。この工程が本実施形態の特徴であり、この点については後で詳述する。なお、このときＲＦスパッタリング時の圧力は０．１Ｐａ以上が望ましい。
【００２２】
続いて、図１（ｃ）に示すように、接続孔２０４の底部にあるＳｉＮ膜２０１をドライエッチングにより除去する。このとき犠牲膜２０７も同時に除去され、上面にＳｉＮ膜２０１が堆積されたキャパシタンス領域２０６と、ＳｉＮ膜２０１が除去されＣｕ配線２００が露出した接続孔２０４が形成される。
【００２３】
次に、図１（ｄ）に示すように、第１絶縁膜２０２、第２絶縁膜２０３、接続孔２０４、配線溝２０５、及びキャパシタンス領域２０６上に均一に、ＴａＮ膜２０８を堆積する。このＴａＮ膜２０８は、配線のバリアメタルとなる。
【００２４】
その後、図１（ｅ）に示すように、キャパシタンス領域２０６、接続孔２０４、及び配線溝２０５を完全に埋め込むように、電界メッキ法によりＣｕ膜２０９をＴａＮ膜２０８上全面に堆積する。
【００２５】
続いて、図１（ｆ）に示すように、ＣＭＰ法により、配線溝２０５及びキャパシタンス領域２０６よりはみ出したＣｕ膜２０９及びその下にあるＴａＮ膜２０８を順に除去し、第２絶縁膜２０３表面が露出するように膜表面を平坦化する。
【００２６】
その結果、キャパシタンス領域２０６、接続孔２０４、及び配線溝２０５はＣｕ膜２０９で完全に埋め込まれ、下層配線２００がキャパシタンス構造の下部電極となる領域と、上層配線２０９がキャパシタンス構造の上部電極となる領域とを有する半導体装置、つまり同一層内にキャパシタンス領域と配線領域を有する半導体装置を得ることが出来る。なお同一層とは、キャパシタンス領域２０６と配線領域２０５が、同じ絶縁膜層中に存在していることを意味する。
【００２７】
ここで、本実施形態の特徴である、犠牲層２０７の堆積について説明する。
【００２８】
図１（ｂ）において、犠牲膜２０７であるＳｉＯ_２膜は、ＲＦスパッタリングによって成膜される。ＲＦスパッタリングでは、通常のスパッタリングと異なり電圧が十分かけられていないため、粒子は垂直に飛散せず、ランダムな方向に飛散する。
【００２９】
よって、ＲＦスパッタリングによると、幅の大きなキャパシタンス領域２０６には粒子が均一に付着して成膜が可能であるが、ランダム方向から来る粒子はホールの淵に衝突するなどして、幅の小さな接続孔２０４領域には粒子が入り込めず、成膜出来ない。具体的には、ホールの幅寸法が０．４μｍ以下でアスペクト比２以上になると、ＲＦスパッタリングによる成膜は大変困難である。また、真空度が高くなると粒子が垂直方向へ飛散しやすくなるため、装置内の圧力は、０．１Ｐａ以上が望ましい。
【００３０】
そこで、この現象を利用して、接続孔２０４以外の領域に犠牲層２０７を堆積する。
【００３１】
本実施形態において、半導体装置の高性能化に伴い、キャパシタンスの容量は大きく、逆に配線は微細なものが求められているため、キャパシタンス領域２０６は０．５μｍ以上、配線領域は０．４μｍ以下で設計されている。よって、ＲＦスパッタリングにより一工程で、接続孔２０４以外の膜表面、つまり接続孔２０４の内部側面及び底部には形成されず、キャパシタンス領域２０６及び第２絶縁膜２０３表面上に均一に犠牲層２０７を堆積することが出来る。
【００３２】
その結果、図１（ｃ）に示すように、この後の工程において、犠牲層２０７はキャパシタンス領域２０６のＳｉＮ膜２０１の保護膜として働くため、特にリソグラフィ及びエッチング等の工程を追加する必要なく、通常の全面エッチングによって、接続孔２０４底部のＳｉＮ膜２０１のみを除去することが出来る。
【００３３】
以上より、本実施形態では、キャパシタンス領域２０６と配線領域２０５が同一層にある場合において、ＲＦスパッタリングを用いることにより、従来キャパシタンス構造を形成する際のリソグラフィ及びエッチング工程を省略することが出来る。また更に、キャパシタンス領域２０６は大きく、配線領域２０５は微細に形成することが出来るため、大容量のキャパシタンス構造を得ることが出来る。
【００３４】
なお、ここではＲＦスパッタリングを用いたが、粒子をランダムに飛散させ成膜する方法であれば、別の方法でもよい。
【００３５】
（実施形態２）
本発明の実施形態２について、図面を参照しながら説明する。
【００３６】
まず、図２（ａ）に示すように、下層のＣｕ配線３００上に保護膜としてＴａＮ膜３０２をスパッタリング法で成膜する。
【００３７】
次に、図２（ｂ）に示すように、ＣＭＰ法によりＣｕ配線３００以外の絶縁膜、つまり第１絶縁膜３０１表面上に位置するＴａＮ膜３０２を除去し、銅配線３００をＴａＮ膜３０２で全面保護した配線を形成する。
【００３８】
その後、図２（ｃ）に示すように、低誘電率の第２絶縁膜３０３、低誘電率の第３絶縁膜３０４を順に堆積し、低誘電率の第３絶縁膜３０４上にレジストを用いて接続孔３０５及び配線溝３０６のパターンを形成し、低誘電率の第２絶縁膜３０３、低誘電率の第３絶縁膜３０４をエッチング除去する。また、面積の広いキャパシタンス領域３０７も同一マスクを用いて同時に形成する。このとき、配線及び接続孔の幅は０．４μｍ以下で、アスペクト比は２以上であり、キャパシタンス領域３０７の幅は０．５μｍ以上であることが望ましい。
【００３９】
続いて、図２（ｄ）に示すように、第２絶縁膜３０３、第３絶縁膜３０４、接続孔３０５、配線溝３０６、及びキャパシタンス領域３０７上全面に、ＴａＮ膜３０８を均一に堆積する。ＴａＮ膜３０８は、配線領域３０６においてはバリアメタルとなる。
【００４０】
その後、接続孔３０５底部以外の膜表面に、キャパシタンス材料膜３０９を酸素と金属の反応性スパッタリング法により成膜する。キャパシタンス材料膜３０９には、例えば、Ａｌ_２Ｏ_３、若しくはＴａ_２Ｏ_５などを用いる。
【００４１】
このように、接続孔３０５の内部に成膜できないのは、キャパシタンス構造領域３０７と配線領域３０６のように大きくサイズが異なるものに対して、スパッタリング法を用いて成膜を行っているためである。この工程が本実施形態の特徴であり、この点については後で詳述する。なお、この反応性スパッタリング法を用いた成膜時の圧力は、０．１Ｐａ以上が望ましい。
【００４２】
続いて、図２（ｅ）に示すように、キャパシタンス材料膜３０９及びキャパシタンス材料膜３０９の堆積されていない接続孔３０５表面上全体に、ＴａＮ膜３１０を堆積する。ここでも配線部分では、ＴａＮ膜３１０はバリアメタルとなる。
【００４３】
次に、図２（ｆ）に示すように、キャパシタンス領域３０７及び配線溝３０６が完全に埋め込まれるように、ＴａＮ膜３１０上全面に、電界メッキ法によりＣｕ膜３１１を堆積する。
【００４４】
その後、図２（ｇ）に示すように、ＣＭＰ法を用いて、キャパシタンス領域３０７及び配線領域３０６からはみ出したＣｕ膜３１１、ＴａＮ膜３０８，３１０及びキャパシタンス材料膜３０９を除去して、第３絶縁膜３０４が露出するよう膜表面を平坦化する。
【００４５】
その結果、キャパシタンス領域３０７、接続孔３０５、及び配線溝３０６はＣｕ膜３１１で完全に埋め込まれ、下層配線３００がキャパシタンス構造の下部電極となる領域３０６と、上層配線３０９がキャパシタンス構造の上部電極となる領域３０７とを有する半導体装置、つまり同一層内にキャパシタンス領域３０７と配線領域３０６を有する半導体装置を得ることが出来る。なお同一層とは、キャパシタンス領域３０７と配線領域３０６が、同じ絶縁膜層中に存在していることを意味する。
【００４６】
ここで、本実施形態の特徴である、キャパシタンス材料膜３０９の堆積について説明する。
【００４７】
図２（ｄ）において、キャパシタンス材料膜３０９は、酸素と金属の反応性スパッタリング法によって成膜される。これは、実施形態１のＲＦスパッタリング法と同様に、通常のスパッタリングと異なり電圧が十分かけられていないため、粒子は垂直に飛散せず、ランダムな方向に飛散する。
【００４８】
よって、酸素と金属の反応性スパッタリング法においても、幅の大きなキャパシタンス領域３０７には粒子が均一に付着して成膜が可能であるが、ランダム方向から来る粒子は、幅の小さな接続孔３０５領域には粒子が入り込めず、成膜出来ない。具体的には、ホールの幅寸法が０．４μｍ以下でアスペクト比２以上になると、酸素と金属の反応性スパッタリング法による成膜は大変困難である。また、真空度が高くなると粒子が垂直方向へ飛散しやすくなるため、装置内の圧力は、０．１Ｐａ以上が望ましい。
【００４９】
よって、本実施形態においても、この現象を利用して、接続孔３０５以外の領域にキャパシタンス材料膜３０９を堆積する。
【００５０】
本実施形態において、半導体装置の高性能化に伴い、キャパシタンスの容量は大きく、逆に配線は微細なものが求められているため、キャパシタンス領域３０７は０．５μｍ以上、配線領域３０６は０．４μｍ以下で設計されている。よって、酸素と金属の反応性スパッタリング法により一工程で、接続孔３０５内には堆積せず、接続孔３０５以外の膜表面に均一にキャパシタンス材料膜３０９を堆積することが出来る。
【００５１】
その結果、図２（ｄ）に示すように、キャパシタンス材料膜３０９を堆積する必要のない部分を除き、必要な部分にキャパシタンス材料膜３０９を形成することが出来る。
【００５２】
以上より、本実施形態では、キャパシタンス領域と配線領域が同一層にある場合において、酸素と金属の反応性スパッタリング法を用いることにより、従来キャパシタンス構造を形成する際のリソグラフィ及びエッチング工程を省略し、かつ大容量のキャパシタンス構造を形成することが出来る。
【００５３】
なお、ここでは酸素と金属の反応性スパッタリング法を用いたが、粒子をランダムに飛散させ成膜する方法であれば、別の方法でもよい。
【００５４】
（実施形態３）
本発明の実施形態３について、図面を参照しながら説明する。
【００５５】
まず、図３（ａ）に示すように、下層の第１導電膜４００上に、低誘電率の第１絶縁膜４０１及び低誘電率の第２絶縁膜４０２を順に堆積し、低誘電率の第２絶縁膜４０２上にレジストを用いて接続孔４０３及び配線溝４０４のパターンを形成し、第１絶縁膜４０１及び第２絶縁膜４０２をエッチング除去する。このとき面積の広いキャパシタンス構造領域４０５も同一マスクを用いて形成しておく。
【００５６】
ここで、配線溝４０４及び接続孔４０３の幅は０．４μｍ以下で、アスペクト比は２以上となる層間膜の膜厚であり、キャパシタンス領域４０５の幅は０．５μｍ以上である。
【００５７】
その後、図３（ｂ）に示すように、例えばＲＦスパッタリングにより、配線構造における微細なホールである接続孔４０３内表面上以外の膜上に、第３絶縁膜４０６を堆積する。つまり、接続孔４０３内には、第３絶縁膜４０６は形成されていない。このように、接続孔４０３以外の部分にのみ成膜できるのは、キャパシタンス構造領域４０５と配線領域４０４のように大きくサイズが異なるものに対して、スパッタリング法を用いて成膜を行っているためである。この工程が本実施形態の特徴であり、この点については後で詳述する。なお、このときＲＦスパッタリング時の圧力は０．１Ｐａ以上が望ましい。
【００５８】
続いて、図３（ｃ）に示すように、キャパシタンス領域４０５、接続孔４０３、及び配線溝４０４を完全に埋め込むように、第２導電膜４０７を第３絶縁膜４０６上全面に堆積する。
【００５９】
最後に、図３（ｄ）に示すように、ＣＭＰ法により、配線溝４０４及びキャパシタンス領域４０５よりはみ出したＣｕ膜４０７及びその下にある第３絶縁膜４０６を順に除去し、第２絶縁膜４０２表面が露出するように膜表面を平坦化する。
【００６０】
その結果、キャパシタンス領域４０５、接続孔４０３、及び配線溝４０４は第２導電膜４０７で完全に埋め込まれ、下層配線４００がキャパシタンス構造の下部電極となる領域４０４と、上層配線４０４がキャパシタンス構造の上部電極となる領域４０５とを有する半導体装置、つまり同一層内にキャパシタンス領域４０５と配線領域４０４を有する半導体装置を得ることが出来る。なお同一層とは、キャパシタンス領域４０５と配線領域４０４が、同じ絶縁膜層中に存在していることを意味する。
【００６１】
ここで、本実施形態の特徴である、第３絶縁膜４０６の堆積について説明する。
【００６２】
図３（ｂ）において、第３絶縁膜４０６は、ＲＦスパッタリングによって成膜される。ＲＦスパッタリングでは、通常のスパッタリングと異なり電圧が十分かけられていないため、粒子は垂直に飛散せず、ランダムな方向に飛散する。
【００６３】
よって、ＲＦスパッタリングによると、幅の広いキャパシタンス領域４０５には粒子が均一に付着して成膜が可能であるが、ランダム方向から来る粒子はホールの淵に衝突するなどして、幅の小さな接続孔４０３領域には粒子が入り込めず、成膜出来ない。具体的には、ホールの幅寸法が０．４μｍ以下でアスペクト比２以上になると、ＲＦスパッタリングによる成膜は大変困難である。また、真空度が高くなると粒子が垂直方向へ飛散しやすくなるため、スパッタ装置内の圧力は、０．１Ｐａ以上が望ましい。
【００６４】
よって、本実施形態においても、この現象を利用して、接続孔４０３の内部には第３絶縁膜４０６を堆積させず、接続孔４０３以外の領域に第３絶縁膜４０６を堆積する。
【００６５】
本実施形態において、半導体装置の高性能化に伴い、キャパシタンスの容量は大きく、逆に配線は微細なものが求められているため、キャパシタンス領域４０５は０．５μｍ以上、配線領域４０４は０．４μｍ以下で設計されている。よって、ＲＦスパッタリングにより一工程で、接続孔４０３以外の膜表面、つまり接続孔４０３の内部には形成されず、キャパシタンス領域４０５及び第２絶縁膜４０２表面上に均一に第３絶縁膜４０６を堆積することが出来る。
【００６６】
その結果、図３（ｂ）に示すように、特にキャパシタンス領域４０５を形成するためのリソグラフィ及びエッチング等の工程を追加する必要なく、第３絶縁膜、つまりキャパシタンス用容量絶縁膜を不要な部分を除いて堆積することが出来る。
【００６７】
【発明の効果】
本発明によると、大きなキャパシタンス容量が必要となり、広い面積のキャパシタンス構造が必要となる反面、配線の高集積化に伴い微細な配線が必要となった場合においても、例えばＲＦスパッタリング法等を活用することにより、広い面積部分には膜を堆積し、微細な部分には不要な膜を堆積しない、選択的な膜の堆積が可能となる。
【００６８】
その結果、キャパシタンス領域形成用の工程を増やすことなく、同一層内にキャパシタンス領域と配線領域を同時に形成することが出来、かつ製造工程の削減も可能となり、製造コストを低減出来る。
【図面の簡単な説明】
【図１】実施形態１の工程断面図
【図２】実施形態２の工程断面図
【図３】実施形態３の工程断面図
【図４】従来方法の工程断面図
【図５】従来方法の工程断面図
【符号の説明】
２００　Ｃｕ配線
２０１　ＳｉＮ膜
２０２　第１絶縁膜
２０３　第２絶縁膜
２０４　接続孔
２０５　配線溝
２０６　キャパシタンス領域
２０７　犠牲膜ＳｉＯ_２
２０８　ＴａＮ膜
２０９　Ｃｕ膜
３００　Ｃｕ配線
３０１　第１絶縁膜
３０２　ＴａＮ膜
３０３　第２絶縁膜
３０４　第３絶縁膜
３０５　接続孔
３０６　配線溝
３０７　キャパシタンス領域
３０８　ＴａＮ膜
３０９　Ａｌ_２Ｏ_３、又はＴａ_２Ｏ_５
３１０　ＴａＮ膜
３１１　Ｃｕ膜
４００　第１導電膜
４０１　第１絶縁膜
４０２　第２絶縁膜
４０３　接続孔
４０４　配線溝
４０５　キャパシタンス領域
４０６　第３絶縁膜
４０７　第２導電膜

Claims

下層配線がキャパシタンス構造の下部電極となる領域と、上層配線がキャパシタンス構造の上部電極となる領域と、を有する半導体装置において、
配線領域の開口部には堆積されず、前記キャパシタンス領域には堆積するように絶縁膜を堆積する工程を備えることを特徴とする、半導体装置の製造方法。
半導体基板上に、キャパシタンス下部電極と下層配線を形成する工程と、
前記キャパシタンス下部電極と前記下層配線上に第１の絶縁膜を堆積する工程と、
前記絶縁膜中に、キャパシタンス領域及び下層配線領域を形成するための開口部を形成する工程と、
前記開口部において、前記配線領域の開口部には堆積されず、前記キャパシタンス領域には堆積するように第２の絶縁膜を堆積する工程と、
前記キャパシタンス領域上の第２の絶縁膜上に、キャパシタンス上部電極を、前記配線領域の開口部上に上層配線、又はプラグを形成する工程と、を備えた半導体装置の製造方法。
前記キャパシタンス構造が、前記配線構造と同一工程で同時に形成されることを特徴とする、請求項１又は２記載の半導体装置の製造方法。
前記異方性スパッタリング、若しくは前記第２の絶縁膜を堆積する際に、装置内圧力０．１Ｐａ以上であるスパッタリング方法を用いる、請求項１又は２記載の半導体装置の製造方法。
前記異方性スパッタリング、若しくは前記第２の絶縁膜を堆積する際に、ＲＦスパッタリング、または酸素と金属の反応性スパッタリング法を用いる、請求項１又は２記載の半導体装置の製造方法。
前記配線構造の接続孔の幅、若しくは前記配線領域の開口部の幅が、０．４μｍ以下であり、前記配線領域のアスペクト比が２以上となる配線構造を有することを特徴とする、請求項１又は２記載の半導体装置。
前記第２の絶縁膜は、犠牲膜であることを特徴とする、請求項２記載の半導体装置の製造方法。
前記犠牲膜の成膜には、ＲＦスパッタリングを用いる、請求項７記載の半導体装置の製造方法。
前記第２の絶縁膜は、容量絶縁膜であることを特徴とする、請求項２記載の半導体装置の製造方法。
前記第２の絶縁膜の成膜には、酸素と金属の反応性スパッタリング法を用いる、請求項９記載の半導体装置の製造方法。
下層配線と上層配線と前記下層配線と前記上層配線とを接続するビアメタルとを有する配線構造と、
下部電極と上部電極と前記下部電極と前記上部電極との間に形成された容量絶縁膜とを有するキャパシタンス構造とを備えた半導体装置であって、
前記下層配線と前記下部電極とは同一配線層である、半導体装置。
前記配線構造の上層配線とビアメタルとはデュアルダマシン構造であり、
前記キャパシタンス構造の前記上部電極とは同一配線層である、請求項１１記載の半導体装置。