JP2016046428A - 半導体装置およびその製造方法 - Google Patents
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Abstract
Description
<半導体装置の構造について>
本実施の形態の半導体装置を図面を参照して説明する。本実施の形態の半導体装置は、容量素子を有する半導体装置である。
図4〜図22は、本実施の形態の半導体装置の製造工程中の要部断面図である。
本発明者は、半導体基板上に複数の配線層を有する配線構造(多層配線構造)を形成する場合に、この配線構造内にMIM型の容量素子を形成する技術について検討した。
本実施の形態の半導体装置は、半導体基板(SB)と、半導体基板(SB)上に形成されかつ複数の配線層を含む配線構造と、この配線構造に形成された容量素子CPとを有する半導体装置である。
図23は、本実施の形態2の半導体装置の要部断面図であり、図24〜図27は、本実施の形態2の半導体装置の要部平面図である。
B1,B2,B3 バリア絶縁膜
B1a,B2a,B3a 薄膜部
B1b,B2b,B3b 厚膜部
BR1,BR2,BR3,BR4 バリア導体膜
CB1 絶縁膜
CP 容量素子
CT コンタクトホール
DE1,DE2,DE3,DE4 電極
EX1 n-型半導体領域
EX2 p-型半導体領域
GE1,GE2 ゲート電極
GF ゲート絶縁膜
HD1 絶縁膜
IL1,IL2,IL3,IL4 層間絶縁膜
M1,M2,M2a,M2b,M3,M3a,M3b,M4,M4a 配線
MC1,MC2,MC3,MC4 主導体膜
NW n型ウエル
OP1,OP2,OP3,OP4 開口部
PG プラグ
PR1,PR2,PR3 フォトレジストパターン
PR2a,PR2b 開口部
PW p型ウエル
Qn,Qp MISFET
SB 半導体基板
SD1 n+型半導体領域
SD2 p+型半導体領域
SL 金属シリサイド層
SO 層間絶縁膜
ST 素子分離領域
SW サイドウォールスペーサ
T1,T2,T3,T4,T5,T6,T7 厚み
TR1,TR2,TR2a,TR3,TR3a,TR4,TR4a 配線溝
VH2,VH3,VH4 ビアホール
Claims (20)
- 半導体基板と、前記半導体基板上に形成されかつ複数の配線層を含む配線構造と、前記配線構造に形成された容量素子と、を有する半導体装置であって、
前記配線構造は、第1層間絶縁膜と、前記第1層間絶縁膜に埋め込まれた第1配線および前記容量素子用の第1電極と、前記第1層間絶縁膜上に前記第1配線および前記第1電極を覆うように形成されたバリア絶縁膜と、前記バリア絶縁膜上に形成された第2層間絶縁膜と、前記第2層間絶縁膜に埋め込まれた第2配線および前記容量素子用の第2電極と、を含み、
前記第2配線の下面は、前記第2層間絶縁膜の厚みの途中に位置し、
前記第2電極の下面は、前記バリア絶縁膜に接しており、
前記第1電極と前記第2電極との間に介在する部分の前記バリア絶縁膜は、前記容量素子の容量絶縁膜として機能し、かつ、前記第1配線を覆う部分の前記バリア絶縁膜よりも厚い、半導体装置。 - 請求項1記載の半導体装置において、
前記第1配線と前記第2配線は、いずれも銅を主体とするダマシン配線である、半導体装置。 - 請求項2記載の半導体装置において、
前記バリア絶縁膜の誘電率は、前記第2層間絶縁膜の誘電率よりも高い、半導体装置。 - 請求項1記載の半導体装置において、
前記バリア絶縁膜は、窒化シリコン膜、炭化シリコン膜または炭窒化シリコン膜からなる、半導体装置。 - 請求項3記載の半導体装置において、
前記第2層間絶縁膜は、酸化シリコン膜または低誘電率絶縁膜である、半導体装置。 - 請求項1記載の半導体装置において、
前記第1電極は、前記第1配線と同工程で形成され、
前記第2電極は、前記第2配線と同工程で形成されている、半導体装置。 - 請求項1記載の半導体装置において、
前記第2配線は、デュアルダマシン配線である、半導体装置。 - 請求項1記載の半導体装置において、
前記バリア絶縁膜は、薄膜部と前記薄膜部よりも厚い厚膜部とを有し、
前記第1電極と前記第2電極との間には、前記バリア絶縁膜の前記厚膜部が介在し、
前記第1配線上には、前記バリア絶縁膜の前記薄膜部が形成されている、半導体装置。 - 請求項8記載の半導体装置において、
前記第2層間絶縁膜に埋め込まれ、かつ前記第1電極に電気的に接続された第3配線を更に有し、
前記第1電極の一部上に、前記バリア絶縁膜の前記薄膜部が形成されており、
前記第3配線のビア部は、前記第1電極上に形成された前記バリア絶縁膜の前記薄膜部を貫通して、前記第1電極に接続されている、半導体装置。 - (a)半導体基板の上方に、第1配線と容量素子用の第1電極とが埋め込まれた第1層間絶縁膜を形成する工程、
(b)前記第1層間絶縁膜上に、前記第1配線および前記第1電極を覆うように、薄膜部と前記薄膜部よりも厚い厚膜部とを有するバリア絶縁膜を形成する工程、
(c)前記バリア絶縁膜上に第2層間絶縁膜を形成する工程、
(d)前記第2層間絶縁膜に、前記バリア絶縁膜を露出する開口部および孔部を形成する工程、
(e)前記第2層間絶縁膜に溝部を形成する工程、
(f)前記孔部の底部の前記バリア絶縁膜を除去して、前記孔部から前記第1配線の一部を露出させる工程、
(g)前記開口部内に前記容量素子用の第2電極を形成し、前記溝部および前記孔部内に第2配線を形成する工程、
を有し、
前記(b)工程では、前記第1配線は前記バリア絶縁膜の前記薄膜部で覆われ、前記第1電極の少なくとも一部は前記バリア絶縁膜の前記厚膜部で覆われ、
前記(d)工程では、前記開口部の底部で前記バリア絶縁膜の前記厚膜部が露出され、前記孔部の底部で前記バリア絶縁膜の前記薄膜部が露出され、
前記溝部は、前記孔部を平面視で内包し、かつ底部が前記第2層間絶縁膜の厚みの途中に位置し、
前記第1電極と前記第2電極との間には、前記バリア絶縁膜の前記厚膜部が介在し、
前記第1電極と前記第2電極との間に介在する部分の前記バリア絶縁膜は、前記容量素子の容量絶縁膜として機能する、半導体装置の製造方法。 - 請求項10記載の半導体装置の製造方法において、
前記第1電極と前記第2電極との間に介在する部分の前記バリア絶縁膜の厚みは、前記第1配線を覆う部分の前記バリア絶縁膜の厚みよりも厚い、半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法において、
前記(b)工程は、
(b1)前記第1層間絶縁膜上に、前記第1配線および前記第1電極を覆うように、前記バリア絶縁膜用の絶縁膜を形成する工程、
(b2)前記絶縁膜を部分的に薄くすることにより、前記薄膜部と前記厚膜部とを有する前記バリア絶縁膜を形成する工程、
を含む、半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法において、
前記(b)工程は、
(b3)前記第1層間絶縁膜上に、前記第1配線および前記第1電極を覆うように、前記バリア絶縁膜用の絶縁膜を形成する工程、
(b4)前記絶縁膜上にマスク層を形成する工程、
(b5)前記マスク層をエッチングマスクとして用いて前記絶縁膜をエッチングして、前記マスク層から露出する部分の前記絶縁膜の厚みを薄くすることにより、前記薄膜部と前記厚膜部とを有する前記バリア絶縁膜を形成する工程、
を含み、
前記(b4)工程で形成された前記マスク層は、前記絶縁膜のうち、前記厚膜部を形成する予定の領域を覆い、かつ前記薄膜部を形成する予定の領域を露出する、半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法において、
前記(f)工程では、前記孔部の底部で前記バリア絶縁膜の前記薄膜部を除去して前記薄膜部を貫通させ、前記開口部の底部では前記バリア絶縁膜の前記厚膜部の厚みが薄くなるが、前記厚膜部を貫通しない、半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法において、
前記(g)工程は、
(g1)前記開口部内と、前記孔部および前記溝部内とを埋めるように、銅を主成分とする導電膜を形成する工程、
(g2)前記開口部内と、前記孔部および前記溝部内とに前記導電膜を残し、それ以外の前記導電膜を除去することにより、前記開口部内に前記第2電極を形成し、前記孔部および前記溝部内に前記第2配線を形成する工程、
を有する、半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法において、
前記第1配線は、銅を主体とするダマシン配線である、半導体装置の製造方法。 - 請求項16記載の半導体装置の製造方法において、
前記第1電極は、前記第1配線と同工程で形成される、半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法において、
前記バリア絶縁膜は、窒化シリコン膜、炭化シリコン膜または炭窒化シリコン膜からなる、半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法において、
前記第2層間絶縁膜は、酸化シリコン膜または低誘電率絶縁膜である、半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法において、
前記バリア絶縁膜の誘電率は、前記第2層間絶縁膜の誘電率よりも高い、半導体装置の製造方法。
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