JP7462537B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、例えば、抵抗素子を有する半導体装置に適用して有効な技術に関する。
半導体装置を製造するには、半導体基板に素子分離領域を形成し、素子分離領域で規定された半導体基板の活性領域にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）や抵抗素子などの半導体素子を形成し、半導体基板上に多層配線構造を形成する。また、半導体基板としてＳＯＩ基板を用いる技術がある。
特開２００７－２４２６６０号公報（特許文献１）および特開平９－２１９４９３号公報（特許文献２）には、抵抗素子を有する半導体装置に関する技術が記載されている。
特開２００７－２４２６６０号公報 特開平９－２１９４９３号公報
ＳＯＩ基板に形成された抵抗素子を有する半導体装置において、信頼性を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、基板と、前記基板の第１領域に形成された抵抗素子と、前記基板の第２領域に形成されたＭＩＳＦＥＴと、を備える。前記基板は、支持基板、前記支持基板上の絶縁層、および前記絶縁層上の半導体層を有する。前記抵抗素子は、前記第１領域に位置する前記半導体層と、前記第１領域に位置する前記半導体層上に互いに離間して形成された第１および第２半導体部とからなる。前記第１領域に位置する前記半導体層は、その上に前記第１半導体部が形成された第１接続部と、その上に前記第２半導体部が形成された第２接続部と、前記第１接続部と前記第２接続部の間に位置し、その上に前記エピタキシャル半導体層が形成されていない素子部と、を有する。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
一実施の形態の半導体装置の要部平面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置に含まれる回路例を示す回路図である。 一実施の形態の半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 図１６に続く半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 図１８に続く半導体装置の製造工程中の要部断面図である。 図１９に続く半導体装置の製造工程中の要部断面図である。 図２０に続く半導体装置の製造工程中の要部断面図である。 図２１に続く半導体装置の製造工程中の要部断面図である。 図２２に続く半導体装置の製造工程中の要部断面図である。 図２３に続く半導体装置の製造工程中の要部断面図である。 図２４に続く半導体装置の製造工程中の要部断面図である。 検討例の半導体装置の要部断面図である。 第１変形例の半導体装置の要部断面図である。 第２変形例の半導体装置の要部断面図である。 第３変形例の半導体装置の要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態）
＜半導体装置の構造について＞
本実施の形態の半導体装置について、図面を参照して説明する。図１は、本実施の形態の半導体装置の要部平面図であり、図２～図６は、本実施の形態の半導体装置の要部断面図である。図１のＡ－Ａ線の断面図が、図２にほぼ対応し、図１のＢ－Ｂ線の断面図が、図３にほぼ対応し、図１のＣ－Ｃ線の断面図が、図４にほぼ対応し、図１のＤ－Ｄ線の断面図が、図５にほぼ対応している。図１～図５は、抵抗素子３が形成された抵抗素子形成領域１Ｂの平面図および断面図に対応し、図６は、ＭＩＳＦＥＴ２が形成されたＭＩＳＦＥＴ形成領域１Ａの断面図に対応している。また、図１に示されるＸ方向およびＹ方向は、ＳＯＩ基板１の主面に略平行な方向であり、Ｘ方向とＹ方向とは互いに直交している。
図１～図６に示される本実施の形態の半導体装置は、ＳＯＩ（ＳＯＩ：Silicon On Insulator）基板１を用いた半導体装置である。
図２～図６に示すように、ＳＯＩ基板１は、支持基板としての半導体基板（支持基板）ＳＢと、半導体基板ＳＢの主面上に形成された絶縁層（埋め込み絶縁膜）ＢＸと、絶縁層ＢＸの上面上に形成された半導体層ＳＭと、を有している。半導体基板ＳＢは、絶縁層ＢＸと絶縁層ＢＸよりも上の構造とを支持する支持基板であるが、半導体基板でもある。
半導体基板ＳＢは、好ましくは単結晶シリコン基板であり、例えばｐ型の単結晶シリコンからなる。例えば、１Ω～１０Ωｃｍ程度の比抵抗を有する単結晶シリコンにより、半導体基板ＳＢを形成することができる。半導体基板ＳＢの厚みは、例えば７００μｍ～７５０μｍ程度とすることができる。絶縁層ＢＸは、好ましくは酸化シリコン膜であり、絶縁層ＢＸの厚さは、例えば１０ｎｍ～２０ｎｍ程度とすることができる。絶縁層ＢＸが酸化シリコン膜の場合、絶縁層ＢＸは、埋め込み酸化膜、すなわちＢＯＸ（Buried Oxide）層とみなすこともできる。半導体層ＳＭは、単結晶シリコンなどからなる。例えば、１Ω～１０Ωｃｍ程度の比抵抗を有する単結晶シリコンにより、半導体層ＳＭを形成することができる。半導体層ＳＭは、ＳＯＩ層とみなすこともできる。支持基板である半導体基板ＳＢの厚さに比べて半導体層ＳＭの厚さは薄く、半導体層ＳＭの厚さは、例えば１５ｎｍ～２５ｎｍ程度とすることができる。これら半導体基板ＳＢ、絶縁層ＢＸおよび半導体層ＳＭにより、ＳＯＩ基板１が形成されている。
図２～図６に示すように、ＳＯＩ基板１には、素子分離領域（素子分離構造）ＳＴが形成されている。この素子分離領域ＳＴは、素子分離溝（素子分離用の溝）に埋め込まれた絶縁膜（例えば酸化シリコン膜）により形成されている。素子分離溝およびそれを埋めている素子分離領域ＳＴは、半導体層ＳＭおよび絶縁層ＢＸを貫通して、その底部が半導体基板ＳＢの厚みの途中に達している。すなわち、半導体層ＳＭ、絶縁層ＢＸおよび半導体基板ＳＢにかけて形成された素子分離溝に、素子分離領域ＳＴが埋め込まれた状態となっている。
本実施の形態のＳＯＩ基板１は、ＭＩＳＦＥＴが形成される領域であるＭＩＳＦＥＴ形成領域１Ａと、抵抗素子が形成される領域である抵抗素子形成領域１Ｂとを有している。ＭＩＳＦＥＴ形成領域１Ａと抵抗素子形成領域１Ｂとは、同一のＳＯＩ基板１の主面における互いに異なる平面領域に対応している。ＭＩＳＦＥＴ形成領域１Ａと抵抗素子形成領域１Ｂとは、それぞれ、素子分離領域ＳＴで区画されており、例えば図１に示すように、それぞれ素子分離領域ＳＴで周囲を囲まれている。従って、ＭＩＳＦＥＴ形成領域１Ａと抵抗素子形成領域１Ｂとは、それぞれ、素子分離領域ＳＴで囲まれた活性領域とみなすことができる。
ＭＩＳＦＥＴ形成領域１Ａの半導体層ＳＭに、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）２が形成されている。また、抵抗素子形成領域１Ｂの半導体層ＳＭにより、抵抗素子３が形成されている。ＳＯＩ基板１において、ＭＩＳＦＥＴ形成領域１Ａの半導体層ＳＭと、抵抗素子形成領域１Ｂの半導体層ＳＭとは、それぞれ、素子分離領域ＳＴに平面的に囲まれて区画されている。
ここで、ＭＩＳＦＥＴ形成領域１Ａの半導体層ＳＭを、符号ＳＭａを付して半導体層ＳＭａと称し、抵抗素子形成領域１Ｂの半導体層ＳＭを、符号ＳＭｂを付して半導体層ＳＭｂと称することとする。半導体層ＳＭａと半導体層ＳＭｂとは、互いに同じ厚さを有している。
ＭＩＳＦＥＴ形成領域１Ａの半導体層ＳＭ、すなわち半導体層ＳＭａは、側面が素子分離領域ＳＴに接し、底面が絶縁層ＢＸに接することで、絶縁層ＢＸと素子分離領域ＳＴとで囲まれた状態になっている。すなわち、半導体層ＳＭａの底面は絶縁層ＢＸで覆われ、半導体層ＳＭａの側面は、素子分離領域ＳＴで覆われている。また、抵抗素子形成領域１Ｂの半導体層ＳＭ、すなわち半導体層ＳＭｂは、側面が素子分離領域ＳＴに接し、底面が絶縁層ＢＸに接することで、絶縁層ＢＸと素子分離領域ＳＴとで囲まれた状態になっている。すなわち、半導体層ＳＭｂの底面は絶縁層ＢＸで覆われ、半導体層ＳＭｂの側面は、素子分離領域ＳＴで覆われている。半導体層ＳＭａと半導体層ＳＭｂとは、それぞれ平面視において周囲を素子分離領域ＳＴにより囲まれており、従って、素子分離領域ＳＴによって互いに離間されている。
まず、ＭＩＳＦＥＴ形成領域１Ａに形成されたＭＩＳＦＥＴ２について説明する（図６参照）。
ＭＩＳＦＥＴ２は、半導体層ＳＭａ上にゲート絶縁膜ＧＦを介して形成されたゲート電極ＧＥを有している。ゲート電極ＧＥは、例えば多結晶シリコンからなる。ゲート電極ＧＥの側壁上には、側壁絶縁膜としてサイドウォールスペーサＳＷ２が形成されている。
半導体層ＳＭａのうち、ゲート電極ＧＥとサイドウォールスペーサＳＷ２とからなる構造体の両側に位置する領域上に、半導体層（エピタキシャル半導体）ＥＰが形成されている。すなわち、半導体層ＳＭａのうち、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ２に覆われていない領域上に、半導体層ＥＰが形成されている。半導体層ＥＰは、エピタキシャル成長により形成されたエピタキシャル半導体層であり、例えばシリコン（単結晶シリコン）からなる。
ここで、ゲート電極ＧＥとサイドウォールスペーサＳＷ２とからなる構造体の両側に形成された半導体層ＥＰの一方を、半導体部（エピタキシャル半導体部）ＥＰ１ａと称し、他方を、半導体部（エピタキシャル半導体部）ＥＰ１ｂと称することとする。すなわち、半導体層ＳＭａ上に形成された半導体層ＥＰは、半導体層ＳＭａ上に互いに離間して形成された半導体部ＥＰ１ａ，ＥＰ１ｂを有している。半導体部ＥＰ１ａと半導体部ＥＰ１ｂとは、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ２を間に介して、互いに離間している。このため、半導体部ＥＰ１ａおよび半導体部ＥＰ１ｂは、互いに同じ材料（ここでは単結晶シリコン）からなり、また、互いに同じ厚さを有している。ゲート電極ＧＥは、平面視において、半導体部ＥＰ１ａと半導体部ＥＰ１ｂとの間に配置されている。
ＭＩＳＦＥＴ形成領域１Ａにおいて、ＭＩＳＦＥＴ２のソース・ドレイン領域（ソースまたはドレイン用の半導体領域）は、半導体層ＥＰ，ＳＭａに形成されている。具体的には、半導体層ＳＭａに形成されているｎ－型半導体領域ＥＸと、半導体層ＥＰおよび半導体層ＳＭａにわたって形成されているｎ＋型半導体領域ＳＤとにより、ＬＤＤ（Lightly Doped Drain）構造のソース・ドレイン領域が形成されている。ｎ＋型半導体領域ＳＤの不純物濃度（ｎ型不純物濃度）は、ｎ－型半導体領域ＥＸの不純物濃度（ｎ型不純物濃度）よりも高い。
ＭＩＳＦＥＴ形成領域１Ａにおいて、ｎ－型半導体領域ＥＸは、半導体層ＳＭａにおいて、サイドウォールスペーサＳＷ２の直下に位置する領域に形成されている。ＭＩＳＦＥＴ形成領域１Ａいのいて、ｎ＋型半導体領域ＳＤは、半導体層ＥＰと、半導体層ＳＭａのうちの半導体層ＥＰの下に位置する領域とにわたって、形成されている。半導体層ＳＭａのうち、ゲート電極ＧＥの直下に位置する領域が、ＭＩＳＦＥＴ２のチャネル形成領域となる。ｎ－型半導体領域ＥＸは、チャネル形成領域の両側（ゲート長方向における両側）に、チャネル形成領域に接するように形成されている。ｎ＋型半導体領域ＳＤは、ｎ－型半導体領域ＥＸに隣接しており、ｎ＋型半導体領域ＳＤとチャネル形成領域との間にｎ－型半導体領域ＥＸが介在した状態となっている。
なお、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ２の両側に形成された２つ（一対）のｎ＋型半導体領域ＳＤのうち、一方はＭＩＳＦＥＴ２を構成するソース領域であり、他方はＭＩＳＦＥＴ２を構成するドレイン領域である。ソース領域を構成するｎ＋型半導体領域ＳＤは、半導体部ＥＰ１ａとその下の半導体層ＳＭａとにわたって形成され、ドレイン領域を構成するｎ＋型半導体領域ＳＤは、半導体部ＥＰ１ｂとその下の半導体層ＳＭａとにわたって形成されている。
ゲート電極ＧＥおよびｎ＋型半導体領域ＳＤのそれぞれの表面（上層部）には、金属シリサイド層（金属化合物層）ＭＳが形成されている。より特定的には、ｎ＋型半導体領域ＳＤを構成する半導体層ＥＰ（半導体部ＥＰ１ａ，ＥＰ１ａ）の表面（上層部）に金属シリサイド層ＭＳが形成されている。
次に、抵抗素子形成領域１Ｂに形成された抵抗素子３について説明する（図１～図５参照）。
半導体層ＳＭｂ上に半導体層（エピタキシャル半導体）ＥＰが形成されている。抵抗素子形成領域１Ｂにおいて、半導体層ＥＰは、半導体層ＳＭｂの全体上に形成されているのではなく、半導体層ＳＭｂ上に部分的に形成されている。半導体層ＥＰは、エピタキシャル成長により形成されたエピタキシャル半導体層であり、例えばシリコン（単結晶シリコン）からなる。
半導体層ＳＭｂ上に形成された半導体層ＥＰは、半導体層ＳＭｂ上に互いに離間して形成された半導体部（エピタキシャル半導体部）ＥＰ２ａ，ＥＰ２ｂを有している。このため、半導体部ＥＰ２ａおよび半導体部ＥＰ２ｂは、エピタキシャル成長により形成されており、互いに同じ材料（ここでは単結晶シリコン）からなり、また、互いに同じ厚さを有している。
抵抗素子形成領域１Ｂに形成されている半導体層ＥＰ（半導体部ＥＰ２ａ，ＥＰ２ｂ）と、ＭＩＳＦＥＴ形成領域１Ａに形成されている半導体層ＥＰ（半導体部ＥＰ１ａ，ＥＰ１ｂ）とは、同工程（同じエピタキシャル成長工程）で形成されている。このため、抵抗素子形成領域１Ｂに形成されている半導体層ＥＰ（半導体部ＥＰ２ａ，ＥＰ２ｂ）と、ＭＩＳＦＥＴ形成領域１Ａに形成されている半導体層ＥＰ（半導体部ＥＰ１ａ，ＥＰ１ｂ）とは、互いに同じ材料（ここでは単結晶シリコン）からなり、また、互いに同じ厚さを有している。
抵抗素子３は、半導体層ＳＭｂと半導体層ＳＭｂ上に形成された半導体層ＥＰ（半導体部ＥＰ２ａ，ＥＰ２ｂ）とにより、されている。半導体層ＳＭｂ，ＥＰがシリコンからなる場合は、抵抗素子３は、シリコン抵抗素子とみなすことができる。
図１～図５の場合は、半導体層ＳＭｂの延在方向（Ｘ方向）における一方の端部において、半導体層ＳＭｂ上に半導体部ＥＰ２ａが形成され、半導体層ＳＭｂの延在方向（Ｘ方向）における他方の端部において、半導体層ＳＭｂ上に半導体部ＥＰ２ｂが形成されている。半導体部ＥＰ２ａと半導体部ＥＰ２ｂとは、互いに離間している。
半導体層ＳＭｂは、半導体部ＥＰ２ａの直下に位置する領域（接続部、端部）ＲＧ１ａと、半導体部ＥＰ２ｂの直下に位置する領域（接続部、端部）ＲＧ１ｂと、領域ＲＧ１ａと領域ＲＧ１ｂとの間に位置し、かつ、その上に半導体層ＥＰが形成されていない領域（素子部、中央部）ＲＧ２と、を有している。半導体層ＳＭｂのうち、領域ＲＧ１ａ上には半導体部ＥＰ２ａが形成され、領域ＲＧ１ｂ上には半導体部ＥＰ２ｂが形成されているが、領域ＲＧ２上には半導体層ＥＰは形成されていない。領域ＲＧ１ａは、半導体層ＳＭｂのうち、その上に半導体部ＥＰ２ａが形成された領域とみなすこともでき、また、領域ＲＧ１ｂは、半導体層ＳＭｂのうち、その上に半導体部ＥＰ２ｂが形成された領域とみなすこともでき、また、領域ＲＧ２は、半導体層ＳＭｂのうち、その上に半導層ＥＰが形成されていない領域とみなすこともできる。
半導体部ＥＰ２ａおよび半導体部ＥＰ２ｂのそれぞれの表面（上層部）には、金属シリサイド層（金属化合物層）ＭＳが形成されている。半導体層ＳＭｂの表面には、金属シリサイド層ＭＳに相当するものは形成されていない。半導体層ＳＭｂのうち、半導体層ＥＰ（半導体部ＥＰ２ａ，ＥＰ２ｂ）で覆われていない領域ＲＧ２の表面（上面）は、絶縁膜パターン（パターニングされた絶縁膜）ＺＭＰ２で覆われている。また、半導体部ＥＰ２ａ，ＥＰ２ｂのそれぞれの表面（上面）のうち、金属シリサイド層ＭＳが形成されていない領域も、絶縁膜パターンＺＭＰ２で覆われている。また、領域ＲＧ２に位置する半導体層ＳＭｂの表面上の絶縁膜パターンＺＭＰ２と、各半導体部ＥＰ２ａ，ＥＰ２ｂの表面上の絶縁膜パターンＺＭＰ２とが一体的につながるように、各半導体部ＥＰ２ａ，ＥＰ２ｂの側面（互いに対向する側面）上にも絶縁膜パターンＺＭＰ２が形成されている。このため、各半導体部ＥＰ２ａ，ＥＰ２ｂの表面のうち、絶縁膜パターンＺＭＰ２で覆われていない領域に、金属シリサイド層ＭＳが形成されており、絶縁膜パターンＺＭＰ２は、金属シリサイド層ＭＳの形成を防ぐシリサイドブロック層として機能する膜である。
ＳＯＩ基板１の主面上には、ゲート電極ＧＥ、サイドウォールスペーサＳＷ２、半導体層ＳＭ，ＥＰおよび金属シリサイド層ＭＳを覆うように、層間絶縁膜として絶縁膜（層間絶縁膜）Ｌ１が形成されている。絶縁膜Ｌ１には、絶縁膜Ｌ１を貫通するコンタクトホール（貫通孔、孔）ＣＴが形成されており、コンタクトホールＣＴ内には導電性のプラグ（コンタクトプラグ）ＰＧが形成されている（埋め込まれている）。プラグＰＧは、複数形成されており、ゲート電極ＧＥに接続されるプラグＰＧ、ｎ＋型半導体領域ＳＤに接続されるプラグＰＧ、半導体部ＥＰ２ａに接続されるプラグＰＧ、および、半導体部ＥＰ２ａに接続されるプラグＰＧを含んでいる。各プラグＰＧの底面は、金属シリサイド層ＭＳと接している。
ここで、ｎ＋型半導体領域ＳＤ上に配置されて、ｎ＋型半導体領域ＳＤに電気的に接続されたプラグＰＧを、プラグＰＧ１ａと称することとする。また、ゲート電極ＧＥ上に配置されて、ゲート電極ＧＥに電気的に接続されたプラグＰＧを、プラグＰＧ１ｂと称することとする。また、半導体部ＥＰ２ａ上に配置されて、半導体部ＥＰ２ａに電気的に接続されたプラグＰＧを、プラグＰＧ２ａと称することとする。また、半導体部ＥＰ２ｂ上に配置されて、半導体部ＥＰ２ｂに電気的に接続されたプラグＰＧを、プラグＰＧ２ｂと称することとする。また、プラグＰＧ２ａが埋め込まれるコンタクトホールＣＴを、コンタクトホールＣＴ２ａと称し、プラグＰＧ２ｂが埋め込まれるコンタクトホールＣＴを、コンタクトホールＣＴ２ｂと称することとする。
プラグＰＧ１ａは、ｎ＋型半導体領域ＳＤの表面（上層部）に形成された金属シリサイド層ＭＳと接しており、その金属シリサイド層ＭＳを介してｎ＋型半導体領域ＳＤと電気的に接続されている。また、プラグＰＧ１ｂは、ゲート電極ＧＥの表面（上層部）に形成された金属シリサイド層ＭＳと接しており、その金属シリサイド層ＭＳを介してゲート電極ＧＥと電気的に接続されている。また、プラグＰＧ２ａは、半導体部ＥＰ２ａの表面（上層部）に形成された金属シリサイド層ＭＳと接しており、その金属シリサイド層ＭＳを介して半導体部ＥＰ２ａと電気的に接続されている。また、プラグＰＧ２ｂは、半導体部ＥＰ２ｂの表面（上層部）に形成された金属シリサイド層ＭＳと接しており、その金属シリサイド層ＭＳを介して半導体部ＥＰ２ｂと電気的に接続されている。
プラグＰＧが埋め込まれた絶縁膜Ｌ１上には、絶縁膜Ｌ２が形成されており、その絶縁膜Ｌ２に形成された溝（配線溝）に、配線Ｍ１が形成されている（埋め込まれている）。配線Ｍ１は、プラグＰＧを介して、ｎ＋型半導体領域ＳＤ、ゲート電極ＧＥ、半導体部ＥＰ２ａまたは半導体部ＥＰ２ｂなどと電気的に接続されている。
ここで、プラグＰＧ２ａに接続された配線Ｍ１を、配線Ｍ１ａと称することとする。また、プラグＰＧ２ｂに接続された配線Ｍ１を、配線Ｍ１ｂと称することとする。配線Ｍ１ａは、プラグＰＧ２ａの上面と接しており、そのプラグＰＧ２ａと電気的に接続されている。また、配線Ｍ１ｂは、プラグＰＧ２ｂの上面と接しており、そのプラグＰＧ２ｂと電気的に接続されている。このため、配線Ｍ１ａは、プラグＰＧ２ａを介して、半導体部ＥＰ２ａの表面の金属シリサイド層ＭＳに電気的に接続され、更にその金属シリサイド層ＭＳを介して半導体部ＥＰ２ａと電気的に接続されている。また、配線Ｍ１ｂは、プラグＰＧ２ｂを介して、半導体部ＥＰ２ｂの表面の金属シリサイド層ＭＳに電気的に接続され、更にその金属シリサイド層ＭＳを介して半導体部ＥＰ２ｂと電気的に接続されている。
配線Ｍ１よりも上層の配線も形成されているが、ここでは、絶縁膜Ｌ２および配線Ｍ１よりも上の構造については、図示および説明を省略する。
抵抗素子３は、抵抗素子形成領域１Ｂの半導体層ＳＭ（すなわち半導体層ＳＭｂ）と、その半導体層ＳＭｂ上に形成された半導体層ＥＰ（具体的には半導体部ＥＰ２ａ，ＥＰ２ｂ）とにより、形成されている。配線Ｍ１ａから、プラグＰＧ２ａを介して、半導体部ＥＰ２ａの表面の金属シリサイド層ＭＳに所定の電位（電圧）が印加され、また、配線Ｍ１ｂから、プラグＰＧ２ｂを介して、半導体部ＥＰ２ｂの表面の金属シリサイド層ＭＳに所定の電位（電圧）が印加される。配線Ｍ１ａの電位（電圧）と配線Ｍ１ｂの電位（電圧）とに差があると、すなわち、プラグＰＧ２ａの電位（電圧）とプラグＰＧ２ｂの電位（電圧）とに差があると、抵抗素子３に電流が流れる。例えば、配線Ｍ１ａの電位（電圧）が配線Ｍ１ｂの電位（電圧）よりも高い場合は、プラグＰＧ２ａから半導体部ＥＰ２ａの表面の金属シリサイド層ＭＳに高電位（高電圧）が印加され、プラグＰＧ２ｂから半導体部ＥＰ２ｂの表面の金属シリサイド層ＭＳに低電位（低電圧）が印加される。その結果、プラグＰＧ２ａから、半導体部ＥＰ２ａの表面の金属シリサイド層ＭＳと、半導体部ＥＰ２ａと、領域ＲＧ１ａに位置する半導体層ＳＭｂと、領域ＲＧ２に位置する半導体層ＳＭｂと、領域ＲＧ１ｂに位置する半導体層ＳＭｂと、半導体部ＥＰ２ｂと、半導体部ＥＰ２ｂの表面の金属シリサイド層ＭＳと、を順に経由して、プラグＰＧ２ｂへ電流が流れる。また、配線Ｍ１ｂの電位（電圧）が配線Ｍ１ａの電位（電圧）よりも高い場合は、プラグＰＧ２ｂから半導体部ＥＰ２ｂの表面の金属シリサイド層ＭＳに高電位（高電圧）が印加され、プラグＰＧ２ａから半導体部ＥＰ２ａの表面の金属シリサイド層ＭＳに低電位（低電圧）が印加される。その結果、プラグＰＧ２ｂから、半導体部ＥＰ２ｂの表面の金属シリサイド層ＭＳと、半導体部ＥＰ２ｂと、領域ＲＧ１ｂに位置する半導体層ＳＭｂと、領域ＲＧ２に位置する半導体層ＳＭｂと、領域ＲＧ１ａに位置する半導体層ＳＭｂと、半導体部ＥＰ２ａと、半導体部ＥＰ２ａの表面の金属シリサイド層ＭＳと、を順に経由して、プラグＰＧ２ａへ電流が流れる。
抵抗素子３の抵抗値を主として決めるのは、半導体層ＳＭｂの領域ＲＧ２である。なぜなら、半導体層ＳＭｂの領域ＲＧ２は、厚さが薄いことから、半導体層ＳＭｂの領域ＲＧ２においては、電流が流れる方向に略垂直な断面の面積が小さくなるからである。半導体層ＳＭｂの領域ＲＧ２の厚さを薄くすることで、抵抗素子３の抵抗値を大きくすることができる。また、抵抗素子３の抵抗値は、半導体層ＳＭｂの領域ＲＧ２の不純物濃度によっても規定され、半導体層ＳＭｂの領域ＲＧ２の不純物濃度を小さくすることにより、抵抗素子３の抵抗値は大きくなり、また、半導体層ＳＭｂの領域ＲＧ２の不純物濃度を大きくすることにより、抵抗素子３の抵抗値は小さくなる。
図７は、本実施の形態の半導体装置に含まれる回路例を示す回路図である。
抵抗素子３は、種々の回路で利用することができるが、図７の場合は、バイアス電流生成部４の構成要素として、抵抗素子３を用いている。また、ＭＩＳＦＥＴ２は、種々の回路で利用することができるが、図７の場合は、ＭＩＳＦＥＴ２は、バイアス電流生成部４と接続されている。
＜半導体装置の製造工程について＞
本実施の形態の半導体装置の製造工程を、図面を参照して説明する。図８～図２５は、本実施の形態の半導体装置の製造工程中の要部断面図である。図８～図２５のそれぞれには、上記図６に相当する断面（ＭＩＳＦＥＴ形成領域１Ａの断面）と、上記図２に相当する断面（抵抗素子形成領域１Ｂの断面）とが、示されている。
まず、図８に示されるように、ＳＯＩ基板１を用意（準備）する。図８からも分かるように、ＳＯＩ基板１は、支持基板としての半導体基板ＳＢと、半導体基板ＳＢの主面上に形成された絶縁層ＢＸと、絶縁層ＢＸの上面上に形成された半導体層ＳＭと、を有している。
ＳＯＩ基板１の製造方法に制限はないが、例えば、ＳＩＭＯＸ（Silicon Implanted Oxide）法、貼り合わせ法またはスマートカットプロセスなどを用いて、ＳＯＩ基板１を製造することができる。
次に、図９に示されるように、ＳＯＩ基板１に素子分離領域ＳＴを形成する。
素子分離領域ＳＴを形成するには、例えば、ＳＯＩ基板１（半導体層ＳＭ）の主面に、半導体層ＳＭおよび絶縁層ＢＸを貫通して底部が基板ＳＢに達する素子分離溝ＳＴ１を、フォトリソグラフィ技術およびドライエッチング技術などを用いて形成する。素子分離溝ＳＴ１は、半導体層ＳＭおよび絶縁層ＢＸを貫通し、素子分離溝ＳＴ１の底部が基板ＳＢに到達している（基板ＳＢの厚みの途中に素子分離溝ＳＴ１の底部が位置している）ため、素子分離溝ＳＴ１の底部では、基板ＳＢが露出される。それから、この素子分離溝ＳＴ１に、成膜技術およびＣＭＰ技術などを用いて絶縁膜を埋め込むことで、素子分離領域ＳＴを形成することができる。例えば、ＳＯＩ基板１の主面上に、素子分離溝ＳＴ１を埋めるように絶縁膜を形成してから、素子分離溝ＳＴ１の外部のその絶縁膜をＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法などにより除去することで、素子分離溝ＳＴ１に埋め込まれた絶縁膜からなる素子分離領域ＳＴを形成することができる。
ＳＯＩ基板１においては、素子分離領域ＳＴを形成したことで、半導体層ＳＭは、複数の区画（すなわち活性領域）に分割され、それぞれの活性領域を構成する半導体層ＳＭは、素子分離領域ＳＴにより周囲を囲まれた状態となっている。ＭＩＳＦＥＴ形成領域１Ａに位置する半導体層ＳＭが、半導体層ＳＭａであり、抵抗素子形成領域１Ｂに位置する半導体層ＳＭが、半導体層ＳＭａである。半導体層ＳＭａ，ＳＭｂのそれぞれは、底面が絶縁層ＢＸに接し、側面が素子分離領域ＳＴに接している。
次に、図１０に示されるように、ＭＩＳＦＥＴ形成領域１Ａにおいて、ＳＯＩ基板１の主面上に、すなわち半導体層ＳＭ（ＳＭａ）の主面上に、ゲート絶縁膜ＧＦを介してゲート電極ＧＥを形成する。ゲート電極ＧＥの上部には、ゲート電極ＧＥと同じ平面形状の絶縁膜（キャップ絶縁膜）ＣＰが形成されていてもよい。なお、本実施の形態のゲート電極ＧＥの厚さは、例えば、１００ｎｍである。
ゲート絶縁膜ＧＦおよびゲート電極ＧＥ形成工程の具体例について説明する。まず、ＳＯＩ基板１の主面上に、すなわち半導体層ＳＭの主面上に、ゲート絶縁膜ＧＦ用の絶縁膜を形成してから、この絶縁膜上にゲート電極ＧＥ用の導電膜（例えばポリシリコン膜）を形成し、この導電膜上に絶縁膜（後で絶縁膜ＣＰとなる絶縁膜）を形成する。この段階では、ゲート電極ＧＥ用の導電膜とその上の絶縁膜との積層膜は、ＭＩＳＦＥＴ形成領域１Ａと抵抗素子形成領域１Ｂの両方に形成されている。それから、ゲート電極ＧＥ用の導電膜とその上の絶縁膜との積層膜を、フォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、パターニングされた導電膜からなるゲート電極ＧＥを形成することができる。ゲート電極ＧＥは、ＭＩＳＦＥＴ形成領域１Ａに形成され、ゲート電極ＧＥと半導体層ＳＭとの間には、ゲート絶縁膜ＧＦ用の絶縁膜が残存し、これがゲート絶縁膜ＧＦとなる。また、ゲート電極ＧＥ上には、ゲート電極ＧＥとほぼ同じ平面形状にパターニングされた絶縁膜ＣＰが形成されている状態となる。抵抗素子形成領域１Ｂでは、ゲート電極ＧＥ用の導電膜とその上の絶縁膜との積層膜の全体が除去される。また、ゲート絶縁膜ＧＦ用の絶縁膜のうち、ゲート電極ＧＥで覆われた部分以外は、ゲート電極ＧＥ用の導電膜のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。これにより、ゲート絶縁膜ＧＦおよびゲート電極ＧＥは、ＳＯＩ基板１において、ＭＩＳＦＥＴ形成領域１Ａに形成されているが、抵抗素子形成領域１Ｂには、形成されていない状態になる。
なお、以下では、ＭＩＳＦＥＴ形成領域１Ａに形成されたゲート絶縁膜ＧＦとその上のゲート電極ＧＥとその上の絶縁膜ＣＰとの積層体を、積層体ＬＭ１と称することとする。
次に、図１１に示されるように、ＳＯＩ基板１の主面上に、すなわち半導体層ＳＭの主面上に、積層体ＬＭ１を覆うように、絶縁膜ＺＭ１を形成する。絶縁膜ＺＭ１は、例えば酸化シリコン膜などからなり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。ここでは、絶縁膜ＺＭ１が単体の絶縁膜である場合について説明するが、他の形態として、絶縁膜ＺＭ１を、複数の絶縁膜を積層した積層絶縁膜とすることもできる。
次に、図１１に示されるように、絶縁膜ＺＭ１上にフォトレジストパターンＲＰ１をフォトリソグラフィ技術を用いて形成する。フォトレジストパターンＲＰ１は、抵抗素子形成領域１Ｂに形成されるが、ＭＩＳＦＥＴ形成領域１Ａには形成されない。
次に、絶縁膜ＺＭ１を異方性エッチング技術を用いてエッチバックする。このエッチバック工程により、図１２に示されるように、ＭＩＳＦＥＴ形成領域１Ａにおいて、積層体ＬＭ１の側壁上に絶縁膜ＺＭ１がサイドウォールスペーサ（側壁絶縁膜）ＳＷ１として残存し、抵抗素子形成領域１Ｂにおいて、フォトレジストパターンＲＰ１の下に絶縁膜ＺＭ１が絶縁膜パターン（パターニングされた絶縁膜）ＺＭＰ１として残存し、それ以外の絶縁膜ＺＭ１は除去される。その後、図１３に示されるように、フォトレジストパターンＲＰ１をアッシングなどにより除去する。
このようにして、ＭＩＳＦＥＴ形成領域１Ａにおいて、積層体ＬＭ１の側壁上にサイドウォールスペーサ（側壁絶縁膜）ＳＷ１が形成され、抵抗素子形成領域１Ｂにおいて、半導体層ＳＭ上に絶縁膜パターンＺＭＰ１が形成される。抵抗素子形成領域１Ｂにおいて、半導体層ＳＭは、絶縁膜パターンＺＭＰ１で覆われた部分と、絶縁膜パターンＺＭＰ１で覆われない部分とを、有している。
次に、図１４に示されるように、エピタキシャル成長法により、半導体層（エピタキシャル層）ＥＰを形成する。半導体層ＥＰは、半導体層ＳＭの露出面上に形成される。ＭＩＳＦＥＴ形成領域１Ａにおいては、半導体層ＥＰは、半導体層ＳＭａのうちの積層体ＬＭ１およびサイドウォールスペーサＳＷ１で覆われない部分上に形成される。すなわち、ＭＩＳＦＥＴ形成領域１Ａにおいては、半導体層ＥＰは、半導体層ＳＭａのうち、積層体ＬＭ１とその側壁上に形成されたサイドウォールスペーサＳＷ１とからなる構造体の両側に位置する領域上に形成される。また、抵抗素子形成領域１Ｂにおいては、半導体層ＥＰは、半導体層ＳＭｂのうちの絶縁膜パターンＺＭＰ１で覆われない部分上に形成される。半導体層ＥＰは、例えばシリコン（単結晶シリコン）からなる。上述したように、半導体層ＥＰは、ＭＩＳＦＥＴ形成領域１Ａに形成された半導体部ＥＰ１ａ，ＥＰ１ｂと、抵抗素子形成領域１Ｂに形成された半導体部ＥＰ２ａ，ＥＰ２ｂとを有している。
次に、図１５に示されるように、サイドウォールスペーサＳＷ１および絶縁膜パターンＺＭＰ１をエッチングにより除去する。このエッチングの際、ゲート電極ＧＥ上の絶縁膜ＣＰを除去することもできる。また、このエッチングでは、サイドウォールスペーサＳＷ１および絶縁膜パターンＺＭＰ１に比べて、半導体層ＥＰ，ＳＭおよびゲート電極ＧＥがエッチングされにくい条件でエッチングを行うことにより、半導体層ＥＰ，ＳＭおよびゲート電極ＧＥがエッチングされるのを、抑制または防止することができる。
次に、図１６に示されるように、ＭＩＳＦＥＴ形成領域１Ａおよび抵抗素子形成領域１Ｂにおいて、半導体層ＳＭ１（ＥＰ，ＳＭ）にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入する。このイオン注入を、以下ではイオン注入ＩＭ１と称し、図１６では矢印で模式的に示してある。このイオン注入ＩＭ１により、ＭＩＳＦＥＴ形成領域１Ａにおいては、半導体層ＳＭ，ＥＰにおけるゲート電極ＧＥの両側の領域に、ｎ型の不純物がイオン注入されることにより、ｎ－型半導体領域（エクステンション領域、ＬＤＤ領域）ＥＸが形成される。また、このイオン注入ＩＭ１では、ゲート電極ＧＥはマスク（イオン注入阻止マスク）として機能することができるため、ＭＩＳＦＥＴ形成領域１Ａにおいて、半導体層ＳＭのうちのゲート電極ＧＥの直下に位置する領域には、ｎ型不純物は注入されない。また、このイオン注入ＩＭ１では、抵抗素子形成領域１Ｂにおいて、半導体層ＥＰ，ＳＭのほぼ全体にｎ型不純物が注入され得る。
次に、図１７に示されるように、ゲート電極ＧＥの側壁上に、側壁絶縁膜としてサイドウォールスペーサＳＷ２を形成する。サイドウォールスペーサＳＷ２は、例えば、ＳＯＩ基板１の主面（主面全面）上に、ゲート電極ＧＥおよび半導体層ＥＰを覆うように、サイドウォールスペーサＳＷ２形成用の絶縁膜を形成してから、その絶縁膜を異方性エッチング技術によりエッチバックすることにより、形成することができる。
サイドウォールスペーサＳＷ２は、ＭＩＳＦＥＴ形成領域１Ａにおいて、ゲート電極ＧＥの側壁上に形成される。図１７には、抵抗素子形成領域１Ｂにおいて、半導体層ＥＰの側壁上にサイドウォールスペーサＳＷ２が形成されていない場合が示されている。
他の形態として、ＭＩＳＦＥＴ形成領域１Ａにおけるゲート電極ＧＥの側壁上にサイドウォールスペーサＳＷ２を形成した際に、抵抗素子形成領域１Ｂにおいて、半導体層ＥＰの側壁上にサイドウォールスペーサが形成される場合もあり得る。この場合、抵抗素子形成領域１Ｂにおいて半導体層ＥＰの側壁上に形成されるサイドウォールスペーサは、ＭＩＳＦＥＴ形成領域１Ａにおいてゲート電極ＧＥの側壁上に形成されるサイドウォールスペーサＳＷ２と同じ絶縁体からなる。しかしながら、半導体層ＥＰの厚さ（高さ）は、ゲート電極ＧＥの厚さ（高さ）よりも小さい（低い）ため、抵抗素子形成領域１Ｂにおいて、半導体層ＥＰの側壁上にはサイドウォールスペーサは形成されにくく、たとえ半導体層ＥＰの側壁上にサイドウォールスペーサが形成された場合でも、その寸法（厚さ）はサイドウォールスペーサＳＷ２に比べて小さい。このため、抵抗素子形成領域１Ｂにおいて半導体層ＥＰの側壁上にサイドウォールスペーサが形成された場合でも、その後のエッチング工程（洗浄処理工程を含む）により、抵抗素子形成領域１Ｂにおける半導体層ＥＰの側壁上のサイドウォールスペーサは除去され得る。
次に、図１８に示されるように、ＭＩＳＦＥＴ形成領域１Ａおよび抵抗素子形成領域１Ｂにおいて、半導体層ＥＰ，ＳＭにリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入する。このイオン注入を、以下ではイオン注入ＩＭ２と称し、図１８では矢印で模式的に示してある。このイオン注入ＩＭ２により、ＭＩＳＦＥＴ形成領域１Ａにおいては、半導体層ＥＰと半導体層ＳＭにおけるゲート電極ＧＥおよびサイドウォールスペーサＳＷ２の両側の領域に、ｎ型の不純物がイオン注入されることにより、ｎ＋型半導体領域（ソース・ドレイン領域）ＳＤが形成される。また、このイオン注入ＩＭ２では、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ２がマスク（イオン注入阻止マスク）として機能することができるため、ＭＩＳＦＥＴ形成領域１Ａにおいて、半導体層ＳＭのうちのゲート電極ＧＥの直下およびサイドウォールスペーサＳＷ２の直下に位置する領域には、ｎ型不純物は注入されない。また、このイオン注入ＩＭ２では、抵抗素子形成領域１Ｂにおいて、半導体層ＥＰ，ＳＭのほぼ全体にｎ型不純物が注入され得る。
ＭＩＳＦＥＴ形成領域１Ａにおいては、イオン注入ＩＭ１では、半導体層ＥＰと、半導体層ＳＭａにおけるゲート電極ＧＥで覆われていない領域とに、ｎ型不純物が注入され、イオン注入ＩＭ２では、半導体層ＥＰと、半導体層ＳＭａにおけるゲート電極ＧＥおよびサイドウォールスペーサＳＷ２で覆われない領域とに、ｎ型不純物が注入される。イオン注入ＩＭ２のドーズ量は、イオン注入ＩＭ１のドーズ量よりも大きく、ｎ＋型半導体領域ＳＤは、ｎ－型半導体領域ＥＸよりも、ｎ型不純物濃度が高い。また、イオン注入ＩＭ２のドーズ量は、イオン注入ＩＭ１のドーズ量よりも大きいため、抵抗素子形成領域１Ｂにおいて、半導体層ＥＰ，ＳＭの不純物濃度（ｎ型不純物濃度）は、主としてイオン注入ＩＭ２によって規定される。抵抗素子形成領域１Ｂにおける半導体層ＥＰ，ＳＭ（すなわち半導体部ＥＰ２ａ，ＥＰ２ａおよび半導体層ＳＭａ）の不純物濃度（ｎ型不純物濃度）は、ＭＩＳＦＥＴ形成領域１Ａにおけるｎ＋型半導体領域ＳＤの不純物濃度（ｎ型不純物濃度）と、実質的には同じになる。ｎ－型半導体領域ＥＸおよびｎ＋型半導体領域ＳＤにより、ＭＩＳＦＥＴのソースまたはドレイン用の半導体領域（ＬＤＤ（Lightly Doped Drain）構造の半導体領域）が形成される。
次に、必要に応じて、これまでに導入された不純物を活性化するための熱処理である活性化アニールを行う。
次に、図１９に示されるように、ＳＯＩ基板１の主面上に、ＭＩＳＦＥＴ形成領域１Ａにおいてはゲート電極ＧＥ、サイドウォールスペーサＳＷ２およびｎ＋型半導体領域ＳＤを覆うように、抵抗素子形成領域１Ｂにおいては半導体層ＥＰ，ＳＭを覆うように、絶縁膜ＺＭ２を形成する。絶縁膜ＺＭ２は、例えば酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。
次に、図１９に示されるように、絶縁膜ＺＭ２上にフォトレジストパターンＲＰ２をフォトリソグラフィ技術を用いて形成する。フォトレジストパターンＲＰ２は、主として抵抗素子形成領域１Ｂに形成される。
次に、フォトレジストパターンＲＰ２をエッチングマスクとして用いて、絶縁膜ＺＭ２をエッチングする。このエッチング工程により、フォトレジストパターンＲＰ２の下に絶縁膜ＺＭ２が絶縁膜パターン（パターニングされた絶縁膜）ＺＭＰ２として残存し、それ以外の絶縁膜ＺＭ２はエッチングされて除去される。その後、フォトレジストパターンＲＰ２をアッシングなどにより除去し、図２０には、この段階が示されている。このようにして、抵抗素子形成領域１Ｂにおいて、半導体層ＥＰ，ＳＭ上に絶縁膜パターンＺＭＰ２が形成される。抵抗素子形成領域１Ｂにおいて、半導体層ＳＭａのうち、半導体層ＥＰで覆われていない領域（上記領域ＲＧ２に対応）は、絶縁膜パターンＺＭＰ２で覆われていることが好ましい。また、抵抗素子形成領域１Ｂにおいて、絶縁膜パターンＺＭＰ２は、半導体層ＥＰ（半導体部ＥＰ２ａ，ＥＰ２ａ）の一部上に乗り上げており、半導体層ＥＰ半導体部ＥＰ２ａ，ＥＰ２ａの上面の一部は、絶縁膜パターンＺＭＰ２で覆われている。
次に、図２１に示されるように、サリサイド（Salicide：Self Aligned Silicide）技術により、金属シリサイド層（金属化合物層）ＭＳを形成する。ＭＩＳＦＥＴ形成領域１Ａにおいては、金属シリサイド層ＭＳは、ｎ＋型半導体領域ＳＤの表面（上層部）、すなわち半導体層ＥＰの表面（上層部）と、ゲート電極ＧＥの表面（上層部）とに、形成される。また、抵抗素子形成領域１Ｂにおいては、金属シリサイド層ＭＳは、半導体層ＥＰ（半導体部ＥＰ２ａ，ＥＰ２ａ）の表面のうち、絶縁膜パターンＺＭＰ２で覆われていない部分に形成される。抵抗素子形成領域１Ｂにおいて、半導体層ＳＭの表面には、金属シリサイド層ＭＳは形成されない。
金属シリサイド層ＭＳ形成工程は、例えば次のようにして行うことができる。すなわち、まず、ＳＯＩ基板１の主面上に、ＳＯＩ基板１の主面上に、ＭＩＳＦＥＴ形成領域１Ａにおいてはゲート電極ＧＥ、サイドウォールスペーサＳＷ２およびｎ＋型半導体領域ＳＤを覆うように、抵抗素子形成領域１Ｂにおいては半導体層ＥＰ，ＳＭおよび絶縁膜パターンＺＭＰ２を覆うように、金属膜（金属シリサイド層ＭＳ形成用の金属膜）を形成する。この金属膜は、例えば、コバルト膜、ニッケル膜またはニッケル白金合金膜からなる。それから、熱処理を行うことにより、その金属膜を、ＭＩＳＦＥＴ形成領域１Ａにおいてはゲート電極ＧＥおよびｎ＋型半導体領域ＳＤと反応させ、抵抗素子形成領域１Ｂにおいては半導体層ＥＰ（半導体部ＥＰ２ａ，ＥＰ２ａ）と反応させる。これにより、金属（金属膜）と半導体（ゲート電極ＧＥ、ｎ＋型半導体領域ＳＤ、半導体層ＥＰ）との反応層（化合物層）である金属シリサイド層ＭＳが形成される。その後、未反応の金属膜は除去する。図２１には、この段階が示されている。上記金属膜（金属シリサイド層ＭＳ形成用の金属膜）がニッケル膜の場合は、金属シリサイド層ＭＳは、ニッケルシリサイド層であり、上記金属膜がニッケル白金合金膜の場合は、金属シリサイド層ＭＳは、ニッケル白金シリサイド層である。
抵抗素子形成領域１Ｂにおいて、半導体層ＥＰ（半導体部ＥＰ２ａ，ＥＰ２ａ）の表面のうち、絶縁膜パターンＺＭＰ２で覆われていない部分には、金属シリサイド層ＭＳが形成されるが、絶縁膜パターンＺＭＰ２で覆われている部分には、金属シリサイド層ＭＳは形成されない。また、抵抗素子形成領域１Ｂにおいて、半導体層ＳＭｂのうち、半導体層ＥＰで覆われていない部分は、絶縁膜パターンＺＭＰ２で覆われている。このため、抵抗素子形成領域１Ｂにおいて、半導体層ＳＭｂの表面には、金属シリサイド層ＭＳは形成されない。絶縁膜パターンＺＭＰ２は、金属シリサイド層ＭＳの形成を防ぐシリサイドブロック層として機能することができる。
このようにして、ＭＩＳＦＥＴ形成領域１ＡにＭＩＳＦＥＴ２が形成され、抵抗素子形成領域１Ｂに抵抗素子３が形成される。
次に、図２２に示されるように、ＳＯＩ基板１の主面上に、ゲート電極ＧＥ、半導体層ＥＰ，ＳＭ、サイドウォールスペーサＳＷ２および金属シリサイド層ＭＳを覆うように、層間絶縁膜として絶縁膜（層間絶縁膜）Ｌ１を形成する。
絶縁膜Ｌ１は、例えば、窒化シリコン膜とその窒化シリコン膜上の酸化シリコン膜（窒化シリコン膜よりも厚い酸化シリコン膜）との積層膜、あるいは、酸化シリコン膜の単体膜などを用いることができる。絶縁膜Ｌ１の形成後、必要に応じて、絶縁膜Ｌ１の上面をＣＭＰ法で研磨するなどして絶縁膜Ｌ１の上面の平坦性を高めることもできる。
次に、図２３に示されるように、絶縁膜Ｌ１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜Ｌ１をエッチング（好ましくはドライエッチング）することにより、絶縁膜Ｌ１にコンタクトホール（貫通孔、孔）ＣＴを形成する。コンタクトホールＣＴは、絶縁膜Ｌ１を貫通するように形成される。ＭＩＳＦＥＴ形成領域１Ａにおいて、コンタクトホールＣＴは、ゲート電極ＧＥ上やｎ＋型半導体領域ＳＤ上に形成される。また、抵抗素子形成領域１Ｂにおいて、コンタクトホールＣＴは、半導体層ＥＰ（半導体部ＥＰ２ａ，ＥＰ２ａ）上に形成される。コンタクトホールＣＴ形成工程では、絶縁膜Ｌ１に比べて金属シリサイド層ＭＳおよび半導体層ＥＰ，ＳＭがエッチングされにくい条件で、エッチングを行うことが好ましい。
次に、図２４に示されるように、コンタクトホールＣＴ内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。プラグＰＧは、次のようにして形成することができる。
プラグＰＧを形成するには、まず、コンタクトホールＣＴの内部（底部および側壁上）を含む絶縁膜Ｌ１上に、スパッタリング法またはプラズマＣＶＤ法などによりバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜を、ＣＶＤ法などによってバリア導体膜上にコンタクトホールＣＴを埋めるように形成する。その後、コンタクトホールＣＴの外部（絶縁膜Ｌ１上）の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、絶縁膜Ｌ１の上面が露出し、コンタクトホールＣＴ内に埋め込まれて残存するバリア導体膜および主導体膜により、プラグＰＧが形成される。
次に、図２５に示されるように、プラグＰＧが埋め込まれた絶縁膜Ｌ１上に、配線形成用の絶縁膜Ｌ２を形成する。絶縁膜Ｌ２は、単体膜（単体絶縁膜）または積層膜（積層絶縁膜）とすることができる。
次に、図２５に示されるように、第１層目の配線である配線Ｍ１をシングルダマシン法を用いて形成する。具体的には、まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜Ｌ２の所定の領域に配線溝（配線Ｍ１を埋め込むための溝）を形成した後、ＳＯＩ基板１の主面上（すなわち配線溝の底部および側壁上を含む絶縁膜Ｌ２上）にバリア導体膜（バリアメタル膜）を形成する。バリア導体膜は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜（主導体膜）を形成する。銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の銅めっき膜、シード層およびバリアメタル膜をＣＭＰ法により除去して、配線溝内に、銅を主導電材料とする第１層目の配線Ｍ１を形成する。
その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
以上のようにして、本実施の形態の半導体装置が製造される。
＜検討例について＞
図２６は、本発明者が検討した検討例の半導体装置の要部断面図であり、図２６には、抵抗素子１０３が形成された領域の断面図が示されている。
図２６に示されるように、検討例の半導体装置においては、素子分離領域ＳＴ上に抵抗素子１０３が形成されている。抵抗素子１０３の両端部の表面には、それぞれ金属シリサイド層ＭＳが形成されている。層間絶縁膜である絶縁膜Ｌ１は、抵抗素子１０３を覆っており、プラグＰＧ１０２ａ，ＰＧ１０２ｂは、抵抗素子１０３の両端部の表面の金属シリサイド層ＭＳに接続されている。抵抗素子１０３は、ポリシリコンからなり、ゲート電極（上記ゲート電極ＧＥに対応）と同層のポリシリコン膜により形成することができる。すなわち、共通のポリシリコン膜をパターニングすることにより、ゲート電極と抵抗素子１０３とを形成することができる。
図２６の検討例の場合、共通のポリシリコン膜をパターニングすることにより、ゲート電極と抵抗素子１０３とを形成することができるが、必然的に、抵抗素子１０３の厚さは、ゲート電極の厚さと同じになる。例えば、ゲート電極の厚さが１００ｎｍの場合は、抵抗素子１０３を構成するポリシリコン膜の厚さも１００ｎｍとなる。ゲート電極の厚さは、ＭＩＳＦＥＴの特性などを考慮して設計される。そのため、抵抗素子１０３に要求される特性を考慮してゲート電極の厚さ（すなわち、抵抗素子１０３の厚さ）を設定することが難しい。例えば、抵抗素子１０３の厚さを薄くすれば、抵抗素子１０３の抵抗値は大きくなるが、抵抗素子１０３の厚さを薄くしてしまうと、ゲート電極の厚さも薄くなってしまうことから、抵抗素子１０３の厚さを薄くすることにより抵抗素子１０３の抵抗値を大きくすることは困難である。
このため、図２６の検討例の場合、抵抗素子１０３の抵抗値を大きくするためには、抵抗素子１０３を構成するポリシリコン膜中の不純物濃度を小さくすることが有効である。抵抗素子１０３を構成するポリシリコン膜中の不純物濃度を小さくすれば、抵抗素子１０３の抵抗率が大きくなるため、抵抗素子１０３の抵抗値を大きくすることができる。このため、抵抗素子１０３を構成するポリシリコン膜中の不純物濃度を小さくすることにより、抵抗素子１０３の厚さを薄くしなくとも、抵抗素子１０３の抵抗値を大きくすることが可能となる。
しかしながら、抵抗素子１０３を構成するポリシリコン膜中の不純物濃度を小さくした場合には、抵抗素子１０３の抵抗の温度係数（抵抗温度係数）が大きくなるという不利益が生じてしまう。ここで、抵抗温度係数とは、抵抗が温度１℃あたりどのくらいの割合で変化するかを表す係数に対応している。抵抗素子１０３の抵抗温度係数が大きくなると、抵抗素子１０３の抵抗値の温度依存性が大きくなり、半導体装置の環境温度の変化や、発熱などによる半導体装置の温度変化などに起因して、抵抗素子１０３の抵抗値がかなり変化してしまい、抵抗素子１０３を利用している回路の特性が変化してしまう虞がある。これは、半導体装置の信頼性を低下させる要因となり得る。
また、ＭＩＳＦＥＴのソース・ドレイン領域（ｎ＋型半導体領域ＳＤ）を形成するためのイオン注入工程で、抵抗素子１０３を構成するポリシリコン膜中に不純物を導入した場合には、抵抗素子１０３を構成するポリシリコン膜中の不純物濃度はかなり高くなる。この場合、抵抗素子１０３の抵抗温度係数の上昇は抑制される反面、抵抗素子１０３の抵抗率が小さくなるため、抵抗素子１０３の抵抗を大きくしにくくなる。このため、抵抗素子１０３を構成するポリシリコン膜の不純物濃度を、ソース・ドレイン領域（ｎ＋型半導体領域ＳＤ）よりも低くしようとすると、抵抗素子１０３を構成するポリシリコン膜中に不純物をイオン注入する工程が、ソース・ドレイン領域形成用のイオン注入工程とは別に必要になるため、半導体装置の製造工程数の増加を招き、半導体装置の製造コストを増加させてしまう。
また、抵抗素子１０３を構成するポリシリコン膜中の不純物濃度を小さくせずに、かつ、抵抗素子１０３の厚さを薄くせずに、抵抗素子１０３の抵抗値を大きくしようとすると、抵抗素子１０３の長さ（電流が流れる方向に沿った長さ）を大きくする必要がある。これは、半導体装置において、抵抗素子１０３を配置するのに要する面積の増大を招くため、半導体装置の小型化（小面積化）の点で、不利となる。
＜主要な特徴と効果について＞
本実施の形態の主要な特徴のうちの一つは、ＳＯＩ基板を構成する半導体層ＳＭと、半導体層ＳＭ上に形成したエピタキシャル半導体層（半導体層ＥＰ）とにより、抵抗素子３を形成したことである。
具体的には、図２～図５に示すように、抵抗素子形成領域１Ｂに位置する半導体層ＳＭである半導体層ＳＭｂと、半導体層ＳＭｂ上に形成された半導体層ＥＰ（エピタキシャル半導体層）とにより、抵抗素子３が形成されている。半導体層ＥＰは、半導体層ＳＭｂ上に互いに離間して形成された２つの半導体部ＥＰ２ａ，ＥＰ２ｂを有している。半導体層ＳＭｂは、その上に半導体部ＥＰ２ａが形成された領域ＲＧ１ａ（第１接続部）と、その上に半導体部ＥＰ２ｂが形成された領域ＲＧ１ｂ（第２接続部）と、領域ＲＧ１ａと領域ＲＧ１ｂとの間に位置し、その上に半導体層ＥＰが形成されていない領域ＲＧ２（素子部）と、を有している。
本実施の形態では、抵抗素子３を構成する半導体層ＳＭｂは、その上に半導体層ＥＰが形成されていない領域ＲＧ２を有しており、この領域ＲＧ２によって、抵抗素子３の抵抗値を大きくすることができる。すなわち、領域ＲＧ２に位置する半導体層ＳＭｂ上には半導体層ＥＰが形成されておらず、領域ＲＧ２における抵抗素子３の厚さが各領域ＲＧ１ａ、ＲＧ１ｂにおける抵抗素子３の厚さよりも薄い。これにより、この領域ＲＧ２によって抵抗素子３の抵抗値を稼ぐことができる。具体的には、半導体層ＳＭｂの厚さＴ１（図２参照）は、ゲート電極ＧＥの厚さよりも薄く、好ましくは、３０ｎｍ以下（Ｔ１≦３０ｎｍ）である。領域ＲＧ２に位置し、かつ、その厚さＴ１が薄い（小さい）半導体層ＳＭｂを抵抗素子３の電流経路とすることで抵抗素子３の抵抗値を稼ぐことができ、この結果、抵抗素子３を構成する半導体層ＳＭｂ（特に領域ＲＧ２に位置する部分）の不純物濃度を高くしたとしても、この抵抗素子３の抵抗温度係数の上昇を抑制しつつ、抵抗素子３の抵抗値を大きくすることができる。半導体層ＳＭｂの領域ＲＧ２の不純物濃度を高くしたとしても、抵抗素子３の抵抗値を大きくすることができるため、抵抗素子３の抵抗温度係数を抑制することができる。これにより、半導体装置の環境温度の変化や、発熱などによる半導体装置の温度変化などに起因して、抵抗素子３の抵抗値が変化するのを抑制できるため、抵抗素子３を利用している回路の特性が変化してしまうのを抑制または防止でき、半導体装置の信頼性を向上させることができる。また、厚さＴ１が薄い半導体層ＳＭｂの領域ＲＧ２が、抵抗素子３の抵抗値を稼ぐことにより、要求される抵抗値を確保するのに必要な抵抗素子３の長さ（電流が流れる方向に沿った長さ）を抑制することができる。これにより、半導体装置において、抵抗素子３を配置するのに要する面積を抑制することができるため、半導体装置の小型化（小面積化）に有利となる。
各半導体部ＥＰ２ａ，ＥＰ２ｂおよび半導体層ＳＭｂの不純物濃度（特に半導体層ＳＭｂの領域ＲＧ２の不純物濃度）は、１×１０２１／ｃｍ３以上であることが好ましい。これにより、抵抗素子３の抵抗温度係数の上昇を的確に抑制することができる。なお、本実施の形態の不純物濃度は、例えば、ｎ型不純物濃度である。
例えば、抵抗素子を構成するシリコン領域中の不純物濃度が１×１０１９／ｃｍ３～１×１０２０／ｃｍ３程度である場合には、その抵抗素子の抵抗温度係数は１０００ｐｐｍ／℃以上となり、１００℃の温度変化により、抵抗値は１０％以上変化してしまう。このため、半導体層ＳＭｂの領域ＲＧ２の不純物濃度を、好ましくは１×１０２１／ｃｍ３以上とすることにより、抵抗素子３の抵抗値変化率を小さくすることができ、この結果、抵抗素子３の抵抗値の温度依存性を効果的に低くすることができる。例えば、抵抗素子３の抵抗温度係数を、１００ｐｐｍ／℃以下とすることができる。
また、ＭＩＳＦＥＴのソース・ドレイン領域（ｎ＋型半導体領域ＳＤ）を形成するためのイオン注入工程（上記イオン注入ＩＭ２に対応）で、各半導体部ＥＰ２ａ，ＥＰ２ｂおよび半導体層ＳＭｂにも不純物をイオン注入することができる。これにより、各半導体部ＥＰ２ａ，ＥＰ２ｂおよび半導体層ＳＭｂの不純物濃度（特に半導体層ＳＭｂの領域ＲＧ２の不純物濃度）を、ＭＩＳＦＥＴのソース・ドレイン領域（ｎ＋型半導体領域ＳＤ）の不純物濃度（本実施の形態では、ｎ型不純物濃度）と同程度とすることができ、例えば、１×１０２１／ｃｍ３以上とすることができる。これにより、半導体層ＳＭｂの領域ＲＧ２の不純物濃度を高めて、抵抗素子３の抵抗温度係数の上昇を抑制できるとともに、半導体層ＳＭｂの領域ＲＧ２に不純物をイオン注入する工程と、ソース・ドレイン領域（ｎ＋型半導体領域ＳＤ）を形成するためのイオン注入工程とを共通化することができ、半導体装置の製造工程数を抑制することができる。このため、半導体装置の製造コストを抑制することができる。
また、ＳＯＩ基板１の半導体層ＳＭを用いて、ＭＩＳＦＥＴ２と抵抗素子３とを形成しており、ＭＩＳＦＥＴ２のチャネル領域は、ゲート電極ＧＥの直下に位置する半導体層ＳＭａに形成される。このため、半導体層ＳＭｂの領域ＲＧ２の厚さＴ１は、ＭＩＳＦＥＴのゲート電極ＧＥの直下に位置する半導体層ＳＭａの厚さと同程度となる。半導体層ＳＭａおよび半導体層ＳＭｂのそれぞれの厚さは、３０ｎｍ以下が好ましく、３ｎｍ～３０ｎｍが好適である。
また、上記図７のように、抵抗素子３がバイアス電流生成部４で用いられる場合、抵抗素子３の抵抗値として、かなり大きな抵抗値が要求されることがある。例えば、２ｋΩ以上のシート抵抗が、抵抗素子３として要求されることがある。また、抵抗素子３がバイアス電流生成部４で用いられる場合、抵抗素子３の抵抗温度係数が小さいことが要求されることがある。本実施の形態では、領域ＲＧ２に位置し、かつ、その上に半導体層ＥＰが形成されない半導体層ＳＭｂが抵抗素子３の電流経路となることで、半導体層ＳＭｂ（特に領域ＲＧ２に位置する部分）の不純物濃度を高くしても、抵抗素子３の抵抗値を大きくすることができる。このため、抵抗素子３の抵抗値変化率を小さくしながら、抵抗素子３の抵抗値を大きくすることができるため、抵抗素子３をバイアス電流生成部４で用いた場合においても、半導体装置の信頼性を的確に向上させることができるとともに、抵抗素子３を配置するのに要する面積を抑制して、半導体装置の小型化（小面積化）を図ることができる。例えば、抵抗素子３として２ｋΩ以上のシート抵抗が要求される場合でも、抵抗素子３を配置するのに要する面積を抑制して、半導体装置の小型化（小面積化）を図ることができる。
ここで、本実施の形態とは異なり、半導体層ＳＭｂ上に半導体層ＥＰ（半導体部ＥＰ２ａ，ＥＰ２ｂ）を形成しなかった場合を仮定する。この場合は、プラグＰＧ２ａ，ＰＧ２ｂは、半導体部ＥＰ２ａ，ＥＰ２ｂではなく、半導体層ＳＭｂに接続されることになる。しかしながら、この場合は、コンタクトホールＣＴを形成する際に、半導体層ＳＭｂの厚さが薄いことから、コンタクトホールＣＴ２ａ，ＣＴ２ｂが半導体層ＳＭｂを突き抜けて（貫通して）しまうことが懸念される。コンタクトホールＣＴ２ａ，ＣＴ２ｂが半導体層ＳＭｂを突き抜けてしまうと、コンタクトホールＣＴ２ａ，ＣＴ２ｂの底部で絶縁層ＢＸが露出し、露出した絶縁層ＢＸもエッチングされることにより、コンタクトホールＣＴ２ａ，ＣＴ２ｂが絶縁層ＢＸを貫通する可能性がある。なぜなら、コンタクトホールＣＴを形成する際には、半導体層ＳＭに比べて絶縁膜Ｌ１がエッチングされやすい条件でエッチングを行うため、もしもコンタクトホールＣＴの底部で絶縁層ＢＸが露出される個所が発生すると、露出した絶縁層ＢＸはエッチングされやすいため、コンタクトホールＣＴが絶縁層ＢＸを貫通する可能性が生じるからである。コンタクトホールＣＴ２ａ，ＣＴ２ｂが絶縁層ＢＸを貫通してしまうと、プラグＰＧ２ａ，ＰＧ２ｂが絶縁層ＢＸを貫通して半導体基板ＳＢに接続されることになる。このため、コンタクトホールＣＴ２ａ，ＣＴ２ｂが絶縁層ＢＸに到達することは、防ぐ必要がある。
それに対して、本実施の形態では、半導体層ＳＭｂの領域ＲＧ１ａ上に半導体部ＥＰ２ａが形成され、半導体層ＳＭｂの領域ＲＧ１ｂ上に半導体部ＥＰ２ｂが形成されており、プラグＰＧ２ａは、半導体部ＥＰ２ａ上に配置されて半導体部ＥＰ２ａと電気的に接続され、プラグＰＧ２ｂは、半導体部ＥＰ２ｂ上に配置されて半導体部ＥＰ２ｂと電気的に接続されている。このため、コンタクトホールＣＴを形成する際に、コンタクトホールＣＴ２ａ，ＣＴ２ｂが半導体層ＥＰ，ＳＭｂを突き抜けて（貫通して）しまうことを的確に防止することができる。すなわち、コンタクトホールＣＴ２ａは半導体部ＥＰ２ａ上に形成されるため、コンタクトホールＣＴ２ａが絶縁層ＢＸに到達するには、半導体部ＥＰ２ａと半導体層ＳＭｂとの両方を貫通しなければならないため、半導体部ＥＰ２ａが存在している分、コンタクトホールＣＴ２ａが絶縁層ＢＸに到達することは困難になる。また、コンタクトホールＣＴ２ｂは半導体部ＥＰ２ｂ上に形成されるため、コンタクトホールＣＴ２ｂが絶縁層ＢＸに到達するには、半導体部ＥＰ２ｂと半導体層ＳＭｂとの両方を貫通しなければならないため、半導体部ＥＰ２ｂが存在している分、コンタクトホールＣＴ２ｂが絶縁層ＢＸに到達することは困難になる。このため、コンタクトホールＣＴを形成する際に、コンタクトホールＣＴ２ａ，ＣＴ２ｂが絶縁層ＢＸに到達してしまうのを防止することができる。従って、コンタクトホールＣＴ２ａ，ＣＴ２ｂが絶縁層ＢＸを貫通するのを的確に防止でき、それゆえ、プラグＰＧ２ａ，ＰＧ２ｂが絶縁層ＢＸを貫通して半導体基板ＳＢに接続されることを的確に防止することができる。これにより、半導体装置の信頼性を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。
また、本実施の形態とは異なり、半導体層ＳＭｂ上に半導体層ＥＰ（半導体部ＥＰ２ａ，ＥＰ２ｂ）を形成しなかった場合には、半導体層ＳＭｂに金属シリサイド層ＭＳが形成されることになるが、半導体層ＳＭｂの厚さが薄いことにより、金属シリサイド層ＭＳが上手く形成できなくなる虞がある。
それに対して、本実施の形態では、図２～図５に示すように、半導体層ＳＭｂ上に半導体部ＥＰ２ａ，ＥＰ２ｂが形成され、各半導体部ＥＰ２ａ，ＥＰ２ｂの表面（上層部）に金属シリサイド層ＭＳが形成されている。このため、抵抗素子形成領域１Ｂにおいて、半導体部ＥＰ２ａ，ＥＰ２ｂが存在する分、金属シリサイド層ＭＳを形成するのに用いられる半導体領域（ここでは半導体層ＥＰおよび半導体層ＳＭｂ）の厚さを厚くすることができるため、金属シリサイド層ＭＳを的確に形成することができる。
半導体層ＳＭｂ上に形成された半導体層ＥＰ（半導体部ＥＰ２ａ，ＥＰ２ｂ）の厚さは、例えば２０ｎｍ～６０ｎｍ程度とすることができる。
また、抵抗素子３を構成する半導体部ＥＰ２ａ，ＥＰ２ｂは、ＭＩＳＦＥＴ２のソース・ドレイン領域（ｎ＋型半導体領域ＳＤ）を構成する半導体層ＥＰ（半導体部ＥＰ１ａ，ＥＰ１ｂ）と、同工程でエピタキシャル成長法により形成することができる。このため、半導体部ＥＰ２ａ，ＥＰ２ｂを形成するためにエピタキシャル成長工程を追加する必要はない。抵抗素子形成領域１Ｂに半導体部ＥＰ２ａ，ＥＰ２ｂを形成するエピタキシャル成長工程と、ＭＩＳＦＥＴ形成領域１Ａに半導体層ＥＰを形成するエピタキシャル成長工程とを、共通化することができ、半導体装置の製造工程数を抑制することができる。このため、半導体装置の製造コストを抑制することができる。
また、本実施の形態では、各半導体部ＥＰ２ａ，ＥＰ２ｂのそれぞれの表面（上層部）に金属シリサイド層ＭＳを形成し、各プラグＰＧ２ａ，ＰＧ２ｂを金属シリサイド層ＭＳに接続している。これにより、金属シリサイド層ＭＳを形成せずに、各プラグＰＧ２ａ，ＰＧ２ｂを半導体部ＥＰ２ａ，ＥＰ２ｂに直接的に接続した場合に比べて、各プラグＰＧ２ａ，ＰＧ２ｂの接続抵抗を低減することができる。
また、半導体部ＥＰ２ａの上面において、金属シリサイド層ＭＳは、半導体部ＥＰ２ａの辺Ｈ１から所定の距離（例えば１０ｎｍ以上）、離間していることが好ましい。同様に、半導体部ＥＰ２ｂの上面において、金属シリサイド層ＭＳは、半導体部ＥＰ２ｂの辺Ｈ２から所定の距離（例えば１０ｎｍ以上）、離間していることが好ましい。これにより、絶縁膜ＺＭ２をパターニングして絶縁膜パターンＺＭＰ２を形成する際に、フォトマスクの位置合わせのずれなどが多少、生じたとしても、領域ＲＧ２に位置する半導体層ＳＭｂの表面に金属シリサイド層ＭＳが形成されてしまうのを防止することができる。これにより、フォトマスクの位置合わせのずれに対するマージンを確保することができるので、半導体装置の製造工程を行いやすくなり、工程管理が容易になる。
なお、半導体部ＥＰ２ａの上面の辺Ｈ１は、半導体部ＥＰ２ｂに対向する側の辺に対応し、また、半導体部ＥＰ２ｂの上面の辺Ｈ２は、半導体部ＥＰ２ａに対向する側の辺に対応している。
＜変形例＞
次に、本実施の形態の半導体装置の変形例について説明する。
図２７は、本実施の形態の第１変形例の半導体装置の要部断面図である。図２７には、上記図６に相当する断面（ＭＩＳＦＥＴ形成領域１Ａの断面）と、上記図２に相当する断面（抵抗素子形成領域１Ｂの断面）とが、示されている。
図２７（第１変形例）の場合は、ＭＩＳＦＥＴ形成領域１Ａにおいて、半導体基板ＳＢにｐ型半導体領域（ｐ型ウエル）ＰＷ１を形成している。ｐ型半導体領域ＰＷ１の不純物濃度（ｐ型不純物濃度）は、半導体基板ＳＢの不純物濃度（ｐ型不純物濃度）よりも高い。ｐ型半導体領域ＰＷ１は、絶縁層ＢＸと隣接している（接している）。ｐ型半導体領域ＰＷ１は、半導体層ＳＭａの下方にあり、ｐ型半導体領域ＰＷ１と半導体層ＳＭａとの間に絶縁層ＢＸが介在している。ｐ型半導体領域ＰＷ１に所定の電位を供給することにより、ＭＩＳＦＥＴ２のしきい値電圧を制御することができる。
半導体基板ＳＢにおいて、ｐ型半導体領域ＰＷ１の下に、ｐ型半導体領域ＰＷ１に隣接するように、ｎ型半導体領域ＮＷ１が形成されている。また、半導体基板ＳＢにおいて、素子分離領域ＳＴの下にｎ型半導体領域ＮＷ２が形成されており、ｐ型半導体領域ＰＷ１の側面は、素子分離領域ＳＴとｎ型半導体領域ＮＷ２とで囲まれている。これにより、ｐ型半導体領域ＰＷ１は、絶縁層ＢＸと素子分離領域ＳＴとｎ型半導体領域ＮＷ１，ＮＷ２とで囲まれた状態になるため、ＭＩＳＦＥＴ形成領域１Ａのｐ型半導体領域ＰＷ１と、抵抗素子形成領域１Ｂの半導体基板ＳＢとを電気的に分離することができる。
図２７（第１変形例）の場合は、抵抗素子形成領域１Ｂにおいては、半導体基板ＳＢにｐ型半導体領域ＰＷ１に相当するものは、形成していない。このため、抵抗素子形成領域１Ｂの半導体基板ＳＢにおいては、絶縁層ＢＸに隣接する領域の不純物濃度（ｐ型不純物濃度）は低く、例えば１×１０１６／ｃｍ３未満とすることができる。抵抗素子形成領域１Ｂの半導体基板ＳＢにおいては、絶縁層ＢＸに隣接する領域の不純物濃度（ｐ型不純物濃度）を低くしたことにより、抵抗素子形成領域１Ｂにおいて、半導体層ＳＭｂと半導体基板ＳＢとの間に形成され得る寄生容量を抑制することができる。
図２８は、本実施の形態の第２変形例の半導体装置の要部断面図であり、上記図２７に対応するものである。
図２８（第２変形例）の場合は、抵抗素子形成領域１Ｂにおいて、半導体基板ＳＢにｐ型半導体領域（ｐ型ウエル）ＰＷ２を形成している。ｐ型半導体領域ＰＷ２の不純物濃度（ｐ型不純物濃度）は、半導体基板ＳＢの不純物濃度（ｐ型不純物濃度）よりも高い。ｐ型半導体領域ＰＷ２は、絶縁層ＢＸと隣接している（接している）。ｐ型半導体領域ＰＷ２は、半導体層ＳＭｂの下方にあり、ｐ型半導体領域ＰＷ２と半導体層ＳＭｂとの間に絶縁層ＢＸが介在している。ｐ型半導体領域ＰＷ２の不純物濃度（ｐ型不純物濃度）は、例えば、１×１０１６／ｃｍ３～１×１０１８／ｃｍ３程度とすることができる。ｐ型半導体領域ＰＷ２の不純物濃度（ｐ型不純物濃度）とｐ型半導体領域ＰＷ１の不純物濃度（ｐ型不純物濃度）とを同じにすることもでき、その場合は、ｐ型半導体領域ＰＷ２とｐ型半導体領域ＰＷ１とを同じイオン注入工程により、形成することができる。ｐ型半導体領域ＰＷ２に所定の電位を供給することにより、抵抗素子３の抵抗値を制御（変化）することができる。それ以外は、図２８の第２変形例は、図２７の第１変形例とほぼ同様である。
図２９は、本実施の形態の第３変形例の半導体装置の要部断面図であり、上記図２７に対応するものである。
図２９（第３変形例）の場合は、半導体基板ＳＢにおいて、ｐ型半導体領域ＰＷ２の下に、ｐ型半導体領域ＰＷ２に隣接するように、ｎ型半導体領域ＮＷ３が形成されている。また、半導体基板ＳＢにおいて、素子分離領域ＳＴの下にｎ型半導体領域ＮＷ２が形成されており、ｐ型半導体領域ＰＷ２の側面は、素子分離領域ＳＴとｎ型半導体領域ＮＷ２とで囲まれている。これにより、ｐ型半導体領域ＰＷ２は、絶縁層ＢＸと素子分離領域ＳＴとｎ型半導体領域ＮＷ２，ＮＷ３とで囲まれた状態になるため、ＭＩＳＦＥＴ形成領域１Ａのｐ型半導体領域ＰＷ１と、抵抗素子形成領域１Ｂの半導体基板ＳＢ（ｐ型半導体領域ＰＷ２）とを、より的確に、電気的に分離することができる。それ以外は、図２９の第３変形例は、図２８の第２変形例とほぼ同様である。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１ ＳＯＩ基板
１Ａ ＭＩＳＦＥＴ形成領域
１Ｂ 抵抗素子形成領域
２ ＭＩＳＦＥＴ
３ 抵抗素子
４ バイアス電流生成部
１０３ 抵抗素子
ＢＸ 絶縁層
ＣＴ，ＣＴ２ａ，ＣＴ２ｂ コンタクトホール
ＣＰ 絶縁膜
ＥＰ 半導体層
ＥＰ１ａ，ＥＰ１ｂ，ＥＰ１ｃ，ＥＰ１ｄ 半導体部
ＥＸ ｎ－型半導体領域
ＧＥ ゲート電極
ＧＦ ゲート絶縁膜
Ｌ１，Ｌ２ 絶縁膜
ＬＭ１ 積層体
Ｍ１，Ｍ１ａ，Ｍ１ｂ 配線
ＭＳ 金属シリサイド層
ＮＷ１，ＮＷ２，ＮＷ３ ｎ型半導体領域
ＰＧ，ＰＧ１ａ，ＰＧ１ｂ，ＰＧ２ａ，ＰＧ２ｂ，ＰＧ１０２ａ，ＰＧ１０２ｂ プラグ
ＰＷ１，ＰＷ２ ｐ型半導体領域
ＲＧ１ａ，ＲＧ１ｂ，ＲＧ２ 領域
ＲＰ１，ＲＰ２ フォトレジストパターン
ＳＢ 半導体基板
ＳＤ ｎ＋型半導体領域
ＳＭ，ＳＭａ，ＳＭｂ 半導体層
ＳＴ 素子分離領域
ＳＴ１ 素子分離溝
ＳＷ１，ＳＷ２ サイドウォールスペーサ
ＺＭ１，ＺＭ２ 絶縁膜
ＺＭＰ１，ＺＭＰ２ 絶縁膜パターン

Claims (19)

  1. 基板と、前記基板の第１領域に形成された抵抗素子と、前記基板の第２領域に形成されたＭＩＳＦＥＴと、を備える半導体装置であって、
    前記基板は、支持基板、前記支持基板上の絶縁層、および前記絶縁層上の半導体層を有し、
    前記抵抗素子は、
    前記第１領域に位置する前記半導体層と、
    前記第１領域に位置する前記半導体層上に形成されたエピタキシャル半導体層と、
    からなり、
    前記エピタキシャル半導体層は、
    前記第１領域に位置する前記半導体層上に形成された第１半導体部と、
    前記第１領域に位置する前記半導体層上に形成され、かつ、前記第１半導体部から離間した第２半導体部と、
    を有し、
    前記第１領域に位置する前記半導体層は、
    その上に前記第１半導体部が形成された第１接続部と、
    その上に前記第２半導体部が形成された第２接続部と、
    前記第１接続部と前記第２接続部の間に位置し、かつ、その上に前記エピタキシャル半導体層が形成されていない素子部と、
    を有し、
    前記素子部の不純物濃度は、１×１０ ２１ ／ｃｍ ３ 以上である、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１半導体部および前記第２半導体部のそれぞれの表面に、金属シリサイド層が形成されている、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記基板に形成され、前記半導体層および前記絶縁層を貫通して底部が前記支持基板に達する素子分離領域を更に備え、
    前記第１領域に位置する前記半導体層は、平面視において、周囲を前記素子分離領域により囲まれている、半導体装置。
  4. 請求項３記載の半導体装置において、
    前記第２領域に位置する前記半導体層は、平面視において、周囲を前記素子分離領域により囲まれており、
    前記第１領域に位置する前記半導体層と、前記第２領域に位置する前記半導体層とは、前記素子分離領域により離間されている、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記エピタキシャル半導体層は、前記第２領域に位置する前記半導体層上にも形成されており、
    前記エピタキシャル半導体層は、
    前記第２領域に位置する前記半導体層上に形成された第３半導体部と、
    前記第２領域に位置する前記半導体層上に形成され、かつ、前記第３半導体部から離間した第４半導体部と、
    を有し、
    前記ＭＩＳＦＥＴは、前記第２領域に位置する前記半導体層上にゲート絶縁膜を介して形成されたゲート電極を有し、
    前記ＭＩＳＦＥＴのソース領域は、前記第２領域に位置する前記半導体層および前記第３半導体部に形成され、
    前記ＭＩＳＦＥＴのドレイン領域は、前記第２領域に位置する前記半導体層および前記第４半導体部に形成されている、半導体装置。
  6. 請求項５記載の半導体装置において、
    前記ゲート電極は、平面視において、前記第３半導体部と前記第４半導体部との間に配置されている、半導体装置。
  7. 請求項５記載の半導体装置において、
    前記素子部の不純物濃度は、前記ソース領域および前記ドレイン領域のそれぞれの不純物濃度と同じである、半導体装置。
  8. 請求項７記載の半導体装置において、
    前記ソース領域および前記ドレイン領域のそれぞれの不純物濃度は、１×１０２１／ｃｍ３以上である、半導体装置。
  9. 請求項５記載の半導体装置において、
    前記素子部の厚さは、前記ゲート電極の厚さよりも薄い、半導体装置。
  10. 請求項９記載の半導体装置において、
    前記素子部の厚さは、前記ゲート電極の下の前記半導体層の厚さと同じである、半導体装置。
  11. 請求項１０記載の半導体装置において、
    前記素子部の厚さは、３０ｎｍ以下である、半導体装置。
  12. 請求項１０記載の半導体装置において、
    前記素子部の厚さは、３ｎｍ～３０ｎｍである、半導体装置。
  13. 請求項１記載の半導体装置において、
    前記素子部の厚さは、３０ｎｍ以下である、半導体装置。
  14. 請求項１記載の半導体装置において、
    前記素子部の厚さは、３ｎｍ～３０ｎｍである、半導体装置。
  15. 請求項１記載の半導体装置において、
    前記基板上に、前記半導体層および前記エピタキシャル半導体層を覆うように形成された層間絶縁膜を更に備え、
    前記層間絶縁膜には、複数の導電性プラグが埋め込まれており、
    前記複数の導電性プラグは、前記第１半導体部上に形成され、かつ、前記第１半導体部と電気的に接続された第１プラグと、前記第２半導体部上に形成され、かつ、前記第２半導体部と電気的に接続された第２プラグと、を含んでいる、半導体装置。
  16. 請求項１５記載の半導体装置において、
    前記第１半導体部および前記第２半導体部のそれぞれの表面に、金属シリサイド層が形成されており、
    前記第１プラグは、前記第１半導体部の表面に形成された前記金属シリサイド層と接し、
    前記第２プラグは、前記第２半導体部の表面に形成された前記金属シリサイド層と接している、半導体装置。
  17. 請求項１６記載の半導体装置において、
    前記第１領域に位置する前記半導体層の表面には、金属シリサイド層は形成されていない、半導体装置。
  18. 支持基板と、
    前記支持基板上に形成された絶縁層と、
    前記絶縁層上に形成された半導体層と、
    前記半導体層上に形成されたエピタキシャル半導体層と、
    を有し、
    前記エピタキシャル半導体層は、
    前記半導体層上に形成された第１半導体部と、
    前記半導体層上に形成され、かつ、前記第１半導体部から離間した第２半導体部と、
    を有し、
    前記半導体層は、
    その上に前記第１半導体部が形成された第１接続部と、
    その上に前記第２半導体部が形成された第２接続部と、
    前記第１接続部と前記第２接続部の間に位置し、かつ、その上に前記エピタキシャル半導体層が形成されていない素子部と、
    を有し、
    前記素子部の厚さは、３０ｎｍ以下であり、
    前記素子部の不純物濃度は、１×１０２１／ｃｍ３以上である、半導体装置。
  19. 請求項１８記載の半導体装置において、
    前記素子部の厚さは、３ｎｍ～３０ｎｍである、半導体装置。
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