JP6673806B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、例えば、ＳＯＩ基板を用いた半導体装置に好適に利用できるものである。
半導体装置を製造するには、半導体基板に素子分離領域を形成し、素子分離領域で規定された半導体基板の活性領域にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子を形成し、半導体基板上に多層配線構造を形成する。また、半導体基板としてＳＯＩ基板を用いる技術がある。
特開２０１５−２７０６８号公報（特許文献１）は、ＳＯＩ基板を用いたＭＩＳＦＥＴに関し、ＳＯＩ基板は、支持基板１と、支持基板１上に形成されたＢＯＸ層２ａと、ＢＯＸ層２ａ上に形成されたＳＯＩ層３ａを有する。例えば、図１１では、支持基板１のｎ型ウェル５上のＳＯＩ層３ａに複数のｐチャネル型ＭＩＳＦＥＴＱＰ５が形成され、ｎ型ウェル５には、第１配線１６により、基板バイアスＶｂｐが印加されている。
特開２０１５−２７０６８号公報
ＳＯＩ基板を用いて製造する半導体装置において、信頼性を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、主面と裏面とを有する半導体基板と、半導体基板の主面に形成された第１導電型の第１半導体領域と、第１半導体領域内において、周囲を素子分離領域で規定された第１活性領域および第２活性領域と、第１活性領域内において、半導体基板の主面上に、第１絶縁膜を介して形成された第１半導体層と、第１半導体層の表面に第１ゲート絶縁膜を介して形成された第１ゲート電極と、第１ゲート電極の側壁上に形成された第１サイドウォールスペーサと、第１ゲート電極の両端において、第１半導体層上に形成された第１エピタキシャル層と、第１ゲート電極の両端において、第１半導体層と第１エピタキシャル層とに形成された第１導電型とは反対導電型である第２導電型の第２半導体領域および第３半導体領域と、第１活性領域内において、第１絶縁膜の下に形成された第１導電型の第４半導体領域と、第２活性領域において、第１半導体領域の表面に形成された第１シリサイド層と、第１ゲート電極を覆う層間絶縁膜と、層間絶縁膜上に形成された第１電源配線と、を有し、平面視にて、第２活性領域は、第１方向に延在し、平面視にて、第１電源配線は、第２活性領域と重なって、第１方向に延在し、第１電源配線は、第２半導体領域に接続されており、第１ゲート電極は、第１方向に直交する第２方向に延在し、第１活性領域と第２活性領域との間の前記素子分離領域に乗り上げている。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
関連技術における半導体装置の平面図である。 図１のＡ−Ａ線およびＢ−Ｂ線に沿う断面図である。 実施の形態１の半導体装置の平面図である。 図３のＡ部の詳細平面図である。 図４のＣ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線およびＦ−Ｆ線に沿う断面図である。 実施の形態１である半導体装置の製造工程中の断面図である。 図６に続く半導体装置の製造工程中の断面図である。 図７に続く半導体装置の製造工程中の断面図である。 図８に続く半導体装置の製造工程中の断面図である。 図９に続く半導体装置の製造工程中の断面図である。 図１０に続く半導体装置の製造工程中の断面図である。 図１１に続く半導体装置の製造工程中の断面図である。 図１２に続く半導体装置の製造工程中の断面図である。 図１３に続く半導体装置の製造工程中の断面図である。 図１４に続く半導体装置の製造工程中の断面図である。 図１５に続く半導体装置の製造工程中の断面図である。 図１６に続く半導体装置の製造工程中の断面図である。 図１７に続く半導体装置の製造工程中の断面図である。 実施の形態２の半導体装置の平面図である。 図１９のＢ部の詳細平面図である。 図２０のＧ−Ｇ線、Ｈ−Ｈ線、Ｉ−Ｉ線、Ｊ−Ｊ線、Ｋ−Ｋ線、および、Ｌ−Ｌ線に沿う断面図である。 実施の形態２の半導体装置の製造工程中の断面図である。 実施の形態３の半導体装置の平面図である。 実施の形態４の半導体装置の平面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
＜関連技術の説明＞
図１は、関連技術における半導体装置の平面図である。図２は、図１のＡ−Ａ線およびＢ−Ｂ線に沿う断面図である。Ａ−Ａ線に沿う断面図をＡＡ領域に、Ｂ−Ｂ線に沿う断面図をＢＢ領域に示している。
図１に示すように、関連技術における半導体装置は、ＳＯＩ（Silicon On Insulator）基板１に形成されたｎ型ＭＩＳＦＥＴＱｎ１およびＱｎ２ならびにｐ型ＭＩＳＦＥＴＱｐ１およびＱｐ２を有する。後述するが、ＳＯＩ基板１は、支持基板としての半導体基板（支持基板）ＳＢと、半導体基板ＳＢの主面上に形成された絶縁層（埋め込み絶縁膜）ＢＸと、絶縁層ＢＸの上面上に形成された半導体層ＳＭと、を有している。そして、ｎ型ＭＩＳＦＥＴＱｎ１およびＱｎ２、ならびに、ｐ型ＭＩＳＦＥＴＱｐ１およびＱｐ２は、半導体層ＳＭに形成された薄膜ＳＯＩ型ＭＩＳＦＥＴであり、完全空乏型のＭＩＳＦＥＴである。
図１に示すように、Ｙ方向において、上から下向きに順に、ＮＭＯＳ領域ＮＭＯＳ１／ＰＭＯＳ領域ＰＭＯＳ１／ＰＭＯＳ領域ＰＭＯＳ２／ＮＭＯＳ領域ＮＭＯＳ２が配置されている。ＮＭＯＳ領域ＮＭＯＳ１およびＮＭＯＳ２、ならびに、ＰＭＯＳ領域ＰＭＯＳ１およびＰＭＯＳ２は、Ｙ方向に所望の高さを有し、Ｘ方向（Ｙ方向と直交）に所望の長さを有している。つまり、Ｘ方向に延在している。ＮＭＯＳ領域ＮＭＯＳ１およびＮＭＯＳ２には、それぞれ、複数のｎ型ＭＩＳＦＥＴＱｎ１およびＱｎ２が、Ｘ方向に並んで配置され、ＰＭＯＳ領域ＰＭＯＳ１およびＰＭＯＳ２には、それぞれ、複数のｐ型ＭＩＳＦＥＴＱｐ１およびＱｐ２が、Ｘ方向に並んで配置されている。ｎ型ＭＩＳＦＥＴＱｎ１およびＱｎ２は、その周囲を素子分離領域ＳＴＩで囲まれた活性領域ＡＣＴＮ１およびＡＣＴＮ２に形成されており、ｐ型ＭＩＳＦＥＴＱｐ１およびＱｐ２は、その周囲を素子分離領域ＳＴＩで囲まれた活性領域ＡＣＴＰ１およびＡＣＴＰ２に形成されている。
ＰＭＯＳ領域ＰＭＯＳ１およびＰＭＯＳ２の間には、Ｘ方向に延在する電源電位配線領域ＶＤＤＲおよびｎ型タップ領域ＮＴＡＰＲが設けられ、Ｘ方向に延在する電源電位配線ＶＤＤおよびｎ型タップＮＴＡＰが配置されている。また、ＮＭＯＳ領域ＮＭＯＳ１の上側およびＮＭＯＳ領域ＮＭＯＳ２の下側には、Ｘ方向に延在する基準電位配線領域ＶＳＳＲおよびｐ型タップ領域ＰＴＡＰＲが設けられ、Ｘ方向に延在する基準電位配線ＶＳＳおよびｐ型タップＰＴＡＰが配置されている。
ＰＭＯＳ領域ＰＭＯＳ１およびＰＭＯＳ２、ならびに、電源電位配線領域ＶＤＤＲは、Ｘ方向に延在するｎ型ウェル領域（ｎ型半導体領域）ＮＷ１上に設けられている。つまり、複数のｐ型ＭＩＳＦＥＴＱｐ１およびＱｐ２は、ｎ型ウェル領域ＮＷ１上（言い換えると、ｎ型ウェル領域ＮＷ１内）に形成されている。そして、ＮＭＯＳ領域ＮＭＯＳ１および基準電位配線領域ＶＳＳＲは、Ｘ方向に延在するｐ型ウェル領域（ｐ型半導体領域）ＰＷ１上に、ＮＭＯＳ領域ＮＭＯＳ２および基準電位配線領域ＶＳＳＲは、Ｘ方向に延在するｐ型ウェル領域ＰＷ２上に、設けられている。つまり、複数のｎ型ＭＩＳＦＥＴＱｎ１は、ｐ型ウェル領域ＰＷ１上（言い換えると、ｐ型ウェル領域ＰＷ１内）に形成されており、複数のｎ型ＭＩＳＦＥＴＱｎ２は、ｐ型ウェル領域ＰＷ２上（言い換えると、ｐ型ウェル領域ＰＷ２内）に形成されている。
ｎ型ウェル領域ＮＷ１内には、電源電位配線ＶＤＤと重なるように、Ｘ方向に延在する活性領域ＡＣＴＮＴが配置されており、電源電位配線ＶＤＤは、プラグ電極ＰＧを介して、ｎ型ウェル領域ＮＷ１に接続され、電源電位をｎ型ウェル領域ＮＷ１に給電することができる。つまり、活性領域ＡＣＴＮでは、絶縁膜ＢＸと半導体層ＳＭとが除去されている。
次に、図２を用いて、関連技術における半導体装置の断面構造について説明する。半導体基板ＳＢの主面には、ｎ型ウェル領域ＮＷ１が形成されており、ｎ型ウェル領域ＮＷ１内の活性領域ＡＣＴＰ１、ＡＣＴＰ２およびＡＣＴＮＴを規定するように素子分離領域（素子分離膜）ＳＴＩが形成されている。ｎ型ウェル領域ＮＷ１は、素子分離領域ＳＴＩよりも深く、活性領域ＡＣＴＰ１、ＡＣＴＰ２およびＡＣＴＮＴ内のｎ型ウェル領域ＮＷ１は、互いに繋がっている。活性領域ＡＣＴＰ１、ＡＣＴＰ２およびＡＣＴＮＴ内において、ｎ型ウェル領域ＮＷ１の主面には、ｎ型の半導体領域ＧＮが形成されている。
図２のＡＡ領域に示すように、ｐ型ＭＩＳＦＥＴＱｐ１は、活性領域ＡＣＴＰ１内であって、半導体基板１の主面上に絶縁層ＢＸを介して形成された半導体層ＳＭに形成されている。ｐ型ＭＩＳＦＥＴＱｐ１は、半導体層ＳＭ上にゲート絶縁膜ＧＦを介して形成されたゲート電極Ｇ１と、ゲート電極Ｇ１の両側に配置されたｐ−型半導体領域ＥＸＰおよびｐ＋型半導体領域ＳＤＰと、を有する。ＡＡ領域は、ｐ型ＭＩＳＦＥＴＱｐ１のゲート長方向の断面図である。
ゲート電極Ｇ１の一端側のｐ−型半導体領域ＥＸＰおよびｐ＋型半導体領域ＳＤＰが、ｐ型ＭＩＳＦＥＴＱｐ１のソース領域となり、他端側のｐ−型半導体領域ＥＸＰおよびｐ＋型半導体領域ＳＤＰが、ドレイン領域となる。ソース領域とドレイン領域の間の半導体領域ＳＭがチャネル形成領域である。ｐ＋型半導体領域ＳＤＰは、半導体層ＳＭと、半導体層ＳＭの主面上に形成されたエピタキシャル層ＥＰとに跨って形成されている。ｐ−型半導体領域ＥＸＰは、ｐ＋型半導体領域ＳＤＰとチャネル形成領域との間であって、半導体層ＳＭに形成されている。
図２のＢＢ領域は、ｐ型ＭＩＳＦＥＴＱｐ１およびＱｐ２のゲート幅方向の断面図である。ｐ型ＭＩＳＦＥＴＱｐ１およびＱｐ２の間には、ｎ型タップ領域ＮＴＡＰＲが設けられている。ｎ型ウェル領域ＮＷ１の主面が露出した活性領域ＡＣＴＮＴをｎ型タップＮＴＡＰと呼ぶ。つまり、ｎ型タップＮＴＡＰでは、半導体基板ＳＢ上の絶縁膜ＢＸおよび半導体層ＳＭが除去され、ｎ型ウェル領域ＮＷ１の主面が露出している。素子分離領域ＳＴＩに囲まれたｎ型タップＮＴＡＰでは、ｎ型ウェル領域ＮＷ１の主面に、ｎ型の半導体領域ＧＮが形成され、その上にはエピタキシャル層ＥＰが形成されている。そして、エピタキシャル層ＥＰにはｎ＋型半導体領域ＳＤＮが形成されている。
ここで、ｎ型タップＮＴＡＰを規定する素子分離領域ＳＴＩ上には、例えば、活性領域ＡＣＴＰ１上に配置されたゲート電極Ｇ１の端部が乗り上げている。そして、素子分離領域ＳＴＩのｎ型タップＮＴＡＰ側の肩部には、窪みＤＴが発生しており、その影響で、エピタキシャル層ＥＰの上面は下面より広がっている。つまり、エピタキシャル層ＥＰの上面（言い換えると、側面）が、窪みＤＴが無い場合に比べ、ゲート電極Ｇ１に接近するため、ゲート電極Ｇ１とｎ型ウェル領域ＮＷ１間で短絡または耐圧劣化が発生することが、本願発明者の検討により判明した。つまり、関連技術の半導体装置において、信頼性が低下することが判明した。なお、ゲート電極Ｇ２とｎ型ウェル領域ＮＷ１間でも同様の問題が発生することも判明している。
ここで、素子分離領域ＳＴＩに窪みＤＴが発生しても短絡または耐圧劣化が発生しない程度に、ゲート電極Ｇ１およびＧ２をｎ型タップＮＴＡＰから離間させることも出来るが、この場合、半導体装置の面積が増大するというデメリットが発生する。
次に、上記関連技術の問題を解決した本実施の形態１について説明する。
＜実施の形態１における半導体装置の構成＞
本実施の形態１の半導体装置は、上記関連技術の半導体装置と比較して、ｎ型タップ領域ＮＴＡＰＲにエピタキシャル層ＥＰが設けられていない点が相違しており、その他は同様である。従って、上記関連技術の半導体装置の説明は、本実施の形態１の半導体装置の説明として流用することができ、重複する説明は省略する。
図３は、本実施の形態１の半導体装置の平面図である。図４は、図３のＡ部の詳細平面図である。図５は、図４のＣ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線およびＦ−Ｆ線に沿う断面図である。
本実施の形態１の半導体装置は、図３に示すように、ＳＯＩ基板上に複数のＮＭＯＳ領域ＮＭＯＳ０、ＮＭＯＳ１、ＮＭＯＳ２およびＮＭＯＳ３、ならびに、複数のＰＭＯＳ領域ＰＭＯＳ１、ＰＭＯＳ２、ＰＭＯＳ３およびＰＭＯＳ４を有する。そして、Ｙ方向において、上から下向きに順に、ＮＭＯＳ領域ＮＭＯＳ０／ＮＭＯＳ領域ＮＭＯＳ１／ＰＭＯＳ領域ＰＭＯＳ１／ＰＭＯＳ領域ＰＭＯＳ２／ＮＭＯＳ領域ＮＭＯＳ２／ＮＭＯＳ領域ＮＭＯＳ３／ＰＭＯＳ領域ＰＭＯＳ３／ＰＭＯＳ領域ＰＭＯＳ４が配置されている。ＮＭＯＳ領域ＮＭＯＳ０およびＮＭＯＳ３には、ＮＭＯＳ領域ＮＭＯＳ１およびＮＭＯＳ２と同様に複数のｎ型ＭＩＳＦＥＴが形成されている。また、ＰＭＯＳ領域ＰＭＯＳ３およびＰＭＯＳ４には、ＰＭＯＳ領域ＰＭＯＳ１およびＰＭＯＳ２と同様に複数のｐ型ＭＩＳＦＥＴが形成されている。複数のＮＭＯＳ領域ＮＭＯＳ０、ＮＭＯＳ１、ＮＭＯＳ２およびＮＭＯＳ３に形成されたｎ型ＭＩＳＦＥＴ、ならびに、複数のＰＭＯＳ領域ＰＭＯＳ１、ＰＭＯＳ２、ＰＭＯＳ３およびＰＭＯＳ４に形成されたｐ型ＭＩＳＦＥＴは、いずれも、前述の薄膜ＳＯＩ型ＭＩＳＦＥＴである。これらの薄膜ＳＯＩ型ＭＩＳＦＥＴは、後述するｎ型ＭＩＳＦＥＴＱｎ１またはｐ型ＭＩＳＦＥＴＱｐ１と同様の構造である。
Ｘ方向に延在するｐ型ウェル領域ＰＷ１には、Ｙ方向に、順に、ＮＭＯＳ領域ＮＭＯＳ０／基準電位配線領域ＶＳＳＲ／ＮＭＯＳ領域ＮＭＯＳ１が配置されており、基準電位配線領域ＶＳＳＲと重なって、Ｘ方向に延在するｐ型タップ領域ＰＴＡＰＲが配置されている。ｐ型タップ領域ＰＴＡＰＲは、ｐ型ウェル領域ＰＷ１に所望の電位（例えば、基準電位または負電圧）を供給するための給電領域である。
Ｘ方向に延在するｎ型ウェル領域ＮＷ１には、Ｙ方向に、順に、ＰＭＯＳ領域ＰＭＯＳ１／電源電位配線領域ＶＤＤＲ／ＰＭＯＳ領域ＰＭＯＳ２が配置されており、電源電位配線領域ＮＤＤＲと重なって、Ｘ方向に延在するｎ型タップ領域ＮＴＡＰＲが配置されている。ｎ型タップ領域ＮＴＡＰＲは、ｎ型ウェル領域ＮＷ１に所望の電位（電源電位または負電圧）を供給するための給電領域である。
ｐ型ウェル領域ＰＷ２およびｎ型ウェル領域ＮＷ２も、ｐ型ウェル領域ＰＷ１およびｎ型ウェル領域ＮＷ１と同様である。また、図３に示すように、Ｙ方向において、ｐ型ウェル領域ＰＷ１およびＰＷ２、ならびに、ｎ型ウェル領域ＮＷ１およびＮＷ２は、互いに隣接している。
例えば、電源電位配線領域ＶＤＤＲと基準電位配線領域ＶＳＳＲに挟まれたＰＭＯＳ領域ＰＭＯＳ１のｐ型ＭＩＳＦＥＴおよびＮＭＯＳ領域ＮＭＯＳ１のｎ型ＭＩＳＦＥＴで、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）構成の論理回路が構成される。
図４は、図３のＡ部の詳細平面図であるが、前述の図１と同様であり、その説明は省略する。図５では、図４のＣ−Ｃ線に沿う断面図をＣＣ領域に、Ｄ−Ｄ線に沿う断面図をＤＤ領域に、Ｅ−Ｅ線に沿う断面図をＥＥ領域に、Ｆ−Ｆ線に沿う断面図をＦＦ領域に示している。ＣＣ領域は、ｎ型ＭＩＳＦＥＴＱｎ１のゲート長方向の断面図（つまり、ＮＭＯＳ領域ＮＭＯＳ１の断面図）、ＤＤ領域は、ｐ型タップ領域ＰＴＡＰＲ、ＥＥ領域は、ｐ型ＭＩＳＦＥＴＱｐ１のゲート長方向の断面図（つまり、ＰＭＯＳ領域ＰＭＯＳ１の断面図）、ＦＦ領域は、ｎ型タップ領域ＮＴＡＰＲを示している。
図５に示すように、半導体基板ＳＢの主面に設けられたｎ型ウェル領域ＮＷ１内には、ｐ型ＭＩＳＦＥＴＱｐ１およびｎ型タップ領域ＮＴＡＰＲが形成されている。ＥＥ領域のｐ型ＭＩＳＦＥＴＱｐ１は、活性領域ＡＣＴＰ１内であって、半導体基板１の主面上に絶縁層ＢＸを介して形成された半導体層ＳＭに形成されている。ｐ型ＭＩＳＦＥＴＱｐ１は、半導体層ＳＭ上にゲート絶縁膜ＧＦを介して形成されたゲート電極Ｇ１と、ゲート電極Ｇ１の両側に配置されたソース領域およびドレイン領域を有する。ソース領域およびドレイン領域は、それぞれ、ｐ−型半導体領域ＥＸＰおよびｐ＋型半導体領域ＳＤＰで構成されている。ｐ−型半導体領域ＥＸＰは、半導体層ＳＭに形成され、ｐ＋型半導体領域ＳＤＰは、半導体層ＳＭと、その上のエピタキシャル層ＥＰとに跨って形成されている。ゲート電極Ｇ１の側壁上には、絶縁膜ＩＬ１を介してサイドウォールスペーサＳＷ２が形成されている。絶縁膜ＩＬ１およびサイドウォールスペーサＳＷ２を纏めてサイドウォールスペーサと呼ぶこともできる。ゲート電極Ｇ１とｐ＋型半導体領域ＳＤＰとは、サイドウォールスペーサで分離または離間されている。サイドウォールスペーサの下にｐ−型半導体領域ＥＸＰが形成されている。
エピタキシャル層ＥＰは、サイドウォールスペーサと素子分離領域ＳＴＩによって規定された領域に形成されており、エピタキシャル層ＥＰの主面（言い換えると、ｐ＋型半導体領域ＳＤＰの主面）には、シリサイド層（金属シリサイド層）ＳＬが形成されている。また、ゲート電極Ｇ１の主面にもシリサイド層ＳＬが形成されている。ソース領域およびドレイン領域のシリサイド層ＳＬは、プラグ電極ＰＧを介して配線Ｍ１に接続されている。
また、半導体層ＳＭ内であって、一対のｐ−型半導体領域ＥＸＰ間に位置するチャネル形成領域の下には、絶縁層ＢＸを介在して、ｎ型の半導体領域ＧＮが、ｎ型ウェル領域ＮＷ１の主面に形成されている。ｎ型の半導体領域ＧＮは、ｐ型ＭＩＳＦＥＴＱｐ１の閾値を調整するための領域である。
ｎ型タップ領域ＮＴＡＰＲ（ＦＦ領域）では、素子分離領域ＳＴＩに囲まれた活性領域ＡＣＴＮＴ内において、ｎ型ウェル領域ＮＷ１の主面にｎ＋型半導体領域ＳＤＮが形成され、ｎ＋型半導体領域ＳＤＮの主面にはシリサイド層ＳＬが形成されている。ｎ型ウェル領域ＮＷ１は、シリサイド層ＳＬに接触するプラグ電極ＰＧを介して電源電位配線ＶＤＤに接続されている。つまり、電源電位配線ＶＤＤから供給される電源電位は、プラグ電極ＰＧ、シリサイド層ＳＬ、および、ｎ＋型半導体領域ＳＤＮを介してｎ型ウェル領域ＮＷ１に供給される。
図５に示すように、ｎ型ウェル領域ＮＷ１の主面上には、エピタキシャル層ＥＰは形成されていないので、前述の関連技術とは異なり、ｎ＋型半導体領域ＳＤＮが素子分離領域ＳＴＩの窪みＤＴ上に乗り上げることがない。従って、ｎ＋型半導体領域ＳＤＮとゲート電極Ｇ１またはＧ２が接近することはなく、ゲート電極Ｇ１またはＧ２とｎ型ウェル領域ＮＷ１間の短絡または耐圧劣化を防止することができる。
本実施の形態１では、ｎ型タップ領域ＮＴＡＰＲにおいて、ｎ型ウェル領域ＮＷ１（言い換えると、半導体基板ＳＢ）の主面上にエピタキシャル層ＥＰを形成していない。従って、図５に示すように、活性領域ＡＣＴＮＴにおけるシリサイド層ＳＬの下面（シリサイド層ＳＬとｎ＋型半導体領域ＳＤＮとの界面とも言える）は、活性領域ＡＣＴＰ１における絶縁層ＢＸの下面（絶縁層ＢＸと半導体層ＧＮまたはｎ型ウェル領域ＮＷ１との界面とも言える）と等しいか、または、ｄ１だけ低い（半導体基板ＳＢの裏面に近い）という特徴を有する。エピタキシャル層ＥＰを形成しない場合、シリサイド層ＳＬの形成時に半導体基板ＳＢの一部が、シリサイド層ＳＬ形成用の金属膜と反応するため、当所の主面から後退（低下）するからである。ここで、半導体基板ＳＢの裏面とは、ｎ型ウェル領域ＮＷ１（または、素子分離領域ＳＴＩ）が形成された主面と反対側の面である。
また、図５に示すように、半導体基板ＳＢの主面に設けられたｐ型ウェル領域ＰＷ１内には、ｎ型ＭＩＳＦＥＴＱｎ１およびｐ型タップ領域ＰＴＡＰＲが形成されている。ＣＣ領域のｎ型ＭＩＳＦＥＴＱｎ１の構造は、上記のｐ型ＭＩＳＦＥＴＱｐ１と同様であり、その説明を流用できる。ただし、ｎ型ＭＩＳＦＥＴＱｎ１のソース領域およびドレイン領域は、それぞれ、ｎ−型半導体領域ＥＸＮおよびｎ＋型半導体領域ＳＤＮで構成されている。また、半導体層ＳＭ内であって、一対のｎ−型半導体領域ＥＸＮ間に位置するチャネル形成領域の下には、絶縁層ＢＸを介在して、ｐ型の半導体領域ＧＰが、ｐ型ウェル領域ＰＷ１の主面に形成されている。ｐ型の半導体領域ＧＰは、ｎ型ＭＩＳＦＥＴＱｎ１の閾値を調整するための領域である。
ｐ型タップ領域ＰＴＡＰＲ（ＤＤ領域）では、素子分離領域ＳＴＩに囲まれた活性領域ＡＣＴＰＴ内において、ｐ型ウェル領域ＰＷ１の主面と、ｐ型ウェル領域ＰＷ１の主面上に形成されたエピタキシャル層ＥＰと、に跨ってｐ＋型半導体領域ＳＤＰが形成され、ｐ＋型半導体領域ＳＤＰの主面にはシリサイド層ＳＬが形成されている。ｐ型ウェル領域ＰＷ１は、シリサイド層ＳＬに接触するプラグ電極ＰＧを介して基準電位配線ＶＳＳに接続されている。ｐ型タップ領域ＰＴＡＰＲでは、ｎ型タップ領域ＮＴＡＰＲとは異なり、ｐ型ウェル領域ＰＷ１上にエピタキシャル層ＥＰを形成している。後述するが、ｐ型タップ領域ＰＴＡＰＲでは、ｎ型タップ領域ＮＴＡＰＲに比べ、素子分離領域ＳＴＩの窪みＤＴが発生しにくいことが本願発明者により確認されているからである。なお、ｐ型タップ領域ＰＴＡＰＲの素子分離領域ＳＴＩの窪みＤＴの図示を省略している。すなわち、ｐ型タップ領域ＰＴＡＰＲの素子分離領域ＳＴＩの窪みＤＴは、ｎ型タップ領域ＮＴＡＰＲの素子分離領域ＳＴＩの窪みＤＴよりも小さい。
従って、図５に示すように、ｐ型タップ領域ＰＴＡＰＲでは、活性領域ＡＣＴＰＴにおけるシリサイド層ＳＬの下面（シリサイド層ＳＬとｐ＋型半導体領域ＳＤＰの界面とも言える）は、活性領域ＡＣＴＮ１における絶縁層ＢＸの下面（絶縁層ＢＸと半導体層ＧＰの界面とも言える）よりもｄ２だけ高い（半導体基板ＳＢの裏面から遠い）という特徴を有する。この構造により、ｐ型タップ領域ＰＴＡＰＲのプラグ電極ＰＧの深さ（言い換えると、プラグ電極ＰＧのアスペクト比、または、絶縁膜ＳＺ１に形成する開口のアスペクト比）を低減できる。
なお、電源電位配線ＶＤＤおよび基準電位配線ＶＳＳを、上位概念的に電源配線と呼ぶことが有る。
もちろん、ｐ型タップ領域ＰＴＡＰＲにおいて、ｐ型ウェル領域ＰＷ１上にエピタキシャル層ＥＰを形成することなく、ｎ型タップ領域ＮＴＡＰＲと同様の構造とすることも出来る。つまり、ｐ型ウェル領域ＰＷ１の表面に、エピタキシャル層ＥＰを介在させることなくシリサイド層ＳＬを形成しても良い。
＜実施の形態１における半導体装置の製造工程について＞
本実施の形態１の半導体装置の製造工程を、図面を参照して説明する。図６〜図１８は、本実施の形態１である半導体装置の製造工程中の断面図である。図６〜図１８は、図５に示したＣＣ領域、ＤＤ領域、ＥＥ領域およびＦＦ領域に対応している。
まず、ＳＯＩ（ＳＯＩ：Silicon On Insulator）基板１を用意（準備）する。ＳＯＩ基板１は、支持基板としての半導体基板（支持基板）ＳＢと、半導体基板ＳＢの主面上に形成された絶縁層（埋め込み絶縁膜）ＢＸと、絶縁層ＢＸの上面上に形成された半導体層ＳＭと、を有している。
半導体基板ＳＢは、絶縁層ＢＸと絶縁層ＢＸよりも上の構造とを支持する支持基板であるが、半導体基板でもある。半導体基板ＳＢは、好ましくは単結晶シリコン基板であり、例えばｐ型の単結晶シリコンからなる。絶縁層ＢＸは、好ましくは酸化シリコン膜であり、絶縁層ＢＸの厚さは、例えば１０〜３０ｎｍ程度とすることができる。半導体層ＳＭは、単結晶シリコンなどからなり、半導体層ＳＭの厚さは、例えば５〜２５ｎｍ程度とすることができる。これら半導体基板ＳＢ、絶縁層ＢＸおよび半導体層ＳＭにより、ＳＯＩ基板１が形成されている。
また、ＳＯＩ基板１において、半導体基板ＳＢの主面のうち、絶縁層ＢＸに接する側の主面を半導体基板ＳＢの上面と称し、半導体基板ＳＢの上面とは反対側の主面を、半導体基板ＳＢの裏面と称することとする。また、ＳＯＩ基板１において、絶縁層ＢＸの主面のうち、半導体基板ＳＢに接する側の主面を絶縁層ＢＸの下面と称し、半導体層ＳＭに接する側の主面を絶縁層ＢＸの上面と称し、絶縁層の上面と下面とは、互いに反対側の面である。また、半導体層ＳＭの主面のうち、絶縁層ＢＸに接する側の主面を半導体層ＳＭの下面と称し、半導体層ＳＭの下面とは反対側の主面を、半導体層ＳＭの上面と称する。
次に、ＳＯＩ基板１の主面上に、すなわち半導体層ＳＭの上面上に、絶縁膜（パッド絶縁膜）ＺＭ１を形成する。絶縁膜ＺＭ１は、絶縁層ＢＸと同じ材料からなる。絶縁層ＢＸが酸化シリコンからなる場合は、絶縁膜ＺＭ１も酸化シリコンからなる。絶縁膜ＺＭ１は、例えばＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。
次に、絶縁膜ＺＭ１上に絶縁膜ＺＭ２を形成する。絶縁膜ＺＭ２は、絶縁膜ＺＭ１とは異なる材料からなる。絶縁層ＢＸおよび絶縁膜ＺＭ１が酸化シリコンからなる場合は、絶縁膜ＺＭ２は窒化シリコンからなることが好ましい。また、絶縁膜ＺＭ２は、後述の絶縁膜ＺＭ３とも異なる材料からなる。絶縁膜ＺＭ２は、例えばＣＶＤ法などを用いて形成することができる。絶縁膜ＺＭ２の形成膜厚は、例えば８０〜１２０ｎｍ程度とすることができる。
次に、図６に示すように、溝ＴＲを形成する。溝ＴＲは、後述の素子分離領域ＳＴＩを形成するための溝であり、すなわち、素子分離用の溝である。
溝ＴＲは、次のようにして形成することができる。すなわち、まず、絶縁膜ＺＭ２上にフォトリソグラフィ技術を用いてフォトレジスト層（図示せず）を形成する。このフォトレジスト層は、溝ＴＲ形成予定領域の絶縁膜ＺＭ２を露出し、それ以外の領域の絶縁膜ＺＭ２を覆うようなパターン（平面形状）を有している。それから、このフォトレジスト層をエッチングマスクとして用いて絶縁膜ＺＭ２をエッチング（好ましくはドライエッチング）してパターニングする。これにより、溝ＴＲ形成予定領域の絶縁膜ＺＭ２が選択的に除去される。それから、このフォトレジスト層を除去してから、絶縁膜ＺＭ２をエッチングマスク（ハードマスク）として用いて、絶縁膜ＺＭ１、半導体層ＳＭ、絶縁層ＢＸおよび半導体基板ＳＢをエッチング（好ましくはドライエッチング）することにより、溝ＴＲを形成することができる。
溝ＴＲは、絶縁膜ＺＭ２、絶縁膜ＺＭ１、半導体層ＳＭおよび絶縁層ＢＸを貫通し、溝ＴＲの底部（底面）が半導体基板ＳＢに到達している。すなわち、半導体基板ＳＢの厚みの途中に溝ＴＲの底部（底面）が位置している。このため、溝ＴＲの底面は、絶縁層ＢＸの下面よりも下方に位置しており、溝ＴＲの底部では、半導体基板ＳＢが露出されている。溝ＴＲの深さは、例えば２５０〜３００ｎｍ程度とすることができる。
次に、絶縁膜ＺＭ２上に、溝ＴＲ内を埋めるように、絶縁膜を形成する。絶縁膜は、素子分離領域ＳＴＩ形成用の絶縁膜であり、酸化シリコン膜であることが好ましい。このため、ＳＴＩ形成用の絶縁膜と絶縁膜ＺＭ１と絶縁層ＢＸとは、同じ材料からなり、好ましくは、いずれも酸化シリコンからなる。絶縁膜は、ＣＶＤ法などを用いて形成することができる。絶縁膜の形成膜厚は、溝ＴＲ内を絶縁膜で埋める（満たす）のに十分な膜厚に設定することが好ましい。
次に、図７に示すように、絶縁膜をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて研磨（研磨処理）することにより、溝ＴＲの外部の絶縁膜を除去し、溝ＴＲ内に絶縁膜を残存させる。これにより、図７に示すように、溝ＴＲに埋め込まれた絶縁膜からなる素子分離領域（素子分離構造）ＳＴIを形成することができる。素子分離領域ＳＴＩは、溝ＴＲ内に形成される。
この研磨処理の際、絶縁膜ＺＭ２は、研磨ストッパ膜として機能する。すなわち、絶縁膜に比べて絶縁膜ＺＭ２が研磨されにくい条件で研磨処理を行う。そして、研磨処理を終了した段階では、絶縁膜ＺＭ２の上面が露出し、溝ＴＲ内に素子分離領域ＳＴＩが埋め込まれた状態になっており、素子分離領域ＳＴＩの上面は、絶縁膜ＺＭ２の上面とほぼ同じ高さ位置にある。
次に、絶縁膜ＺＭ２をエッチングして除去し、絶縁膜ＺＭ１の上面が露出する。絶縁膜ＺＭ２のエッチングには、ウェットエッチングを好適に用いることができる。絶縁膜ＺＭ２が窒化シリコンからなり、絶縁膜ＺＭ１および素子分離領域ＳＴＩが酸化シリコンからなる場合は、絶縁膜ＺＭ２のエッチングで用いるエッチング液としては、熱リン酸（加熱したリン酸）を好適に用いることができる。
このようにして、ＳＴＩ（shallow trench isolation）法を用いてＳＴＩ構造の素子分離領域ＳＴＩが形成される。ＳＯＩ基板１を用意した段階では、半導体基板ＳＢの上面の全面上に絶縁層ＢＸを介して半導体層ＳＭが形成されていたが、素子分離領域ＳＴＩを形成すると、半導体層ＳＭは、それぞれ素子分離領域ＳＴＩで囲まれた複数の領域（活性領域）に区画される。
次に、図８に示すように、マスク層としてフォトレジスト層ＰＲ１を、フォトリソグラフィ技術を用いてＳＯＩ基板１上に形成する。フォトレジスト層ＰＲ１は、ＮＭＯＳ領域ＮＭＯＳ１（ＣＣ領域）およびｐ型タップ領域ＰＴＡＰＲ（ＤＤ領域）を覆い、ＰＭＯＳ領域ＰＭＯＳ１（ＥＥ領域）およびｎ型タップ領域ＮＴＡＰＲ（ＦＦ領域）を露出している。フォトレジスト層ＰＲ１の側面（内壁）は、素子分離領域ＳＴＩ上に位置している。
次に、フォトレジスト層ＰＲ１をマスク（イオン注入阻止マスク）として用いて、ＳＯＩ基板１の半導体基板ＳＢに対して、例えば、不純物としてリンイオンまたはヒ素イオンを用い、ｎ型ウェル領域ＮＷ１および半導体領域ＧＮ形成用のイオン注入を行なう。ｎ型ウェル領域ＮＷ１は、半導体基板ＳＢの主面から素子分離領域ＳＴＩの底部よりも深く形成される。半導体領域ＧＮは、素子分離領域ＳＴＩで囲まれた半導体基板ＳＢの主面であって、絶縁層ＢＸの直下に形成される。ｎ型ウェル領域ＮＷ１の不純物濃度に比べ、半導体領域ＧＮの不純物濃度は、より高濃度としているため、半導体領域ＧＮ形成のために、より高濃度の不純物がイオン注入される。なお、変形例として、ＰＭＯＳ領域ＰＭＯＳ１（ＥＥ領域）を選択的に露出するフォトレジスト層を用いて、ＰＭＯＳ領域ＰＭＯＳ１（ＥＥ領域）にのみ半導体領域ＧＮを形成しても良い。
次に、図９に示すように、マスク層としてフォトレジスト層ＰＲ２を、ＳＯＩ基板１上に形成する。フォトレジスト層ＰＲ２は、ＰＭＯＳ領域ＰＭＯＳ１（ＥＥ領域）およびｎ型タップ領域ＮＴＡＰＲ（ＦＦ領域）を覆い、ＮＭＯＳ領域ＮＭＯＳ１（ＣＣ領域）およびｐ型タップ領域ＰＴＡＰＲ（ＤＤ領域）を露出している。フォトレジスト層ＰＲ２の側面（内壁）は、素子分離領域ＳＴＩ上に位置している。
次に、フォトレジスト層ＰＲ２をマスク（イオン注入阻止マスク）として用いて、ＳＯＩ基板１の半導体基板ＳＢに対して、例えば、不純物としてボロンイオンを用い、ｐ型ウェル領域ＰＷ１および半導体領域ＧＰ形成用のイオン注入を行なう。ｐ型ウェル領域ＰＷ１は、半導体基板ＳＢの主面から素子分離領域ＳＴＩの底部よりも深く形成される。半導体領域ＧＰは、素子分離領域ＳＴＩで囲まれた半導体基板ＳＢの主面であって、絶縁層ＢＸの直下に形成される。ｐ型ウェル領域ＰＷ１の不純物濃度に比べ、半導体領域ＧＰの不純物濃度は、より高濃度としているため、半導体領域ＧＰ形成のために、より高濃度の不純物がイオン注入される。なお、変形例として、ＮＭＯＳ領域ＮＭＯＳ１（ＣＣ領域）を選択的に露出するフォトレジスト層を用いて、ＮＭＯＳ領域ＮＭＯＳ１（ＣＣ領域）にのみ半導体領域ＧＰを形成しても良い。
次に、図１０に示すように、マスク層としてフォトレジスト層ＰＲ３を、ＳＯＩ基板１上に形成する。フォトレジスト層ＰＲ３は、ＮＭＯＳ領域ＮＭＯＳ１（ＣＣ領域）およびＰＭＯＳ領域ＰＭＯＳ１（ＥＥ領域）を覆い、ｐ型タップ領域ＰＴＡＰＲ（ＤＤ領域）およびｎ型タップ領域ＮＴＡＰＲ（ＦＦ領域）を露出している。
次に、フォトレジスト層ＰＲ３をマスク（イオン注入阻止マスク）として用いて、ｐ型タップ領域ＰＴＡＰＲおよびｎ型タップ領域ＮＴＡＰＲの絶縁膜ＺＭ１、半導体層ＳＭおよび絶縁層ＢＸを、フッ酸等のエッチング液を用いて除去し、半導体基板ＳＢの主面を露出する。このエッチング工程において、図１０に示すように、ｎ型タップ領域ＮＴＡＰＲ（ＦＦ領域）のフォトレジスト層ＰＲ３から露出した素子分離領域ＳＴＩの肩部がエッチングされ、素子分離領域ＳＴＩに大きな窪みＤＴが発生することが、本願発明者により確認された。ｐ型タップ領域ＰＴＡＰＲ（ＤＤ領域）においても、素子分離領域ＳＴＩの肩部が、若干エッチングされるが、ｎ型タップ領域ＮＴＡＰＲ（ＦＦ領域）程の窪みＤＴは形成されない。なお、ｐ型タップ領域ＰＴＡＰＲ（ＤＤ領域）の窪みＤＴについては、図示を省略している。
窪みＤＴが発生する要因は、前述のｎ型ウェル領域ＮＷ１または半導体領域ＧＮの形成工程において、ｎ型タップ領域ＮＴＡＰＲ（ＦＦ領域）の活性領域ＡＣＴＮＴを囲む素子分離領域ＳＴＩにも、比較的質量の大きいリンイオンまたはヒ素イオンが、高エネルギーでイオン注入されことにある。そして、比較的質量の大きいリンイオンまたはヒ素イオンが、高エネルギーでイオン注入された領域においては、素子分離領域ＳＴＩを構成する酸化シリコン膜が脆弱化（または、劣化）して、前述のエッチング液でエッチングされ易くなっているからである。一方、前述のｐ型ウェル領域ＰＷ１および半導体領域ＧＰの形成工程において、ｐ型タップ領域ＰＴＡＰＲ（ＤＤ領域）の活性領域ＡＣＴＰＴを囲む素子分離領域ＳＴＩにも、ボロンイオンがイオン注入されるが、ボロンイオンの質量が、比較的小さいため、素子分離領域ＳＴＩを構成する酸化シリコン膜の脆弱化（または、劣化）が少ない。そのため、ｐ型タップ領域ＰＴＡＰＲ（ＤＤ領域）の素子分離領域ＳＴＩには、ｎ型タップ領域ＮＴＡＰＲ（ＦＦ領域）程の大きい窪みＤＴは形成されない。
次に、図１１に示すように、ＮＭＯＳ領域ＮＭＯＳ１（ＣＣ領域）およびＰＭＯＳ領域ＰＭＯＳ１（ＥＥ領域）にゲート絶縁膜ＧＦおよびゲート電極Ｇ１を形成する。この工程において、ｎ型タップ領域ＮＴＡＰＲ（ＦＦ領域）の素子分離領域ＳＴＩ上にはゲート電極Ｇ１およびＧ２が形成される。
まず、必要に応じて洗浄処理（洗浄用のウェットエッチング処理）を行うことで半導体層ＳＭの表面を清浄化した後、半導体層ＳＭの表面に、ゲート絶縁膜ＧＦを形成する。ゲート絶縁膜ＧＦは、酸化シリコン膜などからなり、熱酸化法などを用いて形成することができる。
次に、ＳＯＩ基板１の主面上に、すなわち、ゲート絶縁膜ＧＦおよび素子分離領域ＳＴＩ上に、ゲート電極形成用の導電膜として、ポリシリコン膜のようなシリコン膜を形成してから、シリコン膜上に窒化シリコン膜などの絶縁膜を形成する。
次に、図１１に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて絶縁膜およびシリコン膜をパターニングし、ゲート電極Ｇ１およびＧ２と、ゲート電極Ｇ１およびＧ２上に位置するキャップ絶縁膜ＣＰとからなる積層体を形成する。
なお、絶縁膜ＺＭ１の除去工程、ゲート絶縁膜ＧＦの形成工程では、素子分離領域ＳＴＩの上面がエッチングされる工程が多々あるため、図１１では、図１０に比べ、素子分離領域ＳＴＩの上面を低くしている。
次に、図１２に示すように、積層体の側面上に、側壁絶縁膜としてサイドウォールスペーサＳＷ１を形成する。
サイドウォールスペーサＳＷ１形成工程は、まず、素子分離領域ＳＴＩ上を含むＳＯＩ基板１の主面全面上に、積層体を覆うように、絶縁膜ＩＬ１と絶縁膜ＩＬ１上の絶縁膜ＩＬ２とからなる積層膜を形成する。絶縁膜ＩＬ１と絶縁膜ＩＬ２とは、異なる材料からなり、好ましくは、絶縁膜ＩＬ１は酸化シリコン膜からなり、絶縁膜ＩＬ２は窒化シリコン膜からなる。それから、絶縁膜ＩＬ１と絶縁膜ＩＬ２との積層膜を異方性エッチング技術によりエッチバックすることにより、積層体の両方の側面上にサイドウォールスペーサＳＷ１を形成する。サイドウォールスペーサＳＷ１は、絶縁膜ＩＬ１と絶縁膜ＩＬ２との積層膜からなる。具体的には、サイドウォールスペーサＳＷ１は、半導体層ＳＭ上から積層体の側面上にかけてほぼ一様な厚みで連続的に延在する絶縁膜ＩＬ１と、絶縁膜ＩＬ１を介して半導体層ＳＭおよび積層体から離間する絶縁膜ＩＬ２とで形成されている。なお、素子分離領域ＳＴＩ上において、実際にはゲート電極Ｇ１およびＧ２の両側にサイドウォールスペーサＳＷ１が形成されるが、説明の簡略化のため、ｎ型タップＮＴＡＰに近い方のみ図示し、反対側は省略している。
次に、図１３に示すように、エピタキシャル成長により、ＳＯＩ基板１の半導体層ＳＭ上にエピタキシャル層ＥＰを形成する。エピタキシャル層ＥＰは、ＮＭＯＳ領域ＮＭＯＳ１、ｐ型タップ領域ＰＴＡＰＲおよびＰＭＯＳ領域ＰＭＯＳ１に形成する。ｎ型タップ領域ＮＴＡＰＲ（ＦＦ領域）は、絶縁膜ＺＭ３で覆われており、ｎ型タップ領域ＮＴＡＰＲには、エピタキシャル層ＥＰを形成しない。
エピタキシャル層ＥＰは、エピタキシャル成長により形成されたエピタキシャル層であり、例えば単結晶シリコンからなる。エピタキシャル層ＥＰはエピタキシャル成長により形成されるため、エピタキシャル層ＥＰの結晶構造は、下地の半導体層ＳＭまたは半導体基板ＳＢの結晶構造を反映したものとなり、エピタキシャル層ＥＰの結晶構造は、半導体層ＳＭまたは半導体基板ＳＢの結晶構造と同じになる。
エピタキシャル成長によりエピタキシャル層ＥＰを形成するため、半導体層ＳＭの露出面（Ｓｉ面）上にエピタキシャル層（エピタキシャル層ＥＰ）が選択的に成長し、絶縁膜上にはエピタキシャル層は成長しない。このため、半導体層ＳＭの表面のうち、積層体およびサイドウォールスペーサＳＷ１で覆われていない領域（露出面）上に、エピタキシャル層ＥＰが選択的に成長することになる。このため、エピタキシャル層ＥＰは、半導体層ＳＭ上において、積層体とサイドウォールスペーサＳＷ１とからなる構造体の両側に形成される。つまり、ＮＭＯＳ領域ＮＭＯＳ１およびＰＭＯＳ領域ＰＭＯＳ１のゲート電極Ｇ１およびサイドウォールスペーサＳＷ１の両側に形成される。さらに、ｐ型タップ領域ＰＴＡＰＲにおいて、半導体基板ＳＢの主面（言い換えると、ｐ型ウェル領域ＰＷ１または半導体領域ＧＰ）上に形成される。また、ゲート電極Ｇ１の上面はキャップ絶縁膜ＣＰで覆われ、ゲート電極Ｇ１の側面はサイドウォールスペーサＳＷ１で覆われているため、ゲート電極Ｇ１上には、エピタキシャル層（エピタキシャル層ＥＰ）は形成されない。また、素子分離領域ＳＴＩは、絶縁体（絶縁膜）からなるため、素子分離領域ＳＴＩ上には、エピタキシャル層（エピタキシャル層ＥＰ）は成長しない（形成されない）。
次に、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ２を、エッチングにより除去する。この際、絶縁膜ＩＬ２を絶縁膜ＩＬ１とは異なる絶縁膜としているため、絶縁膜ＩＬ２を選択的に除去することができる。また、絶縁膜ＩＬ２の除去工程で、ゲート電極Ｇ１およびＧ２上のキャップ絶縁膜ＣＰも除去する。キャップ絶縁膜ＣＰを、絶縁膜ＩＬ２と同じ材料の絶縁膜としているので、サイドウォールスペーサＳＷ１およびキャップ絶縁膜ＣＰを同一工程で除去可能となる。
次に、図１４に示すように、マスク層としてフォトレジスト層ＰＲ３を、ＳＯＩ基板１上に形成する。フォトレジスト層ＰＲ３は、ｐ型タップ領域ＰＴＡＰＲ（ＤＤ領域）、ＰＭＯＳ領域ＰＭＯＳ１（ＥＥ領域）およびｎ型タップ領域ＮＴＡＰＲ（ＦＦ領域）を覆い、ＮＭＯＳ領域ＮＭＯＳ１（ＣＣ領域）を露出している。半導体層ＳＭおよびエピタキシャル層ＥＰにおけるゲート電極Ｇ１の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ−型半導体領域（エクステンション領域）ＥＸＮを形成する。ｎ−型半導体領域ＥＸＮは、半導体層ＳＭ内であって、ゲート電極Ｇ１の両側（絶縁膜Ｌ１の下側）に形成される。さらに、ｎ−型半導体領域ＥＸＮは、エピタキシャル層ＥＰと、その下の半導体層ＳＭとに跨って形成される。
次に、図１５に示すように、マスク層としてフォトレジスト層ＰＲ４を、ＳＯＩ基板１上に形成する。フォトレジスト層ＰＲ４は、ＮＭＯＳ領域ＮＭＯＳ１（ＣＣ領域）、ｐ型タップ領域ＰＴＡＰＲ（ＤＤ領域）およびｎ型タップ領域ＮＴＡＰＲ（ＦＦ領域）を覆い、ＰＭＯＳ領域ＰＭＯＳ１（ＥＥ領域）を露出している。半導体層ＳＭおよびエピタキシャル層ＥＰにおけるゲート電極Ｇ１の両側の領域に、ボロン（Ｂ）などのｐ型の不純物をイオン注入することにより、ｐ−型半導体領域（エクステンション領域）ＥＸＰを形成する。ｐ−型半導体領域ＥＸＰは、半導体層ＳＭ内であって、ゲート電極Ｇ１の両側（絶縁膜Ｌ１の下側）に形成される。さらに、ｐ−型半導体領域ＥＸＰは、エピタキシャル層ＥＰと、その下の半導体層ＳＭとに跨って形成される。
次に、図１６に示すように、ゲート電極Ｇ１およびＧ２の側面上に、側壁絶縁膜としてサイドウォールスペーサＳＷ２を形成する。
サイドウォールスペーサＳＷ２形成工程では、素子分離領域ＳＴＩ上を含むＳＯＩ基板１の主面全面上に、ゲート電極Ｇ１およびＧ２ならびに絶縁膜ＩＬ１を覆うように、サイドウォールスペーサＳＷ２形成用の絶縁膜（例えば窒化シリコン膜）を形成する。次に、異方性エッチング技術により、この絶縁膜をエッチバックすることにより、ゲート電極Ｇ１およびＧ２の側面上にサイドウォールスペーサＳＷ２を形成することができる。サイドウォールスペーサＳＷ２は、ゲート電極Ｇ１およびＧ２の両側面上に絶縁膜ＩＬ１を介して形成される。なお、ＦＦ領域においては、説明の簡略化のため、ゲート電極Ｇ１およびＧ２の片側のサイドウォールスペーサＳＷ２のみを示している。
次に、マスク層としてフォトレジスト層ＰＲ５を、ＳＯＩ基板１上に形成する。フォトレジスト層ＰＲ５は、ｐ型タップ領域ＰＴＡＰＲ（ＤＤ領域）およびＰＭＯＳ領域ＰＭＯＳ１（ＥＥ領域）を覆い、ＮＭＯＳ領域ＮＭＯＳ１（ＣＣ領域）およびｎ型タップ領域ＮＴＡＰＲ（ＦＦ領域）およびを露出している。
ＮＭＯＳ領域ＮＭＯＳ１（ＣＣ領域）において、ＳＯＩ基板１の半導体層ＳＭおよびエピタキシャル層ＥＰにおけるゲート電極Ｇ１およびサイドウォールスペーサＳＷ２の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ＋型半導体領域（ソース・ドレイン領域）ＳＤＮを形成する。ｎ＋型半導体領域ＳＤＮを形成するためのイオン注入では、ゲート電極Ｇ１とその両側のサイドウォールスペーサＳＷ２とが、イオン注入阻止マスクとして機能することができる。ｎ＋型半導体領域ＳＤＮは、ｎ−型半導体領域ＥＸＮよりも不純物濃度が高い。
また、ｎ型タップ領域ＮＴＡＰＲ（ＦＦ領域）において、半導体基板ＳＢ（または、ｎ型ウェル領域ＮＷ１）にｎ＋型半導体領域ＳＤＮを形成する。
次に、図１７に示すように、マスク層としてフォトレジスト層ＰＲ６を、ＳＯＩ基板１上に形成する。フォトレジスト層ＰＲ６は、ＮＭＯＳ領域ＮＭＯＳ１（ＣＣ領域）およびｎ型タップ領域ＮＴＡＰＲ（ＦＦ領域）を覆い、ｐ型タップ領域ＰＴＡＰＲ（ＤＤ領域）およびＰＭＯＳ領域ＰＭＯＳ１（ＥＥ領域）を露出している。
ＰＭＯＳ領域ＰＭＯＳ１（ＥＥ領域）において、ＳＯＩ基板１の半導体層ＳＭおよびエピタキシャル層ＥＰにおけるゲート電極Ｇ１およびサイドウォールスペーサＳＷ２の両側の領域に、ボロン（Ｂ）などのｐ型の不純物をイオン注入することにより、ｐ＋型半導体領域（ソース・ドレイン領域）ＳＤＰを形成する。ｐ＋型半導体領域ＳＤＰを形成するためのイオン注入では、ゲート電極Ｇ１とその両側のサイドウォールスペーサＳＷ２とが、イオン注入阻止マスクとして機能することができる。ｐ＋型半導体領域ＳＤＰは、ｐ−型半導体領域ＥＸＰよりも不純物濃度が高い。
また、ｐ型タップ領域ＰＴＡＰＲ（ＤＤ領域）において、半導体基板ＳＢ（または、ｎ型ウェル領域ＮＷ１）およびエピタキシャル層ＥＰにｐ＋型半導体領域ＳＤＰを形成する。
次に、図１８に示すように、サリサイド（Salicide：Self Aligned Silicide）技術により、ｎ＋型半導体領域ＳＤＮ、ｐ＋型半導体領域ＳＤＰ、ゲート電極Ｇ１およびＧ２の各上部（表層部）に、低抵抗のシリサイド層ＳＬを形成する。
金属シリサイド層ＳＬは、具体的には次のようにして形成することができる。すなわち、素子分離領域ＳＴＩ上を含むＳＯＩ基板１の主面全面上に、ゲート電極Ｇ１およびＧ２、エピタキシャル層ＥＰおよび半導体基板ＳＢの主面に接触するように、シリサイド層ＳＬ形成用の金属膜を形成する。この金属膜は、例えばコバルト膜、ニッケル膜、または、ニッケル白金合金膜などからなる。それから、ＳＯＩ基板１に対して熱処理を施すことによって、ｎ＋型半導体領域ＳＤＮ、ｐ＋型半導体領域ＳＤＰ、ならびに、ゲート電極Ｇ１およびＧ２の各上部を上記金属膜と反応させる。これにより、ｎ＋型半導体領域ＳＤＮ、ｐ＋型半導体領域ＳＤＰ、ならびに、ゲート電極Ｇ１およびＧ２の各上部に、それぞれシリサイド層ＳＬが形成される。
次に、図５に示すように、素子分離領域ＳＴＩ上を含むＳＯＩ基板１の主面全面上に、ゲート電極Ｇ１およびＧ２、サイドウォールスペーサＳＷ２、エピタキシャル層ＥＰ、ならびに、シリサイド層ＳＬを覆うように、層間絶縁膜として絶縁膜ＳＺ１を形成する。絶縁膜ＳＺ１としては、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜とその窒化シリコン膜上の厚い酸化シリコン膜との積層膜などを用いることができる。絶縁膜ＳＺ１の形成後、必要に応じて、絶縁膜ＳＺ１の上面をＣＭＰ法で研磨することもできる。
次に、フォトリソグラフィ技術を用いて絶縁膜ＳＺ１上に形成したフォトレジスト層（図示せず）をエッチングマスクとして、絶縁膜ＳＺ１をドライエッチングすることにより、絶縁膜ＳＺ１にコンタクトホール（貫通孔）を形成する。それから、そのコンタクトホール内に、タングステン（Ｗ）などからなる導電性のプラグ電極ＰＧを形成する。例えば、コンタクトホール内を含む絶縁膜ＳＺ１上にバリア導体膜とタングステン膜とを順に形成してから、コンタクトホールの外部の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグ電極ＰＧを形成することができる。プラグ電極ＰＧは、ｎ＋型半導体領域ＳＤＮおよびｐ＋型半導体領域ＳＤＰ上のシリサイド層ＳＬなどと電気的に接続される。
次に、プラグ電極ＰＧが埋め込まれた絶縁膜ＳＺ１上に絶縁膜ＳＺ２およびＳＺ３を形成してから、絶縁膜ＳＺ２およびＳＺ３の所定の領域に配線溝を形成した後、配線溝内にシングルダマシン技術を用いて配線Ｍ１を埋め込む。ここで、絶縁膜ＳＺ２を窒化シリコン膜などの窒素を含有する絶縁膜とし、絶縁膜ＳＺ３を酸化シリコン膜などの窒素を含有しない絶縁膜とすることで、絶縁膜ＳＺ３に配線溝を形成する際に、絶縁膜ＳＺ２をエッチングストッパとして利用できる。配線Ｍ１は、例えば、銅を主成分とする銅配線（埋込銅配線）である。配線Ｍ１は、プラグ電極ＰＧを介して、ｎ＋型半導体領域ＳＤあるいはｐ＋型半導体領域ＳＤＰなどと電気的に接続される。
その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。
以上のようにして、本実施の形態１の半導体装置が製造される。
＜本実施の形態１の主要な特徴について＞
ｎ型タップ領域ＮＴＡＰＲにおいて、ｎ型ウェル領域ＮＷ１（言い換えると、半導体基板ＳＢ）の主面上にエピタキシャル層ＥＰを形成していない。つまり、ｎ型タップ領域ＮＴＡＰＲの活性領域ＡＣＴＮＴにおけるシリサイド層ＳＬの下面は、ｐ型ＭＩＳＦＥＴＱｐ１の形成領域である活性領域ＡＣＴＰ１における絶縁層ＢＸの下面よりもｄ１だけ低い（半導体基板ＳＢの裏面に近い）という特徴を有する。この特徴により、ｎ型タップ領域ＮＴＡＰＲに近接するｐ型ＭＩＳＦＥＴＱｐ１のゲート電極Ｇ１またはＧ２と、ｎ型ウェル領域ＮＷ１との短絡または耐圧劣化を防止することができる。
また、ｐ型タップ領域ＰＴＡＰＲでは、ｐ型ウェル領域ＰＷ１（言い換えると、半導体基板ＳＢ）の主面上にエピタキシャル層ＥＰを形成している。つまり、ｐ型タップ領域ＰＴＡＰＲでは、活性領域ＡＣＴＰＴにおけるシリサイド層ＳＬの下面は、ｎ型ＭＩＳＦＥＴＱｎ１の形成領域である活性領域ＡＣＴＮ１における絶縁層ＢＸの下面よりもｄ２だけ高い（半導体基板ＳＢの裏面に近い）という特徴を有する。この特徴により、ｐ型タップ領域ＰＴＡＰＲのプラグ電極ＰＧの深さ（言い換えると、プラグ電極ＰＧのアスペクト比、または、絶縁膜ＳＺ１に形成する開口のアスペクト比）を低減できる。
（実施の形態２）
本実施の形態２は、実施の形態１の変形例であり、実施の形態１と異なる部分について説明する。図１９は、本実施の形態２の半導体装置の平面図である。図２０は、図１９のＢ部の詳細平面図である。図２１は、図２０のＧ−Ｇ線、Ｈ−Ｈ線、Ｉ−Ｉ線、Ｊ−Ｊ線、Ｋ−Ｋ線、および、Ｌ−Ｌ線に沿う断面図である。図２１では、図２０のＧ−Ｇ線に沿う断面図をＧＧ領域に、Ｈ−Ｈ線に沿う断面図をＨＨ領域に、Ｉ−Ｉ線に沿う断面図をＩＩ領域に、Ｊ−Ｊ線に沿う断面図をＪＪ領域に、Ｋ−Ｋ線に沿う断面図をＫＫ領域に、Ｌ−Ｌ線に沿う断面図をＬＬ領域に、示している。図２２は、本実施の形態２の半導体装置の製造工程中の断面図である。図２２は、図２１のＧＧ領域、ＨＨ領域、ＩＩ領域、ＪＪ領域、ＫＫ領域、および、ＬＬ領域に対応している。
本実施の形態２では、図１９に示すように、ｐ型タップ領域ＰＴＡＰＲ１が、Ｘ方向において、分割された複数のＮＭＯＳ領域ＮＭＯＳ１間に配置されている。また、ｎ型タップ領域ＮＴＡＰＲ１も、Ｘ方向において、分割された複数のＰＭＯＳ領域ＰＭＯＳ１間に配置されている。
図２０に示すように、ｐ型タップＰＴＡＰ１は、ＮＭＯＳ領域ＮＭＯＳ１内の複数のｎ型ＭＩＳＦＥＴＱｎ１間に配置されている。そして、Ｘ方向に延在する基準電位配線領域ＶＳＳＲには、ｐ型タップＰＴＡＰ１は配置されていない。言い換えると、Ｘ方向に延在する基準電位配線ＶＳＳの下部には、ｐ型タップＰＴＡＰ１は配置されていない。
また、ｎ型タップＮＴＡＰ１は、ＰＭＯＳ領域ＰＭＯＳ１内の複数のｐ型ＭＩＳＦＥＴＱｐ１間に配置されている。そして、Ｘ方向に延在する電源電位配線領域ＶＤＤＲには、ｎ型タップＮＴＡＰ１は配置されていない。言い換えると、Ｘ方向に延在する電源電位配線ＶＤＤの下部には、ｎ型タップＮＴＡＰ１は配置されていない。
基準電位配線ＶＳＳおよび電源電位配線ＶＤＤは、Ｘ方向に延在し、その両者間に、ｎ型ＭＩＳＦＥＴＱｎ１用の活性領域ＡＣＴＮ１およびｐ型ＭＩＳＦＥＴＱｐ１用の活性領域ＡＣＴＰ１、ならびに、ｐ型タップＰＴＡＰ１用の活性領域ＡＣＴＰＴ１およびｎ型タップＮＴＡＰ１用の活性領域ＡＣＴＮ１が、Ｙ方向に配列されている。
このように、電源電位配線領域ＶＤＤＲに、ｎ型タップＮＴＡＰ１を構成する活性領域ＡＣＴＮＴ１が配置されていないことにより、図２０に示すように、Ｙ方向に隣接する活性領域ＡＣＴＰ１と活性領域ＡＣＴＰ２との間隔ＧＰＡ２を、実施の形態１に比べ、低減できる。図４に示す実施の形態１の場合、活性領域ＡＣＴＰ１と活性領域ＡＣＴＰ２との間隔ＧＰＡ１は、活性領域ＡＣＴＮＴのＹ方向の幅と、活性領域ＡＣＴＰ１またはＡＣＴＰ２と活性領域ＡＣＴＮＴの分離幅の２倍と、の和となるからである。
また、Ｙ方向に隣接するゲート電極Ｇ１と、ゲート電極Ｇ２との間隔ＧＰＧ２を低減できる。図４に示す実施の形態１の場合、ゲート電極Ｇ１と、ゲート電極Ｇ２との間隔ＧＰＧ１は、活性領域ＡＣＴＮＴのＹ方向の幅と、ゲート電極Ｇ１またはＧ２と活性領域ＡＣＴＮＴとの分離幅の２倍と、の和となるからである。
上記の理由で、本実施の形態２な場合、半導体装置のＹ方向のサイズを低減することができ、Ｙ方向におけるＭＩＳＦＥＴ等の素子数を増加することができる。また、Ｙ方向のサイズをそのままにすると活性領域ＡＣＴＮＴのＹ方向の幅が更に拡大できるので、駆動能力の向上、あるいはトランジスタ特性のばらつきの低減が可能となる。
また、基準電位配線領域ＶＳＳＲについても、上記と同様の効果を奏することができる。
図２１において、ＧＧ領域は、ｐ型タップ領域ＰＴＡＰＲ１、ＨＨ領域は、ｎ型ＭＩＳＦＥＴＱｎ１のゲート長方向の断面図（つまり、ＮＭＯＳ領域ＮＭＯＳ１の断面図）、ＩＩ領域は、基準電位配線領域ＶＳＳＲ、ＪＪ領域は、ｎ型タップ領域ＮＴＡＰＲ１、ＫＫ領域は、ｐ型ＭＩＳＦＥＴＱｐ１のゲート長方向の断面図（つまり、ＰＭＯＳ領域ＰＭＯＳ１の断面図）、ＬＬ領域は、電源電位配線領域ＶＤＤＲを示している。ＨＨ領域のｎ型ＭＩＳＦＥＴＱｎ１およびＫＫ領域のｐ型ＭＩＳＦＥＴＱｐ１は、実施の形態１の図５のＣＣ領域のｎ型ＭＩＳＦＥＴＱｎ１およびＥＥ領域のｐ型ＭＩＳＦＥＴＱｐ１と同様である。
ｎ型タップ領域ＮＴＡＰＲ（ＪＪ領域）では、素子分離領域ＳＴＩに囲まれた活性領域ＡＣＴＮＴ１内において、ｎ型ウェル領域ＮＷ１の主面と、ｎ型ウェル領域ＮＷ１の主面上に形成されたエピタキシャル層ＥＰと、に跨ってｎ＋型半導体領域ＳＤＮが形成され、ｎ＋型半導体領域ＳＤＮの主面にはシリサイド層ＳＬが形成されている。ｎ型ウェル領域ＮＷ１は、シリサイド層ＳＬに接触するプラグ電極ＰＧを介して電源電位配線ＶＤＤに接続されている。つまり、電源電位配線ＶＤＤから供給される電源電位は、プラグ電極ＰＧ、シリサイド層ＳＬ、および、ｎ＋型半導体領域ＳＤＮを介してｎ型ウェル領域ＮＷ１に供給される。
ｎ型タップ領域ＮＴＡＰＲ（ＪＪ領域）では、素子分離領域ＳＴＩの肩部に窪みＤＴが発生するが、図２０に示すように、ｎ型タップＮＴＡＰ１の活性領域ＮＴＡＰ１は、ｐ型ＭＩＳＦＥＴＱｐ１が形成される活性領域ＡＣＴＱ１から離間して配置されている。さらに、ｎ型タップＮＴＡＰ１に隣接するｐ型ＭＩＳＦＥＴＱｐ１のゲート電極Ｇ１は、Ｙ方向に延在していて、ゲート電極Ｇ１が活性領域ＡＣＴＱ１を超えて素子分離領域ＳＴＩに乗り上げたとしても、ｎ型タップＮＴＡＰ１に接近することはない。従って、上記の関連技術で説明したゲート電極Ｇ１とｎ型ウェル領域ＮＷ１間の短絡または耐圧劣化は発生しない。
ｎ型タップ領域ＮＴＡＰＲ（ＪＪ領域）では、半導体基板ＳＢの主面上にエピタキシャル層ＥＰを形成し、エピタキシャル層ＥＰとｎ型ウェル領域ＮＷ１とに跨ってｎ＋型半導体領域ＳＤＮが形成され、シリサイド層ＳＬは、エピタキシャル層ＥＰの主面に形成されている。つまり、エピタキシャル層ＥＰの膜厚分だけ、シリサイド層ＳＬに接触するプラグ電極ＰＧの深さ（高さ）を低減することができる。また、活性領域ＡＣＴＮＴ１におけるシリサイド層ＳＬの下面（シリサイド層ＳＬとｎ＋型半導体領域ＳＤＮとの界面とも言える）は、活性領域ＡＣＴＰ１における絶縁層ＢＸの下面（絶縁層ＢＸと半導体層ＧＮまたはｎ型ウェル領域ＮＷ１との界面とも言える）よりｄ２だけ高い（半導体基板ＳＢの裏面から遠い）という特徴を有する。
また、電源電位配線領域ＶＤＤＲ（ＬＬ領域）では、電源電位配線ＶＤＤは、素子分離領域ＳＴＩ上に延在しており、Ｘ方向に延在する電源電位配線ＶＤＤの下部は、全域で素子分離領域ＳＴＩとなっている。従って、上記のように、半導体装置のＹ方向のサイズを低減することができる。
ｐ型タップ領域ＰＴＡＰＲ（ＧＧ領域）では、素子分離領域ＳＴＩに囲まれた活性領域ＡＣＴＰＴ１内において、ｐ型ウェル領域ＰＷ１の主面と、ｐ型ウェル領域ＰＷ１の主面上に形成されたエピタキシャル層ＥＰと、に跨ってｐ＋型半導体領域ＳＤＰが形成され、ｐ＋型半導体領域ＳＤＰの主面にはシリサイド層ＳＬが形成されている。ｐ型ウェル領域ＰＷ１は、シリサイド層ＳＬに接触するプラグ電極ＰＧを介して基準電位配線ＶＳＳに接続されている。つまり、基準電位配線ＶＳＳから供給される基準電位は、プラグ電極ＰＧ、シリサイド層ＳＬ、および、ｐ＋型半導体領域ＳＤＰを介してｐ型ウェル領域ＰＷ１に供給される。
ｐ型タップ領域ＰＴＡＰＲ（ＧＧ領域）では、半導体基板ＳＢの主面上にエピタキシャル層ＥＰを形成し、エピタキシャル層ＥＰとｐ型ウェル領域ＰＷ１とに跨ってｐ＋型半導体領域ＳＤＰが形成され、シリサイド層ＳＬは、エピタキシャル層ＥＰの主面に形成されている。つまり、エピタキシャル層ＥＰの膜厚分だけ、シリサイド層ＳＬに接触するプラグ電極ＰＧの深さ（高さ）を低減することができる。また、ｐ型タップ領域ＰＴＡＰＲ１では、活性領域ＡＣＴＰＴ１におけるシリサイド層ＳＬの下面（シリサイド層ＳＬとｐ＋型半導体領域ＳＤＰの界面とも言える）は、活性領域ＡＣＴＮ１における絶縁層ＢＸの下面（絶縁層ＢＸと半導体層ＧＰの界面とも言える）よりもｄ２だけ高い（半導体基板ＳＢの裏面から遠い）という特徴を有する。なお、前述の実施の形態１と同様に、ｐ型タップ領域ＰＴＡＰＲ（ＧＧ領域）における素子分離領域ＳＴＩの窪みＤＴは、ｎ型タップ領域ＮＴＡＰＲ（ＪＪ領域）における素子分離領域ＳＴＩの窪みＤＴよりも小さい。
また、基準電位配線領域ＶＳＳＲ（ＩＩ領域）では、基準電位配線ＶＳＳは、素子分離領域ＳＴＩ上に延在しており、Ｘ方向に延在する基準電位配線ＶＳＳの下部は、全域で素子分離領域ＳＴＩとなっている。従って、上記のように、半導体装置のＹ方向のサイズを低減することができる。
次に、本実施の形態２の半導体装置の製造方法について説明する。本実施の形態２の半導体装置の製造方法は、上記実施の形態１の半導体装置の製造方法と同様であり、異なる部分を説明する。
上記実施の形態１の半導体装置の製造工程である、ＳＯＩ基板１を準備する工程から、図１２を用いて説明したサイドウォールスペーサＳＷ１形成工程を実施する。
次に、上記実施の形態１の図１３で説明したエピタキシャル層ＥＰ形成工程を実施する。図２２に示すように、ｎ型タップ領域ＮＴＡＰＲ（ＪＪ領域）にもエピタキシャル層ＥＰを形成する。つまり、エピタキシャル層ＥＰは、ｐ型タップ領域ＰＴＡＰＲ（ＧＧ領域）、ＮＭＯＳ領域ＮＭＯＳ１、（ＨＨ領域）、ｎ型タップ領域ＮＴＡＰＲ（ＪＪ領域）、および、ＰＭＯＳ領域ＰＭＯＳ１（ＫＫ領域）に形成する。
次に、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ２の除去工程を実施した後、図１４図を用いて説明したｎ−型半導体領域（エクステンション領域）ＥＸＮ形成工程以降を実施して、本実施の形態２の半導体装置を完成させる。
（実施の形態３）
図２３は、本実施の形態３の半導体装置の平面図である。
図２３に示すように、本実施の形態３の半導体装置は、ｐ型ウェルＰＷ１およびＰＷ２内のＮＭＯＳ領域ＮＭＯＳ０〜ＮＭＯＳ３およびｐ型タップ領域ＰＴＡＰＲには、実施の形態１の構造を用い、ｎ型ウェル領域ＮＷ１およびＮＷ２内のＰＭＯＳ領域ＰＭＯＳ１〜ＰＭＯＳ４およびｎ型タップ領域ＮＴＡＰＲ１には、実施の形態２の構造を用いるものである。すなわち、素子分離領域ＳＴＩの窪みＤＴの影響が大きい箇所のみ実施の形態２の構造を採用してもよい。これによりレイアウト設計の自由度を増すことができる。
（実施の形態４）
図２４は、本実施の形態４の半導体装置の平面図であり、上記実施の形態２の変形例である。
図２４では図１９と同様に、ｐ型タップ領域ＰＴＡＰＲ１が、Ｘ方向において、分割された複数のＮＭＯＳ領域ＮＭＯＳ１間に配置されている。また、ｎ型タップ領域ＮＴＡＰＲ１も、Ｘ方向において、分割された複数のＰＭＯＳ領域ＰＭＯＳ１間に配置されている。
図１９と異なる点を説明する。図１９では、Ｙ方向において、ＰＭＯＳ領域ＰＭＯＳ１とＰＭＯＳ領域ＰＭＯＳ２とで、ｎ型タップ領域ＮＴＡＰＲ１が共通であった。これに対して図２４では、各ＰＭＯＳ領域ＰＭＯＳ１間に位置するｎ型タップ領域ＮＴＡＰＲ１と、各ＰＭＯＳ領域ＰＭＯＳ２間に位置するｎ型タップ領域ＮＴＡＰＲ１とを、素子分離領域ＳＴＩによって分離している。すなわち、電源電位配線領域ＶＤＤＲにはｎ型タップ領域ＮＴＡＰＲ１が形成されておらず、素子分離領域ＳＴＩが配置されている。
同様に、各ＮＭＯＳ領域ＮＭＯＳ０間に位置するｐ型タップ領域ＰＴＡＰＲ１と、各ＮＭＯＳ領域ＮＭＯＳ１間に位置するｐ型タップ領域ＰＴＡＰＲ１とを、素子分離領域ＳＴＩによって分離している。すなわち、基準電位配線領域ＶＳＳＲにはｐ型タップ領域ＰＴＡＰＲ１が形成されておらず、素子分離領域ＳＴＩが配置されている。
なお、配線のレイアウトは図２０で示した構造と同様である。断面構造についても、図２１で示したＧＧ領域及びＪＪ領域と同様である。従って、各ｐ型タップ領域ＰＴＡＰＲ１には基準電位配線ＶＳＳが接続されており、各ｎ型タップ領域ＮＴＡＰＲ１には電源電位配線ＶＤＤが接続されている。
このように実施の形態４においても実施の形態２と同様の効果を得ることができる。また、Ｙ方向において、ｐ型タップ領域ＰＴＡＰＲ１及びｎ型タップ領域ＮＴＡＰＲ１が各々分離されていることにより、実施の形態２よりも更に半導体装置のＹ方向のサイズを低減することができる。
また、実施の形態３と同様に、ｐ型ウェル領域ＰＷ１およびＰＷ２内のＮＭＯＳ領域ＮＭＯＳ１〜ＮＭＯＳ４およびｐ型タップ領域ＰＴＡＰＲ１には、実施の形態１の構造を用いることもできる。
また、ｎ型ウェル領域ＮＷ１およびＮＷ２内のＰＭＯＳ領域ＰＭＯＳ１〜ＰＭＯＳ４およびｎ型タップ領域ＮＴＡＰＲ１には、実施の形態３の構造を採用し、ｐ型ウェル領域ＰＷ１およびＰＷ２内のＮＭＯＳ領域ＮＭＯＳ１〜ＮＭＯＳ４およびｐ型タップ領域ＰＴＡＰＲ１には、実施の形態４の構造を採用することもできる。
また、ｎ型ウェル領域ＮＷ１およびＮＷ２内のＰＭＯＳ領域ＰＭＯＳ１〜ＰＭＯＳ４およびｎ型タップ領域ＮＴＡＰＲ１には、実施の形態４の構造を採用し、ｐ型ウェル領域ＰＷ１およびＰＷ２内のＮＭＯＳ領域ＮＭＯＳ１〜ＮＭＯＳ４およびｐ型タップ領域ＰＴＡＰＲ１には、実施の形態３の構造を採用することもできる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１ ＳＯＩ基板
ＡＣＴＮ１，ＡＣＴＮ２，ＡＣＴＰ１，ＡＣＴＰ２，ＡＣＴＮＴ，ＡＣＴＮＴ１，
ＡＣＴＰＴ，ＡＣＴＮＴ１ 活性領域
ＢＸ 絶縁層
ＣＰ キャップ絶縁膜
ＤＰ１ イオン注入用不純物
ＤＴ 窪み
ＥＰ エピタキシャル層
ＥＸＮ ｎ−型半導体領域
ＥＸＰ ｐ−型半導体領域
Ｇ１，Ｇ２ ゲート電極
ＧＦ ゲート絶縁膜
ＧＮ 半導体領域
ＧＰ 半導体領域
ＩＬ１，ＩＬ２ 絶縁膜
Ｍ１、Ｍ２ 配線
ＮＭＯＳ０，ＮＭＯＳ１，ＮＭＯＳ２，ＮＭＯＳ３ ＮＭＯＳ領域
ＮＴＡＰ，ＮＴＡＰ１ ｎ型タップ
ＮＴＡＰＲ，ＮＴＡＰＲ１ ｎ型タップ領域
ＮＷ１，ＮＷ２ ｎ型ウェル領域
ＯＰ１ 開口
ＰＧ プラグ電極
ＰＭＯＳ１，ＰＭＯＳ２，ＰＭＯＳ３，ＰＭＯＳ４ ＰＭＯＳ領域
ＰＴＡＰ，ＰＴＡＰ１ ｐ型タップ
ＰＴＡＰＲ，ＰＴＡＰＲ１ ｐ型タップ領域
ＰＲ１,ＰＲ２，ＰＲ３，ＰＲ４，ＰＲ５，ＰＲ６ フォトレジスト層
ＰＷ１,ＰＷ２ ｐ型ウェル領域
Ｑｎ１，Ｑｎ２ ｎ型ＭＩＳＦＥＴ
Ｑｐ１，Ｑｐ２ ｐ型ＭＩＳＦＥＴ
ＳＢ 半導体基板
ＳＤＮ ｎ＋型半導体領域
ＳＤＰ ｐ＋型半導体領域
ＳＬ シリサイド層
ＳＭ 半導体層
ＳＴＩ 素子分離領域
ＳＷ１，ＳＷ２ サイドウォールスペーサ
ＳＺ１，ＳＺ２，ＳＺ３ 絶縁膜
ＴＲ 溝
ＶＤＤ 電源電位配線
ＶＤＤＲ 電源電位配線領域
ＶＳＳ 基準電位配線
ＶＳＳＲ 基準電位配線領域
ＺＭ１，ＺＭ２,ＺＭ３ 絶縁膜

Claims (17)

  1. 主面と裏面とを有する半導体基板と、
    前記半導体基板の前記主面に形成された第１導電型の第１半導体領域と、
    前記第１半導体領域内において、周囲を素子分離領域で規定された第１活性領域および第２活性領域と、
    前記第１活性領域内において、前記半導体基板の主面上に、第１絶縁膜を介して形成された第１半導体層と、
    前記第１半導体層の表面に第１ゲート絶縁膜を介して形成された第１ゲート電極と、
    前記第１ゲート電極の側壁上に形成された第１サイドウォールスペーサと、
    前記第１ゲート電極の両端において、前記第１半導体層上に形成された第１エピタキシャル層と、
    前記第１ゲート電極の両端において、前記第１半導体層と前記第１エピタキシャル層とに形成された前記第１導電型とは反対導電型である第２導電型の第２半導体領域および第３半導体領域と、
    前記第１活性領域内において、前記第１絶縁膜の下に形成された前記第１導電型の第４半導体領域と、
    前記第２活性領域において、前記第１半導体領域の表面に形成された第１シリサイド層と、
    前記第１ゲート電極を覆う層間絶縁膜と、
    前記層間絶縁膜上に形成された第１電源配線と、
    を有し、
    平面視にて、前記第２活性領域は、第１方向に延在し、
    平面視にて、前記第１電源配線は、前記第２活性領域と重なって、前記第１方向に延在し、
    前記第１電源配線は、前記第２半導体領域に接続されており、
    前記第１ゲート電極は、前記第１方向に直交する第２方向に延在し、前記第１活性領域と前記第２活性領域との間の前記素子分離領域に乗り上げている、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１シリサイド層は、前記第１電源配線に接続されている、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第１シリサイド層と前記第１半導体領域との界面は、前記第１絶縁膜と前記第４半導体領域との界面よりも、前記半導体基板の前記裏面に近い、半導体装置。
  4. 請求項１記載の半導体装置において、
    さらに、
    前記第１半導体層内であって、前記第１サイドウォールスペーサの下部に形成された前記第２導電型の第５半導体領域を有する、半導体装置。
  5. 請求項４記載の半導体装置において、
    前記第２半導体領域および前記第３半導体領域の不純物濃度は、前記第５半導体領域の不純物濃度よりも高い、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記第１導電型は、Ｎ型であり、前記第２導電型は、Ｐ型である、半導体装置。
  7. 請求項１記載の半導体装置において、
    さらに、
    前記半導体基板の前記主面に形成された前記第２導電型の第６半導体領域と、
    前記第６半導体領域内において、周囲を前記素子分離領域で規定された第３活性領域および第４活性領域と、
    前記第３活性領域内において、前記半導体基板の主面上に、第２絶縁膜を介して形成された第２半導体層と、
    前記第２半導体層の表面に第２ゲート絶縁膜を介して形成された第２ゲート電極と、
    前記第２ゲート電極の側壁上に形成された第２サイドウォールスペーサと、
    前記第２ゲート電極の両端において、前記第２半導体層上に形成された第２エピタキシャル層と、
    前記第２ゲート電極の両端において、前記第２半導体層と前記第２エピタキシャル層とに形成された前記第１導電型の第７半導体領域および第８半導体領域と、
    前記第３活性領域内において、前記第２絶縁膜の下に形成された前記第２導電型の第９半導体領域と、
    前記第４活性領域において、前記第６半導体領域上に形成された第３エピタキシャル層と、
    前記第３エピタキシャル層の表面に形成された第２シリサイド層と、
    前記第２ゲート電極を覆う前記層間絶縁膜と、
    前記層間絶縁膜上に形成された第２電源配線と、
    を有し、
    平面視にて、前記第４活性領域は、前記第１方向に延在し、
    平面視にて、前記第２電源配線は、前記第４活性領域と重なって、前記第１方向に延在し、
    前記第２電源配線は、前記第７半導体領域に接続されており、
    前記第２ゲート電極は、前記第２方向に延在し、前記第３活性領域と前記第４活性領域との間の前記素子分離領域に乗り上げている、半導体装置。
  8. 請求項７記載の半導体装置において、
    前記第２シリサイド層は、前記第２電源配線に接続されている、半導体装置。
  9. 請求項７記載の半導体装置において、
    前記第２シリサイド層と前記第３エピタキシャル層との界面は、前記第２絶縁膜と前記第９半導体領域との界面よりも、前記半導体基板の前記裏面から離れている、半導体装置。
  10. 請求項７記載の半導体装置において、
    平面視にて、前記第１活性領域と前記第３活性領域とは、前記第２方向に配列されており、前記第１方向に延在する前記第２活性領域と前記第４活性領域とに挟まれている、半導体装置。
  11. 主面と裏面とを有する半導体基板と、
    前記半導体基板の前記主面に形成された第１導電型の第１半導体領域と、
    前記第１半導体領域内において、周囲を素子分離領域で規定された第１活性領域、第２活性領域、第５活性領域および第６活性領域と、
    前記第１活性領域内において、前記半導体基板の主面上に、第１絶縁膜を介して形成された第１半導体層と、
    前記第１半導体層の表面に第１ゲート絶縁膜を介して形成された第１ゲート電極と、
    前記第１ゲート電極の側壁上に形成された第１サイドウォールスペーサと、
    前記第１ゲート電極の両端において、前記第１半導体層上に形成された第１エピタキシャル層と、
    前記第１ゲート電極の両端において、前記第１半導体層と前記第１エピタキシャル層とに形成された前記第１導電型とは反対導電型である第２導電型の第２半導体領域および第３半導体領域と、
    前記第１活性領域内において、前記第１絶縁膜の下に形成された前記第１導電型の第４半導体領域と、
    前記第２活性領域において、前記第１半導体領域の表面に形成された第２エピタキシャル層と、
    前記第２エピタキシャル層の表面に形成された第１シリサイド層と、
    前記第５活性領域内において、前記半導体基板の主面上に、第３絶縁膜を介して形成された第３半導体層と、
    前記第３半導体層の表面に第３ゲート絶縁膜を介して形成された第３ゲート電極と、
    前記第３ゲート電極の側壁上に形成された第３サイドウォールスペーサと、
    前記第３ゲート電極の両端において、前記第３半導体層上に形成された第５エピタキシャル層と、
    前記第３ゲート電極の両端において、前記第３半導体層と前記第５エピタキシャル層とに形成された前記第２導電型の第９半導体領域および第１０半導体領域と、
    前記第５活性領域内において、前記第３絶縁膜の下に形成された前記第１導電型の第１１半導体領域と、
    前記第６活性領域において、前記第１半導体領域の表面に形成された第６エピタキシャル層と、
    前記第６エピタキシャル層の表面に形成された第３シリサイド層と、
    前記第１ゲート電極および前記第３ゲート電極のそれぞれを覆う層間絶縁膜と、
    前記層間絶縁膜上に形成された第１電源配線と、
    を有し、
    平面視にて、前記第１電源配線は、第１方向に延在し、
    前記第１電源配線は、前記第２半導体領域、前記第１０半導体領域、前記第１シリサイド層および前記第３シリサイド層に接続されており、
    平面視にて、前記第１活性領域と前記第２活性領域とは、前記第１方向に配列され、
    平面視にて、前記第５活性領域と前記第６活性領域とは、前記第１方向に配列され、
    前記第１ゲート電極および前記第３ゲート電極のそれぞれは、前記第１方向に直交する第２方向に延在しており、
    平面視における前記第２方向において、前記第２活性領域と前記第６活性領域とは、前記素子分離領域によって分離されている、半導体装置。
  12. 請求項１１記載の半導体装置において、
    前記第１シリサイド層と前記第２エピタキシャル層との界面は、前記第１絶縁膜と前記第４半導体領域との界面よりも、前記半導体基板の前記裏面から離れている、半導体装置。
  13. 請求項１１記載の半導体装置において、
    さらに、
    前記第１半導体層内であって、前記第１サイドウォールスペーサの下部に形成された前記第２導電型の第５半導体領域を有する、半導体装置。
  14. 請求項１３記載の半導体装置において、
    前記第２半導体領域および前記第３半導体領域の不純物濃度は、前記第５半導体領域の不純物濃度よりも高い、半導体装置。
  15. 請求項１１記載の半導体装置において、
    さらに、
    前記半導体基板の前記主面に形成された前記第２導電型の第６半導体領域と、
    前記第６半導体領域内において、周囲を前記素子分離領域で規定された第３活性領域および第４活性領域と、
    前記第３活性領域内において、前記半導体基板の主面上に、第２絶縁膜を介して形成された第２半導体層と、
    前記第２半導体層の表面に第２ゲート絶縁膜を介して形成された第２ゲート電極と、
    前記第２ゲート電極の側壁上に形成された第２サイドウォールスペーサと、
    前記第２ゲート電極の両端において、前記第２半導体層上に形成された第３エピタキシャル層と、
    前記第２ゲート電極の両端において、前記第２半導体層と前記第３エピタキシャル層とに形成された前記第１導電型の第７半導体領域および第８半導体領域と、
    前記第３活性領域内において、前記第２絶縁膜の下に形成された前記第２導電型の第９半導体領域と、
    前記第４活性領域において、前記第６半導体領域上に形成された第４エピタキシャル層と、
    前記第４エピタキシャル層の表面に形成された第２シリサイド層と、
    前記第２ゲート電極を覆う前記層間絶縁膜と、
    前記層間絶縁膜上に形成された第２電源配線と、
    を有し、
    平面視にて、前記第２電源配線は、前記第１方向に延在し、
    前記第２電源配線は、前記第７半導体領域に接続されており、
    平面視にて、前記第３活性領域と前記第４活性領域とは、前記第１方向に配列され、
    前記第２ゲート電極は、前記第２方向に延在している、半導体装置。
  16. 請求項１５記載の半導体装置において、
    前記第２シリサイド層は、前記第２電源配線に接続されている、半導体装置。
  17. 請求項１５記載の半導体装置において、
    平面視にて、前記第１活性領域と前記第３活性領域とは、前記第２方向に配列されており、前記第１方向に延在する前記第１電源配線と前記第２電源配線とに挟まれており、
    平面視にて、前記第２活性領域と前記第４活性領域とは、前記第２方向に配列されており、前記第１方向に延在する前記第１電源配線と前記第２電源配線とに挟まれている、半導体装置。
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