KR20180054431A - 반도체 장치 - Google Patents

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KR20180054431A
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KR1020170134069A
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Inventor
노부오 쯔보이
요시끼 야마모또
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

반도체 장치의 신뢰성을 향상시킨다.
반도체 기판 SB와, 반도체 기판 SB 위의 절연층 BX와, 절연층 BX 위의 반도체층 SM을 갖는 SOI 기판(1)에, 박막 SOI형의 p형 MISFETQp1이 형성되어 있고, 그 소스·드레인 영역인 n+형 반도체 영역 SDN은, 반도체층 SM과, 반도체층 SM 위의 에피택셜층 EP에 형성되어 있다. 또한, 반도체 기판 SB의 n형 웰 영역 NW1 내에 형성된 p형 MISFETQp1의 하부에는, 절연층 BX를 개재하여 반도체층 GN이 형성되어 있다. 그리고, n형 웰 영역 NW1의 급전 영역인 n형 탭 영역 NTAPR에서는, n형 웰 영역 NW1의 주면에, 에피택셜층 EP를 개재하는 일 없이 실리사이드층 SL이 형성되어 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 예를 들어 SOI 기판을 사용한 반도체 장치에 적합하게 이용할 수 있는 것이다.
반도체 장치를 제조하기 위해서는, 반도체 기판에 소자 분리 영역을 형성하고, 소자 분리 영역으로 규정된 반도체 기판의 활성 영역에 MISFET(Metal Insulator Semiconductor Field Effect Transistor) 등의 반도체 소자를 형성하고, 반도체 기판 위에 다층 배선 구조를 형성한다. 또한, 반도체 기판으로서 SOI 기판을 사용하는 기술이 있다.
일본 특허 공개 제2015-27068호 공보(특허문헌 1)는 SOI 기판을 사용한 MISFET에 관한 것이고, SOI 기판은, 지지 기판(1)과, 지지 기판(1) 위에 형성된 BOX층(2a)과, BOX층(2a) 위에 형성된 SOI층(3a)을 갖는다. 예를 들어, 도 11에서는, 지지 기판(1)의 n형 웰(5) 위의 SOI층(3a)에 복수의 p채널형 MISFETQP5가 형성되고, n형 웰(5)에는, 제1 배선(16)에 의해, 기판 바이어스 Vbp가 인가되어 있다.
일본 특허 공개 제2015-27068호 공보
SOI 기판을 사용하여 제조하는 반도체 장치에 있어서, 신뢰성을 향상시키는 것이 요망된다.
기타 과제와 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
일 실시 형태에 의하면, 반도체 장치는, 주면과 이면을 갖는 반도체 기판과, 반도체 기판의 주면에 형성된 제1 도전형의 제1 반도체 영역과, 제1 반도체 영역 내에 있어서, 주위를 소자 분리 영역으로 규정된 제1 활성 영역 및 제2 활성 영역과, 제1 활성 영역 내에 있어서, 반도체 기판의 주면 위에, 제1 절연막을 개재하여 형성된 제1 반도체층과, 제1 반도체층의 표면에 제1 게이트 절연막을 개재하여 형성된 제1 게이트 전극과, 제1 게이트 전극의 측벽 위에 형성된 제1 사이드 월 스페이서와, 제1 게이트 전극의 양단에 있어서, 제1 반도체층 위에 형성된 제1 에피택셜층과, 제1 게이트 전극의 양단에 있어서, 제1 반도체층과 제1 에피택셜층에 형성된 제1 도전형과는 반대 도전형인 제2 도전형의 제2 반도체 영역 및 제3 반도체 영역과, 제1 활성 영역 내에 있어서, 제1 절연막 아래에 형성된 제1 도전형의 제4 반도체 영역과, 제2 활성 영역에 있어서, 제1 반도체 영역의 표면에 형성된 제1 실리사이드층과, 제1 게이트 전극을 덮는 층간 절연막과, 층간 절연막 위에 형성된 제1 전원 배선을 갖고, 평면에서 볼 때, 제2 활성 영역은, 제1 방향으로 연장되고, 평면에서 볼 때, 제1 전원 배선은, 제2 활성 영역과 겹치며, 제1 방향으로 연장되고, 제1 전원 배선은, 제2 반도체 영역에 접속되어 있고, 제1 게이트 전극은, 제1 방향에 직교하는 제2 방향으로 연장되고, 제1 활성 영역과 제2 활성 영역 사이의 상기 소자 분리 영역에 올라타 있다.
일 실시 형태에 의하면, 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1은 관련 기술에 있어서의 반도체 장치의 평면도이다.
도 2는 도 1의 A-A선 및 B-B선을 따르는 단면도이다.
도 3은 실시 형태 1의 반도체 장치의 평면도이다.
도 4는 도 3의 A부의 상세 평면도이다.
도 5는 도 4의 C-C선, D-D선, E-E선 및 F-F선을 따르는 단면도이다.
도 6은 실시 형태 1인 반도체 장치의 제조 공정 중의 단면도이다.
도 7은 도 6에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 8은 도 7에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 9는 도 8에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 10은 도 9에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 11은 도 10에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 12는 도 11에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 13은 도 12에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 14는 도 13에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 15는 도 14에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 16은 도 15에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 17은 도 16에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 18은 도 17에 이어지는 반도체 장치의 제조 공정 중의 단면도이다.
도 19는 실시 형태 2의 반도체 장치의 평면도이다.
도 20은 도 19의 B부의 상세 평면도이다.
도 21은 도 20의 G-G선, H-H선, I-I선, J-J선, K-K선 및, L-L선을 따르는 단면도이다.
도 22는 실시 형태 2의 반도체 장치의 제조 공정 중의 단면도이다.
도 23은 실시 형태 3의 반도체 장치의 평면도이다.
도 24는 실시 형태 4의 반도체 장치의 평면도이다.
이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시 형태로 분할하여 설명하는데, 특별히 명시했을 경우를 제외하고, 그것들은 서로 무관계한 것은 아니며, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함)을 언급할 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니며, 특정한 수 이상이어도 이하여도 된다. 또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함)는 특별히 명시한 경우 및 원리적으로 명백하게 필수적이라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것은 아님은 물론이다. 마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등을 언급할 때에는, 특별히 명시했을 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등과 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
이하, 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 부여하고, 그 반복되는 설명은 생략한다. 또한, 이하의 실시 형태에서는, 특별히 필요할 때 이외에는 동일 또는 마찬가지 부분의 설명을 원칙적으로 반복하지 않는다.
또한, 실시 형태에서 사용하는 도면에 있어서는, 단면도여도 도면을 보기 쉽게 하기 위해 해칭을 생략하는 경우도 있다. 또한, 평면도여도 도면을 보기 쉽게 하기 위해 해칭을 부여하는 경우도 있다.
(실시 형태 1)
<관련 기술의 설명>
도 1은, 관련 기술에 있어서의 반도체 장치의 평면도이다. 도 2는, 도 1의 A-A선 및 B-B선을 따르는 단면도이다. A-A선을 따르는 단면도를 AA 영역에, B-B선을 따르는 단면도를 BB 영역에 나타내고 있다.
도 1에 도시하는 바와 같이, 관련 기술에 있어서의 반도체 장치는, SOI(Silicon On Insulator) 기판(1)에 형성된 n형 MISFETQn1 및 Qn2 그리고 p형 MISFETQp1 및 Qp2를 갖는다. 후술하겠지만, SOI 기판(1)은, 지지 기판으로서의 반도체 기판(지지 기판) SB와, 반도체 기판 SB의 주면 위에 형성된 절연층(매립 절연막) BX와, 절연층 BX의 상면 위에 형성된 반도체층 SM을 갖고 있다. 그리고, n형 MISFETQn1 및 Qn2, 그리고, p형 MISFETQp1 및 Qp2는, 반도체층 SM에 형성된 박막 SOI형 MISFET이며, 완전 공핍형의 MISFET이다.
도 1에 도시하는 바와 같이, Y 방향에 있어서, 위에서부터 아래 방향으로 순서대로, NMOS 영역 NMOS1/PMOS 영역 PMOS1/PMOS 영역 PMOS2/NMOS 영역 NMOS2가 배치되어 있다. NMOS 영역 NMOS1 및 NMOS2, 그리고, PMOS 영역 PMOS1 및 PMOS2는, Y 방향으로 원하는 높이를 갖고, X 방향(Y 방향과 직교)으로 원하는 길이를 갖고 있다. 즉, X 방향으로 연장되어 있다. NMOS 영역 NMOS1 및 NMOS2에는, 각각, 복수의 n형 MISFETQn1 및 Qn2가, X 방향으로 나란히 배치되고, PMOS 영역 PMOS1 및 PMOS2에는, 각각, 복수의 p형 MISFETQp1 및 Qp2가, X 방향으로 나란히 배치되어 있다. n형 MISFETQn1 및 Qn2는, 그 주위를 소자 분리 영역 STI로 둘러싸인 활성 영역 ACTN1 및 ACTN2에 형성되어 있고, p형 MISFETQp1 및 Qp2는, 그 주위를 소자 분리 영역 STI로 둘러싸인 활성 영역 ACTP1 및 ACTP2에 형성되어 있다.
PMOS 영역 PMOS1 및 PMOS2의 사이에는, X 방향으로 연장되는 전원 전위 배선 영역 VDDR 및 n형 탭 영역 NTAPR이 형성되고, X 방향으로 연장되는 전원 전위 배선 VDD 및 n형 탭 NTAP가 배치되어 있다. 또한, NMOS 영역 NMOS1의 상측 및 NMOS 영역 NMOS2의 하측에는, X 방향으로 연장되는 기준 전위 배선 영역 VSSR 및 p형 탭 영역 PTAPR이 형성되고, X 방향으로 연장되는 기준 전위 배선 VSS 및 p형 탭 PTAP가 배치되어 있다.
PMOS 영역 PMOS1 및 PMOS2, 그리고, 전원 전위 배선 영역 VDDR은, X 방향으로 연장되는 n형 웰 영역(n형 반도체 영역) NW1 위에 형성되어 있다. 즉, 복수의 p형 MISFETQp1 및 Qp2는, n형 웰 영역 NW1 위(환언하면, n형 웰 영역 NW1 내)에 형성되어 있다. 그리고, NMOS 영역 NMOS1 및 기준 전위 배선 영역 VSSR은, X 방향으로 연장되는 p형 웰 영역(p형 반도체 영역) PW1 위에, NMOS 영역 NMOS2 및 기준 전위 배선 영역 VSSR은, X 방향으로 연장되는 p형 웰 영역 PW2 위에 형성되어 있다. 즉, 복수의 n형 MISFETQn1은, p형 웰 영역 PW1 위(환언하면, p형 웰 영역 PW1 내)에 형성되어 있고, 복수의 n형 MISFETQn2는, p형 웰 영역 PW2 위(환언하면, p형 웰 영역 PW2 내)에 형성되어 있다.
n형 웰 영역 NW1 내에는, 전원 전위 배선 VDD와 겹치도록, X 방향으로 연장되는 활성 영역 ACTNT가 배치되어 있고, 전원 전위 배선 VDD는, 플러그 전극 PG를 통해 n형 웰 영역 NW1에 접속되고, 전원 전위를 n형 웰 영역 NW1에 급전할 수 있다. 즉, 활성 영역 ACTN에서는, 절연막 BX와 반도체층 SM이 제거되어 있다.
이어서, 도 2를 사용하여, 관련 기술에 있어서의 반도체 장치의 단면 구조에 대하여 설명한다. 반도체 기판 SB의 주면에는, n형 웰 영역 NW1이 형성되어 있고, n형 웰 영역 NW1 내의 활성 영역 ACTP1, ACTP2 및 ACTNT를 규정하도록 소자 분리 영역(소자 분리막) STI가 형성되어 있다. n형 웰 영역 NW1은, 소자 분리 영역 STI보다도 깊고, 활성 영역 ACTP1, ACTP2 및 ACTNT 내의 n형 웰 영역 NW1은 서로 연결되어 있다. 활성 영역 ACTP1, ACTP2 및 ACTNT 내에 있어서, n형 웰 영역 NW1의 주면에는, n형의 반도체 영역 GN이 형성되어 있다.
도 2의 AA 영역에 도시하는 바와 같이, p형 MISFETQp1은, 활성 영역 ACTP1 내이며, 반도체 기판(1)의 주면 위에 절연층 BX를 개재하여 형성된 반도체층 SM에 형성되어 있다. p형 MISFETQp1은, 반도체층 SM 위에 게이트 절연막 GF를 개재하여 형성된 게이트 전극 G1과, 게이트 전극 G1의 양측에 배치된 p-형 반도체 영역 EXP 및 p+형 반도체 영역 SDP를 갖는다. AA 영역은, p형 MISFETQp1의 게이트 길이 방향의 단면도이다.
게이트 전극 G1의 일단측의 p-형 반도체 영역 EXP 및 p+형 반도체 영역 SDP가, p형 MISFETQp1의 소스 영역이 되고, 타단측의 p-형 반도체 영역 EXP 및 p+형 반도체 영역 SDP가 드레인 영역이 된다. 소스 영역과 드레인 영역 사이의 반도체 영역 SM이 채널 형성 영역이다. p+형 반도체 영역 SDP는, 반도체층 SM과, 반도체층 SM의 주면 위에 형성된 에피택셜층 EP에 걸쳐서 형성되어 있다. p-형 반도체 영역 EXP는, p+형 반도체 영역 SDP와 채널 형성 영역의 사이이며, 반도체층 SM에 형성되어 있다.
도 2의 BB 영역은, p형 MISFETQp1 및 Qp2의 게이트 폭 방향의 단면도이다. p형 MISFETQp1 및 Qp2의 사이에는, n형 탭 영역 NTAPR이 형성되어 있다. n형 웰 영역 NW1의 주면이 노출된 활성 영역 ACTNT를 n형 탭 NTAP라 부른다. 즉, n형 탭 NTAP에서는, 반도체 기판 SB 위의 절연막 BX 및 반도체층 SM이 제거되어, n형 웰 영역 NW1의 주면이 노출되어 있다. 소자 분리 영역 STI에 둘러싸인 n형 탭 NTAP에서는, n형 웰 영역 NW1의 주면에, n형의 반도체 영역 GN이 형성되고, 그 위에는 에피택셜층 EP가 형성되어 있다. 그리고, 에피택셜층 EP에는 n+형 반도체 영역 SDN이 형성되어 있다.
여기서, n형 탭 NTAP를 규정하는 소자 분리 영역 STI 위에는, 예를 들어 활성 영역 ACTP1 위에 배치된 게이트 전극 G1의 단부가 올라타 있다. 그리고, 소자 분리 영역 STI의 n형 탭 NTAP측의 견부에는, 오목부 DT가 발생하고 있으며, 그 영향으로 에피택셜층 EP의 상면은 하면보다 넓게 되어 있다. 즉, 에피택셜층 EP의 상면(환언하면, 측면)이 오목부 DT가 없는 경우에 비해, 게이트 전극 G1에 접근하기 때문에, 게이트 전극 G1과 n형 웰 영역 NW1 사이에서 단락 또는 내압 열화가 발생하는 것이, 본원 발명자의 검토에 의해 판명되었다. 즉, 관련 기술의 반도체 장치에 있어서, 신뢰성이 저하되는 것이 판명되었다. 또한, 게이트 전극 G2와 n형 웰 영역 NW1 사이에서도 마찬가지의 문제가 발생하는 것도 판명되고 있다.
여기서, 소자 분리 영역 STI에 오목부 DT가 발생하더라도 단락 또는 내압 열화가 발생하지 않을 정도로, 게이트 전극 G1 및 G2를 n형 탭 NTAP로부터 이격시킬 수도 있지만, 이 경우, 반도체 장치의 면적이 증대된다는 단점이 발생한다.
이어서, 상기 관련 기술의 문제를 해결한 본 실시 형태 1에 대하여 설명한다.
<실시 형태 1에 있어서의 반도체 장치의 구성>
본 실시 형태 1의 반도체 장치는, 상기 관련 기술의 반도체 장치와 비교하여, n형 탭 영역 NTAPR에 에피택셜층 EP가 형성되어 있지 않은 점이 상이하며, 그 외에는 마찬가지이다. 따라서, 상기 관련 기술의 반도체 장치의 설명은, 본 실시 형태 1의 반도체 장치의 설명으로서 유용할 수 있고, 중복되는 설명은 생략한다.
도 3은, 본 실시 형태 1의 반도체 장치의 평면도이다. 도 4는, 도 3의 A부의 상세 평면도이다. 도 5는, 도 4의 C-C선, D-D선, E-E선 및 F-F선을 따르는 단면도이다.
본 실시 형태 1의 반도체 장치는, 도 3에 도시하는 바와 같이, SOI 기판 위에 복수의 NMOS 영역 NMOS0, NMOS1, NMOS2 및 NMOS3, 그리고, 복수의 PMOS 영역 PMOS1, PMOS2, PMOS3 및 PMOS4를 갖는다. 그리고, Y 방향에 있어서, 위에서부터 아래 방향으로 순서대로, NMOS 영역 NMOS0/NMOS 영역 NMOS1/PMOS 영역 PMOS1/PMOS 영역 PMOS2/NMOS 영역 NMOS2/NMOS 영역 NMOS3/PMOS 영역 PMOS3/PMOS 영역 PMOS4가 배치되어 있다. NMOS 영역 NMOS0 및 NMOS3에는, NMOS 영역 NMOS1 및 NMOS2와 마찬가지로 복수의 n형 MISFET가 형성되어 있다. 또한, PMOS 영역 PMOS3 및 PMOS4에는, PMOS 영역 PMOS1 및 PMOS2와 마찬가지로 복수의 p형 MISFET가 형성되어 있다. 복수의 NMOS 영역 NMOS0, NMOS1, NMOS2 및 NMOS3에 형성된 n형 MISFET, 그리고, 복수의 PMOS 영역 PMOS1, PMOS2, PMOS3 및 PMOS4에 형성된 p형 MISFET는, 모두, 상술한 박막 SOI형 MISFET이다. 이들 박막 SOI형 MISFET는, 후술하는 n형 MISFETQn1 또는 p형 MISFETQp1과 마찬가지의 구조이다.
X 방향으로 연장되는 p형 웰 영역 PW1에는, Y 방향으로 순서대로 NMOS 영역 NMOS0/기준 전위 배선 영역 VSSR/NMOS 영역 NMOS1이 배치되어 있고, 기준 전위 배선 영역 VSSR과 겹치며, X 방향으로 연장되는 p형 탭 영역 PTAPR이 배치되어 있다. p형 탭 영역 PTAPR은, p형 웰 영역 PW1에 원하는 전위(예를 들어, 기준 전위 또는 부전압)를 공급하기 위한 급전 영역이다.
X 방향으로 연장되는 n형 웰 영역 NW1에는, Y 방향으로 순서대로 PMOS 영역 PMOS1/전원 전위 배선 영역 VDDR/PMOS 영역 PMOS2가 배치되어 있고, 전원 전위 배선 영역 NDDR과 겹치며, X 방향으로 연장되는 n형 탭 영역 NTAPR이 배치되어 있다. n형 탭 영역 NTAPR은, n형 웰 영역 NW1에 원하는 전위(전원 전위 또는 부전압)를 공급하기 위한 급전 영역이다.
p형 웰 영역 PW2 및 n형 웰 영역 NW2도, p형 웰 영역 PW1 및 n형 웰 영역 NW1과 마찬가지이다. 또한, 도 3에 도시하는 바와 같이, Y 방향에 있어서, p형 웰 영역 PW1 및 PW2, 그리고, n형 웰 영역 NW1 및 NW2는 서로 인접하고 있다.
예를 들어, 전원 전위 배선 영역 VDDR과 기준 전위 배선 영역 VSSR 사이에 끼워진 PMOS 영역 PMOS1의 p형 MISFET 및 NMOS 영역 NMOS1의 n형 MISFET로, CMOS(Complementary Metal Oxide Semiconductor) 구성의 논리 회로가 구성된다.
도 4는, 도 3의 A부의 상세 평면도인데, 상술한 도 1과 마찬가지이며, 그 설명은 생략한다. 도 5에서는, 도 4의 C-C선을 따르는 단면도를 CC 영역에, D-D선을 따르는 단면도를 DD 영역에, E-E선을 따르는 단면도를 EE 영역에, F-F선을 따르는 단면도를 FF 영역에 나타내고 있다. CC 영역은, n형 MISFETQn1의 게이트 길이 방향의 단면도(즉, NMOS 영역 NMOS1의 단면도), DD 영역은, p형 탭 영역 PTAPR, EE 영역은, p형 MISFETQp1의 게이트 길이 방향의 단면도(즉, PMOS 영역 PMOS1의 단면도), FF 영역은, n형 탭 영역 NTAPR을 나타내고 있다.
도 5에 도시하는 바와 같이, 반도체 기판 SB의 주면에 형성된 n형 웰 영역 NW1 내에는, p형 MISFETQp1 및 n형 탭 영역 NTAPR이 형성되어 있다. EE 영역의 p형 MISFETQp1은, 활성 영역 ACTP1 내이며, 반도체 기판(1)의 주면 위에 절연층 BX를 개재하여 형성된 반도체층 SM에 형성되어 있다. p형 MISFETQp1은, 반도체층 SM 위에 게이트 절연막 GF를 개재하여 형성된 게이트 전극 G1과, 게이트 전극 G1의 양측에 배치된 소스 영역 및 드레인 영역을 갖는다. 소스 영역 및 드레인 영역은, 각각, p-형 반도체 영역 EXP 및 p+형 반도체 영역 SDP를 포함하고 있다. p-형 반도체 영역 EXP는, 반도체층 SM에 형성되고, p+형 반도체 영역 SDP는, 반도체층 SM과, 그 위의 에피택셜층 EP에 걸쳐서 형성되어 있다. 게이트 전극 G1의 측벽 위에는, 절연막 IL1을 개재하여 사이드 월 스페이서 SW2가 형성되어 있다. 절연막 IL1 및 사이드 월 스페이서 SW2를 합하여 사이드 월 스페이서라 부를 수도 있다. 게이트 전극 G1과 p+형 반도체 영역 SDP는, 사이드 월 스페이서로 분리 또는 이격되어 있다. 사이드 월 스페이서 아래에 p-형 반도체 영역 EXP가 형성되어 있다.
에피택셜층 EP는, 사이드 월 스페이서와 소자 분리 영역 STI에 의해 규정된 영역에 형성되어 있고, 에피택셜층 EP의 주면(환언하면, p+형 반도체 영역 SDP의 주면)에는, 실리사이드층(금속 실리사이드층) SL이 형성되어 있다. 또한, 게이트 전극 G1의 주면에도 실리사이드층 SL이 형성되어 있다. 소스 영역 및 드레인 영역의 실리사이드층 SL은, 플러그 전극 PG를 통해 배선 M1에 접속되어 있다.
또한, 반도체층 SM 내이며, 한 쌍의 p-형 반도체 영역 EXP 사이에 위치하는 채널 형성 영역 아래에는, 절연층 BX를 개재하여, n형의 반도체 영역 GN이, n형 웰 영역 NW1의 주면에 형성되어 있다. n형의 반도체 영역 GN은, p형 MISFETQp1의 역치를 조정하기 위한 영역이다.
n형 탭 영역 NTAPR(FF 영역)에서는, 소자 분리 영역 STI에 둘러싸인 활성 영역 ACTNT 내에 있어서, n형 웰 영역 NW1의 주면에 n+형 반도체 영역 SDN이 형성되고, n+형 반도체 영역 SDN의 주면에는 실리사이드층 SL이 형성되어 있다. n형 웰 영역 NW1은, 실리사이드층 SL에 접촉되는 플러그 전극 PG를 통해 전원 전위 배선 VDD에 접속되어 있다. 즉, 전원 전위 배선 VDD로부터 공급되는 전원 전위는, 플러그 전극 PG, 실리사이드층 SL 및, n+형 반도체 영역 SDN을 통해 n형 웰 영역 NW1에 공급된다.
도 5에 도시하는 바와 같이, n형 웰 영역 NW1의 주면 위에는, 에피택셜층 EP는 형성되어 있지 않으므로, 상술한 관련 기술과는 상이하게, n+형 반도체 영역 SDN이 소자 분리 영역 STI의 오목부 DT 위에 올라타는 경우가 없다. 따라서, n+형 반도체 영역 SDN과 게이트 전극 G1 또는 G2가 접근하는 일이 없어, 게이트 전극 G1 또는 G2와 n형 웰 영역 NW1 사이의 단락 또는 내압 열화를 방지할 수 있다.
본 실시 형태 1에서는, n형 탭 영역 NTAPR에 있어서, n형 웰 영역 NW1(환언하면, 반도체 기판 SB)의 주면 위에 에피택셜층 EP를 형성하고 있지 않다. 따라서, 도 5에 도시하는 바와 같이, 활성 영역 ACTNT에 있어서의 실리사이드층 SL의 하면(실리사이드층 SL과 n+형 반도체 영역 SDN의 계면이라고도 할 수 있음)은 활성 영역 ACTP1에 있어서의 절연층 BX의 하면(절연층 BX와 반도체층 GN 또는 n형 웰 영역 NW1과의 계면이라고도 할 수 있음)과 동등하거나, 또는, d1만큼 낮다(반도체 기판 SB의 이면에 가깝다)는 특징을 갖는다. 에피택셜층 EP를 형성하지 않을 경우, 실리사이드층 SL의 형성 시에 반도체 기판 SB의 일부가, 실리사이드층 SL 형성용 금속막과 반응하기 때문에, 당소의 주면으로부터 후퇴(저하)하기 때문이다. 여기서, 반도체 기판 SB의 이면이란, n형 웰 영역 NW1(또는, 소자 분리 영역 STI)이 형성된 주면과 반대측의 면이다.
또한, 도 5에 도시하는 바와 같이, 반도체 기판 SB의 주면에 형성된 p형 웰 영역 PW1 내에는, n형 MISFETQn1 및 p형 탭 영역 PTAPR이 형성되어 있다. CC 영역의 n형 MISFETQn1의 구조는, 상기의 p형 MISFETQp1과 마찬가지이며, 그 설명을 유용할 수 있다. 단, n형 MISFETQn1의 소스 영역 및 드레인 영역은, 각각, n-형 반도체 영역 EXN 및 n+형 반도체 영역 SDN을 포함하고 있다. 또한, 반도체층 SM 내이며, 한 쌍의 n-형 반도체 영역 EXN 간에 위치하는 채널 형성 영역 아래에는, 절연층 BX를 개재하고, p형의 반도체 영역 GP가, p형 웰 영역 PW1의 주면에 형성되어 있다. p형의 반도체 영역 GP는, n형 MISFETQn1의 역치를 조정하기 위한 영역이다.
p형 탭 영역 PTAPR(DD 영역)에서는, 소자 분리 영역 STI에 둘러싸인 활성 영역 ACTPT 내에 있어서, p형 웰 영역 PW1의 주면과, p형 웰 영역 PW1의 주면 위에 형성된 에피택셜층 EP에 걸쳐서 p+형 반도체 영역 SDP가 형성되고, p+형 반도체 영역 SDP의 주면에는 실리사이드층 SL이 형성되어 있다. p형 웰 영역 PW1은, 실리사이드층 SL에 접촉하는 플러그 전극 PG를 통해 기준 전위 배선 VSS에 접속되어 있다. p형 탭 영역 PTAPR에서는, n형 탭 영역 NTAPR과는 상이하게, p형 웰 영역 PW1 위에 에피택셜층 EP를 형성하고 있다. 후술하겠지만, p형 탭 영역 PTAPR에서는, n형 탭 영역 NTAPR에 비해, 소자 분리 영역 STI의 오목부 DT가 발생하기 어려운 것이 본원 발명자에 의해 확인되고 있기 때문이다. 또한, p형 탭 영역 PTAPR의 소자 분리 영역 STI의 오목부 DT의 도시를 생략하고 있다. 즉, p형 탭 영역 PTAPR의 소자 분리 영역 STI의 오목부 DT는, n형 탭 영역 NTAPR의 소자 분리 영역 STI의 오목부 DT보다도 작다.
따라서, 도 5에 도시하는 바와 같이, p형 탭 영역 PTAPR에서는, 활성 영역 ACTPT에 있어서의 실리사이드층 SL의 하면(실리사이드층 SL과 p+형 반도체 영역 SDP의 계면이라고도 할 수 있음)은 활성 영역 ACTN1에 있어서의 절연층 BX의 하면(절연층 BX와 반도체층 GP의 계면이라고도 할 수 있음)보다도 d2만큼 높다(반도체 기판 SB의 이면으로부터 멀다)는 특징을 갖는다. 이 구조에 의해, p형 탭 영역 PTAPR의 플러그 전극 PG의 깊이(환언하면, 플러그 전극 PG의 애스펙트비, 또는, 절연막 SZ1에 형성하는 개구의 애스펙트비)를 저감할 수 있다.
또한, 전원 전위 배선 VDD 및 기준 전위 배선 VSS를, 상위 개념적으로 전원 배선이라 부르는 경우가 있다.
물론, p형 탭 영역 PTAPR에 있어서, p형 웰 영역 PW1 위에 에피택셜층 EP를 형성하는 일 없이, n형 탭 영역 NTAPR과 마찬가지의 구조로 할 수도 있다. 즉, p형 웰 영역 PW1의 표면에, 에피택셜층 EP를 개재시키는 일 없이 실리사이드층 SL을 형성해도 된다.
<실시 형태 1에 있어서의 반도체 장치의 제조 공정에 대해서>
본 실시 형태 1의 반도체 장치의 제조 공정을, 도면을 참조하여 설명한다. 도 6 내지 도 18은, 본 실시 형태 1인 반도체 장치의 제조 공정 중의 단면도이다. 도 6 내지 도 18은, 도 5에 도시한 CC 영역, DD 영역, EE 영역 및 FF 영역에 대응하고 있다.
먼저, SOI(SOI: Silicon On Insulator) 기판(1)을 마련(준비)한다. SOI 기판(1)은, 지지 기판으로서의 반도체 기판(지지 기판) SB와, 반도체 기판 SB의 주면 위에 형성된 절연층(매립 절연막) BX와, 절연층 BX의 상면 위에 형성된 반도체층 SM을 갖고 있다.
반도체 기판 SB는, 절연층 BX와 절연층 BX보다도 위의 구조를 지지하는 지지 기판이지만, 반도체 기판이기도 하다. 반도체 기판 SB는, 바람직하게는 단결정 실리콘 기판이며, 예를 들어 p형의 단결정 실리콘을 포함한다. 절연층 BX는, 바람직하게는 산화 실리콘막이며, 절연층 BX의 두께는, 예를 들어 10 내지 30㎚ 정도로 할 수 있다. 반도체층 SM은, 단결정 실리콘 등을 포함하고, 반도체층 SM의 두께는, 예를 들어 5 내지 25㎚ 정도로 할 수 있다. 이들 반도체 기판 SB, 절연층 BX 및 반도체층 SM에 의해, SOI 기판(1)이 형성되어 있다.
또한, SOI 기판(1)에 있어서, 반도체 기판 SB의 주면 중, 절연층 BX에 접하는 측의 주면을 반도체 기판 SB의 상면이라 칭하고, 반도체 기판 SB의 상면과는 반대측의 주면을, 반도체 기판 SB의 이면이라 칭하기로 한다. 또한, SOI 기판(1)에 있어서, 절연층 BX의 주면 중, 반도체 기판 SB에 접하는 측의 주면을 절연층 BX의 하면이라 칭하고, 반도체층 SM에 접하는 측의 주면을 절연층 BX의 상면이라 칭하며, 절연층의 상면과 하면은 서로 반대측의 면이다. 또한, 반도체층 SM의 주면 중, 절연층 BX에 접하는 측의 주면을 반도체층 SM의 하면이라 칭하고, 반도체층 SM의 하면과는 반대측의 주면을, 반도체층 SM의 상면이라 칭한다.
이어서, SOI 기판(1)의 주면 위에, 즉 반도체층 SM의 상면 위에, 절연막(패드 절연막) ZM1을 형성한다. 절연막 ZM1은, 절연층 BX와 동일한 재료를 포함한다. 절연층 BX가 산화 실리콘을 포함하는 경우에는, 절연막 ZM1도 산화 실리콘을 포함한다. 절연막 ZM1은, 예를 들어 CVD(Chemical Vapor Deposition: 화학적 기상 성장)법 등을 사용하여 형성할 수 있다.
이어서, 절연막 ZM1 위에 절연막 ZM2를 형성한다. 절연막 ZM2는, 절연막 ZM1과는 상이한 재료를 포함한다. 절연층 BX 및 절연막 ZM1이 산화 실리콘을 포함하는 경우에는, 절연막 ZM2는 질화 실리콘을 포함하는 것이 바람직하다. 또한, 절연막 ZM2는, 후술하는 절연막 ZM3과도 상이한 재료를 포함한다. 절연막 ZM2는, 예를 들어 CVD법 등을 사용하여 형성할 수 있다. 절연막 ZM2의 형성 막 두께는, 예를 들어 80 내지 120㎚ 정도로 할 수 있다.
이어서, 도 6에 도시하는 바와 같이, 홈 TR을 형성한다. 홈 TR은, 후술하는 소자 분리 영역 STI를 형성하기 위한 홈이며, 즉, 소자 분리용 홈이다.
홈 TR은, 다음과 같이 하여 형성할 수 있다. 즉, 먼저, 절연막 ZM2 위에 포토리소그래피 기술을 사용하여 포토레지스트층(도시하지 않음)을 형성한다. 이 포토레지스트층은, 홈 TR 형성 예정 영역의 절연막 ZM2를 노출하고, 그 이외의 영역의 절연막 ZM2를 덮는 패턴(평면 형상)을 갖고 있다. 그 다음, 이 포토레지스트층을 에칭 마스크로서 사용하여 절연막 ZM2를 에칭(바람직하게는 건식 에칭)하여 패터닝한다. 이에 의해, 홈 TR 형성 예정 영역의 절연막 ZM2가 선택적으로 제거된다. 그리고, 이 포토레지스트층을 제거하고 나서, 절연막 ZM2를 에칭 마스크(하드 마스크)로서 사용하여, 절연막 ZM1, 반도체층 SM, 절연층 BX 및 반도체 기판 SB를 에칭(바람직하게는 건식 에칭)함으로써, 홈 TR을 형성할 수 있다.
홈 TR은, 절연막 ZM2, 절연막 ZM1, 반도체층 SM 및 절연층 BX를 관통하고, 홈 TR의 저부(저면)가 반도체 기판 SB에 도달하고 있다. 즉, 반도체 기판 SB의 두께의 도중에 홈 TR의 저부(저면)가 위치하고 있다. 이로 인해, 홈 TR의 저면은, 절연층 BX의 하면보다도 하방에 위치하고 있고, 홈 TR의 저부에서는, 반도체 기판 SB가 노출되어 있다. 홈 TR의 깊이는, 예를 들어 250 내지 300㎚ 정도로 할 수 있다.
이어서, 절연막 ZM2 위에, 홈 TR 내를 메우도록 절연막을 형성한다. 절연막은, 소자 분리 영역 STI 형성용 절연막이며, 산화 실리콘막인 것이 바람직하다. 이로 인해, STI 형성용 절연막과 절연막 ZM1과 절연층 BX는, 동일한 재료를 포함하고, 바람직하게는 모두 산화 실리콘을 포함한다. 절연막은, CVD법 등을 사용하여 형성할 수 있다. 절연막의 형성 막 두께는, 홈 TR 내를 절연막으로 메우는(채우는) 데 충분한 막 두께로 설정하는 것이 바람직하다.
이어서, 도 7에 도시하는 바와 같이, 절연막을 CMP(Chemical Mechanical Polishing: 화학적 기계적 연마)법 등을 사용하여 연마(연마 처리)함으로써, 홈 TR의 외부의 절연막을 제거하고, 홈 TR 내에 절연막을 잔존시킨다. 이에 의해, 도 7에 도시하는 바와 같이, 홈 TR에 매립된 절연막을 포함하는 소자 분리 영역(소자 분리 구조) STI를 형성할 수 있다. 소자 분리 영역 STI는, 홈 TR 내에 형성된다.
이 연마 처리 시, 절연막 ZM2는 연마 스토퍼막으로서 기능한다. 즉, 절연막에 비하여 절연막 ZM2가 연마되기 어려운 조건에서 연마 처리를 행한다. 그리고, 연마 처리를 종료한 단계에서는, 절연막 ZM2의 상면이 노출되고, 홈 TR 내에 소자 분리 영역 STI가 매립된 상태로 되어 있으며, 소자 분리 영역 STI의 상면은, 절연막 ZM2의 상면과 거의 동일한 높이 위치에 있다.
이어서, 절연막 ZM2를 에칭하여 제거하여, 절연막 ZM1의 상면이 노출된다. 절연막 ZM2의 에칭에는, 습식 에칭을 적합하게 사용할 수 있다. 절연막 ZM2가 질화 실리콘을 포함하고, 절연막 ZM1 및 소자 분리 영역 STI가 산화 실리콘을 포함하는 경우에는, 절연막 ZM2의 에칭에서 사용하는 에칭액으로서는, 열인산(가열한 인산)을 적합하게 사용할 수 있다.
이와 같이 하여, STI(shallow trench isolation)법을 사용하여 STI 구조의 소자 분리 영역 STI가 형성된다. SOI 기판(1)을 마련한 단계에서는, 반도체 기판 SB의 상면의 전체면 위에 절연층 BX를 개재하여 반도체층 SM이 형성되어 있었지만, 소자 분리 영역 STI를 형성하면, 반도체층 SM은, 각각 소자 분리 영역 STI로 둘러싸인 복수의 영역(활성 영역)으로 구획된다.
이어서, 도 8에 도시하는 바와 같이, 마스크층으로서 포토레지스트층 PR1을, 포토리소그래피 기술을 사용하여 SOI 기판(1) 위에 형성한다. 포토레지스트층 PR1은, NMOS 영역 NMOS1(CC 영역) 및 p형 탭 영역 PTAPR(DD 영역)을 덮고, PMOS 영역 PMOS1(EE 영역) 및 n형 탭 영역 NTAPR(FF 영역)을 노출하고 있다. 포토레지스트층 PR1의 측면(내벽)은 소자 분리 영역 STI 위에 위치하고 있다.
이어서, 포토레지스트층 PR1을 마스크(이온 주입 저지 마스크)로서 사용하여, SOI 기판(1)의 반도체 기판 SB에 대하여, 예를 들어 불순물로서 인 이온 또는 비소 이온을 사용하고, n형 웰 영역 NW1 및 반도체 영역 GN 형성용 이온 주입을 행한다. n형 웰 영역 NW1은, 반도체 기판 SB의 주면으로부터 소자 분리 영역 STI의 저부보다도 깊게 형성된다. 반도체 영역 GN은, 소자 분리 영역 STI로 둘러싸인 반도체 기판 SB의 주면이며, 절연층 BX의 바로 아래에 형성된다. n형 웰 영역 NW1의 불순물 농도에 비해, 반도체 영역 GN의 불순물 농도는, 보다 고농도로 되어 있으므로, 반도체 영역 GN 형성을 위해, 보다 고농도의 불순물이 이온 주입된다. 또한, 변형예로서, PMOS 영역 PMOS1(EE 영역)을 선택적으로 노출하는 포토레지스트층을 사용하여, PMOS 영역 PMOS1(EE 영역)에만 반도체 영역 GN을 형성해도 된다.
이어서, 도 9에 도시하는 바와 같이, 마스크층으로서 포토레지스트층 PR2를, SOI 기판(1) 위에 형성한다. 포토레지스트층 PR2는, PMOS 영역 PMOS1(EE 영역) 및 n형 탭 영역 NTAPR(FF 영역)을 덮고, NMOS 영역 NMOS1(CC 영역) 및 p형 탭 영역 PTAPR(DD 영역)을 노출하고 있다. 포토레지스트층 PR2의 측면(내벽)은 소자 분리 영역 STI 위에 위치하고 있다.
이어서, 포토레지스트층 PR2를 마스크(이온 주입 저지 마스크)로서 사용하고, SOI 기판(1)의 반도체 기판 SB에 대하여, 예를 들어 불순물로서 붕소 이온을 사용하여, p형 웰 영역 PW1 및 반도체 영역 GP 형성용 이온 주입을 행한다. p형 웰 영역 PW1은, 반도체 기판 SB의 주면으로부터 소자 분리 영역 STI의 저부보다도 깊게 형성된다. 반도체 영역 GP는, 소자 분리 영역 STI로 둘러싸인 반도체 기판 SB의 주면이며, 절연층 BX의 바로 아래에 형성된다. p형 웰 영역 PW1의 불순물 농도에 비해, 반도체 영역 GP의 불순물 농도는, 보다 고농도로 되어 있으므로, 반도체 영역 GP 형성을 위해, 보다 고농도의 불순물이 이온 주입된다. 또한, 변형예로서, NMOS 영역 NMOS1(CC 영역)을 선택적으로 노출하는 포토레지스트층을 사용하여, NMOS 영역 NMOS1(CC 영역)에만 반도체 영역 GP를 형성해도 된다.
이어서, 도 10에 도시하는 바와 같이, 마스크층으로서 포토레지스트층 PR3을, SOI 기판(1) 위에 형성한다. 포토레지스트층 PR3은, NMOS 영역 NMOS1(CC 영역) 및 PMOS 영역 PMOS1(EE 영역)을 덮고, p형 탭 영역 PTAPR(DD 영역) 및 n형 탭 영역 NTAPR(FF 영역)을 노출하고 있다.
이어서, 포토레지스트층 PR3을 마스크(이온 주입 저지 마스크)로서 사용하고, p형 탭 영역 PTAPR 및 n형 탭 영역 NTAPR의 절연막 ZM1, 반도체층 SM 및 절연층 BX를, 불산 등의 에칭액을 사용해서 제거하여, 반도체 기판 SB의 주면을 노출한다. 이 에칭 공정에 있어서, 도 10에 도시하는 바와 같이, n형 탭 영역 NTAPR(FF 영역)의 포토레지스트층 PR3으로부터 노출된 소자 분리 영역 STI의 견부가 에칭되어, 소자 분리 영역 STI에 큰 오목부 DT가 발생하는 것이, 본원 발명자에 의해 확인되었다. p형 탭 영역 PTAPR(DD 영역)에 있어서도, 소자 분리 영역 STI의 견부가 약간 에칭되지만, n형 탭 영역 NTAPR(FF 영역) 정도의 오목부 DT는 형성되지 않는다. 또한, p형 탭 영역 PTAPR(DD 영역)의 오목부 DT에 대해서는, 도시를 생략하고 있다.
오목부 DT가 발생하는 요인은, 상술한 n형 웰 영역 NW1 또는 반도체 영역 GN의 형성 공정에 있어서, n형 탭 영역 NTAPR(FF 영역)의 활성 영역 ACTNT를 둘러싸는 소자 분리 영역 STI에도, 비교적 질량이 큰 인 이온 또는 비소 이온이, 고에너지로 이온 주입되는 것에 있다. 그리고, 비교적 질량이 큰 인 이온 또는 비소 이온이, 고에너지로 이온 주입된 영역에 있어서는, 소자 분리 영역 STI를 구성하는 산화 실리콘막이 취약화(또는, 열화)되고, 상술한 에칭액으로 에칭되기 쉬워져 있기 때문이다. 한편, 상술한 p형 웰 영역 PW1 및 반도체 영역 GP의 형성 공정에 있어서, p형 탭 영역 PTAPR(DD 영역)의 활성 영역 ACTPT를 둘러싸는 소자 분리 영역 STI에도, 붕소 이온이 이온 주입되지만, 붕소 이온의 질량이 비교적 작기 때문에, 소자 분리 영역 STI를 구성하는 산화 실리콘막의 취약화(또는, 열화)가 적다. 그로 인해, p형 탭 영역 PTAPR(DD 영역)의 소자 분리 영역 STI에는, n형 탭 영역 NTAPR(FF 영역) 정도의 큰 오목부 DT는 형성되지 않는다.
이어서, 도 11에 도시하는 바와 같이, NMOS 영역 NMOS1(CC 영역) 및 PMOS 영역 PMOS1(EE 영역)에 게이트 절연막 GF 및 게이트 전극 G1을 형성한다. 이 공정에 있어서, n형 탭 영역 NTAPR(FF 영역)의 소자 분리 영역 STI 위에는 게이트 전극 G1 및 G2가 형성된다.
먼저, 필요에 따라 세정 처리(세정용 습식 에칭 처리)를 행함으로써 반도체층 SM의 표면을 청정화한 후, 반도체층 SM의 표면에, 게이트 절연막 GF를 형성한다. 게이트 절연막 GF는, 산화 실리콘막 등을 포함하고, 열산화법 등을 사용하여 형성할 수 있다.
이어서, SOI 기판(1)의 주면 위에, 즉, 게이트 절연막 GF 및 소자 분리 영역 STI 위에 게이트 전극 형성용 도전막으로서, 폴리실리콘막과 같은 실리콘막을 형성하고 나서, 실리콘막 위에 질화 실리콘막 등의 절연막을 형성한다.
이어서, 도 11에 도시하는 바와 같이, 포토리소그래피 기술 및 건식 에칭기술을 사용하여 절연막 및 실리콘막을 패터닝하고, 게이트 전극 G1 및 G2와, 게이트 전극 G1 및 G2 위에 위치하는 캡 절연막 CP를 포함하는 적층체를 형성한다.
또한, 절연막 ZM1의 제거 공정, 게이트 절연막 GF의 형성 공정에서는, 소자 분리 영역 STI의 상면이 에칭되는 공정이 많이 있기 때문에, 도 11에서는, 도 10에 비해, 소자 분리 영역 STI의 상면을 낮게 하고 있다.
이어서, 도 12에 도시하는 바와 같이, 적층체의 측면 위에, 측벽 절연막으로서 사이드 월 스페이서 SW1을 형성한다.
사이드 월 스페이서 SW1 형성 공정은, 먼저, 소자 분리 영역 STI 위를 포함하는 SOI 기판(1)의 주면 전체면 위에 적층체를 덮도록, 절연막 IL1과 절연막 IL1 위의 절연막 IL2를 포함하는 적층막을 형성한다. 절연막 IL1과 절연막 IL2는, 상이한 재료를 포함하고, 바람직하게는 절연막 IL1은 산화 실리콘막을 포함하고, 절연막 IL2는 질화 실리콘막을 포함한다. 그리고, 절연막 IL1과 절연막 IL2의 적층막을 이방성 에칭 기술에 의해 에치백함으로써, 적층체의 양쪽 측면 위에 사이드 월 스페이서 SW1을 형성한다. 사이드 월 스페이서 SW1은, 절연막 IL1과 절연막 IL2의 적층막을 포함한다. 구체적으로는, 사이드 월 스페이서 SW1은, 반도체층 SM 위로부터 적층체의 측면 위에 걸쳐 거의 균일한 두께로 연속적으로 연장되는 절연막 IL1과, 절연막 IL1을 개재하여 반도체층 SM 및 적층체로부터 이격되는 절연막 IL2로 형성되어 있다. 또한, 소자 분리 영역 STI 위에 있어서, 실제로는 게이트 전극 G1 및 G2의 양측에 사이드 월 스페이서 SW1이 형성되지만, 설명의 간략화를 위해, n형 탭 NTAP에 가까운 쪽만 도시하고, 반대측은 생략하고 있다.
이어서, 도 13에 도시하는 바와 같이, 에피택셜 성장에 의해, SOI 기판(1)의 반도체층 SM 위에 에피택셜층 EP를 형성한다. 에피택셜층 EP는, NMOS 영역 NMOS1, p형 탭 영역 PTAPR 및 PMOS 영역 PMOS1에 형성한다. n형 탭 영역 NTAPR(FF 영역)은 절연막 ZM3으로 덮여 있고, n형 탭 영역 NTAPR에는 에피택셜층 EP를 형성하지 않는다.
에피택셜층 EP는, 에피택셜 성장에 의해 형성된 에피택셜층이며, 예를 들어 단결정 실리콘을 포함한다. 에피택셜층 EP는 에피택셜 성장에 의해 형성되기 때문에, 에피택셜층 EP의 결정 구조는, 하지의 반도체층 SM 또는 반도체 기판 SB의 결정 구조를 반영한 것이 되고, 에피택셜층 EP의 결정 구조는, 반도체층 SM 또는 반도체 기판 SB의 결정 구조와 같아진다.
에피택셜 성장에 의해 에피택셜층 EP를 형성하기 위해, 반도체층 SM의 노출면(Si면) 위에 에피택셜층(에피택셜층 EP)이 선택적으로 성장되고, 절연막 위에는 에피택셜층은 성장되지 않는다. 이로 인해, 반도체층 SM의 표면 중, 적층체 및 사이드 월 스페이서 SW1로 덮여 있지 않은 영역(노출면) 위에 에피택셜층 EP가 선택적으로 성장하게 된다. 이로 인해, 에피택셜층 EP는, 반도체층 SM 위에 있어서, 적층체와 사이드 월 스페이서 SW1을 포함하는 구조체의 양측에 형성된다. 즉, NMOS 영역 NMOS1 및 PMOS 영역 PMOS1의 게이트 전극 G1 및 사이드 월 스페이서 SW1의 양측에 형성된다. 또한, p형 탭 영역 PTAPR에 있어서, 반도체 기판 SB의 주면(환언하면, p형 웰 영역 PW1 또는 반도체 영역 GP) 위에 형성된다. 또한, 게이트 전극 G1의 상면은 캡 절연막 CP로 덮이고, 게이트 전극 G1의 측면은 사이드 월 스페이서 SW1로 덮여 있기 때문에, 게이트 전극 G1 위에는, 에피택셜층(에피택셜층 EP)은 형성되지 않는다. 또한, 소자 분리 영역 STI는, 절연체(절연막)를 포함하기 때문에, 소자 분리 영역 STI 위에는, 에피택셜층(에피택셜층 EP)은 성장되지 않는다(형성되지 않음).
이어서, 사이드 월 스페이서 SW1을 구성하는 절연막 IL2를, 에칭에 의해 제거한다. 이때, 절연막 IL2를 절연막 IL1과는 상이한 절연막으로 하였으므로, 절연막 IL2를 선택적으로 제거할 수 있다. 또한, 절연막 IL2의 제거 공정에서, 게이트 전극 G1 및 G2 위의 캡 절연막 CP도 제거한다. 캡 절연막 CP를, 절연막 IL2와 동일한 재료의 절연막으로 하고 있으므로, 사이드 월 스페이서 SW1 및 캡 절연막 CP를 동일 공정으로 제거 가능하게 된다.
이어서, 도 14에 도시하는 바와 같이, 마스크층으로서 포토레지스트층 PR3을, SOI 기판(1) 위에 형성한다. 포토레지스트층 PR3은, p형 탭 영역 PTAPR(DD 영역), PMOS 영역 PMOS1(EE 영역) 및 n형 탭 영역 NTAPR(FF 영역)을 덮고, NMOS 영역 NMOS1(CC 영역)을 노출하고 있다. 반도체층 SM 및 에피택셜층 EP에 있어서의 게이트 전극 G1의 양측 영역에, 인(P) 또는 비소(As) 등의 n형의 불순물을 이온 주입함으로써, n-형 반도체 영역(익스텐션 영역) EXN을 형성한다. n-형 반도체 영역 EXN은, 반도체층 SM 내이며, 게이트 전극 G1의 양측(절연막 L1의 하측)에 형성된다. 또한, n-형 반도체 영역 EXN은, 에피택셜층 EP와, 그 아래의 반도체층 SM에 걸쳐서 형성된다.
이어서, 도 15에 도시하는 바와 같이, 마스크층으로서 포토레지스트층 PR4를, SOI 기판(1) 위에 형성한다. 포토레지스트층 PR4는, NMOS 영역 NMOS1(CC 영역), p형 탭 영역 PTAPR(DD 영역) 및 n형 탭 영역 NTAPR(FF 영역)을 덮고, PMOS 영역 PMOS1(EE 영역)을 노출하고 있다. 반도체층 SM 및 에피택셜층 EP에 있어서의 게이트 전극 G1의 양측 영역에, 붕소(B) 등의 p형의 불순물을 이온 주입함으로써, p-형 반도체 영역(익스텐션 영역) EXP를 형성한다. p-형 반도체 영역 EXP는, 반도체층 SM 내이며, 게이트 전극 G1의 양측(절연막 L1의 하측)에 형성된다. 또한, p-형 반도체 영역 EXP는, 에피택셜층 EP와, 그 아래의 반도체층 SM에 걸쳐서 형성된다.
이어서, 도 16에 도시하는 바와 같이, 게이트 전극 G1 및 G2의 측면 위에, 측벽 절연막으로서 사이드 월 스페이서 SW2를 형성한다.
사이드 월 스페이서 SW2 형성 공정에서는, 소자 분리 영역 STI 위를 포함하는 SOI 기판(1)의 주면 전체면 위에 게이트 전극 G1 및 G2 그리고 절연막 IL1을 덮도록, 사이드 월 스페이서 SW2 형성용 절연막(예를 들어 질화 실리콘막)을 형성한다. 이어서, 이방성 에칭 기술에 의해, 이 절연막을 에치백함으로써, 게이트 전극 G1 및 G2의 측면 위에 사이드 월 스페이서 SW2를 형성할 수 있다. 사이드 월 스페이서 SW2는, 게이트 전극 G1 및 G2의 양측면 위에 절연막 IL1을 개재하여 형성된다. 또한, FF 영역에 있어서는, 설명의 간략화를 위해, 게이트 전극 G1 및 G2의 편측의 사이드 월 스페이서 SW2만을 나타내고 있다.
이어서, 마스크층으로서 포토레지스트층 PR5를, SOI 기판(1) 위에 형성한다. 포토레지스트층 PR5는, p형 탭 영역 PTAPR(DD 영역) 및 PMOS 영역 PMOS1(EE 영역)을 덮고, NMOS 영역 NMOS1(CC 영역) 및 n형 탭 영역 NTAPR(FF 영역)을 노출하고 있다.
NMOS 영역 NMOS1(CC 영역)에 있어서, SOI 기판(1)의 반도체층 SM 및 에피택셜층 EP에 있어서의 게이트 전극 G1 및 사이드 월 스페이서 SW2의 양측 영역에, 인(P) 또는 비소(As) 등의 n형의 불순물을 이온 주입함으로써, n+형 반도체 영역(소스·드레인 영역) SDN을 형성한다. n+형 반도체 영역 SDN을 형성하기 위한 이온 주입에서는, 게이트 전극 G1과 그 양측의 사이드 월 스페이서 SW2가, 이온 주입 저지 마스크로서 기능할 수 있다. n+형 반도체 영역 SDN은, n-형 반도체 영역 EXN보다도 불순물 농도가 높다.
또한, n형 탭 영역 NTAPR(FF 영역)에 있어서, 반도체 기판 SB(또는, n형 웰 영역 NW1)에 n+형 반도체 영역 SDN을 형성한다.
이어서, 도 17에 도시하는 바와 같이, 마스크층으로서 포토레지스트층 PR6을, SOI 기판(1) 위에 형성한다. 포토레지스트층 PR6은, NMOS 영역 NMOS1(CC 영역) 및 n형 탭 영역 NTAPR(FF 영역)을 덮고, p형 탭 영역 PTAPR(DD 영역) 및 PMOS 영역 PMOS1(EE 영역)을 노출하고 있다.
PMOS 영역 PMOS1(EE 영역)에 있어서, SOI 기판(1)의 반도체층 SM 및 에피택셜층 EP에 있어서의 게이트 전극 G1 및 사이드 월 스페이서 SW2의 양측 영역에, 붕소(B) 등의 p형의 불순물을 이온 주입함으로써, p+형 반도체 영역(소스·드레인 영역) SDP를 형성한다. p+형 반도체 영역 SDP를 형성하기 위한 이온 주입에서는, 게이트 전극 G1과 그 양측의 사이드 월 스페이서 SW2가, 이온 주입 저지 마스크로서 기능할 수 있다. p+형 반도체 영역 SDP는, p-형 반도체 영역 EXP보다도 불순물 농도가 높다.
또한, p형 탭 영역 PTAPR(DD 영역)에 있어서, 반도체 기판 SB(또는, n형 웰 영역 NW1) 및 에피택셜층 EP에 p+형 반도체 영역 SDP를 형성한다.
이어서, 도 18에 도시하는 바와 같이, 살리사이드(Salicide: Self Aligned Silicide) 기술에 의해, n+형 반도체 영역 SDN, p+형 반도체 영역 SDP, 게이트 전극 G1 및 G2의 각 상부(표층부)에, 저저항의 실리사이드층 SL을 형성한다.
금속 실리사이드층 SL은, 구체적으로는 다음과 같이 하여 형성할 수 있다. 즉, 소자 분리 영역 STI 위를 포함하는 SOI 기판(1)의 주면 전체면 위에, 게이트 전극 G1 및 G2, 에피택셜층 EP 및 반도체 기판 SB의 주면에 접촉하도록, 실리사이드층 SL 형성용 금속막을 형성한다. 이 금속막은, 예를 들어 코발트막, 니켈막, 또는 니켈 백금 합금막 등을 포함한다. 그리고, SOI 기판(1)에 대하여 열처리를 실시함으로써, n+형 반도체 영역 SDN, p+형 반도체 영역 SDP, 그리고, 게이트 전극 G1 및 G2의 각 상부를 상기 금속막과 반응시킨다. 이에 의해, n+형 반도체 영역 SDN, p+형 반도체 영역 SDP, 그리고, 게이트 전극 G1 및 G2의 각 상부에, 각각 실리사이드층 SL이 형성된다.
이어서, 도 5에 도시하는 바와 같이, 소자 분리 영역 STI 위를 포함하는 SOI 기판(1)의 주면 전체면 위에 게이트 전극 G1 및 G2, 사이드 월 스페이서 SW2, 에피택셜층 EP, 그리고, 실리사이드층 SL을 덮도록, 층간 절연막으로서 절연막 SZ1을 형성한다. 절연막 SZ1로서는, 산화 실리콘막의 단체막, 혹은, 질화 실리콘막과 그 질화 실리콘막 위의 두꺼운 산화 실리콘막의 적층막 등을 사용할 수 있다. 절연막 SZ1의 형성 후, 필요에 따라, 절연막 SZ1의 상면을 CMP법으로 연마할 수도 있다.
이어서, 포토리소그래피 기술을 사용하여 절연막 SZ1 위에 형성한 포토레지스트층(도시하지 않음)을 에칭 마스크로 하고, 절연막 SZ1을 건식 에칭함으로써, 절연막 SZ1에 콘택트 홀(관통 구멍)을 형성한다. 그리고, 그 콘택트 홀 내에, 텅스텐(W) 등을 포함하는 도전성의 플러그 전극 PG를 형성한다. 예를 들어, 콘택트 홀 내를 포함하는 절연막 SZ1 위에 배리어 도체막과 텅스텐막을 순서대로 형성하고 나서, 콘택트 홀 외부의 불필요한 주도체막 및 배리어 도체막을 CMP법 또는 에치 백법 등에 의해 제거함으로써, 플러그 전극 PG를 형성할 수 있다. 플러그 전극 PG는, n+형 반도체 영역 SDN 및 p+형 반도체 영역 SDP 위의 실리사이드층 SL 등과 전기적으로 접속된다.
이어서, 플러그 전극 PG가 매립된 절연막 SZ1 위에 절연막 SZ2 및 SZ3을 형성하고 나서, 절연막 SZ2 및 SZ3의 소정의 영역에 배선 홈을 형성한 후, 배선 홈 내에 싱글 다마신 기술을 사용하여 배선 M1을 매립한다. 여기서, 절연막 SZ2를 질화 실리콘막 등의 질소를 함유하는 절연막으로 하고, 절연막 SZ3을 산화 실리콘막 등의 질소를 함유하지 않는 절연막으로 함으로써, 절연막 SZ3에 배선 홈을 형성할 때, 절연막 SZ2를 에칭 스토퍼로서 이용할 수 있다. 배선 M1은, 예를 들어 구리를 주성분으로 하는 구리 배선(매립 구리 배선)이다. 배선 M1은, 플러그 전극 PG를 통해, n+형 반도체 영역 SD 혹은 p+형 반도체 영역 SDP 등과 전기적으로 접속된다.
그 후, 듀얼 다마신법 등에 의해 2층째 이후의 배선을 형성하지만, 여기에서는 도시 및 그 설명은 생략한다.
이상과 같이 하여, 본 실시 형태 1의 반도체 장치가 제조된다.
<본 실시 형태 1의 주요한 특징에 대해서>
n형 탭 영역 NTAPR에 있어서, n형 웰 영역 NW1(환언하면, 반도체 기판 SB)의 주면 위에 에피택셜층 EP를 형성하고 있지 않다. 즉, n형 탭 영역 NTAPR의 활성 영역 ACTNT에 있어서의 실리사이드층 SL의 하면은, p형 MISFETQp1의 형성 영역인 활성 영역 ACTP1에 있어서의 절연층 BX의 하면보다도 d1만큼 낮다(반도체 기판 SB의 이면에 가깝다)는 특징을 갖는다. 이 특징에 의해, n형 탭 영역 NTAPR에 근접하는 p형 MISFETQp1의 게이트 전극 G1 또는 G2와, n형 웰 영역 NW1과의 단락 또는 내압 열화를 방지할 수 있다.
또한, p형 탭 영역 PTAPR에서는, p형 웰 영역 PW1(환언하면, 반도체 기판 SB)의 주면 위에 에피택셜층 EP를 형성하고 있다. 즉, p형 탭 영역 PTAPR에서는, 활성 영역 ACTPT에 있어서의 실리사이드층 SL의 하면은, n형 MISFETQn1의 형성 영역인 활성 영역 ACTN1에 있어서의 절연층 BX의 하면보다도 d2만큼 높다(반도체 기판 SB의 이면에 가깝다)는 특징을 갖는다. 이 특징에 의해, p형 탭 영역 PTAPR의 플러그 전극 PG의 깊이(환언하면, 플러그 전극 PG의 애스펙트비, 또는 절연막 SZ1에 형성하는 개구의 애스펙트비)를 저감할 수 있다.
(실시 형태 2)
본 실시 형태 2는, 실시 형태 1의 변형예이며, 실시 형태 1과 상이한 부분에 대하여 설명한다. 도 19는, 본 실시 형태 2의 반도체 장치의 평면도이다. 도 20은, 도 19의 B부의 상세 평면도이다. 도 21은, 도 20의 G-G선, H-H선, I-I선, J-J선, K-K선 및, L-L선을 따르는 단면도이다. 도 21에서는, 도 20의 G-G선에 따르는 단면도를 GG 영역에, H-H선을 따르는 단면도를 HH 영역에, I-I선을 따르는 단면도를 II 영역에, J-J선을 따르는 단면도를 JJ 영역에, K-K선을 따르는 단면도를 KK 영역에, L-L선을 따르는 단면도를 LL 영역에 나타내고 있다. 도 22는, 본 실시 형태 2의 반도체 장치의 제조 공정 중의 단면도이다. 도 22는, 도 21의 GG 영역, HH 영역, II 영역, JJ 영역, KK 영역 및, LL 영역에 대응하고 있다.
본 실시 형태 2에서는, 도 19에 도시하는 바와 같이, p형 탭 영역 PTAPR1이 X 방향에 있어서, 분할된 복수의 NMOS 영역 NMOS1 사이에 배치되어 있다. 또한, n형 탭 영역 NTAPR1도, X 방향에 있어서, 분할된 복수의 PMOS 영역 PMOS1 사이에 배치되어 있다.
도 20에 도시하는 바와 같이, p형 탭 PTAP1은, NMOS 영역 NMOS1 내의 복수의 n형 MISFETQn1 사이에 배치되어 있다. 그리고, X 방향으로 연장되는 기준 전위 배선 영역 VSSR에는, p형 탭 PTAP1은 배치되어 있지 않다. 환언하면, X 방향으로 연장되는 기준 전위 배선 VSS의 하부에는, p형 탭 PTAP1은 배치되어 있지 않다.
또한, n형 탭 NTAP1은, PMOS 영역 PMOS1 내의 복수의 p형 MISFETQp1 사이에 배치되어 있다. 그리고, X 방향으로 연장되는 전원 전위 배선 영역 VDDR에는, n형 탭 NTAP1은 배치되어 있지 않다. 환언하면, X 방향으로 연장되는 전원 전위 배선 VDD의 하부에는, n형 탭 NTAP1은 배치되어 있지 않다.
기준 전위 배선 VSS 및 전원 전위 배선 VDD는, X 방향으로 연장되고, 그 양자 간에, n형 MISFETQn1용 활성 영역 ACTN1 및 p형 MISFETQp1용 활성 영역 ACTP1, 그리고, p형 탭 PTAP1용 활성 영역 ACTPT1 및 n형 탭 NTAP1용 활성 영역 ACTN1이, Y 방향으로 배열되어 있다.
이와 같이, 전원 전위 배선 영역 VDDR에, n형 탭 NTAP1을 구성하는 활성 영역 ACTNT1이 배치되어 있지 않음으로써, 도 20에 도시하는 바와 같이, Y 방향에 인접하는 활성 영역 ACTP1과 활성 영역 ACTP2의 간격 GPA2를, 실시 형태 1에 비해 저감할 수 있다. 도 4에 도시하는 실시 형태 1의 경우, 활성 영역 ACTP1과 활성 영역 ACTP2의 간격 GPA1은, 활성 영역 ACTNT의 Y 방향의 폭과, 활성 영역 ACTP1 또는 ACTP2와 활성 영역 ACTNT의 분리 폭의 2배의 합이 되기 때문이다.
또한, Y 방향에 인접하는 게이트 전극 G1과, 게이트 전극 G2의 간격 GPG2를 저감할 수 있다. 도 4에 도시하는 실시 형태 1의 경우, 게이트 전극 G1과, 게이트 전극 G2의 간격 GPG1은, 활성 영역 ACTNT의 Y 방향의 폭과, 게이트 전극 G1 또는 G2와 활성 영역 ACTNT의 분리 폭의 2배의 합이 되기 때문이다.
상기의 이유로, 본 실시 형태 2의 경우, 반도체 장치의 Y 방향의 사이즈를 저감할 수 있고, Y 방향에 있어서의 MISFET 등의 소자수를 증가시킬 수 있다. 또한, Y 방향의 사이즈를 그대로 하면 활성 영역 ACTNT의 Y 방향의 폭을 더 확대할 수 있으므로, 구동 능력의 향상, 혹은 트랜지스터 특성의 변동의 저감이 가능하게 된다.
또한, 기준 전위 배선 영역 VSSR에 대해서도, 상기와 마찬가지의 효과를 발휘할 수 있다.
도 21에 있어서, GG 영역은, p형 탭 영역 PTAPR1, HH 영역은, n형 MISFETQn1의 게이트 길이 방향의 단면도(즉, NMOS 영역 NMOS1의 단면도), II 영역은, 기준 전위 배선 영역 VSSR, JJ 영역은, n형 탭 영역 NTAPR1, KK 영역은, p형 MISFETQp1의 게이트 길이 방향의 단면도(즉, PMOS 영역 PMOS1의 단면도), LL 영역은, 전원 전위 배선 영역 VDDR를 나타내고 있다. HH 영역의 n형 MISFETQn1 및 KK 영역의 p형 MISFETQp1은, 실시 형태 1의 도 5의 CC 영역의 n형 MISFETQn1 및 EE 영역의 p형 MISFETQp1과 마찬가지이다.
n형 탭 영역 NTAPR(JJ 영역)에서는, 소자 분리 영역 STI에 둘러싸인 활성 영역 ACTNT1 내에 있어서, n형 웰 영역 NW1의 주면과, n형 웰 영역 NW1의 주면 위에 형성된 에피택셜층 EP에 걸쳐서 n+형 반도체 영역 SDN이 형성되고, n+형 반도체 영역 SDN의 주면에는 실리사이드층 SL이 형성되어 있다. n형 웰 영역 NW1은, 실리사이드층 SL에 접촉하는 플러그 전극 PG를 통해 전원 전위 배선 VDD에 접속되어 있다. 즉, 전원 전위 배선 VDD로부터 공급되는 전원 전위는, 플러그 전극 PG, 실리사이드층 SL 및, n+형 반도체 영역 SDN을 통해 n형 웰 영역 NW1에 공급된다.
n형 탭 영역 NTAPR(JJ 영역)에서는, 소자 분리 영역 STI의 견부에 오목부 DT가 발생하지만, 도 20에 도시하는 바와 같이, n형 탭 NTAP1의 활성 영역 NTAP1은, p형 MISFETQp1이 형성되는 활성 영역 ACTQ1로부터 이격하여 배치되어 있다. 또한, n형 탭 NTAP1에 인접하는 p형 MISFETQp1의 게이트 전극 G1은, Y 방향으로 연장되어 있어서, 게이트 전극 G1이 활성 영역 ACTQ1을 초과하여 소자 분리 영역 STI에 올라탔다고 하더라도, n형 탭 NTAP1에 접근하는 경우는 없다. 따라서, 상기의 관련 기술에서 설명한 게이트 전극 G1과 n형 웰 영역 NW1 사이의 단락 또는 내압 열화는 발생하지 않는다.
n형 탭 영역 NTAPR(JJ 영역)에서는, 반도체 기판 SB의 주면 위에 에피택셜층 EP를 형성하고, 에피택셜층 EP와 n형 웰 영역 NW1에 걸쳐서 n+형 반도체 영역 SDN이 형성되고, 실리사이드층 SL은, 에피택셜층 EP의 주면에 형성되어 있다. 즉, 에피택셜층 EP의 막 두께분만큼, 실리사이드층 SL에 접촉하는 플러그 전극 PG의 깊이(높이)를 저감할 수 있다. 또한, 활성 영역 ACTNT1에 있어서의 실리사이드층 SL의 하면(실리사이드층 SL과 n+형 반도체 영역 SDN의 계면이라고도 할 수 있음)은 활성 영역 ACTP1에 있어서의 절연층 BX의 하면(절연층 BX와 반도체층 GN 또는 n형 웰 영역 NW1의 계면이라고도 할 수 있음)보다 d2만큼 높다(반도체 기판 SB의 이면으로부터 멀다)는 특징을 갖는다.
또한, 전원 전위 배선 영역 VDDR(LL 영역)에서는, 전원 전위 배선 VDD는, 소자 분리 영역 STI 위에 연장되어 있고, X 방향으로 연장되는 전원 전위 배선 VDD의 하부는, 전역에서 소자 분리 영역 STI로 되어 있다. 따라서, 상기한 바와 같이 반도체 장치의 Y 방향의 사이즈를 저감할 수 있다.
p형 탭 영역 PTAPR(GG 영역)에서는, 소자 분리 영역 STI에 둘러싸인 활성 영역 ACTPT1 내에 있어서, p형 웰 영역 PW1의 주면과, p형 웰 영역 PW1의 주면 위에 형성된 에피택셜층 EP에 걸쳐서 p+형 반도체 영역 SDP가 형성되고, p+형 반도체 영역 SDP의 주면에는 실리사이드층 SL이 형성되어 있다. p형 웰 영역 PW1은, 실리사이드층 SL에 접촉하는 플러그 전극 PG를 통해 기준 전위 배선 VSS에 접속되어 있다. 즉, 기준 전위 배선 VSS로부터 공급되는 기준 전위는, 플러그 전극 PG, 실리사이드층 SL 및, p+형 반도체 영역 SDP를 통해 p형 웰 영역 PW1에 공급된다.
p형 탭 영역 PTAPR(GG 영역)에서는, 반도체 기판 SB의 주면 위에 에피택셜층 EP를 형성하고, 에피택셜층 EP와 p형 웰 영역 PW1에 걸쳐서 p+형 반도체 영역 SDP가 형성되고, 실리사이드층 SL은, 에피택셜층 EP의 주면에 형성되어 있다. 즉, 에피택셜층 EP의 막 두께분만큼, 실리사이드층 SL에 접촉하는 플러그 전극 PG의 깊이(높이)를 저감할 수 있다. 또한, p형 탭 영역 PTAPR1에서는, 활성 영역 ACTPT1에 있어서의 실리사이드층 SL의 하면(실리사이드층 SL과 p+형 반도체 영역 SDP의 계면이라고도 할 수 있음)은 활성 영역 ACTN1에 있어서의 절연층 BX의 하면(절연층 BX와 반도체층 GP의 계면이라고도 할 수 있음)보다도 d2만큼 높다(반도체 기판 SB의 이면으로부터 멀다)는 특징을 갖는다. 또한, 상술한 실시 형태 1과 마찬가지로, p형 탭 영역 PTAPR(GG 영역)에 있어서의 소자 분리 영역 STI의 오목부 DT는, n형 탭 영역 NTAPR(JJ 영역)에 있어서의 소자 분리 영역 STI의 오목부 DT보다도 작다.
또한, 기준 전위 배선 영역 VSSR(II 영역)에서는, 기준 전위 배선 VSS는, 소자 분리 영역 STI 위에 연장되어 있고, X 방향으로 연장되는 기준 전위 배선 VSS의 하부는, 전역에서 소자 분리 영역 STI로 되어 있다. 따라서, 상기한 바와 같이 반도체 장치의 Y 방향의 사이즈를 저감할 수 있다.
이어서, 본 실시 형태 2의 반도체 장치의 제조 방법에 대하여 설명한다. 본 실시 형태 2의 반도체 장치의 제조 방법은, 상기 실시 형태 1의 반도체 장치의 제조 방법과 마찬가지이며, 상이한 부분을 설명한다.
상기 실시 형태 1의 반도체 장치의 제조 공정인, SOI 기판(1)을 준비하는 공정으로부터, 도 12를 사용하여 설명한 사이드 월 스페이서 SW1 형성 공정을 실시한다.
이어서, 상기 실시 형태 1의 도 13에서 설명한 에피택셜층 EP 형성 공정을 실시한다. 도 22에 도시하는 바와 같이, n형 탭 영역 NTAPR(JJ 영역)에도 에피택셜층 EP를 형성한다. 즉, 에피택셜층 EP는, p형 탭 영역 PTAPR(GG 영역), NMOS 영역 NMOS1, (HH 영역), n형 탭 영역 NTAPR(JJ 영역) 및, PMOS 영역 PMOS1(KK 영역)에 형성한다.
이어서, 사이드 월 스페이서 SW1을 구성하는 절연막 IL2의 제거 공정을 실시한 후, 도 14를 사용하여 설명한 n-형 반도체 영역(익스텐션 영역) EXN 형성 공정 이후를 실시하고, 본 실시 형태 2의 반도체 장치를 완성시킨다.
(실시 형태 3)
도 23은 본 실시 형태 3의 반도체 장치의 평면도이다.
도 23에 도시하는 바와 같이, 본 실시 형태 3의 반도체 장치는, p형 웰 PW1 및 PW2 내의 NMOS 영역 NMOS0 내지 NMOS3 및 p형 탭 영역 PTAPR에는, 실시 형태 1의 구조를 사용하고, n형 웰 영역 NW1 및 NW2 내의 PMOS 영역 PMOS1 내지 PMOS4 및 n형 탭 영역 NTAPR1에는, 실시 형태 2의 구조를 사용하는 것이다. 즉, 소자 분리 영역 STI의 오목부 DT의 영향이 큰 개소만 실시 형태 2의 구조를 채용해도 된다. 이에 의해 레이아웃 설계의 자유도를 증가시킬 수 있다.
(실시 형태 4)
도 24는 본 실시 형태 4의 반도체 장치의 평면도이며, 상기 실시 형태 2의 변형예이다.
도 24에서는 도 19와 마찬가지로, p형 탭 영역 PTAPR1이, X 방향에 있어서, 분할된 복수의 NMOS 영역 NMOS1 사이에 배치되어 있다. 또한, n형 탭 영역 NTAPR1도, X 방향에 있어서, 분할된 복수의 PMOS 영역 PMOS1 사이에 배치되어 있다.
도 19와 상이한 점을 설명한다. 도 19에서는, Y 방향에 있어서, PMOS 영역 PMOS1과 PMOS 영역 PMOS2에서, n형 탭 영역 NTAPR1이 공통이었다. 이에 반해 도 24에서는, 각 PMOS 영역 PMOS1 사이에 위치하는 n형 탭 영역 NTAPR1과, 각 PMOS 영역 PMOS2 사이에 위치하는 n형 탭 영역 NTAPR1을, 소자 분리 영역 STI에 의해 분리하고 있다. 즉, 전원 전위 배선 영역 VDDR에는 n형 탭 영역 NTAPR1이 형성되어 있지 않아, 소자 분리 영역 STI가 배치되어 있다.
마찬가지로, 각 NMOS 영역 NMOS0 사이에 위치하는 p형 탭 영역 PTAPR1과, 각 NMOS 영역 NMOS1 사이에 위치하는 p형 탭 영역 PTAPR1을, 소자 분리 영역 STI에 의해 분리하고 있다. 즉, 기준 전위 배선 영역 VSSR에는 p형 탭 영역 PTAPR1이 형성되어 있지 않고, 소자 분리 영역 STI가 배치되어 있다.
또한, 배선의 레이아웃은 도 20에서 도시한 구조와 마찬가지이다. 단면 구조에 대해서도, 도 21에서 도시한 GG 영역 및 JJ 영역과 마찬가지이다. 따라서, 각 p형 탭 영역 PTAPR1에는 기준 전위 배선 VSS가 접속되어 있고, 각 n형 탭 영역 NTAPR1에는 전원 전위 배선 VDD가 접속되어 있다.
이렇게 실시 형태 4에 있어서도 실시 형태 2와 마찬가지의 효과를 얻을 수 있다. 또한, Y 방향에 있어서, p형 탭 영역 PTAPR1 및 n형 탭 영역 NTAPR1이 각각 분리되어 있음으로써, 실시 형태 2보다도 더욱 반도체 장치의 Y 방향의 사이즈를 저감할 수 있다.
또한, 실시 형태 3과 마찬가지로, p형 웰 영역 PW1 및 PW2 내의 NMOS 영역 NMOS1 내지 NMOS4 및 p형 탭 영역 PTAPR1에는, 실시 형태 1의 구조를 사용할 수도 있다.
또한, n형 웰 영역 NW1 및 NW2 내의 PMOS 영역 PMOS1 내지 PMOS4 및 n형 탭 영역 NTAPR1에는, 실시 형태 3의 구조를 채용하고, p형 웰 영역 PW1 및 PW2 내의 NMOS 영역 NMOS1 내지 NMOS4 및 p형 탭 영역 PTAPR1에는, 실시 형태 4의 구조를 채용할 수도 있다.
또한, n형 웰 영역 NW1 및 NW2 내의 PMOS 영역 PMOS1 내지 PMOS4 및 n형 탭 영역 NTAPR1에는, 실시 형태 4의 구조를 채용하고, p형 웰 영역 PW1 및 PW2 내의 NMOS 영역 NMOS1 내지 NMOS4 및 p형 탭 영역 PTAPR1에는, 실시 형태 3의 구조를 채용할 수도 있다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 다양한 변경이 가능한 것은 물론이다.
1: SOI 기판
ACTN1, ACTN2, ACTP1, ACTP2, ACTNT, ACTNT1, ACTPT, ACTNT1: 활성 영역
BX: 절연층
CP: 캡 절연막
DP1: 이온 주입용 불순물
DT: 오목부
EP: 에피택셜층
EXN: n-형 반도체 영역
EXP: p-형 반도체 영역
G1, G2: 게이트 전극
GF: 게이트 절연막
GN: 반도체 영역
GP: 반도체 영역
IL1, IL2: 절연막
M1, M2: 배선
NMOS0, NMOS1, NMOS2, NMOS3: NMOS 영역
NTAP, NTAP1: n형 탭
NTAPR, NTAPR1: n형 탭 영역
NW1, NW2: n형 웰 영역
OP1: 개구
PG: 플러그 전극
PMOS1, PMOS2, PMOS3, PMOS4: PMOS 영역
PTAP, PTAP1: p형 탭
PTAPR, PTAPR1: p형 탭 영역
PR1, PR2, PR3, PR4, PR5, PR6: 포토레지스트층
PW1, PW2: p형 웰 영역
Qn1, Qn2: n형 MISFET
Qp1, Qp2: p형 MISFET
SB: 반도체 기판
SDN: n+형 반도체 영역
SDP: p+형 반도체 영역
SL: 실리사이드층
SM: 반도체층
STI: 소자 분리 영역
SW1, SW2: 사이드 월 스페이서
SZ1, SZ2, SZ3: 절연막
TR: 홈
VDD: 전원 전위 배선
VDDR: 전원 전위 배선 영역
VSS: 기준 전위 배선
VSSR: 기준 전위 배선 영역
ZM1, ZM2, ZM3: 절연막

Claims (19)

  1. 주면과 이면을 갖는 반도체 기판과,
    상기 반도체 기판의 상기 주면에 형성된 제1 도전형의 제1 반도체 영역과,
    상기 제1 반도체 영역 내에 있어서, 주위를 소자 분리 영역으로 규정된 제1 활성 영역 및 제2 활성 영역과,
    상기 제1 활성 영역 내에 있어서, 상기 반도체 기판의 주면 위에, 제1 절연막을 개재하여 형성된 제1 반도체층과,
    상기 제1 반도체층의 표면에 제1 게이트 절연막을 개재하여 형성된 제1 게이트 전극과,
    상기 제1 게이트 전극의 측벽 위에 형성된 제1 사이드 월 스페이서와,
    상기 제1 게이트 전극의 양단에 있어서, 상기 제1 반도체층 위에 형성된 제1 에피택셜층과,
    상기 제1 게이트 전극의 양단에 있어서, 상기 제1 반도체층과 상기 제1 에피택셜층에 형성된 상기 제1 도전형과는 반대 도전형인 제2 도전형의 제2 반도체 영역 및 제3 반도체 영역과,
    상기 제1 활성 영역 내에 있어서, 상기 제1 절연막 아래에 형성된 상기 제1 도전형의 제4 반도체 영역과,
    상기 제2 활성 영역에 있어서, 상기 제1 반도체 영역의 표면에 형성된 제1 실리사이드층과,
    상기 제1 게이트 전극을 덮는 층간 절연막과,
    상기 층간 절연막 위에 형성된 제1 전원 배선
    을 갖고,
    평면에서 볼 때, 상기 제2 활성 영역은, 제1 방향으로 연장되고,
    평면에서 볼 때, 상기 제1 전원 배선은, 상기 제2 활성 영역과 겹치며, 상기 제1 방향으로 연장되고,
    상기 제1 전원 배선은, 상기 제2 반도체 영역에 접속되어 있고,
    상기 제1 게이트 전극은, 상기 제1 방향에 직교하는 제2 방향으로 연장되고, 상기 제1 활성 영역과 상기 제2 활성 영역 사이의 상기 소자 분리 영역에 올라타 있는, 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 실리사이드층은, 상기 제1 전원 배선에 접속되어 있는, 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 실리사이드층과 상기 제1 반도체 영역의 계면은, 상기 제1 절연막과 상기 제4 반도체 영역의 계면보다도, 상기 반도체 기판의 상기 이면에 가까운, 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 반도체층 내이며, 상기 제1 사이드 월 스페이서의 하부에 형성된 상기 제2 도전형의 제5 반도체 영역을 더 갖는, 반도체 장치.
  5. 제4항에 있어서,
    상기 제1 반도체 영역 및 상기 제2 반도체 영역의 불순물 농도는, 상기 제5 반도체 영역의 불순물 농도보다도 높은, 반도체 장치.
  6. 제1항에 있어서,
    상기 제1 도전형은 N형이며, 상기 제2 도전형은 P형인, 반도체 장치.
  7. 제1항에 있어서,
    상기 반도체 기판의 상기 주면에 형성된 상기 제2 도전형의 제6 반도체 영역과,
    상기 제6 반도체 영역 내에 있어서, 주위를 상기 소자 분리 영역으로 규정된 제3 활성 영역 및 제4 활성 영역과,
    상기 제3 활성 영역 내에 있어서, 상기 반도체 기판의 주면 위에, 제2 절연막을 개재하여 형성된 제2 반도체층과,
    상기 제2 반도체층의 표면에 제2 게이트 절연막을 개재하여 형성된 제2 게이트 전극과,
    상기 제2 게이트 전극의 측벽 위에 형성된 제2 사이드 월 스페이서와,
    상기 제2 게이트 전극의 양단에 있어서, 상기 제2 반도체층 위에 형성된 제2 에피택셜층과,
    상기 제2 게이트 전극의 양단에 있어서, 상기 제2 반도체층과 상기 제2 에피택셜층에 형성된 상기 제1 도전형의 제7 반도체 영역 및 제8 반도체 영역과,
    상기 제3 활성 영역 내에 있어서, 상기 제2 절연막 아래에 형성된 상기 제2 도전형의 제9 반도체 영역과,
    상기 제4 활성 영역에 있어서, 상기 제6 반도체 영역 위에 형성된 제3 에피택셜층과,
    상기 제3 에피택셜층의 표면에 형성된 제2 실리사이드층과,
    상기 제2 게이트 전극을 덮는 상기 층간 절연막과,
    상기 층간 절연막 위에 형성된 제2 전원 배선
    을 더 갖고,
    평면에서 볼 때, 상기 제4 활성 영역은, 상기 제1 방향으로 연장되고,
    평면에서 볼 때, 상기 제2 전원 배선은, 상기 제4 활성 영역과 겹치며, 상기 제1 방향으로 연장되고,
    상기 제2 전원 배선은, 상기 제7 반도체 영역에 접속되어 있고,
    상기 제2 게이트 전극은, 상기 제2 방향으로 연장되고, 상기 제3 활성 영역과 상기 제4 활성 영역 사이의 상기 소자 분리 영역에 올라타고 있는, 반도체 장치.
  8. 제7항에 있어서,
    상기 제2 실리사이드층은, 상기 제2 전원 배선에 접속되어 있는, 반도체 장치.
  9. 제7항에 있어서,
    상기 제2 실리사이드층과 상기 제3 에피택셜층의 계면은, 상기 제2 절연막과 상기 제9 반도체 영역의 계면보다도, 상기 반도체 기판의 상기 이면으로부터 이격되어 있는, 반도체 장치.
  10. 제7항에 있어서,
    평면에서 볼 때, 상기 제1 활성 영역과 상기 제3 활성 영역은, 상기 제2 방향으로 배열되어 있고, 상기 제1 방향으로 연장되는 상기 제2 활성 영역과 상기 제4 활성 영역 사이에 끼워져 있는, 반도체 장치.
  11. 주면과 이면을 갖는 반도체 기판과,
    상기 반도체 기판의 상기 주면에 형성된 제1 도전형의 제1 반도체 영역과,
    상기 제1 반도체 영역 내에 있어서, 주위를 소자 분리 영역으로 규정된 제1 활성 영역 및 제2 활성 영역과,
    상기 제1 활성 영역 내에 있어서, 상기 반도체 기판의 주면 위에, 제1 절연막을 개재하여 형성된 제1 반도체층과,
    상기 제1 반도체층의 표면에 제1 게이트 절연막을 개재하여 형성된 제1 게이트 전극과,
    상기 제1 게이트 전극의 측벽 위에 형성된 제1 사이드 월 스페이서와,
    상기 제1 게이트 전극의 양단에 있어서, 상기 제1 반도체층 위에 형성된 제1 에피택셜층과,
    상기 제1 게이트 전극의 양단에 있어서, 상기 제1 반도체층과 상기 제1 에피택셜층에 형성된 상기 제1 도전형과는 반대 도전형인 제2 도전형의 제2 반도체 영역 및 제3 반도체 영역과,
    상기 제1 활성 영역 내에 있어서, 상기 제1 절연막 아래에 형성된 상기 제1 도전형의 제4 반도체 영역과,
    상기 제2 활성 영역에 있어서, 상기 제1 반도체 영역의 표면에 형성된 제2 에피택셜층과,
    상기 제2 에피택셜층의 표면에 형성된 제1 실리사이드층과,
    상기 제1 게이트 전극을 덮는 층간 절연막과,
    상기 층간 절연막 위에 형성된 제1 전원 배선
    을 갖고,
    평면에서 볼 때, 상기 제1 전원 배선은, 제1 방향으로 연장되고,
    상기 제1 전원 배선은, 상기 제2 반도체 영역에 접속되어 있고,
    평면에서 볼 때, 상기 제1 활성 영역과 상기 제2 활성 영역은, 상기 제1 방향으로 배열되고,
    상기 제1 게이트 전극은, 상기 제1 방향에 직교하는 제2 방향으로 연장되어 있는, 반도체 장치.
  12. 제11항에 있어서,
    상기 제1 실리사이드층은, 상기 제1 전원 배선에 접속되어 있는, 반도체 장치.
  13. 제11항에 있어서,
    상기 제1 실리사이드층과 상기 제2 에피택셜층의 계면은, 상기 제1 절연막과 상기 제4 반도체 영역의 계면보다도, 상기 반도체 기판의 상기 이면으로부터 이격되어 있는, 반도체 장치.
  14. 제11항에 있어서,
    상기 제1 반도체층 내이며, 상기 제1 사이드 월 스페이서의 하부에 형성된 상기 제2 도전형의 제5 반도체 영역을 더 갖는, 반도체 장치.
  15. 제14항에 있어서,
    상기 제1 반도체 영역 및 상기 제2 반도체 영역의 불순물 농도는, 상기 제5 반도체 영역의 불순물 농도보다도 높은, 반도체 장치.
  16. 제11항에 있어서,
    상기 반도체 기판의 상기 주면에 형성된 상기 제2 도전형의 제6 반도체 영역과,
    상기 제6 반도체 영역 내에 있어서, 주위를 상기 소자 분리 영역으로 규정된 제3 활성 영역 및 제4 활성 영역과,
    상기 제3 활성 영역 내에 있어서, 상기 반도체 기판의 주면 위에, 제2 절연막을 개재하여 형성된 제2 반도체층과,
    상기 제2 반도체층의 표면에 제2 게이트 절연막을 개재하여 형성된 제2 게이트 전극과,
    상기 제2 게이트 전극의 측벽 위에 형성된 제2 사이드 월 스페이서와,
    상기 제2 게이트 전극의 양단에 있어서, 상기 제2 반도체층 위에 형성된 제3 에피택셜층과,
    상기 제2 게이트 전극의 양단에 있어서, 상기 제2 반도체층과 상기 제3 에피택셜층에 형성된 상기 제1 도전형의 제7 반도체 영역 및 제8 반도체 영역과,
    상기 제3 활성 영역 내에 있어서, 상기 제2 절연막 아래에 형성된 상기 제2 도전형의 제9 반도체 영역과,
    상기 제4 활성 영역에 있어서, 상기 제6 반도체 영역 위에 형성된 제4 에피택셜층과,
    상기 제4 에피택셜층의 표면에 형성된 제2 실리사이드층과,
    상기 제2 게이트 전극을 덮는 상기 층간 절연막과,
    상기 층간 절연막 위에 형성된 제2 전원 배선
    을 더 갖고,
    평면에서 볼 때, 상기 제2 전원 배선은, 상기 제1 방향으로 연장되고,
    상기 제2 전원 배선은, 상기 제7 반도체 영역에 접속되어 있고,
    평면에서 볼 때, 상기 제3 활성 영역과 상기 제4 활성 영역은, 상기 제1 방향으로 배열되고,
    상기 제2 게이트 전극은, 상기 제2 방향으로 연장되어 있는, 반도체 장치.
  17. 제16항에 있어서,
    상기 제2 실리사이드층은, 상기 제2 전원 배선에 접속되어 있는, 반도체 장치.
  18. 제16항에 있어서,
    평면에서 볼 때, 상기 제1 활성 영역과 상기 제3 활성 영역은, 상기 제2 방향으로 배열되어 있고, 상기 제1 방향으로 연장되는 상기 제1 전원 배선과 상기 제2 전원 배선 사이에 끼워져 있고,
    평면에서 볼 때, 상기 제2 활성 영역과 상기 제4 활성 영역은, 상기 제2 방향으로 배열되어 있고, 상기 제1 방향으로 연장되는 상기 제1 전원 배선과 상기 제2 전원 배선 사이에 끼워져 있는, 반도체 장치.
  19. 제11항에 있어서,
    상기 제1 반도체 영역 내에 있어서, 주위를 상기 소자 분리 영역으로 규정된 제5 활성 영역 및 제6 활성 영역과,
    상기 제5 활성 영역 내에 있어서, 상기 반도체 기판의 주면 위에, 제3 절연막을 개재하여 형성된 제3 반도체층과,
    상기 제3 반도체층의 표면에 제3 게이트 절연막을 개재하여 형성된 제3 게이트 전극과,
    상기 제3 게이트 전극의 측벽 위에 형성된 제3 사이드 월 스페이서와,
    상기 제3 게이트 전극의 양단에 있어서, 상기 제3 반도체층 위에 형성된 제5 에피택셜층과,
    상기 제3 게이트 전극의 양단에 있어서, 상기 제3 반도체층과 상기 제5 에피택셜층에 형성된 상기 제2 도전형의 제9 반도체 영역 및 제10 반도체 영역과,
    상기 제5 활성 영역 내에 있어서, 상기 제3 절연막 아래에 형성된 상기 제1 도전형의 제11 반도체 영역과,
    상기 제6 활성 영역에 있어서, 상기 제1 반도체 영역의 표면에 형성된 제6 에피택셜층과,
    상기 제6 에피택셜층의 표면에 형성된 제3 실리사이드층
    을 더 갖고,
    상기 층간 절연막은, 상기 제3 게이트 전극을 덮고 있고,
    평면에서 볼 때, 상기 제5 활성 영역과 상기 제6 활성 영역은, 상기 제1 방향으로 배열되고,
    상기 제3 게이트 전극은, 상기 제2 방향으로 연장되어 있고,
    상기 제1 전원 배선은, 상기 제2 반도체 영역, 상기 제10 반도체 영역, 상기 제1 실리사이드층 및 상기 제3 실리사이드층에 접속되어 있고,
    평면에서 볼 때의 상기 제2 방향에 있어서, 상기 제2 활성 영역과 상기 제6 활성 영역은, 상기 소자 분리 영역에 의해 분리되어 있는, 반도체 장치.
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