KR102621754B1 - Cmos 트랜지스터를 구비한 집적회로 소자 - Google Patents

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Abstract

집적회로 소자는 제1 도전형 영역 및 제2 도전형 영역을 포함하는 기판과, 상기 제2 도전형 영역에 배치된 제1 활성 영역과, 분리 영역을 사이에 두고 상기 제1 활성 영역으로부터 이격되고 상기 제1 도전형 영역에 배치된 제2 활성 영역과, 상기 분리 영역에 형성된 소자분리막과, 상기 분리 영역에 배치되고 상기 제1 활성 영역 상의 제1 도전형 트랜지스터 및 상기 제2 활성 영역 상의 제2 도전형 트랜지스터 각각의 채널 길이 방향에 평행인 제1 방향을 따라 길게 연장되는 제1 필드 컷 영역을 포함한다.

Description

CMOS 트랜지스터를 구비한 집적회로 소자 {Integrated circuit device including CMOS transistor}
본 발명의 기술적 사상은 집적회로 소자에 관한 것으로, 특히 CMOS 트랜지스터를 구비한 집적회로 소자에 관한 것이다.
전자 산업의 발전에 따라 집적회로 소자들이 점차 소형화, 고집적화, 및 고성능화되고, 그에 따라 집적회로 소자에서 요구되는 동작 속도도 점차 빨라지고 있다. 이에 수반하여, 집적회로 소자를 구성하는 회로들에서 기생 커패시턴스 증가를 억제하고 트랜지스터의 퍼포먼스를 향상시켜 동작 속도를 증가시키기 위한 최적의 회로 설계 및 배치 구조에 대한 개발이 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 트랜지스터의 퍼포먼스를 향상시켜 동작 속도를 증가시킬 수 있는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 제1 도전형 영역 및 제2 도전형 영역을 포함하는 기판과, 상기 제2 도전형 영역에 배치된 적어도 하나의 제1 활성 영역과, 분리 영역을 사이에 두고 상기 제1 적어도 하나의 활성 영역으로부터 이격되고 상기 제1 도전형 영역에 배치된 적어도 하나의 제2 활성 영역과, 상기 분리 영역에 형성된 소자분리막과, 상기 적어도 하나의 제1 활성 영역 상에 형성된 적어도 하나의 제1 도전형 트랜지스터와, 상기 적어도 하나의 제2 활성 영역 상에 형성된 적어도 하나의 제2 도전형 트랜지스터와, 상기 분리 영역에서 상기 적어도 하나의 제1 도전형 트랜지스터 및 상기 적어도 하나의 제2 도전형 트랜지스터 각각의 채널 길이 방향에 평행인 제1 방향을 따라 길게 연장되는 제1 필드 컷 영역을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 N 형 영역 및 P 형 영역을 포함하는 기판과, 상기 N 형 영역에 배치된 제1 활성 영역과, 분리 영역을 사이에 두고 상기 제1 활성 영역으로부터 제1 방향으로 이격되고 상기 P 형 영역에 배치된 제2 활성 영역과, 상기 분리 영역에 형성된 소자분리막과, 상기 분리 영역에서 상기 N 형 영역 내에 배치되고 상기 제1 방향에 수직인 제2 방향을 따라 길게 연장되는 필드 컷 영역을 포함한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 N 형 영역과 P 형 영역을 포함하는 기판과, 상기 N 형 영역에 배치된 복수의 제1 활성 영역과, 분리 영역을 사이에 두고 상기 복수의 제1 활성 영역으로부터 제1 방향으로 이격되고 상기 P 형 영역에 배치된 복수의 제2 활성 영역과, 상기 분리 영역에 형성된 소자분리막과, 상기 기판의 일부로 이루어지고, 상기 분리 영역에서 상기 소자분리막을 가로질러 상기 제1 방향에 수직인 제2 방향을 따라 길게 연장되는 필드 컷 영역을 포함한다.
본 발명의 기술적 사상에 의한 집적회로 소자에 따르면, PMOS 트랜지스터 형성을 위한 제1 활성 영역과, NMOS 트랜지스터 형성을 위한 제2 활성 영역과의 사이의 분리 영역에 필드 컷 영역을 포함함으로써 PMOS 트랜지스터 및 NMOS 트랜지스터 각각에서 캐리어의 이동도가 향상될 수 있다. 따라서, 집적회로 소자를 구성하는 회로 내에서 원하지 않는 기생 커패시턴스를 야기할 수 있는 복잡한 배선 구조를 채용하지 않고 별도의 공정 추가 없이 간단한 설계 변경만으로 트랜지스터의 퍼포먼스를 향상시킬 수 있으며, 집적회로 소자의 동작 속도를 증가시킬 수 있다.
도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 일부 구성들의 평면 레이아웃이고, 도 1b는 도 1a의 X1 - X1' 선 및 X2 - X2' 선 단면도이고, 도 1c는 도 1a의 Y - Y' 선 단면도이다.
도 2는 도 1에 예시한 인버터의 회로도이다.
도 3a는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 일부 구성들의 평면 레이아웃이고, 도 3b는 도 3a의 Y - Y' 선 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 일부 구성들의 평면 레이아웃이고, 도 5는 도 4에 예시한 인버터를 포함하는 집적회로 소자의 예시적인 회로도이다.
도 6a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 일부 구성들의 평면 레이아웃이고, 도 6b는 도 6a의 Y - Y' 선 단면도이다.
도 7a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 일부 구성들의 평면 레이아웃이고, 도 7b는 도 7a의 Y - Y' 선 단면도이다.
도 8 내지 도 11은 각각 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃이다.
도 12는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템의 블록도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 명세서에서, 용어 MOS (metal-oxide-semiconductor)는 이 기술 분야에서 널리 사용되는 용어로서, "M"은 단지 금속에만 한정되지 않고 다양한 종류의 도전체로 이루어질 수 있으며, "S"는 기판 또는 반도체 구조물로 이루어질 수 있다. 또한, "O"는 산화물에만 한정되지 않고 다양한 종류의 무기물 또는 유기물을 포함할 수 있다. 용어 "반도체"는 단결정, 다결정, 비정질 반도체, 4 족 반도체, 또는 화합물 반도체를 포함할 수 있다. 또한, 구성 요소들의 도전형 또는 도핑 영역은 주된 캐리어의 특성에 따라 "P 형" 또는 "N 형"으로 규정될 수 있다. 예를 들면, "P 형" 또는 "N 형"은 보다 일반적인 용어인 "제1 도전형" 또는 "제2 도전형"으로 사용될 수 있으며, 여기서 제1 도전형은 P 형 또는 N 형일 수 있고, 제2 도전형은 N 형 또는 P 형일 수 있다.
도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 일부 구성들의 개략적인 평면 레이아웃이고, 도 1b는 도 1a의 X1 - X1' 선 및 X2 - X2' 선 단면도이고, 도 1c는 도 1a의 Y - Y' 선 단면도이다.
도 1a 내지 도 1c를 참조하면, 집적회로 소자(100)는 제1 도전형 영역 및 제2 도전형 영역을 포함하는 기판(102)을 포함한다. 일부 실시예들에서, 제1 도전형은 P 형이고 제2 도전형은 N 형일 수 있다. 일부 실시예들에서, 상기 제1 도전형 영역은 기판(102)의 일부 영역에 P 형 도판트가 도핑되어 형성된 P 형 웰일 수 있다. 다른 일부 실시예들에서, 상기 제2 도전형 영역은 P 형 기판(102) 자체일 수 있다. 상기 제2 도전형 영역은 P 형 웰 또는 P 형 기판(102)의 일부 영역에 N 형 도판트가 도핑되어 형성된 N 형 웰일 수 있다. 이하, 설명의 편의를 위하여 제1 도전형은 P 형이고 제2 도전형은 N 형이고, 상기 제1 도전형 영역은 P 형 기판(102)의 일부 영역이고, 상기 제2 도전형 영역은 P 형 기판(102)의 일부 영역에 형성된 N 형 웰(106)인 경우를 예로 들어 설명한다.
집적회로 소자(100)의 기판(102)에 복수의 활성 영역을 정의하는 트렌치(TCH)가 형성되고, 트렌치(TCH)는 소자분리막(112)으로 채워질 수 있다. 상기 복수의 활성 영역은 분리 영역(SA)을 사이에 두고 서로 이격된 제1 활성 영역(A1) 및 제2 활성 영역(A2)을 포함할 수 있다. 제1 활성 영역(A1) 상에 PMOS 트랜지스터(MP)가 형성되고, 제2 활성 영역(A2) 상에 NMOS 트랜지스터(MN)가 형성될 수 있다.
기판(102)은 분리 영역(SA)에서 PMOS 트랜지스터(MP) 및 NMOS 트랜지스터(MN) 각각의 채널 길이 방향에 평행인 방향(X 방향)을 따라 길게 연장되는 필드 컷 영역(field cut region)(FCA)을 포함할 수 있다. 필드 컷 영역(FCA)은 N 형 웰(106) 내에 형성될 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 필드 컷 영역(FCA)은 P 형 기판(102)의 일부 영역에 형성될 수도 있다.
제1 활성 영역(A1)은 N 형 웰(106)의 일부 영역에 정의될 수 있다. PMOS 트랜지스터(MP)는 제1 활성 영역(A1) 상에 형성된 제1 게이트(G1)와, 제1 게이트(G1)의 양측에서 제1 활성 영역(A1)에 형성된 제1 소스(S1) 및 제1 드레인(D1)을 포함할 수 있다. 제1 소스(S1) 및 제1 드레인(D1)은 각각 P+ 형 도핑 영역으로 이루어질 수 있다. 제2 활성 영역(A2)은 P 형 기판(102)의 일부 영역에 정의될 수 있다. NMOS 트랜지스터(MN)는 제2 활성 영역(A2) 상에 형성된 제2 게이트(G2)와, 제2 게이트(G2)의 양측에서 제2 활성 영역(A2)에 형성된 제2 소스(S2) 및 제2 드레인(D2)을 포함할 수 있다. 제2 소스(S2) 및 제2 드레인(D2)은 각각 N+ 형 도핑 영역으로 이루어질 수 있다. 일부 실시예들에서, PMOS 트랜지스터(MP)와 NMOS 트랜지스터(MN)는 인버터(10)를 구성할 수 있다.
도 2는 도 1에 예시한 인버터(10)의 예시적인 회로도이다.
도 1a 내지 도 1c와 도 2를 참조하면, 인버터(10)에서 PMOS 트랜지스터(MP) 및 NMOS 트랜지스터(MN)는 전원 노드(12)와 접지 노드(14)와의 사이에 연결될 수 있다. PMOS 트랜지스터(MP)는 전원 전압(Vdd)을 수신하기 위한 전원 노드(12)와 출력 단자(OUT) 사이에 접속되고, NMOS 트랜지스터(MN)는 접지 전압(Vss)을 수신하기 위한 접지 노드(14)와 출력 단자(OUT)와의 사이에 접속될 수 있다.
PMOS 트랜지스터(MP)의 제1 게이트(G1)와 NMOS 트랜지스터(MN)의 제2 게이트(G2)는 입력 신호(Vin)를 입력하는 입력 단자(IN)에 공통으로 접속될 수 있다. PMOS 트랜지스터(MP)의 제1 소스(S1)는 전원 노드(12)에 접속되고, NMOS 트랜지스터(MN)의 제2 소스(S2)는 접지 노드(14)에 접속될 수 있다. PMOS 트랜지스터(MP)의 제1 드레인(D1)은 출력 신호(Vout)가 출력되는 출력 단자(OUT)와 NMOS 트랜지스터(MN)의 제2 드레인(D2)에 접속될 수 있다.
일부 실시예들에서, 기판(102)은 Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, GaN, 또는 ZnSe로 이루어질 수 있다. 소자분리막(112)은 산화막, 질화막, 또는 이들의 조합을 포함하는 절연막으로 이루어질 수 있다.
필드 컷 영역(FCA)은 제1 활성 영역(A1)과 제2 활성 영역(A2)과의 사이의 분리 영역(SA)에서 PMOS 트랜지스터(MP) 및 NMOS 트랜지스터(MN) 각각의 채널 길이 방향에 평행인 방향(X 방향)을 따라 선형적으로 길게 연장되는 바(bar) 형상을 가질 수 있다. 필드 컷 영역(FCA)은 분리 영역(SA)을 X 방향으로 관통하도록 연장될 수 있다. X 방향에서, 필드 컷 영역(FCA)의 길이(L1)는 제1 활성 영역(A1) 및 제2 활성 영역(A2) 각각의 X 방향 길이와 같거나 더 클 수 있다. 제1 활성 영역(A1)과 제2 활성 영역(A2)은 필드 컷 영역(FCA)을 사이에 두고 서로 대면할 수 있다.
필드 컷 영역(FCA)은 분리 영역(SA)에서 소자분리막(112)을 가로질러 X 방향으로 길게 연장될 수 있다. 소자분리막(112)은 제1 활성 영역(A1)과 필드 컷 영역(FCA)과의 사이에 배치되고 제1 활성 영역(A1) 및 필드 컷 영역(FCA) 각각에 접하는 제1 소자분리부(112A)와, 제2 활성 영역(A2)과 필드 컷 영역(FCA)과의 사이에 배치되고 제2 활성 영역(A2) 및 필드 컷 영역(FCA) 각각에 접하는 제2 소자분리부(112B)를 포함할 수 있다. 제1 소자분리부(112A) 및 제2 소자분리부(112B)는 각각 X 방향을 따라 필드 컷 영역(FCA)과 나란히 연장될 수 있다.
제1 활성 영역(A1)과 제1 게이트(G1) 사이에 제1 게이트 절연막(122A)이 개재되고, 제1 게이트(G1)의 상면은 제1 캡핑층(124A)으로 덮일 수 있다. 제2 활성 영역(A2)과 제2 게이트(G2) 사이에 제2 게이트 절연막(122B)이 개재되고, 제2 게이트(G2)의 상면은 제2 캡핑층(124B)으로 덮일 수 있다.
제1 게이트(G1) 및 제2 게이트(G2)는 각각 도전성 폴리실리콘, 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 상기 금속은 Ti, Ta, W, Mo, Au, Cu, Al, Ni, Co, Ru, Nb, La, Mg, Sr, 또는 Hf 중에서 선택되는 적어도 하나의 금속을 포함하고, 상기 금속 질화물은 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다. 제1 게이트 절연막(122A) 및 제2 게이트 절연막(122B)은 각각 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 금속 산화물로 이루어질 수 있다. 예를 들면, 상기 고유전막은 하프늄 산화물, 하프늄 산질화물, 또는 하프늄 실리콘 산화물로 이루어질 수 있으나, 상기 예시된 물질들에 한정되는 것은 아니다.
제1 게이트 절연막(122A), 제1 게이트(G1), 및 제1 캡핑층(124A) 각각의 측벽들과, 제2 게이트 절연막(122B), 제2 게이트(G2), 및 제2 캡핑층(124B) 각각의 측벽들은 절연 스페이서(126)로 덮일 수 있다. 제1 캡핑층(124A), 제2 캡핑층(124B), 및 절연 스페이서(126)는 각각 실리콘 질화막, 실리콘 산화막, 또는 이들의 조합으로 이루어질 수 있다.
기판(102) 상에는 제1 게이트(G1) 및 제2 게이트(G2) 주변에서 제1 소스(S1), 제1 드레인(D1), 제2 소스(S2), 및 제2 드레인(D2)을 덮는 게이트간 절연막(120)과, 게이트간 절연막(120)을 관통하는 복수의 콘택이 형성될 수 있다. 게이트간 절연막(120) 및 복수의 콘택 위에는 복수의 배선이 형성될 수 있다. 게이트간 절연막(120)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 상기 복수의 콘택은 제1 콘택(C1), 제2 콘택(C2), 제3 콘택(C3), 및 제4 콘택(C4)을 포함할 수 있다. 상기 복수의 배선은 제1 배선(132), 제2 배선(134), 제3 배선(136), 및 제4 배선(138)을 포함할 수 있다. 상기 복수의 콘택 및 복수의 배선은 Cu, W, WN, Ta, Ti, TaN, TiN, Co, Mn, Al, AlN, 또는 이들의 조합으로 이루어질 수 있다.
제1 소스(S1)는 제1 배선(132) 및 제1 콘택(C1)을 통해 전원 전압(Vdd)을 인가 받을 수 있다. 제2 소스(S2)는 제2 배선(134) 및 제2 콘택(C2)을 통해 접지 전압(Vss)을 인가 받을 수 있다. 제1 드레인(D1)은 제3 배선(136) 및 제3 콘택(C3)을 통해 출력 단자(OUT)로 연결되고, 제2 드레인(D2)은 제3 배선(136) 및 제4 콘택(C4)을 통해 출력 단자(OUT)로 연결될 수 있다.
제1 소스(S1), 제2 소스(S2), 제1 드레인(D1), 및 제2 드레인(D2) 각각에 연결되는 콘택의 개수는 도 1a 내지 도 1c에 예시한 바에 한정되지 않으며 필요에 따라 다양하게 선택될 수 있다.
제1 게이트(G1)는 제1 게이트(G1)의 상부에 형성된 제1 게이트 콘택(GC1)을 통해 전압 또는 신호를 인가 받고, 제2 게이트(G2)는 제2 게이트(G2)의 상부에 형성된 제2 게이트 콘택(GC2)을 통해 전압 또는 신호를 인가 받을 수 있다. 제1 게이트 콘택(GC1) 및 제2 게이트 콘택(GC2)은 각각 제4 배선(138)에 연결될 수 있다. 제1 게이트(G1) 및 제2 게이트(G2)는 제1 게이트 콘택(GC1), 제2 게이트 콘택(GC2), 및 제4 배선(138)을 통해 상호 전기적으로 연결될 수 있다.
필드 컷 영역(FCA)은 제1 게이트(G1) 및 제2 게이트(G2) 각각의 폭 방향(Y 방향)을 따라 PMOS 트랜지스터(MP) 및 NMOS 트랜지스터(MN) 각각의 채널 영역에 인장 응력을 제공하여 PMOS 트랜지스터(MP) 및 NMOS 트랜지스터(MN) 각각에서 캐리어 이동도를 향상시키는 역할을 할 수 있다. Y 방향에서, 제1 활성 영역(A1) 및 제2 활성 영역(A2)은 분리 폭(Wt)을 가지는 분리 영역(SA)을 사이에 두고 서로 이격되고, 제1 소자분리부(112A) 및 제2 소자분리부(112B)는 분리 영역(SA) 내에서 필드 컷 영역(FCA)을 사이에 두고 Y 방향에서 서로 이격되어 있다. 제1 소자분리부(112A) 및 제2 소자분리부(112B)는 각각 Y 방향에서, 분리 영역(SA)의 분리 폭(Wt)보다 작은 폭(W1, W2)를 가진다.
본 발명자들은 PMOS 트랜지스터(MP)와 NMOS 트랜지스터(MN)와의 사이에 배치되는 소자분리막(112)의 Y 방향 폭이 작을수록 PMOS 트랜지스터(MP) 및 NMOS 트랜지스터(MN) 각각의 채널에 Y 방향으로 가해지는 인장 스트레스가 증가하여 채널 영역의 에너지 밴드 구조를 변경시킬 수 있다는 것을 반복 실험을 통해 터득하였다. 특히, 본 발명자들은 실리콘 기판 상에 구현된 PMOS 트랜지스터(MP) 및 NMOS 트랜지스터(MN) 각각의 채널 길이 방향의 결정 방위가 <110>인 경우, 제1 활성 영역(A1)과 제2 활성 영역(A2) 사이의 소자분리막(112)의 Y 방향 폭이 작아질수록 PMOS 트랜지스터(MP) 및 NMOS 트랜지스터(MN) 각각의 채널의 수직 방향으로 가해지는 인장 스트레스가 증가하고, 그 결과 PMOS 트랜지스터(MP) 및 NMOS 트랜지스터(MN) 각각에서 캐리어의 이동도가 향상되어 온전류(Ion)가 증가하고 전파 지연시간(tPD)이 감소되는 것을 반복 실험을 통해 알게 되었다.
PMOS 트랜지스터(MP) 및 NMOS 트랜지스터(MN) 각각의 이동도 특성의 최적화를 위하여, 제1 활성 영역(A1)과 제2 활성 영역(A2)과의 사이에서 필드 컷 영역(FCA)의 Y 방향 위치를 제어함으로써 Y 방향을 따르는 제1 소자분리부(112A)의 폭(W1)과 제2 소자분리부(112B)의 폭(W2)을 다양하게 결정할 수 있다.
제1 소자분리부(112A)의 폭(W1)과 제2 소자분리부(112B)의 폭(W2)은 제1 활성 영역(A1) 및 제2 활성 영역(A2) 각각에 인가되는 스트레스의 종류 및 크기를 고려하여 적절히 선택될 수 있다. 일부 실시예들에서, 제1 소자분리부(112A)의 폭(W1)과 제2 소자분리부(112B)의 폭(W2)은 실질적으로 동일할 수 있다. 다른 일부 실시예들에서, 제1 소자분리부(112A)의 폭(W1)은 제2 소자분리부(112B)의 폭(W2)보다 더 작을 수 있다. 또 다른 일부 실시예들에서, 제1 소자분리부(112A)의 폭(W1)은 제2 소자분리부(112B)의 폭(W2)보다 더 클 수 있다.
집적회로 소자(100)를 제조하는 데 있어서, 제1 활성 영역(A1) 및 제2 활성 영역(A2)을 정의하기 위한 트렌치(TCH)를 형성할 때 필드 컷 영역(FCA)이 동시에 형성될 수 있으며, 소자분리막(112)을 형성할 때 필드 컷 영역(FCA)의 주변에서 트렌치(TCH)를 채우는 제1 및 제2 소자분리부(112A, 112B)이 형성될 수 있다.
집적회로 소자(100)에 따르면, 제1 활성 영역(A1)과 제2 활성 영역(A2)과의 사이의 분리 영역(SA)에 필드 컷 영역(FCA)이 배치됨으로써, 분리 영역(SA)에 필드 컷 영역(FCA)이 형성되지 않은 경우 제1 활성 영역(A1)과 제2 활성 영역(A2)과의 사이의 분리 영역(SA)에 배치될 수 있는 소자분리막(112)의 폭보다 훨씬 작은 폭(W1, W2)을 가지는 제1 및 제2 소자분리부(112A, 112B)가 분리 영역(SA)에 배치될 수 있다. 그 결과, PMOS 트랜지스터(MP) 및 NMOS 트랜지스터(MN) 각각에서 캐리어의 이동도가 향상될 수 있다.
도 3a는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 일부 구성들의 개략적인 평면 레이아웃이고, 도 3b는 도 3a의 Y - Y' 선 단면도이다. 도 3a 및 도 3b에 있어서 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 3a 및 도 3b를 참조하면, 집적회로 소자(200)는 도 1a 내지 도 1c를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(200)는 필드 컷 영역(FCA) 내에 형성된 아이솔레이티드 웰(isolated well)(250)을 더 포함한다. 아이솔레이티드 웰(250)은 제1 소자분리부(112A)를 사이에 두고 제1 활성 영역(A1)으로부터 이격되고, 제2 소자분리부(112B)를 사이에 두고 제2 활성 영역(A2)으로부터 이격될 수 있다.
필드 컷 영역(FCA)이 N 형 웰(106) 내에 형성된 경우, 아이솔레이티드 웰(250)은 N+ 형 도핑 영역으로 이루어지고, 아이솔레이티드 웰(250)은 제2 소스(S2) 및 제2 드레인(D2)과 동시에 형성될 수 있다. 다른 일부 실시예들에서, 도 3a 및 도 3b에 예시한 바와 달리, 필드 컷 영역(FCA)이 N 형 웰(106) 외부에서 P 형 기판(102)의 일부 영역에 형성될 수도 있으며, 이 경우 아이솔레이티드 웰(250)은 P+ 형 도핑 영역으로 이루어지고, 아이솔레이티드 웰(250)은 제1 소스(S1) 및 제1 드레인(D1)과 동시에 형성될 수 있다.
집적회로 소자(200)는 제1 게이트(G1) 및 제2 게이트(G2) 중 적어도 하나와 아이솔레이티드 웰(250)을 상호 전기적으로 연결시키기 위한 제1 배선 구조(260)를 포함할 수 있다. 제1 배선 구조(260)는 아이솔레이티드 웰(250)에 연결되는 웰 콘택(262)과, 제1 게이트(G1) 및 제2 게이트(G2) 중 적어도 하나에 연결되는 적어도 하나의 게이트 콘택(264)과, 웰 콘택(262) 및 적어도 하나의 게이트 콘택(264)을 상호 연결시키기 위한 배선(266)을 포함할 수 있다.
집적회로 소자(200)는 아이솔레이티드 웰(250)에 바디 전원 전압(Vbb)을 인가하기 위한 제2 배선 구조(270)를 더 포함할 수 있다. 제2 배선 구조(270)는 아이솔레이티드 웰(250)에 연결되는 웰 콘택(272)과, 웰 콘택(272)을 통해 아이솔레이티드 웰(250)에 바디 전원 전압(Vbb)을 인가하도록 구성된 배선(274)을 포함할 수 있다. 아이솔레이티드 웰(250)은 배선(274) 및 웰 콘택(272)을 통해 바디 전원 전압(Vbb)을 인가 받을 수 있다. 집적회로 소자(200)의 동작 중에 복수의 제1 게이트(G1) 및 복수의 제2 게이트(G2)에 전원 전압(Vdd)이 인가될 때 아이솔레이티드 웰(250)에도 바디 전원 전압(Vbb)이 인가될 수 있으며, 이 때 제1 게이트(G1) 및 제2 게이트(G2)에 원하지 않게 누적된 플라즈마 이온들이 아이솔레이티드 웰(250)을 통해 기판(102)으로 배출될 수 있다. 따라서, 집적회로 소자(200)에서 원하지 않게 누적된 플라즈마 이온들로 인한 트랜지스터의 오동작을 방지할 수 있다.
도 3a에는 제1 배선 구조(260)가 2 개의 게이트 콘택(264)을 통해 제1 게이트(G1) 및 제2 게이트(G2) 각각에 연결된 경우를 예시하였으나, 본 발명의 기술적 사상은 도 3a에 예시한 바에 한정되지 않는다. 예를 들면, 제1 배선 구조(260)는 1 개의 게이트 콘택(264)을 통해 제1 게이트(G1) 및 제2 게이트(G2) 중 어느 하나에만 연결될 수도 있다. 제1 게이트(G1) 및 제2 게이트(G2)는 제1 게이트 콘택(GC1), 제2 게이트 콘택(GC2), 및 제4 배선(138)을 통해 상호 연결되어 있으므로, 제1 배선 구조(260)가 제1 게이트(G1) 및 제2 게이트(G2) 중 어느 하나에만 연결된 경우에도 제1 게이트(G1) 및 제2 게이트(G2)의 전기적 연결이 가능하다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 일부 구성들의 개략적인 평면 레이아웃이다. 도 4에 있어서 도 1a 내지 도 3b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 4를 참조하면, 집적회로 소자(300)는 복수의 PMOS 트랜지스터(MP) 및 복수의 NMOS 트랜지스터(MN)를 가지는 인버터(310)를 포함할 수 있다. 도 4에는 멀티 팬아웃(multi fan-out) 구조의 회로에 포함된 인버터(310)의 일부 구성이 예시되어 있다.
도 5는 도 4에 예시한 인버터(310)를 포함하는 집적회로 소자(300)의 예시적인 회로도이다. 도 5를 참조하면, 집적회로 소자(300)에서 인버터(310)의 입력단에는 로직 회로(34)가 연결되어 있고, 인버터(310)는 로직 회로(34)의 출력단에 병렬로 접속된 3 개의 CMOS 인버터를 포함할 수 있다.
일부 실시예들에서, 로직 회로(34)는 CMOS 인버터로 이루어질 수 있다. 다른 일부 실시예들에서, 로직 회로(34)는 복수의 회로 소자(circuit elements)를 포함하는 다양한 종류의 로직 회로로 이루어질 수 있다. 예를 들면, 로직 회로(34)는 AND, NAND, OR, NOR, XOR (exclusive OR), XNOR (exclusive NOR), ADD (adder), BUF (buffer), DLY (delay), FIL (filter), 멀티플렉서 (MXT/MXIT). OAI (OR/AND/INVERTER), AO (AND/OR), AOI (AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slave flip-flop), 래치(latch), 또는 이들의 조합을 포함할 수 있으나, 이들에 한정되는 것은 아니다.
본 예에서는 집적회로 소자(300)에서 팬아웃 값이 3인 회로를 구성하는 인버터(310)를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 집적회로 소자(300)에 포함되는 회로의 팬아웃 값은 필요에 따라 다양하게 선택될 수 있다.
다시 도 4를 참조하면, 집적회로 소자(300)는 기판(102)의 서로 이격된 위치에 정의된 복수의 제1 활성 영역(A1) 및 복수의 제2 활성 영역(A2)을 포함한다. 복수의 제1 활성 영역(A1)은 N 형 웰(106)에 배치되고, 복수의 제1 활성 영역(A1) 상에는 복수의 PMOS 트랜지스터(MP)가 형성될 수 있다. 복수의 제2 활성 영역(A2)은 N 형 웰(106) 외부에서 P 형 기판(102)의 일부 영역에 배치되고, 복수의 제2 활성 영역(A2) 상에는 복수의 NMOS 트랜지스터(MN)가 형성될 수 있다. 복수의 PMOS 트랜지스터(MP) 및 복수의 NMOS 트랜지스터(MN) 각각에 대한 보다 상세한 구성은 도 1a 내지 도 1c를 참조하여 PMOS 트랜지스터(MP) 및 NMOS 트랜지스터(MN)에 대하여 설명한 바와 대체로 동일하다.
복수의 제1 활성 영역(A1) 및 복수의 제2 활성 영역(A2)은 각각 복수의 PMOS 트랜지스터(MP) 및 복수의 NMOS 트랜지스터(MN) 각각의 채널 길이 방향에 평행인 방향(X 방향)을 따라 일렬로 배치될 수 있다. 복수의 제1 활성 영역(A1)과 복수의 제2 활성 영역(A2)과의 사이의 분리 영역(SA)에는 필드 컷 영역(FCA)이 X 방향으로 길게 연장될 수 있다.
복수의 제1 활성 영역(A1)과 필드 컷 영역(FCA)과의 사이에는 제1 소자분리부(112A)가 개재되고, 복수의 제2 활성 영역(A2)과 필드 컷 영역(FCA)과의 사이에는 제2 소자분리부(112B)가 개재될 수 있다. 제1 소자분리부(112A)는 복수의 제1 활성 영역(A1) 및 필드 컷 영역(FCA)에 접하고, 제2 소자분리부(112B)는 복수의 제2 활성 영역(A2) 및 필드 컷 영역(FCA)에 접할 수 있다. 도 1a 내지 도 1c를 참조하여 설명한 바와 유사하게, 제1 소자분리부(112A) 및 제2 소자분리부(112B) 각각의 Y 방향 폭은 서로 다를 수도 있고, 서로 동일할 수도 있다. 복수의 PMOS 트랜지스터(MP) 및 복수의 NMOS 트랜지스터(MN) 각각에서 요구되는 전기적 특성에 따라 분리 영역(SA)에서 필드 컷 영역(FCA)의 Y 방향 위치를 제어함으로써 제1 소자분리부(112A) 및 제2 소자분리부(112B) 각각의 Y 방향 폭을 다양하게 결정할 수 있다.
집적회로 소자(300)에 포함된 필드 컷 영역(FCA) 내에는 아이솔레이티드 웰(250)이 형성될 수 있다. 일부 실시예들에서, 집적회로 소자(300)의 아이솔레이티드 웰(250)은 생략 가능하다.
복수의 제2 게이트(G2)는 1 개의 공통 게이트 라인(G32)에 연결될 수 있으며, 복수의 제2 게이트(G2)는 각각 공통 게이트 라인(G32)의 상부에 형성된 제4 배선(138) 및 제2 게이트 콘택(GC2)을 통해 전압 또는 신호를 인가 받을 수 있다.
1 개의 공통 게이트 라인(G32)에는 복수의 제1 배선 구조(260)가 연결될 수 있다. 복수의 PMOS 트랜지스터(MP)를 구성하는 복수의 제1 게이트(G1)는 각각 제1 배선 구조(260)를 통해 아이솔레이티드 웰(250) 및 공통 게이트 라인(G32)에 전기적으로 연결될 수 있다. 복수의 제1 배선 구조(260)는 각각 아이솔레이티드 웰(250)에 연결되는 웰 콘택(262)과, 제1 게이트(G1) 또는 공통 게이트 라인(G32)에 연결되는 적어도 하나의 게이트 콘택(264)과, 웰 콘택(262) 및 적어도 하나의 게이트 콘택(264)을 상호 연결시키기 위한 배선(266)을 포함할 수 있다. 복수의 제1 게이트(G1) 및 복수의 제2 게이트(G2)는 복수의 제1 배선 구조(260) 및 공통 게이트 라인(G32)을 통해 상호 전기적으로 연결될 수 있다. 복수의 제1 게이트(G1) 중 전단(anterior-stage) 측의 제1 게이트(G1)는 그 상부에 형성된 제4 배선(138) 및 제1 게이트 콘택(GC1)을 통해 전압 또는 신호를 인가 받을 수 있다.
도 4에는 도시되지 않았으나, 도 1a 내지 도 1c를 참조하여 설명한 바와 유사하게, 복수의 PMOS 트랜지스터(MP) 각각의 제1 소스(S1)는 제1 배선(132) 및 제1 콘택(C1)을 통해 전원 전압(Vdd)을 인가 받을 수 있다. 복수의 NMOS 트랜지스터(MN) 각각의 제2 소스(S2)는 제2 배선(134) 및 제2 콘택(C2)을 통해 접지 전압(Vss)을 인가 받을 수 있다. 복수의 PMOS 트랜지스터(MP) 각각의 제1 드레인(D1)은 제3 배선(136) 및 제3 콘택(C3)을 통해 출력 단자(OUT)로 연결되고, NMOS 트랜지스터(MN)의 제2 드레인(D2)은 제3 배선(136) 및 제4 콘택(C4)을 통해 출력 단자로 연결될 수 있다.
집적회로 소자(300)에서, 복수의 PMOS 트랜지스터(MP) 및 복수의 NMOS 트랜지스터(MN) 각각의 채널 영역에 인가되는 Y 방향 인장 응력이 필드 컷 영역(FCA)에 의해 증가될 수 있다. 따라서, 필드 컷 영역(FCA)에 의해 복수의 PMOS 트랜지스터(MP) 및 복수의 NMOS 트랜지스터(MN) 각각에서 캐리어 이동도가 향상될 수 있다.
집적회로 소자(300)는 아이솔레이티드 웰(250)에 바디 전원 전압(Vbb)을 인가하기 위한 제2 배선 구조(270)를 더 포함할 수 있다. 제2 배선 구조(270)에 대한 보다 상세한 구성은 도 3a 및 도 3b를 참조하여 설명한 바와 같다. 집적회로 소자(300)의 동작 중에 아이솔레이티드 웰(250)에 바디 전원 전압(Vbb)이 인가될 수 있으며, 이 때 복수의 제1 게이트(G1) 및 복수의 제2 게이트(G2)에 원하지 않게 누적된 플라즈마 이온들이 아이솔레이티드 웰(250)을 통해 기판(102)으로 배출될 수 있다.
도 6a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 일부 구성들의 개략적인 평면 레이아웃이고, 도 6b는 도 6a의 Y - Y' 선 단면도이다. 도면의 간략화를 위하여, 도 6a에는 제1 배선(132) 및 제2 배선(134)의 도시를 생략하였다. 도 6a 및 도 6b에 있어서 도 1a 내지 도 5에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 6a 및 도 6b를 참조하면, 집적회로 소자(400)는 도 4 및 도 5를 참조하여 설명한 집적회로 소자(300)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(400)는 복수의 제1 활성 영역(A1)과 복수의 제2 활성 영역(A2)과의 사이의 분리 영역(SA)에서 X 방향을 따라 길게 연장되는 제1 필드 컷 영역(FCA1)과, 복수의 제1 활성 영역(A1)을 사이에 두고 제1 필드 컷 영역(FCA1)으로부터 이격된 제2 필드 컷 영역(FCA2)과, 복수의 제2 활성 영역(A2)을 사이에 두고 제1 필드 컷 영역(FCA1)으로부터 이격된 제3 필드 컷 영역(FCA3)을 포함할 수 있다. 제2 필드 컷 영역(FCA2) 및 제3 필드 컷 영역(FCA3)은 각각 제1 필드 컷 영역(FCA1)과 나란히 X 방향으로 연장될 수 있다. 제1 필드 컷 영역(FCA1)은 도 4를 참조하여 필드 컷 영역(FCA)에 대하여 설명한 바와 같은 구성을 가질 수 있다. 제1 필드 컷 영역(FCA1) 내에는 아이솔레이티드 웰(250)이 형성될 수 있다. 집적회로 소자(400)에서 아이솔레이티드 웰(250)은 생략 가능하다.
제2 필드 컷 영역(FCA2)은 N 형 웰(106) 내에 배치되고, 제3 필드 컷 영역(FCA3)은 P 형 기판(102)의 일부 영역에 배치될 수 있다. 도 6a 및 도 6b에는 도시하지 않았으나, 제2 필드 컷 영역(FCA2) 및 제3 필드 컷 영역(FCA3)에는 각각 N+ 웰 또는 P+ 웰이 형성될 수 있다.
제2 필드 컷 영역(FCA2) 및 제3 필드 컷 영역(FCA3)은 각각 기판(102)에 형성된 트렌치(TCH)에 의해 Y 방향 폭이 한정될 수 있다. 제2 필드 컷 영역(FCA2) 및 제3 필드 컷 영역(FCA3) 각각의 Y 방향 양 측벽은 소자분리막(112)에 접할 수 있다. 소자분리막(112)은 복수의 제1 활성 영역(A1)과 제2 필드 컷 영역(FCA2)과의 사이에 개재되는 제3 소자분리부(412C)와, 복수의 제2 활성 영역(A2)과 제3 필드 컷 영역(FCA3)과의 사이에 개재되는 제4 소자분리부(412D)를 포함할 수 있다. 제3 소자분리부(412C)는 복수의 제1 활성 영역(A1) 및 제2 필드 컷 영역(FCA2)에 접하고, 제4 소자분리부(412D)는 복수의 제2 활성 영역(A2) 및 제3 필드 컷 영역(FCA3)에 접할 수 있다. 제3 소자분리부(412C) 및 제4 소자분리부(412D)는 각각 X 방향을 따라 길게 연장될 수 있다.
제2 필드 컷 영역(FCA2)과 복수의 제1 활성 영역(A1)과의 Y 방향 이격 거리는 제3 소자분리부(412C)의 Y 방향 폭(W41)에 대응할 수 있다. 제3 소자분리부(412C)의 Y 방향 폭(W41)은 제1 소자분리부(112A)의 Y 방향 폭(W1)과 실질적으로 동일하거나 다를 수 있다. 예를 들면, 제3 소자분리부(412C)의 폭(W41)은 제1 소자분리부(112A)의 폭(W1)보다 작거나 클 수 있다. 제1 소자분리부(112A)의 Y 방향 폭(W1)보다 더 클 수 있다. 제3 필드 컷 영역(FCA3)과 복수의 제2 활성 영역(A2)과의 Y 방향 이격 거리는 제4 소자분리부(412D)의 Y 방향 폭(W42)에 대응할 수 있다. 제4 소자분리부(412D)의 Y 방향 폭(W42)은 제2 소자분리부(112B)의 Y 방향 폭(W2)과 실질적으로 동일하거나 다를 수 있다. 예를 들면, 제4 소자분리부(412D)의 폭(W42)은 제2 소자분리부(112B)의 폭(W2)보다 작거나 클 수 있다. 제1 활성 영역(A1)을 중심으로 Y 방향 양 측에 있는 제1 소자분리부(112A) 및 제3 소자분리부(412C)의 폭(W1, W41)의 비율과, 제2 활성 영역(A2)을 중심으로 Y 방향 양 측에 있는 제2 소자분리부(112B) 및 제4 소자분리부(412D)의 Y 방향 폭(W2, W42)의 비율은 각각 제1 활성 영역(A1) 및 제2 활성 영역(A2) 각각에 인가되는 스트레스의 종류 및 크기, 제1 활성 영역(A1) 및 제2 활성 영역(A2)을 구성하는 반도체층에서 뒤틀림(distortion), 격자 미스매치(lattice mismatch) 등과 같은 결함 발생 여부 등을 종합적으로 고려하여 결정될 수 있다. 집적회로 소자(400)에서 원하는 전기적 특성에 따라 상기 폭(W1, W41)의 비율 및 폭(W2, W42)의 비율을 적절히 결정함으로써 인버터(310)를 구성하는 트랜지스터들의 오동작 및 특성 열화를 방지하고 퍼포먼스를 향상시킬 수 있다.
일부 실시예들에서, 제2 필드 컷 영역(FCA2) 및 제3 필드 컷 영역(FCA3) 각각의 Y 방향 폭(W43, W44)은 제1 필드 컷 영역(FCA1)의 Y 방향 폭(W45)과 실질적으로 같거나 더 클 수 있다. 제2 필드 컷 영역(FCA2) 및 제3 필드 컷 영역(FCA3) 각각의 Y 방향 폭(W43, W44)은 실질적으로 같거나 서로 다를 수 있다.
X 방향에서, 제1 필드 컷 영역(FCA1), 제2 필드 컷 영역(FCA2), 및 제3 필드 컷 영역(FCA3) 각각의 길이는 실질적으로 같거나 유사할 수 있다. 복수의 제1 활성 영역(A1)은 제1 필드 컷 영역(FCA1)과 제2 필드 컷 영역(FCA2)에 의해 한정되는 제1 장방형 영역 내에 배치되며, 상기 제1 장방형 영역으로부터 X 방향으로 벗어나지 않도록 배치될 수 있다. 복수의 제2 활성 영역(A2)은 제1 필드 컷 영역(FCA1)과 제3 필드 컷 영역(FCA3)에 의해 한정되는 제2 장방형 영역 내에 배치되며, 상기 제2 장방형 영역으로부터 X 방향으로 벗어나지 않도록 배치될 수 있다.
도 6a 및 도 6b에 예시한 집적회로 소자(400)를 제조하는 데 있어서, 복수의 제1 활성 영역(A1) 및 복수의 제2 활성 영역(A2)을 정의하기 위한 트렌치(TCH)를 형성할 때 제1 필드 컷 영역(FCA1), 제2 필드 컷 영역(FCA2), 및 제3 필드 컷 영역(FCA3)이 동시에 형성될 수 있다. 그리고, 제1 필드 컷 영역(FCA1), 제2 필드 컷 영역(FCA2), 및 제3 필드 컷 영역(FCA3) 각각의 주변에서 트렌치(TCH)를 채우는 소자분리막(112)을 형성할 수 있다. 소자분리막(112)은 제1 소자분리부(112A), 제2 소자분리부(112B), 제3 소자분리부(412C), 및 제4 소자분리부(412D)를 포함할 수 있다. 일부 실시예들에서, 아이솔레이티드 웰(250)은 복수의 제2 소스(S2) 및 복수의 제2 드레인(D2)과 동시에 형성될 수 있다.
도 7a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 일부 구성들의 개략적인 평면 레이아웃이고, 도 7b는 도 7a의 Y - Y' 선 단면도이다. 도 7a 및 도 7b에 있어서 도 1a 내지 도 6b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 7a 및 도 7b를 참조하면, 집적회로 소자(500)는 도 6a 및 도 6b를 참조하여 설명한 집적회로 소자(400)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(500)는 인버터(310)의 외측에서 인버터(310)의 일부를 포위하는 제1 가드링(GR1) 및 제2 가드링(GR2)을 더 포함한다.
제1 가드링(GR1) 및 제2 가드링(GR2)은 분리 영역(SA)의 외측에 배치될 수 있다. 제1 가드링(GR1)은 N 형 웰(106) 내에서 복수의 PMOS 트랜지스터(MP)의 일부를 포위하도록 배치되고, 제2 가드링(GR2)은 P 형 기판(102)의 일부 영역에서 복수의 NMOS 트랜지스터(MN)의 일부를 포위하도록 배치될 수 있다. 일부 실시예들에서, 제1 가드링(GR1)은 N+ 형 도핑 영역으로 이루어지고, 제2 가드링(GR2)은 P+ 형 도핑 영역으로 이루어질 수 있다. 제1 가드링(GR1)은 복수의 PMOS 트랜지스터(MP)를 사이에 두고 제1 필드 컷 영역(FCA1)으로부터 이격된 위치에 배치되고, 제2 가드링(GR2)은 복수의 NMOS 트랜지스터(MN)을 사이에 두고 제1 필드 컷 영역(FCA1)으로부터 이격된 위치에 배치될 수 있다. 제1 가드링(GR1) 및 제2 가드링(GR2)은 각각 기판(102) 중 소자분리막(112)에 의해 한정되는 일부 영역에 형성될 수 있다. 일부 실시예들에서, 제1 가드링(GR1) 및 제2 가드링(GR2)은 복수의 제1 및 제2 소스(S1, S2) 및 복수의 제1 및 제2 드레인(D1, D2)과 동시에 형성될 수 있다.
제1 가드링(GR1) 및 제2 가드링(GR2)에는 각각 복수의 콘택(C51, C52)을 통해 바이어스 전압이 인가될 수 있다. 제1 가드링(GR1) 및 제2 가드링(GR2)을 통해 N 형 웰(106) 및 기판(102)에 각각 바이어스 전압이 인가됨으로써 복수의 PMOS 트랜지스터(MP) 및 복수의 NMOS 트랜지스터(MN) 각각에 벌크 전압이 제공될 수 있다.
일부 실시예들에서, 제1 가드링(GR1)은 콘택(C51), 제1 배선(132), 및 제1 콘택(C1)을 통해 PMOS 트랜지스터(MP)의 제1 소스(S1)에 전기적으로 연결되고, 제1 배선(132) 및 콘택(C51)을 통해 제1 가드링(GR1)에 전원 전압(Vdd)이 인가될 수 있다. 제2 가드링(GR2)은 콘택(C52), 제2 배선(134), 및 제2 콘택(C2)을 통해 NMOS 트랜지스터(MN)의 제2 소스(S2)에 전기적으로 연결되고, 제2 배선(134) 및 콘택(C52)을 통해 제2 가드링(GR2)에 접지 전압(Vss)이 인가될 수 있다.
제1 가드링(GR1) 및 제2 가드링(GR2)은 서로 이격되어 있고, 각각 아이솔레이티드 웰(250)로부터 이격된 위치에 배치될 수 있다. 제1 가드링(GR1) 및 제2 가드링(GR2)은 각각 대략 U 자형 또는 역 U자형 평면 형상을 가질 수 있다.
제1 가드링(GR1)의 일부는 제2 필드 컷 영역(FCA2)과 나란히 연장되도록 배치되고, 제2 필드 컷 영역(FCA2)은 복수의 PMOS 트랜지스터(MP)와 제1 가드링(GR1)과의 사이에 개재될 수 있다. 복수의 PMOS 트랜지스터(MP)는 제1 필드 컷 영역(FCA1)과 제2 필드 컷 영역(FCA2)과의 사이의 공간에 배치될 수 있다. 제2 가드링(GR2)의 일부는 제3 필드 컷 영역(FCA3)과 나란히 연장되도록 배치되고, 제3 필드 컷 영역(FCA3)은 복수의 NMOS 트랜지스터(MN)와 제2 가드링(GR2)과의 사이에 개재될 수 있다. 복수의 NMOS 트랜지스터(MN)는 제1 필드 컷 영역(FCA1)과 제3 필드 컷 영역(FCA3)과의 사이의 공간에 배치될 수 있다.
집적회로 소자(500)는 제1 필드 컷 영역(FCA1), 제2 필드 컷 영역(FCA2), 및 제3 필드 컷 영역(FCA3)과, 제1 가드링(GR1) 및 제2 가드링(GR2)을 포함함으로써 복수의 PMOS 트랜지스터(MP) 및 복수의 NMOS 트랜지스터(MN) 각각에서 캐리어 이동도가 향상될 수 있으며, 이에 따라 인버터(310)에서 온 전류(Ion)가 증가하여 전파 지연 시간(propagation delay time)이 감소되고 동작 속도가 향상될 수 있다.
도 8은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃이다. 도면의 간략화를 위하여, 도 8에는 일부 구성 요소들의 도시를 생략하였다. 도 8에 있어서, 도 1a 내지 도 7b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 8을 참조하면, 집적회로 소자(600)는 직렬 연결된 복수의 인버터(310)를 포함하는 인버터 체인(610)을 포함할 수 있다. 복수의 인버터(310) 각각의 구성은 도 4를 참조하여 설명한 바와 같다.
인버터 체인(610)을 구성하는 복수의 PMOS 트랜지스터(MP)는 1 개의 N 형 웰(106) 상에 형성될 수 있다. 복수의 인버터 체인(610)에서, 복수의 PMOS 트랜지스터(MP)와 복수의 NMOS 트랜지스터(MN)와의 사이에는 제1 필드 컷 영역(FCA1)이 배치될 수 있다. 제1 필드 컷 영역(FCA1)은 N 형 웰(106) 내에 형성될 수 있다.
제1 필드 컷 영역(FCA1)은 Y 방향 폭(W61)을 가지는 제1 소자분리부(112A)를 사이에 두고 복수의 제1 활성 영역(A1)으로부터 이격되어 있고, Y 방향 폭(W62)을 가지는 제2 소자분리부(112B)를 사이에 두고 복수의 제2 활성 영역(A2)으로부터 이격되어 있다. 제1 및 제2 소자분리부(112A, 112b)의 폭(W61, W62)의 비율은 복수의 제1 활성 영역(A1) 및 복수의 제2 활성 영역(A2)에 인가되는 스트레스의 종류 및 크기를 고려하여 적절히 선택될 수 있다. 일부 실시예들에서, 상기 폭(W61, W62)은 실질적으로 동일하거나 서로 다를 수 있다.
집적회로 소자(600)는 복수의 제1 활성 영역(A1)과 복수의 제2 활성 영역(A2)과의 사이의 분리 영역(SA6)을 포함한다. 분리 영역(SA6)에는 제1 필드 컷 영역(FCA1)에 의해 분할된 제1 소자분리부(112A) 및 제2 소자분리부(112B)가 배치될 수 있다. 분리 영역(SA6)에서 분리 영역(SA6)의 Y 방향 폭보다 작은 Y 방향 폭을 가지는 제1 소자분리부(112A) 및 제2 소자분리부(112B)가 배치됨으로써, PMOS 트랜지스터(MP) 및 NMOS 트랜지스터(MN) 각각의 채널의 수직 방향(Y 방향)으로 가해지는 인장 스트레스가 증가될 수 있으며, PMOS 트랜지스터(MP) 및 NMOS 트랜지스터(MN) 각각에서 캐리어의 이동도가 향상될 수 있다.
제1 필드 컷 영역(FCA1) 내에는 아이솔레이티드 웰(650)이 형성될 수 있다. 아이솔레이티드 웰(650)은 N+ 형 도핑 영역으로 이루어질 수 있으며, 도 3a 및 도 3b를 참조하여 설명한 바와 같이 제2 배선 구조(270)를 통해 바디 전원 전압(Vbb)을 인가 받을 수 있다. 아이솔레이티드 웰(650)은 복수의 제1 배선 구조(260)를 통해 복수의 제1 게이트(G1) 및 복수의 제2 게이트(G2) 중 적어도 하나에 연결될 수 있다. 따라서, 집적회로 소자(600)의 동작 중에 복수의 제1 게이트(G1) 및 복수의 제2 게이트(G2)에 전원 전압(Vdd)이 인가될 때 아이솔레이티드 웰(650)에도 바디 전원 전압(Vbb)이 인가될 수 있으며, 복수의 제1 게이트(G1) 및 복수의 제2 게이트(G2)에 원하지 않게 누적된 플라즈마 이온들이 아이솔레이티드 웰(650)을 통해 기판(102)으로 배출될 수 있다. 따라서, 집적회로 소자(600)에서 원하지 않게 누적된 플라즈마 이온들로 인한 트랜지스터의 오동작을 방지할 수 있다.
집적회로 소자(600)는 제2 필드 컷 영역(FCA2) 및 제3 필드 컷 영역(FCA3)을 더 포함할 수 있다. 복수의 제1 활성 영역(A1)은 각각 제3 소자분리부(412C)를 사이에 두고 제2 필드 컷 영역(FCA2)과 이격될 수 있다. 복수의 제2 활성 영역(A2)은 각각 제4 소자분리부(412D)를 사이에 두고 제3 필드 컷 영역(FCA3)과 이격될 수 있다. 제3 소자분리부(412C)의 Y 방향 폭(W63)은 제1 소자분리부(112A)의 Y 방향 폭(W61)과 실질적으로 동일하거나 다를 수 있다. 예를 들면, 제3 소자분리부(412C)의 폭(W63)은 제1 소자분리부(112A)의 폭(W61)보다 작거나 클 수 있다. 제1 소자분리부(112A)의 Y 방향 폭(W61)보다 더 클 수 있다. 제4 소자분리부(412D)의 Y 방향 폭(W64)은 제2 소자분리부(112B)의 Y 방향 폭(W62)과 실질적으로 동일하거나 다를 수 있다. 예를 들면, 제4 소자분리부(412D) 폭(W64)은 제2 소자분리부(112B)의 폭(W62)보다 작거나 클 수 있다. 복수의 제1 활성 영역(A1) 및 복수의 제2 활성 영역(A2) 각각에 인가되는 스트레스의 종류 및 크기, 복수의 제1 활성 영역(A1) 및 복수의 제2 활성 영역(A2)을 구성하는 반도체층에서 뒤틀림, 격자 미스매치 등과 같은 결함 발생 여부 등을 종합적으로 고려하여 제3 소자분리부(412C) 및 제4 소자분리부(412D) 각각의 폭(W63, W64)을 적절히 결정함으로써, 인버터 체인(610)을 구성하는 트랜지스터들의 오동작 및 특성 열화를 방지하고 퍼포먼스를 향상시킬 수 있다. 집적회로 소자(600)에서 제2 필드 컷 영역(FCA2) 및 제3 필드 컷 영역(FCA3) 중 적어도 하나는 생략 가능하다.
집적회로 소자(600)는 인버터 체인(610)의 외측에서 인버터 체인(610)의 일부를 포위하는 제1 가드링(GR61) 및 제2 가드링(GR62)을 더 포함할 수 있다. 제1 가드링(GR61)은 N 형 웰(106) 내에서 인버터 체인(610)을 구성하는 복수의 PMOS 트랜지스터(MP)의 일부를 포위하고, 제2 가드링(GR2)은 기판(102) 중 N 형 웰(106) 외부의 P 형 기판(102)에서 인버터 체인(610)을 구성하는 복수의 NMOS 트랜지스터(MN)의 일부를 포위할 수 있다. 제1 가드링(GR61) 및 제2 가드링(GR62)에는 각각 복수의 콘택(C61, C62)을 통해 바이어스 전압이 인가될 수 있다. 제1 가드링(GR61) 및 제2 가드링(GR62)을 통해 N 형 웰(106) 및 기판(102)에 각각 바이어스 전압이 인가됨으로써 인버터 체인(610)을 구성하는 복수의 PMOS 트랜지스터(MP) 및 복수의 NMOS 트랜지스터(MN) 각각에 벌크 전압이 제공될 수 있다. 제1 가드링(GR61), 제2 가드링(GR62), 및 복수의 콘택(C61, C62)에 대한 보다 상세한 구성은 도 7a 및 도 7b를 참조하여 제1 가드링(GR1), 제2 가드링(GR2), 및 복수의 콘택(C51, C52)에 대하여 설명한 바와 대체로 동일하다. 집적회로 소자(600)에서 제1 가드링(GR61) 및 제2 가드링(GR62) 중 적어도 하나는 생략 가능하다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 일부 구성들의 개략적인 평면 레이아웃이다. 도면의 간략화를 위하여, 도 9에는 일부 구성 요소들의 도시를 생략하였다. 도 9에 있어서 도 1a 내지 도 8에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 9를 참조하면, 집적회로 소자(700)는 도 3a 및 도 3b를 참조하여 설명한 집적회로 소자(200)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(700)는 멀티핑거(multi-finger) 구조의 게이트를 포함하는 복수의 트랜지스터로 이루어지는 인버터(70)를 포함한다.
집적회로 소자(700)의 기판(102)은 분리 영역(SA7)을 사이에 두고 서로 이격된 제1 활성 영역(A71) 및 제2 활성 영역(A72)을 포함한다. 인버터(70)는 제1 활성 영역(A71) 상에 형성된 PMOS 트랜지스터(MP7)과, 제2 활성 영역(A72) 상에 형성된 NMOS 트랜지스터(MN7)를 포함한다. 제1 활성 영역(A71)은 기판(102) 내에 형성된 N 형 웰(106)의 일부이고, 제2 활성 영역(A72)은 P 형 기판(102)의 일부일 수 있다.
제1 활성 영역(A71)은 멀티핑거 구조의 제1 게이트(G71)와 오버랩되는 제1 채널 영역과, 제1 게이트(G71)에 포함된 핑거부들 각각의 양 측에 배치되는 복수의 제1 소스(S71) 및 복수의 제1 드레인(D71)을 포함할 수 있다. 제2 활성 영역(A72)은 멀티핑거 구조의 제2 게이트(G72)와 오버랩되는 제2 채널 영역과, 제2 게이트(G72)에 포함된 핑거부들 각각의 양 측에 배치되는 복수의 제2 소스(S72) 및 복수의 제2 드레인(D72)을 포함할 수 있다. 복수의 제1 소스(S71), 복수의 제1 드레인(D71), 복수의 제2 소스(S72), 및 복수의 제2 드레인(D72)은 이들에 각각 연결되는 콘택(도시 생략)을 통해 전원 전압을 인가 받거나, 다른 트랜지스터들과 전기적으로 연결될 수 있다. 제1 게이트(G71) 및 제2 게이트(G72)는 이들 각각의 상부에 형성된 콘택(도시 생략)을 통해 전압 또는 신호를 인가 받을 수 있다.
제1 활성 영역(A71)과 제2 활성 영역(A72)과의 사이의 분리 영역(SA7)에서 제1 필드 컷 영역(FCA1)이 PMOS 트랜지스터(MP7) 및 NMOS 트랜지스터(MN7) 각각의 채널 길이 방향에 평행인 방향(X 방향)을 따라 길게 연장될 수 있다. 제1 필드 컷 영역(FCA1)은 도 1a 내지 도 1c를 참조하여 필드 컷 영역(FCA)에 대하여 설명한 바와 동일한 구성을 가질 수 있다.
분리 영역(SA7)에서 제1 필드 컷 영역(FCA1)의 Y 방향 양측에 제1 및 제2 소자분리부(112A, 112B)가 배치될 수 있다. 제1 필드 컷 영역(FCA1)은 Y 방향 폭(W71)을 가지는 제1 소자분리부(112A)를 사이에 두고 제1 활성 영역(A71)으로부터 이격되어 있고, Y 방향 폭(W72)을 가지는 제2 소자분리부(112B)를 사이에 두고 제2 활성 영역(A72)으로부터 이격되어 있다. 제1 소자분리부(112A)의 폭(W71)과 제2 소자분리부(112B)의 폭(W72)은 제1 활성 영역(A71) 및 제2 활성 영역(A72) 각각에 인가되는 스트레스의 종류 및 크기를 고려하여 적절히 선택될 수 있다.
분리 영역(SA7)에 제1 필드 컷 영역(FCA1)이 형성됨으로써 PMOS 트랜지스터(MP7) 및 NMOS 트랜지스터(MN7) 각각의 채널의 수직 방향으로 가해지는 인장 스트레스가 증가될 수 있으며, 그 결과 PMOS 트랜지스터(MP7) 및 NMOS 트랜지스터(MN7) 각각에서 캐리어의 이동도가 향상될 수 있다.
제1 필드 컷 영역(FCA1) 내에는 아이솔레이티드 웰(750)이 형성될 수 있다. 아이솔레이티드 웰(750)에 대한 보다 상세한 구성은 도 3a 및 도 3b를 참조하여 아이솔레이티드 웰(250)에 대하여 설명한 바와 같다. 집적회로 소자(700)에서 아이솔레이티드 웰(750)은 생략 가능하다.
집적회로 소자(700)는 제1 게이트(G71) 및 제2 게이트(G72) 중 적어도 하나와 아이솔레이티드 웰(750)을 상호 전기적으로 연결시키기 위한 제1 배선 구조(260)와, 아이솔레이티드 웰(250)에 바디 전원 전압(Vbb)을 인가하기 위한 제2 배선 구조(270)를 포함할 수 있다. 제1 배선 구조(260) 및 제2 배선 구조(270)에 대한 상세한 구성은 도 3a를 참조하여 설명한 바와 같다. 집적회로 소자(700)의 동작 중에 제1 게이트(G71) 및 제2 게이트(G72)에 전원 전압(Vdd)이 인가될 때 아이솔레이티드 웰(750)에도 바디 전원 전압(Vbb)이 인가될 수 있으며, 이 때 제1 게이트(G71) 및 제2 게이트(G72)에 원하지 않게 누적된 플라즈마 이온들이 아이솔레이티드 웰(750)을 통해 기판(102)으로 배출될 수 있다.
도 10은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃이다. 도면의 간략화를 위하여, 도 10에는 일부 구성 요소들의 도시를 생략하였다. 도 10에 있어서, 도 1a 내지 도 9에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 10을 참조하면, 집적회로 소자(800)는 도 9를 참조하여 설명한 집적회로 소자(700)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(800)는 제1 활성 영역(A71)을 사이에 두고 제1 필드 컷 영역(FCA1)으로부터 이격된 제2 필드 컷 영역(FCA2)과, 제2 활성 영역(A2)을 사이에 두고 제1 필드 컷 영역(FCA1)으로부터 이격된 제3 필드 컷 영역(FCA3)을 더 포함한다. 제2 필드 컷 영역(FCA2)은 N 형 웰(106)의 일부로 이루어지고, 제3 필드 컷 영역(FCA3)은 P 형 기판(102)의 일부로 이루어질 수 있다. 제1 활성 영역(A71)은 각각 Y 방향 폭(W83)을 가지는 제3 소자분리부(412C)를 사이에 두고 제2 필드 컷 영역(FCA2)과 이격될 수 있다. 제2 활성 영역(A72)은 각각 Y 방향 폭(W84)을 가지는 제4 소자분리부(412D)를 사이에 두고 제3 필드 컷 영역(FCA3)과 이격될 수 있다. 제3 소자분리부(412C)의 Y 방향 폭(W83)은 제1 소자분리부(112A)의 Y 방향 폭(W71)과 실질적으로 동일하거나 다를 수 있다. 예를 들면, 제3 소자분리부(412C)의 폭(W83)은 제1 소자분리부(112A)의 Y 방향 폭(W71)보다 작거나 클 수 있다. 제4 소자분리부(412D)의 Y 방향 폭(W84)은 제2 소자분리부(112B)의 Y 방향 폭(W72)과 실질적으로 동일하거나 다를 수 있다. 예를 들면, 제4 소자분리부(412D)의 폭(W84)은 제2 소자분리부(112B)의 폭(W72)보다 작거나 클 수 있다. 제3 소자분리부(412C) 및 제4 소자분리부(412D) 각각의 폭(W83, W84)은 제1 활성 영역(A71) 및 제2 활성 영역(A72) 각각에 인가되는 스트레스의 종류 및 크기, 제1 활성 영역(A71) 및 제2 활성 영역(A72)을 구성하는 반도체층에서 뒤틀림, 격자 미스매치 등과 같은 결함 발생 여부 등을 종합적으로 고려하여 적절히 결정될 수 있다. 집적회로 소자(800)에서 제1 필드 컷 영역(FCA1), 제2 필드 컷 영역(FCA2), 및 제3 필드 컷 영역(FCA3)을 포함함으로써, 인버터(710)을 구성하는 트랜지스터들의 오동작 및 특성 열화를 방지하고 퍼포먼스를 향상시킬 수 있다. 일부 실시예들에서, 집적회로 소자(800)에서 제2 필드 컷 영역(FCA2) 및 제3 필드 컷 영역(FCA3) 중 적어도 하나는 생략 가능하다.
집적회로 소자(800)는 인버터(70)를 포위하는 제1 가드링(GR81) 및 제2 가드링(GR82)을 더 포함할 수 있다. 제1 가드링(GR81)은 N 형 웰(106) 내에서 PMOS 트랜지스터(MP7)의 일부를 포위하도록 배치되고, 제2 가드링(GR82)은 P 형 기판(102) 중 N 형 웰(106)의 외부에서 NMOS 트랜지스터(MN7)의 일부를 포위하도록 배치될 수 있다. 제1 가드링(GR81) 및 제2 가드링(GR82)은 분리 영역(SA7)의 외측에 배치될 수 있다. 제1 가드링(GR81) 및 제2 가드링(GR82)에는 각각 바이어스 전압이 인가될 수 있으며, 제1 가드링(GR81) 및 제2 가드링(GR82)을 통해 PMOS 트랜지스터(MP7) 및 NMOS 트랜지스터(MN7) 각각에 벌크 전압이 제공될 수 있다. 제1 가드링(GR81) 및 제2 가드링(GR82)에 대한 보다 상세한 구성은 도 7a 및 도 7b를 참조하여 제1 가드링(GR1) 및 제2 가드링(GR2)에 대하여 설명한 바와 대체로 동일하다. 일부 실시예들에서, 집적회로 소자(800)에서 제1 가드링(GR81) 및 제2 가드링(GR82) 중 적어도 하나는 생략 가능하다.
도 11은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃이다. 도 11에 있어서, 도 1a 내지 도 10에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 11을 참조하면, 집적회로 소자(900)는 기판(102) 상에서 다양한 로직 회로들을 구성하는 복수의 PMOS 트랜지스터(MP9) 및 복수의 NMOS 트랜지스터(MN9)를 포함한다. 복수의 PMOS 트랜지스터(MP9)는 N 형 웰(106)에 정의된 복수의 제1 활성 영역(A91) 상에 형성될 수 있다. 복수의 NMOS 트랜지스터(MN9)는 P 형 기판(102)에 정의된 복수의 제2 활성 영역(A92) 상에 형성될 수 있다. 복수의 PMOS 트랜지스터(MP9)는 복수의 제1 게이트(G91)를 포함하고, 복수의 NMOS 트랜지스터(MN9)는 복수의 제2 게이트(G92)를 포함할 수 있다. 복수의 제1 및 제2 게이트(G91, G92)는 다양한 평면 형상을 가질 수 있다.
집적회로 소자(900)에서, 복수의 제1 활성 영역(A91)과 복수의 제2 활성 영역(A92)과의 사이의 분리 영역(SA9)에는 제1 필드 컷 영역(FCA1)이 형성될 수 있다. 제1 필드 컷 영역(FCA1)은 N 형 웰(106) 내에 형성될 수 있다.
제1 필드 컷 영역(FCA1)은 Y 방향 폭(W91)을 가지는 제1 소자분리부(112A)를 사이에 두고 복수의 제1 활성 영역(A91)으로부터 이격되어 있고, Y 방향 폭(W92)을 가지는 제2 소자분리부(112B)를 사이에 두고 복수의 제2 활성 영역(A92)으로부터 이격되어 있다. 제1 소자분리부(112A)의 폭(W91)과 제2 소자분리부(112B)의 폭(W92)은 실질적으로 동일할 수도 있고, 서로 다를 수도 있다.
분리 영역(SA9)에 제1 필드 컷 영역(FCA1)과, 제1 필드 컷 영역(FCA1)에 의해 분리된 제1 및 제2 소자분리부(112A, 112B)이 배치됨으로써, 복수의 PMOS 트랜지스터(MP9) 및 복수의 NMOS 트랜지스터(MN9) 각각에서 채널의 수직 방향(Y 방향)으로 가해지는 인장 스트레스가 증가되어 캐리어의 이동도가 향상될 수 있다.
제1 필드 컷 영역(FCA1) 내에는 아이솔레이티드 웰(950)이 형성될 수 있다. 아이솔레이티드 웰(950)은 N+ 형 도핑 영역으로 이루어질 수 있다. 아이솔레이티드 웰(950)은 제2 배선 구조(270)(도 10 참조)를 통해 바디 전원 전압(Vbb)을 인가 받을 수 있다. 아이솔레이티드 웰(950)은 복수의 제1 게이트(G91) 및 복수의 제2 게이트(G92) 중 적어도 하나에 전기적으로 연결될 수 있다. 집적회로 소자(900)의 동작 중에 복수의 제1 게이트(G91) 및 복수의 제2 게이트(G92)에 전원 전압(Vdd)이 인가될 때 아이솔레이티드 웰(950)에도 바디 전원 전압(Vbb)이 인가될 수 있으며, 복수의 제1 게이트(G91) 및 복수의 제2 게이트(G92)에 원하지 않게 누적된 플라즈마 이온들이 아이솔레이티드 웰(950)을 통해 기판(102)으로 배출될 수 있다.
Y 방향에서, 복수의 제1 활성 영역(A91) 및 복수의 제2 활성 영역(A92)은 다양한 폭을 가질 수 있다. 복수의 제1 활성 영역(A91) 및 복수의 제2 활성 영역(A92)에 의해 구현되는 논리 회로들의 크기는 Y 방향 폭이 가장 큰 활성 영역을 포함하는 회로를 기준으로 결정될 수 있다. 따라서, 비교적 작은 Y 방향 폭을 가지는 제1 활성 영역(A91) 상에 구현된 PMOS 트랜지스터(MP9)의 상부 영역(HA), 또는 비교적 작은 Y 방향 폭을 가지는 제2 활성 영역(A92) 상에 구현된 NMOS 트랜지스터(MN9)의 하부 영역(LA)은 실질적으로 사실상 어떠한 회로도 배치되지 않는 영역일 수 있다. 상부 영역(HA) 및 하부 영역(LA)과 같이 회로가 배치되지 않는 영역들이 소자분리막으로 채워지는 경우, 상부 영역(HA) 및 하부 영역(LA)이 차지하는 면적이 커질수록 복수의 제1 활성 영역(A91) 및 복수의 제2 활성 영역(A92) 각각에서 채널에 가해지는 스트레스의 불균형 현상이 심화될 수 있으며, 특히 PMOS 트랜지스터(MP9) 및 NMOS 트랜지스터(MN9) 각각의 채널의 수직 방향으로 가해지는 인장 스트레스가 일정하지 않게 될 수 있다.
본 발명의 기술적 사상에 의한 실시예들에서는 상부 영역(HA) 및 하부 영역(LA)으로 인해 PMOS 트랜지스터(MP9) 및 NMOS 트랜지스터(MN9) 각각의 채널 영역에 발생될 수 있는 스트레스 불균형 현상을 해결하고 복수의 제1 활성 영역(A91) 및 복수의 제2 활성 영역(A92)을 구성하는 반도체층에서 뒤틀림, 격자 미스매치 등과 같은 결함이 발생되는 등의 문제를 방지하기 위하여 제2 필드 컷 영역(FCA92) 및 제3 필드 컷 영역(FCA93)을 이용할 수 있다.
제2 필드 컷 영역(FCA92)은 복수의 제1 활성 영역(A91)을 사이에 두고 제1 필드 컷 영역(FCA1)으로부터 이격되고, 제3 필드 컷 영역(FCA93)은 복수의 제2 활성 영역(A92)을 사이에 두고 제1 필드 컷 영역(FCA1)으로부터 이격될 수 있다. 제2 필드 컷 영역(FCA92) 및 제3 필드 컷 영역(FCA93)은 제1 필드 컷 영역(FCA1)과 나란히 연장될 수 있다. 제2 필드 컷 영역(FCA92)은 회로가 배치되지 않는 상부 영역(HA)에 배치되고 제1 필드 컷 영역(FCA1)을 향해 돌출된 제1 돌출부(P1)를 포함할 수 있다. 제3 필드 컷 영역(FCA93)은 회로가 배치되지 않는 하부 영역(LA)에 배치되고 제1 필드 컷 영역(FCA1)을 향해 돌출된 제2 돌출부(P2)를 포함할 수 있다.
복수의 제1 활성 영역(A91)은 각각 Y 방향 폭(W93)을 가지는 제3 소자분리부(412C)를 사이에 두고 제2 필드 컷 영역(FCA92)과 이격될 수 있다. 복수의 제2 활성 영역(A92)은 각각 Y 방향 폭(W94)을 가지는 제4 소자분리부(412D)를 사이에 두고 제3 필드 컷 영역(FCA93)과 이격될 수 있다. 제3 소자분리부(412C)의 Y 방향 폭(W93)은 제1 소자분리부(112A)의 Y 방향 폭(W91)과 실질적으로 동일하거나 다를 수 있다. 예를 들면, 제3 소자분리부(412C)의 폭(W93)은 제1 소자분리부(112A)의 폭(W91)보다 작거나 클 수 있다. 제4 소자분리부(412D)의 Y 방향 폭(W94)은 제2 소자분리부(112B)의 Y 방향 폭(W92)과 실질적으로 동일하거나 다를 수 있다. 예를 들면, 제4 소자분리부(412D)의 Y 방향 폭(W94)은 제2 소자분리부(112B)의 Y 방향 폭(W92)보다 작거나 클 수 있다. 제3 소자분리부(412C) 및 제4 소자분리부(412D) 각각의 폭(W93, W94)은 복수의 제1 활성 영역(A91) 및 복수의 제2 활성 영역(A92) 각각에 인가되는 스트레스의 종류 및 크기, 복수의 제1 활성 영역(A91) 및 복수의 제2 활성 영역(A92)을 구성하는 반도체층에서 뒤틀림, 격자 미스매치 등과 같은 결함 발생 여부 등을 종합적으로 고려하여 적절히 결정할 수 있다. 집적회로 소자(900)에서 제1 필드 컷 영역(FCA1), 제2 필드 컷 영역(FCA92), 및 제3 필드 컷 영역(FCA93)을 포함함으로써, 집적회로 소자(900)를 구성하는 트랜지스터들의 오동작 및 특성 열화를 방지하고 퍼포먼스를 향상시킬 수 있다. 일부 실시예들에서, 집적회로 소자(900)에서 제2 필드 컷 영역(FCA92) 및 제3 필드 컷 영역(FCA93) 중 적어도 하나는 생략 가능하다.
집적회로 소자(900)는 복수의 제1 더미 활성 영역(DA91) 및 복수의 제2 더미 활성 영역(DA92)을 더 포함할 수 있다. 복수의 제1 더미 활성 영역(DA91)은 제1 필드 컷 영역(FCA1)과 제2 필드 컷 영역(FCA92)과의 사이에서 트랜지스터가 형성되지 않는 영역에 배치될 수 있다. 복수의 제2 더미 활성 영역(DA92)은 제1 필드 컷 영역(FCA1)과 제3 필드 컷 영역(FCA93)과의 사이에서 트랜지스터가 형성되지 않는 영역에 배치될 수 있다. 복수의 제1 더미 활성 영역(DA91)은 제1 소자분리부(112A) 및 제3 소자분리부(412C)에 의해 N 형 웰(106)에 정의되고, 복수의 제2 더미 활성 영역(DA92)은 제2 소자분리부(112B) 및 제4 소자분리부(412D)에 의해 P 형 기판(102)에 정의될 수 있다. 복수의 제1 더미 활성 영역(DA91) 및 복수의 제2 더미 활성 영역(DA92) 상에는 제1 게이트(G91) 및 제2 게이트(G92)가 배치되지 않을 수 있다. 복수의 제1 더미 활성 영역(DA91) 및 복수의 제2 더미 활성 영역(DA92)은 복수의 제1 활성 영역(A91) 및 복수의 제2 활성 영역(A92)과 동시에 형성될 수 있다.
예를 들면, 기판(102)에 복수의 제1 활성 영역(A91) 및 복수의 제2 활성 영역(A92)을 정의하기 위하여 트렌치(예를 들면, 도 6b에 예시한 트렌치(TCH))를 형성하기 위한 식각 공정을 수행할 때, 활성 영역들이 비교적 고밀도로 배치되는 영역과 비교적 저밀도로 배치되는 영역과의 사이의 식각량 차이가 발생하는 로딩 효과(loading effect)가 있을 수 있다. 상기 로딩 효과의 결과로서 기판(102) 상의 위치에 따라 소자분리 트렌치들의 깊이 차이가 발생되어 상기 소자분리 트렌치들에 의해 정의되는 활성 영역들에서 스트레스 레벨이 서로 다르게 되거나 상기 활성 영역들에서 액티브 슬립(active slip), 크랙, 디스로케이션 등과 같은 현상이 발생되어 집적회로 소자의 오작동을 야기할 수 있다.
집적회로 소자(900)는 회로가 배치되지 않는 상부 영역(HA) 및 하부 영역(LA)까지 연장되는 돌출부(P1, P2)를 포함하는 제2 필드 컷 영역(FCA92) 및 제3 필드 컷 영역(FCA93)을 포함하고, 제1 필드 컷 영역(FCA1)과 제2 필드 컷 영역(FCA92)과의 사이에서 트랜지스터가 형성되지 않는 영역에 배치되는 복수의 제1 더미 활성 영역(DA91)과, 제1 필드 컷 영역(FCA1)과 제3 필드 컷 영역(FCA93)과의 사이에서 트랜지스터가 형성되지 않는 영역에 배치되는 복수의 제2 더미 활성 영역(DA92)을 포함한다. 따라서, 기판(102) 상에 정의되는 활성 영역들의 밀도 편차를 줄일 수 있으며, 상술한 바와 같은 로딩 효과에 따른 문제들을 억제할 수 있다.
집적회로 소자(900)는 제1 가드링(GR91) 및 제2 가드링(GR92)을 더 포함할 수 있다. 제1 가드링(GR91)은 N 형 웰(106) 내에서 복수의 PMOS 트랜지스터(MP9) 각각의 일부를 포위하도록 배치되고, 제2 가드링(GR92)은 P 형 기판(102) 내에서 복수의 NMOS 트랜지스터(MN9) 각각의 일부를 포위하도록 배치될 수 있다. 제1 가드링(GR91) 및 제2 가드링(GR92)에는 각각 바이어스 전압이 인가될 수 있으며, 제1 가드링(GR91) 및 제2 가드링(GR92)을 통해 복수의 PMOS 트랜지스터(MP9) 및 복수의 NMOS 트랜지스터(MN9) 각각에 벌크 전압이 제공될 수 있다. 제1 가드링(GR91) 및 제2 가드링(GR92)에 대한 보다 상세한 구성은 도 7a 및 도 7b를 참조하여 제1 가드링(GR1) 및 제2 가드링(GR2)에 대하여 설명한 바와 대체로 동일하다. 일부 실시예들에서, 집적회로 소자(900)에서 제1 가드링(GR91) 및 제2 가드링(GR92) 중 적어도 하나는 생략 가능하다.
도 12는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템의 블록도이다.
도 12를 참조하면, 전자 시스템(1000)은 메모리 셀 어레이(1100)와, 메모리 셀 어레이(1100)를 구동하기 위한 주변 회로들을 포함할 수 있다. 상기 주변 회로들은 로우 디코더(1200), 칼럼 디코더(1300), 및 센스 앰프부(1400)를 포함할 수 있다. 또한, 상기 주변 회로들은 메모리 셀 어레이(1100)를 구동하기 위한 타이밍 레지스터(1500), 어드레스 레지스터(1600), 로우 어드레스 버퍼(1700), 프로그래밍 레지스터(1800), 및 칼럼 어드레스 버퍼(1900) 등과 같은 다양한 회로 블록들을 구비할 수 있다.
메모리 셀 어레이(1100)는 DRAM(Dynamic RAM), SRAM(Static RAM)과 같은 휘발성 메모리 셀, 또는 MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), PRAM(Phase Change RAM), Flash, RRAM(Resistive Random Access Memory)과 같은 불휘발성 메모리 셀을 포함할 수 있다.
타이밍 레지스터(1500)는 외부로부터 클럭 신호(CLK), 클럭 인에이블 신호(CKE), 칩 선택신호(CS), 로우(Row) 어드레스 스트로브 신호(RAS), 칼럼(Column) 어드레스 스트로브 신호(CAS), 기입 인에이블 신호(WE), 및 데이터 입력/출력 마스크 신호(DQM) 등의 커맨드(command) 신호를 수신하고, 수신된 커맨드 신호를 처리하여 회로 블록들을 제어하기 위한 내부 커맨드 신호들(LRAS, LCBR, LWE, LCAS, LWCBR, LDQM)을 생성할 수 있다. 타이밍 레지스터(1500)로부터 생성된 일부 커맨드 신호들은 프로그래밍 레지스터(1800)에 저장될 수 있다. 프로그래밍 레지스터(1800)에 저장된 커맨드 신호들은 레이턴시/버스트 길이 제어부(1810)로 제공되고, 레이턴시/버스트 길이 제어부(1810)는 데이터 출력의 레이턴시나 버스트 길이를 제어하기 위한 제어 신호를 칼럼 어드레스 버퍼(1900)를 통해 칼럼 디코더(1300) 또는 출력 버퍼(1820)로 제공할 수 있다.
어드레스 레지스터(1600)는 외부로부터 어드레스 신호(ADD)를 수신할 수 있다. 어드레스 신호(ADD) 중 로우 어드레스 신호는 로우 어드레스 버퍼(1700)를 통해 로우 디코더(1200)로 제공되고, 칼럼 어드레스 신호는 칼럼 어드레스 버퍼(1900)를 통해 칼럼 디코더(1300)로 제공될 수 있다. 로우 어드레스 버퍼(1700)는 리프레쉬 명령(LRAS, LCBR)에 응답하여 리프레쉬 카운터에서 발생하는 리프레쉬 어드레스 신호를 더 수신하고, 로우 어드레스 신호 또는 리프레쉬 어드레스 신호를 로우 디코더(1200)로 제공할 수 있다. 어드레스 레지스터(1600)는 뱅크를 선택하기 위한 뱅크 신호를 뱅크 선택부(1610)로 제공할 수 있다.
로우 디코더(1200)는 로우 어드레스 버퍼(1700)로부터 입력되는 로우 어드레스 신호 또는 리프레쉬 어드레스 신호를 디코딩하고, 메모리 셀 어레이(1100)의 워드 라인을 활성화시킬 수 있다. 칼럼 디코더(1300)는 칼럼 어드레스 신호를 디코딩하고, 메모리 셀 어레이(1100)의 비트 라인에 대한 선택 동작을 수행할 수 있다.
센스 앰프부(1400)는 로우 디코더(1200)와 칼럼 디코더(1300)에 의해 선택된 메모리 셀의 데이터를 증폭하고, 증폭된 데이터를 출력 버퍼(1820)로 제공할 수 있다. 데이터 셀의 기록을 위한 데이터는 데이터 입력 레지스터(1840)를 통해 메모리 셀 어레이(1100)로 제공되며, 입출력 컨트롤러(1850)는 데이터 입력 레지스터(1840)를 통한 데이터 전달 동작을 제어할 수 있다.
도 1a 내지 도 11을 참조하여 설명한 본 발명의 실시예들에 따른 집적회로 소자(100, 200, 300, 400, 500, 600, 700, 800, 900)는 각각 도 12에 예시한 다양한 주변 회로들 중 적어도 하나를 구성할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
250, 650, 750, 950: 아이솔레이티드 웰, FCA: 필드 컷 영역, FCA1: 제1 필드 컷 영역, FCA2, FCA92: 제2 필드 컷 영역, FCA3, FCA93: 제3 필드 컷 영역.

Claims (20)

  1. 제1 도전형 영역 및 제2 도전형 영역을 포함하는 기판과,
    상기 제2 도전형 영역에 배치된 적어도 하나의 제1 활성 영역과,
    분리 영역을 사이에 두고 상기 적어도 하나의 제1 활성 영역으로부터 이격되고 상기 제1 도전형 영역에 배치된 적어도 하나의 제2 활성 영역과,
    상기 분리 영역에 형성된 소자분리막과,
    상기 적어도 하나의 제1 활성 영역 상에 형성된 적어도 하나의 제1 도전형 트랜지스터와,
    상기 적어도 하나의 제2 활성 영역 상에 형성된 적어도 하나의 제2 도전형 트랜지스터와,
    상기 분리 영역에서 상기 적어도 하나의 제1 도전형 트랜지스터 및 상기 적어도 하나의 제2 도전형 트랜지스터 각각의 채널 길이 방향에 평행인 제1 방향을 따라 길게 연장되는 제1 필드 컷 영역을 포함하고,
    상기 소자분리막은
    상기 적어도 하나의 제1 활성 영역과 상기 제1 필드 컷 영역과의 사이에 배치되고, 상기 적어도 하나의 제1 활성 영역 및 상기 제1 필드 컷 영역 각각에 접하는 제1 소자분리부와,
    상기 적어도 하나의 제2 활성 영역과 상기 제1 필드 컷 영역과의 사이에 배치되고, 상기 적어도 하나의 제2 활성 영역 및 상기 제1 필드 컷 영역 각각에 접하는 제2 소자분리부를 포함하는 집적회로 소자.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 필드 컷 영역은 상기 기판의 일부로 이루어지고 상기 제2 도전형 영역 내에 배치된 집적회로 소자.
  4. 제1항에 있어서,
    상기 제1 필드 컷 영역 내에 형성되고, 상기 제2 도전형 영역보다 더 높은 도핑 농도를 가지는 제2 도전형 도핑 영역으로 이루어지는 아이솔레이티드 웰(isolated well)을 더 포함하는 집적회로 소자.
  5. 제1항에 있어서,
    상기 적어도 하나의 제1 도전형 트랜지스터에 포함된 제1 게이트와,
    상기 적어도 하나의 제2 도전형 트랜지스터에 포함된 제2 게이트와,
    상기 제1 필드 컷 영역 내에 형성되고 상기 제1 게이트 및 상기 제2 게이트 중 적어도 하나에 전기적으로 연결되도록 구성된 아이솔레이티드 웰을 더 포함하는 집적회로 소자.
  6. 제1항에 있어서,
    상기 기판에서 상기 적어도 하나의 제1 활성 영역을 사이에 두고 상기 제1 필드 컷 영역으로부터 이격된 위치에 있는 제2 필드 컷 영역과, 상기 기판에서 상기 적어도 하나의 제2 활성 영역을 사이에 두고 상기 제1 필드 컷 영역으로부터 이격된 위치에 있는 제3 필드 컷 영역을 더 포함하는 집적회로 소자.
  7. 제6항에 있어서,
    상기 제2 필드 컷 영역은 상기 제2 도전형 영역 내에 배치되고,
    상기 제3 필드 컷 영역은 상기 제1 도전형 영역 내에 배치된 집적회로 소자.
  8. 제6항에 있어서,
    상기 제2 필드 컷 영역은 상기 제1 필드 컷 영역을 향해 돌출된 제1 돌출부를 포함하고, 상기 제3 필드 컷 영역은 상기 제1 필드 컷 영역을 향해 돌출된 제2 돌출부를 포함하는 집적회로 소자.
  9. 제6항에 있어서,
    상기 제1 필드 컷 영역과 상기 제2 필드 컷 영역과의 사이에서 트랜지스터가 형성되지 않는 영역에 배치된 제1 더미 활성 영역과,
    상기 제1 필드 컷 영역과 상기 제3 필드 컷 영역과의 사이에서 트랜지스터가 형성되지 않는 영역에 배치된 제2 더미 활성 영역을 더 포함하는 집적회로 소자.
  10. 제1항에 있어서,
    상기 적어도 하나의 제1 도전형 트랜지스터를 포위하고 상기 제1 필드 컷 영역으로부터 이격된 위치에 배치된 제1 가드링과,
    상기 적어도 하나의 제2 도전형 트랜지스터를 포위하고 상기 제1 필드 컷 영역으로부터 이격된 위치에 배치된 제2 가드링을 더 포함하고,
    상기 제1 가드링 및 상기 제2 가드링은 상기 분리 영역의 외측에 배치된 집적회로 소자.
  11. 제10항에 있어서,
    상기 제1 가드링은 상기 제2 도전형 영역 내에 배치된 제2 도전형 도핑 영역으로 이루어지고, 상기 제2 가드링은 상기 제1 도전형 영역 내에 배치된 제1 도전형 도핑 영역으로 이루어지는 집적회로 소자.
  12. N 형 영역 및 P 형 영역을 포함하는 기판과,
    상기 N 형 영역에 배치된 제1 활성 영역과,
    분리 영역을 사이에 두고 상기 제1 활성 영역으로부터 제1 방향으로 이격되고 상기 P 형 영역에 배치된 제2 활성 영역과,
    상기 분리 영역에 형성된 소자분리막과,
    상기 분리 영역에서 상기 N 형 영역 내에 배치되고 상기 제1 방향에 수직인 제2 방향을 따라 길게 연장되는 필드 컷 영역을 포함하고,
    상기 소자분리막은 상기 제1 활성 영역과 상기 필드 컷 영역과의 사이에 배치된 제1 소자분리부와, 상기 제2 활성 영역과 상기 필드 컷 영역과의 사이에 배치된 제2 소자분리부를 포함하는 집적회로 소자.
  13. 삭제
  14. 제12항에 있어서,
    상기 제1 활성 영역 상에 배치된 제1 게이트와,
    상기 제2 활성 영역 상에 배치된 제2 게이트와,
    상기 필드 컷 영역 내에 형성된 아이솔레이티드 웰과,
    상기 제1 게이트 및 상기 제2 게이트 중 적어도 하나와 상기 아이솔레이티드 웰에 전압을 인가하도록 구성된 배선 구조를 더 포함하는 집적회로 소자.
  15. 제14항에 있어서,
    상기 아이솔레이티드 웰은 상기 제1 게이트 및 상기 제2 게이트 중 적어도 하나에 전기적으로 연결되도록 구성된 집적회로 소자.
  16. 제12항에 있어서,
    상기 제1 활성 영역을 사이에 두고 상기 필드 컷 영역으로부터 이격된 제1 가드링과, 상기 제2 활성 영역을 사이에 두고 상기 필드 컷 영역으로부터 이격된 제2 가드링을 더 포함하고, 상기 제1 가드링 및 상기 제2 가드링은 상기 분리 영역의 외측에 배치된 집적회로 소자.
  17. 제16항에 있어서,
    상기 제1 가드링은 상기 N 형 영역 내에 배치되고, 상기 제2 가드링은 상기 P형 영역 내에 배치된 집적회로 소자.
  18. N 형 영역과 P 형 영역을 포함하는 기판과,
    상기 N 형 영역에 배치된 복수의 제1 활성 영역과,
    분리 영역을 사이에 두고 상기 복수의 제1 활성 영역으로부터 제1 방향으로 이격되고 상기 P 형 영역에 배치된 복수의 제2 활성 영역과,
    상기 분리 영역에 형성된 소자분리막과,
    상기 기판의 일부로 이루어지고, 상기 분리 영역에서 상기 소자분리막을 가로질러 상기 제1 방향에 수직인 제2 방향을 따라 길게 연장되는 필드 컷 영역을 포함하고,
    상기 소자분리막은 상기 복수의 제1 활성 영역과 상기 필드 컷 영역과의 사이에 배치되는 제1 소자분리부와, 상기 복수의 제2 활성 영역과 상기 필드 컷 영역과의 사이에 배치되는 제2 소자분리부를 포함하고, 상기 제1 소자분리부 및 상기 제2 소자분리부는 상기 제1 방향에서 서로 다른 폭을 가지는 집적회로 소자.
  19. 삭제
  20. 제18항에 있어서,
    상기 복수의 제1 활성 영역을 사이에 두고 상기 필드 컷 영역으로부터 이격된 제1 가드링과,
    상기 복수의 제2 활성 영역을 사이에 두고 상기 필드 컷 영역으로부터 이격된 제2 가드링을 더 포함하고,
    상기 제1 가드링 및 상기 제2 가드링은 상기 분리 영역의 외측에 배치된 집적회로 소자.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11943939B2 (en) * 2021-01-04 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device and method
CN116936568A (zh) * 2022-04-12 2023-10-24 长鑫存储技术有限公司 半导体版图结构及半导体测试结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040004298A1 (en) * 2002-07-08 2004-01-08 Madurawe Raminda U. Semiconductor latches and SRAM devices
US20040023474A1 (en) * 2002-08-05 2004-02-05 Tang Sanh Dang Silicon rich barrier layers for integrated circuit devices
US20170092641A1 (en) * 2015-09-25 2017-03-30 SK Hynix Inc. Semiconductor device and system including the same

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4823098B1 (ko) 1970-04-15 1973-07-11
US5677867A (en) * 1991-06-12 1997-10-14 Hazani; Emanuel Memory with isolatable expandable bit lines
US5608253A (en) * 1995-03-22 1997-03-04 Advanced Micro Devices Inc. Advanced transistor structures with optimum short channel controls for high density/high performance integrated circuits
TWI259573B (en) 2002-04-22 2006-08-01 Ind Tech Res Inst High efficiency substrate-triggered ESD protection component
US7098520B2 (en) 2003-06-24 2006-08-29 Hynix Semiconductor, Inc. Semiconductor memory device having pick-up structure
KR20070022522A (ko) 2005-08-22 2007-02-27 삼성전자주식회사 반도체 메모리 장치
JP4823098B2 (ja) 2007-02-20 2011-11-24 富士通セミコンダクター株式会社 Ｉ／ｏ回路
US20090207539A1 (en) 2008-02-20 2009-08-20 Fujitsu Limited I/o circuit
JP2011029430A (ja) 2009-07-27 2011-02-10 Elpida Memory Inc 半導体装置およびその製造方法
US8217469B2 (en) * 2009-12-11 2012-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Contact implement structure for high density design
KR101090408B1 (ko) 2009-12-24 2011-12-06 주식회사 하이닉스반도체 플라즈마 데미지를 줄일 수 있는 반도체 장치
DE102011004757B4 (de) * 2011-02-25 2012-12-20 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Vertikale Speichertransistoren mit einem sich frei einstellenden Körperpotential, die in Vollsubstratbauelementen hergestellt sind und vergrabene Abfrage- und Wortleitungen aufweisen und Verfahren zur Herstellung der Speichertransistoren
JP5705053B2 (ja) * 2011-07-26 2015-04-22 ルネサスエレクトロニクス株式会社 半導体装置
US8471316B2 (en) * 2011-09-07 2013-06-25 Omnivision Technologies, Inc. Isolation area between semiconductor devices having additional active area
KR20130142420A (ko) 2012-06-19 2013-12-30 에스케이하이닉스 주식회사 반도체 장치
US10916542B2 (en) * 2015-12-30 2021-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Recessed STI as the gate dielectric of HV device
JP6673806B2 (ja) * 2016-11-15 2020-03-25 ルネサスエレクトロニクス株式会社 半導体装置
US10811493B2 (en) * 2018-08-22 2020-10-20 Xilinx, Inc. Single event latch-up (SEL) mitigation techniques

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040004298A1 (en) * 2002-07-08 2004-01-08 Madurawe Raminda U. Semiconductor latches and SRAM devices
US20040023474A1 (en) * 2002-08-05 2004-02-05 Tang Sanh Dang Silicon rich barrier layers for integrated circuit devices
US20170092641A1 (en) * 2015-09-25 2017-03-30 SK Hynix Inc. Semiconductor device and system including the same

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