JP4823098B2 - Ｉ／ｏ回路 - Google Patents

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Description

本発明は、ドライバ回路がＥＳＤ保護回路と分離されたＩ／Ｏ回路に関するものである。
非特許文献１に開示される技術によると、図５に示すようにアクティブエリアを分離した第１ＮＭＯＳドライバ１０及び第２ＮＭＯＳドライバ１１をカスケード接続すると、ＥＳＤ破壊する電圧が向上することが知られている。
さらに、図６に示すように、第１ＮＭＯＳドライバ１０及び第２ＮＭＯＳドライバ１１のゲートを共に接地電位ＶＳＳに接続したドライバ回路２０１と、第１ＮＭＯＳドライバ１０のゲートを接地電位ＶＳＳに接続し、第２ＮＭＯＳドライバ１１のゲートをＩ／Ｏパッドに接続したドライバ回路２０２と、第１ＮＭＯＳドライバ１０のゲートをＩ／Ｏパッドに接続し、第２ＮＭＯＳドライバ１１のゲートを接地電位ＶＳＳに接続したドライバ回路２０３と、第１ＮＭＯＳドライバ１０及び第２ＮＭＯＳドライバ１１のゲートをＩ／Ｏパッドに接続したドライバ回路２０４とについて、ＥＳＤ耐圧の調査を行なった。
図７にドライバ回路２０１〜２０４のＥＳＤ耐圧の調査結果を示す。それぞれの特性を示すグラフの到達点がそれぞれのＥＳＤ破壊電圧及び破壊電流を示している。ドライバ回路２０２及びドライバ回路２０４では約８．２Ｖで破壊しているのに対して、ドライバ回路２０１及びドライバ回路２０３では約１６ＶまでＥＳＤ破壊に対しての耐性を維持している。
ドライバ回路２０１及びドライバ回路２０３の共通点としては、第２ＮＭＯＳドライバ１１のゲートが接地電位ＶＳＳに接続されていることである。従って、非特許文献１に示されるカスケード構成のドライバ回路ではソースが接地電位ＶＳＳに接続された側の第２ＮＭＯＳドライバ１１のゲートを接地電位にすることにより、ＥＳＤ破壊する電圧が向上することが明らかである。
図８に従来技術のＩ／Ｏ回路を示すが、第２ＮＭＯＳドライバ１１のゲート端子Ｃと接地電位の間にキャパシタ２５を設け、第２ＮＭＯＳドライバ１１のゲート端子Ｃを接地電位に保持している。
また、関連する技術として特許文献１に開示されている技術がある。
James W.Miller, Michael G. Khazhinsky and James C. Weldon "Engineering the cascoded NMOS Output Buffer for Maximum Vt1", 22th EOS/ESD Symposium Proceedings, p. 308-317,2000 特表２００３−５１０８２７号公報
しかしながら、第２ＮＭＯＳドライバ１１のゲート端子Ｃを接地電位に保持するのに大きな容量値を持つキャパシタが必要であった。このように大きな容量値を持つキャパシタを用いるとレイアウト面積の増大を招来し問題である。また、第２ＮＭＯＳドライバ１１を導通させるため、ゲート端子の信号レベルを接地電位から“Ｈ”レベルに遷移させる場合、キャパシタへの充電時間が必要であるため、遷移時間が長くなり問題である。また、キャパシタを用いて第２ＮＭＯＳドライバ１１におけるゲート端子Ｃの電位がＰＭＯＳトランジスタ１７を介して充電されることにより上昇することとなり問題である。
本発明は前記背景技術に鑑みなされたものであり、カスケード接続されたＮＭＯＳドライバのうち接地側のＮＭＯＳドライバを小さな面積で、接地側のＮＭＯＳドライバの活性化の遷移時間を短くし、かつ、接地側のＮＭＯＳドライバのゲート電圧をより確実に接地電位にするＩ／Ｏ回路を提供することを目的とする。
その解決手段は、ドレインがパッドに接続される第１ＮＭＯＳドライバと、前記第１ＮＭＯＳドライバと異なるアクティブ領域にレイアウトされ、ドレインが前記第１ＮＭＯＳドライバのソースに接続され、ソースが接地電位に接続される第２ＮＭＯＳドライバと、内部電源電位の信号のレベルを電源電位の信号のレベルに変換するレベルコンバータと、ドレインが前記レベルコンバータの一方の出力端子に接続され、ソースが接地電位に接続され、ゲートが前記レベルコンバータの他方の出力端子に接続される第１ＮＭＯＳトランジスタと、を備え、前記第１ＮＭＯＳトランジスタのドレインが前記第２ＮＭＯＳドライバのゲートに接続されることを特徴とするＩ／Ｏ回路である。
本発明では、パッドにＥＳＤ印加をおこなうと、レベルコンバータの出力が中間電位となる。すると、第１ＮＭＯＳトランジスタが導通し、第２ＮＭＯＳドライバのゲートが接地電位となる。これにより、第１ＮＭＯＳドライバ及び第２ＮＭＯＳドライバのパッドへのＥＳＤ印加による破壊を防止することができる。
本発明によれば、カスケード接続されたＮＭＯＳドライバのうち接地側のＮＭＯＳドライバを小さな面積で、接地側のＮＭＯＳドライバの活性化の遷移時間を短くし、かつ、接地側のＮＭＯＳドライバのゲート電圧をより確実に接地電位に保持するＩ／Ｏ回路を提供することが可能となる。
以下、本発明のＩ／Ｏ回路について具体化した実施形態を図１〜図４に基づき図面を参照しつつ詳細に説明する。
図１は、本実施形態にかかるＩ／Ｏ回路１の構成を示す回路図である。Ｉ／Ｏ回路１は、第１ＮＭＯＳドライバ１０と、第２ＮＭＯＳドライバ１１と、を備えている。第１ＮＭＯＳドライバ１０と第２ＮＭＯＳドライバ１１とは、図５に示すように互いにアクティブ領域を分離してレイアウトされている。そして、それぞれの周囲はガードリング３４（バックゲートのウェルタップ）で囲われている。また第１ＮＭＯＳドライバ１０のソースと第２ＮＭＯＳドライバ１１のドレインは互いに配線層で結線されている。
第１ＮＭＯＳドライバ１０と第２ＮＭＯＳドライバ１１とはそれぞれの周囲がガードリング３４で囲われているため、バルク層を通した電気的干渉が小さくなるため、よりＥＳＤ耐圧を上げることができる。
図１に戻り、Ｉ／Ｏ回路１は、ＥＳＤ保護素子をなすゲートがＶＳＳに接続されるＮＭＯＳトランジスタ１２及びそれと直列接続されるシリサイドブロック１３とを備えている。また、Ｉ／Ｏ回路１は、ＥＳＤ保護素子をなし、ゲートが外部電源ＶＤＥに接続されるＰＭＯＳトランジスタ１４と、第１ＮＭＯＳドライバ１０と共にインバータを形成するＰＭＯＳトランジスタ１５とを備えている。ＰＭＯＳトランジスタ１５及び第１ＮＭＯＳドライバ１０からなるインバータは内部回路１６からの信号により駆動されている。
さらに、Ｉ／Ｏ回路１は、ソースが外部電源ＶＤＥに接続され、ゲートが他方の反転出力端子ＸＱに接続されたＰＭＯＳトランジスタ１７と、ソースが接地電位ＶＳＳに接続され、ドレインがＰＭＯＳトランジスタ１７のドレインに接続されゲートが反転入力端子ＸＡをなすＮＭＯＳトランジスタ１８と、ソースが外部電源ＶＤＥに接続され、ゲートが一方の出力端子Ｑに接続されたＰＭＯＳトランジスタ１９と、ソースが接地電位ＶＳＳに接続され、ドレインがＰＭＯＳトランジスタ１９のドレインに接続されゲートが入力端子ＡをなすＮＭＯＳトランジスタ２０と、を備える。ＰＭＯＳトランジスタ１７、ＮＭＯＳトランジスタ１８、ＰＭＯＳトランジスタ１９およびＮＭＯＳトランジスタ２０は、内部電源ＶＤＩの信号レベルを外部電源ＶＤＥの信号レベルに変換するレベルコンバータをなす。また、Ｉ／Ｏ回路１は、ゲートが反転出力端子ＸＱに接続され、ドレインが出力端子Ｑに接続され、ソースが接地電位ＶＳＳに接続されるＮＭＯＳトランジスタ２６を備えている。また、レベルコンバータの出力端子Ｑ及び第２ＮＭＯＳドライバ１１のゲート端子Ｃとは接続されている。
またさらに、Ｉ／Ｏ回路１は、内部電源ＶＤＩで駆動されるインバータを構成するＰＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ２２と、内部電源ＶＤＩで駆動されるインバータを構成するＰＭＯＳトランジスタ２３及びＮＭＯＳトランジスタ２４とを備えている。インバータを構成するＰＭＯＳトランジスタ２３及びＮＭＯＳトランジスタ２４には、第２ＮＭＯＳドライバ１１のゲート端子Ｃを制御する制御信号ＣＮＴが入力されている。
Ｉ／Ｏパッド３２に、ＶＳＳを基準にして正の極性のＥＳＤを印加すると、外部電源ＶＤＥに対しても、図２に示すように、寄生ダイオード１４Ｄｉにより、Ｉ／Ｏパッド３２、ＰＭＯＳトランジスタ１４のドレイン１４Ｄ、寄生ダイオード１４Ｄｉ、ＰＭＯＳトランジスタ１４のバックゲート１４ＢＧを介して、外部電源ＶＤＥにも電圧が印加される。
ＰＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ２２からなるインバータと、ＰＭＯＳトランジスタ２３及びＮＭＯＳトランジスタ２４からなるインバータの出力は寄生容量が放電された状態であるため、その出力は接地電位である。
従って、レベルコンバータの入力端子Ａ及び反転入力端子ＸＡには、共に接地電位が入力される。また、レベルコンバータにおいて、ＥＳＤ耐圧試験のための電圧が印加される前は、出力端子Ｑ及び反転出力端子ＸＱは接地電位であるが、ＥＳＤ耐圧試験のための電圧が印加されると、ＰＭＯＳトランジスタ１７及びＰＭＯＳトランジスタ１９は導通し、出力端子Ｑ及び反転出力端子ＸＱの電位は上昇する。反転出力端子ＸＱの電位がＮＭＯＳトランジスタ２６の閾値電圧を越えるとＮＭＯＳトランジスタ２６は導通する。ＮＭＯＳトランジスタ２６が導通すると出力端子Ｑ及びゲート端子Ｃの信号レベルは接地電位となる。これにより、ＰＭＯＳトランジスタ１９は完全に導通し、反転出力端子ＸＱのレベルの“Ｈ”レベルへの遷移により、ＰＭＯＳトランジスタ１７は非導通となり、反転出力端子ＸＱが“Ｈ”レベル、出力端子Ｑが接地電位の状態を保持することとなる（ラッチ動作）。
ところで、Ｉ／Ｏパッド３２から、シリサイドブロック１３及びＮＭＯＳトランジスタ１２を直列に接続したＥＳＤ保護素子について説明する。図３にＥＳＤ保護素子の構造を示す断面図を示す。Ｉ／Ｏパッド３２に接続されたＮＭＯＳトランジスタ１２のドレイン１２Ｄはシリサイドブロック１３を介しているため、Ｉ／Ｏパッド３２とはバルクで接続されている。ＮＭＯＳトランジスタ１２のドレイン１２Ｄ（ｎ＋）と、ＮＭＯＳトランジスタ１２のバルク（ｐ−）と、ＮＭＯＳトランジスタ１２のソースとで寄生ＮＰＮトランジスタ１２ＴＲを構成する。寄生ＮＰＮトランジスタ１２ＴＲは、低電圧では導通しないが、リーク電流などにより、Ｉ／Ｏパッド３２の電位が約９Ｖに達すると導通する。図４にＥＳＤ保護素子のＩ−Ｖ特性を示す特性図を示すが、寄生ＮＰＮトランジスタ１２ＴＲが一旦導通すると、スナップバックしてホールド電圧（約６Ｖ）まで下がり、その後は電圧に応じた大電流を流すことが出来る。ちなみに、マシンモデルのＥＳＤ耐圧の規格では３．５Ａ（破線で示したところ）まで流すことが出来れば、２００Ｖ以上の耐圧になることが予想できる。
本実施形態にかかるＩ／Ｏ回路１では、第２ＮＭＯＳドライバ１１のゲート端子Ｃがラッチ動作により、接地電位に保持されているため、第１ＮＭＯＳドライバ１０及び第２ＮＭＯＳドライバ１１からなるドライバ回路は約９Ｖ以上のＥＳＤ耐圧を有し、ＥＳＤ保護素子の寄生ＮＰＮトランジスタ１２ＴＲが導通するまで、第１ＮＭＯＳドライバ１０及び第２ＮＭＯＳドライバ１１で構成されるカスケード接続されたドライバ回路において、ＥＳＤ耐圧を維持することができる。
本実施形態にかかるＩ／Ｏ回路１では、キャパシタを用いることなしで第２ＮＭＯＳドライバ１１のゲート端子Ｃにおける接地電位を保持している。キャパシタを用いていないため、キャパシタを用いた従来技術の回路に比して、Ｉ／Ｏ回路１全体のレイアウト面積をコンパクトにすることができる。
また、内部電源ＶＤＩが接続され、通常にゲート端子Ｃが制御される場合においても、従来技術のＩ／Ｏ回路１００では、大きな容量のキャパシタ２５を用いていたため、接地電位から“Ｈ”レベルへの遷移動作が遅かったが、本実施形態のＩ／Ｏ回路１ではキャパシタを使っていないため迅速に接地電位から“Ｈ”レベルへの遷移動作を行なうことができる。
また、従来技術のＩ／Ｏ回路１００では、ゲート端子Ｃを接地電位に保持するのにキャパシタ２５を使っていた。このため、ＰＭＯＳトランジスタ１７を介して充電され、電位が上昇するといった問題点があった。これに対して本実施形態のＩ／Ｏ回路１では、ラッチ動作により接地電位を保持しているため、ゲート端子Ｃの電位が上昇するおそれがない。
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、第１ＮＭＯＳドライバ１０が一段の場合について、出力がインバータの場合を例示したが、第１ＮＭＯＳドライバ１０と同一の構造のものを複数カスケード接続したものであってもよい。例えば、出力ドライバをＮＡＮＤ構成にする場合には、第１ＮＭＯＳドライバ１０と同じ構成のトランジスタをさらに一段カスケード接続すればよい。
また、本実施形態においては、ＰＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ２２と、ＰＭＯＳトランジスタ２３及びＮＭＯＳトランジスタ２４と、いった２つのインバータを介して入力端子Ａ及び反転入力端子ＸＡを制御しているが、ＰＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ２２を削除して、図示しない制御信号で入力端子Ａを直接制御してもよい。
なお、ＮＭＯＳトランジスタ２６は、第１ＮＭＯＳトランジスタの一例、ＮＭＯＳトランジスタ１２は、第２ＮＭＯＳトランジスタの一例、ＰＭＯＳトランジスタ１４は第１ＰＭＯＳトランジスタの一例、ＰＭＯＳトランジスタ１５は第２ＰＭＯＳトランジスタの一例である。また、ＰＭＯＳトランジスタ１７は第３ＰＭＯＳトランジスタの一例、ＰＭＯＳトランジスタ１９は第４トランジスタの一例、ＮＭＯＳトランジスタ１８は第３ＮＭＯＳトランジスタの一例、ＮＭＯＳトランジスタ２０は第４ＮＭＯＳトランジスタの一例である。またさらに、ＰＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ２２は第１インバータの一例、ＰＭＯＳトランジスタ２３およびＮＭＯＳトランジスタ２４は第２インバータの一例である。
本実施形態にかかるＩ／Ｏ回路の構成を示す回路図である。 Ｉ／ＯパッドにＥＳＤ試験電圧が印加された場合のＰＭＯＳＥＳＤ保護素子の状態を示す断面図である。 ＥＳＤ保護素子の構造を示す断面図である。 ＥＳＤ保護素子のＩ−Ｖ特性を示す特性図である。 カスケード構成のＮＭＯＳドライバの構造を示すレイアウト図である。 各構成のドライバ回路の接続を示す回路図である。 各構成のドライバ回路のＥＳＤ耐圧特性を示す特性図である。 従来技術のＩ／Ｏ回路の構成を示す回路図である。
符号の説明
１０ 第１ＮＭＯＳドライバ
１１ 第２ＮＭＯＳドライバ
１２ ＮＭＯＳトランジスタ
１３ シリサイドブロック
１４ ＰＭＯＳトランジスタ
１５ ＰＭＯＳトランジスタ
１７ ＰＭＯＳトランジスタ
１８ ＮＭＯＳトランジスタ
１９ ＰＭＯＳトランジスタ
２０ ＮＭＯＳトランジスタ
２１ ＰＭＯＳトランジスタ
２２ ＮＭＯＳトランジスタ
２３ ＰＭＯＳトランジスタ
２４ ＮＭＯＳトランジスタ
２６ ＮＭＯＳトランジスタ
３２ Ｉ／Ｏパッド
３４ ガードリング
ＶＤＥ 外部電源
ＶＤＩ 内部電源
ＶＳＳ 接地電位
ＸＡ 反転入力端子
ＸＱ 出力端子
Ｑ 出力端子
ＸＱ 反転出力端子

Claims (8)

  1. ドレインがＩ／Ｏパッドに接続される第１ＮＭＯＳドライバと、
    前記第１ＮＭＯＳドライバと異なるアクティブ領域にレイアウトされ、ドレインが前記第１ＮＭＯＳドライバのソースに接続され、ソースが接地電位に接続される第２ＮＭＯＳドライバと、
    電源電位とは分離される内部電源電位で駆動される第１制御信号及び前記第１制御信号と相補な信号を入力とし、前記電源電位で駆動される前記第１制御信号と同相の第２制御信号及び前記第２制御信号と相補な信号に変換するラッチ構成のレベルコンバータと、
    ドレインが前記第２制御信号が出力されるレベルコンバータの出力端子に接続され、ソースが接地電位に接続され、ゲートが前記レベルコンバータの前記第２制御信号と相補な信号の出力端子に接続される第１ＮＭＯＳトランジスタと、
    を備え、
    前記第１ＮＭＯＳトランジスタのドレインが前記第２ＮＭＯＳドライバのゲートに接続される
    ことを特徴とするＩ／Ｏ回路。
  2. 請求項１のＩ／Ｏ回路であって、
    前記Ｉ／Ｏパッドと前記接地電位の間にＥＳＤ保護回路を備える
    ことを特徴とするＩ／Ｏ回路。
  3. 請求項２のＩ／Ｏ回路であって、
    前記ＥＳＤ保護回路はシリサイドブロックと第２ＮＭＯＳトランジスタが直列に接続してなる
    ことを特徴とするＩ／Ｏ回路。
  4. 請求項１のＩ／Ｏ回路であって、
    ドレインにＩ／Ｏパッドが、ソースおよびゲートに電源電位が接続される第１ＰＭＯＳトランジスタを備える
    ことを特徴とするＩ／Ｏ回路。
  5. 請求項１のＩ／Ｏ回路であって、
    ドレインが前記Ｉ／Ｏパッドに、ソースが前記電源電位に、ゲートが前記第１ＮＭＯＳドライバのゲートに接続される第２ＰＭＯＳトランジスタを備え、
    前記第１ＮＭＯＳドライバはＮＭＯＳトランジスタで構成されてなる
    ことを特徴とするＩ／Ｏ回路。
  6. 請求項１のＩ／Ｏ回路であって、
    前記第１ＮＭＯＳドライバのレイアウトおよび前記第２ＮＭＯＳドライバのレイアウトは、共にバックゲートのガードリングで囲まれている
    ことを特徴とするＩ／Ｏ回路。
  7. 請求項１のＩ／Ｏ回路であって、
    前記レベルコンバータは、
    ドレインが前記第２制御信号の出力端子に接続され、ソースが接地電位に接続され、ゲートが前記第１ＮＭＯＳドライバの前記第１制御信号と相補な信号の入力端子に接続される第３ＮＭＯＳトランジスタと、
    ドレインが前記第２制御信号と相補な信号の出力端子に接続され、ソースが接地電位に接続され、ゲートが前記第１ＮＭＯＳドライバの前記第１制御信号の入力端子に接続される第４ＮＭＯＳトランジスタと、
    ドレインが前記第２制御信号の出力端子に接続され、ソースが前記電源電位に接続され、ゲートが前記第２制御信号と相補な信号の出力端子に接続される第３ＰＭＯＳトランジスタと、
    ドレインが前記第２制御信号と相補な信号の出力端子に接続され、ソースが前記電源電位に接続され、ゲートが前記第２制御信号の出力端子に接続される第４ＰＭＯＳトランジスタと、
    を含む
    ことを特徴とするＩ／Ｏ回路。
  8. 請求項１のＩ／Ｏ回路であって、
    前記内部電源電位で駆動され、出力端子が前記レベルコンバータの前記１制御信号の入力端子に接続される第１インバータと、
    前記内部電源電位で駆動され、出力端子が前記レベルコンバータの前記１制御信号と相補の信号の入力端子及び前記第１インバータの入力端子に接続される第２インバータと、を備える
    ことを特徴とするＩ／Ｏ回路。
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