JP4546288B2 - 差動出力回路及びその差動出力回路を有する半導体装置 - Google Patents

差動出力回路及びその差動出力回路を有する半導体装置 Download PDF

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Description

本発明は、高速低振幅差動出力インタフェース向けのドライバ回路に使用される差動出力回路及びその差動出力回路を有する半導体装置に関する。
従来、高速低振幅差動出力インタフェース向けのドライバ回路に使用されている差動出力回路には、図１０及び図１１のＣＭＬ（Current Mode Logic）回路や、図１２のＬＶＤＳ（Low Voltage Difference Signaling）回路が使用されていた。これらは高速信号伝送装置として、図１３〜図１５のように、ＩＣ又はＬＳＩのような半導体集積回路用のドライバとして利用する場合、出力信号を外部へ出力するため、ＩＣパッケージの端子とワイヤで接続するパッド部を含んだＩ／Ｏセルを、出力部に接続して使用している。また、このようなＩ／Ｏセルには、サージや静電気放電（ＥＳＤ：electrostatic discharge）による半導体集積回路の劣化、破壊を防止するため、保護素子や保護回路が使用されていた。
図１３及び１４は、差動対のトランジスタとしてＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）を用いたＣＭＬ回路に、Ｉ／Ｏセルが接続された場合を示した図である。
図１３及び１４の内、差動入力対をなすＮＭＯＳトランジスタＮ１、Ｎ２は、対応して入力された信号Ｓｉ１，Ｓｉ２によってそれぞれ動作を行い、電流源をなすＮＭＯＳトランジスタＮ３に流れる電流が、ＮＭＯＳトランジスタＮ１又はＮ２のいずれか一方に流れようとする。入力信号Ｓｉ１，Ｓｉ２は、論理レベルが反転した論理信号である。第１出力端子ＯＵＴ１及び第２出力端子ＯＵＴ２から対応して出力される各出力信号Ｓｏ１及びＳｏ２は、対応する抵抗Ｒ１及びＲ２に流れる電流と、対応する抵抗Ｒ１及びＲ２の抵抗値によって発生する電圧がそれぞれ振幅となる。
図１３では、抵抗Ｒ１及びＲ２は、第１出力端子ＯＵＴ１と第２出力端子ＯＵＴ２に対応して外部接続され、内部の電源である第２電源ＶＣＣ１とは異なる第３電源ＶＣＣ２に接続されているが、内部の第２電源ＶＣＣ１を使用することができる場合は、第２電源ＶＣＣ１と第３電源ＶＣＣ２を共通にしても問題はない。
図１４では、抵抗Ｒ１及びＲ２は、対応する第１出力端子ＯＵＴ１と第２出力端子ＯＵＴ２に内部接続され、第２電源ＶＣＣ１に接続されているが、別途第３電源ＶＣＣ２を設けて使用するようにしてもよい。
図１５は、電流出力のＬＶＤＳ回路に、Ｉ／Ｏセルが接続された場合を示した図である。
図１５において、差動対をなすＮＭＯＳトランジスタＮ１，Ｎ２と、同じく差動対をなすＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）Ｐ１，Ｐ２は、対応して入力された信号Ｓｉ１，Ｓｉ２によってそれぞれ動作を行い、電流源をなすＮＭＯＳトランジスタＮ３及びＰＭＯＳトランジスタＰ３に流れる電流が、ＮＭＯＳトランジスタＮ１又はＮ２のいずれか、又はＰＭＯＳトランジスタＰ１又はＰ２のいずれかに一方に流れる。
一般的には、ＮＭＯＳトランジスタＮ１に電流が流れるときはＰＭＯＳトランジスタＰ２に電流が流れ、ＮＭＯＳトランジスタＮ２に電流が流れるときはＰＭＯＳトランジスタＰ１に電流が流れるように、各論理信号Ｓｉ１，Ｓｉ２がそれぞれ入力され、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３に流れる電流値はほぼ等しい。
第１出力端子ＯＵＴ１及び第２出力端子ＯＵＴ２からそれぞれ出力される出力信号Ｓｏ１及びＳｏ２は、第１出力端子ＯＵＴ１と第２出力端子ＯＵＴ２との間に接続された抵抗Ｒ４を流れる電流によって発生する電圧が、各出力信号Ｓｏ１及びＳｏ２の振幅となる。
図１６は、従来の低振幅差動出力回路の回路例を示した図であり、図１３で示した場合を例にして示しており、第１電源電圧を接地電圧ＧＮＤとし、第２電源電圧をＶＣＣ１、第３電源電圧をＶＣＣ２にしている。
図１６において、低振幅差動出力回路１００は、差動対をなすＮＭＯＳトランジスタＮ１，Ｎ２と、ＮＭＯＳトランジスタＮ１及びＮ２の対応する負荷をなす抵抗Ｒ１，Ｒ２と、ＮＭＯＳトランジスタＮ１及びＮ２に所定の定電流を供給する定電流回路１０１と、論理信号からなる入力信号Ｓｉから相反する信号レベルの信号Ｓｉ１及びＳｉ２をそれぞれ生成して出力する入力制御回路１０２とを備えている。
低振幅差動出力回路１００への入力信号である論理信号Ｓｉは、入力制御回路１０２によって、相反する論理レベルの２種類の論理信号Ｓｉ１及びＳｉ２に変換され、差動対をなすＮＭＯＳトランジスタＮ１及びＮ２の各ゲートへそれぞれ対応して入力される。
定電流回路１０１は、外部から入力された基準電圧Ｖ１を、演算増幅器ＡＭＰ、抵抗Ｒ３、ＰＭＯＳトランジスタＰ１１及びＮＭＯＳトランジスタＮ１１で電流変換し、基準電圧Ｖ１は安定した電圧をなしていることから、該変換された電流は定電流となる。該定電流は、カレントミラー回路を構成するＰＭＯＳトランジスタＰ１１及びＰ１２と、カレントミラー回路を構成するＮＭＯＳトランジスタＮ３及びＮ１２を介して、ＮＭＯＳトランジスタＮ１及びＮ２に供給される。
ＮＭＯＳトランジスタＮ１及びＮ２は、入力制御回路１０２からの論理信号Ｓｉ１及びＳｉ２に応じて、流れる電流が切り替わる。第１出力端子ＯＵＴ１と第３電源電圧ＶＣＣ２との間には抵抗Ｒ１が、第２出力端子ＯＵＴ２と第３電源電圧ＶＣＣ２との間には抵抗Ｒ２がそれぞれ接続されており、ＮＭＯＳトランジスタＮ１とＮ２に流れる電流、及び抵抗Ｒ１とＲ２の各抵抗値から、第１出力信号Ｓｏ１及び第２出力信号Ｓｏ２の各振幅が決まる。
第１出力端子ＯＵＴ１及び第２出力端子ＯＵＴ２は、直接外部回路と接続されることからパッドと静電気破壊防止用の保護素子とを含むＩ／ＯセルＩＯ１及びＩＯ２がそれぞれ接続されている。図１６では、抵抗Ｒ１及びＲ２を除く各回路は、１つのＩＣに集積されている。
なお、差動出力回路の差動入力対をなすトランジスタとソースを共通にしたトランジスタを並列に設け、これらのトランジスタが差動出力回路の通常動作時に動作するようにしたものがあった（例えば、特許文献１参照。）。また、差動出力回路の入力対トランジスタに並列に高周波成分を増幅するためのトランジスタを配置させたもの（例えば、特許文献２参照。）や、ＣＭＬ回路において、差動出力回路の製造上のばらつきの対策として同じ構成の回路を２個ペアで用いるものであった（例えば、特許文献３参照。）。また、低電圧化に向けた伝送装置があった（例えば、特許文献４参照。）。
特許第３２０２１９６号公報 特開２００４−２１５１３７号公報 特開２００４−３１４０７号公報 特開２００４−１１２４５３号公報
近年の高速インタフェースにおいて、前記のような低振幅差動出力回路は高速化が要求されてきている。図１６では、差動出力端子となる、第１出力端子ＯＵＴ１及び第２出力端子ＯＵＴ２には、静電気破壊防止用のＩ／Ｏセルがそれぞれ接続されているが、低振幅差動出力回路の高速化に伴って、Ｉ／Ｏセル内の静電気破壊防止用の保護素子による影響や、該保護素子周囲の寄生素子による影響が、低振幅差動出力回路のスピード劣化要因になっていた。
差動出力の品質においても、第１出力端子ＯＵＴ１用のＩ／ＯセルＩＯ１と、第２出力端子ＯＵＴ２用のＩ／ＯセルＩＯ２との間で、Ｉ／Ｏセル内素子や該素子周辺の寄生素子の製造上のばらつきが発生し、差動出力端子間の波形において誤差が生じていた。
ＬＳＩのような大規模な集積回路では、回路内部の機能や回路規模が大きく、パッケージの端子や集積回路用パッド数が多いため、多数のＩ／Ｏセルが使用されている。したがって、集積回路に図１６のような低振幅差動出力回路を高速化で使用する場合、ドライバ回路用のＩ／Ｏセルとして、周辺Ｉ／Ｏセルとは異なる特殊なＩ／Ｏセルを開発する必要があった。これは、集積回路に搭載する内部回路の開発とは別に、特殊なＩ／Ｏセル開発の期間も必要であった。
一般的に、静電気破壊防止用の保護素子として抵抗やトランジスタを用いる場合が多いが、トランジスタを使用する場合、トランジスタやトランジスタ周辺の寄生素子が高速化の特性に影響を及ぼしていた。低振幅差動出力回路の差動出力とパッドとの間に抵抗を接続しても、該抵抗による面積増加や寄生素子による影響で、高速化の特性に影響を及ぼしていた。また、抵抗を接続することで、図１６のカレントミラー回路を構成しているＮＭＯＳトランジスタＮ３のドレイン・ソース間電圧が小さくなることにより、ＮＭＯＳトランジスタＮ３が５極間領域での動作から３極間領域での動作になることで、定電流性が劣化してしまうという問題があった。
また、パッドと出力端子との間にＥＳＤ耐圧向上用に抵抗を接続する場合があるが、抵抗を付加することによって回路面積が増大すると共に、抵抗と寄生素子によるスピード劣化が生じていた。内部回路の動作においても、抵抗を入れることによって、差動出力回路内のトランジスタの動作範囲が狭くなる。例えば、図１３〜図１６内のＮＭＯＳトランジスタＮ３やＰＭＯＳトランジスタＰ３が、外部の定電流回路とカレントミラー回路を構成した場合、ＮＭＯＳトランジスタＮ３やＰＭＯＳトランジスタＰ３を５極間領域で動作させるためのソース・ドレイン間電圧が必要であり、抵抗接続でソース・ドレイン間電圧が狭くなった分を広げるために、ＮＭＯＳトランジスタＮ３及びＰＭＯＳトランジスタＰ３のトランジスタのサイズを大きくする必要があり、回路面積が増加するという問題があった。
更に、最近では、高速化へ向けた微細化プロセスとして、酸化膜が薄く、トランジスタ周りの寄生抵抗を減らしたシリサイド化されたトランジスタが使用され、サージや静電気が直接混入するＩ／Ｏセル内部のトランジスタはシリサイド化せず、酸化膜圧の厚いトランジスタが使用されていた。
しかし、外部からサージや静電気が混入した場合に、Ｉ／Ｏセル内で該サージや静電気が抜けないで、酸化膜が薄くトランジスタ周りの寄生抵抗を減らしたシリサイド化された、集積回路内部のトランジスタが劣化し不具合が発生する場合があった。特に、低振幅差動出力回路は、出力部が直接、パッドに接続されるため、サージや静電気による影響を受け易くなっていた。
このため、Ｉ／Ｏセルで静電気が抜けるように、例えば、Ｉ／Ｏセル内ＥＳＤ耐圧向上用の保護トランジスタのサイズを大きくすることが考えられるが、該保護トランジスタのサイズを大きくすることに伴って、保護トランジスタ周囲の寄生素子が大きくなって、高速化に対してのスピード劣化の原因になっていた。
本発明は、上記のような問題を解決するためになされたものであり、サージや静電気放電による不具合を防止することができると共に、差動出力信号の高速化と品質の向上を図ることができ、更に小面積化を図ることができる差動出力回路及びその差動出力回路を有する半導体装置を得ることを目的とする。
この発明に係る差動出力回路は、入力信号に応じて、相反する信号レベルの１対の２値の信号を生成して対応する１対の第１出力端子及び第２出力端子から出力する差動出力回路において、
前記第１出力端子と所定の第１電源電圧との間に接続され制御電極に対応する前記２値の信号が入力された、差動対を構成する第１トランジスタと、
前記第２出力端子と所定の第１電源電圧との間に接続され制御電極に対応する前記２値の信号が入力された、前記差動対を構成する第２トランジスタと、
所定の定電流を生成して前記第１トランジスタ及び第２トランジスタにそれぞれ供給する定電流回路部と、
前記第１トランジスタ及び第２トランジスタを外部ノイズから保護する保護回路部と、
を備え、
前記保護回路部は、
制御電極に前記第１電源電圧が入力され、前記第１トランジスタと並列に接続された第５トランジスタと、
制御電極に前記第１電源電圧が入力され、前記第２トランジスタと並列に接続された第６トランジスタと、
制御電極に所定の第２電源電圧が入力され、該第２電源電圧と前記第１出力端子との間に接続された第８トランジスタと、
制御電極に前記第２電源電圧が入力され、前記第２電源電圧と前記第２出力端子との間に接続された第９トランジスタと、
を備えるものである。
また、前記保護回路部は、前記第５トランジスタ及び第６トランジスタの各制御電極の接続部と前記第１電源電圧との間に接続され、制御電極が前記第２電源電圧に接続された第７トランジスタと、前記第８トランジスタ及び第９トランジスタの各制御電極の接続部と前記第２電源電圧との間に接続され、制御電極が前記第１電源電圧に接続された第１０トランジスタとを備えるようにしてもよい。
具体的には、前記第１トランジスタ、第２トランジスタ、第５トランジスタ、第６トランジスタ、第８トランジスタ及び第９トランジスタは、それぞれ同サイズ、同形状の複数のトランジスタが並列に接続されて形成されるようにした。
また、前記第１トランジスタ、第２トランジスタ、第５トランジスタ、第６トランジスタ、第８トランジスタ及び第９トランジスタは、第１出力端子をなす第１パッド及び前記第２出力端子をなす第２パッドと共にＩ／Ｏセルの形状をなすように形成されるようにした。
この場合、前記第１トランジスタ、第２トランジスタ、第５トランジスタ及び第６トランジスタは同じ種類のトランジスタであると共に、第８トランジスタ及び第９トランジスタは同じ種類のトランジスタであり、前記第１トランジスタ、第２トランジスタ、第５トランジスタ及び第６トランジスタと、第８トランジスタ及び第９トランジスタは、各トランジスタの極性と相対する極性のフィールドがそれぞれ周囲に形成される。
また、前記定電流回路部は、前記第１トランジスタ及び第２トランジスタに、生成した前記定電流をそれぞれ供給するカレントミラー回路を形成する第１１トランジスタ及び第１２トランジスタを備え、該第１１トランジスタ及び第１２トランジスタは、それぞれ同サイズ、同形状の複数のトランジスタが並列に接続されて形成されるようにしてもよい。
また、前記第１トランジスタ、第２トランジスタ、第５トランジスタ、第６トランジスタ、第８トランジスタ、第９トランジスタ、第１１トランジスタ及び第１２トランジスタは、前記第１出力端子をなす第１パッド及び前記第２出力端子をなす第２パッドと共にＩ／Ｏセルの形状をなすように形成されるようにした。
この場合、前記第１トランジスタ、第２トランジスタ、第５トランジスタ及び第６トランジスタは同じ種類のトランジスタであり、第８トランジスタ及び第９トランジスタは同じ種類のトランジスタであり、第１１トランジスタ及び第１２トランジスタは同じ種類のトランジスタであり、前記第１トランジスタ、第２トランジスタ、第５トランジスタ及び第６トランジスタと、第８トランジスタ及び第９トランジスタと、第１１トランジスタ及び第１２トランジスタは、各トランジスタの極性と相対する極性のフィールドがそれぞれ周囲に形成される。
また、この発明に係る差動出力回路は、入力信号に応じて、相反する信号レベルの１対の２値の信号を生成して対応する１対の第１出力端子及び第２出力端子から出力する差動出力回路において、
前記第１出力端子と所定の第１電源電圧との間に接続され制御電極に対応する前記２値の信号が入力された、第１差動対を構成する第１トランジスタと、
前記第２出力端子と前記第１電源電圧との間に接続され制御電極に対応する前記２値の信号が入力された、前記第１差動対を構成する第２トランジスタと、
前記第１出力端子と所定の第２電源電圧との間に接続され制御電極に対応する前記２値の信号が入力された、第２差動対を構成する第３トランジスタと、
前記第２出力端子と前記第２電源電圧との間に接続され制御電極に対応する前記２値の信号が入力された、前記第２差動対を構成する第４トランジスタと、
所定の各定電流を生成して、前記第１トランジスタ及び第２トランジスタに対応する所定の定電流をそれぞれ供給すると共に、前記第３トランジスタ及び第４トランジスタに対応する所定の定電流をそれぞれ供給する定電流回路部と、
前記第１トランジスタ、第２トランジスタ、第３トランジスタ及び第４トランジスタを外部ノイズから保護する保護回路部と、
を備え、
前記保護回路部は、
制御電極に前記第１電源電圧が入力され、前記第１トランジスタと並列に接続された第５トランジスタと、
制御電極に前記第１電源電圧が入力され、前記第２トランジスタと並列に接続された第６トランジスタと、
制御電極に前記第２電源電圧が入力され、前記第３トランジスタと並列に接続された第８トランジスタと、
制御電極に前記第２電源電圧が入力され、前記第４トランジスタと並列に接続された第９トランジスタと、
を備えるものである。
また、前記保護回路部は、前記第５トランジスタ及び第６トランジスタの各制御電極の接続部と前記第１電源電圧との間に接続され、制御電極が前記第２電源電圧に接続された第７トランジスタと、前記第８トランジスタ及び第９トランジスタの各制御電極の接続部と前記第２電源電圧との間に接続され、制御電極が前記第１電源電圧に接続された第１０トランジスタとを備えるようにしてもよい。
具体的には、前記第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタ、第８トランジスタ及び第９トランジスタは、それぞれ同サイズ、同形状の複数のトランジスタが並列に接続されて形成されるようにした。
また、前記定電流回路部は、前記第１トランジスタ及び第２トランジスタに、生成した所定の第１定電流をそれぞれ供給する第１カレントミラー回路を形成する第１１トランジスタ及び第１２トランジスタを備え、該第１１トランジスタ及び第１２トランジスタは、それぞれ同サイズ、同形状の複数のトランジスタが並列に接続されて形成されるようにした。
また、前記定電流回路部は、前記第３トランジスタ及び第４トランジスタに、生成した所定の第２定電流をそれぞれ供給する第２カレントミラー回路を形成する第１３トランジスタ及び第１４トランジスタを備え、該第１３トランジスタ及び第１４トランジスタは、それぞれ同サイズ、同形状の複数のトランジスタが並列に接続されて形成されるようにした。
また、前記第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタ、第８トランジスタ、第９トランジスタ、第１１トランジスタ、第１２トランジスタ、第１３トランジスタ及び第１４トランジスタは、前記第１出力端子をなす第１パッド及び前記第２出力端子をなす第２パッドと共にＩ／Ｏセルの形状をなすように形成されるようにした。
この場合、前記第１トランジスタ、第２トランジスタ、第５トランジスタ及び第６トランジスタは同じ種類のトランジスタであり、第３トランジスタ、第４トランジスタ、第８トランジスタ及び第９トランジスタは同じ種類のトランジスタであり、第１１トランジスタ及び第１２トランジスタは同じ種類のトランジスタであり、第１３トランジスタ及び第１４トランジスタは同じ種類のトランジスタであり、前記第１トランジスタ、第２トランジスタ、第５トランジスタ及び第６トランジスタと、第３トランジスタ、第４トランジスタ、第８トランジスタ及び第９トランジスタと、第１１トランジスタ及び第１２トランジスタと、第１３トランジスタ及び第１４トランジスタは、各トランジスタの極性と相対する極性のフィールドがそれぞれ周囲に形成される。
一方、前記Ｉ／Ｏセルの形状をなす部分は、前記第１電源電圧が入力される第１電源用Ｉ／Ｏセル及び前記第２電源電圧が入力される第２電源用Ｉ／Ｏセルが両隣に対応して配置されるようにしてもよい。
また、この発明に係る半導体装置は、入力信号に応じて、相反する信号レベルの１対の２値の信号を生成して対応する１対の第１出力端子及び第２出力端子から出力する差動出力回路を有する半導体装置において、
前記差動出力回路は、
前記第１出力端子と所定の第１電源電圧との間に接続され制御電極に対応する前記２値の信号が入力された、差動対を構成する第１トランジスタと、
前記第２出力端子と所定の第１電源電圧との間に接続され制御電極に対応する前記２値の信号が入力された、前記差動対を構成する第２トランジスタと、
所定の定電流を生成して前記第１トランジスタ及び第２トランジスタにそれぞれ供給する定電流回路部と、
前記第１トランジスタ及び第２トランジスタを外部ノイズから保護する保護回路部と、
を備え、
前記保護回路部は、
制御電極に前記第１電源電圧が入力され、前記第１トランジスタと並列に接続された第５トランジスタと、
制御電極に前記第１電源電圧が入力され、前記第２トランジスタと並列に接続された第６トランジスタと、
制御電極に所定の第２電源電圧が入力され、該第２電源電圧と前記第１出力端子との間に接続された第８トランジスタと、
制御電極に前記第２電源電圧が入力され、前記第２電源電圧と前記第２出力端子との間に接続された第９トランジスタと、
を備えるものである。
また、この発明に係る半導体装置は、入力信号に応じて、相反する信号レベルの１対の２値の信号を生成して対応する１対の第１出力端子及び第２出力端子から出力する差動出力回路を有する半導体装置において、
前記差動出力回路は、
前記第１出力端子と所定の第１電源電圧との間に接続され制御電極に対応する前記２値の信号が入力された、第１差動対を構成する第１トランジスタと、
前記第２出力端子と前記第１電源電圧との間に接続され制御電極に対応する前記２値の信号が入力された、前記第１差動対を構成する第２トランジスタと、
前記第１出力端子と所定の第２電源電圧との間に接続され制御電極に対応する前記２値の信号が入力された、第２差動対を構成する第３トランジスタと、
前記第２出力端子と前記第２電源電圧との間に接続され制御電極に対応する前記２値の信号が入力された、前記第２差動対を構成する第４トランジスタと、
所定の各定電流を生成して、前記第１トランジスタ及び第２トランジスタに対応する所定の定電流をそれぞれ供給すると共に、前記第３トランジスタ及び第４トランジスタに対応する所定の定電流をそれぞれ供給する定電流回路部と、
前記第１トランジスタ、第２トランジスタ、第３トランジスタ及び第４トランジスタを外部ノイズから保護する保護回路部と、
を備え、
前記保護回路部は、
制御電極に前記第１電源電圧が入力され、前記第１トランジスタと並列に接続された第５トランジスタと、
制御電極に前記第１電源電圧が入力され、前記第２トランジスタと並列に接続された第６トランジスタと、
制御電極に前記第２電源電圧が入力され、前記第３トランジスタと並列に接続された第８トランジスタと、
制御電極に前記第２電源電圧が入力され、前記第４トランジスタと並列に接続された第９トランジスタと、
を備えるものである。
前記保護回路部は、前記第５トランジスタ及び第６トランジスタの各制御電極の接続部と前記第１電源電圧との間に接続され、制御電極が前記第２電源電圧に接続された第７トランジスタと、前記第８トランジスタ及び第９トランジスタの各制御電極の接続部と前記第２電源電圧との間に接続され、制御電極が前記第１電源電圧に接続された第１０トランジスタとを備えるようにしてもよい。
本発明の差動出力回路によれば、保護回路部を備えたことから、Ｉ／Ｏセルを設ける必要がないために、回路面積の縮小を図ることができ、Ｉ／Ｏセルを接続することによって生ずるスピード劣化を抑えることができる。また、差動出力用の２つのパッドを含んだ１つのＩ／Ｏセル形状の中で回路設計を行うことができ、Ｉ／Ｏセル領域を使用してチップ面積の効率化を図ることができる。また、特性においても、第１出力端子及び第２出力端子に直接接続するトランジスタと、該トランジスタ周囲の寄生素子の製造上のバラツキを抑えることができることから、差動出力信号間での波形誤差を小さくすることができ、高品質の差動出力信号を得ることができる。更に、サージや静電気に対しても、ＥＳＤ耐圧を向上させることができる。
差動出力用の２つのパッドを含んだ１つのＩ／Ｏセル形状の中に、差動出力回路を内蔵することにより、Ｉ／Ｏセル領域を使用したチップ面積の効率化を図ることができ、内部構成におけるレイアウト上の機能ブロックごとの分離を容易に行うことができるため、容易にフロアープランができ、レイアウト作業の効率化を図ることができる。
また、高速用の微細化プロセスに対しても、ＥＳＤ耐圧が向上した、高速で、高品質な差動出力信号が得られる差動出力回路の開発を容易に行うことができる。
また、差動出力回路におけるＩ／Ｏセルの形状をなす部分は、前記第１電源電圧が入力される第１電源用Ｉ／Ｏセル及び前記第２電源電圧が入力される第２電源用Ｉ／Ｏセルを両隣に対応して配置したことから、差動出力回路の大規模な集積回路への搭載に対して、周辺のデジタル回路用の出力バッファ回路等による電源電圧変動の影響を抑えることができ、差動出力回路へ安定した電源供給を行うことができ、高品質な差動出力ドライバ回路の差動出力を得ることができる。
また、差動出力回路を有する半導体装置によれば、該差動出力回路に保護回路部を備えたことから、Ｉ／Ｏセルを設ける必要がないために、回路面積の縮小を図ることができ、Ｉ／Ｏセルを接続することによって生ずるスピード劣化を抑えることができる。また、差動出力用の２つのパッドを含んだ１つのＩ／Ｏセル形状の中で回路設計を行うことができ、Ｉ／Ｏセル領域を使用してチップ面積の効率化を図ることができる。また、特性においても、第１出力端子及び第２出力端子に直接接続するトランジスタと、該トランジスタ周囲の寄生素子の製造上のバラツキを抑えることができることから、差動出力信号間での波形誤差を小さくすることができ、高品質の差動出力信号を得ることができる。更に、サージや静電気に対しても、ＥＳＤ耐圧を向上させることができる。
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における差動出力回路の構成例を示した図である。図１では、ＣＭＬ回路を使用した場合を例にして示している。
図１において、差動出力回路１は、入力端ＩＮに入力された論理信号からなる入力信号Ｓｉから相反する信号レベルである１対の差動出力信号Ｓｏ１，Ｓｏ２を生成して対応する出力端子ＯＵＴ１，ＯＵＴ２から出力する。
差動出力回路１は、差動対をなすＮＭＯＳトランジスタＮ１，Ｎ２と、ＮＭＯＳトランジスタＮ１及びＮ２の対応する負荷をなす抵抗Ｒ１，Ｒ２と、ＮＭＯＳトランジスタＮ１及びＮ２に所定の定電流を供給する定電流回路２と、サージや静電気等から回路を保護する保護回路３と、論理信号からなる入力信号Ｓｉから相反する論理レベルの信号Ｓｉ１及びＳｉ２を生成して出力する入力制御回路４とを備えている。
定電流回路２は、演算増幅器ＡＭＰ、ＮＭＯＳトランジスタＮ３，Ｎ１１，Ｎ１２、ＰＭＯＳトランジスタＰ１１，Ｐ１２、抵抗Ｒ３及びコンデンサＣ１で構成されており、ＰＭＯＳトランジスタＰ１１及びＰ１２、並びにＮＭＯＳトランジスタＮ３及びＮ１２はそれぞれカレントミラー回路を形成している。また、保護回路３は、ＮＭＯＳトランジスタＮ４〜Ｎ６及びＰＭＯＳトランジスタＰ４〜Ｐ６で構成され、入力制御回路４は、インバータＩＮＶ１及びＩＮＶ２で構成されている。図１の場合、ＮＭＯＳトランジスタＮ１，Ｎ２、定電流回路２、保護回路３及び入力制御回路４は１つのＩＣに集積されている。
なお、ＮＭＯＳトランジスタＮ１は第１トランジスタを、ＮＭＯＳトランジスタＮ２は第２トランジスタを、ＮＭＯＳトランジスタＮ４は第５トランジスタを、ＮＭＯＳトランジスタＮ５は第６トランジスタを、ＮＭＯＳトランジスタＮ６は第７トランジスタをそれぞれなす。また、ＰＭＯＳトランジスタＰ４は第８トランジスタを、ＰＭＯＳトランジスタＰ５は第９トランジスタを、ＰＭＯＳトランジスタＰ６は第１０トランジスタを、ＮＭＯＳトランジスタＮ３は第１１トランジスタを、ＮＭＯＳトランジスタＮ１２は第１２トランジスタをそれぞれなす。
所定の第１正側電源電圧である第２電源電圧ＶＣＣ１と所定の負側電源電圧である第１電源電圧ＧＮＤとの間には、ＰＭＯＳトランジスタＰ１１、ＮＭＯＳトランジスタＮ１１及び抵抗Ｒ３が直列に接続されており、ＰＭＯＳトランジスタＰ１１のゲートはＰＭＯＳトランジスタＰ１１のドレインに接続されている。なお、図１では、第１電源電圧ＧＮＤは、所定の負側電源電圧であり接地電圧である場合を例にして示している。ＮＭＯＳトランジスタＮ１１のゲートは演算増幅器ＡＭＰの出力端に接続され、演算増幅器ＡＭＰの非反転入力端には、所定の基準電圧Ｖ１が入力されている。ＮＭＯＳトランジスタＮ１１と抵抗Ｒ３との接続部は演算増幅器ＡＭＰの反転入力端に接続されている。
また、第２電源電圧ＶＣＣ１と第１電源電圧ＧＮＤとの間には、ＰＭＯＳトランジスタＰ１２とＮＭＯＳトランジスタＮ１２が直列に接続され、ＰＭＯＳトランジスタＰ１２のゲートは、ＰＭＯＳトランジスタＰ１１のゲートに接続されている。ＮＭＯＳトランジスタＮ１２のゲートはＮＭＯＳトランジスタＮ１２のドレインに接続され、ＮＭＯＳトランジスタＮ１２のゲートと第１電源電圧ＧＮＤとの間にはコンデンサＣ１が接続されている。更に、ＮＭＯＳトランジスタＮ１２のゲートはＮＭＯＳトランジスタＮ３のゲートに接続され、ＮＭＯＳトランジスタＮ３のソースは第１電源電圧ＧＮＤに接続されている。第１出力端子ＯＵＴ１とＮＭＯＳトランジスタＮ３のドレインとの間にはＮＭＯＳトランジスタＮ１及びＮ４が並列に接続され、第２出力端子ＯＵＴ２とＮＭＯＳトランジスタＮ３のドレインとの間にはＮＭＯＳトランジスタＮ２及びＮ５が並列に接続されている。
ＮＭＯＳトランジスタＮ４及びＮ５の各ゲートは接続され、該接続部と第１電源電圧ＧＮＤとの間にＮＭＯＳトランジスタＮ６が接続されている。ＮＭＯＳトランジスタＮ６のゲートは第２電源電圧ＶＣＣ１に接続されている。また、第２電源電圧ＶＣＣ１と第１出力端子ＯＵＴ１との間にはＰＭＯＳトランジスタＰ４が接続され、第２電源電圧ＶＣＣ１と第２出力端子ＯＵＴ２との間にはＰＭＯＳトランジスタＰ５が接続されている。ＰＭＯＳトランジスタＰ４及びＰ５の各ゲートは接続され、該接続部と第２電源電圧ＶＣＣ１との間にＰＭＯＳトランジスタＰ６が接続されている。ＰＭＯＳトランジスタＰ６のゲートは第１電源電圧ＧＮＤに接続されている。入力端ＩＮとＮＭＯＳトランジスタＮ２のゲートとの間にはインバータＩＮＶ１及びＩＮＶ２が直列に接続され、インバータＩＮＶ１とＩＮＶ２との接続部は、ＮＭＯＳトランジスタＮ１のゲートに接続されている。所定の第２正側電源電圧である第３電源電圧ＶＣＣ２と第１出力端子ＯＵＴ１との間には抵抗Ｒ１が、第３電源電圧ＶＣＣ２と第２出力端子ＯＵＴ２との間には抵抗Ｒ２がそれぞれ接続されている。
このような構成において、差動対をなすＮＭＯＳトランジスタＮ１及びＮ２は、入力制御回路４からの反転信号Ｓｉ１及び正転信号Ｓｉ２によって動作を行い、抵抗Ｒ１及びＲ２に流れる各電流と、抵抗Ｒ１及びＲ２の各抵抗値によって、第１出力端子ＯＵＴ１及び第２出力端子ＯＵＴ２から出力される差動出力信号の振幅が決まる。なお、図１では、第１出力端子ＯＵＴ１及び第２出力端子ＯＵＴ２に抵抗Ｒ１及びＲ２が対応して外付けされているが、使用用途によっては、第１出力端子ＯＵＴ１及び第２出力端子ＯＵＴ２を有するＩＣの内部に配置してもよい。また、第２電源電圧ＶＣＣ１と第３電源電圧ＶＣＣ２を同じ電圧にしてもよい。また、図１の各ＭＯＳトランジスタの極性を変えて、第１電源電圧を所定の正側電源電圧にし、第２電源電圧及び第３電源電圧をそれぞれ所定の負側電源電圧になるようにしてもよい。この場合においても、第２電源電圧と第３電源電圧を同じ電圧にしてもよい。
ＮＭＯＳトランジスタＮ４及びＮ５は、差動出力回路１が通常の動作をしているときは動作せず、静電気が混入したとき等の異常時のみ動作する。このことから、ＮＭＯＳトランジスタＮ４及びＮ５の各ゲートを第１電源電圧ＧＮＤに接続するようにしてもよいが、図１では、通常動作時はＮＭＯＳトランジスタＮ６をオンさせて、ＮＭＯＳトランジスタＮ４及びＮ５の各ゲート電圧が第１電源電圧ＧＮＤ付近になるようにしている。このようにすることにより、第１出力端子ＯＵＴ１と第１電源電圧ＧＮＤとの間、及び／又は第２出力端子ＯＵＴ２と第１電源電圧ＧＮＤとの間に静電気混入時に、ＮＭＯＳトランジスタＮ６のオン抵抗によって、ＮＭＯＳトランジスタＮ４及びＮ５の各ゲート電圧がＮＭＯＳトランジスタＮ４及びＮ５のソースよりも遅れてソース電圧に近づく。このため、静電気混入時にＮＭＯＳトランジスタＮ４、及び／又はＮ５がオンする場合がある。
また、ＮＭＯＳトランジスタＮ３においても静電気混入時にオンする場合があることから、静電気混入時に、第１出力端子ＯＵＴ１と第１電源電圧ＧＮＤとの間及び／又は第２出力端子ＯＵＴ２と第１電源電圧ＧＮＤとの間に静電気等が混入した場合、ＮＭＯＳトランジスタＮ４及び／又はＮ５による電流パスが形成される場合があり、ＮＭＯＳトランジスタＮ４及びＮ５の各ゲートを第１電源電圧ＧＮＤに接続した場合よりもこのような静電気等によるノイズの影響を受ける可能性を低減させることができる。通常動作時に、電源立ち上がり時間、立ち下がり時間等の遅れによって、ＮＭＯＳトランジスタＮ６がオフする場合、ＮＭＯＳトランジスタＮ４及びＮ５の各ゲートがハイインピーダンス状態になり、ＮＭＯＳトランジスタＮ４とＮ５による電流パスが形成される場合が気になる場合は、ＮＭＯＳトランジスタＮ６の代わりに、ＮＭＯＳトランジスタＮ４とＮ５の各ゲートと第１電源電圧ＧＮＤとの間に抵抗を使用してもよい。
同様に、ＰＭＯＳトランジスタＰ４及びＰ５は、差動出力回路１が通常の動作をしているときは動作せず、静電気が混入したとき等の異常時のみ動作する。このことから、ＰＭＯＳトランジスタＰ４及びＰ５の各ゲートを第２電源電圧ＶＣＣ１に接続するようにしてもよいが、図１では、通常動作時はＰＭＯＳトランジスタＰ６をオンさせて、ＰＭＯＳトランジスタＰ４及びＰ５の各ゲート電圧が第２電源電圧ＶＣＣ１付近になるようにしている。このようにすることにより、第１出力端子ＯＵＴ１と第２電源電圧ＶＣＣ１との間、及び／又は第２出力端子ＯＵＴ２と第２電源電圧ＶＣＣ１との間に静電気混入時に、ＰＭＯＳトランジスタＰ６のオン抵抗によって、ＰＭＯＳトランジスタＰ４及びＰ５の各ゲート電圧がＰＭＯＳトランジスタＰ４及びＰ５のソースよりも遅れてソース電圧に近づく。このため、静電気混入時にＰＭＯＳトランジスタＰ４及び／又はＰ５がオンする場合がある。
このことから、静電気混入時に、第１出力端子ＯＵＴ１と第２電源電圧ＶＣＣ１との間及び／又は第２出力端子ＯＵＴ２と第２電源電圧ＶＣＣ１との間に静電気等が混入した場合、ＰＭＯＳトランジスタＰ４及び／又はＰ５による電流パスが形成される場合があり、ＰＭＯＳトランジスタＰ４及びＰ５の各ゲートを第２電源電圧ＶＣＣ１に接続した場合よりもこのような静電気等によるノイズの影響を受ける可能性を低減させることができる。通常動作時に、電源の立ち上がり時間、立ち下がり時間等の遅れによって、ＰＭＯＳトランジスタＰ６がオフする場合、ＰＭＯＳトランジスタＰ４及びＰ５の各ゲートがハイインピーダンス状態になり、ＰＭＯＳトランジスタＰ４とＰ５による電流パスが形成される場合が気になる場合は、ＰＭＯＳトランジスタＰ６の代わりに、ＰＭＯＳトランジスタＰ４とＰ５の各ゲートと第２電源電圧ＶＣＣ１との間に抵抗を使用してもよい。
第１出力端子ＯＵＴ１と第２電源電圧ＶＣＣ１との間に静電気やサージ等が混入すると、該静電気やサージ等は、第１出力端子ＯＵＴ１からＰＭＯＳトランジスタＰ４を介して第２電源電圧ＶＣＣ１へ流れることから、第１出力端子ＯＵＴ１に接続されたＮＭＯＳトランジスタＮ１を静電気やサージ等から保護することができる。同様に、第２出力端子ＯＵＴ２と第２電源電圧ＶＣＣ１との間に静電気やサージ等が混入すると、該静電気やサージ等は、第２出力端子ＯＵＴ２からＰＭＯＳトランジスタＰ５を介して第２電源電圧ＶＣＣ１へ流れることから、第２出力端子ＯＵＴ２に接続されたＮＭＯＳトランジスタＮ２を静電気やサージ等から保護することができる。
また、第１出力端子ＯＵＴ１と第１電源電圧ＧＮＤとの間に静電気やサージ等が混入すると、該静電気やサージ等は、第１出力端子ＯＵＴ１からＮＭＯＳトランジスタＮ１及びＮ４の並列回路とＮＭＯＳトランジスタＮ３を介して第１電源電圧ＧＮＤへ流れることから、ＮＭＯＳトランジスタＮ１に係る静電気やサージ等を低減することができ、第１出力端子ＯＵＴ１に接続されたＮＭＯＳトランジスタＮ１を静電気やサージ等から保護することができる。ただし、ＮＭＯＳトランジスタＮ１がオフしているときは、第１出力端子ＯＵＴ１と第１電源電圧ＧＮＤとの間に混入した静電気やサージ等は、第１出力端子ＯＵＴ１からＮＭＯＳトランジスタＮ４及びＮ３を介して第１電源電圧ＧＮＤへ流れることから、第１出力端子ＯＵＴ１に接続されたＮＭＯＳトランジスタＮ１を静電気やサージ等から保護することができる。
同様に、第２出力端子ＯＵＴ２と第１電源電圧ＧＮＤとの間に静電気やサージ等が混入すると、該静電気やサージ等は、第２出力端子ＯＵＴ２からＮＭＯＳトランジスタＮ２及びＮ５の並列回路とＮＭＯＳトランジスタＮ３を介して第１電源電圧ＧＮＤへ流れることから、ＮＭＯＳトランジスタＮ２に係る静電気やサージ等を低減することができ、第２出力端子ＯＵＴ２に接続されたＮＭＯＳトランジスタＮ２を静電気やサージ等から保護することができる。ただし、ＮＭＯＳトランジスタＮ２がオフしているときは、第２出力端子ＯＵＴ２と第１電源電圧ＧＮＤとの間に混入した静電気やサージ等は、第２出力端子ＯＵＴ２からＮＭＯＳトランジスタＮ５及びＮ３を介して第１電源電圧ＧＮＤへ流れることから、第２出力端子ＯＵＴ２に接続されたＮＭＯＳトランジスタＮ２を静電気やサージ等から保護することができる。
このように、差動出力回路１の各出力端子ＯＵＴ１，ＯＵＴ２にＩ／Ｏセルを設ける必要がないため、回路面積を小さくすることができ、差動出力回路用のＩ／Ｏセルの開発が不要になる。また、サージや静電気等に対しては、ＮＭＯＳトランジスタＮ１〜Ｎ５及びＰＭＯＳトランジスタＰ４，Ｐ５がサージや静電気等が抜ける経路として働くため、Ｉ／Ｏセルによるスピード劣化や、Ｉ／Ｏセル内寄生素子によるスピード劣化を低減することができる。また、第１出力端子ＯＵＴ１及び第２出力端子ＯＵＴ２には、Ｉ／Ｏセルが接続されないことから、第１出力端子ＯＵＴ１及び第２出力端子ＯＵＴ２からの差動出力間での、Ｉ／Ｏセル内回路や素子とＩ／Ｏセル内の寄生素子の製造上のばらつきによる差動出力波形の誤差を低減することができる。
一方、高速化、高集積化へ向けたシリサイド化されたトランジスタを使用した微細化プロセスに対しても、差動出力回路１において、ＮＭＯＳトランジスタＮ１〜Ｎ５及びＰＭＯＳトランジスタＰ４，Ｐ５のみをＩ／Ｏセルで使用する酸化膜圧の厚いトランジスタを使用し、その他は、酸化膜が薄く、トランジスタ周りの寄生抵抗を減らしたシリサイド化されたトランジスタを使用することで、静電気やサージ等から回路を保護することができる。また、ＮＭＯＳトランジスタＮ３においては、サージや静電気等の混入時に、電流が集中することによるトランジスタの劣化や破壊を防ぐことができる。更に、ＮＭＯＳトランジスタＮ１２もシリサイド化せず、酸化膜圧の厚いトランジスタを使用することで、ＮＭＯＳトランジスタＮ３と同種類のトランジスタを用いたカレントミラー回路となるため、定電流性の精度を上げることができ、サージや静電気等が混入したときに、ＮＭＯＳトランジスタＮ３への電流集中によるトランジスタの劣化や破壊を防止できる。
図２は、ＮＭＯＳトランジスタＮ１〜Ｎ６，Ｎ１２及びＰＭＯＳトランジスタＰ４〜Ｐ６のレイアウト用の回路図を示している。
図２から分かるように、ＮＭＯＳトランジスタＮ１〜Ｎ５，Ｎ１２及びＰＭＯＳトランジスタＰ４，Ｐ５は、それぞれ複数のトランジスタが並列に配置されて形成されている。ＰＭＯＳトランジスタＰ４は、ＮＭＯＳトランジスタＮ１を形成するトランジスタの数とＮＭＯＳトランジスタＮ４を形成するトランジスタの数を加算した数のＰＭＯＳトランジスタで形成され、ＰＭＯＳトランジスタＰ５は、ＮＭＯＳトランジスタＮ２を形成するトランジスタの数とＮＭＯＳトランジスタＮ５を形成するトランジスタの数を加算した数のＰＭＯＳトランジスタで形成されている。また、ＮＭＯＳトランジスタＮ３は、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ４，Ｎ５を形成する各トランジスタの総数と同じ数のＮＭＯＳトランジスタで形成されている。このようにした理由は、ＮＭＯＳトランジスタＮ１〜Ｎ５及びＰＭＯＳトランジスタＰ４，Ｐ５が、第１出力端子ＯＵＴ１及び第２出力端子ＯＵＴ２からのサージや静電気等が、第１電源電圧ＧＮＤや第２電源電圧ＶＣＣ１に抜ける経路として働くためである。
ＮＭＯＳトランジスタＮ１〜Ｎ３に関しては、通常、差動出力回路１として、数ｍＡの電流を流すことができるトランジスタサイズにそれぞれする必要がある。ＮＭＯＳトランジスタＮ１〜Ｎ５及びＰＭＯＳトランジスタＰ４，Ｐ５は、サージや静電気等が抜ける経路として、並列に配置したトランジスタの一部に、高電圧、高電流が集中しないよう、分散しやすいような構成にしている。また、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ４，Ｎ５及びＰＭＯＳトランジスタＰ４，Ｐ５は、第１出力端子ＯＵＴ１又は第２出力端子ＯＵＴ２のいずれかに接続されるため、サージや静電気等が直接混入されるため、それぞれドレイン面積を広くし、更にＮＭＯＳトランジスタＮ３についても、同様にドレイン面積を広くしている。
図３は、図２の回路を具体的にレイアウトした例を示した図である。
図３において、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ４，Ｎ５を構成する各トランジスタは、すべて同じ極性で同じサイズで同じ種類のものであり、並列に形成され、ペア性がとれるようにトランジスタを並べる順番を変えて配置している。これは、製造上のばらつきに対して、トランジスタのマッチング精度を良くするだけでなく第１出力端子ＯＵＴ１と第２出力端子ＯＵＴ２の周辺の寄生素子のマッチング精度も良くなることにより、第１出力端子ＯＵＴ１と第２出力端子ＯＵＴ２から、信号波形の誤差が小さい高品質の差動波形を得ることができる。
また、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ４，Ｎ５がサージや静電気等を通す経路となる働きを行い、レイアウト上、同形状で同サイズのトランジスタで配置されるため、サージや静電気等を均等に分散させることができる。
また、トランジスタサイズにおいて、サージや静電気等による破壊防止を満足するサイズを基準にして、まず、ＮＭＯＳトランジスタＮ１及びＮ２のサイズを、動作時の電流を許容することができるサイズやスイッチングノイズの大きさを考慮して決定し、次に、余った領域に収まるようにＮＭＯＳトランジスタＮ４及びＮ５のサイズを決定するようにすればよい。
同様に、ＮＭＯＳトランジスタＮ３を構成する各トランジスタにおいても、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ４，Ｎ５と、レイアウト上、同形状の各トランジスタを並列に配置することで、サージや静電気等による電流を、第１電源電圧ＧＮＤに対して均等に分散させることができる。また、ＮＭＯＳトランジスタＮ３とＮ１２は、カレントミラー回路を形成していることからペア性を考慮して配置しており、ＮＭＯＳトランジスタＮ３に流れる電流が、ＮＭＯＳトランジスタＮ１２とのトランジスタサイズ比に、より近い電流値になるようにすることができる。
同様に、ＰＭＯＳトランジスタＰ４とＰ５を構成する各トランジスタは、すべて同じ極性で同じサイズで同じ種類のものであり、並列に形成され、ペア性がとれるようにトランジスタを並べる順番を変えて配置している。これは、製造上のばらつき対して、トランジスタのマッチング精度を良くするだけでなく、第１出力端子ＯＵＴ１と第２出力端子ＯＵＴ２の周辺の寄生素子のマッチング精度も良くなることにより、第１出力端子ＯＵＴ１と第２出力端子ＯＵＴ２から、信号波形の誤差が小さい高品質の差動波形を得ることができる。
また、差動出力回路１が作動しているときは、ＰＭＯＳトランジスタＰ４及びＰ５は動作せず、サージや静電気等が混入したときに、ＰＭＯＳトランジスタＰ４及びＰ５がサージや静電気等を通す経路となる働きを行い、レイアウト上、同形状で同サイズのトランジスタで配置されるため、サージや静電気等を均等に分散させることができる。また、トランジスタサイズにおいて、サージや静電気等による破壊防止を満足するサイズを基準にして、ＰＭＯＳトランジスタＰ４及びＰ５のサイズを考えればよい。
ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ４，Ｎ５の周囲は、各トランジスタの極性と反対の極性のＰ＋フィールドで囲まれており、ＰＭＯＳトランジスタＰ４，Ｐ５の周囲は、各トランジスタの極性と反対の極性のＮ＋フィールドで囲まれている。このようにすることにより、サージや静電気等が印加されたときに、ダイオードとして機能させることを目的としており、トランジスタ内フィールドから等距離で囲むようにしている。特に、シリサイド化されたトランジスタを使用した高速化へ向けた微細化プロセスに対して、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ４，Ｎ５及びＰＭＯＳトランジスタＰ４，Ｐ５に、シリサイド化せずに一般的にＩ／Ｏセル内でサージや静電気放電破壊防止用の保護トランジスタとして使用される酸化膜圧の厚いトランジスタを使用する。このようにすることで、サージや静電気等が混入した場合において、該サージや静電気等が、トランジスタ周囲に設けた、トランジスタの極性とは反対の極性の拡散へ抜けやすくすることができる。
また、図３では、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ４，Ｎ５、ＰＭＯＳトランジスタＰ４，Ｐ５、第１出力端子ＯＵＴ１をなすパッド及び第２出力端子ＯＵＴ２をなすパッドが、レイアウト上、１つのＩ／Ｏセルの形状をなしている。このため、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ４，Ｎ５、ＰＭＯＳトランジスタＰ４，Ｐ５、並びに第１出力端子ＯＵＴ１及び第２出力端子ＯＵＴ２をなす各パッドからなるＩ／Ｏセル形状部１１を、集積回路におけるＩ／Ｏセル領域に設けることによって半導体チップの面積効率を向上させることができる。また、第１出力端子ＯＵＴ１及び第２出力端子ＯＵＴ２をなす各パッドと、差動出力回路１内の差動対をなすＮＭＯＳトランジスタＮ１，Ｎ２との距離を短くすることができ、配線抵抗を小さくすることができると同時に配線抵抗による寄生素子を小さくすることができるため、高速化を図ることができる。
一般的な集積回路においては、Ｉ／Ｏセルは、レイアウト上、集積回路内部の回路の周囲を囲むように配置され、Ｉ／Ｏセル用の正側電源電圧及び負側電源電圧の配線がＩ／Ｏセルを横切るかたちで、集積回路の内部回路の周囲を囲むように配線されている。このため、Ｉ／Ｏセル領域に、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ４，Ｎ５、ＰＭＯＳトランジスタＰ４，Ｐ５、並びに第１出力端子ＯＵＴ１及び第２出力端子ＯＵＴ２をなす各パッドをＩ／Ｏセル構成でレイアウトすることは、正側電源電圧及び負側電源電圧の配線領域を有効活用することができ、チップ面積を小さくすることができる。
なお、ＮＭＯＳトランジスタＮ６はＮＭＯＳトランジスタＮ４及びＮ５の各ゲート電圧を固定にするためのトランジスタであり、ＰＭＯＳトランジスタＰ６はＰＭＯＳトランジスタＰ４及びＰ５の各ゲート電圧を固定にするためのトランジスタである。このことから、図３では、図２のＮＭＯＳトランジスタＮ６及びＰＭＯＳトランジスタＰ６を記載していないが、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ４，Ｎ５やＰＭＯＳトランジスタＰ４，Ｐ５のトランジスタサイズよりも小さくしてよく、集積回路の内部回路と同種類のトランジスタでよいため、図３のＩ／Ｏセル形状内又は集積回路の内部回路に配置しても問題ない。
ここで、カレントミラー回路を形成するＮＭＯＳトランジスタＮ３，Ｎ１２を含めて、レイアウト上１つのＩ／Ｏセルの形状をなすようにしてもよく、このようにした場合、図３は図４のようになる。
図４のように、ＮＭＯＳトランジスタＮ３，Ｎ１２を図３のＩ／Ｏセル形状部１１に取り込むことで、差動出力回路１において、レイアウト上、演算増幅器ＡＭＰ、ＮＭＯＳトランジスタＮ３，Ｎ１１，Ｎ１２、ＰＭＯＳトランジスタＰ１１，Ｐ１２及び抵抗Ｒ３からなる定電流回路２や入力制御回路４との分離を簡単に行うことができ、容易にレイアウト用のフロアープランを作成することができる。また、ＮＭＯＳトランジスタＮ３，Ｎ１２を図３のＩ／Ｏセル形状部１１に取り込むことで、レイアウト上の制約から、集積回路において内部回路とＩ／Ｏセル領域の距離がある程度必要になった場合でも、長くなる配線がＰＭＯＳトランジスタＰ１２からＮＭＯＳトランジスタＮ１１へ電流を供給する経路であるため、トランジスタのゲートへ配線するようなインピーダンスが高い配線と比較して、細心の注意を払う必要はなくなる。
このように、差動出力回路１がＣＭＬ回路を構成する場合は、差動対をなすＮＭＯＳトランジスタＮ１と並列にＮＭＯＳトランジスタＮ４を、差動対をなすＮＭＯＳトランジスタＮ２と並列にＮＭＯＳトランジスタＮ５をそれぞれ接続すると共に、ＮＭＯＳトランジスタＮ４及びＮ５の各ゲートを、第２電源電圧ＶＣＣ１にゲートが接続されたＮＭＯＳトランジスタＮ６を介して第１電源電圧ＧＮＤに接続し、第２電源電圧ＶＣＣ１と第１出力端子ＯＵＴ１との間にＰＭＯＳトランジスタＰ４を、第２電源電圧ＶＣＣ１と第２出力端子ＯＵＴ２との間にＰＭＯＳトランジスタＰ５をそれぞれ接続し、ＰＭＯＳトランジスタＰ４及びＰ５の各ゲートを、第１電源電圧ＧＮＤにゲートが接続されたＰＭＯＳトランジスタＰ６を介して第２電源電圧ＶＣＣ１に接続するようにした。このことから、サージや静電気放電等による不具合を防止することができると共に、差動出力信号の高速化と品質の向上を図ることができ、更に小面積化を図ることができる。
一方、図１では、ＣＭＬ回路を使用した場合を例にして示したが、ＬＶＤＳ回路を使用した場合は図５のようになる。なお、図５では、図１と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
図５における図１との相違点は、図１の保護回路３にＰＭＯＳトランジスタＰ１〜Ｐ３を追加し、ＰＭＯＳトランジスタＰ４及びＰ５の各ソースをＰＭＯＳトランジスタＰ３を介して第２電源電圧ＶＣＣ１に接続したことにあり、これに伴って、図１の定電流回路２を定電流回路２ａにし、図１の保護回路３を保護回路３ａにし、図１の差動出力回路１を差動出力回路１ａにした。なお、図５では、第１電源電圧ＧＮＤは、所定の負側電源電圧であり接地電圧である場合を例にして示している。
図５において、差動出力回路１ａは、入力端ＩＮに入力された論理信号からなる入力信号Ｓｉから相反する信号レベルである１対の差動出力信号Ｓｏ１，Ｓｏ２を生成して対応する出力端子ＯＵＴ１，ＯＵＴ２から出力する。
差動出力回路１ａは、差動対をなすＮＭＯＳトランジスタＮ１，Ｎ２と、差動対をなすＰＭＯＳトランジスタＰ１，Ｐ２と、ＮＭＯＳトランジスタＮ１，Ｎ２に所定の定電流をそれぞれ供給すると共にＰＭＯＳトランジスタＰ１，Ｐ２に所定の定電流をそれぞれ供給する定電流回路２ａと、サージや静電気等から回路を保護する保護回路３ａと、入力制御回路４とを備えている。
定電流回路２ａは、演算増幅器ＡＭＰ、ＮＭＯＳトランジスタＮ３，Ｎ１１，Ｎ１２、ＰＭＯＳトランジスタＰ３，Ｐ１１，Ｐ１２、抵抗Ｒ３及びコンデンサＣ１，Ｃ２で構成されており、ＰＭＯＳトランジスタＰ３、Ｐ１１及びＰ１２、並びにＮＭＯＳトランジスタＮ３及びＮ１２はそれぞれカレントミラー回路を形成している。なお、ＮＭＯＳトランジスタＮ３及びＮ１２は第１カレントミラー回路を形成し、ＰＭＯＳトランジスタＰ３、Ｐ１１及びＰ１２は第２カレントミラー回路を形成している。
保護回路３ａは、ＮＭＯＳトランジスタＮ４〜Ｎ６及びＰＭＯＳトランジスタＰ４〜Ｐ６で構成され、図５の場合、ＮＭＯＳトランジスタＮ１，Ｎ２、ＰＭＯＳトランジスタＰ１，Ｐ２、定電流回路２ａ、保護回路３ａ及び入力制御回路４は１つのＩＣに集積されている。なお、ＰＭＯＳトランジスタＰ１は第３トランジスタを、ＰＭＯＳトランジスタＰ２は第４トランジスタを、ＰＭＯＳトランジスタＰ３は第１３トランジスタを、ＰＭＯＳトランジスタＰ１１は第１４トランジスタを、ＰＭＯＳトランジスタＰ１２は第１５トランジスタをそれぞれなす。
ＰＭＯＳトランジスタＰ３のゲートは、ＰＭＯＳトランジスタＰ１１とＰ１２の各ゲートの接続部に接続され、該接続部と第２電源電圧ＶＣＣ１との間にはコンデンサＣ２が接続されている。ＰＭＯＳトランジスタＰ３のソースは第２電源電圧ＶＣＣ１に接続され、ＰＭＯＳトランジスタＰ３のドレインと第１出力端子ＯＵＴ１との間にはＰＭＯＳトランジスタＰ１及びＰ４が並列に接続され、ＰＭＯＳトランジスタＰ３のドレインと第２出力端子ＯＵＴ２との間にはＰＭＯＳトランジスタＰ２及びＰ５が並列に接続されている。ＰＭＯＳトランジスタＰ４及びＰ５の各ゲートは接続され、該接続部と第２電源電圧ＶＣＣ１との間にＰＭＯＳトランジスタＰ６が接続され、ＰＭＯＳトランジスタＰ６のゲートは第１電源電圧ＧＮＤに接続されている。また、ＰＭＯＳトランジスタＰ１のゲートには、入力制御回路４からの信号Ｓｉ１が入力され、ＰＭＯＳトランジスタＰ２のゲートには、入力制御回路４からの信号Ｓｉ２が入力されている。なお、第１出力端子ＯＵＴ１と第２出力端子ＯＵＴ２との間には抵抗Ｒ４が外付けされている。
このような構成において、差動対をなすＮＭＯＳトランジスタＮ１及びＮ２は、入力制御回路４からの反転信号Ｓｉ１及び正転信号Ｓｉ２によって動作を行い、差動対をなすＰＭＯＳトランジスタＰ１及びＰ２は、入力制御回路４からの反転信号Ｓｉ１及び正転信号Ｓｉ２によって動作を行う。なお、ＮＭＯＳトランジスタＮ１及びＮ２は第１差動対を、ＰＭＯＳトランジスタＰ１及びＰ２は第２差動対をそれぞれなす。ＮＭＯＳトランジスタＮ３と、ＰＭＯＳトランジスタＰ３に流れる電流は、同じ電流になるように設定され、差動対をなすＮＭＯＳトランジスタＮ１，Ｎ２、同じく差動対をなすＰＭＯＳトランジスタＰ１，Ｐ２の各動作によって抵抗Ｒ４に電流が流れることで、差動出力信号の振幅が発生する。
通常、抵抗Ｒ４を用いて、ＮＭＯＳトランジスタＮ１，Ｎ２及びＰＭＯＳトランジスタＰ１，Ｐ２には、ＮＭＯＳトランジスタＮ３及びＰＭＯＳトランジスタＰ３に流れる電流と同じ値の電流が流れようとして、ＮＭＯＳトランジスタＮ１に流れるときはＰＭＯＳトランジスタＰ２に流れ、ＮＭＯＳトランジスタＮ２に流れるときはＰＭＯＳトランジスタＰ１に流れる。ＮＭＯＳトランジスタＮ１とＮ２が同時にオンしてそれぞれ電流が流れることはなく、ＰＭＯＳトランジスタＰ１とＰ２が同時にオンしてそれぞれ電流が流れることはない。
なお、図５の各ＭＯＳトランジスタの極性を変えて、第１電源電圧を所定の正側電源電圧にし、第２電源電圧を所定の負側電源電圧になるようにしてもよい。また、図５では、ＮＭＯＳトランジスタＮ１のゲートとＰＭＯＳトランジスタＰ１のゲートを接続し、ＮＭＯＳトランジスタＮ２のゲートとＰＭＯＳトランジスタＰ２のゲートを接続して、該各接続部は入力制御回路４に接続していたが、ＮＭＯＳトランジスタＮ１，Ｎ２及びＰＭＯＳトランジスタＰ１，Ｐ２の各ゲートを入力制御回路４から分離して接続するようにしてもよい。また、ＮＭＯＳトランジスタＮ３及びＰＭＯＳトランジスタＰ３は、どちらか片方だけカレントミラー回路を構成するようにしてもよい。
ＮＭＯＳトランジスタＮ４及びＮ５は、差動出力回路１が通常の動作をしているときは動作せず、静電気が混入したとき等の異常時のみ動作する。このことから、ＮＭＯＳトランジスタＮ４及びＮ５の各ゲートを第１電源電圧ＧＮＤに接続するようにしてもよいが、図５では、通常動作時はＮＭＯＳトランジスタＮ６をオンさせて、ＮＭＯＳトランジスタＮ４及びＮ５の各ゲート電圧が第１電源電圧ＧＮＤ付近になるようにしている。このようにすることにより、第１出力端子ＯＵＴ１と第１電源電圧ＧＮＤとの間、及び／又は第２出力端子ＯＵＴ２と第１電源電圧ＧＮＤとの間に静電気混入時に、ＮＭＯＳトランジスタＮ６のオン抵抗によって、ＮＭＯＳトランジスタＮ４及びＮ５の各ゲート電圧がＮＭＯＳトランジスタＮ４及びＮ５のソースよりも遅れてソース電圧に近づく。このため、静電気混入時にＮＭＯＳトランジスタＮ４、及び／又はＮ５がオンする場合がある。
また、ＮＭＯＳトランジスタＮ３においても静電気混入時にオンする場合があることから、静電気混入時に、第１出力端子ＯＵＴ１と第１電源電圧ＧＮＤとの間及び／又は第２出力端子ＯＵＴ２と第１電源電圧ＧＮＤとの間に静電気等が混入した場合、ＮＭＯＳトランジスタＮ４及び／又はＮ５による電流パスが形成される場合があり、ＮＭＯＳトランジスタＮ４及びＮ５の各ゲートを第１電源電圧ＧＮＤに接続した場合よりもこのような静電気等によるノイズの影響を受ける可能性を低減させることができる。通常動作時に、電源立ち上がり時間、立ち下がり時間等の遅れによって、ＮＭＯＳトランジスタＮ６がオフする場合、ＮＭＯＳトランジスタＮ４及びＮ５の各ゲートがハイインピーダンス状態になり、ＮＭＯＳトランジスタＮ４とＮ５による電流パスが形成される場合が気になる場合は、ＮＭＯＳトランジスタＮ６の代わりに、ＮＭＯＳトランジスタＮ４とＮ５の各ゲートと第１電源電圧ＧＮＤとの間に抵抗を使用してもよい。
同様に、ＰＭＯＳトランジスタＰ４及びＰ５は、差動出力回路１が通常の動作をしているときは動作せず、静電気が混入したとき等の異常時のみ動作する。このことから、ＰＭＯＳトランジスタＰ４及びＰ５の各ゲートを第２電源電圧ＶＣＣ１に接続するようにしてもよいが、図５では、通常動作時はＰＭＯＳトランジスタＰ６をオンさせて、ＰＭＯＳトランジスタＰ４及びＰ５の各ゲート電圧が第２電源電圧ＶＣＣ１付近になるようにしている。このようにすることにより、第１出力端子ＯＵＴ１と第２電源電圧ＶＣＣ１との間、及び／又は第２出力端子ＯＵＴ２と第２電源電圧ＶＣＣ１との間に静電気混入時に、ＰＭＯＳトランジスタＰ６のオン抵抗によって、ＰＭＯＳトランジスタＰ４及びＰ５の各ゲート電圧がＰＭＯＳトランジスタＰ４及びＰ５のソースよりも遅れてソース電圧に近づく。このため、静電気混入時にＰＭＯＳトランジスタＰ４及び／又はＰ５がオンする場合がある。
また、ＰＭＯＳトランジスタＰ３においても静電気混入時にオンする場合があることから、静電気混入時に、第１出力端子ＯＵＴ１と第２電源電圧ＶＣＣ１との間及び／又は第２出力端子ＯＵＴ２と第２電源電圧ＶＣＣ１との間に静電気等が混入した場合、ＰＭＯＳトランジスタＰ４及び／又はＰ５による電流パスが形成される場合があり、ＰＭＯＳトランジスタＰ４及びＰ５の各ゲートを第２電源電圧ＶＣＣ１に接続した場合よりもこのような静電気等によるノイズの影響を受ける可能性を低減させることができる。通常動作時に、電源の立ち上がり時間、立ち下がり時間等の遅れによって、ＰＭＯＳトランジスタＰ６がオフする場合、ＰＭＯＳトランジスタＰ４及びＰ５の各ゲートがハイインピーダンス状態になり、ＰＭＯＳトランジスタＰ４とＰ５による電流パスが形成される場合が気になる場合は、ＰＭＯＳトランジスタＰ６の代わりに、ＰＭＯＳトランジスタＰ４とＰ５の各ゲートと第２電源電圧ＶＣＣ１との間に抵抗を使用してもよい。
第１出力端子ＯＵＴ１と第２電源電圧ＶＣＣ１との間に静電気やサージ等が混入すると、該静電気やサージ等は、第１出力端子ＯＵＴ１からＰＭＯＳトランジスタＰ１及びＰ４の並列回路とＰＭＯＳトランジスタＰ３を介して第２電源電圧ＶＣＣ１へ流れることから、ＰＭＯＳトランジスタＰ１に係る静電気やサージ等を低減することができ、第１出力端子ＯＵＴ１に接続されたＰＭＯＳトランジスタＰ１を静電気やサージ等から保護することができる。同様に、第２出力端子ＯＵＴ２と第２電源電圧ＶＣＣ１との間に静電気やサージ等が混入すると、該静電気やサージ等は、第２出力端子ＯＵＴ２からＰＭＯＳトランジスタＰ２及びＰ５の並列回路とＰＭＯＳトランジスタＰ３を介して第２電源電圧ＶＣＣ１へ流れることから、ＰＭＯＳトランジスタＰ２に係る静電気やサージ等を低減することができ、第２出力端子ＯＵＴ２に接続されたＰＭＯＳトランジスタＰ２を静電気やサージ等から保護することができる。
また、第１出力端子ＯＵＴ１と第１電源電圧ＧＮＤとの間に静電気やサージ等が混入すると、該静電気やサージ等は、第１出力端子ＯＵＴ１からＮＭＯＳトランジスタＮ１及びＮ４の並列回路とＮＭＯＳトランジスタＮ３を介して第１電源電圧ＧＮＤへ流れることから、ＮＭＯＳトランジスタＮ１に係る静電気やサージ等を低減することができ、第１出力端子ＯＵＴ１に接続されたＮＭＯＳトランジスタＮ１を静電気やサージ等から保護することができる。同様に、第２出力端子ＯＵＴ２と第１電源電圧ＧＮＤとの間に静電気やサージ等が混入すると、該静電気やサージ等は、第２出力端子ＯＵＴ２からＮＭＯＳトランジスタＮ２及びＮ５の並列回路とＮＭＯＳトランジスタＮ３を介して第１電源電圧ＧＮＤへ流れることから、ＮＭＯＳトランジスタＮ２に係る静電気やサージ等を低減することができ、第２出力端子ＯＵＴ２に接続されたＮＭＯＳトランジスタＮ２を静電気やサージ等から保護することができる。
このように、差動出力回路１の各出力端子ＯＵＴ１，ＯＵＴ２にＩ／Ｏセルを設ける必要がないため、回路面積を小さくすることができ、差動出力回路用のＩ／Ｏセルの開発が不要になる。また、サージや静電気等に対しては、ＮＭＯＳトランジスタＮ１〜Ｎ５及びＰＭＯＳトランジスタＰ１〜Ｐ５がサージや静電気等が抜ける経路として働くため、Ｉ／Ｏセルによるスピード劣化や、Ｉ／Ｏセル内寄生素子によるスピード劣化を低減することができる。また、第１出力端子ＯＵＴ１及び第２出力端子ＯＵＴ２には、Ｉ／Ｏセルが接続されないことから、第１出力端子ＯＵＴ１及び第２出力端子ＯＵＴ２からの差動出力間での、Ｉ／Ｏセル内回路や素子とＩ／Ｏセル内の寄生素子の製造上のばらつきによる差動出力波形の誤差を低減することができる。
一方、高速化、高集積化へ向けたシリサイド化されたトランジスタを使用した微細化プロセスに対しても、差動出力回路１ａにおいて、ＮＭＯＳトランジスタＮ１〜Ｎ５及びＰＭＯＳトランジスタＰ１〜Ｐ５のみをＩ／Ｏセルで使用する酸化膜圧の厚いトランジスタを使用し、その他は、酸化膜が薄く、トランジスタ周りの寄生抵抗を減らしたシリサイド化されたトランジスタを使用することで、静電気やサージ等から回路を保護することができる。また、ＮＭＯＳトランジスタＮ３及び／又はＰＭＯＳトランジスタＰ３においては、サージや静電気等の混入時に、電流が集中することによるトランジスタの劣化や破壊を防ぐことができる。更に、ＮＭＯＳトランジスタＮ１２及びＰＭＯＳトランジスタＰ１１，Ｐ１２もシリサイド化せず、酸化膜圧の厚いトランジスタを使用することで、同種類のトランジスタを用いたカレントミラー回路となるため、定電流性の精度を上げることができ、サージや静電気等が混入したときに、ＮＭＯＳトランジスタＮ３及び／又はＰＭＯＳトランジスタＰ３に高電流が集中することによるトランジスタの劣化や破壊を防止できる。
図６は、ＮＭＯＳトランジスタＮ１〜Ｎ６，Ｎ１２及びＰＭＯＳトランジスタＰ１〜Ｐ６，Ｐ１１のレイアウト用の回路図を示している。
図６から分かるように、ＮＭＯＳトランジスタＮ１〜Ｎ５，Ｎ１２及びＰＭＯＳトランジスタＰ１〜Ｐ５，Ｐ１１は、それぞれ複数のトランジスタが並列に配置されて形成されている。ＰＭＯＳトランジスタＰ３は、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ４，Ｐ５を形成する各トランジスタの総数と同じ数のＰＭＯＳトランジスタで形成されている。また、ＮＭＯＳトランジスタＮ３は、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ４，Ｎ５を形成する各トランジスタの総数と同じ数のＮＭＯＳトランジスタで形成されている。このようにした理由は、ＮＭＯＳトランジスタＮ１〜Ｎ５及びＰＭＯＳトランジスタＰ１〜Ｐ５が、第１出力端子ＯＵＴ１及び第２出力端子ＯＵＴ２からのサージや静電気等が、第１電源電圧ＧＮＤや第２電源電圧ＶＣＣ１に抜ける経路として働くためである。
ＰＭＯＳトランジスタＰ１〜Ｐ３及びＮＭＯＳトランジスタＮ１〜Ｎ３に関しては、通常、差動出力回路１ａとして、数ｍＡの電流を流すことができるトランジスタサイズにそれぞれする必要がある。ＮＭＯＳトランジスタＮ１〜Ｎ５及びＰＭＯＳトランジスタＰ１〜Ｐ５は、サージや静電気等が抜ける経路として、並列に配置したトランジスタの一部に、高電圧、高電流が集中しないよう、分散しやすいような構成にしている。また、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ４，Ｎ５及びＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ４，Ｐ５は、第１出力端子ＯＵＴ１又は第２出力端子ＯＵＴ２のいずれかに接続されるため、サージや静電気等が直接混入されるため、それぞれドレイン面積を広くし、更にＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３についても、同様にドレイン面積を広くしている。
図７は、図６の回路を具体的にレイアウトした例を示した図である。
図７において、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ４，Ｎ５を構成する各トランジスタは、すべて同じ極性で同じサイズで同じ種類のものであり、並列に形成され、ペア性がとれるようにトランジスタを並べる順番を変えて配置している。これは、製造上のばらつきに対して、トランジスタのマッチング精度を良くするだけでなく、第１出力端子ＯＵＴ１と第２出力端子ＯＵＴ２の周辺の寄生素子のマッチング精度も良くなることにより、第１出力端子ＯＵＴ１と第２出力端子ＯＵＴ２から、信号波形の誤差が小さい高品質の差動波形を得ることができる。
また、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ４，Ｎ５がサージや静電気を通す経路となる働きを行い、レイアウト上、同形状で同サイズのトランジスタで配置されるため、サージや静電気等を均等に分散させることができる。
また、トランジスタサイズにおいて、サージや静電気等による破壊防止を満足するサイズを基準にして、まず、ＮＭＯＳトランジスタＮ１及びＮ２のサイズを、動作時の電流を許容することができるサイズやスイッチングノイズの大きさを考慮して決定し、次に、余った領域に収まるようにＮＭＯＳトランジスタＮ４及びＮ５のサイズを決定するようにすればよい。
ＮＭＯＳトランジスタＮ３を構成する各トランジスタにおいても、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ４，Ｎ５と、レイアウト上、同形状の各トランジスタを並列に配置することで、サージや静電気等による電流を、第１電源電圧ＧＮＤに対して均等に分散させることができる。また、ＮＭＯＳトランジスタＮ３とＮ１２は、カレントミラー回路を形成していることからペア性を考慮して配置しており、ＮＭＯＳトランジスタＮ３に流れる電流が、ＮＭＯＳトランジスタＮ１２とのトランジスタサイズ比に、より近い電流値になるようにすることができる。
同様に、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ４，Ｐ５を構成する各トランジスタは、すべて同じ極性で同じサイズで同じ種類のものであり、並列に形成され、ペア性がとれるようにトランジスタを並べる順番を変えて配置している。これは、製造上のばらつきに対して、トランジスタのマッチング精度を良くするだけでなく、第１出力端子ＯＵＴ１と第２出力端子ＯＵＴ２の周辺の寄生素子のマッチング精度も良くなることにより、第１出力端子ＯＵＴ１と第２出力端子ＯＵＴ２から、信号波形の誤差が小さい高品質の差動波形を得ることができる。
また、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ４，Ｐ５がサージや静電気を通す経路となる働きを行い、レイアウト上、同形状で同サイズのトランジスタで配置されるため、サージや静電気等を均等に分散させることができる。
同様に、ＰＭＯＳトランジスタＰ３においても、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ４及びＰ５とレイアウト上、同形状のトランジスタを並列に配置することで、サージや静電気による電流集中を均等に分散させることができる。
また、トランジスタサイズにおいて、サージや静電気等による破壊防止を満足するサイズを基準にして、まず、ＰＭＯＳトランジスタＰ１及びＰ２のサイズを、動作時の電流を許容することができるサイズやスイッチングノイズの大きさを考慮して決定し、次に、余った領域に収まるようにＰＭＯＳトランジスタＰ４及びＰ５のサイズを決定するようにすればよい。
ＰＭＯＳトランジスタＰ３を構成する各トランジスタにおいても、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ４，Ｐ５と、レイアウト上、同形状の各トランジスタを並列に配置することで、サージや静電気等による電流を、第２電源電圧ＶＣＣ１に対して均等に分散させることができる。また、ＰＭＯＳトランジスタＰ３とＰ１１，Ｐ１２は、カレントミラー回路を形成していることからペア性を考慮して配置しており、ＰＭＯＳトランジスタＰ３に流れる電流が、ＰＭＯＳトランジスタＰ１１，１２とのトランジスタサイズ比に、より近い電流値になるようにすることができる。
また、差動出力回路１ａが作動しているときに、ＮＭＯＳトランジスタＮ４，Ｎ５及びＰＭＯＳトランジスタＰ４，Ｐ５は動作せず、サージや静電気等が混入したときに、ＮＭＯＳトランジスタＮ４，Ｎ５及びＰＭＯＳトランジスタＰ４，Ｐ５がサージや静電気等を通す経路となる働きを行い、レイアウト上、同形状で同サイズのトランジスタで配置されるため、サージや静電気等を均等に分散させることができる。また、トランジスタサイズにおいて、サージや静電気等による破壊防止を満足するサイズを基準にして、ＮＭＯＳトランジスタＮ４，Ｎ５及びＰＭＯＳトランジスタＰ４，Ｐ５のサイズを考えればよい。
ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ４，Ｎ５の周囲は、各トランジスタの極性と反対の極性のＰ＋フィールドで囲まれており、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ４，Ｐ５の周囲は、各トランジスタの極性と反対の極性のＮ＋フィールドで囲まれている。このようにすることにより、サージや静電気等が印加されたときに、ダイオードとして機能させることを目的としており、トランジスタ内フィールドから等距離で囲むようにしている。特に、シリサイド化されたトランジスタを使用した高速化へ向けた微細化プロセスに対して、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ４，Ｎ５及びＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ４，Ｐ５に、シリサイド化せずに一般的にＩ／Ｏセル内でサージや静電気放電破壊防止用の保護トランジスタとして使用される酸化膜圧の厚いトランジスタを使用する。このようにすることで、サージや静電気等が混入した場合において、該サージや静電気等がトランジスタ周囲に設けた、トランジスタの極性とは反対の極性の拡散へ抜けやすくすることができる。
また、図７では、ＮＭＯＳトランジスタＮ１〜Ｎ５，Ｎ１２、ＰＭＯＳトランジスタＰ１〜Ｐ５，Ｐ１１，Ｐ１２、第１出力端子ＯＵＴ１をなすパッド及び第２出力端子ＯＵＴ２をなすパッドが、レイアウト上、１つのＩ／Ｏセルの形状をなしている。このため、ＮＭＯＳトランジスタＮ１〜Ｎ５，Ｎ１２、ＰＭＯＳトランジスタＰ１〜Ｐ５，Ｐ１１，Ｐ１２、並びに第１出力端子ＯＵＴ１及び第２出力端子ＯＵＴ２をなす各パッドからなるＩ／Ｏセル形状部１１ａを、集積回路におけるＩ／Ｏセル領域に設けることによって半導体チップの面積効率を向上させることができる。また、第１出力端子ＯＵＴ１及び第２出力端子ＯＵＴ２をなす各パッドと、差動出力回路１内の差動対をなすＮＭＯＳトランジスタＮ１，Ｎ２との距離、第１出力端子ＯＵＴ１及び第２出力端子ＯＵＴ２をなす各パッドと、差動出力回路１内の差動対をなすＰＭＯＳトランジスタＰ１，Ｐ２との距離を短くすることができ、配線抵抗を小さくすることができると同時に配線抵抗による寄生素子を小さくすることができるため、高速化を図ることができる。
一般的な集積回路においては、Ｉ／Ｏセルは、レイアウト上、集積回路内部の回路の周囲を囲むように配置され、Ｉ／Ｏセル用の正側電源電圧及び負側電源電圧の配線がＩ／Ｏセルを横切るかたちで、集積回路の内部回路の周囲を囲むように配線されている。このため、Ｉ／Ｏセル領域に、ＮＭＯＳトランジスタＮ１〜Ｎ５，Ｎ１２、ＰＭＯＳトランジスタＰ１〜Ｐ５，Ｐ１１，Ｐ１２、並びに第１出力端子ＯＵＴ１及び第２出力端子ＯＵＴ２をなす各パッドをＩ／Ｏセル構成でレイアウトすることは、正側電源電圧及び負側電源電圧の配線領域を有効活用することができ、チップ面積を小さくすることができる。
なお、ＮＭＯＳトランジスタＮ６はＮＭＯＳトランジスタＮ４及びＮ５の各ゲート電圧を固定にするためのトランジスタであり、ＰＭＯＳトランジスタＰ６はＰＭＯＳトランジスタＰ４及びＰ５の各ゲート電圧を固定にするためのトランジスタである。このことから、図７では、図６のＮＭＯＳトランジスタＮ６及びＰＭＯＳトランジスタＰ６を記載していないが、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ４，Ｎ５やＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ４，Ｐ５のトランジスタサイズよりも小さくしてよく、集積回路の内部回路と同種類のトランジスタでよいため、図７のＩ／Ｏセル形状内又は集積回路の内部回路に配置しても問題ない。
また、図７において、カレントミラー回路を構成するＰＭＯＳトランジスタＰ１２を、ＰＭＯＳトランジスタＰ３及びＰ１１を配置した領域にペア性を考慮して配置するようにすればよい。なお、図７では、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ４，Ｎ５の領域内とＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ４，Ｐ５の領域内にそれぞれダミーのトランジスタが形成されているが、これはダミーとしてではなく、トランジスタを容量として機能させることで、差動対をなすトランジスタのスイッチングによる、ドレイン部の変動を抑えることができ、安定した差動出力を得ることができる。
ここで、半導体集積回路において、所定の機能を有する内部回路と該内部回路と外部回路とのインタフェースを行うＩ／Ｏセルを有している場合、通常、該内部回路の周囲にＩ／Ｏセルを配置する。このようなことから、図８で示すように、図３及び図４のＩ／Ｏセル形状部１１又は図７で示したＩ／Ｏセル形状部１１ａを、半導体集積回路におけるＩ／Ｏセル配置領域に形成するようにすればよい。このようにすることにより、Ｉ／Ｏセル形状部１１又は１１ａの両隣に第１電源電圧ＧＮＤ用のＩ／Ｏセル及び第２電源電圧用ＶＣＣ１のＩ／Ｏセルを配置することにより、周辺のデジタル回路出力用のＩ／Ｏセルが動作したことによって生じる差動出力回路の電源変動を低減させることができる。また、差動出力回路の電源安定用のバイパスコンデンサを削除することができる。また、外部の部品の小型化を図ることができる。
更に、図９で示すように、差動出力回路のＩ／Ｏセル形状部１１又は１１ａの両端に、第１電源電圧ＧＮＤが印加される第１電源電圧入力端子ＰＡＤ１を有する第１電源電圧用Ｉ／Ｏセル２１と、第２電源電圧ＶＣＣ１が印加される第２電源電圧入力端子ＰＡＤ２を有する第２電源電圧用Ｉ／Ｏセル２２とを対応して設けると共に、他のＩ／Ｏセルの電源を第１電源電圧ＧＮＤ及び第２電源電圧ＶＣＣ１と異なる電圧にしてもよい。このようにすることにより、差動出力回路１のＩ／Ｏセル形状部を、他の回路の電源から分離することができると共に、周辺のデジタル回路出力用Ｉ／Ｏセルの電源配線との共通インピーダンスがなくなることよって、周辺のデジタル回路出力用Ｉ／Ｏセルが動作することによる電源変動の影響を抑えることができる。
このように、差動出力回路１がＬＶＤＳ回路を構成する場合は、差動対をなすＮＭＯＳトランジスタＮ１と並列にＮＭＯＳトランジスタＮ４を、差動対をなすＮＭＯＳトランジスタＮ２と並列にＮＭＯＳトランジスタＮ５をそれぞれ接続すると共に、ＮＭＯＳトランジスタＮ４及びＮ５の各ゲートを、第２電源電圧ＶＣＣ１にゲートが接続されたＮＭＯＳトランジスタＮ６を介して第１電源電圧ＧＮＤに接続し、差動対をなすＰＭＯＳトランジスタＰ１と並列にＰＭＯＳトランジスタＰ４を、差動対をなすＰＭＯＳトランジスタＰ２と並列にＰＭＯＳトランジスタＰ５をそれぞれ接続すると共に、ＰＭＯＳトランジスタＰ４及びＰ５の各ゲートを、第１電源電圧ＧＮＤにゲートが接続されたＰＭＯＳトランジスタＰ６を介して第２電源電圧ＶＣＣ２に接続するようにした。このことから、サージや静電気放電による不具合を防止することができると共に、差動出力信号の高速化と品質の向上を図ることができ、更に小面積化を図ることができる。
本発明の第１の実施の形態における差動出力回路の構成例を示した図である。 図１におけるＮＭＯＳトランジスタＮ１〜Ｎ６，Ｎ１２及びＰＭＯＳトランジスタＰ４〜Ｐ６のレイアウト用の回路図である。 図２の回路を具体的にレイアウトした例を示した図である。 図２の回路を具体的にレイアウトした他の例を示した図である。 本発明の第１の実施の形態における差動出力回路の他の構成例を示した図である。 図５におけるＮＭＯＳトランジスタＮ１〜Ｎ６，Ｎ１２及びＰＭＯＳトランジスタＰ１〜Ｐ６，Ｐ１１のレイアウト用の回路図を示している。 図６の回路を具体的にレイアウトした例を示した図である。 図３及び図４のＩ／Ｏセル形状部１１又は図７で示したＩ／Ｏセル形状部１１ａの配置例を示した図である。 図３及び図４のＩ／Ｏセル形状部１１又は図７で示したＩ／Ｏセル形状部１１ａの他の配置例を示した図である。 従来のＣＭＬ回路の例を示した図である。 従来のＣＭＬ回路の他の例を示した図である。 従来のＬＶＤＳ回路の例を示した図である。 図１０のＣＭＬ回路にＩ／Ｏセルを接続した例を示した図である。 図１０のＣＭＬ回路にＩ／Ｏセルを接続した他の例を示した図である。 図１２のＬＶＤＳ回路にＩ／Ｏセルを接続した例を示した図である。 従来の低振幅差動出力回路の回路例を示した図である。
符号の説明
１，１ａ 差動出力回路
２，２ａ 定電流回路
３，３ａ 保護回路
４ 入力制御回路
１１，１１ａ Ｉ／Ｏセル形状部
Ｎ１〜Ｎ６ ＮＭＯＳトランジスタ
Ｐ１〜Ｐ６，Ｐ１１， ＰＭＯＳトランジスタ
Ｒ１，Ｒ２，Ｒ４ 抵抗

Claims (19)

  1. 入力信号に応じて、相反する信号レベルの１対の２値の信号を生成して対応する１対の第１出力端子及び第２出力端子から出力する差動出力回路において、
    前記第１出力端子と所定の第１電源電圧との間に接続され制御電極に対応する前記２値の信号が入力された、差動対を構成する第１トランジスタと、
    前記第２出力端子と所定の第１電源電圧との間に接続され制御電極に対応する前記２値の信号が入力された、前記差動対を構成する第２トランジスタと、
    所定の定電流を生成して前記第１トランジスタ及び第２トランジスタにそれぞれ供給する定電流回路部と、
    前記第１トランジスタ及び第２トランジスタを外部ノイズから保護する保護回路部と、
    を備え、
    前記保護回路部は、
    制御電極に前記第１電源電圧が入力され、前記第１トランジスタと並列に接続された第５トランジスタと、
    制御電極に前記第１電源電圧が入力され、前記第２トランジスタと並列に接続された第６トランジスタと、
    制御電極に所定の第２電源電圧が入力され、該第２電源電圧と前記第１出力端子との間に接続された第８トランジスタと、
    制御電極に前記第２電源電圧が入力され、前記第２電源電圧と前記第２出力端子との間に接続された第９トランジスタと、
    を備えることを特徴とする差動出力回路。
  2. 前記保護回路部は、前記第５トランジスタ及び第６トランジスタの各制御電極の接続部と前記第１電源電圧との間に接続され、制御電極が前記第２電源電圧に接続された第７トランジスタと、前記第８トランジスタ及び第９トランジスタの各制御電極の接続部と前記第２電源電圧との間に接続され、制御電極が前記第１電源電圧に接続された第１０トランジスタとを備えることを特徴とする請求項１記載の差動出力回路。
  3. 前記第１トランジスタ、第２トランジスタ、第５トランジスタ、第６トランジスタ、第８トランジスタ及び第９トランジスタは、それぞれ同サイズ、同形状の複数のトランジスタが並列に接続されて形成されることを特徴とする請求項１又は２記載の差動出力回路。
  4. 前記第１トランジスタ、第２トランジスタ、第５トランジスタ、第６トランジスタ、第８トランジスタ及び第９トランジスタは、第１出力端子をなす第１パッド及び前記第２出力端子をなす第２パッドと共にＩ／Ｏセルの形状をなすように形成されること特徴とする請求項３記載の差動出力回路。
  5. 前記第１トランジスタ、第２トランジスタ、第５トランジスタ及び第６トランジスタは同じ種類のトランジスタであると共に、第８トランジスタ及び第９トランジスタは同じ種類のトランジスタであり、前記第１トランジスタ、第２トランジスタ、第５トランジスタ及び第６トランジスタと、第８トランジスタ及び第９トランジスタは、各トランジスタの極性と相対する極性のフィールドがそれぞれ周囲に形成されることを特徴とする請求項４記載の差動出力回路。
  6. 前記定電流回路部は、前記第１トランジスタ及び第２トランジスタに、生成した前記定電流をそれぞれ供給するカレントミラー回路を形成する第１１トランジスタ及び第１２トランジスタを備え、該第１１トランジスタ及び第１２トランジスタは、それぞれ同サイズ、同形状の複数のトランジスタが並列に接続されて形成されることを特徴とする請求項３記載の差動出力回路。
  7. 前記第１トランジスタ、第２トランジスタ、第５トランジスタ、第６トランジスタ、第８トランジスタ、第９トランジスタ、第１１トランジスタ及び第１２トランジスタは、前記第１出力端子をなす第１パッド及び前記第２出力端子をなす第２パッドと共にＩ／Ｏセルの形状をなすように形成されることを特徴とする請求項６記載の差動出力回路。
  8. 前記第１トランジスタ、第２トランジスタ、第５トランジスタ及び第６トランジスタは同じ種類のトランジスタであり、第８トランジスタ及び第９トランジスタは同じ種類のトランジスタであり、第１１トランジスタ及び第１２トランジスタは同じ種類のトランジスタであり、前記第１トランジスタ、第２トランジスタ、第５トランジスタ及び第６トランジスタと、第８トランジスタ及び第９トランジスタと、第１１トランジスタ及び第１２トランジスタは、各トランジスタの極性と相対する極性のフィールドがそれぞれ周囲に形成されることを特徴とする請求項７記載の差動出力回路。
  9. 入力信号に応じて、相反する信号レベルの１対の２値の信号を生成して対応する１対の第１出力端子及び第２出力端子から出力する差動出力回路において、
    前記第１出力端子と所定の第１電源電圧との間に接続され制御電極に対応する前記２値の信号が入力された、第１差動対を構成する第１トランジスタと、
    前記第２出力端子と前記第１電源電圧との間に接続され制御電極に対応する前記２値の信号が入力された、前記第１差動対を構成する第２トランジスタと、
    前記第１出力端子と所定の第２電源電圧との間に接続され制御電極に対応する前記２値の信号が入力された、第２差動対を構成する第３トランジスタと、
    前記第２出力端子と前記第２電源電圧との間に接続され制御電極に対応する前記２値の信号が入力された、前記第２差動対を構成する第４トランジスタと、
    所定の各定電流を生成して、前記第１トランジスタ及び第２トランジスタに対応する所定の定電流をそれぞれ供給すると共に、前記第３トランジスタ及び第４トランジスタに対応する所定の定電流をそれぞれ供給する定電流回路部と、
    前記第１トランジスタ、第２トランジスタ、第３トランジスタ及び第４トランジスタを外部ノイズから保護する保護回路部と、
    を備え、
    前記保護回路部は、
    制御電極に前記第１電源電圧が入力され、前記第１トランジスタと並列に接続された第５トランジスタと、
    制御電極に前記第１電源電圧が入力され、前記第２トランジスタと並列に接続された第６トランジスタと、
    制御電極に前記第２電源電圧が入力され、前記第３トランジスタと並列に接続された第８トランジスタと、
    制御電極に前記第２電源電圧が入力され、前記第４トランジスタと並列に接続された第９トランジスタと、
    を備えることを特徴とする差動出力回路。
  10. 前記保護回路部は、前記第５トランジスタ及び第６トランジスタの各制御電極の接続部と前記第１電源電圧との間に接続され、制御電極が前記第２電源電圧に接続された第７トランジスタと、前記第８トランジスタ及び第９トランジスタの各制御電極の接続部と前記第２電源電圧との間に接続され、制御電極が前記第１電源電圧に接続された第１０トランジスタとを備えることを特徴とする請求項９記載の差動出力回路。
  11. 前記第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタ、第８トランジスタ及び第９トランジスタは、それぞれ同サイズ、同形状の複数のトランジスタが並列に接続されて形成されることを特徴とする請求項９又は１０記載の差動出力回路。
  12. 前記定電流回路部は、前記第１トランジスタ及び第２トランジスタに、生成した所定の第１定電流をそれぞれ供給する第１カレントミラー回路を形成する第１１トランジスタ及び第１２トランジスタを備え、該第１１トランジスタ及び第１２トランジスタは、それぞれ同サイズ、同形状の複数のトランジスタが並列に接続されて形成されることを特徴とする請求項１１記載の差動出力回路。
  13. 前記定電流回路部は、前記第３トランジスタ及び第４トランジスタに、生成した所定の第２定電流をそれぞれ供給する第２カレントミラー回路を形成する第１３トランジスタ及び第１４トランジスタを備え、該第１３トランジスタ及び第１４トランジスタは、それぞれ同サイズ、同形状の複数のトランジスタが並列に接続されて形成されることを特徴とする請求項１１又は１２記載の差動出力回路。
  14. 前記第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタ、第８トランジスタ、第９トランジスタ、第１１トランジスタ、第１２トランジスタ、第１３トランジスタ及び第１４トランジスタは、前記第１出力端子をなす第１パッド及び前記第２出力端子をなす第２パッドと共にＩ／Ｏセルの形状をなすように形成されることを特徴とする請求項１２又は１３記載の差動出力回路。
  15. 前記第１トランジスタ、第２トランジスタ、第５トランジスタ及び第６トランジスタは同じ種類のトランジスタであり、第３トランジスタ、第４トランジスタ、第８トランジスタ及び第９トランジスタは同じ種類のトランジスタであり、第１１トランジスタ及び第１２トランジスタは同じ種類のトランジスタであり、第１３トランジスタ及び第１４トランジスタは同じ種類のトランジスタであり、前記第１トランジスタ、第２トランジスタ、第５トランジスタ及び第６トランジスタと、第３トランジスタ、第４トランジスタ、第８トランジスタ及び第９トランジスタと、第１１トランジスタ及び第１２トランジスタと、第１３トランジスタ及び第１４トランジスタは、各トランジスタの極性と相対する極性のフィールドがそれぞれ周囲に形成されることを特徴とする請求項１４記載の差動出力回路。
  16. 前記Ｉ／Ｏセルの形状をなす部分は、前記第１電源電圧が入力される第１電源用Ｉ／Ｏセル及び前記第２電源電圧が入力される第２電源用Ｉ／Ｏセルが両隣に対応して配置されることを特徴とする請求項４、５、７、８、１４又は１５記載の差動出力回路。
  17. 入力信号に応じて、相反する信号レベルの１対の２値の信号を生成して対応する１対の第１出力端子及び第２出力端子から出力する差動出力回路を有する半導体装置において、
    前記差動出力回路は、
    前記第１出力端子と所定の第１電源電圧との間に接続され制御電極に対応する前記２値の信号が入力された、差動対を構成する第１トランジスタと、
    前記第２出力端子と所定の第１電源電圧との間に接続され制御電極に対応する前記２値の信号が入力された、前記差動対を構成する第２トランジスタと、
    所定の定電流を生成して前記第１トランジスタ及び第２トランジスタにそれぞれ供給する定電流回路部と、
    前記第１トランジスタ及び第２トランジスタを外部ノイズから保護する保護回路部と、
    を備え、
    前記保護回路部は、
    制御電極に前記第１電源電圧が入力され、前記第１トランジスタと並列に接続された第５トランジスタと、
    制御電極に前記第１電源電圧が入力され、前記第２トランジスタと並列に接続された第６トランジスタと、
    制御電極に所定の第２電源電圧が入力され、該第２電源電圧と前記第１出力端子との間に接続された第８トランジスタと、
    制御電極に前記第２電源電圧が入力され、前記第２電源電圧と前記第２出力端子との間に接続された第９トランジスタと、
    を備えることを特徴とする半導体装置。
  18. 入力信号に応じて、相反する信号レベルの１対の２値の信号を生成して対応する１対の第１出力端子及び第２出力端子から出力する差動出力回路を有する半導体装置において、
    前記差動出力回路は、
    前記第１出力端子と所定の第１電源電圧との間に接続され制御電極に対応する前記２値の信号が入力された、第１差動対を構成する第１トランジスタと、
    前記第２出力端子と前記第１電源電圧との間に接続され制御電極に対応する前記２値の信号が入力された、前記第１差動対を構成する第２トランジスタと、
    前記第１出力端子と所定の第２電源電圧との間に接続され制御電極に対応する前記２値の信号が入力された、第２差動対を構成する第３トランジスタと、
    前記第２出力端子と前記第２電源電圧との間に接続され制御電極に対応する前記２値の信号が入力された、前記第２差動対を構成する第４トランジスタと、
    所定の各定電流を生成して、前記第１トランジスタ及び第２トランジスタに対応する所定の定電流をそれぞれ供給すると共に、前記第３トランジスタ及び第４トランジスタに対応する所定の定電流をそれぞれ供給する定電流回路部と、
    前記第１トランジスタ、第２トランジスタ、第３トランジスタ及び第４トランジスタを外部ノイズから保護する保護回路部と、
    を備え、
    前記保護回路部は、
    制御電極に前記第１電源電圧が入力され、前記第１トランジスタと並列に接続された第５トランジスタと、
    制御電極に前記第１電源電圧が入力され、前記第２トランジスタと並列に接続された第６トランジスタと、
    制御電極に前記第２電源電圧が入力され、前記第３トランジスタと並列に接続された第８トランジスタと、
    制御電極に前記第２電源電圧が入力され、前記第４トランジスタと並列に接続された第９トランジスタと、
    を備えることを特徴とする半導体装置。
  19. 前記保護回路部は、前記第５トランジスタ及び第６トランジスタの各制御電極の接続部と前記第１電源電圧との間に接続され、制御電極が前記第２電源電圧に接続された第７トランジスタと、前記第８トランジスタ及び第９トランジスタの各制御電極の接続部と前記第２電源電圧との間に接続され、制御電極が前記第１電源電圧に接続された第１０トランジスタとを備えることを特徴とする請求項１７又は１８記載の半導体装置。
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