WO2023190001A1 - 半導体装置 - Google Patents

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WO2023190001A1
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賢一 吉村
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ローム株式会社
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Definitions

  • the present disclosure relates to a semiconductor device.
  • MOSFET Metal-Oxide-Semiconductor Field-Effect Transistor
  • a semiconductor device includes a plurality of first switching elements each including a MOSFET, arranged in a line in a first direction, and having a first gate wiring extending in a second direction intersecting the first direction. , a back gate guard ring surrounding the plurality of first switching elements, three or more of the first switching elements are provided, and the plurality of first switching elements are connected in parallel to each other. 1 pad and a second pad, and among the plurality of first switching elements, at least one of the first end switching elements arranged at both ends in the first direction
  • the first switching element is a driver switching element, and the first switching element other than the driver switching element among the plurality of first switching elements has the first gate wiring connected to the first pad or the second pad.
  • a first protection switching element connected to the first protection switching element.
  • a semiconductor device that is one embodiment of the present disclosure can suppress current concentration.
  • FIG. 8 is a block diagram showing a semiconductor device according to the second embodiment.
  • FIG. 9 is a circuit diagram showing the driver switching element and protection switching element of FIG. 8.
  • FIG. 10 is a circuit diagram showing the driver switching element and protection switching element of FIG. 8.
  • FIG. 11 is a schematic plan view showing the driver switching element and protection switching element of FIG. 9.
  • FIG. 12 is a circuit diagram showing a driver switching element and a protection switching element in a modified example.
  • FIG. 13 is a circuit diagram showing a driver switching element and a protection switching element in a modified example.
  • the semiconductor device 10 includes an internal circuit 11 and an output circuit 12.
  • the semiconductor device 10 includes an output pad 22 as a first pad, and a power supply pad 21 and a ground pad 23 as second pads.
  • the internal circuit 11 includes a logic circuit that performs operations for the functions provided by the semiconductor device 10. Internal circuit 11 is connected between power supply pad 21 and ground pad 23. Power supply pad 21 is configured to be able to be supplied with power supply voltage VDD from outside of semiconductor device 10 . The ground pad 23 is configured to be connectable to the ground potential GND. The internal circuit 11 operates using the supplied power supply voltage VDD. The internal circuit 11 outputs an output signal SO based on a logical operation.
  • the output terminal of the internal circuit 11 is connected to the output pad 22 via the output circuit 12.
  • the output pad 22 is configured to be connectable to other semiconductor devices and the like.
  • the output circuit 12 outputs an output signal OUT to an output pad 22 serving as a first pad.
  • the output circuit 12 of the first embodiment outputs an output signal OUT in response to the output signal SO.
  • the output circuit 12 includes an output buffer circuit 13 and a protection circuit 16.
  • Output buffer circuit 13 includes a first driver switching element 14 and a second driver switching element 15.
  • the first driver switching element 14 and the second driver switching element 15 are configured by MOS transistors (MOSFETs).
  • the first driver switching element 14 of the first embodiment is an N-channel MOS transistor (hereinafter referred to as "NMOS transistor”).
  • the second driver switching element 15 of the first embodiment is a P-channel MOS transistor (hereinafter referred to as "PMOS transistor”). Therefore, the output buffer circuit 13 of the first embodiment is an inverter circuit having a CMOS configuration.
  • the first driver switching element 14 is connected between the output pad 22 and the ground pad 23. A source terminal of the first driver switching element 14 is connected to the ground pad 23. A drain terminal of the first driver switching element 14 is connected to the output pad 22. The output signal SO is supplied to the gate terminal (control terminal) of the first driver switching element 14.
  • the second driver switching element 15 is connected between the power supply pad 21 and the output pad 22.
  • a source terminal of the second driver switching element 15 is connected to the power supply pad 21 .
  • a drain terminal of the second driver switching element 15 is connected to the output pad 22.
  • the gate terminal (control terminal) of the second driver switching element 15 is supplied with the output signal SO.
  • the protection circuit 16 includes a first protection element 17 and a second protection element 18.
  • the first protection element 17 is connected between the output pad 22 and the ground pad 23.
  • the second protection element 18 is connected between the power supply pad 21 and the output pad 22.
  • the first protection element 17 and the second protection element 18 protect the internal circuit 11 from ESD current flowing into the power supply pad 21 and the output pad 22.
  • FIG. 1 shows one output pad 22 and the output buffer circuit 13 and protection circuit 16 connected to the output pad 22.
  • the semiconductor device 10 may have a configuration including a plurality of output pads 22. Further, the semiconductor device 10 may have a configuration including one or more input pads. Further, the semiconductor device 10 may be configured to input a signal from the output pad 22. In this case, the output pad 22 functions as an input/output pad (I/O pad).
  • the first driver switching element 14 is an NMOS transistor.
  • the first driver switching element 14 is connected between the output pad 22 and the ground pad 23.
  • a back gate terminal of the first driver switching element 14 is connected to the ground pad 23. That is, the back gate terminal of the first driver switching element 14 is connected to the source terminal of the first driver switching element 14.
  • the first driver switching element 14 and the first protection element 17 constitute a first output circuit 12L connected between the output pad 22 and the ground pad 23.
  • the first output circuit 12L turns on and off based on the output signal SO, and draws current from the output pad 22 toward the ground pad 23.
  • the second protection element 18 includes a third protection switching element 18a and a fourth protection switching element 18b.
  • the third protection switching element 18a and the fourth protection switching element 18b are PMOS transistors.
  • a source terminal of the third protection switching element 18a is connected to the power supply pad 21.
  • a drain terminal of the third protection switching element 18a is connected to the output pad 22.
  • a gate terminal and a back gate terminal of the third protection switching element 18a are connected to a source terminal of the third protection switching element 18a.
  • a source terminal of the fourth protection switching element 18b is connected to the power supply pad 21.
  • a drain terminal of the fourth protection switching element 18b is connected to the output pad 22.
  • a gate terminal and a back gate terminal of the fourth protection switching element 18b are connected to a source terminal of the fourth protection switching element 18b.
  • the semiconductor device 10 has an N-type first well region 31.
  • the first well region 31 is formed in a rectangular shape that is long in the X direction when viewed from the Z direction.
  • a P-type second well region 32 is formed in the first well region 31 .
  • the second well region 32 is formed in a rectangular shape that is long in the X direction when viewed from the Z direction.
  • a P-type back gate guard ring 33 is formed in the second well region 32 .
  • the back gate guard ring 33 is formed into a rectangular frame shape that is long in the X direction when viewed from the Z direction.
  • the back gate guard ring 33 is connected to the ground pad 23 by wirings 65 and 63.
  • Wiring lines 64 and 61 shown in FIG. 5 are connected to the power supply pad 21.
  • the wirings 64 and 61 are wirings for supplying the power supply voltage VDD supplied from the power supply pad 21 to the internal circuit 11, the second output circuit 12U, etc. shown in FIG. 1.
  • a plurality of first switching elements 41 and a plurality of second switching elements 42 are formed inside the back gate guard ring 33.
  • the second well region 32 and the back gate guard ring 33 constitute back gate terminals of the plurality of first switching elements 41 and the plurality of second switching elements 42.
  • the plurality of first switching elements 41 constitute the first driver switching element 14 and the first protection switching element 17a shown in FIG. 2.
  • the plurality of second switching elements 42 constitute the second protection switching element 17b shown in FIG. 2.
  • the plurality of first switching elements 41 are arranged in the Y direction.
  • the plurality of second switching elements 42 are arranged in the Y direction.
  • the plurality of second switching elements 42 are arranged in line with the plurality of first switching elements 41 in the X direction.
  • the plurality of second switching elements 42 are composed of MOSFETs (NMOS transistors). Each of the plurality of second switching elements 42 has a second gate wiring 42G extending in the X direction. Each of the plurality of second switching elements 42 has an N-type second source region 42S and a second drain region 42D arranged to sandwich the second gate wiring 42G. Two second switching elements 42 adjacent to each other in the Y direction are arranged such that their respective second drain regions 42D are continuous.
  • the length of the plurality of first gate wirings 41G in the X direction is different from the length of the plurality of second gate wirings 42G in the X direction.
  • the length of the plurality of second gate wirings 42G in the X direction is set to be longer than the length of the plurality of first gate wirings 41G in the X direction.
  • the length of the first gate wiring 41G in the X direction is set according to the gate width of the first switching element 41.
  • the length of the second gate wiring 42G in the X direction is set according to the gate width of the second switching element 42. Therefore, the gate width of the second switching element 42 is set to be longer than the gate width of the first switching element 41.
  • the first drain regions 41D of the plurality of first switching elements 41 and the second drain regions 42D of the plurality of second switching elements 42 are connected to the output pad 22 by a wiring 62.
  • the first source regions 41S of the plurality of first switching elements 41 and the second source regions 42S of the plurality of second switching elements 42 are connected to the ground pad 23 by wirings 65 and 63.
  • the first switching elements 41 arranged at both ends in the Y direction are referred to as first end switching elements 41b.
  • the first driver switching element 14 shown in FIG. 2 is constituted by at least one first switching element 41 arranged between the first end switching elements 41b at both ends among the plurality of first switching elements 41. It is preferable that the first driver switching element 14 is constituted by a first switching element 41 arranged at the center in the Y direction among the plurality of first switching elements 41.
  • the first driver switching element 14 includes two first switching elements 41a arranged at the center in the Y direction among the plurality of first switching elements 41. Note that the first driver switching element 14 may be configured by one or three or more first switching elements 41.
  • the first gate wires 41G of the two first switching elements 41a are connected to each other by a wire 66 and to the internal circuit 11 shown in FIG. 1 by a wire 67. Therefore, the first driver switching element 14 shown in FIG. 2 is constituted by the two first switching elements 41a shown in FIG. 5.
  • the first switching element 41a can be said to be the first driver switching element 14.
  • the first gate wirings 41G of the first switching elements 41 other than the two first switching elements 41a are each connected by a wiring 68 to the second gate wiring 42G of the second switching elements 42 arranged in the X direction.
  • the second gate wires 42G of all the second switching elements 42 are connected to the ground pad 23 by wires 69 and 63. Therefore, the first gate wiring 41G of the first switching elements 41 except for the two first switching elements 41a are connected to the ground pad 23.
  • all the second switching elements 42 constitute the second protection switching element 17b shown in FIG. 2.
  • the second switching element 42 can be said to be the second protection switching element 17b.
  • the first switching elements 41 other than the two first switching elements 41a that constitute the first driver switching element 14 constitute the first protection switching element 17a shown in FIG. 2. It can be said that the first switching elements 41 other than the first switching element 41a are the first protection switching elements 17a.
  • the first gate wirings 41G of the two first switching elements 41a are connected to the internal circuit 11 shown in FIG. 1 through wirings 66 and 67.
  • the plurality of first switching elements 41 have the same electrical characteristics. Therefore, the number of first switching elements 41 connected to the internal circuit 11 can be changed as appropriate depending on the design (layout) of the wirings 66 and 67.
  • the number of first switching elements 41 connected to internal circuit 11 corresponds to the amount of current flowing from output pad 22 to ground pad 23. This amount of current corresponds to the number of elements connected to the output pad 22 and driven by the first driver switching element 14, for example. Therefore, it can be said that the plurality of first switching elements 41 are configured such that the driving ability of the first driver switching element 14 can be set depending on the number of first switching elements 41 connected to the wirings 66 and 67.
  • the first driver switching element 14 can be configured by one first switching element 41a connected to the wiring 67.
  • the first driver switching element 14 can be configured by, for example, four first switching elements 41a connected to the wirings 66 and 67.
  • the first gate wiring 41G is connected to the ground pad 23, thereby forming a first protection switching element 17a.
  • the first switching element 41a connected to the wiring 67 is formed in the same second well region 32 as the other first switching elements 41.
  • the first driver switching element 14 and first protection element 17 (first protection switching element 17a, second protection switching element 17b) shown in FIGS. 1 and 2 have been described above.
  • the second driver switching element 15 and the second protection element 18 shown in FIGS. 1 and 3 are configured similarly to the first driver switching element 14 and the first protection element 17.
  • the semiconductor device 10 includes a plurality of third switching elements and a plurality of fourth switching elements formed in an N-type third well region.
  • the third well region, the third switching element, and the fourth switching element have different conductivity types, but are configured similarly to the second well region 32, the first switching element 41, and the second switching element 42 described above.
  • FIG. 4 shows one protection switching element 71.
  • This protection switching element 71 is formed in the P-type second well region 32 .
  • the protection switching element 71 is surrounded by the back gate guard ring 33.
  • a drain region 71D of the protection switching element 71 is connected to the output pad 22.
  • the source region 71S and gate wiring 71G of the protection switching element 71 and the back gate guard ring 33 are connected to the ground pad 23.
  • ESD current flows into the output pad 22.
  • a potential difference is generated between the cathode and anode of the parasitic diode constituted by the drain region 71D of the protection switching element 71 and the second well region 32, so that the ESD current shown by the arrow 72a flows to the base of the parasitic transistor 75. flows to This current causes the base voltage of the parasitic transistor 75 to rise.
  • This increase in the base voltage of the parasitic transistor 75 causes a current shown by an arrow 72b to flow toward the source region 71S of the protection switching element 71.
  • the parasitic transistor 75 is turned on, and a current flows from the drain region 71D through the second well region 32 to the source region 71S as indicated by an arrow 72c. That is, the protection switching element 71 is turned on as a protection element, and the ESD current flows from the output pad 22 through the protection switching element 71 toward the ground pad 23 to which the source region 71S is connected.
  • the first drain region 41D of the first switching element 41 and the second drain region 42D of the second switching element 42 are connected to the output pad 22. Therefore, the first switching element 41 and the second switching element 42 function as protective switching elements that operate in the same manner against the ESD current applied to the output pad 22.
  • the first switching element 41a arranged at the center in the Y direction is the first driver switching element 14.
  • the plurality of first switching elements 41 are first protection switching elements 17a.
  • the plurality of second switching elements 42 are second protection switching elements 17b.
  • FIG. 6 is a cross-sectional view taken along the line F6-F6 in FIG. 5, and is a schematic cross-sectional view for explaining the operation of the first switching element 41.
  • the first switching element 41 has a first gate wiring 41G, and a first source region 41S and a first drain region 41D arranged to sandwich the first gate wiring 41G.
  • a parasitic transistor 45 is configured by the P-type second well region 32 and the first source region 41S and first drain region 41D of the first switching element 41.
  • the bases of the parasitic transistors 45 are connected to each other in the Y direction via a resistor 46 formed by a resistance component of the second well region 32.
  • the base of the parasitic transistor 45 corresponding to the first switching element 41a disposed at the end in the Y direction is connected to the back gate guard ring 33 via a resistor 46.
  • a semiconductor device 10X as a comparative example with respect to the semiconductor device 10 of the first embodiment will be described.
  • the constituent members of the semiconductor device 10X of the comparative example are the same constituent members as those of the semiconductor device 10 of the first embodiment, and therefore will be described with the same reference numerals.
  • FIG. 7 shows a partial cross-sectional view of a semiconductor device 10X of a comparative example.
  • the first gate wiring 41G of the first end switching element 41b arranged at the end in the Y direction is connected to the internal circuit 11 shown in FIG. Therefore, the first end switching element 41b arranged at the end in the Y direction constitutes the first driver switching element 14 shown in FIGS. 1 and 2.
  • ESD current flows into the output pad 22 shown in FIG.
  • This ESD current flows from the output pad 22 toward the first drain region 41D.
  • the first end switching element 41b that constitutes the first driver switching element 14 shown in FIG. 2 may operate faster than the other first switching elements 41. This case will be explained.
  • the ESD current flows from the first drain region 41D of the first end switching element 41b to the second well region 32, which is the base of the parasitic transistor 45, that is, the back gate of the first end switching element 41b.
  • the first end switching element 41b of the parasitic transistor 45 is arranged near the back gate guard ring 33. Therefore, the resistance value between the base of the parasitic transistor 45 and the back gate guard ring 33 is lower than that of the other parasitic transistors 45.
  • the base voltages of the other parasitic transistors 45 are difficult to rise, and it is difficult to turn them on. Therefore, the ESD current that has flowed into the second well region 32 flows toward the first source region 41S of the first end switching element 41b via the parasitic transistor 45 that has been turned on. In other words, the ESD current concentrates on the parasitic transistor 45 of the first end switching element 41b. As a result, the first end switching element 41b disposed at the end may be damaged.
  • the first gate wiring 41G of the first switching element 41a is connected to the internal circuit 11 shown in FIG.
  • Five first switching elements 41 are arranged between the first switching element 41a and the back gate guard ring 33.
  • the parasitic transistors 45 corresponding to each first switching element 41 the bases of two parasitic transistors 45 adjacent in the Y direction are connected to each other via a resistor 46 formed by a resistance component of the second well region 32.
  • the ESD current flows into the output pad 22 shown in FIG. Due to this ESD current, the first switching element 41a that constitutes the driver switching element 14 shown in FIG. 2 operates faster than the other first switching elements 41. At this time, the ESD current flows from the first drain region 41D of the first switching element 41a to the second well region 32, which is the base of the parasitic transistor 45, that is, the back gate of the first switching element 41a. A plurality of other parasitic transistors 45 are arranged between the parasitic transistor 45 and the back gate guard ring 33. Therefore, the base voltage of the plurality of parasitic transistors 45 near the first switching element 41a increases. As a result, the plurality of parasitic transistors 45 are turned on. An ESD current flows through this on-state parasitic transistor 45.
  • concentration of ESD current to the parasitic transistor 45 of the first switching element 41a can be suppressed.
  • damage to the first switching element 41a due to concentration of ESD current can be suppressed. Since the first switching element 41 allows the ESD current to flow to the ground pad 23, the internal circuit 11 shown in FIG. 1 can be protected.
  • the plurality of first switching elements 41 are formed in one second well region 32.
  • a plurality of second switching elements 42 are formed side by side with a plurality of first switching elements 41.
  • the ESD current applied to the output pad 22 flows into the second well region 32 from the first drain region 41D of the first switching element 41a.
  • the plurality of second switching elements 42 are configured similarly to the plurality of first switching elements 41. Therefore, the semiconductor device 10 includes parasitic transistors corresponding to the plurality of second switching elements 42. Similarly to the parasitic transistor 45, the parasitic transistors of these second switching elements 42 are turned on due to the base voltage rising due to the ESD current and the base current flowing, so that the ESD current flows. Therefore, concentration of ESD current on the parasitic transistor 45 of the first switching element 41a can be further suppressed. As a result, damage to the first switching element 41a due to concentration of ESD current can be suppressed. Since the first switching element 41 and the second switching element 42 operate as protection switching elements, even if a larger ESD current is applied to the output pad 22, the internal circuit 11 shown in FIG. 1 can be protected. .
  • the first driver switching element 14 may be the first switching element 41 disposed between the first end switching elements 41b at both ends in the Y direction.
  • the first switching element 41 adjacent to the first end switching element 41b may be used as the first driver switching element 14.
  • the ESD current flows into the first drain region 41D of the first switching element 41, which is the first driver switching element 14.
  • the ESD current flows through the first switching element 41 and the parasitic transistor 45 of the nearby first switching element 41, for example, the first end switching element 41b.
  • the semiconductor device 10 includes a plurality of first switching elements 41 arranged in line in the Y direction and having first gate wirings 41G extending in the X direction, and a back gate guard surrounding the plurality of first switching elements 41. ring 33.
  • the plurality of first switching elements 41 are connected in parallel to each other between the output pad 22 and the ground pad 23.
  • at least one first switching element 41a arranged between the first end switching elements 41b arranged at both ends in the Y direction constitutes the first driver switching element 14.
  • the first gate wiring 41G of the first switching element 41 other than this first switching element 41a is connected to the ground pad 23 and constitutes the first protection switching element 17a.
  • the first drain regions 41D of the plurality of first switching elements 41 are connected to the output pad 22.
  • the first switching element 41a and the other plurality of first switching elements 41 that constitute the first driver switching element 14 function as protection switching elements. Thereby, the internal circuit 11 can be protected by causing the ESD current applied to the output pad 22 to flow to the ground pad 23.
  • the semiconductor device 10 includes a plurality of second switching elements 42 surrounded by a back gate guard ring 33.
  • the second gate wiring 42G of the plurality of second switching elements 42 is connected to the ground pad 23, and constitutes the second protection switching element 17b. Therefore, the plurality of first switching elements 41 and the plurality of second switching elements 42 function as protection switching elements. This allows an excessive ESD current applied to the output pad 22 to flow to the ground pad 23, thereby making it possible to further protect the internal circuit 11.
  • the second gate wiring 42G of the second switching element 42 is longer than the first gate wiring 41G of the first switching element 41. Thereby, the amount of current flowing through the second protection switching element 17b constituted by the second switching element 42 can be increased. This allows an excessive ESD current applied to the output pad 22 to flow to the ground pad 23, thereby making it possible to further protect the internal circuit 11.
  • a semiconductor device 110 of the second embodiment includes an internal circuit 11 and an output circuit 112.
  • the output circuit 112 includes an output buffer circuit 113 and a protection circuit 116.
  • the first driver switching element 114 is connected between the output pad 22 and the ground pad 23.
  • a source terminal of the first driver switching element 114 is connected to the ground pad 23.
  • a drain terminal of the first driver switching element 114 is connected to the output pad 22.
  • the output signal SO is supplied to the gate terminal (control terminal) of the first driver switching element 114.
  • the second driver switching element 115 is connected between the power supply pad 21 and the output pad 22.
  • a source terminal of the second driver switching element 115 is connected to the power supply pad 21.
  • a drain terminal of the second driver switching element 115 is connected to the output pad 22.
  • the gate terminal (control terminal) of the second driver switching element 115 is supplied with the output signal SO.
  • the protection circuit 116 includes a first protection element 117 and a second protection element 118.
  • the first protection element 117 is connected between the output pad 22 and the ground pad 23.
  • the second protection element 118 is connected between the power supply pad 21 and the output pad 22.
  • the first protection element 117 and the second protection element 118 protect the internal circuit 11 from ESD current flowing into the power supply pad 21 and the output pad 22.
  • FIG. 8 shows one output pad 22 and the output buffer circuit 113 and protection circuit 116 connected to the output pad 22.
  • the semiconductor device 110 may have a configuration including a plurality of output pads 22. Furthermore, the semiconductor device 110 may have a configuration including one or more input pads. Further, the semiconductor device 110 may be configured to input a signal from the output pad 22. In this case, the output pad 22 functions as an input/output pad (I/O pad).
  • the first driver switching element 114 is an NMOS transistor.
  • the first driver switching element 114 is connected between the output pad 22 and the ground pad 23.
  • a back gate terminal of the first driver switching element 114 is connected to the ground pad 23. That is, the back gate terminal of the first driver switching element 114 is connected to the source terminal of the first driver switching element 114.
  • the second driver switching element 115 is a PMOS transistor.
  • the second driver switching element 115 is connected between the power supply pad 21 and the output pad 22.
  • a back gate terminal of the second driver switching element 115 is connected to the power supply pad 21. That is, the back gate terminal of the second driver switching element 115 is connected to the source terminal of the second driver switching element 115.
  • the second protection element 118 includes a second protection switching element 118a.
  • the second protection switching element 118a is a PMOS transistor.
  • a source terminal of the second protection switching element 118a is connected to the power supply pad 21.
  • a drain terminal of the second protection switching element 118a is connected to the output pad 22.
  • a gate terminal and a back gate terminal of the second protection switching element 118a are connected to a source terminal of the second protection switching element 118a.
  • FIG. 11 is a partial plan view of the semiconductor device 110, and is a schematic plan view showing the configuration of the first driver switching element 114 and the first protection element 117 (first protection switching element 117a) shown in FIG.
  • the internal circuit 11, second driver switching element 115, and second protection element 118 shown in FIG. 8 are formed on the semiconductor substrate 30, similarly to the first driver switching element 114 and the first protection element 117. Note that in FIG. 11 and the like, wiring and contacts connecting elements are shown in a simplified manner.
  • the plurality of switching elements 141 shown in FIG. 11 constitute the first driver switching element 114 and the first protection switching element 117a shown in FIG. 9. This will be explained in detail below.
  • the semiconductor device 110 has an N-type first well region 31.
  • the first well region 31 is formed in a rectangular shape that is long in the X direction when viewed from the Z direction.
  • a P-type second well region 32 is formed in the first well region 31 .
  • the second well region 32 is formed in a rectangular shape that is long in the X direction when viewed from the Z direction.
  • a P-type back gate guard ring 33 is formed in the second well region 32 .
  • the back gate guard ring 33 is formed into a rectangular frame shape that is long in the X direction when viewed from the Z direction.
  • the back gate guard ring 33 is connected to the ground pad 23 by wirings 65 and 63.
  • a plurality of switching elements 141 are formed inside the back gate guard ring 33.
  • the plurality of switching elements 141 are arranged in the Y direction.
  • the plurality of switching elements 141 are composed of MOSFETs (NMOS transistors). Each of the plurality of switching elements 141 has a gate wiring 141G extending in the X direction. Each of the plurality of switching elements 141 has an N-type source region 141S and a drain region 141D arranged to sandwich a gate wiring 141G. Two switching elements 141 adjacent to each other in the Y direction are arranged such that their respective drain regions 141D are continuous. The plurality of gate wirings 141G extend across the inner range of the back gate guard ring 33 in the Y direction.
  • drain regions 141D of the plurality of switching elements 141 are connected to the output pad 22 by a wiring 62.
  • Source regions 141S of the plurality of switching elements 141 are connected to the ground pad 23 by wirings 65 and 63.
  • the switching elements 141 arranged at both ends in the Y direction are referred to as first end switching elements 141b.
  • the first driver switching element 114 shown in FIG. 9 is constituted by at least one switching element 141 arranged between the first end switching elements 141b at both ends among the plurality of switching elements 141. It is preferable that the first driver switching element 114 is constituted by a switching element 141a arranged at the center in the Y direction among the plurality of switching elements 141. In the second embodiment, the first driver switching element 114 includes two switching elements 141a arranged at the center in the Y direction among the plurality of switching elements 141. Note that the first driver switching element 114 may be configured by one or three or more switching elements 141.
  • the gate wires 141G of the two switching elements 141a are connected to each other by a wire 66 and to the internal circuit 11 shown in FIG. 8 by a wire 67.
  • the gate wires 141G of the switching elements 141 except for the two switching elements 141a are connected to the ground pad 23 by wires 69 and 63.
  • the switching elements 141 other than the two switching elements 141a that constitute the first driver switching element 114 constitute the first protection switching element 117a shown in FIG.
  • the gate wires 141G of the two switching elements 141a are connected to the internal circuit 11 shown in FIG. 8 by wires 66 and 67.
  • the plurality of switching elements 141 have the same electrical characteristics. Therefore, the number of switching elements 141 connected to the internal circuit 11 can be changed as appropriate depending on the design (layout) of the wirings 66 and 67.
  • the number of switching elements 141 connected to internal circuit 11 corresponds to the amount of current flowing from output pad 22 to ground pad 23. This amount of current corresponds to, for example, the number of elements connected to the output pad 22 and driven by the first driver switching element 114. Therefore, it can be said that the plurality of switching elements 141 are configured such that the driving ability of the first driver switching element 114 can be set depending on the number of switching elements 141 connected to the wirings 66 and 67.
  • the first driver switching element 114 can be configured by one switching element 141a connected to the wiring 67.
  • the first driver switching element 114 can be configured by, for example, four switching elements 141a connected to the wirings 66 and 67.
  • the switching element 141 that is not connected to the wirings 66 and 67 has its gate wiring 141G connected to the ground pad 23, thereby forming a first protection switching element 117a.
  • the switching element 141a connected to the wirings 66 and 67 is formed in the same second well region 32 as the other switching elements 141. Therefore, it also functions as a protection switching element. That is, the plurality of switching elements 141 are switching elements that serve both as the first driver switching element 114 and the first protection switching element 117a.
  • the first driver switching element 114 and the first protection element 117 (first protection switching element 117a) shown in FIGS. 8 and 9 have been described above.
  • the second driver switching element 115 and the second protection element 118 shown in FIGS. 8 and 10 are configured similarly to the first driver switching element 114 and the first protection element 117.
  • the semiconductor device 110 includes a plurality of third switching elements formed in an N-type third well region.
  • the third well region and the third switching element have different conductivity types, but are configured similarly to the second well region 32 and the first switching element 41 described above.
  • the switching element 141 of the second embodiment is arranged in the Y direction in the same manner as the first switching element 41 of the first embodiment. Therefore, the parasitic transistors for the plurality of switching elements 141 formed in the second well region 32 and the resistance between the bases of the parasitic transistors are similar to the parasitic transistors 45 and the resistor 46 for the first switching elements 41 in the first embodiment. It is.
  • the first driver switching element 114 is configured by at least one switching element 141 among the switching elements 141 arranged in the Y direction, excluding the first end switching elements 141b at both ends.
  • the switching element 141 of the second embodiment includes a gate wiring 141G that is longer than the first gate wiring 41G of the first switching element 41 of the first embodiment. Therefore, the gate width of the switching element 141 is longer than the gate width of the first switching element 41. Thereby, the switching element 141 of the second embodiment can flow more current than the first switching element 41 of the first embodiment. Therefore, it is possible to provide the semiconductor device 110 including the first driver switching element 114 configured by the switching element 141 with large driving capacity.
  • the gate wiring 141G of the switching element 141 extends over the inner range of the back gate guard ring 33 in the Y direction. Therefore, the gate wiring 141G of the second embodiment is longer than the first gate wiring 41G of the first switching element 41 that constitutes the first driver switching element 14 in the first embodiment. Therefore, it is possible to provide a semiconductor device 110 with higher driving ability than the semiconductor device 10 of the first embodiment.
  • the gate terminal of the first protection switching element 17a constituting the first protection element 17 may be connected to the source terminal of the first protection switching element 17a through a resistor 81a. Further, the gate terminal of the second protection switching element 17b constituting the first protection element 17 may be connected to the source terminal of the second protection switching element 17b through a resistor 81b.
  • the gate terminal of the third protection switching element 18a constituting the second protection element 18 may be connected to the source terminal of the third protection switching element 18a through a resistor 82a. Further, the gate terminal of the fourth protection switching element 18b constituting the second protection element 18 may be connected to the source terminal of the fourth protection switching element 18b via a resistor 82b.
  • the semiconductor device 10 has a configuration including an output buffer circuit 13 having a CMOS structure.
  • a configuration including an output circuit (an open drain type output circuit) in which the second driver switching element 15 between the power supply pad 21 and the output pad 22 is omitted may be used.
  • the second protection element 18 may be omitted. The same can be applied to the semiconductor device 110 of the second embodiment.
  • the output pad 22 may be a pad for inputting a signal and a pad for outputting a signal, that is, an input/output pad (I/O pad).
  • the gate terminals of the first protection switching element 17a and the second protection switching element 17b shown in FIG. 2 may be diode-connected to the output pad 22, that is, the drain terminal.
  • the gate terminals of the third protection switching element 18a and the fourth protection switching element 18b shown in FIG. 3 may be diode-connected to the output pad 22, that is, the drain terminal.
  • a diode connection may be used in which the gate terminal of the first protection switching element 117a shown in FIG. 9 is connected to the output pad 22, that is, the drain terminal.
  • a diode connection may be used in which the gate terminal of the second protection switching element 118a shown in FIG. 10 is connected to the output pad 22, that is, the drain terminal.
  • the first switching elements other than the driver switching element (41a) have the first gate wiring (41G) connected to the first pad (22) or the second pad.
  • (23) is a first protection switching element connected to Semiconductor equipment.
  • a second gate wiring (42G) is arranged in the second direction with respect to the plurality of first switching elements (41), is configured by a MOSFET, is arranged in line in the first direction, and extends in the second direction.
  • a plurality of second switching elements (42) having The back gate guard ring (33) is formed to surround the plurality of first switching elements (42) and the plurality of second switching elements (42), The second switching elements (42) are provided in the same number as the first switching elements (41), Supplementary note that the plurality of second switching elements (42) are second protection switching elements in which the second gate wiring (42G) is connected to the first pad (22) or the second pad (23). 3.
  • the semiconductor device according to any one of Supplementary notes 1 to 3.
  • the plurality of first switching elements (41) and the plurality of second switching elements (42) are N-channel MOSFETs, the first pad (22) is an output pad, and the second pad (23) is connected to the ground.
  • the plurality of first switching elements (41) and the plurality of second switching elements (42) are P-channel MOSFETs, the first pad (22) is an output pad, and the second pad (21) is The semiconductor device according to appendix 4, which is a power supply pad.
  • the plurality of first switching elements (41) and the plurality of second switching elements (42) are formed in a single well region (32), according to any one of appendices 4 to 9. Semiconductor equipment.
  • the second pad includes a first power pad (23) and a second power pad (21), a first transistor (14, 114) and a first protection element (17, 117) connected between the first power supply pad (23) and the first pad (22); a second transistor (15, 115) and a second protection element (18, 118) connected between the first pad (22) and the second power supply pad (21); including;
  • Each of the first transistor (14, 114) and the second transistor (15, 115) includes a plurality of the driver switching elements,
  • Each of the first protection element (17, 117) and the second protection element (18, 118) includes the first protection switching element (17a, 117a),
  • the semiconductor device according to any one of Supplementary Notes 1 to 11.
  • the first transistor (14, 114) is constituted by an N-channel MOSFET
  • the second transistor (15, 115) is configured by a P-channel MOSFET

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Abstract

半導体装置は、Ｙ方向に並んで配置され、Ｘ方向に延びる第１ゲート配線を有する複数の第１スイッチング素子と、複数の第１スイッチング素子を囲むバックゲートガードリングとを含む。複数の第１スイッチング素子は、互いに並列に接続された状態で、出力パッドとグランドパッドとの間に接続されている。複数の第１スイッチング素子のうち、Ｙ方向の両端に配置されている第１端スイッチング素子の間に配置された少なくとも１つの第１スイッチング素子は、第１ドライバスイッチング素子を構成する。この第１スイッチング素子を除く第１スイッチング素子の第１ゲート配線は、グランドパッドに接続されて第１保護スイッチング素子を構成する。

Description

半導体装置
　本開示は、半導体装置に関する。
　従来、半導体装置は、静電気放電（ＥＳＤ：Electro-Static Discharge）に対応する保護回路を備えるものがある。保護回路は、たとえばＭＯＳトランジスタ（ＭＯＳＦＥＴ：Metal-Oxide-Semiconductor Field-Effect Transistor）によって構成される（たとえば特許文献１参照）。
特開２０１４－２４１４９７号公報
　ところで、保護回路は、複数のＭＯＳトランジスタにより構成されるものがある。このように構成される保護回路では、複数のＭＯＳトランジスタにおける動作タイミングにバラツキが生じる場合がある。このようなバラツキは、早く動作するＭＯＳトランジスタに対する電流集中を招き、ＭＯＳトランジスタを破損する要因となる。
　本開示の一態様である半導体装置は、ＭＯＳＦＥＴによって構成され、第１方向に並んで配置され、前記第１方向と交差する第２方向に延びる第１ゲート配線を有する複数の第１スイッチング素子と、前記複数の第１スイッチング素子を囲むバックゲートガードリングと、を含み、前記第１スイッチング素子は３つ以上設けられ、前記複数の第１スイッチング素子は、互いに並列に接続された状態で、第１パッドと第２パッドとの間に接続されており、前記複数の第１スイッチング素子のうち、前記第１方向の両端に配置されている第１端スイッチング素子の間に配置された少なくとも１つの前記第１スイッチング素子はドライバスイッチング素子であり、前記複数の第１スイッチング素子のうちの前記ドライバスイッチング素子を除く前記第１スイッチング素子は、前記第１ゲート配線が前記第１パッドまたは前記第２パッドに接続されている第１保護スイッチング素子である。
　本開示の一態様である半導体装置は、電流集中を抑制することができる。
図１は、第１実施形態の半導体装置の概略構成を示すブロック図である。 図２は、図１のドライバスイッチング素子および保護スイッチング素子を示す回路図である。 図３は、図１のドライバスイッチング素子および保護スイッチング素子を示す回路図である。 図４は、保護素子の動作を説明する概略断面図である。 図５は、図２のドライバスイッチング素子および保護スイッチング素子を示す概略平面図である。 図６は、図５のＦ６－Ｆ６線断面図であり、図１の半導体装置における第１スイッチング素子の動作を説明するための概略断面図である。 図７は、比較例の半導体装置における第１スイッチング素子の動作を説明するための概略断面図である。 図８は、第２実施形態の半導体装置を示すブロック図である。 図９は、図８のドライバスイッチング素子および保護スイッチング素子を示す回路図である。 図１０は、図８のドライバスイッチング素子および保護スイッチング素子を示す回路図である。 図１１は、図９のドライバスイッチング素子および保護スイッチング素子を示す概略平面図である。 図１２は、変更例のドライバスイッチング素子および保護スイッチング素子を示す回路図である。 図１３は、変更例のドライバスイッチング素子および保護スイッチング素子を示す回路図である。
　以下、添付図面を参照して本開示の半導体装置の実施形態を説明する。なお、説明を簡単かつ明確にするため、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするため、断面図では、ハッチング線が省略されている場合がある。添付図面は、本開示の実施形態を例示するものに過ぎず、本開示を制限するものとみなされるべきではない。本開示における「第１」、「第２」、「第３」等の用語は、単に対象物を区別するために用いられており、対象物を順位づけするものではない。
　以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は、本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図していない。
　本明細書において、「ＡおよびＢのうちの少なくとも１つ」とは、「Ａのみ、または、Ｂのみ、またはＡおよびＢの両方」を意味するものとして理解されるべきである。
　（第１実施形態）
　以下、第１実施形態を図１～図６に従って説明する。
　（半導体装置の概略構成）
　図１に示すように、半導体装置１０は、内部回路１１、出力回路１２を含む。半導体装置１０は、第１パッドとしての出力パッド２２と、第２パッドとしての電源パッド２１およびグランドパッド２３とを含む。
　内部回路１１は、半導体装置１０が提供する機能のための動作を行う論理回路を含む。内部回路１１は、電源パッド２１と、グランドパッド２３との間に接続されている。電源パッド２１は、半導体装置１０の外部から電源電圧ＶＤＤを供給可能に構成されている。グランドパッド２３は、接地電位ＧＮＤに接続可能に構成されている。内部回路１１は、供給される電源電圧ＶＤＤにより動作する。内部回路１１は、論理動作による出力信号ＳＯを出力する。
　内部回路１１の出力端子は、出力回路１２を介して出力パッド２２に接続されている。出力パッド２２は、他の半導体装置等を接続可能に構成されている。出力回路１２は、第１パッドとしての出力パッド２２に出力信号ＯＵＴを出力するものである。第１実施形態の出力回路１２は、出力信号ＳＯに応答して出力信号ＯＵＴを出力する。
　出力回路１２は、出力バッファ回路１３、保護回路１６を含む。
　出力バッファ回路１３は、第１ドライバスイッチング素子１４および第２ドライバスイッチング素子１５を含む。第１ドライバスイッチング素子１４および第２ドライバスイッチング素子１５は、ＭＯＳトランジスタ（ＭＯＳＦＥＴ）により構成されている。第１実施形態の第１ドライバスイッチング素子１４は、ＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳトランジスタ」）である。また、第１実施形態の第２ドライバスイッチング素子１５は、ＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳトランジスタ」）である。したがって、第１実施形態の出力バッファ回路１３は、ＣＭＯＳ構成のインバータ回路である。
　第１ドライバスイッチング素子１４は、出力パッド２２とグランドパッド２３との間に接続されている。第１ドライバスイッチング素子１４のソース端子はグランドパッド２３に接続されている。第１ドライバスイッチング素子１４のドレイン端子は出力パッド２２に接続されている。第１ドライバスイッチング素子１４のゲート端子（制御端子）には、出力信号ＳＯが供給される。
　第２ドライバスイッチング素子１５は、電源パッド２１と出力パッド２２との間に接続されている。第２ドライバスイッチング素子１５のソース端子は電源パッド２１に接続されている。第２ドライバスイッチング素子１５のドレイン端子は、出力パッド２２に接続されている。第２ドライバスイッチング素子１５のゲート端子（制御端子）には、出力信号ＳＯが供給される。
　保護回路１６は、第１保護素子１７および第２保護素子１８を含む。第１保護素子１７は、出力パッド２２とグランドパッド２３との間に接続されている。第２保護素子１８は、電源パッド２１と出力パッド２２との間に接続されている。第１保護素子１７、第２保護素子１８は、電源パッド２１、出力パッド２２に流れ込むＥＳＤ電流から内部回路１１を保護する。
　なお、図１では、１つの出力パッド２２と、その出力パッド２２に接続された出力バッファ回路１３および保護回路１６を示している。半導体装置１０は、複数の出力パッド２２を備える構成であってもよい。また、半導体装置１０は、１つまたは複数の入力パッドを備える構成であってもよい。また、半導体装置１０は、出力パッド２２から信号を入力する構成であってもよい。この場合、出力パッド２２は、入出力パッド（Ｉ／Ｏパッド）として機能する。
　（ドライバトランジスタ、保護素子の概略構成）
　図２に示すように、第１ドライバスイッチング素子１４は、ＮＭＯＳトランジスタである。第１ドライバスイッチング素子１４は、出力パッド２２とグランドパッド２３との間に接続されている。第１ドライバスイッチング素子１４のバックゲート端子は、グランドパッド２３に接続されている。つまり、第１ドライバスイッチング素子１４のバックゲート端子は、第１ドライバスイッチング素子１４のソース端子に接続されている。
　第１保護素子１７は、第１保護スイッチング素子１７ａと第２保護スイッチング素子１７ｂとを含む。第１保護スイッチング素子１７ａおよび第２保護スイッチング素子１７ｂは、ＮＭＯＳトランジスタである。第１保護スイッチング素子１７ａのソース端子はグランドパッド２３に接続されている。第１保護スイッチング素子１７ａのドレイン端子は出力パッド２２に接続されている。第１保護スイッチング素子１７ａのゲート端子およびバックゲート端子は、第１保護スイッチング素子１７ａのソース端子に接続されている。第２保護スイッチング素子１７ｂのソース端子はグランドパッド２３に接続されている。第２保護スイッチング素子１７ｂのドレイン端子は出力パッド２２に接続されている。第２保護スイッチング素子１７ｂのゲート端子およびバックゲート端子は、第２保護スイッチング素子１７ｂのソース端子に接続されている。
　第１ドライバスイッチング素子１４と第１保護素子１７は、出力パッド２２とグランドパッド２３との間に接続された第１出力回路１２Ｌを構成する。この第１出力回路１２Ｌは、出力信号ＳＯに基づいてオンオフ動作し、出力パッド２２からグランドパッド２３に向けて電流を引き込む。
　図３に示すように、第２ドライバスイッチング素子１５は、ＰＭＯＳトランジスタである。第２ドライバスイッチング素子１５は、電源パッド２１と出力パッド２２との間に接続されている。第２ドライバスイッチング素子１５のバックゲート端子は、電源パッド２１に接続されている。つまり、第２ドライバスイッチング素子１５のバックゲート端子は、第２ドライバスイッチング素子１５のソース端子に接続されている。
　第２保護素子１８は、第３保護スイッチング素子１８ａと第４保護スイッチング素子１８ｂとを含む。第３保護スイッチング素子１８ａおよび第４保護スイッチング素子１８ｂは、ＰＭＯＳトランジスタである。第３保護スイッチング素子１８ａのソース端子は電源パッド２１に接続されている。第３保護スイッチング素子１８ａのドレイン端子は出力パッド２２に接続されている。第３保護スイッチング素子１８ａのゲート端子およびバックゲート端子は、第３保護スイッチング素子１８ａのソース端子に接続されている。第４保護スイッチング素子１８ｂのソース端子は電源パッド２１に接続されている。第４保護スイッチング素子１８ｂのドレイン端子は出力パッド２２に接続されている。第４保護スイッチング素子１８ｂのゲート端子およびバックゲート端子は、第４保護スイッチング素子１８ｂのソース端子に接続されている。
　第２ドライバスイッチング素子１５と第２保護素子１８は、電源パッド２１と出力パッド２２との間に接続された第２出力回路１２Ｕを構成する。この第２出力回路１２Ｕは、出力信号ＳＯに基づいてオンオフ動作し、電源パッド２１から出力パッド２２に向けて電流を流す。
　（ドライバスイッチング素子および保護スイッチング素子の構成）
　図５は、図１に示す半導体装置１０の一部平面図であり、図２に示す第１ドライバスイッチング素子１４および第１保護素子１７（第１保護スイッチング素子１７ａ、第２保護スイッチング素子１７ｂ）の構成を示す概略平面図である。図６は、半導体装置１０の一部断面図であり、図５に示す第１ウエル領域３１、第２ウエル領域３２、バックゲートガードリング３３、および第１スイッチング素子４１の構成を示す概略断面図である。なお、図５等において、素子等を接続する配線は実線で示され、コンタクトは黒丸にて示されている。
　半導体装置１０は、半導体基板３０を有している。図１に示す第１ドライバスイッチング素子１４および第１保護素子１７は、半導体基板３０に形成されている。つまり、図５は、半導体基板３０を厚さ方向から視た平面図である。以降の説明において、半導体基板３０の厚さ方向を「Ｚ方向」とし、Ｚ方向に直交するとともに互いに直交する２つの方向を「Ｘ方向」「Ｙ方向」とする。第１実施形態では、Ｘ方向は「第２方向」に対応し、Ｙ方向は「第１方向」に対応している。
　図５、図６に示すように、半導体装置１０は、Ｎ型の第１ウエル領域３１を有している。第１ウエル領域３１は、Ｚ方向から視て、Ｘ方向に長い長方形状に形成されている。第１ウエル領域３１にはＰ型の第２ウエル領域３２が形成されている。第２ウエル領域３２は、Ｚ方向から視て、Ｘ方向に長い長方形状に形成されている。第２ウエル領域３２には、Ｐ型のバックゲートガードリング３３が形成されている。バックゲートガードリング３３は、Ｚ方向から視て、Ｘ方向に長い長方形枠状に形成されている。バックゲートガードリング３３は、配線６５，６３によりグランドパッド２３に接続されている。
　図５に示す配線６４，６１は、電源パッド２１に接続されている。配線６４，６１は、電源パッド２１から供給される電源電圧ＶＤＤを図１に示す内部回路１１、第２出力回路１２Ｕ、等に供給するための配線である。
　図５に示すように、バックゲートガードリング３３の内側には、複数の第１スイッチング素子４１および複数の第２スイッチング素子４２が形成されている。第２ウエル領域３２とバックゲートガードリング３３は、複数の第１スイッチング素子４１および複数の第２スイッチング素子４２のバックゲート端子を構成する。複数の第１スイッチング素子４１は、図２に示す第１ドライバスイッチング素子１４と第１保護スイッチング素子１７ａを構成する。複数の第２スイッチング素子４２は、図２に示す第２保護スイッチング素子１７ｂを構成する。
　複数の第１スイッチング素子４１は、Ｙ方向に配列されている。同様に、複数の第２スイッチング素子４２は、Ｙ方向に配列されている。複数の第２スイッチング素子４２は、複数の第１スイッチング素子４１に対してＸ方向に並んで配置されている。
　複数の第１スイッチング素子４１は、ＭＯＳＦＥＴ（ＮＭＯＳトランジスタ）によって構成されている。複数の第１スイッチング素子４１は、それぞれＸ方向に延びる第１ゲート配線４１Ｇを有している。複数の第１スイッチング素子４１はそれぞれ、第１ゲート配線４１Ｇを挟むように配置されたＮ型の第１ソース領域４１Ｓおよび第１ドレイン領域４１Ｄを有している。Ｙ方向に隣り合う２つの第１スイッチング素子４１は、それぞれの第１ドレイン領域４１Ｄが連続するように配置されている。
　複数の第２スイッチング素子４２は、ＭＯＳＦＥＴ（ＮＭＯＳトランジスタ）によって構成されている。複数の第２スイッチング素子４２は、それぞれＸ方向に延びる第２ゲート配線４２Ｇを有している。複数の第２スイッチング素子４２はそれぞれ、第２ゲート配線４２Ｇを挟むように配置されたＮ型の第２ソース領域４２Ｓおよび第２ドレイン領域４２Ｄを有している。Ｙ方向に隣り合う２つの第２スイッチング素子４２は、それぞれの第２ドレイン領域４２Ｄが連続するように配置されている。
　複数の第１ゲート配線４１ＧのＸ方向の長さは、複数の第２ゲート配線４２ＧのＸ方向の長さと異なる。第１実施形態において、複数の第２ゲート配線４２ＧのＸ方向の長さは、複数の第１ゲート配線４１ＧのＸ方向の長さよりも長くなるように設定されている。第１ゲート配線４１ＧのＸ方向の長さは、第１スイッチング素子４１のゲート幅に応じて設定される。第２ゲート配線４２ＧのＸ方向の長さは、第２スイッチング素子４２のゲート幅に応じて設定される。したがって、第２スイッチング素子４２のゲート幅は、第１スイッチング素子４１のゲート幅よりも長くなるように設定されている。
　複数の第１スイッチング素子４１の第１ドレイン領域４１Ｄ、および複数の第２スイッチング素子４２の第２ドレイン領域４２Ｄは、配線６２により出力パッド２２に接続されている。複数の第１スイッチング素子４１の第１ソース領域４１Ｓ、および複数の第２スイッチング素子４２の第２ソース領域４２Ｓは、配線６５，６３によりグランドパッド２３に接続されている。
　複数の第１スイッチング素子４１のうち、Ｙ方向の両端に配置されている第１スイッチング素子４１を第１端スイッチング素子４１ｂとする。図２に示す第１ドライバスイッチング素子１４は、複数の第１スイッチング素子４１のうち、両端の第１端スイッチング素子４１ｂの間に配置された少なくとも１つの第１スイッチング素子４１により構成される。第１ドライバスイッチング素子１４は、複数の第１スイッチング素子４１のうち、Ｙ方向の中央に配置された第１スイッチング素子４１により構成されることが好ましい。第１実施形態において、第１ドライバスイッチング素子１４は、複数の第１スイッチング素子４１のうち、Ｙ方向の中央に配置された２つの第１スイッチング素子４１ａにより構成されている。なお、第１ドライバスイッチング素子１４は、１つまたは３つ以上の第１スイッチング素子４１により構成されてもよい。
　２つの第１スイッチング素子４１ａの第１ゲート配線４１Ｇは、配線６６により互いに接続されるとともに、配線６７により図１に示す内部回路１１に接続されている。したがって、図２に示す第１ドライバスイッチング素子１４は、図５に示す２つの第１スイッチング素子４１ａにより構成される。第１スイッチング素子４１ａは、第１ドライバスイッチング素子１４であるといえる。
　２つの第１スイッチング素子４１ａを除く第１スイッチング素子４１の第１ゲート配線４１Ｇはそれぞれ、配線６８により、Ｘ方向に並ぶ第２スイッチング素子４２の第２ゲート配線４２Ｇに接続されている。全ての第２スイッチング素子４２の第２ゲート配線４２Ｇは、配線６９，６３によりグランドパッド２３に接続されている。したがって、２つの第１スイッチング素子４１ａを除く第１スイッチング素子４１の第１ゲート配線４１Ｇは、グランドパッド２３に接続される。これらにより、全ての第２スイッチング素子４２は、図２に示す第２保護スイッチング素子１７ｂを構成する。第２スイッチング素子４２は、第２保護スイッチング素子１７ｂであるといえる。また、上記の第１ドライバスイッチング素子１４を構成する２つの第１スイッチング素子４１ａを除く第１スイッチング素子４１は、図２に示す第１保護スイッチング素子１７ａを構成する。第１スイッチング素子４１ａを除く第１スイッチング素子４１は、第１保護スイッチング素子１７ａであるといえる。
　なお、図５に示す例では、２つの第１スイッチング素子４１ａの第１ゲート配線４１Ｇは、配線６６，６７により図１に示す内部回路１１に接続される。複数の第１スイッチング素子４１は、同じ電気的特性を有している。したがって、内部回路１１に接続される第１スイッチング素子４１の数は、配線６６，６７の設計（レイアウト）により適宜変更することができる。内部回路１１に接続される第１スイッチング素子４１の数は、出力パッド２２からグランドパッド２３に向けて流す電流量に対応する。この電流量は、たとえば出力パッド２２に接続され、第１ドライバスイッチング素子１４により駆動する素子の数に対応する。このため、複数の第１スイッチング素子４１は、配線６６，６７に接続される第１スイッチング素子４１の数により、第１ドライバスイッチング素子１４の駆動能力を設定可能に構成されているといえる。
　第１スイッチング素子４１ａの数による駆動能力の設定として、図５に示す構成以外の例について説明する。駆動能力の第１の設定例として、たとえば、第１ドライバスイッチング素子１４は、配線６７に接続された１つの第１スイッチング素子４１ａにより構成することができる。駆動能力の第２の設定例として、第１ドライバスイッチング素子１４は、たとえば、配線６６，６７に接続された４つの第１スイッチング素子４１ａにより構成することができる。これらに対して、配線６７に接続されない第１スイッチング素子４１は、第１ゲート配線４１Ｇがグランドパッド２３に接続されることにより、第１保護スイッチング素子１７ａを構成する。そして、配線６７に接続された第１スイッチング素子４１ａは、他の第１スイッチング素子４１と同じ第２ウエル領域３２に形成されている。このため、保護スイッチング素子としても機能する。つまり、複数の第１スイッチング素子４１は、第１ドライバスイッチング素子１４と第１保護スイッチング素子１７ａとに兼用されるスイッチング素子である。これに対して、全ての第２スイッチング素子４２は、第２保護スイッチング素子１７ｂを構成する、専用のスイッチング素子である。
　以上、図１、図２に示す第１ドライバスイッチング素子１４および第１保護素子１７（第１保護スイッチング素子１７ａ、第２保護スイッチング素子１７ｂ）について説明した。図１、図３に示す第２ドライバスイッチング素子１５および第２保護素子１８は、第１ドライバスイッチング素子１４および第１保護素子１７と同様に構成される。たとえば、半導体装置１０は、Ｎ型の第３ウエル領域に形成された複数の第３スイッチング素子および複数の第４スイッチング素子を含む。第３ウエル領域、第３スイッチング素子、および第４スイッチング素子は、導電型が異なるが、上記の第２ウエル領域３２、第１スイッチング素子４１、および第２スイッチング素子４２と同様に構成される。
　（作用）
　次に、第１実施形態の半導体装置１０の作用を説明する。
　（保護スイッチング素子の動作）
　先ず、１つの保護スイッチング素子の動作を説明する。
　図４は、１つの保護スイッチング素子７１を示す。この保護スイッチング素子７１は、Ｐ型の第２ウエル領域３２に形成されている。保護スイッチング素子７１は、バックゲートガードリング３３に囲まれている。保護スイッチング素子７１のドレイン領域７１Ｄは、出力パッド２２に接続されている。保護スイッチング素子７１のソース領域７１Ｓおよびゲート配線７１Ｇと、バックゲートガードリング３３は、グランドパッド２３に接続されている。
　保護スイッチング素子７１のドレイン領域７１Ｄおよびソース領域７１Ｓと、第２ウエル領域３２は、ＮＰＮ型の寄生トランジスタ７５を構成する。この寄生トランジスタ７５は、第２ウエル領域３２とソース領域７１Ｓとの間のＰＮ接合（寄生ダイオード）と、第２ウエル領域３２とドレイン領域７１Ｄとの間のＰＮ接合（寄生ダイオード）とを含む。寄生トランジスタ７５のベースは、第２ウエル領域３２の抵抗成分により構成される抵抗７６を介してバックゲートガードリング３３に接続される。
　出力パッド２２にＥＳＤ電流が流れ込む。このとき、保護スイッチング素子７１のドレイン領域７１Ｄと第２ウエル領域３２とにより構成される寄生ダイオードのカソードとアノードとの間に電位差が生じることにより、矢印７２ａに示すＥＳＤ電流が寄生トランジスタ７５のベースに流れる。この電流により、寄生トランジスタ７５のベース電圧が上昇する。この寄生トランジスタ７５のベース電圧の上昇により、保護スイッチング素子７１のソース領域７１Ｓに向けて矢印７２ｂにて示す電流が流れる。これにより、寄生トランジスタ７５がオン状態となり、ドレイン領域７１Ｄから第２ウエル領域３２を経てソース領域７１Ｓに矢印７２ｃにて示す電流が流れる。つまり、保護スイッチング素子７１は、保護素子としてオン状態となり、出力パッド２２から保護スイッチング素子７１を経てソース領域７１Ｓが接続されたグランドパッド２３に向けてＥＳＤ電流を流す。
　（第１実施形態の半導体装置）
　図５に示すように、第１スイッチング素子４１の第１ドレイン領域４１Ｄおよび第２スイッチング素子４２の第２ドレイン領域４２Ｄは、出力パッド２２に接続されている。したがって、第１スイッチング素子４１および第２スイッチング素子４２は、出力パッド２２に加わるＥＳＤ電流に対して同様に動作する保護スイッチング素子として機能する。上記したように、複数の第１スイッチング素子４１のうち、Ｙ方向において中央に配置された第１スイッチング素子４１ａは、第１ドライバスイッチング素子１４である。複数の第１スイッチング素子４１は、第１保護スイッチング素子１７ａである。複数の第２スイッチング素子４２は、第２保護スイッチング素子１７ｂである。
　図６は、図５のＦ６－Ｆ６線断面図であり、第１スイッチング素子４１の動作を説明するための概略断面図である。
　図６に示すように、複数の第１スイッチング素子４１は、Ｙ方向に並んで配置されている。第１スイッチング素子４１は、第１ゲート配線４１Ｇと、第１ゲート配線４１Ｇを挟むように配置された第１ソース領域４１Ｓおよび第１ドレイン領域４１Ｄを有している。Ｐ型の第２ウエル領域３２と、第１スイッチング素子４１の第１ソース領域４１Ｓおよび第１ドレイン領域４１Ｄにより寄生トランジスタ４５が構成される。この寄生トランジスタ４５のベースは、Ｙ方向において、第２ウエル領域３２の抵抗成分により構成される抵抗４６を介して互いに接続された状態である。そして、Ｙ方向の端部に配置された第１スイッチング素子４１ａに対応する寄生トランジスタ４５のベースは、抵抗４６を介してバックゲートガードリング３３に接続される。
　（比較例の半導体装置）
　ここで、第１実施形態の半導体装置１０に対する比較例の半導体装置１０Ｘについて説明する。なお、比較例の半導体装置１０Ｘの構成部材について、第１実施形態の半導体装置１０と同じ構成部材であるため、同じ符号を付して説明する。
　図７は、比較例の半導体装置１０Ｘの一部断面図を示す。この比較例の半導体装置１０Ｘにおいて、Ｙ方向において端部に配置された第１端スイッチング素子４１ｂの第１ゲート配線４１Ｇは、図１に示す内部回路１１に接続される。したがって、Ｙ方向の端部に配置された第１端スイッチング素子４１ｂは、図１、図２に示す第１ドライバスイッチング素子１４を構成する。
　図７に示す出力パッド２２に対して、ＥＳＤ電流が流れ込む。このＥＳＤ電流は、出力パッド２２から第１ドレイン領域４１Ｄに向けて流れる。このとき、図２に示す第１ドライバスイッチング素子１４を構成する第１端スイッチング素子４１ｂが、他の第１スイッチング素子４１よりも早く動作する場合がある。この場合について説明する。ＥＳＤ電流は、第１端スイッチング素子４１ｂの第１ドレイン領域４１Ｄから、寄生トランジスタ４５のベース、つまり第１端スイッチング素子４１ｂのバックゲートである第２ウエル領域３２に流れ込む。寄生トランジスタ４５の第１端スイッチング素子４１ｂは、バックゲートガードリング３３の近くに配置されている。したがって、寄生トランジスタ４５のベースとバックゲートガードリング３３との間の抵抗値は、他の寄生トランジスタ４５に比べて低い。このため、他の寄生トランジスタ４５は、それらのベース電圧が上がりにくく、オン状態となりにくい。したがって、第２ウエル領域３２に流れ込んだＥＳＤ電流は、オン状態となった寄生トランジスタ４５を介して第１端スイッチング素子４１ｂの第１ソース領域４１Ｓに向けて流れる。つまり、第１端スイッチング素子４１ｂの寄生トランジスタ４５にＥＳＤ電流が集中する。この結果、端に配置された第１端スイッチング素子４１ｂが破損する場合がある。
　（第１実施形態の半導体装置の動作）
　第１実施形態の半導体装置１０は、Ｙ方向に並んで配置され、Ｘ方向に延びる第１ゲート配線４１Ｇを有する複数の第１スイッチング素子４１と、複数の第１スイッチング素子４１を囲むバックゲートガードリング３３とを含む。複数の第１スイッチング素子４１は、互いに並列に接続された状態で、出力パッド２２とグランドパッド２３との間に接続されている。複数の第１スイッチング素子４１のうち、Ｙ方向の両端に配置されている第１端スイッチング素子４１ｂの間に配置された少なくとも１つの第１スイッチング素子４１ａは、第１ドライバスイッチング素子１４を構成する。この第１スイッチング素子４１ａを除く第１スイッチング素子４１の第１ゲート配線４１Ｇは、グランドパッド２３に接続されて第１保護スイッチング素子１７ａを構成する。
　図６に示すように、第１スイッチング素子４１ａの第１ゲート配線４１Ｇは図１に示す内部回路１１に接続されている。第１スイッチング素子４１ａとバックゲートガードリング３３との間には、５個の第１スイッチング素子４１が配置されている。各第１スイッチング素子４１に対応する寄生トランジスタ４５において、Ｙ方向に隣り合う２つの寄生トランジスタ４５のベースは、第２ウエル領域３２の抵抗成分による抵抗４６を介して互いに接続される。
　図６に示す出力パッド２２に対して、ＥＳＤ電流が流れ込む。このＥＳＤ電流により、図２に示すドライバスイッチング素子１４を構成する第１スイッチング素子４１ａが、他の第１スイッチング素子４１よりも早く動作する。このとき、ＥＳＤ電流は、第１スイッチング素子４１ａの第１ドレイン領域４１Ｄから、寄生トランジスタ４５のベース、つまり第１スイッチング素子４１ａのバックゲートである第２ウエル領域３２に流れ込む。寄生トランジスタ４５とバックゲートガードリング３３との間には、他の複数の寄生トランジスタ４５が配置されている。したがって、第１スイッチング素子４１ａの付近の複数の寄生トランジスタ４５のベース電圧が上昇する。その結果、複数の寄生トランジスタ４５がオン状態となる。このオン状態の寄生トランジスタ４５を介して、ＥＳＤ電流が流れる。したがって、第１スイッチング素子４１ａの寄生トランジスタ４５に対するＥＳＤ電流の集中を抑制できる。この結果、第１スイッチング素子４１ａに対するＥＳＤ電流の集中による破損を抑制できる。そして、第１スイッチング素子４１によりＥＳＤ電流をグランドパッド２３に流すことができるため、図１に示す内部回路１１を保護することができる。
　図５に示すように、複数の第１スイッチング素子４１は、１つの第２ウエル領域３２に形成されている。この第２ウエル領域３２には、複数の第１スイッチング素子４１と並んで複数の第２スイッチング素子４２が形成されている。上記したように、出力パッド２２に加わるＥＳＤ電流は、第１スイッチング素子４１ａの第１ドレイン領域４１Ｄから第２ウエル領域３２に流れ込む。
　複数の第２スイッチング素子４２は、複数の第１スイッチング素子４１と同様に構成されている。したがって、半導体装置１０は、複数の第２スイッチング素子４２に対応する寄生トランジスタを含む。これら第２スイッチング素子４２の寄生トランジスタについても寄生トランジスタ４５と同様に、ＥＳＤ電流によってベース電圧が上昇してベース電流を流すことによりオン状態となり、ＥＳＤ電流が流れる。したがって、第１スイッチング素子４１ａの寄生トランジスタ４５に対するＥＳＤ電流の集中をより抑制できる。この結果、第１スイッチング素子４１ａに対するＥＳＤ電流の集中による破損を抑制できる。そして、第１スイッチング素子４１および第２スイッチング素子４２が保護スイッチング素子として動作することにより、より過大なＥＳＤ電流が出力パッド２２に加わる場合でも、図１に示す内部回路１１を保護することができる。
　なお、図６では、Ｙ方向の中央に配置され、第１ドライバスイッチング素子１４を構成する第１スイッチング素子４１ａについて説明した。第１ドライバスイッチング素子１４は、Ｙ方向両端の第１端スイッチング素子４１ｂの間に配置された第１スイッチング素子４１としてもよい。たとえば、図６において、第１端スイッチング素子４１ｂに隣り合う第１スイッチング素子４１を第１ドライバスイッチング素子１４としてもよい。この場合、第１ドライバスイッチング素子１４とした第１スイッチング素子４１の第１ドレイン領域４１ＤにＥＳＤ電流が流れ込む。そして、ＥＳＤ電流は、その第１スイッチング素子４１と、付近の第１スイッチング素子４１、たとえば第１端スイッチング素子４１ｂの寄生トランジスタ４５に流れる。これにより、第１ドライバスイッチング素子１４を構成する第１スイッチング素子４１における電流集中を抑制することができる。そして、Ｙ方向の中央に近い第１スイッチング素子４１を第１ドライバスイッチング素子１４とするほど、より多くの第１スイッチング素子４１の寄生トランジスタ４５がＥＳＤ電流により動作するようになる。このため、第１スイッチング素子４１における電流集中をより抑制することができる。
　以上、図１、図２に示す第１ドライバスイッチング素子１４および第１保護素子１７（第１保護スイッチング素子１７ａ、第２保護スイッチング素子１７ｂ）を構成する第１スイッチング素子４１および第２スイッチング素子４２について説明した。図１、図３に示す第２ドライバスイッチング素子１５および第２保護素子１８は、第１ドライバスイッチング素子１４および第１保護素子１７と同様に構成される。したがって、第２ドライバスイッチング素子１５および第２保護素子１８を構成する第３スイッチング素子および第４スイッチング素子についても同様に、ゲート配線が内部回路１１に接続された第３スイッチング素子に対するＥＳＤ電流の集中を抑制できる。これにより、第３スイッチング素子に対するＥＳＤ電流の集中による破損を抑制できる。そして、第３スイッチング素子および第４スイッチング素子が保護スイッチング素子として動作することにより、図１に示す内部回路１１が保護される。
　（効果）
　以上記述したように、第１実施形態によれば、以下の効果を奏する。
　（１－１）半導体装置１０は、Ｙ方向に並んで配置され、Ｘ方向に延びる第１ゲート配線４１Ｇを有する複数の第１スイッチング素子４１と、複数の第１スイッチング素子４１を囲むバックゲートガードリング３３とを含む。複数の第１スイッチング素子４１は、互いに並列に接続された状態で、出力パッド２２とグランドパッド２３との間に接続されている。複数の第１スイッチング素子４１のうち、Ｙ方向の両端に配置されている第１端スイッチング素子４１ｂの間に配置された少なくとも１つの第１スイッチング素子４１ａは、第１ドライバスイッチング素子１４を構成する。この第１スイッチング素子４１ａを除く第１スイッチング素子４１の第１ゲート配線４１Ｇは、グランドパッド２３に接続されて第１保護スイッチング素子１７ａを構成する。
　出力パッド２２にＥＳＤ電流が加わるとき、第１ドライバスイッチング素子１４となる第１スイッチング素子４１ａと、その第１スイッチング素子４１ａの付近の他の第１スイッチング素子４１における第２ウエル領域３２の電圧が上昇する。これにより、第１スイッチング素子４１ａおよび付近の第１スイッチング素子４１の寄生トランジスタ４５がオン状態となり、ＥＳＤ電流を流す。このため、第１スイッチング素子４１の寄生トランジスタ４５における電流集中を抑制することができる。
　（１－２）Ｙ方向において中央に配置された第１スイッチング素子４１ａは、第１ドライバスイッチング素子１４を構成する。これにより、Ｙ方向の端部に配置された第１スイッチング素子４１を第１ドライバスイッチング素子１４とする場合とくらべ、より多くの第１スイッチング素子４１の寄生トランジスタ４５にＥＳＤ電流を流すことができるようになる。このため、第１スイッチング素子４１の寄生トランジスタ４５における電流集中をより低減することができる。
　（１－３）複数の第１スイッチング素子４１の第１ドレイン領域４１Ｄは、出力パッド２２に接続されている。第１ドライバスイッチング素子１４を構成する第１スイッチング素子４１ａと他の複数の第１スイッチング素子４１は、保護スイッチング素子として機能する。これにより、出力パッド２２に加わるＥＳＤ電流をグランドパッド２３に流すことで、内部回路１１を保護することができる。
　（１－４）半導体装置１０は、バックゲートガードリング３３に囲まれた複数の第２スイッチング素子４２を含む。複数の第２スイッチング素子４２は、第２ゲート配線４２Ｇがグランドパッド２３に接続されて第２保護スイッチング素子１７ｂを構成する。したがって、複数の第１スイッチング素子４１および複数の第２スイッチング素子４２は、保護スイッチング素子として機能する。これにより、出力パッド２２に加わる過大なＥＳＤ電流をグランドパッド２３に流すことで、内部回路１１をより保護することができる。
　（１－５）第２スイッチング素子４２の第２ゲート配線４２Ｇは、第１スイッチング素子４１の第１ゲート配線４１Ｇよりも長い。これにより第２スイッチング素子４２により構成される第２保護スイッチング素子１７ｂに流れる電流量を多くできる。これにより、出力パッド２２に加わる過大なＥＳＤ電流をグランドパッド２３に流すことで、内部回路１１をより保護することができる。
　（１－６）第２スイッチング素子４２の第２ゲート配線４２Ｇは、第１スイッチング素子４１の第１ゲート配線４１Ｇよりも長い。言い換えると、第１スイッチング素子４１の第１ゲート配線４１Ｇは、第２スイッチング素子４２の第２ゲート配線４２Ｇよりも短い。第１ゲート配線４１Ｇの長さは、第１スイッチング素子４１のゲート幅に対応し、第１スイッチング素子４１が流す電流量を決定する。短い第１ゲート配線４１Ｇにより、第１ドライバスイッチング素子１４として動作する第１スイッチング素子４１ａは、出力信号ＳＯに対して少ない電流を出力パッド２２からグランドパッド２３に向けて流す。電流量が少ない、つまり信号出力の動作にあたって低消費電力の半導体装置１０を提供することができる。
　（第２実施形態）
　以下、第２実施形態を図８～図１１に従って説明する。
　なお、この実施形態において、上記第１実施形態と同じ構成部材については同じ符号を付し、説明の一部または全てを省略することがある。
　（半導体装置の概略構成）
　図８に示すように、第２実施形態の半導体装置１１０は、内部回路１１、出力回路１１２を含む。出力回路１１２は、出力バッファ回路１１３、保護回路１１６を含む。
　出力バッファ回路１１３は、第１ドライバスイッチング素子１１４および第２ドライバスイッチング素子１１５を含む。第１ドライバスイッチング素子１１４および第２ドライバスイッチング素子１１５は、ＭＯＳトランジスタ（ＭＯＳＦＥＴ）により構成されている。第２実施形態の第１ドライバスイッチング素子１１４は、ＮＭＯＳトランジスタである。また、第２実施形態の第２ドライバスイッチング素子１１５は、ＰＭＯＳトランジスタである。したがって、第２実施形態の出力バッファ回路１１３は、ＣＭＯＳ構成のインバータ回路である。
　第１ドライバスイッチング素子１１４は、出力パッド２２とグランドパッド２３との間に接続されている。第１ドライバスイッチング素子１１４のソース端子はグランドパッド２３に接続されている。第１ドライバスイッチング素子１１４のドレイン端子は出力パッド２２に接続されている。第１ドライバスイッチング素子１１４のゲート端子（制御端子）には、出力信号ＳＯが供給される。
　第２ドライバスイッチング素子１１５は、電源パッド２１と出力パッド２２との間に接続されている。第２ドライバスイッチング素子１１５のソース端子は電源パッド２１に接続されている。第２ドライバスイッチング素子１１５のドレイン端子は、出力パッド２２に接続されている。第２ドライバスイッチング素子１１５のゲート端子（制御端子）には、出力信号ＳＯが供給される。
　保護回路１１６は、第１保護素子１１７および第２保護素子１１８を含む。第１保護素子１１７は、出力パッド２２とグランドパッド２３との間に接続されている。第２保護素子１１８は、電源パッド２１と出力パッド２２との間に接続されている。第１保護素子１１７、第２保護素子１１８は、電源パッド２１、出力パッド２２に流れ込むＥＳＤ電流から内部回路１１を保護する。
　なお、図８では、１つの出力パッド２２と、その出力パッド２２に接続された出力バッファ回路１１３および保護回路１１６を示している。半導体装置１１０は、複数の出力パッド２２を備える構成であってもよい。また、半導体装置１１０は、１つまたは複数の入力パッドを備える構成であってもよい。また、半導体装置１１０は、出力パッド２２から信号を入力する構成であってもよい。この場合、出力パッド２２は、入出力パッド（Ｉ／Ｏパッド）として機能する。
　（ドライバトランジスタ、保護素子の概略構成）
　図９に示すように、第１ドライバスイッチング素子１１４は、ＮＭＯＳトランジスタである。第１ドライバスイッチング素子１１４は、出力パッド２２とグランドパッド２３との間に接続されている。第１ドライバスイッチング素子１１４のバックゲート端子は、グランドパッド２３に接続されている。つまり、第１ドライバスイッチング素子１１４のバックゲート端子は、第１ドライバスイッチング素子１１４のソース端子に接続されている。
　第１保護素子１１７は、第１保護スイッチング素子１１７ａを含む。第１保護スイッチング素子１１７ａは、ＮＭＯＳトランジスタである。第１保護スイッチング素子１１７ａのソース端子はグランドパッド２３に接続されている。第１保護スイッチング素子１１７ａのドレイン端子は出力パッド２２に接続されている。第１保護スイッチング素子１１７ａのゲート端子およびバックゲート端子は、第１保護スイッチング素子１１７ａのソース端子に接続されている。
　図１０に示すように、第２ドライバスイッチング素子１１５は、ＰＭＯＳトランジスタである。第２ドライバスイッチング素子１１５は、電源パッド２１と出力パッド２２との間に接続されている。第２ドライバスイッチング素子１１５のバックゲート端子は、電源パッド２１に接続されている。つまり、第２ドライバスイッチング素子１１５のバックゲート端子は、第２ドライバスイッチング素子１１５のソース端子に接続されている。
　第２保護素子１１８は、第２保護スイッチング素子１１８ａを含む。第２保護スイッチング素子１１８ａは、ＰＭＯＳトランジスタである。第２保護スイッチング素子１１８ａのソース端子は電源パッド２１に接続されている。第２保護スイッチング素子１１８ａのドレイン端子は出力パッド２２に接続されている。第２保護スイッチング素子１１８ａのゲート端子およびバックゲート端子は、第２保護スイッチング素子１１８ａのソース端子に接続されている。
　（ドライバスイッチング素子および保護スイッチング素子の構成）
　図１１は、半導体装置１１０の一部平面図であり、図９に示す第１ドライバスイッチング素子１１４および第１保護素子１１７（第１保護スイッチング素子１１７ａ）の構成を示す概略平面図である。
　半導体装置１１０は、半導体基板３０を有している。図８に示す第１ドライバスイッチング素子１１４および第１保護素子１１７は、半導体基板３０に形成されている。つまり、図１１は、半導体基板３０を厚さ方向から視た平面図である。なお、図１１において、素子等を接続する配線は実線で示され、コンタクトは黒丸にて示されている。
　なお、図８に示す内部回路１１、第２ドライバスイッチング素子１１５、第２保護素子１１８は、第１ドライバスイッチング素子１１４および第１保護素子１１７と同様に、半導体基板３０に形成されている。なお、図１１等において、素子を接続する配線やコンタクトは簡略化して示されている。
　図１１に示す複数のスイッチング素子１４１は、図９に示す第１ドライバスイッチング素子１１４と第１保護スイッチング素子１１７ａを構成する。これについて、以下に詳しく説明する。
　図１１に示すように、半導体装置１１０は、Ｎ型の第１ウエル領域３１を有している。第１ウエル領域３１は、Ｚ方向から視て、Ｘ方向に長い長方形状に形成されている。第１ウエル領域３１にはＰ型の第２ウエル領域３２が形成されている。第２ウエル領域３２は、Ｚ方向から視て、Ｘ方向に長い長方形状に形成されている。第２ウエル領域３２には、Ｐ型のバックゲートガードリング３３が形成されている。バックゲートガードリング３３は、Ｚ方向から視て、Ｘ方向に長い長方形枠状に形成されている。バックゲートガードリング３３は、配線６５，６３によりグランドパッド２３に接続されている。
　図１１に示すように、バックゲートガードリング３３の内側には、複数のスイッチング素子１４１が形成されている。複数のスイッチング素子１４１は、Ｙ方向に配列されている。
　複数のスイッチング素子１４１は、ＭＯＳＦＥＴ（ＮＭＯＳトランジスタ）によって構成されている。複数のスイッチング素子１４１は、それぞれＸ方向に延びるゲート配線１４１Ｇを有している。複数のスイッチング素子１４１はそれぞれ、ゲート配線１４１Ｇを挟むように配置されたＮ型のソース領域１４１Ｓおよびドレイン領域１４１Ｄを有している。Ｙ方向に隣り合う２つのスイッチング素子１４１は、それぞれのドレイン領域１４１Ｄが連続するように配置されている。複数のゲート配線１４１Ｇは、Ｙ方向において、バックゲートガードリング３３の内側の範囲に亘って延びている。
　複数のスイッチング素子１４１のドレイン領域１４１Ｄは、配線６２により出力パッド２２に接続されている。複数のスイッチング素子１４１のソース領域１４１Ｓは、配線６５，６３によりグランドパッド２３に接続されている。
　複数のスイッチング素子１４１のうち、Ｙ方向の両端に配置されているスイッチング素子１４１を第１端スイッチング素子１４１ｂとする。図９に示す第１ドライバスイッチング素子１１４は、複数のスイッチング素子１４１のうち、両端の第１端スイッチング素子１４１ｂの間に配置された少なくとも１つのスイッチング素子１４１により構成される。第１ドライバスイッチング素子１１４は、複数のスイッチング素子１４１のうち、Ｙ方向の中央に配置されたスイッチング素子１４１ａにより構成されることが好ましい。第２実施形態において、第１ドライバスイッチング素子１１４は、複数のスイッチング素子１４１のうち、Ｙ方向の中央に配置された２つのスイッチング素子１４１ａにより構成されている。なお、第１ドライバスイッチング素子１１４は、１つまたは３つ以上のスイッチング素子１４１により構成されてもよい。
　２つのスイッチング素子１４１ａのゲート配線１４１Ｇは、配線６６により互いに接続されるとともに、配線６７により図８に示す内部回路１１に接続されている。
　２つのスイッチング素子１４１ａを除くスイッチング素子１４１のゲート配線１４１Ｇは、配線６９，６３によりグランドパッド２３に接続されている。これにより、上記の第１ドライバスイッチング素子１１４を構成する２つのスイッチング素子１４１ａを除くスイッチング素子１４１は、図９に示す第１保護スイッチング素子１１７ａを構成する。
　なお、図１１に示す例では、２つのスイッチング素子１４１ａのゲート配線１４１Ｇは、配線６６，６７により図８に示す内部回路１１に接続される。複数のスイッチング素子１４１は、同じ電気的特性を有している。したがって、内部回路１１に接続されるスイッチング素子１４１の数は、配線６６，６７の設計（レイアウト）により適宜変更することができる。内部回路１１に接続されるスイッチング素子１４１の数は、出力パッド２２からグランドパッド２３に向けて流す電流量に対応する。この電流量は、たとえば出力パッド２２に接続され、第１ドライバスイッチング素子１１４により駆動する素子の数に対応する。このため、複数のスイッチング素子１４１は、配線６６，６７に接続されるスイッチング素子１４１の数により、第１ドライバスイッチング素子１１４の駆動能力を設定可能に構成されているといえる。
　スイッチング素子１４１ａの数による駆動能力の設定として、図１１に示す構成以外の例について説明する。駆動能力の第１の設定例として、たとえば、第１ドライバスイッチング素子１１４は、配線６７に接続された１つのスイッチング素子１４１ａにより構成することができる。駆動能力の第２の設定例として、第１ドライバスイッチング素子１１４は、たとえば、配線６６，６７に接続された４つのスイッチング素子１４１ａにより構成することができる。これらに対して、配線６６，６７に接続されないスイッチング素子１４１は、ゲート配線１４１Ｇがグランドパッド２３に接続されることにより、第１保護スイッチング素子１１７ａを構成する。そして、配線６６，６７に接続されたスイッチング素子１４１ａは、他のスイッチング素子１４１と同じ第２ウエル領域３２に形成されている。このため、保護スイッチング素子としても機能する。つまり、複数のスイッチング素子１４１は、第１ドライバスイッチング素子１１４と第１保護スイッチング素子１１７ａとに兼用されるスイッチング素子である。
　以上、図８、図９に示す第１ドライバスイッチング素子１１４および第１保護素子１１７（第１保護スイッチング素子１１７ａ）について説明した。図８、図１０に示す第２ドライバスイッチング素子１１５および第２保護素子１１８は、第１ドライバスイッチング素子１１４および第１保護素子１１７と同様に構成される。たとえば、半導体装置１１０は、Ｎ型の第３ウエル領域に形成された複数の第３スイッチング素子を含む。第３ウエル領域、および第３スイッチング素子は、導電型が異なるが、上記の第２ウエル領域３２、および第１スイッチング素子４１と同様に構成される。
　（作用）
　次に、第２実施形態の半導体装置１１０の作用を説明する。
　図１１に示すように、第２実施形態のスイッチング素子１４１は、Ｙ方向において、第１実施形態の第１スイッチング素子４１と同様に配置されている。したがって、第２ウエル領域３２に形成された複数のスイッチング素子１４１に対する寄生トランジスタ、および寄生トランジスタのベース間の抵抗は、第１実施形態の第１スイッチング素子４１に対する寄生トランジスタ４５、および抵抗４６と同様である。そして、Ｙ方向に配列されたスイッチング素子１４１のうち、両端の第１端スイッチング素子１４１ｂを除くスイッチング素子１４１のうちの少なくとも１つのスイッチング素子１４１により第１ドライバスイッチング素子１１４が構成される。したがって、出力パッド２２にＥＳＤ電流が加わるとき、第１ドライバスイッチング素子１１４を構成するスイッチング素子１４１の寄生トランジスタにおける電流集中を抑制できる。そして、ＥＳＤ電流の集中によるスイッチング素子１４１の破損を抑制できる。
　第２実施形態のスイッチング素子１４１は、第１実施形態の第１スイッチング素子４１の第１ゲート配線４１Ｇよりも長いゲート配線１４１Ｇを含む。したがって、スイッチング素子１４１のゲート幅は、第１スイッチング素子４１のゲート幅よりも長い。これにより、第２実施形態のスイッチング素子１４１は、第１実施形態の第１スイッチング素子４１よりも多くの電流を流すことができる。したがって、駆動能力の大きなスイッチング素子１４１により構成される第１ドライバスイッチング素子１１４を含む半導体装置１１０を提供することができる。
　（効果）
　以上記述したように、第２実施形態によれば、以下の効果を奏する。
　（２－１）第１実施形態の半導体装置１０と同様の効果を奏する。
　（２－２）スイッチング素子１４１のゲート配線１４１Ｇは、Ｙ方向において、バックゲートガードリング３３の内側の範囲に亘って延びている。したがって、第２実施形態のゲート配線１４１Ｇは、第１実施形態において第１ドライバスイッチング素子１４を構成する第１スイッチング素子４１の第１ゲート配線４１Ｇよりも長い。したがって、第１実施形態の半導体装置１０より駆動能力の高い半導体装置１１０を提供することができる。
　（変更例）
　上記実施形態は例えば以下のように変更できる。上記実施形態と以下の各変更例は、技術的な矛盾が生じない限り、互いに組み合せることができる。なお、以下の変更例において、上記実施形態と共通する部分については、上記実施形態と同一の符号を付してその説明を省略する。
　・図１２に示すように、第１保護素子１７を構成する第１保護スイッチング素子１７ａのゲート端子を、抵抗８１ａにより第１保護スイッチング素子１７ａのソース端子に接続してもよい。また、第１保護素子１７を構成する第２保護スイッチング素子１７ｂのゲート端子を、抵抗８１ｂにより第２保護スイッチング素子１７ｂのソース端子に接続してもよい。
　・図１３に示すように、第２保護素子１８を構成する第３保護スイッチング素子１８ａのゲート端子を、抵抗８２ａにより第３保護スイッチング素子１８ａのソース端子に接続してもよい。また、第２保護素子１８を構成する第４保護スイッチング素子１８ｂのゲート端子を、抵抗８２ｂにより第４保護スイッチング素子１８ｂのソース端子に接続してもよい。
　・第１実施形態において、半導体装置１０は、ＣＭＯＳ構造の出力バッファ回路１３を含む構成とした。これに対し、電源パッド２１と出力パッド２２との間の第２ドライバスイッチング素子１５が省略された出力回路（オープンドレイン型の出力回路）を含む構成としてもよい。この場合、第２保護素子１８が省略されてもよい。第２実施形態の半導体装置１１０についても同様とすることができる。
　・上記各実施形態は、出力パッド２２に対して出力信号ＯＵＴを出力する半導体装置１０，１１０について説明した。出力パッド２２は、信号を入力するパッドと信号を出力するパッド、つまり入出力パッド（Ｉ／Ｏパッド）としてもよい。
　・図２に示す第１保護スイッチング素子１７ａと第２保護スイッチング素子１７ｂのゲート端子を出力パッド２２、つまりドレイン端子に接続したダイオード接続としてもよい。また、図３に示す第３保護スイッチング素子１８ａと第４保護スイッチング素子１８ｂのゲート端子を出力パッド２２、つまりドレイン端子に接続したダイオード接続としてもよい。同様に、図９に示す第１保護スイッチング素子１１７ａのゲート端子を出力パッド２２、つまりドレイン端子に接続したダイオード接続としてもよい。また、図１０に示す第２保護スイッチング素子１１８ａのゲート端子を出力パッド２２、つまりドレイン端子に接続したダイオード接続としてもよい。
　（付記）
　本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。
　（付記１）
　ＭＯＳＦＥＴによって構成され、第１方向に並んで配置され、前記第１方向と交差する第２方向に延びる第１ゲート配線（４１Ｇ）を有する複数の第１スイッチング素子（４１）と、
　前記複数の第１スイッチング素子（４１）を囲むバックゲートガードリング（３３）と、
　を含み、
　前記第１スイッチング素子（４１）は３つ以上設けられ、
　前記複数の第１スイッチング素子（４１）は、互いに並列に接続された状態で、第１パッド（２２）と第２パッド（２３）との間に接続されており、
　前記複数の第１スイッチング素子（４１）のうち、前記第１方向の両端に配置されている第１端スイッチング素子（４１ｂ）の間に配置された少なくとも１つの前記第１スイッチング素子（４１ａ）はドライバスイッチング素子であり、
　前記複数の第１スイッチング素子（４１）のうちの前記ドライバスイッチング素子（４１ａ）を除く前記第１スイッチング素子は、前記第１ゲート配線（４１Ｇ）が前記第１パッド（２２）または前記第２パッド（２３）に接続されている第１保護スイッチング素子である、
　半導体装置。
　（付記２）
　前記ドライバスイッチング素子は、前記第１方向の中央に配置された前記第１スイッチング素子（４１ａ）である、付記１に記載の半導体装置。
　（付記３）
　前記ドライバスイッチング素子の数は、前記第１保護スイッチング素子の数よりも少ない、付記１または付記２に記載の半導体装置。
　（付記４）
　前記複数の第１スイッチング素子（４１）に対して前記第２方向に配置され、ＭＯＳＦＥＴによって構成され、前記第１方向に並んで配置され、前記第２方向に延びる第２ゲート配線（４２Ｇ）を有する複数の第２スイッチング素子（４２）を含み、
　前記バックゲートガードリング（３３）は、前記複数の第１スイッチング素子（４２）および前記複数の第２スイッチング素子（４２）を囲むように形成され、
　前記第２スイッチング素子（４２）は前記第１スイッチング素子（４１）と同数設けられており、
　前記複数の第２スイッチング素子（４２）は、前記第２ゲート配線（４２Ｇ）が前記第１パッド（２２）または前記第２パッド（２３）に接続されている第２保護スイッチング素子である、付記１から付記３のいずれか１つに記載の半導体装置。
　（付記５）
　前記複数の第１スイッチング素子（４１）および前記複数の第２スイッチング素子（４２）はＮチャネルＭＯＳＦＥＴであり、前記第１パッド（２２）は出力パッドであり、前記第２パッド（２３）はグランドパッドである、付記４に記載の半導体装置。
　（付記６）
　前記複数の第１スイッチング素子（４１）および前記複数の第２スイッチング素子（４２）はＰチャネルＭＯＳＦＥＴであり、前記第１パッド（２２）は出力パッドであり、前記第２パッド（２１）は、電源パッドである、付記４に記載の半導体装置。
　（付記７）
　前記第２ゲート配線（４２Ｇ）は前記第１ゲート配線（４１Ｇ）よりも長い、付記４から付記６のいずれか１つに記載の半導体装置。
　（付記８）
　前記第１ゲート配線（４１Ｇ）と前記第２ゲート配線（４２Ｇ）は前記第２方向に並んで配置されている、付記４から付記７のいずれか１つに記載の半導体装置。
　（付記９）
　前記複数の第１スイッチング素子（４１）および前記複数の第２スイッチング素子（４２）のバックゲート端子は前記第２パッド（２３）に接続されている、付記４から付記８のいずれか１つに記載の半導体装置。
　（付記１０）
　前記複数の第１スイッチング素子（４１）および前記複数の第２スイッチング素子（４２）は、単一のウエル領域（３２）に形成されている、付記４から付記９のいずれか１つに記載の半導体装置。
　（付記１１）
　前記保護スイッチング素子（４１，１４１）の前記第１ゲート配線（４１Ｇ，１４１Ｇ）と、前記第１パッド（２２）または前記第２パッド（２１，２３）との間に接続された抵抗素子（８１ａ）を有する、付記１から付記１０のいずれか１つに記載の半導体装置。
　（付記１２）
　前記第２パッドは、第１電源パッド（２３）と第２電源パッド（２１）とを含み、
　前記第１電源パッド（２３）と前記第１パッド（２２）との間に接続された第１トランジスタ（１４，１１４）および第１保護素子（１７，１１７）と、
　前記第１パッド（２２）と前記第２電源パッド（２１）との間に接続された第２トランジスタ（１５，１１５）および第２保護素子（１８，１１８）と、
　を含み、
　前記第１トランジスタ（１４，１１４）および前記第２トランジスタ（１５，１１５）の各々は、複数の前記ドライバスイッチング素子を含み、
　前記第１保護素子（１７，１１７）および前記第２保護素子（１８，１１８）の各々は、前記第１保護スイッチング素子（１７ａ，１１７ａ）を含む、
　付記１から付記１１のいずれか１つに記載の半導体装置。
　（付記１３）
　前記第１トランジスタ（１４，１１４）は、ＮチャネルＭＯＳＦＥＴによって構成され、
　前記第２トランジスタ（１５，１１５）は、ＰチャネルＭＯＳＦＥＴによって構成される、
　付記１２に記載の半導体装置。
　以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲および付記を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
　１０　半導体装置
　１１　内部回路
　１２　出力回路
　１２Ｌ　第１出力回路
　１２Ｕ　第２出力回路
　１３　出力バッファ回路
　１４　第１ドライバスイッチング素子
　１５　第２ドライバスイッチング素子
　１６　保護回路
　１７　第１保護素子
　１７ａ　第１保護スイッチング素子
　１７ｂ　第２保護スイッチング素子
　１８　第２保護素子
　１８ａ　第３保護スイッチング素子
　１８ｂ　第４保護スイッチング素子
　２１　電源パッド
　２２　出力パッド
　２３　グランドパッド
　３０　半導体基板
　３１　第１ウエル領域
　３２　第２ウエル領域
　３３　バックゲートガードリング
　４１　第１スイッチング素子
　４１ａ　第１スイッチング素子
　４１ｂ　第１端スイッチング素子
　４１Ｄ　第１ドレイン領域
　４１Ｇ　第１ゲート配線
　４１Ｓ　第１ソース領域
　４２　第２スイッチング素子
　４２Ｄ　第２ドレイン領域
　４２Ｇ　第２ゲート配線
　４２Ｓ　第２ソース領域
　４５　寄生トランジスタ
　４６　抵抗
　６１～６９　配線
　７１　保護スイッチング素子
　７１Ｄ　ドレイン領域
　７１Ｇ　ゲート配線
　７１Ｓ　ソース領域
　７２ａ～７２ｃ　矢印
　７５　寄生トランジスタ
　７６　抵抗
　８１ａ　抵抗
　８１ｂ　抵抗
　８２ａ　抵抗
　８２ｂ　抵抗
　１１０　半導体装置
　１１２　出力回路
　１１３　出力バッファ回路
　１１４　第１ドライバスイッチング素子
　１１５　第２ドライバスイッチング素子
　１１６　保護回路
　１１７　第１保護素子
　１１７ａ　第１保護スイッチング素子
　１１８　第２保護素子
　１１８ａ　第２保護スイッチング素子
　１４１　スイッチング素子
　１４１ａ　スイッチング素子
　１４１ｂ　第１端スイッチング素子
　１４１Ｄ　ドレイン領域
　１４１Ｇ　ゲート配線
　１４１Ｓ　ソース領域
　ＯＵＴ　出力信号
　ＳＯ　出力信号
　ＶＤＤ　電源電圧

Claims (10)

  1. 　ＭＯＳＦＥＴによって構成され、第１方向に並んで配置され、前記第１方向と交差する第２方向に延びる第１ゲート配線を有する複数の第１スイッチング素子と、
    　前記複数の第１スイッチング素子を囲むバックゲートガードリングと、
    　を含み、
    　前記第１スイッチング素子は３つ以上設けられ、
    　前記複数の第１スイッチング素子は、互いに並列に接続された状態で、第１パッドと第２パッドとの間に接続されており、
    　前記複数の第１スイッチング素子のうち、前記第１方向の両端に配置されている第１端スイッチング素子の間に配置された少なくとも１つの前記第１スイッチング素子はドライバスイッチング素子であり、
    　前記複数の第１スイッチング素子のうちの前記ドライバスイッチング素子を除く前記第１スイッチング素子は、前記第１ゲート配線が前記第１パッドまたは前記第２パッドに接続されている第１保護スイッチング素子である、
    　半導体装置。
  2. 　前記ドライバスイッチング素子は、前記第１方向の中央に配置された前記第１スイッチング素子である、請求項１に記載の半導体装置。
  3. 　前記ドライバスイッチング素子の数は、前記第１保護スイッチング素子の数よりも少ない、請求項１または請求項２に記載の半導体装置。
  4. 　前記複数の第１スイッチング素子に対して前記第２方向に配置され、ＭＯＳＦＥＴによって構成され、前記第１方向に並んで配置され、前記第２方向に延びる第２ゲート配線を有する複数の第２スイッチング素子を含み、
    　前記バックゲートガードリングは、前記複数の第１スイッチング素子および前記複数の第２スイッチング素子を囲むように形成され、
    　前記第２スイッチング素子は前記第１スイッチング素子と同数設けられており、
    　前記複数の第２スイッチング素子は、前記第２ゲート配線が前記第１パッドまたは前記第２パッドに接続されている第２保護スイッチング素子である、請求項１から請求項３のいずれか一項に記載の半導体装置。
  5. 　前記複数の第１スイッチング素子および前記複数の第２スイッチング素子はＮチャネルＭＯＳＦＥＴであり、前記第１パッドは出力パッドであり、前記第２パッドはグランドパッドである、請求項４に記載の半導体装置。
  6. 　前記複数の第１スイッチング素子および前記複数の第２スイッチング素子はＰチャネルＭＯＳＦＥＴであり、前記第１パッドは出力パッドであり、前記第２パッドは、電源パッドである、請求項４に記載の半導体装置。
  7. 　前記第２ゲート配線は前記第１ゲート配線よりも長い、請求項４から請求項６のいずれか一項に記載の半導体装置。
  8. 　前記第１ゲート配線と前記第２ゲート配線は前記第２方向に並んで配置されている、請求項４から請求項７のいずれか一項に記載の半導体装置。
  9. 　前記複数の第１スイッチング素子および前記複数の第２スイッチング素子のバックゲート端子は前記第２パッドに接続されている、請求項４から請求項８のいずれか一項に記載の半導体装置。
  10. 　前記複数の第１スイッチング素子および前記複数の第２スイッチング素子は、単一のウエル領域に形成されている、請求項４から請求項９のいずれか一項に記載の半導体装置。
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