WO2019163324A1 - 保護素子及び半導体装置 - Google Patents

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WO2019163324A1
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drain region
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憲太郎 葛西
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • the present disclosure relates to a protection element and a semiconductor device.
  • an internal circuit of the semiconductor device is protected from a sudden surge current generated by electrostatic discharge (ESD) in the vicinity of a pad which is an external connection electrode.
  • ESD electrostatic discharge
  • a diode-based or MOS (Metal-Oxide-Semiconductor) transistor-based protection element can be used as described in Patent Document 1 below.
  • a diode-based protection element and a MOS transistor-based protection element in parallel, a high protection capability against both forward and reverse surge currents An ESD protection element having the above is realized.
  • a first conductivity type element region provided on a semiconductor substrate, a plurality of finger electrodes provided on the element region via a gate insulating film and arranged at a predetermined interval; and A gate electrode having a connection electrode for connecting the plurality of finger electrodes; and a source region and a drain region of a second conductivity type alternately provided in the element region between the finger electrodes, and the drain region Is electrically connected to a power supply or I / O wiring, and the gate electrode and the source region are electrically connected to a ground wiring, and at least one of the source region and the drain region arranged in one direction.
  • the termination is the drain region, and the device region outside the finger electrode sandwiching the termination drain region is electrically connected to the ground wiring. Is than said element region a body contact region is provided as a first conductivity type high concentration, the protection device is provided.
  • an internal circuit and a protection element connected in parallel with the internal circuit includes a first conductivity type element region provided on a semiconductor substrate, and the element A gate electrode having a plurality of finger electrodes arranged on the region via a gate insulating film and arranged at a predetermined interval, and a connecting electrode for connecting the plurality of finger electrodes, and each of the finger electrodes A source region and a drain region of a second conductivity type provided alternately in the element region, wherein the drain region is electrically connected to a power supply or I / O wiring, and the gate electrode and the source region are The terminal region of the source region and the drain region electrically connected to a ground wiring and arranged in one direction is the drain region, and the finger electrode Provided is a semiconductor device in which the element region outside the terminal drain region is provided with a body contact region which is electrically connected to the ground wiring and has a first conductivity type having a higher concentration than the element region. Is done.
  • a protection element in which a portion functioning as a GGMOS (Gate Grounded MOS) and a portion functioning as a PN junction diode are integrated.
  • GGMOS Gate Grounded MOS
  • FIG. 3 is a cross-sectional view showing a cross-sectional configuration in which a protective element is cut along line A-AA in FIG.
  • FIG. 3 is a cross-sectional view showing a cross-sectional configuration of the protective element cut along the line B-BB in FIG. 2.
  • FIG. 3 is a circuit diagram showing an equivalent circuit of the protection element according to the same embodiment.
  • FIG. 6 is a schematic cross-sectional view for explaining an operation when the protection element according to the embodiment applies a surge current in the anti-ground direction.
  • FIG. 6 is a schematic cross-sectional view for explaining an operation when the protection element according to the embodiment applies a surge current in the ground direction. It is a typical top view and sectional view explaining one process of manufacturing a protection element concerning the embodiment. It is a typical top view and sectional view explaining one process of manufacturing a protection element concerning the embodiment. It is a typical top view and sectional view explaining one process of manufacturing a protection element concerning the embodiment. It is a typical top view and sectional view explaining one process of manufacturing a protection element concerning the embodiment. It is a typical top view explaining the composition of the protection element concerning the 1st modification. It is typical sectional drawing explaining the structure of the protection element which concerns on a 2nd modification.
  • FIG. 44D is an exterior diagram illustrating an example of an electronic device on which the protection element according to the embodiment can be mounted.
  • FIG. 44D is an exterior diagram illustrating an example of an electronic device on which the protection element according to the embodiment can be mounted.
  • FIG. 44D is an exterior diagram illustrating an example of an electronic device on which the protection element according to the embodiment can be mounted.
  • FIG. 1 is a schematic circuit diagram illustrating a protection element 10 to which the technology according to the present disclosure is applied.
  • the semiconductor device 1 includes an internal circuit 20, a power supply or I / O wiring 30, a ground wiring 40, and a protection element 10.
  • the internal circuit 20 is a main circuit that realizes the functions of the semiconductor device 1.
  • the power supply or I / O wiring 30 is electrically connected to a power supply (VDD) or an I / O (Input / Output) terminal.
  • a power supply or I / O wiring 30 electrically connected to the power supply (VDD) provides a power supply voltage from the power supply (VDD) to the internal circuit 20.
  • the power supply or I / O wiring 30 electrically connected to the I / O terminal inputs and outputs signals to and from the I / O terminal.
  • the ground wiring 40 is electrically connected to the ground (GND) and provides a reference potential to the internal circuit 20.
  • the protective element 10 is provided in parallel with the internal circuit 20 between the power supply or I / O wiring 30 and the ground wiring 40.
  • the protection element 10 protects the internal circuit 20 from the surge current by flowing a surge current between the power supply or I / O wiring 30 and the ground wiring 40 so as to bypass the internal circuit 20. Since the surge current is a large current that instantaneously flows beyond the steady state, the protection element 10 is configured so as to be in a conductive state only with respect to a surge current that is a large current, for example. A surge current can be preferentially passed through the wiring provided with 10. Thereby, the protection element 10 can prevent a surge current from flowing into the internal circuit 20.
  • the surge current is a direction from the power supply (VDD) or the I / O terminal to the ground (GND) according to the polarity of the surge voltage causing the surge current (referred to as a ground direction in this specification for convenience).
  • a direction from the ground (GND) to the power supply (VDD) or the I / O terminal referred to as an anti-ground direction in this specification for the sake of convenience. Therefore, the protection element 10 is required to efficiently flow a surge current in either the ground direction or the anti-ground direction between the power supply or I / O wiring 30 and the ground wiring 40.
  • the protection element 10 is provided separately from the internal circuit 20 that realizes the function of the semiconductor device 1. Therefore, the protection element 10 is required to be provided with a smaller area in order to suppress the manufacturing cost of the semiconductor device 1.
  • the protection element 10 according to the present embodiment is made in view of the above request.
  • the protection element 10 according to the present embodiment has a high ability to flow a surge current in either the ground direction or the anti-ground direction, and can reduce the area to be formed.
  • a specific configuration of the protection element 10 according to the present embodiment will be described with reference to the drawings.
  • the stacking direction of the substrate and the layer is expressed as a vertical direction
  • the direction in which the substrate exists is expressed as a downward direction
  • the direction facing the downward direction is expressed as an upward direction.
  • FIG. 2 is a plan view showing a planar configuration of the protection element 10 according to the present embodiment
  • FIG. 3 is a sectional view showing a sectional configuration of the protection element 10 cut along the line A-AA in FIG. 4 is a cross-sectional view showing a cross-sectional configuration of the protective element 10 taken along the line B-BB of FIG.
  • the protection element 10 is formed between a gate electrode 120 and a gate electrode 120 provided in a ladder (ladder) shape on a first conductivity type (for example, P type) element region.
  • First conductivity type for example, N-type
  • second conductivity type for example, N-type
  • source regions 110S and drain regions 110D that are alternately provided in the element regions, and a first electrode that is provided around the source regions 110S and drain regions 110D with the gate electrode 120 interposed therebetween.
  • a conductive type for example, P type
  • the gate electrode 120 is provided on the element region via a gate insulating film.
  • the gate electrode 120 is electrically connected to the ground wiring 40
  • the source region 110S is electrically connected to the ground wiring 40 through the source contact 130S
  • the drain region 110D is connected to the power supply or I / O wiring 30 through the drain contact 130D.
  • Each of the body contact regions 110B is electrically connected to the ground wiring 40 through the body contact 130B.
  • the protective element 10 is insulated from the first conductivity type element region 110 provided on the semiconductor substrate 100 over the element region 110 at a predetermined interval.
  • a gate electrode 120 provided through the film 125; a source region 110S and a drain region 110D of the second conductivity type alternately provided in the element region 110 between the gate electrodes 120; and each of the drain regions 110D at both ends.
  • the protection element 10 includes a first conductivity type element region 110 provided in the semiconductor substrate 100 and a second conductivity type drain provided in the element region 110.
  • the gate electrode 120 is sandwiched between the drain region 110D and the gate electrode 120 provided on the element region 110 via the gate insulating film 125 so as to sandwich the region 110D and the region where the drain region 110D is provided.
  • the first conductivity type body contact region 110B provided in the element region 110, the drain contact 130D and the body contact 130B provided on the drain region 110D and the body contact region 110B, the drain contact 130D and the body contact 130B, respectively.
  • the element region 110 is a first conductivity type region formed in the semiconductor substrate 100.
  • the element region 110 can be formed by introducing a P-type impurity such as boron (B) or aluminum (Al) into the semiconductor substrate 100.
  • the semiconductor substrate 100 may be, for example, a semiconductor substrate 100 such as a silicon (Si) substrate or germanium (Ge), and a compound semiconductor substrate such as gallium arsenide (GaAs), gallium nitride (GaN), or silicon carbide (SiC). It may be.
  • the element regions 110 are electrically separated from each other by an insulating element isolation layer (not shown) formed in the semiconductor substrate 100. Accordingly, the element isolation layer can electrically isolate each element including the protection element 10 formed on the semiconductor substrate 100.
  • the element isolation layer may be formed, for example, by embedding an insulating material in an opening provided from the surface of the semiconductor substrate 100 toward the inside. Specifically, the element isolation layer is formed by removing a predetermined region of the semiconductor substrate 100 by etching or the like using an STI (Shallow Trench Isolation) method, and then opening the formed opening with silicon oxide (SiO x ) or silicon nitride.
  • STI Shallow Trench Isolation
  • the element isolation layer may be formed by converting a predetermined region of the semiconductor substrate 100 into an insulating oxide by thermal oxidation using a LOCOS (Local Oxidation of Silicon) method.
  • LOCOS Local Oxidation of Silicon
  • the gate electrode 120 has a ladder (ladder) shape and is provided on the element region 110 via a gate insulating film 125.
  • the gate electrode 120 includes a plurality of finger electrodes 123 arranged at a predetermined interval, and a connection electrode 121 that connects each of the plurality of finger electrodes 123.
  • the connecting electrode 121 is provided in a pair of straight lines extending in the first direction and parallel to each other.
  • the plurality of finger electrodes 123 are provided between the connection electrodes 121 so as to extend in a second direction orthogonal to the first direction. That is, the plurality of finger electrodes 123 are provided so as to span between the connection electrodes 121 provided by a pair of straight lines parallel to each other at a predetermined interval.
  • the gate electrode 120 has a planar shape in which the element region 110 between the parallel connection electrodes 121 is divided into a plurality of rectangular regions by the plurality of finger electrodes 123.
  • the rectangular regions divided by the plurality of finger electrodes alternately become source regions 110S and drain regions 110D, as will be described later. Accordingly, the gate electrode 120 can function as a field effect transistor by the source region 110S and the drain region 110D provided with the finger electrode 123 interposed therebetween.
  • At least three finger electrodes 123 are provided. As the number of finger electrodes 123 increases, the number of source regions 110S and drain regions 110D provided between the connection electrodes 121 can be increased, and the number of field effect transistors formed inside the protection element 10 can be increased. . According to this, since the protection element 10 can distribute and flow the surge current with more field effect transistors, it is possible to improve the ability to cope with the surge current.
  • the number of finger electrodes 123 may be 3 or more and 51 or less so that the number of field effect transistors inside the protection element 10 is about 2 to 50.
  • the gate electrode 120 is made of a conductive material.
  • the gate electrode 120 may be formed of silicon or metal.
  • the gate electrode 120 may be formed of polysilicon, titanium (Ti), molybdenum (Mo), tantalum (Ta), tungsten (W), niobium (Nb), nickel (Ni), zirconium (Zr). , Gold (Au), silver (Ag), aluminum (Al), copper (Cu), or the like, or a compound of these metals.
  • the gate electrode 120 may be formed of a single layer of the above-described material, or may be formed by stacking a plurality of layers of the above-described material.
  • the gate insulating film 125 is formed of an insulating material and is provided between the semiconductor substrate 100 provided with the element region 110 and the gate electrode 120. Specifically, the gate insulating film 125 is provided below the gate electrode 120 in the same planar shape as the gate electrode 120.
  • the gate insulating film 125 may be formed of an insulating material such as silicon oxide (SiO x ), silicon nitride (SiN x ), or silicon oxynitride (SiON), for example.
  • the gate insulating film 125 may be formed of a high dielectric material such as hafnium oxide (HfO 2 ) or a ferroelectric material.
  • the source region 110 ⁇ / b> S and the drain region 110 ⁇ / b> D are alternately provided as second conductivity type regions in the element regions 110 of each rectangular region partitioned by the gate electrode 120. Specifically, the source region 110 ⁇ / b> S and the drain region 110 ⁇ / b> D are alternately provided in a rectangular region obtained by dividing the element region 110 between the connecting electrodes 121 parallel to each other with a plurality of finger electrodes 123. That is, the source region 110S and the drain region 110D are provided on both sides of the finger electrode 123, respectively.
  • the source region 110 ⁇ / b> S and the drain region 110 ⁇ / b> D may be formed by introducing N-type impurities such as phosphorus (P) or arsenic (As) into a predetermined region of the element region 110 at a higher concentration than the element region 110. .
  • N-type impurities such as phosphorus (P) or arsenic (As)
  • the body contact region 110B is provided in the element region 110 in a region surrounding the source region 110S and the drain region 110D as a first conductivity type region having a higher concentration than the element region 110.
  • the body contact region 110B is provided in the element region 110 opposite to the source region 110S and the drain region 110D with the gate electrode 120 interposed therebetween so as to surround the alternately arranged source regions 110S and drain regions 110D. It is done.
  • the body contact region 110B may be formed by additionally introducing a P-type impurity such as boron (B) or aluminum (Al) into a predetermined region of the element region 110. Thereby, the body contact region 110B is provided as a region of the first conductivity type having a higher concentration than the element region 110.
  • the protection element 10 at least one terminal of the source region 110S and the drain region 110D arranged alternately with the finger electrodes 123 interposed therebetween is provided to be the drain region 110D. Accordingly, the terminal drain region 110D can form a PN junction diode with the body contact region 110B provided so as to surround the source region 110S and the drain region 110D. Therefore, the protection element 10 can increase the capability of flowing a surge current in the ground direction at the PN junction diode between the terminal drain region 110D and the body contact region 110B.
  • both ends of the source region 110S and the drain region 110D that are alternately arranged with the finger electrodes 123 interposed therebetween may be provided so as to be the drain region 110D.
  • a PN junction diode is formed at each of both ends of the source region 110S and the drain region 110D that are alternately arranged.
  • the protection element 10 can further increase the capability of flowing a surge current in the ground direction.
  • the number of alternately arranged source regions 110S and drain regions 110D is an odd number
  • the number of finger electrodes is an even number. It becomes.
  • the source contact 130S, the drain contact 130D, and the body contact 130B are provided with a conductive material on the source region 110S, the drain region 110D, and the body contact region 110B, respectively.
  • the source contact 130S, the drain contact 130D, and the body contact 130B are formed of a low-resistance metal such as titanium (Ti) or tungsten (W), or a metal compound such as titanium nitride (TiN) or tantalum nitride (TaN). May be.
  • the source contact 130S, the drain contact 130D, and the body contact 130B may be formed of a single layer of the above-described material, or may be formed by stacking a plurality of layers of the above-described material.
  • silicide of a metal such as Ni and silicon is formed on the surfaces of the source region 110S, the drain region 110D, and the body contact region 110B that are in contact with the source contact 130S, the drain contact 130D, and the body contact 130B, respectively. Also good. According to this configuration, the source region 110S, the drain region 110D, and the body contact region 110B can reduce the contact resistance between the source contact 130S, the drain contact 130D, and the body contact 130B.
  • the source electrode 140S, the drain electrode 140D, and the body electrode 140B are provided with a conductive material on the source contact 130S, the drain contact 130D, and the body contact 130B, respectively.
  • the source electrode 140S, the drain electrode 140D, and the body electrode 140B include titanium (Ti), molybdenum (Mo), tantalum (Ta), tungsten (W), niobium (Nb), nickel (Ni), zirconium (Zr), You may form with metals, such as gold
  • the source electrode 140S, the drain electrode 140D, and the body electrode 140B may be formed of a single layer of the above-described material, or may be formed by stacking a plurality of layers of the above-described material. Note that the source electrode 140S and the body electrode 140B are electrically connected to the ground wiring 40 by a wiring (not shown). The drain electrode 140D is electrically connected to the power supply or the I / O wiring 30 by a wiring (not shown).
  • the insulating layer 150 is provided on the semiconductor substrate 100 with an insulating material and embeds each component of the protection element 10. Specifically, the insulating layer 150 is formed on the semiconductor substrate 100 provided with the element region 110 so as to bury the source contact 130S, the drain contact 130D, the body contact 130B, the source electrode 140S, the drain electrode 140D, and the body electrode 140B. Is provided over the entire surface.
  • the insulating layer 150 may be formed of an insulating material such as silicon oxide (SiO x ), silicon nitride (SiN x ), or silicon oxynitride (SiON).
  • FIG. 5 is a circuit diagram showing an equivalent circuit of the protection element 10 according to the present embodiment.
  • FIG. 6 is a schematic cross-sectional view for explaining the operation when the protective element 10 passes a surge current in the anti-ground direction
  • FIG. 7 explains the operation when the protective element 10 sends a surge current in the ground direction. It is typical sectional drawing to do.
  • the protective element 10 functions as an N-type field effect transistor by the P-type element region 110, the gate electrode 120, the P-type body contact region 110B, the N-type source region 110S, and the drain region 110D.
  • the gate electrode 120, the source region 110S, and the body contact region 110B are electrically connected to the ground (GND), and the drain region 110D is electrically connected to the power supply (VDD) or the I / O terminal. ing. Therefore, the protection element 10 functions as a so-called GGMOS (Gate Grounded MOS).
  • the drain region 110D at the end of the alternately arranged source region 110S and drain region 110D forms a PN junction diode with the body contact region 110B.
  • the protection element 10 can be regarded as equivalent to a circuit in which the GGMOS 11 and the PN junction diode 12 are connected in parallel.
  • a surge current in the anti-ground direction is caused to flow from the power supply (VDD) to the ground (GND) by the GGMOS 11, and a surge current in the ground direction is supplied from the ground (GND) to the power supply (VDD) by the PN junction diode 12.
  • I / O terminal I / O terminal.
  • the operation when the protection element 10 applies a surge current in the anti-ground direction will be described.
  • a surge current in the anti-ground direction flows through the protection element 10
  • a positive voltage is applied to the drain electrode 140 ⁇ / b> D and the drain region 110 ⁇ / b> D, so that the N-type drain region 110 ⁇ / b> D and the P-type An avalanche breakdown occurs between the element region 110 and the element region 110.
  • a current flows from the drain electrode 140 ⁇ / b> D to the element region 110 of the semiconductor substrate 100.
  • the protection element 10 is formed with an NPN bipolar transistor having a source region 110S as an emitter, a body contact region 110B and an element region 110 as a base, and a drain region 110D as a collector as parasitic transistors. Therefore, when the current flowing through the element region 110 increases and a potential difference is generated between the element region 110 as the base and the source region 110S as the emitter, the NPN bipolar transistor is turned on. As a result, the protection element 10 can flow a large current from the drain region 110D to the source region 110S. Therefore, a surge current in the anti-ground direction can flow from the drain electrode 140D to the source electrode 140S.
  • FIG. 7 the operation when the protective element 10 applies a surge current in the ground direction will be described.
  • a ground surge current flows through the protective element 10, a PN junction diode formed between the P-type element region 110 and the body contact region 110B and the N-type drain region 110D.
  • a surge current in the ground direction can flow from the source electrode 140S to the drain electrode 140D.
  • the protection element 10 does not exist between the P-type element region 110 and the body contact region 110B and the N-type drain region 110D. Therefore, the protection element 10 can reduce the resistance component of the PN junction diode.
  • PN junction diodes are formed on each side of the body contact region 110B provided so as to surround the alternately arranged source regions 110S and drain regions 110D. As a result, the protection element 10 is formed with a plurality of PN junction diodes through which a surge current in the ground direction flows, so that the capability to cope with the surge current in the ground direction can be greatly improved.
  • the ability of the PN junction diode formed between the element region 110 and the body contact region 110B and the drain region 110D to flow a surge current in the ground direction is that the gate electrode 120 sandwiched between the body contact region 110B and the drain region 110D. It can be adjusted by the width. Specifically, by increasing the width of the gate electrode 120 provided between the body contact region 110B and the drain region 110D and increasing the distance between the body contact region 110B and the drain region 110D, it is possible to withstand the surge current in the ground direction. Can be increased. However, when the width of the gate electrode 120 provided between the body contact region 110B and the drain region 110D is excessively large, a resistance component is present in the PN junction diode formed between the body contact region 110B and the drain region 110D. This is not preferable because the tolerance is rather reduced.
  • the protection element 10 may be formed as an integrated element, instead of forming the GGMOS 11 and the PN junction diode 12 as separate elements. it can. Therefore, according to this embodiment, since the protection element 10 can be formed with a smaller area, the area of the semiconductor device 1 including the protection element 10 can be reduced, and the manufacturing cost can be reduced.
  • the protection element 10 according to the present embodiment can prevent the surge current in the anti-ground direction from entering the PN junction diode 12 and destroying the PN junction diode 12.
  • the surge current when the surge current is a fast pulse, the surge current enters the PN junction diode 12 before the GGMOS 11 is turned on and enters the PN junction. There is a possibility of destroying the diode 12.
  • the protection element 10 according to the present embodiment since the GGMOS 11 and the PN junction diode 12 are integrally formed, the surge current in the anti-ground direction does not enter the PN junction diode 12. Therefore, the protection element 10 according to the present embodiment can prevent the PN junction diode 12 from being destroyed by a surge current in the anti-ground direction.
  • the protection element 10 has a high ability to flow a surge current in either the ground direction or the anti-ground direction, and can be formed with a smaller area.
  • FIGS. 8A to 8D are a schematic plan view and a cross-sectional view for explaining each process for manufacturing the protection element 10 according to the present embodiment.
  • a gate insulating film 125 is formed on a semiconductor substrate 100 on which an element isolation layer is formed, and then a gate electrode 120 is formed on the gate insulating film 125.
  • ion implantation is performed on a desired region of the semiconductor substrate 100 using boron (B) as P ⁇ at 50 keV at 1.0 ⁇ 10 12 atoms / cm 2 to 1.0 ⁇ 10 13 atoms.
  • dose of / cm 2 and a dose amount of 1.0 ⁇ 10 11 atoms / cm 2 ⁇ 1.0 ⁇ 10 12 atoms / cm 2 to form an ion implanted to the device region 110 by 20 keV.
  • a silicon oxide film is formed to a thickness of 5 nm to 50 nm on the semiconductor substrate 100 formed of silicon or the like using CVD (Chemical Vapor Deposition) or the like.
  • a polysilicon film is formed with a film thickness of 100 nm to 200 nm on the silicon oxide, and a WSi film is formed with a film thickness of 100 nm to 200 nm on the polysilicon.
  • these stacked films are patterned into a desired planar shape using lithography or the like, thereby forming a stacked structure of the gate insulating film 125 and the gate electrode 120.
  • the gate electrode 120 having a laminated structure of polysilicon and WSi may be formed so that the sheet resistance is several ⁇ / ⁇ and the gate width is 0.1 ⁇ m to 0.5 ⁇ m.
  • a source region 110S, a drain region 110D, and a body contact region 110B are formed.
  • phosphorus (P) is added as N ⁇ to a desired region of the semiconductor substrate 100 at 120 keV at 1.0 ⁇ 10 13 atoms / cm 2 to 5.0 ⁇ 10 13 atoms / cm using ion implantation.
  • 2 is implanted, and arsenic (As) as N + is implanted at a dose of 1.0 ⁇ 10 15 atoms / cm 2 to 5.0 ⁇ 10 15 atoms / cm 2 at 50 keV.
  • the drain region 110D is formed.
  • the source region 110S and the drain region 110D may be formed to have a width of 0.5 ⁇ m to 3.0 ⁇ m.
  • boron (B) as P + is dosed from 1.0 ⁇ 10 15 atoms / cm 2 to 5.0 ⁇ 10 15 atoms / cm 2 at 50 keV.
  • the body contact region 110B is formed by ion implantation.
  • the body contact region 110B may be formed at a distance of 0.1 ⁇ m to 0.5 ⁇ m from the gate electrode 120.
  • the source contact 130S, the drain contact 130D, and the body contact 130B are formed on the source region 110S, the drain region 110D, and the body contact region 110B.
  • openings are formed at positions corresponding to the source region 110S, the drain region 110D, and the body contact region 110B using etching or the like.
  • tungsten (W) or the like is formed on the insulating layer 151 by using CVD or the like, so that the opening formed in the insulating layer 151 is filled with a conductive material, and the source contact 130S, the drain contact 130D, and the body contact are filled. 130B is formed.
  • CMP Chemical Mechanical Polishing
  • phosphorus (P) is implanted into the surface of the source region 110S and the drain region 110D at a dose of 1.0 ⁇ 10 15 atoms / cm 2 to 5.0 ⁇ 10 15 atoms / cm 2 at 20 keV. Also good. Further, boron (B) may be implanted into the surface of the body contact region 110B at a dose of 1.0 ⁇ 10 15 atoms / cm 2 to 5.0 ⁇ 10 15 atoms / cm 2 at 20 keV. According to this step, the contact resistance between the source region 110S, the drain region 110D, and the body contact region 110B, and the source contact 130S, the drain contact 130D, and the body contact 130B can be reduced.
  • the source electrode 140S, the drain electrode 140D, and the body electrode 140B are formed on the source contact 130S, the drain contact 130D, and the body contact 130B.
  • the insulating layer 150 is formed by further forming an insulating layer on the insulating layer 151 using CVD or the like, and then the source contact 130S, the drain contact 130D, and the body contact 130B are formed using etching or the like. Openings are provided at corresponding positions. Further, by forming a film of copper (Cu) or the like on the insulating layer 150 using CVD or the like, the opening formed in the insulating layer 150 is embedded with a conductive material, and the source electrode 140S, the drain electrode 140D, and the body electrode are filled. 140B is formed. Note that copper or the like remaining on the insulating layer 150 can be removed by CMP (Chemical Mechanical Polishing) or the like. Furthermore, the source electrode 140S and the body electrode 140B are connected to the ground wiring 40, and the drain electrode 140D is connected to the power supply or I / O wiring 30.
  • CMP Chemical Mechanical Polishing
  • contacts are formed on the gate electrode 120 in the same process as that shown in FIGS. 8C and 8D, and wiring to the ground wiring 40 is formed.
  • the protection element 10 according to the present embodiment can be formed.
  • FIG. 9A is a schematic plan view illustrating the configuration of a protection element 10A according to a first modification.
  • an additional drain region 111D and an additional body contact region 111B are provided in the element region 110 further outside the body contact region 110B.
  • an additional drain region 111D of the second conductivity type (for example, N type) is provided on the opposite side of the body contact region 110B opposite to the side where the drain region 110D is provided, with the finger electrode 123 interposed therebetween. It is done. Similar to the drain region 110D, the additional drain region 111D is provided with an additional drain contact 131D, and the additional drain region 111D is electrically connected to the power supply or the I / O wiring 30 by an electrode and wiring (not shown).
  • the second conductivity type for example, N type
  • an additional body contact region 111B of the first conductivity type (for example, P type) is provided on the opposite side of the additional drain region 111D opposite to the side where the body contact region 110B is provided, with the finger electrode 123 interposed therebetween.
  • the additional body contact 131B is provided in the additional body contact region 111B, and the additional body contact region 111B is electrically connected to the ground wiring 40 by an electrode and a wiring (not shown).
  • the PN configured by the additional drain region 111D and the additional body contact region 111B.
  • a junction diode is further provided in series. Note that the configuration of the source region 110S, the drain region 110D, and the body contact region 110B is substantially the same as that of the protection element 10 shown in FIGS. 2 to 4, and thus description thereof is omitted here.
  • the number of PN junction diodes is increased as compared with the protection element 10 shown in FIGS. 2 to 4, and thus the ability of the protection element 10A to flow a surge current is increased. be able to.
  • 9A shows a configuration in which one PN junction diode is added by adding one additional drain region 111D and one additional body contact region 111B on both sides of the protective element 10A. Examples are not limited to such illustrations.
  • the number of additional drain regions 111D and additional body contact regions 111B added on both sides of the protective element 10A may be two or more.
  • FIG. 9B is a schematic cross-sectional view illustrating the configuration of a protection element 10B according to the second modification.
  • a so-called PD-SOI (Partial Depleted Silicon On Insulator) substrate is used as the semiconductor substrate 100B.
  • a silicon oxide film 102 is provided on the support substrate 101, and the silicon oxide film 102 is formed of silicon or the like.
  • a substrate provided with a semiconductor layer is used.
  • the support substrate 101 may be formed of any material, but may be formed of, for example, the same silicon as the semiconductor layer.
  • Each configuration of 140D, body electrode 140B, and insulating layer 150 is substantially the same as that of the protection element 10 shown in FIGS. 2 to 4, and a description thereof is omitted here.
  • the protection element 10B according to the second modified example by using a PD-SOI substrate as the semiconductor substrate 100B, it is possible to reduce parasitic capacitance such as a field effect transistor formed on the semiconductor substrate 100B.
  • FIG. 9C is a schematic cross-sectional view illustrating the configuration of a protection element 10C according to a third modification.
  • the protective element 10C according to the third modified example uses a so-called FD-SOI (Fully Depleted Silicon On Insulator) substrate as the semiconductor substrate 100C.
  • FD-SOI Fluly Depleted Silicon On Insulator
  • a silicon oxide film 102 is provided on the support substrate 101, and the silicon oxide film 102 is formed of silicon or the like.
  • a substrate provided with a semiconductor layer is used.
  • the support substrate 101 may be formed of any material, but may be formed of, for example, the same silicon as the semiconductor layer.
  • Each configuration of 140D, body electrode 140B, and insulating layer 150 is substantially the same as that of the protection element 10 shown in FIGS. 2 to 4, and a description thereof is omitted here.
  • the thickness of the semiconductor layer formed on the silicon oxide film 102 is about the depth at which the source region 110S and the drain region 110D are formed.
  • the FD-SOI substrate used in the third modification has an extremely thin semiconductor layer in which the source region 110S and the drain region 110D are formed. It is controlled that it is different.
  • the protection element 10C according to the third modification example by using an FD-SOI substrate as the semiconductor substrate 100C, a parasitic capacitance such as a field effect transistor formed on the semiconductor substrate 100C is changed to the protection element 10B according to the second modification example. Can be further reduced.
  • FIG. 9D is a schematic cross-sectional view illustrating the configuration of a protection element 10D according to the fourth modification.
  • the protective element 10D according to the fourth modification uses a substrate obtained by adding a polysilicon layer 103 to the PD-SOI substrate or the FD-SOI substrate as the semiconductor substrate 100D.
  • a polysilicon layer 103 is provided on the support substrate 101, and a silicon oxide film 102 is provided on the polysilicon layer 103. Then, a substrate provided with a semiconductor layer formed of silicon or the like on the silicon oxide film 102 is used.
  • the support substrate 101 may be formed of any material, but may be formed of, for example, the same silicon as the semiconductor layer.
  • Each configuration of 140D, body electrode 140B, and insulating layer 150 is substantially the same as that of the protection element 10 shown in FIGS. 2 to 4, and a description thereof is omitted here.
  • the polysilicon layer traps carriers generated inside the semiconductor substrate 100D when, for example, a high frequency is applied, thereby preventing the substrate capacitance from fluctuating due to the carriers. can do. Therefore, in the protection element 10D according to the fourth modification, it is possible to improve the high frequency characteristics as compared with the protection elements 10B and 10C according to the second and third modifications.
  • FIG. 9E is a schematic cross-sectional view illustrating the configuration of a protection element 10E according to the fifth modification.
  • the protection element 10E according to the fifth modification uses a so-called SOS (Silicon On Sapphire) substrate as the semiconductor substrate 100E.
  • SOS Silicon On Sapphire
  • a substrate in which a semiconductor layer formed of silicon or the like is provided on the sapphire substrate 104 is used instead of the semiconductor substrate 100 formed of silicon or the like.
  • Each configuration of 140D, body electrode 140B, and insulating layer 150 is substantially the same as that of the protection element 10 shown in FIGS. 2 to 4, and a description thereof is omitted here.
  • a parasitic capacitance such as a field effect transistor formed on the semiconductor substrate 100E is formed similarly to the PD-SOI substrate or the FD-SOI substrate. Can be reduced.
  • the protection element 10 according to the present embodiment can be mounted in a circuit mounted on various electronic devices. Next, examples of electronic devices to which the protection element 10 according to the present embodiment can be applied will be described with reference to FIGS. 10A to 10C. 10A to 10C are external views showing examples of electronic devices on which the protection element 10 according to this embodiment can be mounted.
  • the protection element 10 according to the present embodiment can be mounted on an electronic device such as a smartphone.
  • the smartphone 900 includes a display unit 901 that displays various types of information, and an operation unit 903 that includes buttons and the like that receive operation inputs from the user.
  • the protection element 10 according to the present embodiment may be mounted on a control circuit that controls various operations of the smartphone 900.
  • the protection element 10 according to the present embodiment can be mounted on an electronic device such as a digital camera.
  • a digital camera 910 includes a main body (camera body) 911, an interchangeable lens unit 913, a grip 915 that is gripped by the user during shooting, and a monitor that displays various types of information.
  • 10B is an external view of the digital camera 910 viewed from the front (that is, the subject side)
  • FIG. 10C is an external view of the digital camera 910 viewed from the back (that is, the photographer side).
  • the protection element 10 according to the present embodiment may be mounted on a control circuit that controls various operations of the digital camera 910.
  • the electronic device on which the protection element 10 according to this embodiment is mounted is not limited to the above example.
  • the protection element 10 according to the present embodiment can be mounted on electronic devices in all fields. Examples of such electronic devices include glasses-type wearable devices, HMDs (Head Mounted Displays), television devices, electronic books, PDAs (Personal Digital Assistants), notebook personal computers, video cameras, and game devices. be able to.
  • Both ends of the source region and the drain region arranged in one direction are the drain regions, respectively, and the body contact is formed on the outer device region sandwiching the finger electrode with each of the drain regions at both ends.
  • the connection electrode is provided by a pair of parallel straight lines extending in the first direction,
  • the plurality of finger electrodes are provided so as to extend in a second direction perpendicular to the first direction and to bridge between a pair of parallel lines of the connection electrode, (1) or (2)
  • the protective element as described in.
  • the protection element according to (3), wherein the source region and the drain region are provided in the element region surrounded by the gate electrode.
  • the device region further outside the body contact region is further provided with an additional drain region of the second conductivity type with the finger electrode interposed therebetween,
  • the element region outside the additional drain region is further provided with an additional body contact region of a first conductivity type with the finger electrode interposed therebetween,
  • the additional drain region is electrically connected to the power supply or the I / O wiring, and the additional body contact region is electrically connected to the ground wiring, and any one of (1) to (6)
  • the protective element according to item. The protection element according to any one of (1) to (7), wherein the body contact region forms a PN junction with the terminal drain region.
  • the protective element is An element region of a first conductivity type provided on a semiconductor substrate; A plurality of finger electrodes provided on the element region via a gate insulating film and arranged at a predetermined interval; and a gate electrode having a connection electrode connecting the plurality of finger electrodes; A source region and a drain region of a second conductivity type alternately provided in the element region between each of the finger electrodes; With The drain region is electrically connected to a power supply or I / O wiring, the gate electrode and the source region are electrically connected to a ground wiring, At least one terminal of the source region and the drain region arranged in one direction is the drain region, and the element region outside the finger electrode sandwiching the terminal drain region is electrically connected to the ground wiring. And a body contact region having a first conductivity type with a higher concentration than that of the element region.

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Abstract

【課題】より小さな面積で形成され、かついずれの方向のサージ電流を流す能力が高い保護素子及び半導体装置を提供する。 【解決手段】半導体基板に設けられた第１導電型の素子領域と、前記素子領域の上にゲート絶縁膜を介して設けられ、所定の間隔にて配列された複数のフィンガー電極、及び前記複数のフィンガー電極を連結する連結電極を有するゲート電極と、前記フィンガー電極の各々の間の前記素子領域に交互に設けられる第２導電型のソース領域及びドレイン領域と、を備え、前記ドレイン領域は、電源又はＩ／Ｏ配線に電気的に接続され、前記ゲート電極及び前記ソース領域は、グランド配線に電気的に接続され、一方向に配列された前記ソース領域及び前記ドレイン領域の終端の前記ドレイン領域と前記フィンガー電極を挟む外側の前記素子領域には、前記グランド配線に電気的に接続され、第１導電型であるボディコンタクト領域が設けられる、保護素子。

Description

保護素子及び半導体装置
　本開示は、保護素子及び半導体装置に関する。
　ＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）チップなどの半導体装置では、外部接続用電極であるパッドの近傍等に、静電気放電（ＥｌｅｃｔｒｏＳｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ：ＥＳＤ）等にて生じる突発的なサージ電流から半導体装置の内部回路を保護するＥＳＤ保護素子が設けられる。
　ＥＳＤ保護素子としては、例えば、下記の特許文献１に記載されるように、ダイオードベース又はＭＯＳ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタベースの保護素子等を用いることができる。特許文献１に記載された発明では、ダイオードベースの保護素子、及びＭＯＳトランジスタベースの保護素子を並列に設けることで、順方向のサージ電流及び逆方向のサージ電流のいずれに対しても高い保護能力を有するＥＳＤ保護素子を実現している。
特開２０１３－４８２０９号公報
　しかし、上記の特許文献１に記載されたＥＳＤ保護素子では、サージ電流の方向に応じて異なる保護素子を設けているため、ＥＳＤ保護素子の面積が大きくなっていた。そのため、特許文献１に記載されたＥＳＤ保護素子を搭載したＩＣチップでは、チップの面積が大きくなり、製造コストが増加していた。
　そこで、いずれの方向のサージ電流を流す能力が高く、かつより小さな面積で形成することが可能な保護素子が求められていた。
　本開示によれば、半導体基板に設けられた第１導電型の素子領域と、前記素子領域の上にゲート絶縁膜を介して設けられ、所定の間隔にて配列された複数のフィンガー電極、及び前記複数のフィンガー電極を連結する連結電極を有するゲート電極と、前記フィンガー電極の各々の間の前記素子領域に交互に設けられる第２導電型のソース領域及びドレイン領域と、を備え、前記ドレイン領域は、電源又はＩ／Ｏ配線に電気的に接続され、前記ゲート電極及び前記ソース領域は、グランド配線に電気的に接続され、一方向に配列された前記ソース領域及び前記ドレイン領域の少なくとも一方の終端は、前記ドレイン領域であり、前記フィンガー電極を前記終端のドレイン領域と挟む外側の前記素子領域には、前記グランド配線に電気的に接続され、前記素子領域よりも高濃度の第１導電型であるボディコンタクト領域が設けられる、保護素子が提供される。
　また、本開示によれば、内部回路と、前記内部回路と並列に接続された保護素子と、を備え、前記保護素子は、半導体基板に設けられた第１導電型の素子領域と、前記素子領域の上にゲート絶縁膜を介して設けられ、所定の間隔にて配列された複数のフィンガー電極、及び前記複数のフィンガー電極を連結する連結電極を有するゲート電極と、前記フィンガー電極の各々の間の前記素子領域に交互に設けられる第２導電型のソース領域及びドレイン領域と、を備え、前記ドレイン領域は、電源又はＩ／Ｏ配線に電気的に接続され、前記ゲート電極及び前記ソース領域は、グランド配線に電気的に接続され、一方向に配列された前記ソース領域及び前記ドレイン領域の少なくとも一方の終端は、前記ドレイン領域であり、前記フィンガー電極を前記終端のドレイン領域と挟む外側の前記素子領域には、前記グランド配線に電気的に接続され、前記素子領域よりも高濃度の第１導電型であるボディコンタクト領域が設けられる、半導体装置が提供される。
　本開示によれば、ＧＧＭＯＳ（Ｇａｔｅ　Ｇｒｏｕｎｄｅｄ　ＭＯＳ）として機能する部分と、ＰＮ接合ダイオードとして機能する部分とを一体化させた保護素子を形成することができる。
　以上説明したように本開示によれば、いずれの方向のサージ電流を流す能力が高く、かつより小さな面積で形成することが可能な保護素子及び半導体装置を提供することができる。
　なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
本開示に係る技術が適用される保護素子を説明する模式的な回路図である。 本開示の一実施形態に係る保護素子の平面構成を示す平面図である。 図２のＡ－ＡＡ線で保護素子を切断した断面構成を示す断面図である。 図２のＢ－ＢＢ線で保護素子を切断した断面構成を示す断面図である。 同実施形態に係る保護素子の等価回路を示す回路図である 同実施形態に係る保護素子が反グランド方向のサージ電流を流す際の動作を説明する模式的な断面図である。 同実施形態に係る保護素子がグランド方向のサージ電流を流す際の動作を説明する模式的な断面図である。 同実施形態に係る保護素子を製造する一工程を説明する模式的な平面図及び断面図である。 同実施形態に係る保護素子を製造する一工程を説明する模式的な平面図及び断面図である。 同実施形態に係る保護素子を製造する一工程を説明する模式的な平面図及び断面図である。 同実施形態に係る保護素子を製造する一工程を説明する模式的な平面図及び断面図である。 第１の変形例に係る保護素子の構成を説明する模式的な平面図である。 第２の変形例に係る保護素子の構成を説明する模式的な断面図である。 第３の変形例に係る保護素子の構成を説明する模式的な断面図である。 第４の変形例に係る保護素子の構成を説明する模式的な断面図である。 第５の変形例に係る保護素子の構成を説明する模式的な断面図である。 同実施形態に係る保護素子が搭載され得る電子機器の一例を示す外観図である。 同実施形態に係る保護素子が搭載され得る電子機器の一例を示す外観図である。 同実施形態に係る保護素子が搭載され得る電子機器の一例を示す外観図である。
　以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
　なお、説明は以下の順序で行うものとする。
　１．背景
　２．保護素子の構成例
　３．保護素子の動作例
　４．保護素子の製造方法
　５．変形例
　　５．１．第１の変形例
　　５．２．第２の変形例
　　５．３．第３の変形例
　　５．４．第４の変形例
　　５．５．第５の変形例
　６．適用例
　＜１．背景＞
　まず、図１を参照して、本開示に係る技術の背景について説明する。図１は、本開示に係る技術が適用される保護素子１０を説明する模式的な回路図である。
　図１に示すように、半導体装置１は、内部回路２０と、電源又はＩ／Ｏ配線３０と、グランド配線４０と、保護素子１０とを備える。
　内部回路２０は、半導体装置１が備える機能を実現する主要な回路である。電源又はＩ／Ｏ配線３０は、電源（ＶＤＤ）又はＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子と電気的に接続される。電源（ＶＤＤ）に電気的に接続される電源又はＩ／Ｏ配線３０は、電源（ＶＤＤ）から内部回路２０に電源電圧を提供する。また、Ｉ／Ｏ端子に電気的に接続される電源又はＩ／Ｏ配線３０は、Ｉ／Ｏ端子に対して信号を入出力する。グランド配線４０は、グランド（ＧＮＤ）と電気的に接続され、内部回路２０に基準電位を提供する。
　保護素子１０は、電源又はＩ／Ｏ配線３０及びグランド配線４０の間に内部回路２０と並列接続されて設けられる。保護素子１０は、電源又はＩ／Ｏ配線３０及びグランド配線４０の間で、内部回路２０を迂回するようにサージ電流を流すことで、サージ電流から内部回路２０を保護する。サージ電流は、定常状態を超えて瞬間的に流れる大電流であるため、保護素子１０は、例えば、大電流であるサージ電流に対してのみ導通状態となるように構成されることで、保護素子１０が設けられた配線に優先的にサージ電流を流すことができる。これにより、保護素子１０は、内部回路２０にサージ電流が流れ込むことを防止することができる。
　ここで、サージ電流は、サージ電流を生じさせるサージ電圧の極性等に応じて、電源（ＶＤＤ）又はＩ／Ｏ端子からグランド（ＧＮＤ）に向かう方向（本明細書では便宜的にグランド方向と称する）、及びグランド（ＧＮＤ）から電源（ＶＤＤ）又はＩ／Ｏ端子に向かう方向（本明細書では便宜的に反グランド方向と称する）の両方向に流れ得る。そのため、保護素子１０には、電源又はＩ／Ｏ配線３０及びグランド配線４０の間のグランド方向及び反グランド方向のいずれの方向のサージ電流も効率的に流すことが求められる。
　また、保護素子１０は、半導体装置１の機能を実現する内部回路２０とは別に設けられる。そのため、保護素子１０は、半導体装置１の製造コストを抑制するために、より小さい面積にて設けられることが求められる。
　本実施形態に係る保護素子１０は、上記の要請を鑑みてなされたものである。本実施形態に係る保護素子１０は、グランド方向及び反グランド方向のいずれの方向のサージ電流も流す能力が高く、かつ形成される面積をより小さくすることが可能である。以下では、本実施形態に係る保護素子１０の具体的な構成について図面等を参照して説明する。
　なお、以下の説明にて参照する各図面では、説明の便宜上、一部の構成部材の大きさを誇張して表現している場合がある。したがって、各図面において図示される構成部材同士の相対的な大きさは、必ずしも実際の構成部材同士の大小関係を正確に表現するものではない。また、以下の説明では、基板及び層の積層方向を上下方向と表現し、基板が存在する方向を下方向と表現し、該下方向と対向する方向を上方向と表現する。
　＜２．保護素子の構成例＞
　まず、図２～図４を参照して、本実施形態に係る保護素子１０の構成例について説明する。図２は、本実施形態に係る保護素子１０の平面構成を示す平面図であり、図３は、図２のＡ－ＡＡ線で保護素子１０を切断した断面構成を示す断面図であり、図４は、図２のＢ－ＢＢ線で保護素子１０を切断した断面構成を示す断面図である。
　図２に示すように、平面視では、保護素子１０は、第１導電型（例えば、Ｐ型）の素子領域上にラダー（梯子）形状に設けられたゲート電極１２０と、ゲート電極１２０の間の素子領域に交互に設けられた第２導電型（例えば、Ｎ型）のソース領域１１０Ｓ及びドレイン領域１１０Ｄと、ソース領域１１０Ｓ及びドレイン領域１１０Ｄの周囲にゲート電極１２０を挟んで設けられた第１導電型（例えば、Ｐ型）のボディコンタクト領域１１０Ｂと、を備える。
　なお、ゲート電極１２０は、ゲート絶縁膜を介して素子領域上に設けられる。ゲート電極１２０は、グランド配線４０と電気的に接続され、ソース領域１１０Ｓは、ソースコンタクト１３０Ｓによってグランド配線４０と電気的に接続され、ドレイン領域１１０Ｄは、ドレインコンタクト１３０Ｄによって電源又はＩ／Ｏ配線３０と電気的に接続される。また、ボディコンタクト領域１１０Ｂの各々は、ボディコンタクト１３０Ｂによってそれぞれグランド配線４０と電気的に接続される。
　一方、図３に示すように、Ａ－ＡＡ断面では、保護素子１０は、半導体基板１００に設けられた第１導電型の素子領域１１０と、所定の間隔で、素子領域１１０の上にゲート絶縁膜１２５を介して設けられたゲート電極１２０と、ゲート電極１２０の間の素子領域１１０に交互に設けられた第２導電型のソース領域１１０Ｓ及びドレイン領域１１０Ｄと、両端のドレイン領域１１０Ｄの各々との間でゲート電極１２０を挟むように素子領域１１０に設けられた第１導電型のボディコンタクト領域１１０Ｂと、ソース領域１１０Ｓ、ドレイン領域１１０Ｄ及びボディコンタクト領域１１０Ｂの上にそれぞれ設けられたソースコンタクト１３０Ｓ、ドレインコンタクト１３０Ｄ及びボディコンタクト１３０Ｂと、ソースコンタクト１３０Ｓ、ドレインコンタクト１３０Ｄ及びボディコンタクト１３０Ｂの上にそれぞれ設けられたソース電極１４０Ｓ、ドレイン電極１４０Ｄ及びボディ電極１４０Ｂと、保護素子１０の各構成を埋め込む絶縁層１５０と、を備える。
　また、図４に示すように、Ｂ－ＢＢ断面では、保護素子１０は、半導体基板１００に設けられた第１導電型の素子領域１１０と、素子領域１１０に設けられた第２導電型のドレイン領域１１０Ｄと、ドレイン領域１１０Ｄが設けられた領域を挟むように素子領域１１０の上にゲート絶縁膜１２５を介して設けられたゲート電極１２０と、ドレイン領域１１０Ｄとの間でゲート電極１２０を挟むように素子領域１１０に設けられた第１導電型のボディコンタクト領域１１０Ｂと、ドレイン領域１１０Ｄ及びボディコンタクト領域１１０Ｂの上にそれぞれ設けられたドレインコンタクト１３０Ｄ及びボディコンタクト１３０Ｂと、ドレインコンタクト１３０Ｄ及びボディコンタクト１３０Ｂの上にそれぞれ設けられたドレイン電極１４０Ｄ及びボディ電極１４０Ｂと、保護素子１０の各構成を埋め込む絶縁層１５０と、を備える。
　素子領域１１０は、半導体基板１００に形成される第１導電型の領域である。具体的には、素子領域１１０は、ホウ素（Ｂ）又はアルミニウム（Ａｌ）などのＰ型不純物を半導体基板１００に導入することで形成することができる。半導体基板１００は、例えば、シリコン（Ｓｉ）基板又はゲルマニウム（Ｇｅ）などの半導体基板１００であってもよく、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）又はシリコンカーバイド（ＳｉＣ）等の化合物半導体基板であってもよい。
　なお、素子領域１１０は、半導体基板１００に形成された絶縁性の素子分離層（図示せず）によって互いに電気的に離隔される。これによって、素子分離層は、半導体基板１００に形成された保護素子１０を含む各素子を電気的に離隔することができる。素子分離層は、例えば、半導体基板１００の表面から内部に向かって設けられた開口に絶縁性材料を埋め込むことで形成されてもよい。具体的には、素子分離層は、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法を用いて、半導体基板１００の所定の領域をエッチング等で除去した後、形成された開口を酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁材料で埋め込むことで形成されてもよい。また、素子分離層は、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法を用いて、熱酸化によって半導体基板１００の所定の領域を絶縁性の酸化物に変換することで形成されてもよい。
　ゲート電極１２０は、ラダー（梯子）形状の平面形状にて、素子領域１１０の上にゲート絶縁膜１２５を介して設けられる。具体的には、ゲート電極１２０は、所定の間隔にて配列された複数のフィンガー電極１２３と、複数のフィンガー電極１２３の各々を連結する連結電極１２１と、を含む。具体的には、連結電極１２１は、第１方向に延伸する互いに平行な一対の直線形状に設けられる。複数のフィンガー電極１２３は、連結電極１２１の間に、第１方向と直交する第２方向に延伸して設けられる。すなわち、複数のフィンガー電極１２３は、互いに平行な一対の直線にて設けられる連結電極１２１の間を所定の間隔にて架け渡すように設けられる。したがって、ゲート電極１２０は、互いに平行な連結電極１２１の間の素子領域１１０を複数のフィンガー電極１２３によって複数の矩形領域に分割するような平面形状となる。複数のフィンガー電極によって分割された矩形領域は、後述するように、交互にソース領域１１０Ｓ及びドレイン領域１１０Ｄとなる。これにより、ゲート電極１２０は、フィンガー電極１２３を挟んで設けられたソース領域１１０Ｓ及びドレイン領域１１０Ｄによって、電界効果トランジスタとして機能することができる。
　ソース領域１１０Ｓ及びドレイン領域１１０Ｄをそれぞれ少なくとも１つ以上設けるためには、フィンガー電極１２３は、少なくとも３つ以上設けられる。フィンガー電極１２３の数が多いほど、連結電極１２１の間に設けられるソース領域１１０Ｓ及びドレイン領域１１０Ｄの数を増加させ、保護素子１０の内部に形成される電界効果トランジスタの数を増加させることができる。これによれば、保護素子１０は、サージ電流をより多くの電界効果トランジスタにて分散して流すことができるため、サージ電流への対応能力を向上させることができる。
　ただし、フィンガー電極１２３の数が過度に多い場合、保護素子１０の面積が増大してしまうため、保護素子１０を含む半導体装置１の製造コストが増加してしまう。また、保護素子１０の内部のトランジスタの数が増加するため、保護素子１０の内部の寄生容量が増加してしまう。したがって、フィンガー電極１２３の数は、保護素子１０の内部の電界効果トランジスタの数が２～５０程度となるように、３以上５１以下であってもよい。
　ゲート電極１２０は、導電性材料で形成される。具体的には、ゲート電極１２０は、シリコン又は金属で形成されてもよい。例えば、ゲート電極１２０は、ポリシリコンで形成されてもよく、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）若しくは銅（Ｃｕ）等の金属、又はこれら金属の化合物等にて形成されてもよい。ゲート電極１２０は、上述した材料の単層で形成されてもよく、上述した材料の層を複数積層することで形成されてもよい。
　ゲート絶縁膜１２５は、絶縁性材料で形成され、素子領域１１０が設けられた半導体基板１００及びゲート電極１２０の間に設けられる。具体的には、ゲート絶縁膜１２５は、ゲート電極１２０と同じ平面形状にてゲート電極１２０の下に設けられる。ゲート絶縁膜１２５は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性材料で形成されてもよい。または、ゲート絶縁膜１２５は、酸化ハフニウム（ＨｆＯ２）等の高誘電体材料又は強誘電体材料で形成されてもよい。
　ソース領域１１０Ｓ及びドレイン領域１１０Ｄは、ゲート電極１２０によって区切られた各矩形領域の素子領域１１０に、第２導電型の領域として交互に設けられる。具体的には、ソース領域１１０Ｓ及びドレイン領域１１０Ｄは、互いに平行な連結電極１２１の間の素子領域１１０を複数のフィンガー電極１２３で分割した矩形領域に交互に設けられる。すなわち、ソース領域１１０Ｓ及びドレイン領域１１０Ｄは、フィンガー電極１２３を挟んで両側にそれぞれ設けられることになる。ソース領域１１０Ｓ及びドレイン領域１１０Ｄは、素子領域１１０の所定の領域に、リン（Ｐ）又はヒ素（Ａｓ）などのＮ型不純物を素子領域１１０よりも高濃度で導入することで形成されてもよい。
　ボディコンタクト領域１１０Ｂは、ソース領域１１０Ｓ及びドレイン領域１１０Ｄを囲む領域の素子領域１１０に、素子領域１１０よりも高濃度の第１導電型の領域として設けられる。具体的には、ボディコンタクト領域１１０Ｂは、交互に配列されたソース領域１１０Ｓ及びドレイン領域１１０Ｄを囲むように、ゲート電極１２０を挟んでソース領域１１０Ｓ及びドレイン領域１１０Ｄと反対側の素子領域１１０に設けられる。ボディコンタクト領域１１０Ｂは、素子領域１１０の所定の領域に、ホウ素（Ｂ）又はアルミニウム（Ａｌ）などのＰ型不純物を追加で導入することで形成されてもよい。これにより、ボディコンタクト領域１１０Ｂは、素子領域１１０よりも高濃度の第１導電型の領域として設けられる。
　本実施形態に係る保護素子１０では、フィンガー電極１２３を挟んで交互に配列されたソース領域１１０Ｓ及びドレイン領域１１０Ｄの少なくとも一方の終端は、ドレイン領域１１０Ｄとなるように設けられる。これにより、終端のドレイン領域１１０Ｄは、ソース領域１１０Ｓ及びドレイン領域１１０Ｄを囲むように設けられるボディコンタクト領域１１０Ｂとの間でＰＮ接合ダイオードを形成することができる。したがって、保護素子１０は、終端のドレイン領域１１０Ｄと、ボディコンタクト領域１１０Ｂとの間のＰＮ接合ダイオードにて、グランド方向のサージ電流を流す能力を増加させることができる。
　なお、フィンガー電極１２３を挟んで交互に配列されたソース領域１１０Ｓ及びドレイン領域１１０Ｄの両方の終端は、共にドレイン領域１１０Ｄとなるように設けられてもよい。これによれば、保護素子１０は、交互に配列されたソース領域１１０Ｓ及びドレイン領域１１０Ｄの両方の終端の各々で、ＰＮ接合ダイオードが形成されることになる。これにより、保護素子１０は、グランド方向のサージ電流を流す能力をさらに増加させることができる。なお、交互に配列されたソース領域１１０Ｓ及びドレイン領域１１０Ｄの両方の終端がドレイン領域１１０Ｄである場合、交互に配列されるソース領域１１０Ｓ及びドレイン領域１１０Ｄの数は奇数となり、フィンガー電極の数は偶数となる。
　ソースコンタクト１３０Ｓ、ドレインコンタクト１３０Ｄ及びボディコンタクト１３０Ｂは、それぞれソース領域１１０Ｓ、ドレイン領域１１０Ｄ及びボディコンタクト領域１１０Ｂの上に導電性材料で設けられる。例えば、ソースコンタクト１３０Ｓ、ドレインコンタクト１３０Ｄ及びボディコンタクト１３０Ｂは、チタン（Ｔｉ）若しくはタングステン（Ｗ）などの低抵抗の金属、又は窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）などの金属化合物で形成されてもよい。ソースコンタクト１３０Ｓ、ドレインコンタクト１３０Ｄ及びボディコンタクト１３０Ｂは、上述した材料の単層で形成されてもよく、上述した材料の層を複数積層して形成されてもよい。
　なお、ソースコンタクト１３０Ｓ、ドレインコンタクト１３０Ｄ及びボディコンタクト１３０Ｂとそれぞれ接するソース領域１１０Ｓ、ドレイン領域１１０Ｄ及びボディコンタクト領域１１０Ｂの表面には、Ｎｉなどの金属とシリコンとの合金（いわゆるシリサイド）が形成されてもよい。この構成によれば、ソース領域１１０Ｓ、ドレイン領域１１０Ｄ及びボディコンタクト領域１１０Ｂは、ソースコンタクト１３０Ｓ、ドレインコンタクト１３０Ｄ及びボディコンタクト１３０Ｂとの間の接触抵抗を低下させることができる。
　ソース電極１４０Ｓ、ドレイン電極１４０Ｄ及びボディ電極１４０Ｂは、それぞれソースコンタクト１３０Ｓ、ドレインコンタクト１３０Ｄ及びボディコンタクト１３０Ｂの上に導電性材料で設けられる。例えば、ソース電極１４０Ｓ、ドレイン電極１４０Ｄ及びボディ電極１４０Ｂは、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）若しくは銅（Ｃｕ）等の金属、又はこれら金属の化合物等にて形成されてもよい。ソース電極１４０Ｓ、ドレイン電極１４０Ｄ及びボディ電極１４０Ｂは、上述した材料の単層で形成されてもよく、上述した材料の層を複数積層して形成されてもよい。なお、ソース電極１４０Ｓ及びボディ電極１４０Ｂは、図示しない配線によって、グランド配線４０と電気的に接続される。ドレイン電極１４０Ｄは、図示しない配線によって、電源又はＩ／Ｏ配線３０と電気的に接続される。
　絶縁層１５０は、半導体基板１００の上に絶縁性材料にて設けられ、保護素子１０の各構成を埋め込む。具体的には、絶縁層１５０は、ソースコンタクト１３０Ｓ、ドレインコンタクト１３０Ｄ、ボディコンタクト１３０Ｂ、ソース電極１４０Ｓ、ドレイン電極１４０Ｄ及びボディ電極１４０Ｂを埋め込むように、素子領域１１０が設けられた半導体基板１００の上に全面に亘って設けられる。例えば、絶縁層１５０は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの絶縁性材料で形成されてもよい。
　＜３．保護素子の動作例＞
　続いて、図５～図７を参照して、本実施形態に係る保護素子１０の動作例について説明する。図５は、本実施形態に係る保護素子１０の等価回路を示す回路図である。図６は、保護素子１０が反グランド方向のサージ電流を流す際の動作を説明する模式的な断面図であり、図７は、保護素子１０がグランド方向のサージ電流を流す際の動作を説明する模式的な断面図である。
　保護素子１０は、Ｐ型の素子領域１１０、ゲート電極１２０、Ｐ型のボディコンタクト領域１１０Ｂ、Ｎ型のソース領域１１０Ｓ及びドレイン領域１１０Ｄによって、Ｎ型の電界効果トランジスタとして機能する。加えて、ゲート電極１２０、ソース領域１１０Ｓ及びボディコンタクト領域１１０Ｂは、グランド（ＧＮＤ）と電気的に接続されており、ドレイン領域１１０Ｄは、電源（ＶＤＤ）又はＩ／Ｏ端子と電気的に接続されている。したがって、保護素子１０は、いわゆるＧＧＭＯＳ（Ｇａｔｅ　Ｇｒｏｕｎｄｅｄ　ＭＯＳ）として機能する。
　また、保護素子１０では、交互に配列されたソース領域１１０Ｓ及びドレイン領域１１０Ｄの終端のドレイン領域１１０Ｄは、ボディコンタクト領域１１０Ｂとの間でＰＮ接合ダイオードを形成する。
　したがって、保護素子１０は、図５で示すように、ＧＧＭＯＳ１１及びＰＮ接合ダイオード１２が並列接続された回路と等価とみなすことができる。このような保護素子１０では、ＧＧＭＯＳ１１にて反グランド方向のサージ電流を電源（ＶＤＤ）からグランド（ＧＮＤ）に流し、ＰＮ接合ダイオード１２にてグランド方向のサージ電流をグランド（ＧＮＤ）から電源（ＶＤＤ）又はＩ／Ｏ端子に流すことができる。
　ここで、図６を参照して、保護素子１０が反グランド方向のサージ電流を流す際の動作について説明する。図６に示すように、反グランド方向のサージ電流が保護素子１０に流れた場合、ドレイン電極１４０Ｄ及びドレイン領域１１０Ｄに正の電圧が印加されることで、Ｎ型のドレイン領域１１０Ｄと、Ｐ型の素子領域１１０との間でアバランシェブレークダウンが生じる。これにより、ドレイン電極１４０Ｄから半導体基板１００の素子領域１１０に電流が流れる。一方で、保護素子１０には、寄生トランジスタとして、ソース領域１１０Ｓをエミッタ、ボディコンタクト領域１１０Ｂ及び素子領域１１０をベース、ドレイン領域１１０ＤをコレクタとするＮＰＮバイポーラトランジスタが形成されている。したがって、素子領域１１０に流れる電流が増加し、ベースである素子領域１１０と、エミッタであるソース領域１１０Ｓとの間に電位差が生じた場合、上記のＮＰＮバイポーラトランジスタがオン状態となる。これにより、保護素子１０は、ドレイン領域１１０Ｄからソース領域１１０Ｓに大電流を流すことができるようになるため、ドレイン電極１４０Ｄからソース電極１４０Ｓに反グランド方向のサージ電流を流すことができる。
　また、図７を参照して、保護素子１０がグランド方向のサージ電流を流す際の動作について説明する。図７に示すように、グランド方向のサージ電流が保護素子１０に流れた場合、Ｐ型の素子領域１１０及びボディコンタクト領域１１０Ｂと、Ｎ型のドレイン領域１１０Ｄとの間で形成されるＰＮ接合ダイオードによって、ソース電極１４０Ｓからドレイン電極１４０Ｄにグランド方向のサージ電流を流すことができる。
　本実施形態に係る保護素子１０では、Ｐ型の素子領域１１０及びボディコンタクト領域１１０ＢとＮ型のドレイン領域１１０Ｄとの間に、ソース領域１１０Ｓ又は素子分離層等が存在しない。そのため、保護素子１０は、ＰＮ接合ダイオードの抵抗成分を低減することができる。加えて、保護素子１０では、ＰＮ接合ダイオードは、交互に配列されたソース領域１１０Ｓ及びドレイン領域１１０Ｄを囲むように設けられたボディコンタクト領域１１０Ｂの各辺にそれぞれ形成される。これにより、保護素子１０では、グランド方向のサージ電流を流すＰＮ接合ダイオードが複数形成されるため、グランド方向のサージ電流に対する対応能力を大きく向上させることができる。
　なお、素子領域１１０及びボディコンタクト領域１１０Ｂと、ドレイン領域１１０Ｄとの間で形成されるＰＮ接合ダイオードがグランド方向のサージ電流を流す能力は、ボディコンタクト領域１１０Ｂ及びドレイン領域１１０Ｄに挟まれるゲート電極１２０の幅で調整することができる。具体的には、ボディコンタクト領域１１０Ｂ及びドレイン領域１１０Ｄの間に設けられたゲート電極１２０の幅を大きくし、ボディコンタクト領域１１０Ｂ及びドレイン領域１１０Ｄの距離を離すことで、グランド方向のサージ電流に対する耐量を増加させることができる。ただし、ボディコンタクト領域１１０Ｂ及びドレイン領域１１０Ｄの間に設けられたゲート電極１２０の幅が過度に大きい場合、ボディコンタクト領域１１０Ｂと、ドレイン領域１１０Ｄとの間で形成されるＰＮ接合ダイオードに抵抗成分が生じることで、かえって耐量が減少するため好ましくない。
　また、本実施形態に係る保護素子１０は、ＧＧＭＯＳ１１及びＰＮ接合ダイオード１２をそれぞれ分離された別の素子として形成するのではなく、ＧＧＭＯＳ１１及びＰＮ接合ダイオード１２を一体化された素子として形成することができる。したがって、本実施形態によれば、保護素子１０をより小さな面積にて形成することができるため、保護素子１０を備える半導体装置１の面積を縮小し、製造コストを低減することができる。
　加えて、本実施形態に係る保護素子１０は、反グランド方向のサージ電流がＰＮ接合ダイオード１２に侵入してＰＮ接合ダイオード１２を破壊することを防止することができる。具体的には、ＧＧＭＯＳ１１及びＰＮ接合ダイオード１２が並列接続された保護素子では、サージ電流が速いパルスである場合、ＧＧＭＯＳ１１がオン状態になる前にサージ電流がＰＮ接合ダイオード１２に侵入してＰＮ接合ダイオード１２を破壊する可能性がある。本実施形態に係る保護素子１０では、ＧＧＭＯＳ１１及びＰＮ接合ダイオード１２が一体化して形成されているため、反グランド方向のサージ電流がＰＮ接合ダイオード１２に侵入することがない。したがって、本実施形態に係る保護素子１０は、反グランド方向のサージ電流によって、ＰＮ接合ダイオード１２が破壊されることを防止することができる。
　以上にて説明したように、本実施形態に係る保護素子１０は、グランド方向及び反グランド方向のいずれのサージ電流を流す能力が高く、かつより小さな面積で形成することが可能である。
　＜４．保護素子の製造方法＞
　次に、図８Ａ～図８Ｄを参照して、本実施形態に係る保護素子１０の製造方法について説明する。図８Ａ～図８Ｄは、本実施形態に係る保護素子１０を製造する各工程を説明する模式的な平面図及び断面図である。
　まず、図８Ａに示すように、素子分離層が形成された半導体基板１００の上に、ゲート絶縁膜１２５を成膜した後、ゲート絶縁膜１２５の上に、ゲート電極１２０を形成する。
　具体的には、まず、半導体基板１００の所望の領域に、イオン注入を用いて、Ｐ－としてボロン（Ｂ）を５０ｋｅＶで１．０×１０１２ａｔｏｍｓ／ｃｍ２～１．０×１０１３ａｔｏｍｓ／ｃｍ２のドーズ量、及び２０ｋｅＶで１．０×１０１１ａｔｏｍｓ／ｃｍ２～１．０×１０１２ａｔｏｍｓ／ｃｍ２のドーズ量でイオン注入して素子領域１１０を形成する。その後、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）等を用いて、シリコン等で形成された半導体基板１００の上に、酸化シリコンを膜厚５ｎｍ～５０ｎｍにて成膜する。その後、ＣＶＤ等を用いて、酸化シリコン上にポリシリコンを膜厚１００ｎｍ～２００ｎｍで成膜し、さらにポリシリコン上にＷＳｉを膜厚１００ｎｍ～２００ｎｍで成膜する。その後、リソグラフィ等を用いて、これらの積層膜を所望の平面形状にパターニングすることで、ゲート絶縁膜１２５及びゲート電極１２０の積層構造を形成する。例えば、ポリシリコン及びＷＳｉの積層構造からなるゲート電極１２０は、シート抵抗が数Ω／□であり、ゲート幅が０．１μｍ～０．５μｍとなるように形成されてもよい。
　次に、図８Ｂに示すように、ソース領域１１０Ｓ、ドレイン領域１１０Ｄ及びボディコンタクト領域１１０Ｂを形成する。
　具体的には、半導体基板１００の所望の領域に、イオン注入を用いて、Ｎ－としてリン（Ｐ）を１２０ｋｅＶで１．０×１０１３ａｔｏｍｓ／ｃｍ２～５．０×１０１３ａｔｏｍｓ／ｃｍ２のドーズ量で注入し、Ｎ＋としてヒ素（Ａｓ）を５０ｋｅＶで１．０×１０１５ａｔｏｍｓ／ｃｍ２～５．０×１０１５ａｔｏｍｓ／ｃｍ２のドーズ量で注入することで、ソース領域１１０Ｓ及びドレイン領域１１０Ｄを形成する。例えば、ソース領域１１０Ｓ及びドレイン領域１１０Ｄは、０．５μｍ～３．０μｍの幅となるように形成されてもよい。
　また、半導体基板１００の所望の領域に、イオン注入を用いて、Ｐ＋としてボロン（Ｂ）を５０ｋｅＶで１．０×１０１５ａｔｏｍｓ／ｃｍ２～５．０×１０１５ａｔｏｍｓ／ｃｍ２のドーズ量でイオン注入してボディコンタクト領域１１０Ｂを形成する。例えば、ボディコンタクト領域１１０Ｂは、ゲート電極１２０から０．１μｍ～０．５μｍの距離に形成されてもよい。
　続いて、図８Ｃに示すように、ソース領域１１０Ｓ、ドレイン領域１１０Ｄ及びボディコンタクト領域１１０Ｂの上に、ソースコンタクト１３０Ｓ、ドレインコンタクト１３０Ｄ及びボディコンタクト１３０Ｂを形成する。
　具体的には、ＣＶＤ等を用いて、半導体基板１００の上に絶縁層１５１を形成した後、エッチング等を用いて、ソース領域１１０Ｓ、ドレイン領域１１０Ｄ及びボディコンタクト領域１１０Ｂに対応する位置に開口を設ける。さらに、ＣＶＤ等を用いて、絶縁層１５１の上にタングステン（Ｗ）などを成膜することで、絶縁層１５１に形成した開口を導電性材料で埋め込み、ソースコンタクト１３０Ｓ、ドレインコンタクト１３０Ｄ及びボディコンタクト１３０Ｂを形成する。なお、絶縁層１５１の上に残存するタングステン等は、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）等によって除去され得る。
　ここで、ソース領域１１０Ｓ及びドレイン領域１１０Ｄの表面には、リン（Ｐ）が２０ｋｅＶで１．０×１０１５ａｔｏｍｓ／ｃｍ２～５．０×１０１５ａｔｏｍｓ／ｃｍ２のドーズ量で注入されてもよい。また、ボディコンタクト領域１１０Ｂの表面には、ボロン（Ｂ）が２０ｋｅＶで１．０×１０１５ａｔｏｍｓ／ｃｍ２～５．０×１０１５ａｔｏｍｓ／ｃｍ２のドーズ量で注入されてもよい。この工程によれば、ソース領域１１０Ｓ、ドレイン領域１１０Ｄ及びボディコンタクト領域１１０Ｂと、ソースコンタクト１３０Ｓ、ドレインコンタクト１３０Ｄ及びボディコンタクト１３０Ｂとの接触抵抗を低減することができる。
　次に、図８Ｄに示すように、ソースコンタクト１３０Ｓ、ドレインコンタクト１３０Ｄ及びボディコンタクト１３０Ｂの上に、ソース電極１４０Ｓ、ドレイン電極１４０Ｄ及びボディ電極１４０Ｂを形成する。
　具体的には、ＣＶＤ等を用いて、絶縁層１５１の上にさらに絶縁層を形成することで絶縁層１５０とした後、エッチング等を用いて、ソースコンタクト１３０Ｓ、ドレインコンタクト１３０Ｄ及びボディコンタクト１３０Ｂに対応する位置に開口を設ける。さらに、ＣＶＤ等を用いて、絶縁層１５０の上に銅（Ｃｕ）などを成膜することで、絶縁層１５０に形成した開口を導電性材料で埋め込み、ソース電極１４０Ｓ、ドレイン電極１４０Ｄ及びボディ電極１４０Ｂを形成する。なお、絶縁層１５０の上に残存する銅等は、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）等によって除去され得る。さらに、ソース電極１４０Ｓ及びボディ電極１４０Ｂは、グランド配線４０に接続され、ドレイン電極１４０Ｄは、電源又はＩ／Ｏ配線３０に接続される。
　なお、図８Ａ～図８Ｄでは、図示しないが、ゲート電極１２０についても図８Ｃ及び図８Ｄで示した工程と同様の工程でコンタクトが形成され、グランド配線４０までの配線が形成される。
　以上の工程によれば、本実施形態に係る保護素子１０を形成することができる。
　＜５．変形例＞
　以下では、図９Ａ～図９Ｅを参照して、本実施形態に係る保護素子１０の変形例について説明する。
　（５．１．第１の変形例）
　まず、図９Ａを参照して、第１の変形例に係る保護素子１０Ａについて説明する。図９Ａは、第１の変形例に係る保護素子１０Ａの構成を説明する模式的な平面図である。
　図９Ａに示すように、第１の変形例に係る保護素子１０Ａは、ボディコンタクト領域１１０Ｂのさらに外側の素子領域１１０に、追加ドレイン領域１１１Ｄ及び追加ボディコンタクト領域１１１Ｂが設けられる。
　具体的には、ボディコンタクト領域１１０Ｂのドレイン領域１１０Ｄが設けられた側と対向する反対側には、フィンガー電極１２３を挟んで、第２導電型（例えば、Ｎ型）の追加ドレイン領域１１１Ｄが設けられる。追加ドレイン領域１１１Ｄには、ドレイン領域１１０Ｄと同様に、追加ドレインコンタクト１３１Ｄが設けられ、追加ドレイン領域１１１Ｄは、図示しない電極及び配線によって電源又はＩ／Ｏ配線３０と電気的に接続される。
　さらに、追加ドレイン領域１１１Ｄのボディコンタクト領域１１０Ｂが設けられた側と対向する反対側には、フィンガー電極１２３を挟んで、第１導電型（例えば、Ｐ型）の追加ボディコンタクト領域１１１Ｂが設けられる。追加ボディコンタクト領域１１１Ｂには、ボディコンタクト領域１１０Ｂと同様に、追加ボディコンタクト１３１Ｂが設けられ、追加ボディコンタクト領域１１１Ｂは、図示しない電極及び配線によってグランド配線４０と電気的に接続される。
　すなわち、第１の変形例に係る保護素子１０Ａでは、ドレイン領域１１０Ｄ及びボディコンタクト領域１１０Ｂにて構成されるＰＮ接合ダイオードに加えて、追加ドレイン領域１１１Ｄ及び追加ボディコンタクト領域１１１Ｂにて構成されるＰＮ接合ダイオードがさらに直列に設けられることになる。なお、ソース領域１１０Ｓ、ドレイン領域１１０Ｄ及びボディコンタクト領域１１０Ｂの各構成については、図２～図４で示した保護素子１０と実質的に同じであるため、ここでの説明は省略する。
　第１の変形例に係る保護素子１０Ａでは、図２～図４で示した保護素子１０と比較して、ＰＮ接合ダイオードの数が増加するため、保護素子１０Ａのサージ電流を流す能力を増加させることができる。なお、図９Ａでは、保護素子１０Ａの両側に、追加ドレイン領域１１１Ｄ及び追加ボディコンタクト領域１１１Ｂが１つずつ追加されることで、ＰＮ接合ダイオードが１つ追加された構成を示したが、本変形例は、かかる例示に限定されない。例えば、保護素子１０Ａの両側に追加される追加ドレイン領域１１１Ｄ及び追加ボディコンタクト領域１１１Ｂの数は、２つ以上であってもよい。
　（５．２．第２の変形例）
　次に、図９Ｂを参照して、第２の変形例に係る保護素子１０Ｂについて説明する。図９Ｂは、第２の変形例に係る保護素子１０Ｂの構成を説明する模式的な断面図である。
　図９Ｂに示すように、第２の変形例に係る保護素子１０Ｂでは、半導体基板１００Ｂとして、いわゆるＰＤ－ＳＯＩ（Ｐａｒｔｉａｌｌｙ　Ｄｅｐｌｅｔｅｄ　Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板が用いられる。
　具体的には、保護素子１０Ｂでは、シリコン等で形成された半導体基板１００に替えて、支持基板１０１の上にシリコン酸化膜１０２が設けられ、シリコン酸化膜１０２の上にシリコン等で形成された半導体層が設けられた基板が用いられる。支持基板１０１は、どのような材料で形成されていてもよいが、例えば、半導体層と同じシリコン等で形成されてもよい。
　なお、半導体基板１００Ｂの上に形成される素子領域１１０、ゲート電極１２０、ソース領域１１０Ｓ及びドレイン領域１１０Ｄ、ボディコンタクト領域１１０Ｂ、ソースコンタクト１３０Ｓ、ドレインコンタクト１３０Ｄ及びボディコンタクト１３０Ｂ、ソース電極１４０Ｓ、ドレイン電極１４０Ｄ及びボディ電極１４０Ｂ、絶縁層１５０の各構成については、図２～図４で示した保護素子１０と実質的に同じであるため、ここでの説明は省略する。
　第２の変形例に係る保護素子１０Ｂでは、ＰＤ－ＳＯＩ基板を半導体基板１００Ｂとして用いることにより、半導体基板１００Ｂに形成される電界効果トランジスタ等の寄生容量を減少させることが可能である。
　（５．３．第３の変形例）
　次に、図９Ｃを参照して、第３の変形例に係る保護素子１０Ｃについて説明する。図９Ｃは、第３の変形例に係る保護素子１０Ｃの構成を説明する模式的な断面図である。
　図９Ｃに示すように、第３の変形例に係る保護素子１０Ｃは、半導体基板１００Ｃとして、いわゆるＦＤ－ＳＯＩ（Ｆｕｌｌｙ　Ｄｅｐｌｅｔｅｄ　Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板が用いられる。
　具体的には、保護素子１０Ｃでは、シリコン等で形成された半導体基板１００に替えて、支持基板１０１の上にシリコン酸化膜１０２が設けられ、シリコン酸化膜１０２の上にシリコン等で形成された半導体層が設けられた基板が用いられる。支持基板１０１は、どのような材料で形成されていてもよいが、例えば、半導体層と同じシリコン等で形成されてもよい。
　なお、半導体基板１００Ｂの上に形成される素子領域１１０、ゲート電極１２０、ソース領域１１０Ｓ及びドレイン領域１１０Ｄ、ボディコンタクト領域１１０Ｂ、ソースコンタクト１３０Ｓ、ドレインコンタクト１３０Ｄ及びボディコンタクト１３０Ｂ、ソース電極１４０Ｓ、ドレイン電極１４０Ｄ及びボディ電極１４０Ｂ、絶縁層１５０の各構成については、図２～図４で示した保護素子１０と実質的に同じであるため、ここでの説明は省略する。
　ここで、シリコン酸化膜１０２の上に形成された半導体層の厚みは、ソース領域１１０Ｓ及びドレイン領域１１０Ｄが形成される深さ程度である。第３の変形例で用いられるＦＤ－ＳＯＩ基板は、第２の変形例で用いられるＰＤ－ＳＯＩ基板と比較して、ソース領域１１０Ｓ及びドレイン領域１１０Ｄが形成される半導体層の厚さが極めて薄く制御されている点が異なる。
　第３の変形例に係る保護素子１０Ｃでは、ＦＤ－ＳＯＩ基板を半導体基板１００Ｃとして用いることにより、半導体基板１００Ｃに形成される電界効果トランジスタ等の寄生容量を第２の変形例に係る保護素子１０Ｂよりもさらに減少させることが可能である。
　（５．４．第４の変形例）
　続いて、図９Ｄを参照して、第４の変形例に係る保護素子１０Ｄについて説明する。図９Ｄは、第４の変形例に係る保護素子１０Ｄの構成を説明する模式的な断面図である。
　図９Ｄに示すように、第４の変形例に係る保護素子１０Ｄは、半導体基板１００Ｄとして、ＰＤ－ＳＯＩ基板又はＦＤ－ＳＯＩ基板にさらにポリシリコン層１０３が追加された基板が用いられる。
　具体的には、保護素子１０Ｄでは、シリコン等で形成された半導体基板１００に替えて、支持基板１０１の上にポリシリコン層１０３が設けられ、ポリシリコン層１０３の上にシリコン酸化膜１０２が設けられ、シリコン酸化膜１０２の上にシリコン等で形成された半導体層が設けられた基板が用いられる。支持基板１０１は、どのような材料で形成されていてもよいが、例えば、半導体層と同じシリコン等で形成されてもよい。
　なお、半導体基板１００Ｄの上に形成される素子領域１１０、ゲート電極１２０、ソース領域１１０Ｓ及びドレイン領域１１０Ｄ、ボディコンタクト領域１１０Ｂ、ソースコンタクト１３０Ｓ、ドレインコンタクト１３０Ｄ及びボディコンタクト１３０Ｂ、ソース電極１４０Ｓ、ドレイン電極１４０Ｄ及びボディ電極１４０Ｂ、絶縁層１５０の各構成については、図２～図４で示した保護素子１０と実質的に同じであるため、ここでの説明は省略する。
　第４の変形例に係る保護素子１０Ｄでは、ポリシリコン層によって、例えば、高周波印加時等に半導体基板１００Ｄの内部で発生するキャリアをトラップすることで、該キャリアによって基板容量が変動することを防止することができる。したがって、第４の変形例に係る保護素子１０Ｄでは、第２及び第３の変形例に係る保護素子１０Ｂ、１０Ｃよりも高周波特性を向上させることが可能である。
　（５．５．第５の変形例）
　次に、図９Ｅを参照して、第５の変形例に係る保護素子１０Ｅについて説明する。図９Ｅは、第５の変形例に係る保護素子１０Ｅの構成を説明する模式的な断面図である。
　図９Ｅに示すように、第５の変形例に係る保護素子１０Ｅは、半導体基板１００Ｅとして、いわゆるＳＯＳ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｓａｐｐｈｉｒｅ）基板が用いられる。
　具体的には、保護素子１０Ｅでは、シリコン等で形成された半導体基板１００に替えて、サファイア基板１０４の上にシリコン等で形成された半導体層が設けられた基板が用いられる。
　なお、半導体基板１００Ｅの上に形成される素子領域１１０、ゲート電極１２０、ソース領域１１０Ｓ及びドレイン領域１１０Ｄ、ボディコンタクト領域１１０Ｂ、ソースコンタクト１３０Ｓ、ドレインコンタクト１３０Ｄ及びボディコンタクト１３０Ｂ、ソース電極１４０Ｓ、ドレイン電極１４０Ｄ及びボディ電極１４０Ｂ、絶縁層１５０の各構成については、図２～図４で示した保護素子１０と実質的に同じであるため、ここでの説明は省略する。
　第５の変形例に係る保護素子１０Ｅでは、ＳＯＳ基板を半導体基板１００Ｅとして用いることにより、ＰＤ－ＳＯＩ基板又はＦＤ－ＳＯＩ基板と同様に、半導体基板１００Ｅに形成される電界効果トランジスタ等の寄生容量を減少させることが可能である。
　＜６．適用例＞
　本実施形態に係る保護素子１０は、種々の電子機器に搭載される回路内に搭載することができる。続いて、図１０Ａ～図１０Ｃを参照して、本実施形態に係る保護素子１０が適用され得る電子機器の例について説明する。図１０Ａ～図１０Ｃは、本実施形態に係る保護素子１０が搭載され得る電子機器の一例を示す外観図である。
　例えば、本実施形態に係る保護素子１０は、スマートフォンなどの電子機器に搭載されることができる。図１０Ａに示すように、スマートフォン９００は、各種情報を表示する表示部９０１と、ユーザによる操作入力を受け付けるボタン等から構成される操作部９０３と、を備える。ここで、スマートフォン９００の各種動作を制御する制御回路には、本実施形態に係る保護素子１０が搭載されてもよい。
　例えば、本実施形態に係る保護素子１０は、デジタルカメラなどの電子機器に搭載されることができる。図１０Ｂ及び図１０Ｃに示すように、デジタルカメラ９１０は、本体部（カメラボディ）９１１と、交換式のレンズユニット９１３と、撮影時にユーザによって把持されるグリップ部９１５と、各種情報を表示するモニタ部９１７と、撮影時にユーザによって観察されるスルー画を表示するＥＶＦ（Ｅｌｅｃｔｒｏｎｉｃ　Ｖｉｅｗ　Ｆｉｎｄｅｒ）９１９と、を備える。なお、図１０Ｂは、デジタルカメラ９１０を前方（すなわち、被写体側）から眺めた外観図であり、図１０Ｃは、デジタルカメラ９１０を後方（すなわち、撮影者側）から眺めた外観図である。ここで、デジタルカメラ９１０の各種動作を制御する制御回路には、本実施形態に係る保護素子１０が搭載されてもよい。
　なお、本実施形態に係る保護素子１０が搭載される電子機器は、上記例示に限定されない。本実施形態に係る保護素子１０は、あらゆる分野の電子機器に搭載されることが可能である。このような電子機器としては、例えば、眼鏡型ウェアラブルデバイス、ＨＭＤ（Ｈｅａｄ　Ｍｏｕｎｔｅｄ　Ｄｉｓｐｌａｙ）、テレビジョン装置、電子ブック、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型パーソナルコンピュータ、ビデオカメラ又はゲーム機器等を例示することができる。
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
　なお、以下のような構成も本開示の技術的範囲に属する。
（１）
　半導体基板に設けられた第１導電型の素子領域と、
　前記素子領域の上にゲート絶縁膜を介して設けられ、所定の間隔にて配列された複数のフィンガー電極、及び前記複数のフィンガー電極を連結する連結電極を有するゲート電極と、
　前記フィンガー電極の各々の間の前記素子領域に交互に設けられる第２導電型のソース領域及びドレイン領域と、
を備え、
　前記ドレイン領域は、電源又はＩ／Ｏ配線に電気的に接続され、前記ゲート電極及び前記ソース領域は、グランド配線に電気的に接続され、
　一方向に配列された前記ソース領域及び前記ドレイン領域の少なくとも一方の終端は、前記ドレイン領域であり、前記フィンガー電極を前記終端のドレイン領域と挟む外側の前記素子領域には、前記グランド配線に電気的に接続され、前記素子領域よりも高濃度の第１導電型であるボディコンタクト領域が設けられる、保護素子。
（２）
　一方向に配列された前記ソース領域及び前記ドレイン領域の両終端は、それぞれ前記ドレイン領域であり、前記フィンガー電極を前記両終端のドレイン領域の各々と挟む外側の前記素子領域には、前記ボディコンタクト領域がそれぞれ設けられる、前記（１）に記載の保護素子。
（３）
　前記連結電極は、第１方向に延伸する互いに平行な一対の直線にて設けられ、
　前記複数のフィンガー電極は、前前記第１方向と直交する第２方向に延伸し、前記連結電極の互いに平行な一対の直線の間を架け渡すように設けられる、前記（１）又は（２）に記載の保護素子。
（４）
　前記ソース領域及び前記ドレイン領域は、前記ゲート電極にて囲まれた前記素子領域にそれぞれ設けられる、前記（３）に記載の保護素子。
（５）
　前記ソース領域及び前記ドレイン領域の周囲の前記素子領域には、前記ゲート電極を挟んで、前記グランド配線にそれぞれ電気的に接続される前記ボディコンタクト領域が設けられる、前記（４）に記載の保護素子。
（６）
　前記素子領域は、互いに素子分離層にて電気的に離隔されており、
　前記ボディコンタクト領域は、前記ソース領域及び前記ドレイン領域と同じ前記素子領域に設けられる、前記（１）～（５）のいずれか一項に記載の保護素子。
（７）
　前記ボディコンタクト領域のさらに外側の前記素子領域には、前記フィンガー電極を挟んで第２導電型の追加ドレイン領域がさらに設けられ、
　前記追加ドレイン領域さらに外側の前記素子領域には、前記フィンガー電極を挟んで第１導電型の追加ボディコンタクト領域がさらに設けられ、
　前記追加ドレイン領域は、前記電源又はＩ／Ｏ配線に電気的に接続され、前記追加ボディコンタクト領域は、前記グランド配線に電気的に接続される、前記（１）～（６）のいずれか一項に記載の保護素子。
（８）
　前記ボディコンタクト領域は、前記終端のドレイン領域とＰＮ接合を形成する、前記（１）～（７）のいずれか一項に記載の保護素子。
（９）
　前記半導体基板は、支持基板の上にシリコン酸化膜及び半導体層が順に積層された基板である、前記（１）～（８）のいずれか一項に記載の保護素子。
（１０）
　前記半導体基板は、ＰＤ－ＳＯＩ基板又はＦＤ－ＳＯＩ基板である、前記（９）に記載の保護素子。
（１１）
　前記支持基板及び前記シリコン酸化膜の間には、ポリシリコン層がさらに設けられる、前記（９）又は（１０）に記載の保護素子。
（１２）
　前記半導体基板は、サファイア基板の上に半導体層が積層された基板である、前記（１）～（８）のいずれか一項に記載の保護素子。
（１３）
　内部回路と、
　前記内部回路と並列に接続された保護素子と、
を備え、
　前記保護素子は、
　半導体基板に設けられた第１導電型の素子領域と、
　前記素子領域の上にゲート絶縁膜を介して設けられ、所定の間隔にて配列された複数のフィンガー電極、及び前記複数のフィンガー電極を連結する連結電極を有するゲート電極と、
　前記フィンガー電極の各々の間の前記素子領域に交互に設けられる第２導電型のソース領域及びドレイン領域と、
を備え、
　前記ドレイン領域は、電源又はＩ／Ｏ配線に電気的に接続され、前記ゲート電極及び前記ソース領域は、グランド配線に電気的に接続され、
　一方向に配列された前記ソース領域及び前記ドレイン領域の少なくとも一方の終端は、前記ドレイン領域であり、前記フィンガー電極を前記終端のドレイン領域と挟む外側の前記素子領域には、前記グランド配線に電気的に接続され、前記素子領域よりも高濃度の第１導電型であるボディコンタクト領域が設けられる、半導体装置。
　１　　　　半導体装置
　１０　　　保護素子
　１１　　　ＧＧＭＯＳ
　１２　　　ＰＮ接合ダイオード
　２０　　　内部回路
　３０　　　電源又はＩ／Ｏ配線
　４０　　　グランド配線
　１００　　半導体基板
　１１０　　素子領域
　１１０Ｂ　　ボディコンタクト領域
　１１０Ｄ　　ドレイン領域
　１１０Ｓ　　ソース領域
　１２０　　　ゲート電極
　１２１　　　連結電極
　１２３　　　フィンガー電極
　１２５　　　ゲート絶縁膜
　１３０Ｂ　　ボディコンタクト
　１３０Ｄ　　ドレインコンタクト
　１３０Ｓ　　ソースコンタクト
　１４０Ｂ　　ボディ電極
　１４０Ｄ　　ドレイン電極
　１４０Ｓ　　ソース電極
　１５０　　　絶縁層

Claims (13)

  1. 　半導体基板に設けられた第１導電型の素子領域と、
    　前記素子領域の上にゲート絶縁膜を介して設けられ、所定の間隔にて配列された複数のフィンガー電極、及び前記複数のフィンガー電極を連結する連結電極を有するゲート電極と、
    　前記フィンガー電極の各々の間の前記素子領域に交互に設けられる第２導電型のソース領域及びドレイン領域と、
    を備え、
    　前記ドレイン領域は、電源又はＩ／Ｏ配線に電気的に接続され、前記ゲート電極及び前記ソース領域は、グランド配線に電気的に接続され、
    　一方向に配列された前記ソース領域及び前記ドレイン領域の少なくとも一方の終端は、前記ドレイン領域であり、前記フィンガー電極を前記終端のドレイン領域と挟む外側の前記素子領域には、前記グランド配線に電気的に接続され、前記素子領域よりも高濃度の第１導電型であるボディコンタクト領域が設けられる、保護素子。
  2. 　一方向に配列された前記ソース領域及び前記ドレイン領域の両終端は、それぞれ前記ドレイン領域であり、前記フィンガー電極を前記両終端のドレイン領域の各々と挟む外側の前記素子領域には、前記ボディコンタクト領域がそれぞれ設けられる、請求項１に記載の保護素子。
  3. 　前記連結電極は、第１方向に延伸する互いに平行な一対の直線にて設けられ、
    　前記複数のフィンガー電極は、前前記第１方向と直交する第２方向に延伸し、前記連結電極の互いに平行な一対の直線の間を架け渡すように設けられる、請求項１に記載の保護素子。
  4. 　前記ソース領域及び前記ドレイン領域は、前記ゲート電極にて囲まれた前記素子領域にそれぞれ設けられる、請求項３に記載の保護素子。
  5. 　前記ソース領域及び前記ドレイン領域の周囲の前記素子領域には、前記ゲート電極を挟んで、前記グランド配線にそれぞれ電気的に接続される前記ボディコンタクト領域が設けられる、請求項４に記載の保護素子。
  6. 　前記素子領域は、互いに素子分離層にて電気的に離隔されており、
    　前記ボディコンタクト領域は、前記ソース領域及び前記ドレイン領域と同じ前記素子領域に設けられる、請求項１に記載の保護素子。
  7. 　前記ボディコンタクト領域のさらに外側の前記素子領域には、前記フィンガー電極を挟んで第２導電型の追加ドレイン領域がさらに設けられ、
    　前記追加ドレイン領域さらに外側の前記素子領域には、前記フィンガー電極を挟んで第１導電型の追加ボディコンタクト領域がさらに設けられ、
    　前記追加ドレイン領域は、前記電源又はＩ／Ｏ配線に電気的に接続され、前記追加ボディコンタクト領域は、前記グランド配線に電気的に接続される、請求項１に記載の保護素子。
  8. 　前記ボディコンタクト領域は、前記終端のドレイン領域とＰＮ接合を形成する、請求項１に記載の保護素子。
  9. 　前記半導体基板は、支持基板の上にシリコン酸化膜及び半導体層が順に積層された基板である、請求項１に記載の保護素子。
  10. 　前記半導体基板は、ＰＤ－ＳＯＩ基板又はＦＤ－ＳＯＩ基板である、請求項９に記載の保護素子。
  11. 　前記支持基板及び前記シリコン酸化膜の間には、ポリシリコン層がさらに設けられる、請求項９に記載の保護素子。
  12. 　前記半導体基板は、サファイア基板の上に半導体層が積層された基板である、請求項１に記載の保護素子。
  13. 　内部回路と、
    　前記内部回路と並列に接続された保護素子と、
    を備え、
    　前記保護素子は、
    　半導体基板に設けられた第１導電型の素子領域と、
    　前記素子領域の上にゲート絶縁膜を介して設けられ、所定の間隔にて配列された複数のフィンガー電極、及び前記複数のフィンガー電極を連結する連結電極を有するゲート電極と、
    　前記フィンガー電極の各々の間の前記素子領域に交互に設けられる第２導電型のソース領域及びドレイン領域と、
    を備え、
    　前記ドレイン領域は、電源又はＩ／Ｏ配線に電気的に接続され、前記ゲート電極及び前記ソース領域は、グランド配線に電気的に接続され、
    　一方向に配列された前記ソース領域及び前記ドレイン領域の少なくとも一方の終端は、前記ドレイン領域であり、前記フィンガー電極を前記終端のドレイン領域と挟む外側の前記素子領域には、前記グランド配線に電気的に接続され、前記素子領域よりも高濃度の第１導電型であるボディコンタクト領域が設けられる、半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023190001A1 (ja) * 2022-03-31 2023-10-05 ローム株式会社 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007281178A (ja) * 2006-04-06 2007-10-25 Elpida Memory Inc 半導体装置
JP2008205772A (ja) * 2007-02-20 2008-09-04 Fujitsu Ltd Ｉ／ｏ回路
JP2010073944A (ja) * 2008-09-19 2010-04-02 Toyota Motor Corp 保護回路を備えた半導体装置
JP2014041986A (ja) * 2012-08-24 2014-03-06 Renesas Electronics Corp 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007281178A (ja) * 2006-04-06 2007-10-25 Elpida Memory Inc 半導体装置
JP2008205772A (ja) * 2007-02-20 2008-09-04 Fujitsu Ltd Ｉ／ｏ回路
JP2010073944A (ja) * 2008-09-19 2010-04-02 Toyota Motor Corp 保護回路を備えた半導体装置
JP2014041986A (ja) * 2012-08-24 2014-03-06 Renesas Electronics Corp 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023190001A1 (ja) * 2022-03-31 2023-10-05 ローム株式会社 半導体装置

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