JP2018200916A - 半導体装置 - Google Patents
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Abstract
Description
図1は、第1の実施の形態に係る半導体装置の回路図である。図1に示すように、半導体装置1は、N型の電界効果型トランジスタ(FET)であるNMOS11(第1トランジスタ)を有している。NMOS11は、VDDとVSSとの間に接続されている。NMOS11のゲート電極113には、ESDトリガー回路C11が接続されている。D11は、寄生ダイオードである。
第1の実施の形態の変形例1では、半導体装置1がFinFET(フィン(FIN)形状のチャネルを有する電界効果型トランジスタ)である場合の例を示す。なお、第1の実施の形態の変形例1において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
第1の実施の形態の変形例2では、半導体装置1がナノワイヤFETである場合の例を示す。なお、第1の実施の形態の変形例2において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
第1の実施の形態の変形例3では、ガードリングに囲まれた回路の配置が異なる例を示す。なお、第1の実施の形態の変形例3において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
第2の実施の形態では、NMOSとガードリングとの間隔の広狭の取り方が第1の実施の形態とは異なる例を示す。なお、第2の実施の形態において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
とVSSとの間にNMOS11を設けることも可能である。
第3の実施の形態では、NMOSに代えてPMOSを用いる例を示す。なお、第3の実施の形態において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
上記の各実施の形態及び各変形例は、図1及び図18以外の回路にも適用可能である。ここでは、上記の各実施の形態及び各変形例を適用可能な対象回路について説明する。なお、以下の説明において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図20は、他の対象回路の回路図(その1)である。図20に示すように、半導体装置1Bは、N型の電界効果型トランジスタであるNMOS11及び12を有している。NMOS11及び12は、VDDとVSSとの間に直列に接続されている。
図22は、他の対象回路の回路図(その2)である。図22に示すように、半導体装置1Cは、P型の電界効果型トランジスタであるPMOS21と、N型の電界効果型トランジスタであるNMOS11とを有している。PMOS21及びNMOS11は、VDDとVSSとの間に直列に接続されている。
図24は、他の対象回路の回路図(その3)である。図24に示すように、半導体装置1Dは、P型の電界効果型トランジスタであるPMOS21及び22と、N型の電界効果型トランジスタであるNMOS11及び12とを有している。
第4の実施の形態では、図20等に示した回路を、ガードリング内に配置する場合の例を示す。なお、第4の実施の形態において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
(付記1) 基板と、
前記基板に形成され、第1導電型の第1不純物領域及び第2不純物領域を有する第1トランジスタと、
前記基板に形成され、前記第1トランジスタを平面視で囲んで位置し、前記第1導電型とは異なる第2導電型を有する第1ガードリングと、
前記第1ガードリング上に形成され、前記第1ガードリングに電気的に接続する第1配線と、
前記第1配線上に形成され、前記第1配線及び前記第2不純物領域に電気的に接続される接地配線と、を有し、
前記第1トランジスタは、平面視で前記第1ガードリングとの間隔が第1の距離である第1部分と、平面視で前記第1ガードリングとの間隔が前記第1の距離より短い第2の距離である第2部分と、を備え、
前記第1部分は平面視で前記接地配線から離れて位置し、前記第2部分は平面視で前記接地配線と重なって位置することを特徴とする半導体装置。
(付記2) 前記第1不純物領域が電源配線に電気的に接続することを特徴とする付記1に記載の半導体装置。
(付記3) 基板と、
前記基板に形成され、第2導電型の第3不純物領域及び第4不純物領域を有する第2トランジスタと、
前記基板に形成され、前記第2トランジスタを平面視で囲んで位置し、前記第2導電型とは異なる第1導電型を有する第2ガードリングと、
前記第2ガードリング上に形成され、前記第2ガードリングに電気的に接続する第2配線と、
前記第2配線上に形成され、前記第2配線及び前記第3不純物領域に電気的に接続される電源配線と、を有し、
前記第2トランジスタは、平面視で前記第2ガードリングとの間隔が第3の距離である第3部分と、平面視で前記第2ガードリングとの間隔が前記第3の距離より短い第4の距離である第4部分と、を備え、
前記第3部分は平面視で前記電源配線から離れて位置し、前記第4部分は平面視で前記電源配線と重なって位置することを特徴とする半導体装置。
(付記4) 基板と、
前記基板に形成され、第1導電型の第1不純物領域及び第2不純物領域を有する第1トランジスタと、
前記基板に形成され、前記第1トランジスタを平面視で囲んで位置し、前記第1導電型とは異なる第2導電型を有する第1ガードリングと、
前記第1ガードリング上に形成され、前記第1ガードリングに電気的に接続する第1配線と、
前記第1配線上に形成され、前記第1配線及び前記第2不純物領域に電気的に接続される接地配線と、
前記基板に形成され、第2導電型の第3不純物領域及び第4不純物領域を有する第2トランジスタと、
前記基板に形成され、前記第2トランジスタを平面視で囲んで位置し、前記第2導電型とは異なる第1導電型を有する第2ガードリングと、
前記第2ガードリング上に形成され、前記第2ガードリングに電気的に接続する第2配線と、
前記第2配線上に形成され、前記第2配線及び前記第3不純物領域に電気的に接続される電源配線と、を有し、
前記第1トランジスタは、平面視で前記第1ガードリングとの間隔が第1の距離である第1部分と、平面視で前記第1ガードリングとの間隔が前記第1の距離より短い第2の距離である第2部分と、を備え、
前記第1部分は平面視で前記接地配線から離れて位置し、前記第2部分は平面視で前記接地配線と重なって位置し、
前記第2トランジスタは、平面視で前記第2ガードリングとの間隔が第3の距離である第3部分と、平面視で前記第2ガードリングとの間隔が前記第3の距離より短い第4部分と、を備え、
前記第3部分は平面視で前記電源配線から離れて位置し、前記第4部分は平面視で前記電源配線と重なって位置することを特徴とする半導体装置。
(付記5) 前記第1ガードリングと前記第1配線とを接続する第1ビアが設けられ、
平面視で前記接地配線と重なる位置の前記第1ビアの前記第1ガードリングの延在方向の密度は、平面視で前記接地配線と重ならない位置の前記第1ビアの前記第1ガードリングの延在方向の密度よりも高いことを特徴とする付記1、2、又は4に記載の半導体装置。
(付記6) 前記第2ガードリングと前記第2配線とを接続する第2ビアが設けられ、
平面視で前記電源配線と重なる位置の前記第2ビアの前記第2ガードリングの延在方向の密度は、平面視で前記電源配線と重ならない位置の前記第2ビアの前記第2ガードリングの延在方向の密度よりも高いことを特徴とする付記3又は4に記載の半導体装置。
(付記7) 前記第1ガードリングと前記第1配線とを接続する第1ビアが設けられ、
平面視で前記接地配線と重なる位置の前記第1ビアの前記第1ガードリングの延在方向の密度は、平面視で前記接地配線と重ならない位置の前記第1ビアの前記第1ガードリングの延在方向の密度よりも高く、
前記第2ガードリングと前記第2配線とを接続する第2ビアが設けられ、
平面視で前記電源配線と重なる位置の前記第2ビアの前記第2ガードリングの延在方向の密度は、平面視で前記電源配線と重ならない位置の前記第2ビアの前記第2ガードリングの延在方向の密度よりも高いことを特徴とする付記4に記載の半導体装置。
(付記8) 前記第1不純物領域及び前記第4不純物領域が入出力端子に接続されていることを特徴とする付記4又は7に記載の半導体装置。
(付記9) 複数の前記第1トランジスタが直列に接続されたことを特徴とする付記1、4、7、又は8に記載の半導体装置。
(付記10) 前記第1トランジスタは、平面視で前記第1ガードリングとの間隔が前記第1の距離より短い第5の距離である第5部分を有し、
前記第2部分は、平面視で前記第1部分と前記第5部分との間に位置することを特徴とする付記1、2、4、5、7、8、又は9に記載の半導体装置。
(付記11) 平面視で前記第1部分と前記第2部分との間で、段階的に前記第1トランジスタと前記第1ガードリングとの間隔が拡がっていることを特徴とする付記1、2、4、5、7、8、9、又は10に記載の半導体装置。
(付記12) 前記第1トランジスタがFinFETであることを特徴とする付記1、2、4、5、7、8、9、10、又は11に記載の半導体装置。
(付記13) 前記第1トランジスタがナノワイヤFETであることを特徴とする付記1、2、4、5、7、8、9、10、又は11に記載の半導体装置。
(付記14) 前記第2トランジスタは、平面視で前記第2ガードリングとの間隔が前記第3の距離より短い第6の距離である第6部分を有し、
前記第4部分は、平面視で前記第3部分と前記第6部分との間に位置することを特徴とする付記3、4、又は6に記載の半導体装置。
(付記15) 平面視で前記第3部分と前記第4部分との間で、段階的に前記第2トランジスタと前記第2ガードリングとの間隔が拡がっていることを特徴とする付記3、4、6、又は14に記載の半導体装置。
(付記16) 前記第2トランジスタがFinFETであることを特徴とする付記3、4、6、14、又は15に記載の半導体装置。
(付記17) 前記第2トランジスタがナノワイヤFETであることを特徴とする付記3、4、6、14、又は15に記載の半導体装置。
11、12 NMOS
21、22 PMOS
111、112、121、122、211、212、221、222 不純物領域
113、123、213、223 ゲート電極
113D、123D ゲート電極構造
115 ナノワイヤ
117、217 ガードリング
130 基板
131 P−Well
132 STI
133 シリサイド層
134 ゲート絶縁膜
135 スペーサ膜
136、137、138 層間絶縁膜
151、154 配線
152 VDD配線
153 VSS配線
170 I/Oセル
Claims (11)
- 基板と、
前記基板に形成され、第1導電型の第1不純物領域及び第2不純物領域を有する第1トランジスタと、
前記基板に形成され、前記第1トランジスタを平面視で囲んで位置し、前記第1導電型とは異なる第2導電型を有する第1ガードリングと、
前記第1ガードリング上に形成され、前記第1ガードリングに電気的に接続する第1配線と、
前記第1配線上に形成され、前記第1配線及び前記第2不純物領域に電気的に接続される接地配線と、を有し、
前記第1トランジスタは、平面視で前記第1ガードリングとの間隔が第1の距離である第1部分と、平面視で前記第1ガードリングとの間隔が前記第1の距離より短い第2の距離である第2部分と、を備え、
前記第1部分は平面視で前記接地配線から離れて位置し、前記第2部分は平面視で前記接地配線と重なって位置することを特徴とする半導体装置。 - 前記第1不純物領域が電源配線に電気的に接続することを特徴とする請求項1に記載の半導体装置。
- 基板と、
前記基板に形成され、第2導電型の第3不純物領域及び第4不純物領域を有する第2トランジスタと、
前記基板に形成され、前記第2トランジスタを平面視で囲んで位置し、前記第2導電型とは異なる第1導電型を有する第2ガードリングと、
前記第2ガードリング上に形成され、前記第2ガードリングに電気的に接続する第2配線と、
前記第2配線上に形成され、前記第2配線及び前記第3不純物領域に電気的に接続される電源配線と、を有し、
前記第2トランジスタは、平面視で前記第2ガードリングとの間隔が第3の距離である第3部分と、平面視で前記第2ガードリングとの間隔が前記第3の距離より短い第4の距離である第4部分と、を備え、
前記第3部分は平面視で前記電源配線から離れて位置し、前記第4部分は平面視で前記電源配線と重なって位置することを特徴とする半導体装置。 - 基板と、
前記基板に形成され、第1導電型の第1不純物領域及び第2不純物領域を有する第1トランジスタと、
前記基板に形成され、前記第1トランジスタを平面視で囲んで位置し、前記第1導電型とは異なる第2導電型を有する第1ガードリングと、
前記第1ガードリング上に形成され、前記第1ガードリングに電気的に接続する第1配線と、
前記第1配線上に形成され、前記第1配線及び前記第2不純物領域に電気的に接続される接地配線と、
前記基板に形成され、第2導電型の第3不純物領域及び第4不純物領域を有する第2トランジスタと、
前記基板に形成され、前記第2トランジスタを平面視で囲んで位置し、前記第2導電型とは異なる第1導電型を有する第2ガードリングと、
前記第2ガードリング上に形成され、前記第2ガードリングに電気的に接続する第2配線と、
前記第2配線上に形成され、前記第2配線及び前記第3不純物領域に電気的に接続される電源配線と、を有し、
前記第1トランジスタは、平面視で前記第1ガードリングとの間隔が第1の距離である第1部分と、平面視で前記第1ガードリングとの間隔が前記第1の距離より短い第2の距離である第2部分と、を備え、
前記第1部分は平面視で前記接地配線から離れて位置し、前記第2部分は平面視で前記接地配線と重なって位置し、
前記第2トランジスタは、平面視で前記第2ガードリングとの間隔が第3の距離である第3部分と、平面視で前記第2ガードリングとの間隔が前記第3の距離より短い第4部分と、を備え、
前記第3部分は平面視で前記電源配線から離れて位置し、前記第4部分は平面視で前記電源配線と重なって位置することを特徴とする半導体装置。 - 前記第1ガードリングと前記第1配線とを接続する第1ビアが設けられ、
平面視で前記接地配線と重なる位置の前記第1ビアの前記第1ガードリングの延在方向の密度は、平面視で前記接地配線と重ならない位置の前記第1ビアの前記第1ガードリングの延在方向の密度よりも高いことを特徴とする請求項1、2、又は4に記載の半導体装置。 - 前記第2ガードリングと前記第2配線とを接続する第2ビアが設けられ、
平面視で前記電源配線と重なる位置の前記第2ビアの前記第2ガードリングの延在方向の密度は、平面視で前記電源配線と重ならない位置の前記第2ビアの前記第2ガードリングの延在方向の密度よりも高いことを特徴とする請求項3又は4に記載の半導体装置。 - 前記第1ガードリングと前記第1配線とを接続する第1ビアが設けられ、
平面視で前記接地配線と重なる位置の前記第1ビアの前記第1ガードリングの延在方向の密度は、平面視で前記接地配線と重ならない位置の前記第1ビアの前記第1ガードリングの延在方向の密度よりも高く、
前記第2ガードリングと前記第2配線とを接続する第2ビアが設けられ、
平面視で前記電源配線と重なる位置の前記第2ビアの前記第2ガードリングの延在方向の密度は、平面視で前記電源配線と重ならない位置の前記第2ビアの前記第2ガードリングの延在方向の密度よりも高いことを特徴とする請求項4に記載の半導体装置。 - 前記第1不純物領域及び前記第4不純物領域が入出力端子に接続されていることを特徴とする請求項4又は7に記載の半導体装置。
- 複数の前記第1トランジスタが直列に接続されたことを特徴とする請求項1、4、7、又は8に記載の半導体装置。
- 前記第1トランジスタは、平面視で前記第1ガードリングとの間隔が前記第1の距離より短い第5の距離である第5部分を有し、
前記第2部分は、平面視で前記第1部分と前記第5部分との間に位置することを特徴とする請求項1、2、4、5、7、8、又は9に記載の半導体装置。 - 平面視で前記第1部分と前記第2部分との間で、段階的に前記第1トランジスタと前記第1ガードリングとの間隔が拡がっていることを特徴とする請求項1、2、4、5、7、8、9、又は10に記載の半導体装置。
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