JP2014041986A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置において、ＥＳＤ印加時の放電経路を確保しつつレイアウト面積の増大を防ぐこと。
【解決手段】半導体装置は、第１導電型半導体基板の表面に第１の方向に延伸するように形成された第１の第２導電型拡散領域を有する第１トランジスタと、第１導電型半導体基板の表面に第１の方向に延伸するように形成された第２の第２導電型拡散領域を有する第２トランジスタと、を備え、第１の第２導電型拡散領域は、第１電圧が供給される第１電源線に接続され、第２の第２導電型拡散領域は、第２電圧が供給される第２電源線に接続され、第１トランジスタのゲート電極およびバックゲート、ならびに、第２トランジスタのゲート電極およびバックゲートは、第３電圧が供給される第３電源線に接続されている。
【選択図】図１

Description

本発明は、半導体装置に関し、例えば、静電気放電（ＥＳＤ：Electrostatic Discharge）に対する保護回路を備えた半導体装置に関する。

近年、微細化に伴いゲート酸化膜が薄膜化するに従って、内部回路におけるゲート酸化膜の破壊が顕在化している。

図１４は、異電源回路（デジタル回路１１、１２）を備えた半導体装置の構成を示すブロック図である。図１４を参照すると、デジタル回路１１は、電源電圧ＶＤＤ１に基づいて動作する。一方、デジタル回路１２は、電源電圧ＶＤＤ１とは異なる電圧の電源電圧ＶＤＤ２に基づいて動作する。また、デジタル回路１１の保護回路として、ＶＤＤ１−ＧＮＤ間保護回路２１が設けられている。一方、デジタル回路１２の保護回路として、ＶＤＤ２−ＧＮＤ間保護回路２２が設けられている。図１４に示すように、特に、異なる電源のデジタル回路１１、１２間の入出力信号部におけるゲート酸化膜破壊が顕在化している。

図１５は、電源が分離された回路（デジタル回路１１、アナログ回路１３）を備えた半導体装置の構成を示すブロック図である。図１５を参照すると、デジタル回路１１は、電源電圧ＤＶＤＤおよび接地電圧ＤＧＮＤに基づいて動作する。一方、アナログ回路１３は、電源電圧ＡＶＤＤおよび接地電圧ＡＧＮＤに基づいて動作する。また、デジタル回路１１の保護回路として、ＤＶＤＤ−ＤＧＮＤ間保護回路１３１（第１の保護回路）が設けられている。一方、アナログ回路１３の保護素子として、ＡＶＤＤ−ＡＧＮＤ間保護回路１３２（第２の保護回路）が設けられている。さらに、接地電源ＤＧＮＤ、ＡＧＮＤ間には、ＤＧＮＤ−ＡＧＮＤ間保護回路１３３（第３の保護回路）が設けられている。

微細化が進展し、ゲート酸化膜が薄くなるに従って、ＥＳＤ印加時の放電により、回路間の信号をやりとりする箇所で破壊が生じるケースが多くなってきている。この理由の一つとして、放電経路の抵抗が高くなると入力回路のゲートとソース間の電位差が大きくなることが挙げられる。この対策として、図１６に示すように、ＤＧＮＤ−ＡＶＤＤ間に保護素子として、ＡＶＤＤ−ＤＧＮＤ間保回路１３４（第４の保護回路）を配置する手法が知られている（特許文献１）。

なお、関連技術として、特許文献２には、半導体装置においてＥＳＤ電流の放電経路を短くするためのレイアウトが記載されている。また、特許文献３には、マルチフィンガ構造を有する半導体装置に対するＥＳＤ保護回路が記載されている。

特開平０９−１７２１４６号公報 米国特許第６５５９５０８号明細書 特開２００２−２１７３０５号公報

以下の分析は、本発明者によってなされたものである。

ＥＳＤ印加における放電電流経路のインピーダンスが重要になっており、放電経路の各ノード間に保護素子を配置する必要がある。保護素子は、回路特性上は不要な素子であるため、保護素子を追加することでレイアウト面積が増大し、ひいてはチップ面積の増大を招く。

図１６に示したように、第４の保護回路（ＡＶＤＤ−ＤＧＮＤ間保護回路１３４）を配置するには、その分だけ保護素子のレイアウト領域を確保する必要がある。また、各電源間保護回路１３１〜１３４は別々の領域にレイアウトされているため、第１の保護回路（ＤＶＤＤ−ＤＧＮＤ間保護回路１３１）のＧＮＤと、第４の保護回路（ＡＶＤＤ−ＤＧＮＤ間保護回路１３４）のＧＮＤ間の配線抵抗Ｒ１にも注意して、メタル（Ｍｅｔａｌ）配線をレイアウトしなければならない。

そこで、ＥＳＤ印加時の放電経路を確保しつつ、レイアウト面積の増大を防ぐことが課題となる。なお、その他の課題および新規な特徴は、本明細書の記載および添付図面から明らかにされる。

一実施の形態によれば、半導体装置は、
第１導電型半導体基板の表面に第１の方向に延伸するように形成された第１の第２導電型拡散領域を有する第１トランジスタと、
前記第１導電型半導体基板の表面に前記第１の方向に延伸するように形成された第２の第２導電型拡散領域を有する第２トランジスタと、を備え、
前記第１の第２導電型拡散領域は、第１電圧が供給される第１電源線に接続され、
前記第２の第２導電型拡散領域は、第２電圧が供給される第２電源線に接続され、
前記第１トランジスタのゲート電極およびバックゲート、ならびに、前記第２トランジスタのゲート電極およびバックゲートは、第３電圧が供給される第３電源線に接続されている。

前記一実施の形態に係る半導体装置によると、ＥＳＤ印加時の放電経路を確保しつつ、レイアウト面積の増大を防ぐことが可能となる。

第１の実施形態に係る半導体装置のレイアウトを一例として示す平面図である。 第１の実施形態に係る半導体装置のレイアウトを一例として示す断面図である。 第１の実施形態に係る半導体装置の回路図およびＥＳＤイベント時の放電経路を一例として示す図である。 第３の実施形態に係る半導体装置のレイアウトを一例として示す平面図である。 第３の実施形態に係る半導体装置のレイアウトを一例として示す断面図である。 第３の実施形態に係る半導体装置の回路図およびＥＳＤイベント時の放電経路を一例として示す図である。 第５の実施形態に係る半導体装置のレイアウトを一例として示す平面図である。 第５の実施形態に係る半導体装置のレイアウトを一例として示す断面図である。 第５の実施形態に係る半導体装置の回路図およびＥＳＤイベント時の放電経路を一例として示す図である。 第６の実施形態に係る半導体装置のレイアウトを一例として示す平面図である。 第６の実施形態に係る半導体装置のレイアウトを一例として示す断面図である。 第６の実施形態に係る半導体装置の回路図およびＥＳＤイベント時の放電経路を一例として示す図である。 第７の実施形態に係る半導体装置のレイアウトを一例として示す平面図および断面図である。 異電源回路における破壊事例について説明するための図である。 デジタル−アナログ間のＥＳＤ保護回路を示す図である。 デジタル−アナログ間のＥＳＤ保護回路を示す図である。

はじめに、本発明の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。

図１、図２、図４および図５は、半導体装置のレイアウトを一例として示す平面図および断面図である。図１、図２、図４および図５を参照すると、半導体装置は、第１導電型半導体基板（例えば、ｐ型半導体基板）の表面に第１の方向（図１、図４の縦方向）に延伸するように形成された第１の第２導電型拡散領域（ｎ型拡散領域Ｄ１）を有する第１トランジスタ（Ｔ１）と、第１導電型半導体基板（ｐ型半導体基板）の表面に第１の方向に延伸するように形成された第２の第２導電型拡散領域（ｎ型拡散領域Ｄ２）を有する第２トランジスタ（Ｔ２）と、を備える。ここで、第１の第２導電型拡散領域（ｎ型拡散領域Ｄ１）は、第１電圧（電源電圧ＶＤＤ１）が供給される第１電源線（Ｌ１）に接続され、第２の第２導電型拡散領域（Ｄ２）は、第２電圧（電源電圧ＶＤＤ２）が供給される第２電源線（Ｌ２）に接続されている。また、第１トランジスタ（Ｔ１）のゲート電極（Ｇ１）およびバックゲート、ならびに、第２トランジスタ（Ｔ２）のゲート電極（Ｇ２）およびバックゲートは、第３電圧（接地電圧ＧＮＤ１）が供給される第３電源線（Ｌ３）に接続されている。なお、半導体装置の各領域の導電型は例示に過ぎず、本発明の半導体装置の各領域の導電型はここに例示した場合に限定されない。

図１および図２を参照すると、半導体装置は、第１導電型半導体基板（例えば、ｐ型半導体基板）の表面、かつ、第１の第２導電型拡散領域（Ｄ１）と第２の第２導電型拡散領域（Ｄ２）の間に、第１の方向に延伸するように形成された第３の第２導電型拡散領域（ｎ型拡散領域Ｄ３）を備えていてもよい。ここで、第１トランジスタ（Ｔ１）および第２トランジスタ（Ｔ２）は、第３の第２導電型拡散領域（Ｄ３）を共有し、第３の第２導電型拡散領域（Ｄ３）は、第３電源線（Ｌ３）に接続されている。

図７は、半導体装置のレイアウトを一例として示す平面図である。図７を参照すると、半導体装置は、第１導電型半導体基板（例えば、ｐ型半導体基板）の表面に第１の方向に延伸するように形成された第４の第２導電型拡散領域（ｎ型拡散領域Ｄ４）と、第１導電型半導体基板（ｐ型半導体基板）の表面に第１の方向に延伸するように形成された第５の第２導電型拡散領域（ｎ型拡散領域Ｄ５）と、を備えていてもよい。ここで、第３の第２導電型拡散領域（Ｄ３）は、第１の第２導電型拡散領域（Ｄ１）および第２の第２導電型拡散領域（Ｄ２）に対向する。また、第４の第２導電型拡散領域（Ｄ４）は、第１の第２導電型拡散領域（Ｄ１）に対向するとともに、第１入出力信号線（Ｌ４）に接続されている。さらに、第５の第２導電型拡散領域（Ｄ５）は、第２の第２導電型拡散領域（Ｄ２）に対向するとともに、第２入出力信号線（ＩＯ２）に接続されている。

図１０は、半導体装置のレイアウトを一例として示す平面図である。図１０を参照すると、半導体装置は、第１導電型半導体基板（例えば、ｐ型半導体基板）の表面、かつ、第１の第２導電型拡散領域（ｎ型拡散領域Ｄ１）と第３の第２導電型拡散領域（ｎ型拡散領域Ｄ３）の間に第１の方向に延伸するように形成された第４の第２導電型拡散領域（ｎ型拡散領域Ｄ４）と、第１導電型半導体基板（ｐ型半導体基板）の表面、かつ、第２の第２導電型拡散領域（ｎ型拡散領域Ｄ２）と第３の第２導電型拡散領域（ｎ型拡散領域Ｄ３）の間に第１の方向に延伸するように形成された第５の第２導電型拡散領域（ｎ型拡散領域Ｄ５）と、を備えていてもよい。ここで、第４の第２導電型拡散領域（Ｄ４）は、第１入出力信号線（ＩＯ１）に接続されている。また、第５の第２導電型拡散領域（Ｄ５）は、第２入出力信号線（ＩＯ２）に接続されている。

図４および図５を参照すると、第１導電型半導体基板（例えば、ｐ型半導体基板）の表面に第１の方向に延伸するように形成された第３の第２導電型拡散領域（ｎ型拡散領域Ｄ３）と、第１導電型半導体基板（ｐ型半導体基板）の表面に第１の方向に延伸するように形成された第４の第２導電型拡散領域（ｎ型拡散領域Ｄ４）と、を備えていてもよい。ここで、第１の第２導電型拡散領域（ｎ型拡散領域Ｄ１）と第２の第２導電型拡散領域（ｎ型拡散領域Ｄ２）は、互いに対向している。また、第３の第２導電型拡散領域（Ｄ３）は、第１の第２導電型拡散領域（Ｄ１）と対向するとともに、第３電源線（Ｌ３）に接続されている。さらに、第４の第２導電型拡散領域（Ｄ４）は、第２の第２導電型拡散領域（Ｄ２）と対向するとともに、第３電源線（Ｌ３）に接続されている。

図１３は、半導体装置のレイアウトを一例として示す平面図である。図１３を参照すると、半導体装置は、第１半導体装置（図７に示した半導体装置）と、第２半導体装置（図１０に示した半導体装置）と、を備えていてもよい。ここで、第１半導体装置と第２半導体装置は、第２の第２導電型拡散領域（ｎ型拡散領域Ｄ２）および第５の第２導電型拡散領域（ｎ型拡散領域Ｄ５）を互いに共有する。

かかる半導体装置によると、ＥＳＤ印加時の放電経路を確保しつつ、レイアウト面積の増大を防ぐことが可能となる。

（実施形態１）
第１の実施形態に係る半導体装置について、図面を参照して説明する。図１および図２は、本実施形態の半導体装置のレイアウトを一例として示す平面図および断面図である。

図１および図２を参照すると、本実施形態の半導体装置は、同一導電型の拡散層上に形成するマルチフィンガ構造のＮＭＯＳトランジスタのＥＳＤ保護素子を有し、ドレイン（拡散領域Ｄ１）が第１電源電圧ＶＤＤ１に接続され、ソース、ゲートＧ１およびバックゲートが接地電圧ＧＮＤ１に接続されたＮＭＯＳトランジスタＴ１（第１のトランジスタ）と、ドレイン（拡散領域Ｄ２）が第２電源電圧ＶＤＤ２に接続され、ソース、ゲートＧ２およびバックゲートが接地電圧ＧＮＤ１に接続されたＮＭＯＳトランジスタＴ２（第２のトランジスタ）を形成する。ここで、ＮＭＯＳトランジスタＴ１、Ｔ２は、ソース（拡散領域Ｄ３）を共有する。

図３は、本実施形態の半導体装置の回路図およびＥＳＤイベント時の放電経路を示す図である。図３を参照すると、同一導電型の拡散層内に第１電源電圧ＶＤＤ１−接地電圧ＧＮＤ１間の保護素子（ＮＭＯＳトランジスタＴ１）と、第２電源電圧ＶＤＤ２−接地電圧ＧＮＤ１間の保護素子（ＮＭＯＳトランジスタＴ２）の２系統の保護素子を設計することで、従来のように分割して配置した場合よりも小面積で保護素子をレイアウトすることが可能となる。また、放電経路に相当する保護素子間のメタル配線の抵抗をより小さくすることが可能ととなり、内部回路へのＥＳＤストレスが緩和され、ＥＳＤ耐量が向上する。さらに、第１電源電圧ＶＤＤ１に接続されたドレイン（拡散領域Ｄ１）と第２電源電圧ＶＤＤ２に接続されたドレイン（拡散領域Ｄ２）との間で寄生のバイポーラトランジスタＢ３が形成される。これにより、第１電源電圧ＶＤＤ１と第２電源電圧ＶＤＤ２の間に、第１放電経路Ｐ１のみならず、第２放電経路Ｐ２も形成される。したがって、ＥＳＤ耐量をさらに向上させることが可能となる。

（実施形態２）
第２の実施形態に係る半導体装置について説明する。本実施形態に係る半導体装置は、第１の実施形態の半導体装置において、第１ＭＯＳトランジスタＴ１のドレインが第１の電源電圧ＶＤＤに接続され、第２ＭＯＳトランジスタＴ２のドレインが入出力端子ＩＯに接続された構成を有する。すなわち、本実施形態の半導体装置は、図１に示した第１の実施形態に係る半導体装置において、第２電源電圧ＶＤＤ２を入出力端子ＩＯに置き換えた構成を有する。

本実施形態に係る半導体装置においても、第１の実施形態に係る半導体装置と同様の効果がもたらされる。本実施形態の半導体装置は、特に、入出力端子ＩＯ−電源電圧ＶＤＤ間に保護素子を挿入できない、フェイルセーフ（Ｆａｉｌ−ｓａｆｅ）対応の入出力端子ＩＯ（Ｎｃｈ Ｏｐｅｎ Ｄｒａｉｎ）において有効となる。

（実施形態３）
第３の実施形態に係る半導体装置について、図面を参照して説明する。図４および図５は、本実施形態の半導体装置のレイアウトを一例として示す平面図および断面図である。

図４および図５を参照すると、本実施形態の半導体装置は、同一導電型の拡散層上に形成するマルチフィンガ構造のＮＭＯＳトランジスタのＥＳＤ保護素子を有し、接地電圧ＧＮＤ１に接続された拡散領域Ｄ３と、第１電源電圧ＶＤＤ１に接続された拡散領域Ｄ１と、第２電源電圧ＶＤＤ２に接続された拡散領域Ｄ２と、接地電圧ＧＮＤ１に接続された拡散領域Ｄ４を繰り返してトランジスタを形成する。図５を参照すると、半導体装置は、接地電圧ＧＮＤに接続された拡散領域Ｄ３および第１電源電圧ＶＤＤ１に接続された拡散領域Ｄ１を有する第１ＭＯＳトランジスタＴ１と、第２電源電圧ＶＤＤ２に接続された拡散領域Ｄ２および接地電圧ＧＮＤに接続された拡散領域Ｄ４を有する第２ＭＯＳトランジスタＴ２と、第１電源電圧ＶＤＤ１に接続された拡散領域Ｄ１および第２電源電圧に接続された拡散領域Ｄ２を有する第３ＭＯＳトランジスタＴ３とを備える。

本実施形態の半導体装置によると、同一導電型の拡散層内に第１電源電圧ＶＤＤ１−接地電圧ＧＮＤ間の保護素子（ＭＯＳトランジスタＴ１）と、第２電源電圧ＶＤＤ２−接地電圧ＧＮＤ間の保護素子（ＭＯＳトランジスタＴ２）を設けることができるのみならず、第１電源電圧ＶＤＤ１と第２電源電圧ＶＤＤ２間にもＭＯＳ構造の保護素子（ＭＯＳトランジスタＴ３）を形成することができる。したがって、本実施形態の半導体装置によると、ＥＳＤ耐量の向上が可能となる。

（実施形態４）
第４の実施形態に係る半導体装置について説明する。本実施形態に係る半導体装置では、接地電圧ＧＮＤ１に接続された拡散領域Ｄ３と、第１電源電圧ＶＤＤ１に接続された拡散領域Ｄ１と、第１入出力端子ＩＯ１に接続された拡散領域Ｄ２と、接地電圧ＧＮＤ１に接続された拡散領域Ｄ４を繰り返してトランジスタを形成する。すなわち、本実施形態の半導体装置は、図４に示した第３の実施形態に係る半導体装置において、第２電源電圧ＶＤＤ２を第１入出力端子ＩＯ１に置き換えた構成を有する。

本実施形態に係る半導体装置においても、第３の実施形態に係る半導体装置と同様の効果がもたらされる。

（実施形態５）
第５の実施形態に係る半導体装置について、図面を参照して説明する。図７および図８（ａ）、（ｂ）は、本実施形態の半導体装置のレイアウトを一例として示す平面図および断面図である。

図７および図８（ａ）、（ｂ）を参照すると、本実施形態の半導体装置では、接地電圧ＧＮＤに接続された拡散領域Ｄ７と、第１入出力信号線ＩＯ１に接続された拡散層Ｄ４と、第１電源電圧ＶＤＤ１に接続された拡散領域Ｄ１と、接地電圧ＧＮＤに接続された拡散領域Ｄ３と、第２電源電圧ＶＤＤ２に接続された拡散領域Ｄ２と、第２入出力端子ＩＯ２に接続された拡散領域Ｄ５と、接地電圧ＧＮＤに接続された拡散領域Ｄ７の順でトランジスタを形成する。本実施形態の半導体装置では、２つの電源系（ＶＤＤ１、ＶＤＤ２）に亘って、トランジスタ構造の保護素子を配置することが可能となる。

図８（ａ）、（ｂ）を参照すると、拡散領域Ｄ１−Ｄ７およびゲート電極Ｇ１−Ｇ６により、ＭＯＳトランジスタＴ１−Ｔ６が形成される。図９は、本実施形態に係る半導体装置の回路図およびＥＳＤイベント時の放電経路を示す図である。本実施形態の構成によると、図８（ｂ）および図９に示すように、第１電源電圧ＶＤＤ１−第２電源電圧ＶＤＤ２間に寄生バイポーラ素子Ｂ７が形成される。したがって、第１電源電圧ＶＤＤ１−第２電源電圧ＶＤＤ２間でＥＳＤが印加された場合、図９に示すように、第１放電経路Ｐ１のみならず、第２放電経路Ｐ２も形成される。したがって、ＥＳＤ耐量を向上させることが可能となる。

（実施形態６）
第６の実施形態に係る半導体装置について、図面を参照して説明する。図１０および図１１は、本実施形態の半導体装置のレイアウトを一例として示す平面図および断面図である。

図１０および図１１を参照すると、本実施形態に係る半導体装置は、図７および図８（ａ）、（ｂ）に示した第５の実施形態に係る半導体装置において、第１電源電圧ＶＤＤ１と第１入出力信号ＩＯ１を入れ替えるとともに、第２電源電圧ＶＤＤ２と第２入出力信号ＩＯ２を入れ替えた構成を有する。

図１２は、本実施形態の半導体装置の回路図およびＥＳＤイベント時の放電経路を示す図である。本実施形態に係る半導体装置においても、第５の実施形態に係る半導体装置と同様の効果がもたらされる。

（実施形態７）
第７の実施形態に係る半導体装置について、図面を参照して説明する。図１３（ａ）および図１３（ｂ）は、本実施形態の半導体装置のレイアウトを一例として示す平面図および断面図である。

第５の実施形態に係る半導体装置では、図８（ａ）、（ｂ）および図９に示すように、第１電源電圧ＶＤＤ１−第２電源電圧ＶＤＤ２間のＥＳＤ放電において有効なバイポーラトランジスタＢ７が形成される。一方、第６の実施形態に係る半導体装置では、図１１および図１２に示すように、第１入出力信号ＩＯ１−第２入出力信号ＩＯ２間のＥＳＤ放電において有効なバイポーラトランジスタＢ８が形成される。図１３（ａ）、（ｂ）を参照すると、本実施形態に係る半導体装置では、第５の実施形態の半導体装置と第６の実施形態の半導体装置を繰り返してトランジスタを形成することで、第１電源電圧ＶＤＤ１−第２電源電圧ＶＤＤ２間、および、第１入出力信号ＩＯ１−第２入出力信号ＩＯ２間のいずれのＥＳＤ放電に対しても有効となるように、バイポーラトランジスタＢ７およびＢ８が形成される。

上記第１ないし第７の実施形態に係る半導体装置によると、同一導電型の拡散層上に形成したマルチフィンガトランジスタにおいて、２系統以上の放電経路を設けることが可能となる。また、バックゲートの電位はトランジスタを周回しているＴＡＰリング（ガードリング）からとることで、ＥＳＤ印加時にバックゲートの電位を上昇させる。これにより、第１電源電圧ＶＤＤ１に接続された拡散領域Ｄ１と、第２電源電圧ＶＤＤ２に接続された拡散領域Ｄ２と、バックゲートとの間で形成される寄生バイポーラトランジスタ（図２、図５のＢ３、図８、図１３のＢ７）、または、第１信号線ＩＯ１に接続された拡散領域Ｄ４と、第２信号線ＩＯ２に接続された拡散領域Ｄ５と、バックゲートとの間で形成される寄生バイポーラトランジスタ（図１１、図１３のＢ８）を、動作させることができる。これらの半導体装置によると、ＥＳＤで顕在化してきている異電源間の信号部のトランジスタのゲート酸化膜破壊を防ぐことが可能となる。

なお、上記の特許文献等の先行技術文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明によると、以下の形態が可能である。
［形態１］
第１導電型半導体基板の表面に第１の方向に延伸するように形成された第１の第２導電型拡散領域を有する第１トランジスタと、
前記第１導電型半導体基板の表面に前記第１の方向に延伸するように形成された第２の第２導電型拡散領域を有する第２トランジスタと、を備え、
前記第１の第２導電型拡散領域は、第１電圧が供給される第１電源線に接続され、
前記第２の第２導電型拡散領域は、第２電圧が供給される第２電源線に接続され、
前記第１トランジスタのゲート電極およびバックゲート、ならびに、前記第２トランジスタのゲート電極およびバックゲートは、第３電圧が供給される第３電源線に接続されている、半導体装置。
［形態２］
前記第１導電型半導体基板の表面、かつ、前記第１の第２導電型拡散領域と前記第２の第２導電型拡散領域の間に、前記第１の方向に延伸するように形成された第３の第２導電型拡散領域を備え、
前記第１トランジスタおよび前記第２トランジスタは、前記第３の第２導電型拡散領域を共有し、
前記第３の第２導電型拡散領域は、前記第３電源線に接続されている、形態１に記載の半導体装置。
［形態３］
前記第１導電型半導体基板の表面に前記第１の方向に延伸するように形成された第４の第２導電型拡散領域と、
前記第１導電型半導体基板の表面に前記第１の方向に延伸するように形成された第５の第２導電型拡散領域と、を備え、
前記第３の第２導電型拡散領域は、前記第１の第２導電型拡散領域および前記第２の第２導電型拡散領域に対向し、
前記第４の第２導電型拡散領域は、前記第１の第２導電型拡散領域に対向するとともに、第１入出力信号線に接続され、
前記第５の第２導電型拡散領域は、前記第２の第２導電型拡散領域に対向するとともに、第２入出力信号線に接続されている、形態２に記載の半導体装置。
［形態４］
前記第１導電型半導体基板の表面、かつ、前記第１の第２導電型拡散領域と前記第３の第２導電型拡散領域の間に前記第１の方向に延伸するように形成された第４の第２導電型拡散領域と、
前記第１導電型半導体基板の表面、かつ、前記第２の第２導電型拡散領域と前記第３の第２導電型拡散領域の間に前記第１の方向に延伸するように形成された第５の第２導電型拡散領域と、を備え、
前記第４の第２導電型拡散領域は、第１入出力信号線に接続され、
前記第５の第２導電型拡散領域は、第２入出力信号線に接続されている、形態２に記載の半導体装置。
［形態５］
前記第１導電型半導体基板の表面に前記第１の方向に延伸するように形成された第３の第２導電型拡散領域と、
前記第１導電型半導体基板の表面に前記第１の方向に延伸するように形成された第４の第２導電型拡散領域と、を備え、
前記第１の第２導電型拡散領域と前記第２の第２導電型拡散領域は、互いに対向し、
前記第３の第２導電型拡散領域は、前記第１の第２導電型拡散領域と対向するとともに、前記第３電源線に接続され、
前記第４の第２導電型拡散領域は、前記第２の第２導電型拡散領域と対向するとともに、前記第３電源線に接続されている、形態１に記載の半導体装置。
［形態６］
第１導電型半導体基板の表面に第１の方向に延伸するように形成された第１の第２導電型拡散領域を有する第１トランジスタと、
前記第１導電型半導体基板の表面に前記第１の方向に延伸するように形成された第２の第２導電型拡散領域を有する第２トランジスタと、
前記第１導電型半導体基板の表面、かつ、前記第１の第２導電型拡散領域と前記第２の第２導電型拡散領域の間に、前記第１の方向に延伸するように形成された第３の第２導電型拡散領域と、を備え、
前記第１トランジスタおよび前記第２トランジスタは、前記第３の第２導電型拡散領域を共有し、
前記第１の第２導電型拡散領域は、第１電圧が供給される第１電源線に接続され、
前記第２の第２導電型拡散領域は、第１入出力信号線に接続され、
前記第３の第２導電型拡散領域は、第２電圧が供給される第２電源線に接続され、
前記第１トランジスタのゲート電極およびバックゲート、ならびに、前記第２トランジスタのゲート電極およびバックゲートは、前記第２電源線に接続されている、半導体装置。
［形態７］
第１導電型半導体基板の表面に第１の方向に延伸するように形成された第１の第２導電型拡散領域を有する第１トランジスタと、
前記第１導電型半導体基板の表面に前記第１の方向に延伸するように形成された第２の第２導電型拡散領域を有する第２トランジスタと、
前記第１導電型半導体基板の表面に前記第１の方向に延伸するように形成された第３の第２導電型拡散領域と、
前記第１導電型半導体基板の表面に前記第１の方向に延伸するように形成された第４の第２導電型拡散領域と、を備え、
前記第１の第２導電型拡散領域と前記第２の第２導電型拡散領域は、互いに対向し、
前記第１の第２導電型拡散領域は、第１電圧が供給される第１電源線に接続され、
前記第２の第２導電型拡散領域は、第１入出力信号線に接続され、
前記第３の第２導電型拡散領域は、前記第１の第２導電型拡散領域と対向するとともに、前記第３電源線に接続され、
前記第４の第２導電型拡散領域は、前記第２の第２導電型拡散領域と対向するとともに、第２電圧が供給される第２電源線に接続され、
前記第１トランジスタのゲート電極およびバックゲート、ならびに、前記第２トランジスタのゲート電極およびバックゲートは、前記第２電源線に接続されている、半導体装置。
［形態８］
形態３に記載の第１半導体装置と、
形態４に記載の第２半導体装置と、を備え、
前記第１半導体装置と前記第２半導体装置は、前記第２の第２導電型拡散領域および前記第５の第２導電型拡散領域を互いに共有する、半導体装置。

１１、１２ デジタル回路
１３ アナログ回路
２１ ＶＤＤ１−ＧＮＤ間保護回路
２２ ＶＤＤ２−ＧＮＤ間保護回路
３１ ＶＤＤ１−ＧＮＤ１間保護回路
３２ ＶＤＤ２−ＧＮＤ２間保護回路
３３ ＧＮＤ１−ＧＮＤ２間保護回路
３４ ＶＤＤ２−ＧＮＤ１間保護回路
１３１ ＤＶＤＤ−ＤＧＮＤ間保護回路
１３２ ＡＶＤＤ−ＡＧＮＤ間保護回路
１３３ ＤＧＮＤ−ＡＧＮＤ間保護回路
１３４ ＡＶＤＤ−ＤＧＮＤ間保護回路
ＡＶＤＤ、ＤＶＤＤ 電源電圧
ＡＧＮＤ、ＤＧＮＤ 接地電圧
Ｂ１−Ｂ８ バイポーラトランジスタ
Ｄ１−Ｄ７ 拡散領域
Ｇ１−Ｇ６ ゲート電極
ＧＮＤ、ＧＮＤ１、ＧＮＤ２ 接地電圧
ＩＯ１、ＩＯ２ 入出力端子
Ｌ１−Ｌ３ 電源線
Ｌ４、Ｌ５ 入出力信号線
Ｐ１、Ｐ２ 放電経路
Ｒ１ 配線抵抗
Ｔ１〜Ｔ６ ＭＯＳトランジスタ
ＶＤＤ１、ＶＤＤ２ 電源電圧

Claims (5)

1. 第１導電型半導体基板の表面に第１の方向に延伸するように形成された第１の第２導電型拡散領域を有する第１トランジスタと、
   前記第１導電型半導体基板の表面に前記第１の方向に延伸するように形成された第２の第２導電型拡散領域を有する第２トランジスタと、を備え、
   前記第１の第２導電型拡散領域は、第１電圧が供給される第１電源線に接続され、
   前記第２の第２導電型拡散領域は、第２電圧が供給される第２電源線に接続され、
   前記第１トランジスタのゲート電極およびバックゲート、ならびに、前記第２トランジスタのゲート電極およびバックゲートは、第３電圧が供給される第３電源線に接続されている、半導体装置。
2. 前記第１導電型半導体基板の表面、かつ、前記第１の第２導電型拡散領域と前記第２の第２導電型拡散領域の間に、前記第１の方向に延伸するように形成された第３の第２導電型拡散領域を備え、
   前記第１トランジスタおよび前記第２トランジスタは、前記第３の第２導電型拡散領域を共有し、
   前記第３の第２導電型拡散領域は、前記第３電源線に接続されている、請求項１に記載半導体装置。
3. 前記第１導電型半導体基板の表面に前記第１の方向に延伸するように形成された第４の第２導電型拡散領域と、
   前記第１導電型半導体基板の表面に前記第１の方向に延伸するように形成された第５の第２導電型拡散領域と、を備え、
   前記第３の第２導電型拡散領域は、前記第１の第２導電型拡散領域および前記第２の第２導電型拡散領域に対向し、
   前記第４の第２導電型拡散領域は、前記第１の第２導電型拡散領域に対向するとともに、第１入出力信号線に接続され、
   前記第５の第２導電型拡散領域は、前記第２の第２導電型拡散領域に対向するとともに、第２入出力信号線に接続されている、請求項２に記載の半導体装置。
4. 前記第１導電型半導体基板の表面、かつ、前記第１の第２導電型拡散領域と前記第３の第２導電型拡散領域の間に前記第１の方向に延伸するように形成された第４の第２導電型拡散領域と、
   前記第１導電型半導体基板の表面、かつ、前記第２の第２導電型拡散領域と前記第３の第２導電型拡散領域の間に前記第１の方向に延伸するように形成された第５の第２導電型拡散領域と、を備え、
   前記第４の第２導電型拡散領域は、第１入出力信号線に接続され、
   前記第５の第２導電型拡散領域は、第２入出力信号線に接続されている、請求項２に記載の半導体装置。
5. 前記第１導電型半導体基板の表面に前記第１の方向に延伸するように形成された第３の第２導電型拡散領域と、
   前記第１導電型半導体基板の表面に前記第１の方向に延伸するように形成された第４の第２導電型拡散領域と、を備え、
   前記第１の第２導電型拡散領域と前記第２の第２導電型拡散領域は、互いに対向し、
   前記第３の第２導電型拡散領域は、前記第１の第２導電型拡散領域と対向するとともに、前記第３電源線に接続され、
   前記第４の第２導電型拡散領域は、前記第２の第２導電型拡散領域と対向するとともに、前記第３電源線に接続されている、請求項１に記載の半導体装置。

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