JP2004186623A - 半導体回路 - Google Patents
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Abstract
【課題】チップ面積を抑えたまま、ESD耐性が高められた半導体回路を提供する。
【解決手段】信号線13とグラウンドGND1,GND2との間に、信号線13側をカソード、グラウンドGND1,GND2側をアノードとする向きにダイオード接続されたNMOSトランジスタ14,15を備えるとともに、電源VDD1,VDD2の双方と信号線13との間に、電源VDD1,VDD2側をカソード、信号線13側をアノードとする向きにダイオード接続されたPMOSトランジスタ16,17を備えた。
【選択図】 図1
【解決手段】信号線13とグラウンドGND1,GND2との間に、信号線13側をカソード、グラウンドGND1,GND2側をアノードとする向きにダイオード接続されたNMOSトランジスタ14,15を備えるとともに、電源VDD1,VDD2の双方と信号線13との間に、電源VDD1,VDD2側をカソード、信号線13側をアノードとする向きにダイオード接続されたPMOSトランジスタ16,17を備えた。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、外部電源に接続される電源配線が相互に分離された電源系を有する半導体回路に関する。
【0002】
【従来の技術】
従来より、A/DコンバータやD/Aコンバータに代表されるように、同一チップ上にデジタル回路とアナログ回路との双方が組み込まれている半導体回路では、デジタル回路から発生するノイズがアナログ回路に及ぼす影響を避ける等の理由により、それぞれの回路で別々の電源配線やグラウンド配線を備えるということが行なわれている。
【0003】
図2は、従来の、デジタル回路とアナログ回路との双方が組み込まれている半導体回路のそれぞれの回路の境界部分を示す図である。
【0004】
図2に示す半導体回路100には、デジタル回路110およびアナログ回路120が備えられている。
【0005】
デジタル回路110には、デジタル電源系である電源VDD1とグラウンドGND1との間に、直列に接続されたPMOSトランジスタ111およびNMOSトランジスタ112が備えられている。PMOSトランジスタ111のゲートとNMOSトランジスタ112のゲートは共通接続されるとともに、これらPMOSトランジスタ111のドレインとNMOSトランジスタ112のドレインは互いに接続されている。電源VDD1,グラウンドGND1は、半導体回路100の、デジタル電源系の電源端子,グラウンド端子(図示せず)に接続されている。
【0006】
一方、アナログ回路120には、アナログ電源系である電源VDD2とグラウンドGND2との間に、直列に接続されたPMOSトランジスタ121およびNMOSトランジスタ122が備えられている。PMOSトランジスタ121のゲートとNMOSトランジスタ122のゲートは共通接続されるとともに、これらPMOSトランジスタ121のドレインとNMOSトランジスタ122のドレインは互いに接続されている。電源VDD2,グラウンドGND2は、半導体回路100の、アナログ電源系の電源端子,グラウンド端子(図示せず)に接続されている。
【0007】
また、デジタル回路110とアナログ回路120との間は、信号線130で接続されている。
【0008】
このように構成された半導体回路100では、出荷検査の一環として、人体や物体からの静電放電(ESD:Electro Static Discharge)を模擬したESD試験が行なわれる。このESD試験では、例えばデジタル電源系の電源VDD1を基準(グラウンド)にして、アナログ電源系のグラウンドGND2に所定の大きさの正パルスが印加される。ここで、デジタル電源系とアナログ電源系との間における経路はなく、従って上記正パルスが印加されると、NMOSトランジスタ122のゲート・ソース間の電圧が上昇してNMOSトランジスタ122が劣化したり破壊したりするという現象が発生する。そこで、静電気放電から素子を保護するESD保護回路が組み込まれた半導体回路が提案されている。
【0009】
図3は、半導体回路に組み込まれた、ESD保護回路としてのトランジェントクランプ回路を示す図である。
【0010】
図3に示すトランジェントクランプ回路200には、アナログ電源系である電源VDD2とデジタル電源系であるグラウンドGND1との間に、直列に接続されたコンデンサ素子201および抵抗素子202が備えられている。また、このトランジェントクランプ回路200には、デジタル電源系である電源VDD1とアナログ電源系であるグラウンドGND2との間に、比較的サイズの大きいNMOSトランジスタ203が備えられている。さらに、このトランジェントクランプ回路200には、アナログ電源系である電源VDD2とデジタル電源系であるグラウンドGND1との間に、やはり比較的サイズの大きいNMOSトランジスタ204が備えられている。
【0011】
また、コンデンサ素子201と抵抗素子202との接続点にはインバータ205の入力側が接続され、そのインバータ205の出力側はインバータ206の入力側に接続されている。さらに、インバータ206の出力側は,NMOSトランジスタ203,204双方のゲートに接続されている。
【0012】
このように構成されたトランジェントクランプ回路200では、ESD試験等が行なわれない通常の動作状態においては、インバータ205の入力側は抵抗素子202を介してグラウンドGND1に接地された‘L’レベルの状態にある。従って、そのインバータ205から‘H’レベルが出力されており、この‘H’レベルがインバータ206で反転されてNMOSトランジスタ203,204双方のゲートには‘L’レベルが印加されている。従って、NMOSトランジスタ203,204はオフ状態にある。
【0013】
ここで、例えば、GND1を基準(グラウンド)にして、VDD2に所定の大きさの正パルスが印加される。すると、電源VDD2からコンデンサ素子201を介してインバータ205の入力側が‘L’レベルから‘H’レベルに変化する。このため、インバータ205の出力側は‘H’レベルから‘L’レベルに変化し、この‘L’レベルがインバータ206で反転されてNMOSトランジスタ204のゲートに‘H’レベルが印加される。従って、NMOSトランジスタ204はオン状態になる。このようにして、アナログ電源系からデジタル電源系への経路が形成されて、例えば前述した図2に示す信号線130のノードAにおける電位の上昇が抑えられて、静電気放電による素子の劣化や破壊が防止される。
【0014】
また、上記コンデンサ素子201および抵抗素子202に代わるトランジスタ(抵抗素子)およびコンデンサ素子を備えたトランジェントクランプ回路も提案されている(例えば、非特許文献1参照)。
【0015】
【非特許文献1】
BASIC ESD AND I/O DESIGN、SANJAYDABRAL TIMOTHY MALONEY Intel Corporation Santa Clara,California 2.7. VCC−TO VSS CORE CLAMPS 2.7.1. MOS Based Figure2−40)
【0016】
【発明が解決しようとする課題】
しかし、前述した図3に示すトランジェントクランプ回路200を構成するNMOSトランジスタ203,204のサイズや、上記非特許文献における、NMOSトランジスタ203,204と同等な役割を担うトランジスタのサイズは大きく、従って半導体回路のチップ面積が増大するという問題がある。
【0017】
本発明は、上記事情に鑑み、チップ面積を抑えたまま、ESD耐性が高められた半導体回路を提供することを目的とする。
【0018】
【課題を解決するための手段】
上記目的を達成する本発明の半導体回路のうちの第1の半導体回路は、
外部電源に接続される電源配線が相互に分離された第1および第2の電源系と、
上記第1の電源系から電力の供給を受けて動作する第1の回路と、
上記第2の電源系から電力の供給を受けて動作する第2の回路と、
上記第1の回路と前記第2の回路との間をつなぐ信号線と、
上記信号線と上記第1および第2の電源系のうちの少なくとも一方のグラウンドとの間に、その信号線側をカソード、そのグラウンド側をアノードとする向きに接続されたダイオードとを備えたことを特徴とする。
【0019】
本発明の第1の半導体回路は、第1の電源系から電力の供給を受けて動作する第1の回路と第2の電源系から電力の供給を受けて動作する第2の回路との間をつなぐ信号線側をカソード、グラウンド側をアノードとする向きに接続されたダイオードを備えたものであるため、例えばESD試験において、その信号線の、静電気放電による負の方向への電位の上昇が上記ダイオードで抑えられる。従って、半導体回路のESD耐性が高められる。また、このダイオードのサイズは、従来のトランジェントクランプ回路におけるトランジスタのサイズと比較し、小さなサイズで済む。従って、チップ面積が小さくて済む。
【0020】
また、上記目的を達成する本発明の半導体回路のうちの第2の半導体回路は、外部電源に接続される電源配線が相互に分離された第1および第2の電源系と、
上記第1の電源系から電力の供給を受けて動作する第1の回路と、
上記第2の電源系から電力の供給を受けて動作する第2の回路と、
上記第1の回路と上記第2の回路との間をつなぐ信号線と、
上記第1および第2の電源系のうちの少なくとも一方の電源と上記信号線との間に、その電源側をカソード、その信号線側をアノードとする向きに接続されたダイオードとを備えたことを特徴とする。
【0021】
本発明の第2の半導体回路は、第1および第2の電源系のうちの少なくとも一方の電源と上記信号線との間に、その電源側をカソード、その信号線側をアノードとする向きに接続されたダイオードを備えたものであるため、例えばESD試験において、その信号線の、静電気放電による正の方向への電位の上昇が上記ダイオードで抑えられる。従って、半導体回路のESD耐性が高められる。また、このダイオードのサイズは、従来のトランジェントクランプ回路におけるトランジスタのサイズと比較し、小さなサイズで済む。従って、チップ面積が小さくて済む。
【0022】
ここで、上記本発明の第1の半導体回路又は上記本発明の第2の半導体回路における上記ダイオードは、ダイオード接続されたMOSトランジスタで構成されたものであることが好ましい。
【0023】
このようにすると、ダイオードを簡単に形成することができる。
【0024】
ここで、外部電源に接続される電源配線が相互に分離された第1及び第2の電源系とは,第1の電源系を形成する電源配線とグラウンド配線、第2の電源系を形成する電源配線とグラウンド配線の各々が配線として相互に分離されていることを意味し、電気的に絶縁されていることまでは意味しない。
【0025】
例えば、第1の電源系から電力の供給を受けて動作する第1の回路と第2の電源系から電力の供給を受けて動作する第2の回路とが同一チップ上にCMOS回路として形成される場合、トランジスタが形成される基板の導電型およびウエルの導電型の選択により、第1の電源系の電源配線と第2の電源系の電源配線、または第1の電源系のグラウンド配線と第2の電源系のグラウンド配線は、第1および第2の回路が形成されるチップ上の領域内の複数の場所において、基板と接続される。これはトランジスタの基板バイアスを与えるためである。この場合、例えば第1の電源系の電源配線と第2の電源系の電源配線とは基板を通じて電気的に繋がっていることになるが、基板の電気抵抗は配線抵抗に比べて桁違いに大きいため、相互の回路に及ぼす影響は無視できることとなる。
【0026】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【0027】
図1は、本発明の第1,第2の半導体回路の双方が適用された一実施形態を示す図である。
【0028】
図1に示す半導体回路10は、デジタル回路11(本発明にいう第1の回路の一例に相当)およびアナログ回路12(本発明にいう第2の回路の一例に相当)が備えられている。
【0029】
デジタル回路11には、デジタル電源系(本発明にいう第1の電源系の一例に相当)である電源VDD1とグラウンドGND1との間に、直列に接続されたPMOSトランジスタ11_1およびNMOSトランジスタ11_2が備えられている。PMOSトランジスタ11_1のゲートとNMOSトランジスタ11_2のゲートは共通接続されるとともに、これらPMOSトランジスタ11_1のドレインとNMOSトランジスタ11_2のドレインは互いに接続されている。電源VDD1,グラウンドGND1は、半導体回路10の、デジタル電源系の電源端子,グラウンド端子(図示せず)に接続されている。
【0030】
一方、アナログ回路12には、アナログ電源系(本発明にいう第2の電源系の一例に相当)である電源VDD2とグラウンドGND2との間に、直列に接続されたPMOSトランジスタ12_1およびNMOSトランジスタ12_2が備えられている。PMOSトランジスタ12_1のゲートとNMOSトランジスタ12_2のゲートは共通接続されるとともに、これらPMOSトランジスタ12_1のドレインとNMOSトランジスタ12_2のドレインは互いに接続されている。電源VDD2,グラウンドGND2は、半導体回路10の、アナログ電源系の電源端子,グラウンド端子(図示せず)に接続されている。
【0031】
また、半導体回路10には、デジタル回路11とアナログ回路12との間をつなぐ信号線13が備えられている。
【0032】
さらに、半導体回路10には、信号線13とグラウンドGND1との間に、ドレインが信号線13に接続されるとともに、ゲートおよびソースがグラウンドGND1に接続されたNMOSトランジスタ14が備えられている。即ち、信号線13とグラウンドGND1との間に、その信号線13側をカソード、そのグラウンドGND1側をアノードとする向きに、寄生PN接合ダイオード14aとダイオード接続されたNMOSトランジスタ14が備えられている。これら両方のダイオードが、本発明の第1の半導体回路にいうダイオードの一例に相当する。寄生PN接合ダイオード14aはNMOSトランジスタ14をダイオード接続することにより自動的に形成される。
【0033】
また、半導体回路10には、信号線13とグラウンドGND2との間に、ドレインが信号線13に接続されるとともに、ゲートおよびソースがグラウンドGND2に接続されたNMOSトランジスタ15も備えられている。即ち、信号線13とグラウンドGND2との間に、その信号線13側をカソード、そのグラウンドGND2側をアノードとする向きに、寄生PN接合ダイオード15aとダイオード接続されたNMOSトランジスタ15も備えられている。これら両方のダイオードが、本発明の第1の半導体回路にいうダイオードの他の一例に相当する。
【0034】
さらに、半導体回路10には、電源VDD1と信号線13との間に、ソースおよびゲートが電源VDD1に接続されるとともに、ドレインが信号線13に接続されたPMOSトランジスタ16が備えられている。即ち、電源VDD1と信号線13との間に、その電源VDD1をカソード、その信号線13側をアノードとする向きに、寄生PN接合ダイオード16aとダイオード接続されたPMOSトランジスタ16が備えられている。これら両方のダイオードが、本発明の第2の半導体回路にいうダイオードの一例に相当する。
【0035】
また、半導体回路10には、電源VDD2と信号線13との間に、ソースおよびゲートが電源VDD2に接続されるとともに、ドレインが信号線13に接続されたPMOSトランジスタ17が備えられている。即ち、電源VDD2と信号線13との間に、その電源VDD2をカソード、その信号線13側をアノードとする向きに、寄生PN接合ダイオード17aとダイオード接続されたPMOSトランジスタ17も備えられている。これら両方のダイオードが、本発明の第2の半導体回路にいうダイオードの他の一例に相当する。
【0036】
このように構成された半導体回路10では、通常の動作状態においては、NMOSトランジスタ14,15のゲートは、それぞれ、グラウンドGND1,GND2に接続されているため、それらNMOSトランジスタ14,15はオフ状態にある。また、PMOSトランジスタ16,17のゲートは、それぞれ、電源VDD1,VDD2に接続されているため、それらPMOSトランジスタ16,17もオフ状態にある。
【0037】
ここで、ESD試験において電源VDD1を基準にしてグラウンドGND2に正のパルスが印加される。すると、GND2→NMOSトランジスタ15(ダイオードとして機能)および寄生PN接合ダイオード15a→信号線13→PMOSトランジスタ16(ダイオードとして機能)および寄生PN接合ダイオード16a→VDD1の経路でパルスによる電荷が放出されて信号線13のノードAにおける電位の上昇が抑えられる。グラウンドGND2を基準にして電源VDD1に負のパルスが印加された場合も同様の経路で電荷が放出されてノードAの電位の降下が抑えられる。またVDD2を基準としてGND1に正のパルスを印加した場合、あるいはGND1を基準としてVDD2に負のパルスを印加した場合は、GND1→NMOSトランジスタ14(ダイオードとして機能)および寄生PN接合ダイオード14a→信号線13→PMOSトランジスタ17(ダイオードとして機能)および寄生PN接合ダイオード17a→VDD2の経路でパルスによる電荷が放出されて信号線13のノードAにおける電位の上昇または降下が抑えられる。よって静電気放電によるNMOSトランジスタ11_2、12_2およびPMOSトランジスタ11_1、12_1の劣化や破壊が防止される。
【0038】
このように本実施形態の半導体回路10では、デジタル回路11とアナログ回路12との間をつなぐ信号線13のノードAにおける、静電気放電による正の方向への電位の上昇がPMOSトランジスタ16,17および寄生PN接合ダイオード16a,17aで抑えられるとともに、そのノードAにおける、静電気放電による負の方向への電位の上昇がNMOSトランジスタ14,15および寄生PN接合ダイオード14a,15aで抑えられる。従って、半導体回路10のESD耐性が高められる。また、これらNMOSトランジスタ14,15およびPMOSトランジスタ16,17のサイズは、従来のトランジェントクランプ回路におけるトランジスタのサイズと比較し、小さなサイズで済む。従って、チップ面積が小さくて済む。また、所望の素子の近傍に簡単に配置することができる。
【0039】
尚、本実施形態では、信号線13とグラウンドGND1,GND2との間に、信号線13側をカソード、グラウンドGND1,GND2側をアノードとする向きにダイオード接続されたNMOSトランジスタ14,15を備えるとともに、電源VDD1,VDD2の双方と信号線13との間に、電源VDD1,VDD2側をカソード、信号線13側をアノードとする向きにダイオード接続されたPMOSトランジスタ16,17を備えた例で説明したが、本発明の第1の半導体回路は、信号線と第1および第2の電源系のうちの少なくとも一方のグラウンドとの間に、信号線側をカソード、グラウンド側をアノードとする向きに接続されたダイオードを備えたものであればよく、本発明の第2の半導体回路は、第1および第2の電源系のうちの少なくとも一方の電源と信号線との間に、その電源側をカソード、その信号線側をアノードとする向きに接続されたダイオードを備えたものであればよい。
【0040】
また本実施形態ではMOSトランジスタをダイオード接続することによりMOSダイオードと同時に寄生PN接合ダイオードが形成できているため、電流経路が二重に形成されているという利点があるがPN接合ダイオードのみで本発明のダイオードを形成してよいことは言うまでもない。
【0041】
【発明の効果】
以上説明したように、本発明によれば、チップ面積を抑えたままESD耐性が高められた半導体回路を提供することができる。
【図面の簡単な説明】
【図1】本発明の第1,第2の半導体回路の双方が適用された一実施形態を示す図である。
【図2】従来の、デジタル回路とアナログ回路との双方が組み込まれている半導体回路のそれぞれの回路の境界部分を示す図である。
【図3】半導体回路に組み込まれた、従来のESD保護回路としてのトランジェントクランプ回路を示す図である。
【符号の説明】
10 半導体回路
11 デジタル回路
11_1,12_1,16,17 PMOSトランジスタ
11_2,12_2,14,15 NMOSトランジスタ
12 アナログ回路
13 信号線
14a,15a,16a,17a 寄生PN接合ダイオード
【発明の属する技術分野】
本発明は、外部電源に接続される電源配線が相互に分離された電源系を有する半導体回路に関する。
【0002】
【従来の技術】
従来より、A/DコンバータやD/Aコンバータに代表されるように、同一チップ上にデジタル回路とアナログ回路との双方が組み込まれている半導体回路では、デジタル回路から発生するノイズがアナログ回路に及ぼす影響を避ける等の理由により、それぞれの回路で別々の電源配線やグラウンド配線を備えるということが行なわれている。
【0003】
図2は、従来の、デジタル回路とアナログ回路との双方が組み込まれている半導体回路のそれぞれの回路の境界部分を示す図である。
【0004】
図2に示す半導体回路100には、デジタル回路110およびアナログ回路120が備えられている。
【0005】
デジタル回路110には、デジタル電源系である電源VDD1とグラウンドGND1との間に、直列に接続されたPMOSトランジスタ111およびNMOSトランジスタ112が備えられている。PMOSトランジスタ111のゲートとNMOSトランジスタ112のゲートは共通接続されるとともに、これらPMOSトランジスタ111のドレインとNMOSトランジスタ112のドレインは互いに接続されている。電源VDD1,グラウンドGND1は、半導体回路100の、デジタル電源系の電源端子,グラウンド端子(図示せず)に接続されている。
【0006】
一方、アナログ回路120には、アナログ電源系である電源VDD2とグラウンドGND2との間に、直列に接続されたPMOSトランジスタ121およびNMOSトランジスタ122が備えられている。PMOSトランジスタ121のゲートとNMOSトランジスタ122のゲートは共通接続されるとともに、これらPMOSトランジスタ121のドレインとNMOSトランジスタ122のドレインは互いに接続されている。電源VDD2,グラウンドGND2は、半導体回路100の、アナログ電源系の電源端子,グラウンド端子(図示せず)に接続されている。
【0007】
また、デジタル回路110とアナログ回路120との間は、信号線130で接続されている。
【0008】
このように構成された半導体回路100では、出荷検査の一環として、人体や物体からの静電放電(ESD:Electro Static Discharge)を模擬したESD試験が行なわれる。このESD試験では、例えばデジタル電源系の電源VDD1を基準(グラウンド)にして、アナログ電源系のグラウンドGND2に所定の大きさの正パルスが印加される。ここで、デジタル電源系とアナログ電源系との間における経路はなく、従って上記正パルスが印加されると、NMOSトランジスタ122のゲート・ソース間の電圧が上昇してNMOSトランジスタ122が劣化したり破壊したりするという現象が発生する。そこで、静電気放電から素子を保護するESD保護回路が組み込まれた半導体回路が提案されている。
【0009】
図3は、半導体回路に組み込まれた、ESD保護回路としてのトランジェントクランプ回路を示す図である。
【0010】
図3に示すトランジェントクランプ回路200には、アナログ電源系である電源VDD2とデジタル電源系であるグラウンドGND1との間に、直列に接続されたコンデンサ素子201および抵抗素子202が備えられている。また、このトランジェントクランプ回路200には、デジタル電源系である電源VDD1とアナログ電源系であるグラウンドGND2との間に、比較的サイズの大きいNMOSトランジスタ203が備えられている。さらに、このトランジェントクランプ回路200には、アナログ電源系である電源VDD2とデジタル電源系であるグラウンドGND1との間に、やはり比較的サイズの大きいNMOSトランジスタ204が備えられている。
【0011】
また、コンデンサ素子201と抵抗素子202との接続点にはインバータ205の入力側が接続され、そのインバータ205の出力側はインバータ206の入力側に接続されている。さらに、インバータ206の出力側は,NMOSトランジスタ203,204双方のゲートに接続されている。
【0012】
このように構成されたトランジェントクランプ回路200では、ESD試験等が行なわれない通常の動作状態においては、インバータ205の入力側は抵抗素子202を介してグラウンドGND1に接地された‘L’レベルの状態にある。従って、そのインバータ205から‘H’レベルが出力されており、この‘H’レベルがインバータ206で反転されてNMOSトランジスタ203,204双方のゲートには‘L’レベルが印加されている。従って、NMOSトランジスタ203,204はオフ状態にある。
【0013】
ここで、例えば、GND1を基準(グラウンド)にして、VDD2に所定の大きさの正パルスが印加される。すると、電源VDD2からコンデンサ素子201を介してインバータ205の入力側が‘L’レベルから‘H’レベルに変化する。このため、インバータ205の出力側は‘H’レベルから‘L’レベルに変化し、この‘L’レベルがインバータ206で反転されてNMOSトランジスタ204のゲートに‘H’レベルが印加される。従って、NMOSトランジスタ204はオン状態になる。このようにして、アナログ電源系からデジタル電源系への経路が形成されて、例えば前述した図2に示す信号線130のノードAにおける電位の上昇が抑えられて、静電気放電による素子の劣化や破壊が防止される。
【0014】
また、上記コンデンサ素子201および抵抗素子202に代わるトランジスタ(抵抗素子)およびコンデンサ素子を備えたトランジェントクランプ回路も提案されている(例えば、非特許文献1参照)。
【0015】
【非特許文献1】
BASIC ESD AND I/O DESIGN、SANJAYDABRAL TIMOTHY MALONEY Intel Corporation Santa Clara,California 2.7. VCC−TO VSS CORE CLAMPS 2.7.1. MOS Based Figure2−40)
【0016】
【発明が解決しようとする課題】
しかし、前述した図3に示すトランジェントクランプ回路200を構成するNMOSトランジスタ203,204のサイズや、上記非特許文献における、NMOSトランジスタ203,204と同等な役割を担うトランジスタのサイズは大きく、従って半導体回路のチップ面積が増大するという問題がある。
【0017】
本発明は、上記事情に鑑み、チップ面積を抑えたまま、ESD耐性が高められた半導体回路を提供することを目的とする。
【0018】
【課題を解決するための手段】
上記目的を達成する本発明の半導体回路のうちの第1の半導体回路は、
外部電源に接続される電源配線が相互に分離された第1および第2の電源系と、
上記第1の電源系から電力の供給を受けて動作する第1の回路と、
上記第2の電源系から電力の供給を受けて動作する第2の回路と、
上記第1の回路と前記第2の回路との間をつなぐ信号線と、
上記信号線と上記第1および第2の電源系のうちの少なくとも一方のグラウンドとの間に、その信号線側をカソード、そのグラウンド側をアノードとする向きに接続されたダイオードとを備えたことを特徴とする。
【0019】
本発明の第1の半導体回路は、第1の電源系から電力の供給を受けて動作する第1の回路と第2の電源系から電力の供給を受けて動作する第2の回路との間をつなぐ信号線側をカソード、グラウンド側をアノードとする向きに接続されたダイオードを備えたものであるため、例えばESD試験において、その信号線の、静電気放電による負の方向への電位の上昇が上記ダイオードで抑えられる。従って、半導体回路のESD耐性が高められる。また、このダイオードのサイズは、従来のトランジェントクランプ回路におけるトランジスタのサイズと比較し、小さなサイズで済む。従って、チップ面積が小さくて済む。
【0020】
また、上記目的を達成する本発明の半導体回路のうちの第2の半導体回路は、外部電源に接続される電源配線が相互に分離された第1および第2の電源系と、
上記第1の電源系から電力の供給を受けて動作する第1の回路と、
上記第2の電源系から電力の供給を受けて動作する第2の回路と、
上記第1の回路と上記第2の回路との間をつなぐ信号線と、
上記第1および第2の電源系のうちの少なくとも一方の電源と上記信号線との間に、その電源側をカソード、その信号線側をアノードとする向きに接続されたダイオードとを備えたことを特徴とする。
【0021】
本発明の第2の半導体回路は、第1および第2の電源系のうちの少なくとも一方の電源と上記信号線との間に、その電源側をカソード、その信号線側をアノードとする向きに接続されたダイオードを備えたものであるため、例えばESD試験において、その信号線の、静電気放電による正の方向への電位の上昇が上記ダイオードで抑えられる。従って、半導体回路のESD耐性が高められる。また、このダイオードのサイズは、従来のトランジェントクランプ回路におけるトランジスタのサイズと比較し、小さなサイズで済む。従って、チップ面積が小さくて済む。
【0022】
ここで、上記本発明の第1の半導体回路又は上記本発明の第2の半導体回路における上記ダイオードは、ダイオード接続されたMOSトランジスタで構成されたものであることが好ましい。
【0023】
このようにすると、ダイオードを簡単に形成することができる。
【0024】
ここで、外部電源に接続される電源配線が相互に分離された第1及び第2の電源系とは,第1の電源系を形成する電源配線とグラウンド配線、第2の電源系を形成する電源配線とグラウンド配線の各々が配線として相互に分離されていることを意味し、電気的に絶縁されていることまでは意味しない。
【0025】
例えば、第1の電源系から電力の供給を受けて動作する第1の回路と第2の電源系から電力の供給を受けて動作する第2の回路とが同一チップ上にCMOS回路として形成される場合、トランジスタが形成される基板の導電型およびウエルの導電型の選択により、第1の電源系の電源配線と第2の電源系の電源配線、または第1の電源系のグラウンド配線と第2の電源系のグラウンド配線は、第1および第2の回路が形成されるチップ上の領域内の複数の場所において、基板と接続される。これはトランジスタの基板バイアスを与えるためである。この場合、例えば第1の電源系の電源配線と第2の電源系の電源配線とは基板を通じて電気的に繋がっていることになるが、基板の電気抵抗は配線抵抗に比べて桁違いに大きいため、相互の回路に及ぼす影響は無視できることとなる。
【0026】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【0027】
図1は、本発明の第1,第2の半導体回路の双方が適用された一実施形態を示す図である。
【0028】
図1に示す半導体回路10は、デジタル回路11(本発明にいう第1の回路の一例に相当)およびアナログ回路12(本発明にいう第2の回路の一例に相当)が備えられている。
【0029】
デジタル回路11には、デジタル電源系(本発明にいう第1の電源系の一例に相当)である電源VDD1とグラウンドGND1との間に、直列に接続されたPMOSトランジスタ11_1およびNMOSトランジスタ11_2が備えられている。PMOSトランジスタ11_1のゲートとNMOSトランジスタ11_2のゲートは共通接続されるとともに、これらPMOSトランジスタ11_1のドレインとNMOSトランジスタ11_2のドレインは互いに接続されている。電源VDD1,グラウンドGND1は、半導体回路10の、デジタル電源系の電源端子,グラウンド端子(図示せず)に接続されている。
【0030】
一方、アナログ回路12には、アナログ電源系(本発明にいう第2の電源系の一例に相当)である電源VDD2とグラウンドGND2との間に、直列に接続されたPMOSトランジスタ12_1およびNMOSトランジスタ12_2が備えられている。PMOSトランジスタ12_1のゲートとNMOSトランジスタ12_2のゲートは共通接続されるとともに、これらPMOSトランジスタ12_1のドレインとNMOSトランジスタ12_2のドレインは互いに接続されている。電源VDD2,グラウンドGND2は、半導体回路10の、アナログ電源系の電源端子,グラウンド端子(図示せず)に接続されている。
【0031】
また、半導体回路10には、デジタル回路11とアナログ回路12との間をつなぐ信号線13が備えられている。
【0032】
さらに、半導体回路10には、信号線13とグラウンドGND1との間に、ドレインが信号線13に接続されるとともに、ゲートおよびソースがグラウンドGND1に接続されたNMOSトランジスタ14が備えられている。即ち、信号線13とグラウンドGND1との間に、その信号線13側をカソード、そのグラウンドGND1側をアノードとする向きに、寄生PN接合ダイオード14aとダイオード接続されたNMOSトランジスタ14が備えられている。これら両方のダイオードが、本発明の第1の半導体回路にいうダイオードの一例に相当する。寄生PN接合ダイオード14aはNMOSトランジスタ14をダイオード接続することにより自動的に形成される。
【0033】
また、半導体回路10には、信号線13とグラウンドGND2との間に、ドレインが信号線13に接続されるとともに、ゲートおよびソースがグラウンドGND2に接続されたNMOSトランジスタ15も備えられている。即ち、信号線13とグラウンドGND2との間に、その信号線13側をカソード、そのグラウンドGND2側をアノードとする向きに、寄生PN接合ダイオード15aとダイオード接続されたNMOSトランジスタ15も備えられている。これら両方のダイオードが、本発明の第1の半導体回路にいうダイオードの他の一例に相当する。
【0034】
さらに、半導体回路10には、電源VDD1と信号線13との間に、ソースおよびゲートが電源VDD1に接続されるとともに、ドレインが信号線13に接続されたPMOSトランジスタ16が備えられている。即ち、電源VDD1と信号線13との間に、その電源VDD1をカソード、その信号線13側をアノードとする向きに、寄生PN接合ダイオード16aとダイオード接続されたPMOSトランジスタ16が備えられている。これら両方のダイオードが、本発明の第2の半導体回路にいうダイオードの一例に相当する。
【0035】
また、半導体回路10には、電源VDD2と信号線13との間に、ソースおよびゲートが電源VDD2に接続されるとともに、ドレインが信号線13に接続されたPMOSトランジスタ17が備えられている。即ち、電源VDD2と信号線13との間に、その電源VDD2をカソード、その信号線13側をアノードとする向きに、寄生PN接合ダイオード17aとダイオード接続されたPMOSトランジスタ17も備えられている。これら両方のダイオードが、本発明の第2の半導体回路にいうダイオードの他の一例に相当する。
【0036】
このように構成された半導体回路10では、通常の動作状態においては、NMOSトランジスタ14,15のゲートは、それぞれ、グラウンドGND1,GND2に接続されているため、それらNMOSトランジスタ14,15はオフ状態にある。また、PMOSトランジスタ16,17のゲートは、それぞれ、電源VDD1,VDD2に接続されているため、それらPMOSトランジスタ16,17もオフ状態にある。
【0037】
ここで、ESD試験において電源VDD1を基準にしてグラウンドGND2に正のパルスが印加される。すると、GND2→NMOSトランジスタ15(ダイオードとして機能)および寄生PN接合ダイオード15a→信号線13→PMOSトランジスタ16(ダイオードとして機能)および寄生PN接合ダイオード16a→VDD1の経路でパルスによる電荷が放出されて信号線13のノードAにおける電位の上昇が抑えられる。グラウンドGND2を基準にして電源VDD1に負のパルスが印加された場合も同様の経路で電荷が放出されてノードAの電位の降下が抑えられる。またVDD2を基準としてGND1に正のパルスを印加した場合、あるいはGND1を基準としてVDD2に負のパルスを印加した場合は、GND1→NMOSトランジスタ14(ダイオードとして機能)および寄生PN接合ダイオード14a→信号線13→PMOSトランジスタ17(ダイオードとして機能)および寄生PN接合ダイオード17a→VDD2の経路でパルスによる電荷が放出されて信号線13のノードAにおける電位の上昇または降下が抑えられる。よって静電気放電によるNMOSトランジスタ11_2、12_2およびPMOSトランジスタ11_1、12_1の劣化や破壊が防止される。
【0038】
このように本実施形態の半導体回路10では、デジタル回路11とアナログ回路12との間をつなぐ信号線13のノードAにおける、静電気放電による正の方向への電位の上昇がPMOSトランジスタ16,17および寄生PN接合ダイオード16a,17aで抑えられるとともに、そのノードAにおける、静電気放電による負の方向への電位の上昇がNMOSトランジスタ14,15および寄生PN接合ダイオード14a,15aで抑えられる。従って、半導体回路10のESD耐性が高められる。また、これらNMOSトランジスタ14,15およびPMOSトランジスタ16,17のサイズは、従来のトランジェントクランプ回路におけるトランジスタのサイズと比較し、小さなサイズで済む。従って、チップ面積が小さくて済む。また、所望の素子の近傍に簡単に配置することができる。
【0039】
尚、本実施形態では、信号線13とグラウンドGND1,GND2との間に、信号線13側をカソード、グラウンドGND1,GND2側をアノードとする向きにダイオード接続されたNMOSトランジスタ14,15を備えるとともに、電源VDD1,VDD2の双方と信号線13との間に、電源VDD1,VDD2側をカソード、信号線13側をアノードとする向きにダイオード接続されたPMOSトランジスタ16,17を備えた例で説明したが、本発明の第1の半導体回路は、信号線と第1および第2の電源系のうちの少なくとも一方のグラウンドとの間に、信号線側をカソード、グラウンド側をアノードとする向きに接続されたダイオードを備えたものであればよく、本発明の第2の半導体回路は、第1および第2の電源系のうちの少なくとも一方の電源と信号線との間に、その電源側をカソード、その信号線側をアノードとする向きに接続されたダイオードを備えたものであればよい。
【0040】
また本実施形態ではMOSトランジスタをダイオード接続することによりMOSダイオードと同時に寄生PN接合ダイオードが形成できているため、電流経路が二重に形成されているという利点があるがPN接合ダイオードのみで本発明のダイオードを形成してよいことは言うまでもない。
【0041】
【発明の効果】
以上説明したように、本発明によれば、チップ面積を抑えたままESD耐性が高められた半導体回路を提供することができる。
【図面の簡単な説明】
【図1】本発明の第1,第2の半導体回路の双方が適用された一実施形態を示す図である。
【図2】従来の、デジタル回路とアナログ回路との双方が組み込まれている半導体回路のそれぞれの回路の境界部分を示す図である。
【図3】半導体回路に組み込まれた、従来のESD保護回路としてのトランジェントクランプ回路を示す図である。
【符号の説明】
10 半導体回路
11 デジタル回路
11_1,12_1,16,17 PMOSトランジスタ
11_2,12_2,14,15 NMOSトランジスタ
12 アナログ回路
13 信号線
14a,15a,16a,17a 寄生PN接合ダイオード
Claims (3)
- 外部電源に接続される電源配線が相互に分離された第1および第2の電源系と、
前記第1の電源系から電力の供給を受けて動作する第1の回路と、
前記第2の電源系から電力の供給を受けて動作する第2の回路と、
前記第1の回路と前記第2の回路との間をつなぐ信号線と、
前記信号線と前記第1および第2の電源系のうちの少なくとも一方のグラウンドとの間に、該信号線側をカソード、該グラウンド側をアノードとする向きに接続されたダイオードとを備えたことを特徴とする半導体回路。 - 外部電源に接続される電源配線が相互に分離された第1および第2の電源系と、
前記第1の電源系から電力の供給を受けて動作する第1の回路と、
前記第2の電源系から電力の供給を受けて動作する第2の回路と、
前記第1の回路と前記第2の回路との間をつなぐ信号線と、
前記第1および第2の電源系のうちの少なくとも一方の電源と前記信号線との間に、該電源側をカソード、該信号線側をアノードとする向きに接続されたダイオードとを備えたことを特徴とする半導体回路。 - 前記ダイオードは、ダイオード接続されたMOSトランジスタで構成されたものであることを特徴とする請求項1又は2記載の半導体回路。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2008235886A (ja) * | 2007-03-08 | 2008-10-02 | Sarnoff Corp | 改善された静電放電保護のための方法および装置 |
CN111284451A (zh) * | 2020-02-28 | 2020-06-16 | 西安文理学院 | 一种同步控制电路、雨刷系统以及该系统的控制方法 |
-
2002
- 2002-12-06 JP JP2002354813A patent/JP2004186623A/ja not_active Withdrawn
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