JPS6010767A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6010767A JPS6010767A JP58119079A JP11907983A JPS6010767A JP S6010767 A JPS6010767 A JP S6010767A JP 58119079 A JP58119079 A JP 58119079A JP 11907983 A JP11907983 A JP 11907983A JP S6010767 A JPS6010767 A JP S6010767A
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- Japan
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- vcc
- transistor
- power supply
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000003068 static effect Effects 0.000 abstract description 17
- 230000015556 catabolic process Effects 0.000 abstract 1
- 230000001681 protective effect Effects 0.000 abstract 1
- 238000004904 shortening Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は（ニーＭＯ３回路の如く電源ライン間インピー
ダンスが高い回路で構成した集積回路に対して、外部か
ら侵入する静電荷を効率良（排除しうる静電保護回路を
有する半導体装置に関する。
ダンスが高い回路で構成した集積回路に対して、外部か
ら侵入する静電荷を効率良（排除しうる静電保護回路を
有する半導体装置に関する。
（２）技術の背景及び従来技術の問題点Ｃ−ＭＯ５回路
は電源ライン間インピーダンスが高く、定常状態では電
源電流は流れず、従って消費電力が小である。このよう
な電源間インピーダンスが高い回路に静電荷が入ってく
ると内部で電（１） 源線間に高電位差が発生し、内部に形成された素子が破
壊されることになる。
は電源ライン間インピーダンスが高く、定常状態では電
源電流は流れず、従って消費電力が小である。このよう
な電源間インピーダンスが高い回路に静電荷が入ってく
ると内部で電（１） 源線間に高電位差が発生し、内部に形成された素子が破
壊されることになる。
（３）発明の目的
本発明は上記従来の問題点に鑑み、Ｃ−ＭＯ５回路の如
く電源ライン間インピーダンスが高い回路に、外部から
侵入する静電荷を効率良く排除することができ、内部に
形成された素子の翠壊を防止しうる静電保護回路を有す
る半導体装置を提供することを目的とする。
く電源ライン間インピーダンスが高い回路に、外部から
侵入する静電荷を効率良く排除することができ、内部に
形成された素子の翠壊を防止しうる静電保護回路を有す
る半導体装置を提供することを目的とする。
（４）発明の構成
そしてこの目的は本発明によれば、半導体チップに形成
された集積回路に動作電圧を供給するための電源線間に
、該電源線間の電位差が該動作電圧よりも大なる時に該
電源線間を短縮させる保護回路を接続したことを特徴と
する半導体装置を提供することによって達成される。
された集積回路に動作電圧を供給するための電源線間に
、該電源線間の電位差が該動作電圧よりも大なる時に該
電源線間を短縮させる保護回路を接続したことを特徴と
する半導体装置を提供することによって達成される。
（５）発明の実施例
第１図の回路は本発明の原理を示すもので、半導体チッ
プ内へ動作電圧を供給する電源パッドＶｃｃ ％ Ｖｓ
ｓの近くに、抵抗Ｒ１、Ｒ２および４個のト（２） ランジスタＱ１．．． Ｑ４を配置する。Ｒ１、Ｒ２は
、静電荷の衝撃（インパクト）は緩和するが、電源電流
供給に支障のない程度に低い値のものとし、また多結晶
シリコンの如く基板との間にジャンクション（接合）を
構成しない物質で形成する。トランジスタＱ１．．．
Ｑ４は外部から侵入する静電荷を排除するために配置さ
れる。
プ内へ動作電圧を供給する電源パッドＶｃｃ ％ Ｖｓ
ｓの近くに、抵抗Ｒ１、Ｒ２および４個のト（２） ランジスタＱ１．．． Ｑ４を配置する。Ｒ１、Ｒ２は
、静電荷の衝撃（インパクト）は緩和するが、電源電流
供給に支障のない程度に低い値のものとし、また多結晶
シリコンの如く基板との間にジャンクション（接合）を
構成しない物質で形成する。トランジスタＱ１．．．
Ｑ４は外部から侵入する静電荷を排除するために配置さ
れる。
ＱＬ〜口牛はしきい値電圧の高い（例えばＩＯＶ〜２０
Ｖ）フィールドトランジスタとし、通常の動作状態では
導通しないが、静電荷の如く大なる電位が侵入するとオ
ンになり、静電荷を吸収しバイパスさせるものとする。
Ｖ）フィールドトランジスタとし、通常の動作状態では
導通しないが、静電荷の如く大なる電位が侵入するとオ
ンになり、静電荷を吸収しバイパスさせるものとする。
更に、抵抗！？１．１７２は通常の動作状態においては
半導体チップの特性に影響を与えないよう、内部回路に
められる特性に応じて選定する。
半導体チップの特性に影響を与えないよう、内部回路に
められる特性に応じて選定する。
例えばＶｃｃから侵入する正の静電気はその衝撃が先ず
Ｒ１で緩和され、Ｑｌ、 Ｑ３をｆＩじてＶｓｓ側へ逃
され、Ｖｃｃ −Ｖｓｓ間の電位差が押えられ、内部素
子間電位差を押えることが可能となり、その結果静電ス
トレスに対する耐性を得ることができる。
Ｒ１で緩和され、Ｑｌ、 Ｑ３をｆＩじてＶｓｓ側へ逃
され、Ｖｃｃ −Ｖｓｓ間の電位差が押えられ、内部素
子間電位差を押えることが可能となり、その結果静電ス
トレスに対する耐性を得ることができる。
（３）
上記した回路は第２図に、その（ａ）には回路図で、山
）には半導体装置の平面図で、また（Ｃ）には同図（ｂ
）における線ＡＢＣに沿う断面図で示され、線ＡＢ。
）には半導体装置の平面図で、また（Ｃ）には同図（ｂ
）における線ＡＢＣに沿う断面図で示され、線ＡＢ。
線ＢＣに対応する部分は同図（Ｃ）にはＡＳＢ、Ｃの符
号を付して示す。なお第２図以下において既に図示した
部分と同じ部分は同じ符号を付して表示するとして、第
２図において、ｌは半導体基板、２はＶｃｃパッドを形
成するアルミニウム配線、３は絶縁膜、４はフィールド
絶縁膜、５は多結晶シリコン（ポリシリコン層）、６は
コンタクトホール、７はソース・ドレイン用拡散領域、
８は内部回路へ延びるＶｃｃライン、９は内部回路末端
となるＶｓｓラインを示す。ポリシリコン層５はＲ１を
構成し、Ｑｌ、 Ｑ２は第２図（ｄ）に示される如くに
構成される。
号を付して示す。なお第２図以下において既に図示した
部分と同じ部分は同じ符号を付して表示するとして、第
２図において、ｌは半導体基板、２はＶｃｃパッドを形
成するアルミニウム配線、３は絶縁膜、４はフィールド
絶縁膜、５は多結晶シリコン（ポリシリコン層）、６は
コンタクトホール、７はソース・ドレイン用拡散領域、
８は内部回路へ延びるＶｃｃライン、９は内部回路末端
となるＶｓｓラインを示す。ポリシリコン層５はＲ１を
構成し、Ｑｌ、 Ｑ２は第２図（ｄ）に示される如くに
構成される。
第２図に示される構造において、Ｖｃｃパッド１をＶｓ
ｓバッドへ、Ｒ１をＲ２へ、ＱｌをＱ４へ、０２をＱ３
へ変更すると、Ｖｓｓバッド側パ側御ターン成でき杭 Ｒ１・Ｒ２′）（Ｌ！″ｔｙ”ｔ’ｃｔ・内部１路０消
費電流″１（４） 変化量と内部回路の電源ノイズに対する耐性によって異
なるが、１００ｍＡの消費電流の素子であれば、０〜１
Ωが望ましい。一般的に、回路保護のためには高い方が
、また内部回路の安定動作のためには低い方が望ましい
。
ｓバッドへ、Ｒ１をＲ２へ、ＱｌをＱ４へ、０２をＱ３
へ変更すると、Ｖｓｓバッド側パ側御ターン成でき杭 Ｒ１・Ｒ２′）（Ｌ！″ｔｙ”ｔ’ｃｔ・内部１路０消
費電流″１（４） 変化量と内部回路の電源ノイズに対する耐性によって異
なるが、１００ｍＡの消費電流の素子であれば、０〜１
Ωが望ましい。一般的に、回路保護のためには高い方が
、また内部回路の安定動作のためには低い方が望ましい
。
第１図の回路と内部回路の関係を第３図に示す。図示の
インバータ１１は集積回路を構成するものの一つで、Ｐ
チャネルトランジスタ１２とＮチャネルトランジスタ１
３とが直列に配置され、入力１４は両トランジスタに共
通につながり、また両トランジスタの間から出力１５が
取り出される。
インバータ１１は集積回路を構成するものの一つで、Ｐ
チャネルトランジスタ１２とＮチャネルトランジスタ１
３とが直列に配置され、入力１４は両トランジスタに共
通につながり、また両トランジスタの間から出力１５が
取り出される。
かかるインバータにおいて、ＶｃｃおよびＶｓｓの電圧
は通常の動作状態においてそれぞれ５ｖ、Ｏｖである。
は通常の動作状態においてそれぞれ５ｖ、Ｏｖである。
またＶｃｃとインバータ１１との間にはＲ３を配置する
。
。
本発明によると、静電荷の侵入に対し、Ｒ３が静電荷に
よる惣激な衝撃を防止するだけでなく、トランジスタ１
６、トランジスタ１７を図示の如くに配置し、これらト
ランジスタのしきい値電圧を１０Ｖ〜２０Ｖに設定する
ことによってインバータが保（５） 護される。
よる惣激な衝撃を防止するだけでなく、トランジスタ１
６、トランジスタ１７を図示の如くに配置し、これらト
ランジスタのしきい値電圧を１０Ｖ〜２０Ｖに設定する
ことによってインバータが保（５） 護される。
Ｖｃｃパッドに正の静電荷が入った場合、第４図を参照
すると、トランジスタ１６に印加される電圧十腎が１０
９以上の時トランジスタがオンし、電流は矢印の方向に
流れてＶｓｓに吸収される。なお、トランジスタ１６の
しきい値Ｖｖｓは約１０Ｖとする。
すると、トランジスタ１６に印加される電圧十腎が１０
９以上の時トランジスタがオンし、電流は矢印の方向に
流れてＶｓｓに吸収される。なお、トランジスタ１６の
しきい値Ｖｖｓは約１０Ｖとする。
Ｖｓｓ端子に正の静電荷が入った場合、第５図を参照す
ると、−ＶがＩＯＶ以上の時にしきい値電圧が約１０Ｖ
のトランジスタ１７がオンし、電流は矢印の方向に流れ
てＶｃｃに吸収される。
ると、−ＶがＩＯＶ以上の時にしきい値電圧が約１０Ｖ
のトランジスタ１７がオンし、電流は矢印の方向に流れ
てＶｃｃに吸収される。
（６）発明の効果
以上詳細に説明した如く、半導体素子に侵入した正、負
の静電荷は、抵抗、トランジスタをそれぞれ配置するこ
とによって有効に選択的に対処され、内部素子の破壊が
防止されるので、静電ストレスに対する耐性を向上する
に効果大である。
の静電荷は、抵抗、トランジスタをそれぞれ配置するこ
とによって有効に選択的に対処され、内部素子の破壊が
防止されるので、静電ストレスに対する耐性を向上する
に効果大である。
なお、本発明は上記の説明した実施例に限定されるもの
ではなく、電源線間の電位差が動作電圧以上になったと
きに電源線間を短絡する回路であればよい。
ではなく、電源線間の電位差が動作電圧以上になったと
きに電源線間を短絡する回路であればよい。
（６）
第１図は本発明の実施例を示す回路図、第２図ｔａ）〜
ｌｄｌは第１図の回路を具体的に示す図、第３図は第１
図と内部回路との関係を示す回路図、第４図と第５図は
第３図の回路の一部の動作を示す図である。 １・・・半導体基板、２−アルミニウム配線、３−絶縁
膜、４−・−フィールド絶縁膜、５−・ポリシリコン層
、６−コンタクトホール、７−ソース・ドレイン拡散領
域、１３−−− Ｖｃｃライン、９−Ｖｓｓライン、１
１・・−インバータ、１２．１７−１−ランジスタ、１
３．１６−）ランジスタ、１４−・−人力、１５−出力
、旧乃至０４・−トランジスタ、Ｒ１乃至Ｒ３−抵抗 特 許 出願人 富士通株式会社 （７）
ｌｄｌは第１図の回路を具体的に示す図、第３図は第１
図と内部回路との関係を示す回路図、第４図と第５図は
第３図の回路の一部の動作を示す図である。 １・・・半導体基板、２−アルミニウム配線、３−絶縁
膜、４−・−フィールド絶縁膜、５−・ポリシリコン層
、６−コンタクトホール、７−ソース・ドレイン拡散領
域、１３−−− Ｖｃｃライン、９−Ｖｓｓライン、１
１・・−インバータ、１２．１７−１−ランジスタ、１
３．１６−）ランジスタ、１４−・−人力、１５−出力
、旧乃至０４・−トランジスタ、Ｒ１乃至Ｒ３−抵抗 特 許 出願人 富士通株式会社 （７）
Claims (1)
- 半導体チップに形成された集積回路に動作電圧を供給す
るための電源線間に、該電源線間の電位差が該動作電圧
よりも大なる時に該電源線間を短縮させる保護回路を接
続したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119079A JPS6010767A (ja) | 1983-06-30 | 1983-06-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119079A JPS6010767A (ja) | 1983-06-30 | 1983-06-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6010767A true JPS6010767A (ja) | 1985-01-19 |
| JPH0410225B2 JPH0410225B2 (ja) | 1992-02-24 |
Family
ID=14752353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58119079A Granted JPS6010767A (ja) | 1983-06-30 | 1983-06-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010767A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60257558A (ja) * | 1984-06-04 | 1985-12-19 | Nec Corp | 半導体集積回路装置 |
| JPS63181469A (ja) * | 1987-01-23 | 1988-07-26 | Matsushita Electronics Corp | 半導体装置 |
| EP0276850A2 (en) * | 1987-01-28 | 1988-08-03 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device with latch up preventing structure |
| JPH0290669A (ja) * | 1988-09-28 | 1990-03-30 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| FR2680603A1 (fr) * | 1991-08-21 | 1993-02-26 | Samsung Electronics Co Ltd | Dispositif a semi-conducteur a protection contre les tensions electrostatiques. |
| US5449940A (en) * | 1991-05-29 | 1995-09-12 | Nec Corporation | Semiconductor integrated circuit having improved protection element |
| US6291879B1 (en) | 1998-04-15 | 2001-09-18 | Nec Corporation | Integrated circuit chip with improved locations of overvoltage protection elements |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51104278A (ja) * | 1975-03-12 | 1976-09-14 | Suwa Seikosha Kk | |
| JPS574151A (en) * | 1980-06-11 | 1982-01-09 | Hitachi Ltd | Mos integrated circuit device |
-
1983
- 1983-06-30 JP JP58119079A patent/JPS6010767A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51104278A (ja) * | 1975-03-12 | 1976-09-14 | Suwa Seikosha Kk | |
| JPS574151A (en) * | 1980-06-11 | 1982-01-09 | Hitachi Ltd | Mos integrated circuit device |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60257558A (ja) * | 1984-06-04 | 1985-12-19 | Nec Corp | 半導体集積回路装置 |
| JPS63181469A (ja) * | 1987-01-23 | 1988-07-26 | Matsushita Electronics Corp | 半導体装置 |
| JPH0724310B2 (ja) * | 1987-01-23 | 1995-03-15 | 松下電子工業株式会社 | 半導体装置 |
| EP0276850A2 (en) * | 1987-01-28 | 1988-08-03 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device with latch up preventing structure |
| JPH0290669A (ja) * | 1988-09-28 | 1990-03-30 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| US5449940A (en) * | 1991-05-29 | 1995-09-12 | Nec Corporation | Semiconductor integrated circuit having improved protection element |
| FR2680603A1 (fr) * | 1991-08-21 | 1993-02-26 | Samsung Electronics Co Ltd | Dispositif a semi-conducteur a protection contre les tensions electrostatiques. |
| US6291879B1 (en) | 1998-04-15 | 2001-09-18 | Nec Corporation | Integrated circuit chip with improved locations of overvoltage protection elements |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0410225B2 (ja) | 1992-02-24 |
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