JP3112593B2 - 保護回路内蔵ic - Google Patents
保護回路内蔵icInfo
- Publication number
- JP3112593B2 JP3112593B2 JP05037455A JP3745593A JP3112593B2 JP 3112593 B2 JP3112593 B2 JP 3112593B2 JP 05037455 A JP05037455 A JP 05037455A JP 3745593 A JP3745593 A JP 3745593A JP 3112593 B2 JP3112593 B2 JP 3112593B2
- Authority
- JP
- Japan
- Prior art keywords
- external terminal
- region
- transistor
- protection circuit
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【0001】
【産業上の利用分野】この発明は、保護回路内蔵ICに
関し、詳しくは、静電破壊等から内部回路を保護すべく
3つの外部端子間に保護回路を有する保護回路内蔵IC
に関する。
関し、詳しくは、静電破壊等から内部回路を保護すべく
3つの外部端子間に保護回路を有する保護回路内蔵IC
に関する。
【0002】
【従来の技術】ICは、放電等に起因する不所望な電圧
を、外部からその外部端子に受けることがある。このよ
うな例としては、人がICに触れたときに人体に帯電し
ていた静電気がそのICに放電される場合等が、典型的
である。かかる場合、ICの内部回路が破壊されること
にもなる。特に高絶縁性のMOSトランジスタを有する
ICでは内部回路の破壊が多々発生する。これは、内部
回路の素子に印加される本来の電圧に対して逆方向の電
圧や過大な電圧が不所望に印加されることによるもので
あり、特に電源・接地用外部端子や、オープンドレイン
出力用外部端子等に放電されたときなどに、ICの内部
回路の破壊が発生しやすい。そこで、かかる不所望な電
圧から内部回路を保護すべく、IC内においてこれらの
外部端子間に保護回路が設けられる。
を、外部からその外部端子に受けることがある。このよ
うな例としては、人がICに触れたときに人体に帯電し
ていた静電気がそのICに放電される場合等が、典型的
である。かかる場合、ICの内部回路が破壊されること
にもなる。特に高絶縁性のMOSトランジスタを有する
ICでは内部回路の破壊が多々発生する。これは、内部
回路の素子に印加される本来の電圧に対して逆方向の電
圧や過大な電圧が不所望に印加されることによるもので
あり、特に電源・接地用外部端子や、オープンドレイン
出力用外部端子等に放電されたときなどに、ICの内部
回路の破壊が発生しやすい。そこで、かかる不所望な電
圧から内部回路を保護すべく、IC内においてこれらの
外部端子間に保護回路が設けられる。
【0003】図3に、その保護回路を含む回路の回路図
を示す。IC10は、請求の範囲の「おいて書き」の部
分に相当するが、IC10内において、保護回路14は
外部端子11,12,13と内部回路15との間に接続
されている。ここで、外部端子11は、請求の範囲にお
ける第1の外部端子に相当し、5Vの電源電圧を受ける
ためのものである。外部端子12は、請求の範囲におけ
る第2の外部端子に相当し、内部回路15のトランジス
タTr3によるオープンドレイン出力の出力信号を外部
の回路20へ出力するためのものである。外部端子13
は、請求の範囲における第3の外部端子に相当し、IC
の外で接地されるためのものである。
を示す。IC10は、請求の範囲の「おいて書き」の部
分に相当するが、IC10内において、保護回路14は
外部端子11,12,13と内部回路15との間に接続
されている。ここで、外部端子11は、請求の範囲にお
ける第1の外部端子に相当し、5Vの電源電圧を受ける
ためのものである。外部端子12は、請求の範囲におけ
る第2の外部端子に相当し、内部回路15のトランジス
タTr3によるオープンドレイン出力の出力信号を外部
の回路20へ出力するためのものである。外部端子13
は、請求の範囲における第3の外部端子に相当し、IC
の外で接地されるためのものである。
【0004】保護回路14は、抵抗RとトランジスタT
r1,Tr2とダイオードDとからなっている。抵抗R
は、外部端子12とトランジスタTr3のドレインとの
間に直列接続され、外部端子12を介する電流を制限し
てトランジスタTr3を保護する。N型のトランジスタ
Tr1は、ドレインとゲートが抵抗Rを挟んで外部端子
12に接続され、ソースが外部端子11に接続される。
そして、外部端子11,12間に本来の電源電圧である
5Vを超える18V以上の過大な電圧が印加されると、
これに対して外部端子12から外部端子11に向かう電
流をバイパスする。これにより内部回路15を不所望な
静電破壊等から保護する。
r1,Tr2とダイオードDとからなっている。抵抗R
は、外部端子12とトランジスタTr3のドレインとの
間に直列接続され、外部端子12を介する電流を制限し
てトランジスタTr3を保護する。N型のトランジスタ
Tr1は、ドレインとゲートが抵抗Rを挟んで外部端子
12に接続され、ソースが外部端子11に接続される。
そして、外部端子11,12間に本来の電源電圧である
5Vを超える18V以上の過大な電圧が印加されると、
これに対して外部端子12から外部端子11に向かう電
流をバイパスする。これにより内部回路15を不所望な
静電破壊等から保護する。
【0005】N型のトランジスタTr2は、ドレインと
ゲートが抵抗Rを挟んで外部端子12に接続され、ソー
スが外部端子13に接続される。そして、外部端子1
2,13間に18V以上の過大な電圧が印加されると、
これに対して外部端子12から外部端子13に向かう電
流をバイパスする。これにより内部回路15を不所望な
静電破壊等から保護する。ダイオードD1は、外部端子
12と外部端子13との間でオープンドレイン出力に対
する逆バイアス電圧が印加された場合に、外部端子13
から外部端子12へ向かって流れる電流を順方向電流と
して流す。これにより、逆バイアス状態の発生を防止す
る。
ゲートが抵抗Rを挟んで外部端子12に接続され、ソー
スが外部端子13に接続される。そして、外部端子1
2,13間に18V以上の過大な電圧が印加されると、
これに対して外部端子12から外部端子13に向かう電
流をバイパスする。これにより内部回路15を不所望な
静電破壊等から保護する。ダイオードD1は、外部端子
12と外部端子13との間でオープンドレイン出力に対
する逆バイアス電圧が印加された場合に、外部端子13
から外部端子12へ向かって流れる電流を順方向電流と
して流す。これにより、逆バイアス状態の発生を防止す
る。
【0006】かかる保護回路14が外部端子11,1
2,13と内部回路15との間に設けられていることか
ら、外部端子11,12,13が放電等の不所望に高い
電圧を受ても、保護回路14の働きによって、内部回路
15が破壊されることなく保護される。すなわち、IC
ソケット等へのIC10の着脱時等に発生しやすい静電
破壊等からIC10が保護される。なお、この保護回路
14の具体的な構造の例を図2の模式図に示す。(a)
は平面的に見たパターンであり、(b)はその縦断面に
ついてである。
2,13と内部回路15との間に設けられていることか
ら、外部端子11,12,13が放電等の不所望に高い
電圧を受ても、保護回路14の働きによって、内部回路
15が破壊されることなく保護される。すなわち、IC
ソケット等へのIC10の着脱時等に発生しやすい静電
破壊等からIC10が保護される。なお、この保護回路
14の具体的な構造の例を図2の模式図に示す。(a)
は平面的に見たパターンであり、(b)はその縦断面に
ついてである。
【0007】ここで、点々を付した部分はフィールド酸
化膜であり、その上部に亙る空白部は絶縁膜である。細
かな右下がりハッチングの部分はN型領域であり、細か
な左下がりハッチングの部分はP型領域であり、粗い左
下がりハッチングの部分はP型サブストレートである。
重要な配線部分は黒塗りで示す。なお、配線下の領域を
明瞭にすべくその他の配線は太線を以て表示する。ま
た、断面図においてサブストレート内に破線で対応する
領域についての等価回路も付記する。
化膜であり、その上部に亙る空白部は絶縁膜である。細
かな右下がりハッチングの部分はN型領域であり、細か
な左下がりハッチングの部分はP型領域であり、粗い左
下がりハッチングの部分はP型サブストレートである。
重要な配線部分は黒塗りで示す。なお、配線下の領域を
明瞭にすべくその他の配線は太線を以て表示する。ま
た、断面図においてサブストレート内に破線で対応する
領域についての等価回路も付記する。
【0008】従来のこの構造では、保護回路14のトラ
ンジスタTr1,Tr2,ダイオードD1は、一応隣接
して設けられているが、それぞれ独立した領域が割り当
てられ、さらに配線によって並列に接続されている。詳
述すると、トランジスタTr1はフィールド酸化膜によ
って仕切られたN型のソース領域とドレイン領域とを独
自に占有し、トランジスタTr2もフィールド酸化膜に
よって仕切られたN型のソース領域とドレイン領域とを
独自に占有し、ダイオードD1もフィールド酸化膜によ
って仕切られたN型のカソード領域を独自に占有する。
そして、それぞれが上述の保護機能を分担している。
ンジスタTr1,Tr2,ダイオードD1は、一応隣接
して設けられているが、それぞれ独立した領域が割り当
てられ、さらに配線によって並列に接続されている。詳
述すると、トランジスタTr1はフィールド酸化膜によ
って仕切られたN型のソース領域とドレイン領域とを独
自に占有し、トランジスタTr2もフィールド酸化膜に
よって仕切られたN型のソース領域とドレイン領域とを
独自に占有し、ダイオードD1もフィールド酸化膜によ
って仕切られたN型のカソード領域を独自に占有する。
そして、それぞれが上述の保護機能を分担している。
【0009】
【発明が解決しようとする課題】このように従来の保護
回路内蔵ICでは、保護対象の内部回路に接続された3
つの外部端子間にダイオードとトランジスタとを含む保
護回路を有する。しかし、かかる保護回路は、想定され
る最悪の状態での大電流をも流し得ることが必要とされ
る。そうでなければ、内部回路を保護しきれない。この
ため、この保護回路の占める面積は大きくなりがちであ
る。回路記号上は単に1個のダイオードと2個のトラン
ジスタであるが、最大電流に対応して各々がかなり広い
面積を占める。よって、これらが個別の領域に設けられ
た保護回路全体としての面積は、内部回路の面積に比べ
て無視できる程小さなものではない。
回路内蔵ICでは、保護対象の内部回路に接続された3
つの外部端子間にダイオードとトランジスタとを含む保
護回路を有する。しかし、かかる保護回路は、想定され
る最悪の状態での大電流をも流し得ることが必要とされ
る。そうでなければ、内部回路を保護しきれない。この
ため、この保護回路の占める面積は大きくなりがちであ
る。回路記号上は単に1個のダイオードと2個のトラン
ジスタであるが、最大電流に対応して各々がかなり広い
面積を占める。よって、これらが個別の領域に設けられ
た保護回路全体としての面積は、内部回路の面積に比べ
て無視できる程小さなものではない。
【0010】このように保護回路の占めるICチップ内
での割合が大きいと、保護回路内蔵ICは、ICチップ
が大きくなってICの収率が低くなる。これでは、生産
性が良くないので、不都合である。この発明の目的は、
このような従来技術の問題点を解決するものであって、
コンパクトな構造からなる保護回路を内蔵する保護回路
内蔵ICを実現することにある。
での割合が大きいと、保護回路内蔵ICは、ICチップ
が大きくなってICの収率が低くなる。これでは、生産
性が良くないので、不都合である。この発明の目的は、
このような従来技術の問題点を解決するものであって、
コンパクトな構造からなる保護回路を内蔵する保護回路
内蔵ICを実現することにある。
【0011】
【課題を解決するための手段】このような目的を達成す
るこの発明の保護回路内蔵ICの構成は、電源電圧を受
けるための第1の外部端子と内部回路からの出力信号を
出力するための第2の外部端子との間に接続され前記第
1,第2の外部端子間の過大な印加電圧に対して前記第
2の外部端子から前記第1の外部端子に向かう電流をバ
イパスすることにより前記内部回路を保護する第1のト
ランジスタと、接地等の基準電圧を受けるための第3の
外部端子と前記第2の外部端子との間に接続され前記第
2,第3の外部端子間の過大な印加電圧に対して前記第
2の外部端子から前記第3の外部端子に向かう電流をバ
イパスすることにより前記内部回路を保護する第2のト
ランジスタと、前記第2の外部端子と前記第1の外部端
子又は前記第3の外部端子との間に接続され前記第1の
外部端子又は前記第3の外部端子から前記第2の外部端
子に向かう電流をバイパスすることにより内部回路が逆
バイアスされるのを防止するダイオードと、を有する保
護回路を内蔵する保護回路内蔵ICにおいて、フィール
ド酸化膜で仕切られたN型(又はP型)の第1,第2,
第3の領域とこれら第1、第2、および第3の領域の外
側にこれらを囲んで設けられたサブストレートと同型の
サブストレート接続領域とをP型(又はN型)のサブス
トレート上に備えている。そして、前記第1のトランジ
スタは前記第2の領域をドレイン(又はソース)とし前
記第1,第2の領域間の前記フィールド酸化膜を第1の
ゲート絶縁膜とし前記第1の領域をソース(又はドレイ
ン)とするいわゆるフィールドトランジスタであり、前
記第2のトランジスタは前記第2の領域をドレイン(又
はソース)とし前記第2,第3の領域間の前記フィール
ド酸化膜を第2のゲート絶縁膜とし前記第3の領域をソ
ース(又はドレイン)とするいわゆるフィールドトラン
ジスタであり、前記ダイオードは前記サブストレート接
続領域を介して前記第1の外部端子又は前記第3の外部
端子と接続されて前記サブストレートをアノード(又は
カソード)とし前記第2の領域をカソード(又はアノー
ド)とし、前記第1のゲート絶縁膜から前記第2の領
域、そして前記第2のゲート絶縁膜に対応して1つの電
極が形成されこの電極が前記第2の外部端子に接続され
ているものである。なお、この明細書において、外部端
子との接続は、直接的な接続の他に、抵抗等を介する間
接的な接続をも意味する。
るこの発明の保護回路内蔵ICの構成は、電源電圧を受
けるための第1の外部端子と内部回路からの出力信号を
出力するための第2の外部端子との間に接続され前記第
1,第2の外部端子間の過大な印加電圧に対して前記第
2の外部端子から前記第1の外部端子に向かう電流をバ
イパスすることにより前記内部回路を保護する第1のト
ランジスタと、接地等の基準電圧を受けるための第3の
外部端子と前記第2の外部端子との間に接続され前記第
2,第3の外部端子間の過大な印加電圧に対して前記第
2の外部端子から前記第3の外部端子に向かう電流をバ
イパスすることにより前記内部回路を保護する第2のト
ランジスタと、前記第2の外部端子と前記第1の外部端
子又は前記第3の外部端子との間に接続され前記第1の
外部端子又は前記第3の外部端子から前記第2の外部端
子に向かう電流をバイパスすることにより内部回路が逆
バイアスされるのを防止するダイオードと、を有する保
護回路を内蔵する保護回路内蔵ICにおいて、フィール
ド酸化膜で仕切られたN型(又はP型)の第1,第2,
第3の領域とこれら第1、第2、および第3の領域の外
側にこれらを囲んで設けられたサブストレートと同型の
サブストレート接続領域とをP型(又はN型)のサブス
トレート上に備えている。そして、前記第1のトランジ
スタは前記第2の領域をドレイン(又はソース)とし前
記第1,第2の領域間の前記フィールド酸化膜を第1の
ゲート絶縁膜とし前記第1の領域をソース(又はドレイ
ン)とするいわゆるフィールドトランジスタであり、前
記第2のトランジスタは前記第2の領域をドレイン(又
はソース)とし前記第2,第3の領域間の前記フィール
ド酸化膜を第2のゲート絶縁膜とし前記第3の領域をソ
ース(又はドレイン)とするいわゆるフィールドトラン
ジスタであり、前記ダイオードは前記サブストレート接
続領域を介して前記第1の外部端子又は前記第3の外部
端子と接続されて前記サブストレートをアノード(又は
カソード)とし前記第2の領域をカソード(又はアノー
ド)とし、前記第1のゲート絶縁膜から前記第2の領
域、そして前記第2のゲート絶縁膜に対応して1つの電
極が形成されこの電極が前記第2の外部端子に接続され
ているものである。なお、この明細書において、外部端
子との接続は、直接的な接続の他に、抵抗等を介する間
接的な接続をも意味する。
【0012】
【作用】このような構成のこの発明の保護回路内蔵IC
にあっては、保護回路は第1,第2のトランジスタとダ
イオードとが一体化して形成され、そのかなりの部分の
領域が互いに共用される。具体的には、第1のトランジ
スタのドレイン(又はソース)と第2のトランジスタの
ソース(又はドレイン)とダイオードのカソード(又は
アノード)との3つが、1つの第2の領域を共用する。
また、サブストレートをアノード(又はカソード)とし
第2の領域をカソード(又はアノード)とするダイオー
ドが第1、第2、および第3の領域の外側にこれらを囲
んで設けられたサブストレート接続領域を介して第1の
外部端子又は第3の外部端子と接続されることで、MO
Sトランジスタのようなチャネル電流を利用するダイオ
ード接続のトランジスタとは異なり、例えば、10nse
cから100nsecの期間発生するサージ電流について
は、数アンペアから十数アンペアという大きな値のサー
ジ電流をサブストレートを介して直接第2の領域に流す
ことが可能になり、大電流に対する保護領域が実現でき
る。したがって、ダイオードとトランジスタが個別の領
域に形成された保護回路の占める面積よりも、この発明
の保護回路の占める面積は、上記の共用される領域の面
積分だけ少なくて済む。しかも、第1のゲート絶縁膜か
ら第2の領域、そして第2のゲート絶縁膜に亘って大き
な1つの電極が形成されているので、前記のような大電
流を流すことにも耐えられる上に、各電極を分散させな
いで済み、これらに対する内部配線も不要となり、その
分、保護回路の占有エリアも低減できる。その結果、コ
ンパクトな構造の保護回路を内蔵する保護回路内蔵IC
を実現することができる。
にあっては、保護回路は第1,第2のトランジスタとダ
イオードとが一体化して形成され、そのかなりの部分の
領域が互いに共用される。具体的には、第1のトランジ
スタのドレイン(又はソース)と第2のトランジスタの
ソース(又はドレイン)とダイオードのカソード(又は
アノード)との3つが、1つの第2の領域を共用する。
また、サブストレートをアノード(又はカソード)とし
第2の領域をカソード(又はアノード)とするダイオー
ドが第1、第2、および第3の領域の外側にこれらを囲
んで設けられたサブストレート接続領域を介して第1の
外部端子又は第3の外部端子と接続されることで、MO
Sトランジスタのようなチャネル電流を利用するダイオ
ード接続のトランジスタとは異なり、例えば、10nse
cから100nsecの期間発生するサージ電流について
は、数アンペアから十数アンペアという大きな値のサー
ジ電流をサブストレートを介して直接第2の領域に流す
ことが可能になり、大電流に対する保護領域が実現でき
る。したがって、ダイオードとトランジスタが個別の領
域に形成された保護回路の占める面積よりも、この発明
の保護回路の占める面積は、上記の共用される領域の面
積分だけ少なくて済む。しかも、第1のゲート絶縁膜か
ら第2の領域、そして第2のゲート絶縁膜に亘って大き
な1つの電極が形成されているので、前記のような大電
流を流すことにも耐えられる上に、各電極を分散させな
いで済み、これらに対する内部配線も不要となり、その
分、保護回路の占有エリアも低減できる。その結果、コ
ンパクトな構造の保護回路を内蔵する保護回路内蔵IC
を実現することができる。
【0013】
【実施例】図1に、この発明の保護回路内蔵ICの一実
施例としてその特徴部分である保護回路の具体的な構造
を示す。(a)はその平面パターン図であり、(b)は
その断面図であり、これらは、実測図では却って判り難
いので模式的な図を以て示す。図中、点々を付した部分
はフィールド酸化膜であり、その上部に亙る空白部は絶
縁膜である。細かな右下がりハッチングの部分はN型領
域であり、細かな左下がりハッチングの部分はP型領域
であり、粗い左下がりハッチングの部分はP型サブスト
レートである。重要な配線部分は黒塗りで示す。なお、
配線下の領域を明瞭に示すべくその他の配線は太線を以
て簡略表示する。また、断面図においてはサブストレー
ト内に破線で対応する領域についての等価回路も付記す
る。
施例としてその特徴部分である保護回路の具体的な構造
を示す。(a)はその平面パターン図であり、(b)は
その断面図であり、これらは、実測図では却って判り難
いので模式的な図を以て示す。図中、点々を付した部分
はフィールド酸化膜であり、その上部に亙る空白部は絶
縁膜である。細かな右下がりハッチングの部分はN型領
域であり、細かな左下がりハッチングの部分はP型領域
であり、粗い左下がりハッチングの部分はP型サブスト
レートである。重要な配線部分は黒塗りで示す。なお、
配線下の領域を明瞭に示すべくその他の配線は太線を以
て簡略表示する。また、断面図においてはサブストレー
ト内に破線で対応する領域についての等価回路も付記す
る。
【0014】なお、保護回路内蔵ICの回路記号レベル
の構成は、従来例で詳述した図3の回路と全く同様であ
り、保護回路内蔵ICとしてのIC10、第1,第2,
第3の外部端子としての外部端子11,12,13、保
護回路14,内部回路15についてのそのレベルの再度
の説明は割愛する。保護回路内蔵ICとしてのIC10
のP型のサブストレート115上にトランジスタ等の半
導体素子パターンが形成される。トランジスタTr1,
Tr2とダイオードD1を含む保護回路14には、その
一部の範囲が割り当てられ、この範囲内で平面的に見
て、フィールド酸化膜110で仕切られて互いに絶縁さ
れ、N型の第1,第2,第3の領域として矩形状の領域
111,112,113が形成される。
の構成は、従来例で詳述した図3の回路と全く同様であ
り、保護回路内蔵ICとしてのIC10、第1,第2,
第3の外部端子としての外部端子11,12,13、保
護回路14,内部回路15についてのそのレベルの再度
の説明は割愛する。保護回路内蔵ICとしてのIC10
のP型のサブストレート115上にトランジスタ等の半
導体素子パターンが形成される。トランジスタTr1,
Tr2とダイオードD1を含む保護回路14には、その
一部の範囲が割り当てられ、この範囲内で平面的に見
て、フィールド酸化膜110で仕切られて互いに絶縁さ
れ、N型の第1,第2,第3の領域として矩形状の領域
111,112,113が形成される。
【0015】なお、サブストレート115がP型である
ことに対応してP型の領域114が、フィールド酸化膜
110の外周部に設けられる。これにより、この保護回
路の領域が、通常のバイアス状態では、その他の領域か
ら分離される。そして、このP型領域114は外部端子
13に接続される。これにより、領域114に連なるサ
ブストレート115をアノードとし領域112をカソー
ドとするダイオードD1が形成される。これは、外部端
子113から外部端子112に向かう電流をバイパスす
ることにより、外部端子112,113間に設けられた
内部回路が逆バイアスされるのを防止する。
ことに対応してP型の領域114が、フィールド酸化膜
110の外周部に設けられる。これにより、この保護回
路の領域が、通常のバイアス状態では、その他の領域か
ら分離される。そして、このP型領域114は外部端子
13に接続される。これにより、領域114に連なるサ
ブストレート115をアノードとし領域112をカソー
ドとするダイオードD1が形成される。これは、外部端
子113から外部端子112に向かう電流をバイパスす
ることにより、外部端子112,113間に設けられた
内部回路が逆バイアスされるのを防止する。
【0016】領域112に接続されたAl等の導体パタ
ーン112aは、領域111と領域112との間に在る
フィールド酸化膜110の上方にまで及ぶ。これによ
り、フィールド酸化膜110のこの部分110aをゲー
ト絶縁膜とし、その上方の導体112aをゲートとし、
その下方のサブストレート115をチャネルとし、領域
111をソースとし、領域112をドレインとするいわ
ゆるフィールドトランジスタTr1(第1のトランジス
タ)が形成される。このフィールドトランジスタTr1
のスレッシュホールドレベルは、ゲート絶縁膜が厚いの
で内部回路用の通常のトランジスタのそれよりも高く、
内部回路の耐圧よりは低い、約18Vである。さらに、
領域111が外部端子11に接続され領域112が抵抗
Rを介して端子12に接続される。そこで、このフィー
ルドトランジスタTr1は、外部端子11,12間の過
大な印加電圧に対して外部端子12から外部端子11に
向かう電流をバイパスすることにより内部回路を保護す
る。
ーン112aは、領域111と領域112との間に在る
フィールド酸化膜110の上方にまで及ぶ。これによ
り、フィールド酸化膜110のこの部分110aをゲー
ト絶縁膜とし、その上方の導体112aをゲートとし、
その下方のサブストレート115をチャネルとし、領域
111をソースとし、領域112をドレインとするいわ
ゆるフィールドトランジスタTr1(第1のトランジス
タ)が形成される。このフィールドトランジスタTr1
のスレッシュホールドレベルは、ゲート絶縁膜が厚いの
で内部回路用の通常のトランジスタのそれよりも高く、
内部回路の耐圧よりは低い、約18Vである。さらに、
領域111が外部端子11に接続され領域112が抵抗
Rを介して端子12に接続される。そこで、このフィー
ルドトランジスタTr1は、外部端子11,12間の過
大な印加電圧に対して外部端子12から外部端子11に
向かう電流をバイパスすることにより内部回路を保護す
る。
【0017】領域112に接続されたAl等の導体パタ
ーン112aは、領域113と領域112との間に在る
フィールド酸化膜110の上方にまでも及ぶ。これによ
り、フィールド酸化膜110のこの部分110bをゲー
ト絶縁膜とし、その上方の導体112bをゲートとし、
その下方のサブストレート115をチャネルとし、領域
113をソースとし、領域112をドレインとするフィ
ールドトランジスタTr2(第2のトランジスタ)が形
成される。このフィールドトランジスタTr2のスレッ
シュホールドレベルも、フィールドトランジスタTr1
と同様に、約18Vである。さらに、領域113が外部
端子13に接続される。そこで、このフィールドトラン
ジスタTr2は、外部端子12,13間の過大な印加電
圧に対して外部端子12から外部端子13に向かう電流
をバイパスすることにより内部回路を保護する。なお、
図1、(a),(b)に図示するように、部分110a
をゲート絶縁膜に対するゲート電極と領域112に対す
る電極、そして部分110bをゲート絶縁膜に対するそ
れぞれのゲート電極は、1つの電極112として形成さ
れ、これが抵抗Rを介して外部端子12に接続されてい
る。
ーン112aは、領域113と領域112との間に在る
フィールド酸化膜110の上方にまでも及ぶ。これによ
り、フィールド酸化膜110のこの部分110bをゲー
ト絶縁膜とし、その上方の導体112bをゲートとし、
その下方のサブストレート115をチャネルとし、領域
113をソースとし、領域112をドレインとするフィ
ールドトランジスタTr2(第2のトランジスタ)が形
成される。このフィールドトランジスタTr2のスレッ
シュホールドレベルも、フィールドトランジスタTr1
と同様に、約18Vである。さらに、領域113が外部
端子13に接続される。そこで、このフィールドトラン
ジスタTr2は、外部端子12,13間の過大な印加電
圧に対して外部端子12から外部端子13に向かう電流
をバイパスすることにより内部回路を保護する。なお、
図1、(a),(b)に図示するように、部分110a
をゲート絶縁膜に対するゲート電極と領域112に対す
る電極、そして部分110bをゲート絶縁膜に対するそ
れぞれのゲート電極は、1つの電極112として形成さ
れ、これが抵抗Rを介して外部端子12に接続されてい
る。
【0018】このように、従来は5つ必要とされたN型
領域が、この実施例では僅か3つである。これにより、
保護回路14の占める面積が、ほぼ半分で済む。したが
って、保護回路内蔵ICに内蔵される保護回路の構造が
コンパクトになる。しかも、保護回路14には上述の如
くトランジスタTr1,Tr2,ダイオードD1が漏れ
なく作り込まれている。そこで、従来例において詳述し
た如く、外部端子11,12,13が放電等の不所望に
高い電圧を受ても、内部回路15が破壊されることなく
保護される。
領域が、この実施例では僅か3つである。これにより、
保護回路14の占める面積が、ほぼ半分で済む。したが
って、保護回路内蔵ICに内蔵される保護回路の構造が
コンパクトになる。しかも、保護回路14には上述の如
くトランジスタTr1,Tr2,ダイオードD1が漏れ
なく作り込まれている。そこで、従来例において詳述し
た如く、外部端子11,12,13が放電等の不所望に
高い電圧を受ても、内部回路15が破壊されることなく
保護される。
【0019】なお、P型サブストレートを用いたICを
例に採って説明してきたが、N型サブストレートを用い
たICに対しても、この発明は適用可能である。この場
合、各領域におけるP型とN型の対応付けを入れ替えれ
ばよい。さらに、P型又はN型のウェル領域内に保護回
路を有するICに対しても、そのウェル領域を上記実施
例のサブストレートに対応付けることで、この発明は適
用可能である。また、トランジスタTr1,Tr2のス
レッシュホールドが18Vの場合を例に説明したが、こ
の値は内部回路の耐圧特性に応じて定められるものであ
り、フィールド酸化膜下の濃度等によって調整可能であ
る。
例に採って説明してきたが、N型サブストレートを用い
たICに対しても、この発明は適用可能である。この場
合、各領域におけるP型とN型の対応付けを入れ替えれ
ばよい。さらに、P型又はN型のウェル領域内に保護回
路を有するICに対しても、そのウェル領域を上記実施
例のサブストレートに対応付けることで、この発明は適
用可能である。また、トランジスタTr1,Tr2のス
レッシュホールドが18Vの場合を例に説明したが、こ
の値は内部回路の耐圧特性に応じて定められるものであ
り、フィールド酸化膜下の濃度等によって調整可能であ
る。
【0020】
【発明の効果】以上の説明から理解できるように、この
発明にあっては、フィールド酸化膜で仕切られたN型
(又はP型)の第1,第2,第3の領域をP型(又はN
型)のサブストレート上に備え、電源端子と出力端子間
の保護用の第1のトランジスタは第2の領域をドレイン
(又はソース)とし第1,第2の領域間のフィールド酸
化膜をゲート絶縁膜とし第1の領域をソース(又はドレ
イン)とするフィールドトランジスタであり、接地端子
と出力端子間の保護用の第2のトランジスタは第2の領
域をドレイン(又はソース)とし第2,第3の領域間の
フィールド酸化膜をゲート絶縁膜とし第3の領域をソー
ス(又はドレイン)とするフィールドトランジスタであ
り、接地端子又は電源端子と出力端子間の逆バイアスか
らの保護用のダイオードはサブストレートをアノード
(又はカソード)とし第2の領域をカソード(又はアノ
ード)とし、第1のゲート絶縁膜から第2の領域、そし
て第2のゲート絶縁膜に亘って電極が形成されこの電極
が第2の外部端子に接続されている。
発明にあっては、フィールド酸化膜で仕切られたN型
(又はP型)の第1,第2,第3の領域をP型(又はN
型)のサブストレート上に備え、電源端子と出力端子間
の保護用の第1のトランジスタは第2の領域をドレイン
(又はソース)とし第1,第2の領域間のフィールド酸
化膜をゲート絶縁膜とし第1の領域をソース(又はドレ
イン)とするフィールドトランジスタであり、接地端子
と出力端子間の保護用の第2のトランジスタは第2の領
域をドレイン(又はソース)とし第2,第3の領域間の
フィールド酸化膜をゲート絶縁膜とし第3の領域をソー
ス(又はドレイン)とするフィールドトランジスタであ
り、接地端子又は電源端子と出力端子間の逆バイアスか
らの保護用のダイオードはサブストレートをアノード
(又はカソード)とし第2の領域をカソード(又はアノ
ード)とし、第1のゲート絶縁膜から第2の領域、そし
て第2のゲート絶縁膜に亘って電極が形成されこの電極
が第2の外部端子に接続されている。
【0021】これにより、第2の領域が、ダイオードと
2つのトランジスタとで共用される。また、サブストレ
ートをアノード(又はカソード)とし第2の領域をカソ
ード(又はアノード)とするダイオードが第1、第2、
および第3の領域の外側にこれらを囲んで設けられたサ
ブストレート接続領域を介して第1の外部端子又は第3
の外部端子と接続されることで、MOSトランジスタの
ようなチャネル電流を利用するダイオード接続のトラン
ジスタとは異なり、例えば、10nsecから100nsec
の期間発生するサージ電流については、数アンペアから
十数アンペアという大きな値のサージ電流をサブストレ
ートを介して直接第2の領域に流すことが可能になり、
大電流に対する保護領域が実現できる。したがって、保
護回路の占める面積はダイオードと2つのトランジスタ
を個別に形成したときのそれよりも共用される領域の面
積分だけ少なくて済み、保護回路をコンパクトにするこ
とができる。しかも、第1のゲート絶縁膜から第2の領
域、そして第2のゲート絶縁膜に亘って大きな1つの電
極が形成されているので、前記のような大電流を流すこ
とにも耐えられる上に、各電極を分散させないで済み、
これらに対する内部配線も不要となり、その分、保護回
路の占有エリアも低減できる。その結果、コンパクトな
構造の保護回路を内蔵する保護回路内蔵ICを実現する
ことができ、ひいては、保護回路内蔵ICのチップサイ
ズが縮小して収率が上がり、生産性が向上するという効
果がある。
2つのトランジスタとで共用される。また、サブストレ
ートをアノード(又はカソード)とし第2の領域をカソ
ード(又はアノード)とするダイオードが第1、第2、
および第3の領域の外側にこれらを囲んで設けられたサ
ブストレート接続領域を介して第1の外部端子又は第3
の外部端子と接続されることで、MOSトランジスタの
ようなチャネル電流を利用するダイオード接続のトラン
ジスタとは異なり、例えば、10nsecから100nsec
の期間発生するサージ電流については、数アンペアから
十数アンペアという大きな値のサージ電流をサブストレ
ートを介して直接第2の領域に流すことが可能になり、
大電流に対する保護領域が実現できる。したがって、保
護回路の占める面積はダイオードと2つのトランジスタ
を個別に形成したときのそれよりも共用される領域の面
積分だけ少なくて済み、保護回路をコンパクトにするこ
とができる。しかも、第1のゲート絶縁膜から第2の領
域、そして第2のゲート絶縁膜に亘って大きな1つの電
極が形成されているので、前記のような大電流を流すこ
とにも耐えられる上に、各電極を分散させないで済み、
これらに対する内部配線も不要となり、その分、保護回
路の占有エリアも低減できる。その結果、コンパクトな
構造の保護回路を内蔵する保護回路内蔵ICを実現する
ことができ、ひいては、保護回路内蔵ICのチップサイ
ズが縮小して収率が上がり、生産性が向上するという効
果がある。
【図1】図1は、この発明の保護回路内蔵ICの一実施
例についてその保護回路の構造説明図である。(a)は
その平面パターン図であり、(b)はその断面図であ
る。
例についてその保護回路の構造説明図である。(a)は
その平面パターン図であり、(b)はその断面図であ
る。
【図2】図2は、従来の保護回路の構造説明図である。
(a)はその平面パターン図であり、(b)はその断面
図である。
(a)はその平面パターン図であり、(b)はその断面
図である。
【図3】図3は、保護回路内蔵ICについての回路レベ
ルでの説明図である。
ルでの説明図である。
10 IC 11,12,13 外部端子 14 保護回路 15 内部回路 110,110a,110b フィールド酸化膜 111,112,113 N型領域 112a,112b 導体パターン 114 P型領域 115 P型サブストレート
Claims (1)
- 【請求項1】電源電圧を受けるための第1の外部端子と
内部回路からの出力信号を出力するための第2の外部端
子との間に接続され前記第1,第2の外部端子間の過大
な印加電圧に対して前記第2の外部端子から前記第1の
外部端子に向かう電流をバイパスすることにより前記内
部回路を保護する第1のトランジスタと、接地等の基準
電圧を受けるための第3の外部端子と前記第2の外部端
子との間に接続され前記第2,第3の外部端子間の過大
な印加電圧に対して前記第2の外部端子から前記第3の
外部端子に向かう電流をバイパスすることにより前記内
部回路を保護する第2のトランジスタと、前記第2の外
部端子と前記第1の外部端子又は前記第3の外部端子と
の間に接続され前記第1の外部端子又は前記第3の外部
端子から前記第2の外部端子に向かう電流をバイパスす
ることにより内部回路が逆バイアスされるのを防止する
ダイオードと、を有する保護回路を内蔵する保護回路内
蔵ICにおいて、 フィールド酸化膜で仕切られたN型(又はP型)の第
1,第2,第3の領域とこれら第1、第2、および第3
の領域の外側にこれらを囲んで設けられたサブストレー
トと同型のサブストレート接続領域とをP型(又はN
型)のサブストレート上に備え、前記第1のトランジス
タは前記第2の領域をドレイン(又はソース)とし前記
第1,第2の領域間の前記フィールド酸化膜を第1のゲ
ート絶縁膜とし前記第1の領域をソース(又はドレイ
ン)とするトランジスタであり、前記第2のトランジス
タは前記第2の領域をドレイン(又はソース)とし前記
第2,第3の領域間の前記フィールド酸化膜を第2のゲ
ート絶縁膜とし前記第3の領域をソース(又はドレイ
ン)とするトランジスタであり、前記ダイオードは前記
サブストレート接続領域を介して前記第1の外部端子又
は前記第3の外部端子と接続されて前記サブストレート
をアノード(又はカソード)とし前記第2の領域をカソ
ード(又はアノード)とし、前記第1のゲート絶縁膜か
ら前記第2の領域、そして前記第2のゲート絶縁膜に対
応して1つの電極が形成されこの電極が前記第2の外部
端子に接続されていることを特徴とする保護回路内蔵I
C。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05037455A JP3112593B2 (ja) | 1993-02-02 | 1993-02-02 | 保護回路内蔵ic |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05037455A JP3112593B2 (ja) | 1993-02-02 | 1993-02-02 | 保護回路内蔵ic |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06232358A JPH06232358A (ja) | 1994-08-19 |
JP3112593B2 true JP3112593B2 (ja) | 2000-11-27 |
Family
ID=12497997
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05037455A Expired - Fee Related JP3112593B2 (ja) | 1993-02-02 | 1993-02-02 | 保護回路内蔵ic |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3112593B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4950463B2 (ja) * | 2005-09-14 | 2012-06-13 | キヤノン株式会社 | 半導体装置 |
-
1993
- 1993-02-02 JP JP05037455A patent/JP3112593B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH06232358A (ja) | 1994-08-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100275252B1 (ko) | 정전 방전 보호 회로 | |
JP3773506B2 (ja) | 半導体集積回路装置 | |
JP3566512B2 (ja) | 静電気保護回路 | |
US7242062B2 (en) | Semiconductor apparatus with improved ESD withstanding voltage | |
US5875086A (en) | Semiconductor integrated circuit device equipped with protective system for directly discharging surge voltage from pad to discharge line | |
US5635745A (en) | Analog multiplexer cell for mixed digital and analog signal inputs | |
US5663678A (en) | ESD protection device | |
US6414360B1 (en) | Method of programmability and an architecture for cold sparing of CMOS arrays | |
US6337787B2 (en) | Gate-voltage controlled electrostatic discharge protection circuit | |
US5942931A (en) | Circuit for protecting an IC from noise | |
US6833590B2 (en) | Semiconductor device | |
US6680512B2 (en) | Semiconductor device having an integral protection circuit | |
EP0292327A2 (en) | Electrostatic breakdown protection circuits | |
JP3112593B2 (ja) | 保護回路内蔵ic | |
JP2892754B2 (ja) | サージ保護装置 | |
JP2970826B2 (ja) | 保護回路内蔵ic及び表示装置駆動用ic | |
US7723794B2 (en) | Load driving device | |
US6583475B2 (en) | Semiconductor device | |
JP3997857B2 (ja) | 半導体集積回路装置 | |
JPS6010767A (ja) | 半導体装置 | |
JP3100137B2 (ja) | 半導体集積装置 | |
CA2008025A1 (en) | Electrostatic discharge (esd) protective structure | |
JP2780289B2 (ja) | 半導体装置 | |
US5432369A (en) | Input/output protection circuit | |
JP2004186623A (ja) | 半導体回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090922 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100922 Year of fee payment: 10 |
|
LAPS | Cancellation because of no payment of annual fees |