JP2892754B2 - サージ保護装置 - Google Patents
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- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、電子機能回路の静電気破壊を防止するサー
ジ保護装置に関するものである。
ジ保護装置に関するものである。
従来の技術 第10図は従来のサージ保護装置の一例である。これ
は、特開昭58−159370号公報に記載されたサージ保護装
置の等価回路図である。
は、特開昭58−159370号公報に記載されたサージ保護装
置の等価回路図である。
第10図において、内部回路１には、複数（この例では
２つ）の信号端子2,3と、一対の電源端子4,5が接続され
ている。２つの信号端子2,3と負（または0V）の電源端
子５の間には、負の電荷を放電するためのダイオード6,
7が図示の方向に接続されている。一方、信号端子2,3と
電源端子５の間には、正の電荷を放電するための正電荷
放電回路８が接続されている。正電荷放電回路８は、ア
ノードが信号端子2,3に接続されたダイオード9,10と、
コレクタがダイオード9,10のカソードに接続され、エミ
ッタが電源端子５に接続され、ベースがオープンとなっ
たトランジスタ11とで構成されている。
２つ）の信号端子2,3と、一対の電源端子4,5が接続され
ている。２つの信号端子2,3と負（または0V）の電源端
子５の間には、負の電荷を放電するためのダイオード6,
7が図示の方向に接続されている。一方、信号端子2,3と
電源端子５の間には、正の電荷を放電するための正電荷
放電回路８が接続されている。正電荷放電回路８は、ア
ノードが信号端子2,3に接続されたダイオード9,10と、
コレクタがダイオード9,10のカソードに接続され、エミ
ッタが電源端子５に接続され、ベースがオープンとなっ
たトランジスタ11とで構成されている。
次に、第10図のサージ保護装置の動作を説明する。
信号端子2,3にそれぞれ印加される入力電圧が、内部
回路１の動作電圧の範囲内にあるときには、トランジス
タ11がカットオフ状態であり、正電荷放電回路８が高イ
ンピーダンスになっている。また、ダイオード6,7もカ
ットオフ状態であり、高インピーダンスになっている。
このため、サージ保護装置は何ら動作せず、信号端子2,
3に印加された電圧はそのまま内部回路１に供給され、
通常の信号処理が行なわれる。
回路１の動作電圧の範囲内にあるときには、トランジス
タ11がカットオフ状態であり、正電荷放電回路８が高イ
ンピーダンスになっている。また、ダイオード6,7もカ
ットオフ状態であり、高インピーダンスになっている。
このため、サージ保護装置は何ら動作せず、信号端子2,
3に印加された電圧はそのまま内部回路１に供給され、
通常の信号処理が行なわれる。
一方、何らかの理由により、信号端子2,3に負の高電
圧が加わると、ダイオード6,7が導通する。このため、
負の高電圧はダイオード6,7を介して電源端子５にバイ
パスされる。その結果、内部回路１が負の高電圧によっ
て破壊されるのを阻止することができる。
圧が加わると、ダイオード6,7が導通する。このため、
負の高電圧はダイオード6,7を介して電源端子５にバイ
パスされる。その結果、内部回路１が負の高電圧によっ
て破壊されるのを阻止することができる。
逆に、信号端子2,3に、トランジスタ11の耐圧を越え
るような正の高電圧が加わると、トランジスタ11がBV
CEO（ベース開放時のコレクタ・エミッタ間耐圧）でブ
レークダウンする。このため信号端子2,3の入力電圧はB
VCEOにクランプされる。このようにして正電荷保護回路
８が信号端子2,3に加わる入力電圧を制限することによ
り、内部回路１を正の静電気による破壊から保護するこ
とができる。
るような正の高電圧が加わると、トランジスタ11がBV
CEO（ベース開放時のコレクタ・エミッタ間耐圧）でブ
レークダウンする。このため信号端子2,3の入力電圧はB
VCEOにクランプされる。このようにして正電荷保護回路
８が信号端子2,3に加わる入力電圧を制限することによ
り、内部回路１を正の静電気による破壊から保護するこ
とができる。
第12図は従来のサージ保護装置の他の例である。これ
は、特公昭48−30189号公報に記載されたサージ保護装
置である。
は、特公昭48−30189号公報に記載されたサージ保護装
置である。
第12図において、内部回路１には、信号端子12と、一
対の電源端子4,5が接続されている。信号端子12と正の
電源端子４の間には、図示の極性で、正の電荷を放電す
るためのダイオード13が接続されている。一方、信号端
子12と負（または0V）の電源端子５の間には、図示の極
性で、負の電荷を放電するためのダイオード14が接続さ
れている。
対の電源端子4,5が接続されている。信号端子12と正の
電源端子４の間には、図示の極性で、正の電荷を放電す
るためのダイオード13が接続されている。一方、信号端
子12と負（または0V）の電源端子５の間には、図示の極
性で、負の電荷を放電するためのダイオード14が接続さ
れている。
次に、第12図のサージ保護装置の動作を説明する。
信号端子12に加えられる入力電圧が電源電圧の範囲内
にあるときは、ダイオード13,14が共にカットオフ状態
にあり、共に高インピーダンスとなっている。このため
サージ保護装置は何ら動作せず、信号端子12に印加され
た入力電圧がそのまま内部回路１に供給され、通常の信
号処理が行われる。
にあるときは、ダイオード13,14が共にカットオフ状態
にあり、共に高インピーダンスとなっている。このため
サージ保護装置は何ら動作せず、信号端子12に印加され
た入力電圧がそのまま内部回路１に供給され、通常の信
号処理が行われる。
一方、何らかの理由により、信号端子12に電源電圧を
越える正の高電圧が加わると、ダイオード13が導通して
信号端子12に加わる入力電圧をクランプする。逆に、信
号端子12に電源電圧を越える負の高電圧が加わると、ダ
イオード14が導通して信号端子12に加わる入力電圧をク
ランプする。
越える正の高電圧が加わると、ダイオード13が導通して
信号端子12に加わる入力電圧をクランプする。逆に、信
号端子12に電源電圧を越える負の高電圧が加わると、ダ
イオード14が導通して信号端子12に加わる入力電圧をク
ランプする。
第12図に示すサージ保護装置は、このようにして内部
回路１をサージ電圧による破壊から保護する。
回路１をサージ電圧による破壊から保護する。
発明が解決しようとする課題 ところが、第10図，第12図に示す従来のサージ保護装
置には、それぞれ次のような問題がある。
置には、それぞれ次のような問題がある。
第10図のサージ保護装置においては、実際の使用時、
すなわち、一対の電源端子4,5間に電源電圧が印加さ
れ、かつ複数の信号端子2,3に電源電圧を越えない範囲
内の入力電圧が印加されているとき、ダイオード9,10お
よびトランジスタ11は導通しない。このような入力条件
下での第10図の等価回路は第11図のようになす。すなわ
ち、ダイオード9,10は静電容量15,16に置き換わり、ト
ランジスタ11はコレクタ抵抗17とコレクタ・エミッタ間
静電容量18の並列回路に置き換わる。このようなサージ
保護装置を、たとえば高周波増幅器やスイッチング回路
のように、高周波信号やスイッチング信号を扱う回路の
入力部に適用した場合、入力信号の高周波領域におい
て、静電容量15,16が低インピーダンスになる。このた
め、複数の信号端子2,3間が低インピーダンスの静電容
量15,16を介して結合されたことになり、一方の信号端
子２に加えられた入力信号が他方の信号端子３に混入
し、いわゆるクロストークが発生する。このクロストー
クは、高周波増幅器やスイッチング回路に限らず、低周
波増幅器であっても、高入力インピーダンスの回路や高
利得の回路において同様に発生する。
すなわち、一対の電源端子4,5間に電源電圧が印加さ
れ、かつ複数の信号端子2,3に電源電圧を越えない範囲
内の入力電圧が印加されているとき、ダイオード9,10お
よびトランジスタ11は導通しない。このような入力条件
下での第10図の等価回路は第11図のようになす。すなわ
ち、ダイオード9,10は静電容量15,16に置き換わり、ト
ランジスタ11はコレクタ抵抗17とコレクタ・エミッタ間
静電容量18の並列回路に置き換わる。このようなサージ
保護装置を、たとえば高周波増幅器やスイッチング回路
のように、高周波信号やスイッチング信号を扱う回路の
入力部に適用した場合、入力信号の高周波領域におい
て、静電容量15,16が低インピーダンスになる。このた
め、複数の信号端子2,3間が低インピーダンスの静電容
量15,16を介して結合されたことになり、一方の信号端
子２に加えられた入力信号が他方の信号端子３に混入
し、いわゆるクロストークが発生する。このクロストー
クは、高周波増幅器やスイッチング回路に限らず、低周
波増幅器であっても、高入力インピーダンスの回路や高
利得の回路において同様に発生する。
第12図のサージ保護装置においては、信号端子21と他
の信号端子の間には静電容量が存在しない。このため、
実使用時に第10図のサージ保護装置のようなクロストー
クは発生しない。ところが、第12図のサージ保護装置に
おいては、ダイオード13,14の接合容量が、信号端子13
と一対の電源端子4,5間に付加されるため、電子機能回
路の高域の周波数特性が劣化するという問題がある。
の信号端子の間には静電容量が存在しない。このため、
実使用時に第10図のサージ保護装置のようなクロストー
クは発生しない。ところが、第12図のサージ保護装置に
おいては、ダイオード13,14の接合容量が、信号端子13
と一対の電源端子4,5間に付加されるため、電子機能回
路の高域の周波数特性が劣化するという問題がある。
また、一般に、電子機能回路を組込んだ半導体集積回
路（以下ICと呼ぶ）が静電気によって破壊されやすい環
境は、 （１） ICがマガジンに収納されて輸送されるとき （２） ICが電子機器に組込まれるとき 等であり、いずれもICの外部からICに対して摩擦が加え
られる環境である。このような環境においては、ICの全
ての端子が電気的に絶縁されている。このような環境下
において、第12図のサージ保護装置を組込んだICの信号
端子12に印加されたサージ電圧は、内部回路１内のイン
ピーダンス、いいかえれば一対の電源端子4,5間のイン
ピーダンスを介して放電されることになる。このため、
第12図のサージ保護装置においては、サージ保護の効果
（放電能力）が、電源端子4,5間に接続された内部回路
のインピーダンスの大きさによって左右されるという問
題がある。たとえば、集積度の小さいICは、一般に消費
電流が少なく、電源端子4,5間の内部直流抵抗が大き
い。さらに、１つの半導体基板内に形成される抵抗素子
やトランジスタ素子の接合面積が小さいため、必然的に
電源端子4,5間の等価的な接合面積も小さくなる。この
ような集積度の小さいICの信号端子12に正の静電気が印
加されると、正の電荷はダイオード13を介して内部回路
１へ流れるが、電源端子4,5のインピーダンスが大きい
ため、電荷の吸収能力が弱い。このため、電源端子4,5
間の電圧が上昇しやすく、かつ長時間にわたって高い電
圧を維持することになる。この傾向は、電源端子4,5間
の内部インピーダンスの大きいICほど顕著に現われ、静
電気によってICを破損する確率が高くなる。
路（以下ICと呼ぶ）が静電気によって破壊されやすい環
境は、 （１） ICがマガジンに収納されて輸送されるとき （２） ICが電子機器に組込まれるとき 等であり、いずれもICの外部からICに対して摩擦が加え
られる環境である。このような環境においては、ICの全
ての端子が電気的に絶縁されている。このような環境下
において、第12図のサージ保護装置を組込んだICの信号
端子12に印加されたサージ電圧は、内部回路１内のイン
ピーダンス、いいかえれば一対の電源端子4,5間のイン
ピーダンスを介して放電されることになる。このため、
第12図のサージ保護装置においては、サージ保護の効果
（放電能力）が、電源端子4,5間に接続された内部回路
のインピーダンスの大きさによって左右されるという問
題がある。たとえば、集積度の小さいICは、一般に消費
電流が少なく、電源端子4,5間の内部直流抵抗が大き
い。さらに、１つの半導体基板内に形成される抵抗素子
やトランジスタ素子の接合面積が小さいため、必然的に
電源端子4,5間の等価的な接合面積も小さくなる。この
ような集積度の小さいICの信号端子12に正の静電気が印
加されると、正の電荷はダイオード13を介して内部回路
１へ流れるが、電源端子4,5のインピーダンスが大きい
ため、電荷の吸収能力が弱い。このため、電源端子4,5
間の電圧が上昇しやすく、かつ長時間にわたって高い電
圧を維持することになる。この傾向は、電源端子4,5間
の内部インピーダンスの大きいICほど顕著に現われ、静
電気によってICを破損する確率が高くなる。
なお、第10図に示した従来のサージ保護装置において
は、トランジスタ11のブレークダンウン電圧BVCEOによ
って正電荷の放電経路を形成するため、電源端子4,5間
のインピーダンスと無関係に動作する良好なサージ保護
効果が得られる。
は、トランジスタ11のブレークダンウン電圧BVCEOによ
って正電荷の放電経路を形成するため、電源端子4,5間
のインピーダンスと無関係に動作する良好なサージ保護
効果が得られる。
このように、第10図，第12図に示した従来の２つのサ
ージ保護装置は、それぞれに一長一短がある。このため
ICの設計者は、ICの用途や回路素子の集積度を考慮し
て、各ICに最適と思われるサージ保護装置を選択しなけ
ればならなかった。しかし、その判断基準は、設計者の
経験を基にした直感に頼っているのが現状である。
ージ保護装置は、それぞれに一長一短がある。このため
ICの設計者は、ICの用途や回路素子の集積度を考慮し
て、各ICに最適と思われるサージ保護装置を選択しなけ
ればならなかった。しかし、その判断基準は、設計者の
経験を基にした直感に頼っているのが現状である。
このような背景から、どのようなICの設計仕様にも対
応できる汎用性の高いサージ保護装置の実現が強く望ま
れている。
応できる汎用性の高いサージ保護装置の実現が強く望ま
れている。
本発明はこのような要望に応え得るサージ保護装置を
提供することを目的とする。
提供することを目的とする。
すなわち、本発明の第１の目的は、信号端子間のクロ
ストークが発生しないサージ保護装置を提供することに
ある。
ストークが発生しないサージ保護装置を提供することに
ある。
本発明の第２の目的は、ICの内部回路の集積度と無関
係に、常に一定の放電能力が得られるサージ保護装置を
提供することにある。
係に、常に一定の放電能力が得られるサージ保護装置を
提供することにある。
本発明のその他の目的は以下に図面とともに示す実施
例より明らかとなるであろう。
例より明らかとなるであろう。
課題を解決するための手段 本発明は、保護すべき内部回路に信号端子、第１、第
２の電源端子をそれぞれ接続し、信号端子と第1,第２の
電源端子の間に第1,第２のダイオードを接続し、第1,第
２の電源端子間にサージ電流の放電パスとして作用する
保護トランジスタを接続したものである。
２の電源端子をそれぞれ接続し、信号端子と第1,第２の
電源端子の間に第1,第２のダイオードを接続し、第1,第
２の電源端子間にサージ電流の放電パスとして作用する
保護トランジスタを接続したものである。
作用 このようにすれば、第1,第２の電源端子間に接続され
た内部回路の放電能力が小さい場合でも、保護トランジ
スタを介してサージ電圧を短時間に放電することができ
る。このため、電源端子を複数に分割した場合、低消費
電流のICの場合、あるいは素子数の少ないICの場合等の
ように内部回路での放電能力の弱いICに応用すれば、特
に顕著な効果が得られる。
た内部回路の放電能力が小さい場合でも、保護トランジ
スタを介してサージ電圧を短時間に放電することができ
る。このため、電源端子を複数に分割した場合、低消費
電流のICの場合、あるいは素子数の少ないICの場合等の
ように内部回路での放電能力の弱いICに応用すれば、特
に顕著な効果が得られる。
また本発明によれば、正の電源側にある保護ダイオー
ドが低インピーダンスの電源に接続されるため、複数の
信号端子間が接続容量で結合されることもない。このた
め、複数の信号端子間でのクロストークも発生しない。
ドが低インピーダンスの電源に接続されるため、複数の
信号端子間が接続容量で結合されることもない。このた
め、複数の信号端子間でのクロストークも発生しない。
このように本発明のサージ保護装置によれば、ICの設
計仕様（たとえば内部回路の放電能力の大きさ等）に無
関係に常に安定したサージ保護機能が得られるから、極
めて汎用性の高いサージ保護装置が提供できる。
計仕様（たとえば内部回路の放電能力の大きさ等）に無
関係に常に安定したサージ保護機能が得られるから、極
めて汎用性の高いサージ保護装置が提供できる。
実施例 以下、本発明のサージ保護装置について、添付図面に
示す実施例とともに説明する。
示す実施例とともに説明する。
第１図は本発明の第１の実施例におけるサージ保護装
置の回路図である。第１図において、内部回路１には、
信号端子12と、一対の電源端子4,5が接続されている。
信号端子12は、内部回路１への入力信号が印加される信
号入力端子であってもよいし、内部回路１からの信号が
出力される信号出力端子であってもよい。信号端子12と
正の電源端子４の間には、正の電荷を放電するための第
１のダイオード13が図示の極性で接続されている。信号
端子12と負（または0V）の電源端子５の間には、負の電
荷を放電するための第２のダイオード14が図示の極性で
接続されている。以上の構成は、第12図に示した従来の
サージ保護装置と同一である。第１図の実施例において
特徴的なことは、一対の電源端子4,5間に保護トランジ
スタ19を接続した点である。保護トランジスタ19のコレ
クタは正の電源端子４に接続され、エミッタは負の電源
端子５に接続され、ベースはオープンになっている。
置の回路図である。第１図において、内部回路１には、
信号端子12と、一対の電源端子4,5が接続されている。
信号端子12は、内部回路１への入力信号が印加される信
号入力端子であってもよいし、内部回路１からの信号が
出力される信号出力端子であってもよい。信号端子12と
正の電源端子４の間には、正の電荷を放電するための第
１のダイオード13が図示の極性で接続されている。信号
端子12と負（または0V）の電源端子５の間には、負の電
荷を放電するための第２のダイオード14が図示の極性で
接続されている。以上の構成は、第12図に示した従来の
サージ保護装置と同一である。第１図の実施例において
特徴的なことは、一対の電源端子4,5間に保護トランジ
スタ19を接続した点である。保護トランジスタ19のコレ
クタは正の電源端子４に接続され、エミッタは負の電源
端子５に接続され、ベースはオープンになっている。
次に第１図のサージ保護装置の動作を説明する。
信号端子12に印加される入力電圧が電源電圧の範囲内
にあるときは、第1,第２のダイオード13,14が共にカッ
トオフ状態にあり、共に高インピーダンスとなってい
る。このため、サージ保護装置は何ら動作せず、信号端
子12に印加された入力電圧がそのまま内部回路１に供給
され、通常の信号処理が行われる。
にあるときは、第1,第２のダイオード13,14が共にカッ
トオフ状態にあり、共に高インピーダンスとなってい
る。このため、サージ保護装置は何ら動作せず、信号端
子12に印加された入力電圧がそのまま内部回路１に供給
され、通常の信号処理が行われる。
一方、何らかの理由により、信号端子12に電源電圧を
越える負の高電圧が印加されると、第２のダイオード14
が導通し、信号端子12の電圧が順方向ダイオード電圧
（約0.7V）にクランプされる。その結果、内部回路１が
負の高電圧によって破壊されるのを阻止することができ
る。
越える負の高電圧が印加されると、第２のダイオード14
が導通し、信号端子12の電圧が順方向ダイオード電圧
（約0.7V）にクランプされる。その結果、内部回路１が
負の高電圧によって破壊されるのを阻止することができ
る。
以上の通常動作時および負の高電圧印加時の動作は第
12図に示した従来のサージ保護装置と同一である。
12図に示した従来のサージ保護装置と同一である。
次に、信号端子12に電源電圧を越える正の高電圧が加
わると、第１のダイオード13が導通し、正の電源端子４
の電位を上昇させる。そして正の電源端子４の電位が保
護オランジスタ19のBVCEO（ベース開放時のコレクタ・
エミッタ間ブレークダウン電圧）に達すると、保護トラ
ンジスタ19がブレークダウン現象を起こして、正の電源
端子４と負の電源端子５の間が低インピーダンスにな
る。このようにして、信号端子12に加えられた方の高電
圧による内部回路１の破壊が阻止される。
わると、第１のダイオード13が導通し、正の電源端子４
の電位を上昇させる。そして正の電源端子４の電位が保
護オランジスタ19のBVCEO（ベース開放時のコレクタ・
エミッタ間ブレークダウン電圧）に達すると、保護トラ
ンジスタ19がブレークダウン現象を起こして、正の電源
端子４と負の電源端子５の間が低インピーダンスにな
る。このようにして、信号端子12に加えられた方の高電
圧による内部回路１の破壊が阻止される。
通常、保護トランジスタ19の放電能力は、内部回路１
の放電能力に比べて十倍以上高い。したがって第１図の
実施例によれば、第12図の従来のサージ保護装置に比べ
て、正の電荷の放電時間を大幅に短縮することができ
る。特に保護トランジスタ19として電流能力が大きいト
ランジスタを用いれば、正の電荷を更に短時間に放電す
ることができる。その結果、内部回路１を構成するトラ
ンジスタのベース・エミッタ間ブレークダウン電圧BV
BEO（通常5V程度）より高い電圧（保護トランジスタ19
のコレクタ・エミッタ間ブレークダウン電圧BVCEOによ
り決まる電圧で、通常20V程度）が加わったとしても、
正の電荷は極めて短い時間で放電されるため、内部回路
１がジュール熱によって破損されるのを確実に保護する
ことができる。
の放電能力に比べて十倍以上高い。したがって第１図の
実施例によれば、第12図の従来のサージ保護装置に比べ
て、正の電荷の放電時間を大幅に短縮することができ
る。特に保護トランジスタ19として電流能力が大きいト
ランジスタを用いれば、正の電荷を更に短時間に放電す
ることができる。その結果、内部回路１を構成するトラ
ンジスタのベース・エミッタ間ブレークダウン電圧BV
BEO（通常5V程度）より高い電圧（保護トランジスタ19
のコレクタ・エミッタ間ブレークダウン電圧BVCEOによ
り決まる電圧で、通常20V程度）が加わったとしても、
正の電荷は極めて短い時間で放電されるため、内部回路
１がジュール熱によって破損されるのを確実に保護する
ことができる。
第２図は本発明の第２の実施例におけるサージ保護装
置の回路図である。第２図において、第１図と同一部分
には同一の番号を付している。第１図と異なる点は、保
護トランジスタ19のベース・エミッタ間にダイオード20
を接続した点である。
置の回路図である。第２図において、第１図と同一部分
には同一の番号を付している。第１図と異なる点は、保
護トランジスタ19のベース・エミッタ間にダイオード20
を接続した点である。
第１図の構成においては、保護トンランジスタ19にコ
レクタ・ベース間リーク電流ICBOが流れる。このリーク
電流は一種のベース電流として作用する。その結果、保
護トランジスタ19のコレクタ・エミッタ間を、リーク電
流ICBOを保護トランジスタ19の直流電流増幅率（hfe）
倍した、ICBO×hfeのコレクタ電流が流れる。そしてこ
のコレクタ電流が、直流電流増幅率（hfe）のばらつき
に応じてばらつくという問題がある。
レクタ・ベース間リーク電流ICBOが流れる。このリーク
電流は一種のベース電流として作用する。その結果、保
護トランジスタ19のコレクタ・エミッタ間を、リーク電
流ICBOを保護トランジスタ19の直流電流増幅率（hfe）
倍した、ICBO×hfeのコレクタ電流が流れる。そしてこ
のコレクタ電流が、直流電流増幅率（hfe）のばらつき
に応じてばらつくという問題がある。
そこで、第２図の実施例においては、保護トランジス
タ19のベース・エミッタ間にダイオード20を接続して、
リーク電流によるコレクタ電流のばらつきを抑えことが
できその結果、電源消費電流を低減するている。特に、
ダイオード20を、保護トランジスタ19と同一形状のトラ
ンジスタをダイオード接続したもので構成すれば、保護
トランジスタ19のコレクタ電流を、リーク電流ICBOを約
２倍した値に抑えることができる。
タ19のベース・エミッタ間にダイオード20を接続して、
リーク電流によるコレクタ電流のばらつきを抑えことが
できその結果、電源消費電流を低減するている。特に、
ダイオード20を、保護トランジスタ19と同一形状のトラ
ンジスタをダイオード接続したもので構成すれば、保護
トランジスタ19のコレクタ電流を、リーク電流ICBOを約
２倍した値に抑えることができる。
第３図は発明の過程で考えた参考例のサージ保護装置
を示す回路図である。第３図においても、第１図，第２
図と同一部分には同一番号を付している。第１図と異な
る点は、保護トランジスタ19のベース・エミッタ間に抵
抗素子21を接続した点である。
を示す回路図である。第３図においても、第１図，第２
図と同一部分には同一番号を付している。第１図と異な
る点は、保護トランジスタ19のベース・エミッタ間に抵
抗素子21を接続した点である。
抵抗素子21の抵抗値をＲとしたとき、 ICBO×Ｒ≦0.7V ……（１） の範囲内であれば、保護トランジスタ19のコレクタには
リーク電流ICBOに相当するコレクタ電流しか流れない。
これによってコレクタ電流のばらつきを抑えることがで
きる。
リーク電流ICBOに相当するコレクタ電流しか流れない。
これによってコレクタ電流のばらつきを抑えることがで
きる。
第４図は第３図における抵抗素子21の抵抗値Ｒを変化
させたときの保護トランジスタ19のブレークダウン電圧
BVCERの変化を示すものである。第４図から明らかなよ
うに、保護トランジスタ19のブレークダウン電圧BVCER
は、抵抗値Ｒの変化に応じて、BVCBO（エミッタ開放時
のコレクタ・ベース間ブレークダウン電圧）からBVCEO
（ベース開放時のコレクタ・エミッタ間ブレークダウン
電圧）の範囲内で変化する。前述のように、抵抗値Ｒを
（１）式を満たすような小さな値に設定すると、コレク
タ電流をリーク電流程度に抑えることができるが、第４
図から判るように、この場合には保護トランジスタ19の
ブレークダウン電圧が高くなり、それだけサージ保護効
果が悪くなる。したがって抵抗素子21の抵抗値Ｒは、リ
ーク電流の影響を抑え、かつブレークダウン電圧の上昇
を抑えることができるような適切な値に設定することが
望ましい。一般的には数ＫΩ以上の抵抗素子を用いれば
よい。
させたときの保護トランジスタ19のブレークダウン電圧
BVCERの変化を示すものである。第４図から明らかなよ
うに、保護トランジスタ19のブレークダウン電圧BVCER
は、抵抗値Ｒの変化に応じて、BVCBO（エミッタ開放時
のコレクタ・ベース間ブレークダウン電圧）からBVCEO
（ベース開放時のコレクタ・エミッタ間ブレークダウン
電圧）の範囲内で変化する。前述のように、抵抗値Ｒを
（１）式を満たすような小さな値に設定すると、コレク
タ電流をリーク電流程度に抑えることができるが、第４
図から判るように、この場合には保護トランジスタ19の
ブレークダウン電圧が高くなり、それだけサージ保護効
果が悪くなる。したがって抵抗素子21の抵抗値Ｒは、リ
ーク電流の影響を抑え、かつブレークダウン電圧の上昇
を抑えることができるような適切な値に設定することが
望ましい。一般的には数ＫΩ以上の抵抗素子を用いれば
よい。
第５図は本発明の第３の実施例におけるサージ保護装
置の回路図である。第５図の実施例は、一対の電源端子
4,5間にMOSトランジスタからなる保護トランジスタ22を
接続したものである。すなわち、保護トランジスタ22の
ドレインＤが正の電源端子４に接続され、ソースＳおよ
びゲートＧが負の電源端子５に接続されている。
置の回路図である。第５図の実施例は、一対の電源端子
4,5間にMOSトランジスタからなる保護トランジスタ22を
接続したものである。すなわち、保護トランジスタ22の
ドレインＤが正の電源端子４に接続され、ソースＳおよ
びゲートＧが負の電源端子５に接続されている。
このようにすれば、MOSトランジスタのブレークダウ
ン電圧によって内部回路１を保護することができる。し
かも内部回路１がMOSトランジスタで構成される場合に
は、内部回路１内のトランジスタと保護トランジスタ22
のブレークダウン電圧との相関がとれるため、プロセス
パラメータの変動にかかわらず、常に内部回路１に最適
の保護回路を構成することができる。
ン電圧によって内部回路１を保護することができる。し
かも内部回路１がMOSトランジスタで構成される場合に
は、内部回路１内のトランジスタと保護トランジスタ22
のブレークダウン電圧との相関がとれるため、プロセス
パラメータの変動にかかわらず、常に内部回路１に最適
の保護回路を構成することができる。
第６図は発明の過程で考えた参考例のサージ保護装置
の回路図である。第６図の実施例は、内部回路１を構成
するMOSトランジスタの閾値電圧VTより大きな閾値電圧V
Tを有するMOSトランジスタを用いてMOSダイオード23を
構成し、このMOSダイオード23を一対の電源端子4,5間に
接続したものである。すなわち、MOSトランジスタのゲ
ートG,ドレインＤ間を接続することによってMOSダイオ
ード23を構成し、そのドレインＤを方の電源端子４に接
続し、ソースＳを負の電源端子５に接続したものであ
る。
の回路図である。第６図の実施例は、内部回路１を構成
するMOSトランジスタの閾値電圧VTより大きな閾値電圧V
Tを有するMOSトランジスタを用いてMOSダイオード23を
構成し、このMOSダイオード23を一対の電源端子4,5間に
接続したものである。すなわち、MOSトランジスタのゲ
ートG,ドレインＤ間を接続することによってMOSダイオ
ード23を構成し、そのドレインＤを方の電源端子４に接
続し、ソースＳを負の電源端子５に接続したものであ
る。
このように構成すれば、MOSダイオード23の閾値電圧V
Tで一対の電源端子4,5間に放電経路を形成し、信号端子
12の電圧をクランプすることができる。
Tで一対の電源端子4,5間に放電経路を形成し、信号端子
12の電圧をクランプすることができる。
第７図は本発明の第４の実施例におけるサージ保護装
置の平面図である。
置の平面図である。
第７図において、半導体チップ24の周辺には多数の入
出力パッド25が形成されている。各入出力パッド25は第
１図等に示した信号端子12に相当する。第７図には図示
していないが、各入出力パッド25にはサージ保護用の第
1,第２のダイオード（第１図の13,14）が接続され、ま
た信号線を介して内部回路（第１図の１）に接続されて
いる。各入出力パッド25の内側には、一部が入出力パッ
ド25のひとつに接続されたグランド配線（負の電源配
線）26が形成されている。このグランド配線26は、第１
図の負の電源端子５に相当する。グランド配線26の内側
には、所定の間隔をあけてVCC配線（正の電源配線）27,
28が形成されている。これらのVCC配線27,28は、第１図
の正の電源端子４に相当する。各VCC配線27,28は、それ
ぞれ入出力パッド25のひとつに接続されている。なお、
第７図では、半導体チップ24内に形成された複数の回路
ブロックを選択的に駆動し、トータル的な消費電力を削
減するために複数のVCC配線27,28を形成しているが、こ
のこと自体は本発明の本質とは直接関係しない。そし
て、入出力パッド25の近傍におけるVCC配線27,28とグラ
ンド配線26の間に、複数の保護素子29が接続されてい
る。これらの保護素子29は、第１図〜第６図に示した保
護トランジスタ19,22,23に相当する。第７図の実施例に
おいて特徴的なことは、一対の電源配線間に接続される
複数の保護素子29を点在して配置した点である。
出力パッド25が形成されている。各入出力パッド25は第
１図等に示した信号端子12に相当する。第７図には図示
していないが、各入出力パッド25にはサージ保護用の第
1,第２のダイオード（第１図の13,14）が接続され、ま
た信号線を介して内部回路（第１図の１）に接続されて
いる。各入出力パッド25の内側には、一部が入出力パッ
ド25のひとつに接続されたグランド配線（負の電源配
線）26が形成されている。このグランド配線26は、第１
図の負の電源端子５に相当する。グランド配線26の内側
には、所定の間隔をあけてVCC配線（正の電源配線）27,
28が形成されている。これらのVCC配線27,28は、第１図
の正の電源端子４に相当する。各VCC配線27,28は、それ
ぞれ入出力パッド25のひとつに接続されている。なお、
第７図では、半導体チップ24内に形成された複数の回路
ブロックを選択的に駆動し、トータル的な消費電力を削
減するために複数のVCC配線27,28を形成しているが、こ
のこと自体は本発明の本質とは直接関係しない。そし
て、入出力パッド25の近傍におけるVCC配線27,28とグラ
ンド配線26の間に、複数の保護素子29が接続されてい
る。これらの保護素子29は、第１図〜第６図に示した保
護トランジスタ19,22,23に相当する。第７図の実施例に
おいて特徴的なことは、一対の電源配線間に接続される
複数の保護素子29を点在して配置した点である。
一般に半導体チップ24のチップ面積が増大すると、電
源配線26,27,28が長くなり、電源配線インピーダンスが
大きくなるため、サージ保護効果が減少する。そこで、
第７図の実施例のように、保護素子29を点在させて配置
し、長い電源配線の途中で何度か入力電圧をクランプす
れば、電源配線インピーダンスによる保護効果の劣化を
防止することができる。また、第７図のように電源端子
および電源配線を複数に分割した場合、内部回路放電能
力が低下するが、このようなICに応用すれば、特に顕著
な効果が得られる。
源配線26,27,28が長くなり、電源配線インピーダンスが
大きくなるため、サージ保護効果が減少する。そこで、
第７図の実施例のように、保護素子29を点在させて配置
し、長い電源配線の途中で何度か入力電圧をクランプす
れば、電源配線インピーダンスによる保護効果の劣化を
防止することができる。また、第７図のように電源端子
および電源配線を複数に分割した場合、内部回路放電能
力が低下するが、このようなICに応用すれば、特に顕著
な効果が得られる。
第８図は本発明の第５の実施例におけるサージ保護装
置の平面図、第９図は第８図のＸ−Ｘ′断面図である。
第８図，第９図において、半導体基板30内にコレクタ領
域31およびエピタキシャル層32が形成され、エピタキシ
ャル層32内にはコレクタウォール33,34および分離領域3
5が形成されている。コレクタウォール33,34に囲まれた
エピタキシャル層32内にはベース領域36およびエミッタ
領域37が形成されている。エピタキシャル層32の表面に
は絶縁膜38が形成され、この絶縁膜38にコンタクト窓3
9,40が形成されている。絶縁膜38上にはVCC配線41,グラ
ンド配線42が形成され、それぞれコンタクト窓39,40を
介してコレクタ領域31およびエミッタ領域37に接続され
ている。以上の構成によって、第１図の実施例に示した
保護トランジスタ19と、その電源端子4,5への接続が実
現される。
置の平面図、第９図は第８図のＸ−Ｘ′断面図である。
第８図，第９図において、半導体基板30内にコレクタ領
域31およびエピタキシャル層32が形成され、エピタキシ
ャル層32内にはコレクタウォール33,34および分離領域3
5が形成されている。コレクタウォール33,34に囲まれた
エピタキシャル層32内にはベース領域36およびエミッタ
領域37が形成されている。エピタキシャル層32の表面に
は絶縁膜38が形成され、この絶縁膜38にコンタクト窓3
9,40が形成されている。絶縁膜38上にはVCC配線41,グラ
ンド配線42が形成され、それぞれコンタクト窓39,40を
介してコレクタ領域31およびエミッタ領域37に接続され
ている。以上の構成によって、第１図の実施例に示した
保護トランジスタ19と、その電源端子4,5への接続が実
現される。
一般にチップ面積の大きい半導体チップにおいては、
電源配線インピーダンスを低減するために電源配線を30
〜100μｍ程度の広い幅で構成する。そこで、第８図，
第９図に示すように、このような幅の広い電源配線41,4
2の直下における半導体基板30内に保護トランジスタを
形成し、そのコレクタ，エミッタ領域をそれぞれ電源配
線41,42に接続する。
電源配線インピーダンスを低減するために電源配線を30
〜100μｍ程度の広い幅で構成する。そこで、第８図，
第９図に示すように、このような幅の広い電源配線41,4
2の直下における半導体基板30内に保護トランジスタを
形成し、そのコレクタ，エミッタ領域をそれぞれ電源配
線41,42に接続する。
このようにすれば、電源配線直下のデッドスペースを
有効に利用して保護トランジスタを構成することができ
る。このため、第７図の実施例に示したように複数の保
護トランジスタ29をひとつの半導体チップ24内に構成す
る場合にも、チップ面積が殆ど増加しない。
有効に利用して保護トランジスタを構成することができ
る。このため、第７図の実施例に示したように複数の保
護トランジスタ29をひとつの半導体チップ24内に構成す
る場合にも、チップ面積が殆ど増加しない。
なお、いずれの実施例においても、第1,第２のダイオ
ード13,14を、いわゆるダイオード接続されたトランジ
スタで構成してもよいことは言うまでもない。
ード13,14を、いわゆるダイオード接続されたトランジ
スタで構成してもよいことは言うまでもない。
発明の効果 本発明は、保護すべき内部回路に信号端子、第1,第２
の電源端子をそれぞれ接続し、信号端子と第1,第２の電
源端子の間に第1,第２のダイオードを接続し、第1,第２
の電源端子間にサージ電圧の放電パスとして作用する保
護トランジスタを接続したものである。
の電源端子をそれぞれ接続し、信号端子と第1,第２の電
源端子の間に第1,第２のダイオードを接続し、第1,第２
の電源端子間にサージ電圧の放電パスとして作用する保
護トランジスタを接続したものである。
このようにすれば、第1,第２の電源端子間に接続され
た内部回路の放電能力が小さい場合でも、保護トランジ
スタを介してサージ電圧を短時間に放電することができ
る。
た内部回路の放電能力が小さい場合でも、保護トランジ
スタを介してサージ電圧を短時間に放電することができ
る。
また本発明によれば、正の電源側にある保護ダイオー
ドが低インピーダンスの電源に接続されるため、複数の
信号端子間が接続容量で結合されることもない。このた
め、複数の信号端子間でのクロストークも発生しない。
ドが低インピーダンスの電源に接続されるため、複数の
信号端子間が接続容量で結合されることもない。このた
め、複数の信号端子間でのクロストークも発生しない。
第１図は本発明の第１の実施例におけるサージ保護装置
を示す回路図、第２図は本発明の第２の実施例における
サージ保護装置を示す回路図、第３図は発明過程で考え
た参考例のサージ保護装置を示す回路図、第４図は第３
図の抵抗素子の抵抗値と保護トランジスタのブレークダ
ウン電圧の関係を示す特性図、第５図は本発明の第３の
実施例におけるサージ保護装置の回路図、第６図は参考
例のサージ保護装置の回路図、第７図は本発明の第４の
実施例におけるサージ保護装置を組込んだ半導体チップ
の平面図、第８図は本発明の第５の実施例におけるサー
ジ保護装置の要部を示す平面図、第９図は第８図のＸ−
Ｘ′断面図、第10図は従来のサージ保護装置の回路図、
第11図は第10図の等価回路図、第12図は従来の他のサー
ジ保護装置の回路図である。 １……内部回路、4,5……第1,第２の電源端子、12……
信号端子、13,14……第1,第２のダイオード、19……保
護トランジスタ、20……第３のダイオード、21……抵抗
素子、22……保護MOSトランジスタ、23……MOSダイオー
ド、24……半導体チップ、25……入出力パッド、26……
グランド配線、27,28……VCC配線、29……保護素子、30
……半導体基板、31……コレクタ領域、32……エピタキ
シャル層、33,34……コレクタウォール、35……分離領
域、36……ベース領域、37……エミッタ領域、38……絶
縁膜、39,40……コンタクト窓、41……VCC配線、42……
グランド配線。
を示す回路図、第２図は本発明の第２の実施例における
サージ保護装置を示す回路図、第３図は発明過程で考え
た参考例のサージ保護装置を示す回路図、第４図は第３
図の抵抗素子の抵抗値と保護トランジスタのブレークダ
ウン電圧の関係を示す特性図、第５図は本発明の第３の
実施例におけるサージ保護装置の回路図、第６図は参考
例のサージ保護装置の回路図、第７図は本発明の第４の
実施例におけるサージ保護装置を組込んだ半導体チップ
の平面図、第８図は本発明の第５の実施例におけるサー
ジ保護装置の要部を示す平面図、第９図は第８図のＸ−
Ｘ′断面図、第10図は従来のサージ保護装置の回路図、
第11図は第10図の等価回路図、第12図は従来の他のサー
ジ保護装置の回路図である。 １……内部回路、4,5……第1,第２の電源端子、12……
信号端子、13,14……第1,第２のダイオード、19……保
護トランジスタ、20……第３のダイオード、21……抵抗
素子、22……保護MOSトランジスタ、23……MOSダイオー
ド、24……半導体チップ、25……入出力パッド、26……
グランド配線、27,28……VCC配線、29……保護素子、30
……半導体基板、31……コレクタ領域、32……エピタキ
シャル層、33,34……コレクタウォール、35……分離領
域、36……ベース領域、37……エミッタ領域、38……絶
縁膜、39,40……コンタクト窓、41……VCC配線、42……
グランド配線。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−34051（ＪＰ，Ａ) 特開 昭63−289856（ＪＰ，Ａ) 特開 昭58−153361（ＪＰ，Ａ) 特開 昭62−166556（ＪＰ，Ａ) 特開 昭61−23355（ＪＰ，Ａ)
Claims (5)
- 【請求項１】信号端子に接続された保護されるべき内部
回路、 上記内部回路に接続された正の電源端子および負の電源
端子、 上記信号端子にアノードが接続され上記正の電源端子に
カソードが接続された第１のダイオード、 上記信号端子にカソードが接続され上記負の電源端子に
アノードが接続された第２のダイオード、 上記正と負の電源端子の間にコレクタ・エミッタ電極間
導電路が接続された保護バイポーラトランジスタ、 を備え、上記保護バイポーラトランジスタのベース電極
が開放されていることを特徴とするサージ保護装置。 - 【請求項２】信号端子に接続された保護されるべき内部
回路、 上記内部回路に接続された正の電源端子および負の電源
端子、 上記信号端子にアノードが接続され上記正の電源端子に
カソードが接続された第１のダイオード、 上記信号端子にカソードが接続され上記負の電源端子に
アノードが接続された第２のダイオード、 上記正と負の電源端子の間にコレクタ・エミッタ電極間
導電路が接続された保護バイポーラトランジスタ、 上記保護バイポーラトランジスタのベース電極にアノー
ドを直接接続し、上記保護バイポーラトランジスタのエ
ミッタ電極にカソードを直接接続した第３のダイオー
ド、 を備えたことを特徴とするサージ保護装置。 - 【請求項３】信号端子に接続された保護されるべきMOS
半導体素子で構成された内部回路、 上記内部回路に接続された正の電源端子および負の電源
端子、 上記信号端子にアノードが接続され上記正の電源端子に
カソードが接続された第１のダイオード、 上記信号端子にカソードが接続され上記負の電源端子に
アノードが接続された第２のダイオード、 上記正と負の電源端子の間にドレイン・ソース電極間導
電路が接続されると共にゲート電極とソース電極が接続
された保護MOSトランジスタ、 を備えたサージ保護装置。 - 【請求項４】半導体チップの周辺に形成された複数の入
出力パッド、 上記半導体チップ内に形成された保護されるべき内部回
路、 上記複数の入出力パッドのうちの電源パッドに接続さ
れ、かつ上記半導体チップ内を相互に隣接した状態で配
線されたVCC配線とグランド配線、 上記複数の入出力パッドのうちの信号入力パッド又は信
号出力パッドと上記VCC配線ならびにグランド配線をそ
れぞれ上記内部回路に接続する手段、 上記各信号入力パッド又は信号出力パッドと上記VCC配
線ならびにグランド配線の間にそれぞれ接続された第1,
第２のダイオード、 上記VCC配線と上記グランド配線の間に直接接続された
複数の保護トランジスタ、 を備え、上記複数の保護トランジスタを上記VCC配線お
よび上記グランド配線の長手方向に沿った複数の位置に
形成したことを特徴とするサージ保護装置。 - 【請求項５】保護トランジスタが、半導体基板上にコレ
クタ領域とエピタキシャル層を積層し、上記エピタキシ
ャル層の表面から上記コレクタ領域に達するコレクタウ
ォールに囲まれたエピタキシャル層の領域内にベース領
域を形成し、上記ベース領域内にエミッタ領域を形成し
て構成され、上記エピタキシャル層の領域を覆うように
形成されたグランド配線と上記エミッタ領域とのコンタ
クトをとり、上記コレクタウォールとVCC配線とのコン
タクトをとるように配置されたことを特徴とする特許請
求の範囲第４項記載のサージ保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057128A JP2892754B2 (ja) | 1989-03-15 | 1990-03-08 | サージ保護装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-60864 | 1989-03-15 | ||
| JP6086489 | 1989-03-15 | ||
| JP2057128A JP2892754B2 (ja) | 1989-03-15 | 1990-03-08 | サージ保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0327566A JPH0327566A (ja) | 1991-02-05 |
| JP2892754B2 true JP2892754B2 (ja) | 1999-05-17 |
Family
ID=26398147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2057128A Expired - Lifetime JP2892754B2 (ja) | 1989-03-15 | 1990-03-08 | サージ保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2892754B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0575023A (ja) * | 1991-09-13 | 1993-03-26 | Nissan Motor Co Ltd | 集積回路の入出力保護装置 |
| JP2570609B2 (ja) * | 1993-11-30 | 1997-01-08 | 日本電気株式会社 | 半導体集積回路装置 |
| JP3184148B2 (ja) | 1998-04-15 | 2001-07-09 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路装置 |
| JP2006237101A (ja) | 2005-02-23 | 2006-09-07 | Nec Electronics Corp | 半導体集積回路装置 |
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