JP2570609B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に下層に薄い絶縁膜を有し、かつその上に多層金
属配線構造を有する半導体集積回路装置に関する。
し、特に下層に薄い絶縁膜を有し、かつその上に多層金
属配線構造を有する半導体集積回路装置に関する。
【０００２】
【従来の技術】従来、この種の半導体集積回路装置とし
て、図５に示すインバータ回路がある。図５（ａ）はそ
の回路図であり、ＰＭＯＳトランジスタＰＭ１とＮＭＯ
ＳトランジスタＮＭ１で構成されている。ＰＭＯＳトラ
ンジスタＰＭ１は、ソース電極が電源ＶＤＤに接続さ
れ、ゲート電極が入力ｉｎに接続され、ドレイン電極が
出力ｏｕｔに接続されている。また、ＮＭＯＳトランジ
スタＮＭ１はソース電極がグランドＧＳＳに接続され、
ゲート電極が入力ｉｎに接続され、ドレイン電極が出力
ｏｕｔに接続されている。なお、この回路図では入力信
号がＰＭ１とＮＭ１の中央の点から入力されているよう
に表わされているが、実際には図に破線で示すように、
ＰＭ１側のｉｎＰかＮＭ１側のｉｎＮの点に入力される
ように電気接続が行われる。
て、図５に示すインバータ回路がある。図５（ａ）はそ
の回路図であり、ＰＭＯＳトランジスタＰＭ１とＮＭＯ
ＳトランジスタＮＭ１で構成されている。ＰＭＯＳトラ
ンジスタＰＭ１は、ソース電極が電源ＶＤＤに接続さ
れ、ゲート電極が入力ｉｎに接続され、ドレイン電極が
出力ｏｕｔに接続されている。また、ＮＭＯＳトランジ
スタＮＭ１はソース電極がグランドＧＳＳに接続され、
ゲート電極が入力ｉｎに接続され、ドレイン電極が出力
ｏｕｔに接続されている。なお、この回路図では入力信
号がＰＭ１とＮＭ１の中央の点から入力されているよう
に表わされているが、実際には図に破線で示すように、
ＰＭ１側のｉｎＰかＮＭ１側のｉｎＮの点に入力される
ように電気接続が行われる。
【０００３】この回路を多層金属配線構造として構成す
る場合には、図５（ｂ）のようなレイアウトとなる。な
お、この例では２層アルミニウム配線構造を示してい
る。即ち、Ｎ型基板Ｎsub 上にＰ型拡散領域Ｐ１が形成
され、Ｐ型ウェルＰwell上にＮ型拡散領域Ｎ１が形成さ
れる。また、Ｐ型拡散領域Ｐ１およびＮ型拡散領域Ｎ１
を横切るポリシリコンゲート電極ＷＰ２でＰＭＯＳトラ
ンジスタＰＭ１とＮＭＯＳトランジスタＮＭ１が形成さ
れる。そして、ＰＭＯＳトランジスタＰＭ１のソース領
域はコンタクトＣＰ２を経由して電源第１アルミニウム
配線ＷＡＶ１に接続され、ＮＭＯＳトランジスタＮＭ１
のソース領域はコンタクトＣＮ２を経由してグランド第
１アルミニウム配線ＷＡＧ１に接続され、ＰＭＯＳトラ
ンジスタＰＭ１とＮＭＯＳトランジスタＮＭ１のドレイ
ン領域はそれぞれコンタクトＣＰ１，ＣＮ１を経由して
第１アルミニウム配線ＷＡ１１にそれぞれ接続される。
また、第１アルミニウム配線ＷＡ１１はスルーホールＴ
Ｈ１を経由して第２アルミニウム配線ＷＡ２１に接続さ
れる。
る場合には、図５（ｂ）のようなレイアウトとなる。な
お、この例では２層アルミニウム配線構造を示してい
る。即ち、Ｎ型基板Ｎsub 上にＰ型拡散領域Ｐ１が形成
され、Ｐ型ウェルＰwell上にＮ型拡散領域Ｎ１が形成さ
れる。また、Ｐ型拡散領域Ｐ１およびＮ型拡散領域Ｎ１
を横切るポリシリコンゲート電極ＷＰ２でＰＭＯＳトラ
ンジスタＰＭ１とＮＭＯＳトランジスタＮＭ１が形成さ
れる。そして、ＰＭＯＳトランジスタＰＭ１のソース領
域はコンタクトＣＰ２を経由して電源第１アルミニウム
配線ＷＡＶ１に接続され、ＮＭＯＳトランジスタＮＭ１
のソース領域はコンタクトＣＮ２を経由してグランド第
１アルミニウム配線ＷＡＧ１に接続され、ＰＭＯＳトラ
ンジスタＰＭ１とＮＭＯＳトランジスタＮＭ１のドレイ
ン領域はそれぞれコンタクトＣＰ１，ＣＮ１を経由して
第１アルミニウム配線ＷＡ１１にそれぞれ接続される。
また、第１アルミニウム配線ＷＡ１１はスルーホールＴ
Ｈ１を経由して第２アルミニウム配線ＷＡ２１に接続さ
れる。
【０００４】ここで、入力ｉｎはポリシリコンゲート配
線ＷＰ２に対応し、出力ｏｕｔは第２アルミニウム配線
ＷＡ２１に対応し、電源ＶＤＤは電源第１アルミニウム
配線ＷＡＶ１に対応し、グランドＶＳＳはグランド第１
アルミニウム配線ＷＡＧ１に対応している。また、出力
線が第２アルミニウム配線であるため、入力信号線は第
２アルミニウム配線で必ず供給されることになり、この
入力信号線ＷＡ２２を図５（ｂ）に破線で示すと、スル
ーホールＴＨ２を経由して第１アルミニウム配線ＷＡ１
７に接続され、さらにコンタクトＣ３を経由してポリシ
リコンゲート電極ＷＰ２に接続される。
線ＷＰ２に対応し、出力ｏｕｔは第２アルミニウム配線
ＷＡ２１に対応し、電源ＶＤＤは電源第１アルミニウム
配線ＷＡＶ１に対応し、グランドＶＳＳはグランド第１
アルミニウム配線ＷＡＧ１に対応している。また、出力
線が第２アルミニウム配線であるため、入力信号線は第
２アルミニウム配線で必ず供給されることになり、この
入力信号線ＷＡ２２を図５（ｂ）に破線で示すと、スル
ーホールＴＨ２を経由して第１アルミニウム配線ＷＡ１
７に接続され、さらにコンタクトＣ３を経由してポリシ
リコンゲート電極ＷＰ２に接続される。
【０００５】このように、インバータ回路、或いは説明
は省略するが２入力ＮＡＮＤ回路等のような基本素子回
路は、ポリシリコンゲート入力，第２アルミニウム配線
出力構造が採用されるが、このような基本素子回路は殆
どトランジスタのドレイン→コンタクト→第１アルミニ
ウム配線→スルーホール→第２アルミニウム配線→スル
ーホール→（第１アルミニウム配線→スルーホール→第
２アルミニウム配線→スルーホール→を必要回繰り返
し）第１アルミニウム配線→コンタクト→ポリシリコン
ゲートと信号が伝達されることになる。
は省略するが２入力ＮＡＮＤ回路等のような基本素子回
路は、ポリシリコンゲート入力，第２アルミニウム配線
出力構造が採用されるが、このような基本素子回路は殆
どトランジスタのドレイン→コンタクト→第１アルミニ
ウム配線→スルーホール→第２アルミニウム配線→スル
ーホール→（第１アルミニウム配線→スルーホール→第
２アルミニウム配線→スルーホール→を必要回繰り返
し）第１アルミニウム配線→コンタクト→ポリシリコン
ゲートと信号が伝達されることになる。
【０００６】ここで、ＭＯＳトランジスタのゲート領域
の断面構造を図６に示す。基板ｓｕｂ上に、ＭＯＳトラ
ンジスタのゲート領域のゲート絶縁膜、通常ではゲート
酸化膜ＧOXは薄く形成され、その他の領域の酸化膜ＦOX
は厚く形成され、その上にゲート電極（ポリシリコン）
ＷPXが設けられる。さらに、その上に層間絶縁膜ＳOYを
形成し、かつコンタクト開口部ＣX を開け、この上に第
１アルミニウム配線ＷＡ１X を形成する。さらに、その
上に層間絶縁膜ＳOXを形成し、かつ図外の第２アルミニ
ウム配線と接続するためのスルーホール開口部ＴＨX を
開ける。
の断面構造を図６に示す。基板ｓｕｂ上に、ＭＯＳトラ
ンジスタのゲート領域のゲート絶縁膜、通常ではゲート
酸化膜ＧOXは薄く形成され、その他の領域の酸化膜ＦOX
は厚く形成され、その上にゲート電極（ポリシリコン）
ＷPXが設けられる。さらに、その上に層間絶縁膜ＳOYを
形成し、かつコンタクト開口部ＣX を開け、この上に第
１アルミニウム配線ＷＡ１X を形成する。さらに、その
上に層間絶縁膜ＳOXを形成し、かつ図外の第２アルミニ
ウム配線と接続するためのスルーホール開口部ＴＨX を
開ける。
【０００７】ここで、スルーホール開口部を開けるとき
に、ドライエッチング方法を採用するが、このときの製
造条件の管理精度のずれが影響して、スルーホール開口
部から下位の配線層に電荷が供給される場合がある。こ
のとき、図６のように、その電荷Ｅは第１アルミニウム
配線ＷＡ１X 、コンタクトＣX を経由してゲート電極Ｗ
PXに伝達される。ゲート酸化膜ＧOXは他の領域の酸化膜
ＦOXより薄いため（一般的にＧOX＝約０．０５μｍ〜
０．０１μｍ、ＦOX＝約１μｍ前後）、結果としてゲー
ト酸化膜に異常な高電界が印加されることになり、少な
からずゲート酸化膜の劣化が起こり、極端な場合にはゲ
ート酸化膜ＧOXが破損されることがある。図には、破損
部Ｄdmを示している。
に、ドライエッチング方法を採用するが、このときの製
造条件の管理精度のずれが影響して、スルーホール開口
部から下位の配線層に電荷が供給される場合がある。こ
のとき、図６のように、その電荷Ｅは第１アルミニウム
配線ＷＡ１X 、コンタクトＣX を経由してゲート電極Ｗ
PXに伝達される。ゲート酸化膜ＧOXは他の領域の酸化膜
ＦOXより薄いため（一般的にＧOX＝約０．０５μｍ〜
０．０１μｍ、ＦOX＝約１μｍ前後）、結果としてゲー
ト酸化膜に異常な高電界が印加されることになり、少な
からずゲート酸化膜の劣化が起こり、極端な場合にはゲ
ート酸化膜ＧOXが破損されることがある。図には、破損
部Ｄdmを示している。
【０００８】ゲート酸化膜が破損された場合には、程度
が小さければゲートリーク電流が増えて電力の増大とな
るか（ロジック回路の場合）、回路が正常動作をしなく
なり（アナログ回路の場合）、程度が大きい場合にはＭ
ＯＳトランジスタの動作はしなくなる。また、酸化膜に
劣化が発生した場合、オペアンプのような回路の場合に
は、ペアのＭＯＳトランジスタのしきい値電圧ＶT のず
れΔＶT が発生しオフセット電圧特性に影響を与える。
いずれの場合も、歩留りを悪化させることになる。
が小さければゲートリーク電流が増えて電力の増大とな
るか（ロジック回路の場合）、回路が正常動作をしなく
なり（アナログ回路の場合）、程度が大きい場合にはＭ
ＯＳトランジスタの動作はしなくなる。また、酸化膜に
劣化が発生した場合、オペアンプのような回路の場合に
は、ペアのＭＯＳトランジスタのしきい値電圧ＶT のず
れΔＶT が発生しオフセット電圧特性に影響を与える。
いずれの場合も、歩留りを悪化させることになる。
【０００９】そこで、従来では、ゲート電極に入力パッ
ドや出力パッドが直接接続されているＭＯＳトランジス
タについては、静電気による静電破壊を防ぐ目的で、静
電保護素子を付加している。この種の静電保護素子に
は、ＭＯＳオフトランジスタやダイオードが使用されて
いた。しかしながら、ゲート電極にこのような入力パッ
ドや出力パッドが接続されていないＭＯＳトランジスタ
では、集積回路装置のレイアウトや集積度の関係から静
電保護素子を接続することは困難である。
ドや出力パッドが直接接続されているＭＯＳトランジス
タについては、静電気による静電破壊を防ぐ目的で、静
電保護素子を付加している。この種の静電保護素子に
は、ＭＯＳオフトランジスタやダイオードが使用されて
いた。しかしながら、ゲート電極にこのような入力パッ
ドや出力パッドが接続されていないＭＯＳトランジスタ
では、集積回路装置のレイアウトや集積度の関係から静
電保護素子を接続することは困難である。
【００１０】このため、特開平３−１６９０７２号公報
では、イオン注入時の電荷によるゲート酸化膜ＧOXの破
損を防ぐために、図７に示すレイアウト図のように、Ｎ
型拡散領域Ｎ１においてＮＭＯＳトランジスタを構成す
るためのポリシリコンゲート電極ＷＰ５をＮ型拡散領域
Ｎ４にダイレクトコンタクトＤＣ２を経由して接続して
おく。即ち、フィールド酸化膜およびゲート酸化膜を形
成後、ダイレクトコンタクト開口部を開け、その上にポ
リシリコンゲート電極を形成する。したがって、イオン
注入時にはポリシリコンゲート電極ＷＰ５に電荷が蓄積
されるが、ダイレクトコンタクトＤＣ２を経由してＮ型
拡散領域Ｎ４に電荷が流れ、Ｎ型拡散領域Ｎ４とＰ型基
板Ｐsub との間の寄生素子であるダイオードによって電
荷が基板に逃がされるため、ゲート酸化膜ＧOXでの電界
が破壊に至るほどにはならない。
では、イオン注入時の電荷によるゲート酸化膜ＧOXの破
損を防ぐために、図７に示すレイアウト図のように、Ｎ
型拡散領域Ｎ１においてＮＭＯＳトランジスタを構成す
るためのポリシリコンゲート電極ＷＰ５をＮ型拡散領域
Ｎ４にダイレクトコンタクトＤＣ２を経由して接続して
おく。即ち、フィールド酸化膜およびゲート酸化膜を形
成後、ダイレクトコンタクト開口部を開け、その上にポ
リシリコンゲート電極を形成する。したがって、イオン
注入時にはポリシリコンゲート電極ＷＰ５に電荷が蓄積
されるが、ダイレクトコンタクトＤＣ２を経由してＮ型
拡散領域Ｎ４に電荷が流れ、Ｎ型拡散領域Ｎ４とＰ型基
板Ｐsub との間の寄生素子であるダイオードによって電
荷が基板に逃がされるため、ゲート酸化膜ＧOXでの電界
が破壊に至るほどにはならない。
【００１１】なお、Ｎ型拡散領域Ｎ４とＰ型基板Ｐsub
との間の寄生素子であるダイオードの電圧電流特性は、
図８に示すように、順方向電圧ＶF ，逆方向（ブレーク
ダウン）電圧ＶBDを持っており、ダイオードのアノード
（Ｐ型基板Ｐsub ）〜カソード（Ｎ型拡散領域Ｎ４）間
の電圧が順方向電圧ＶF （約０．３Ｖ〜１Ｖ）以上のと
きにアノードからカソード方向に電流が流れ、逆方向電
圧ＶBD（約−１０Ｖ〜−２０Ｖ）以下のときにカソード
からアノード方向に電流が流れて、電荷を逃がす働きを
する。
との間の寄生素子であるダイオードの電圧電流特性は、
図８に示すように、順方向電圧ＶF ，逆方向（ブレーク
ダウン）電圧ＶBDを持っており、ダイオードのアノード
（Ｐ型基板Ｐsub ）〜カソード（Ｎ型拡散領域Ｎ４）間
の電圧が順方向電圧ＶF （約０．３Ｖ〜１Ｖ）以上のと
きにアノードからカソード方向に電流が流れ、逆方向電
圧ＶBD（約−１０Ｖ〜−２０Ｖ）以下のときにカソード
からアノード方向に電流が流れて、電荷を逃がす働きを
する。
【００１２】
【発明が解決しようとする課題】しかしながら、このよ
うな構造では、そのままでは所望のトランジスタ動作が
得られないため、その後のアルミニウム配線形成後に、
図７に示すポリシリコン切断領域ＣＵＴにおいて寄生ダ
イオードとの接続を切断している。このため、この接続
を切断した後における多層配線構造のスルーホールの開
口時等に生じる電荷を逃がすことはできなくなり、ゲー
ト酸化膜ＧOXの劣化や破壊が生じ、歩留りが低下される
という問題がある。また、多層金属配線層を用いる半導
体集積回路装置では、ポリシリコン切断領域の直上にア
ルミニウム配線を配設することができなくなり、集積回
路のレイアウトが困難になり、或いは集積化に不利にな
るという問題がある。本発明の目的は、スルーホール開
口時の電荷によるゲート酸化膜への影響を防止すること
を可能にした半導体集積回路装置を提供することにあ
る。
うな構造では、そのままでは所望のトランジスタ動作が
得られないため、その後のアルミニウム配線形成後に、
図７に示すポリシリコン切断領域ＣＵＴにおいて寄生ダ
イオードとの接続を切断している。このため、この接続
を切断した後における多層配線構造のスルーホールの開
口時等に生じる電荷を逃がすことはできなくなり、ゲー
ト酸化膜ＧOXの劣化や破壊が生じ、歩留りが低下される
という問題がある。また、多層金属配線層を用いる半導
体集積回路装置では、ポリシリコン切断領域の直上にア
ルミニウム配線を配設することができなくなり、集積回
路のレイアウトが困難になり、或いは集積化に不利にな
るという問題がある。本発明の目的は、スルーホール開
口時の電荷によるゲート酸化膜への影響を防止すること
を可能にした半導体集積回路装置を提供することにあ
る。
【００１３】
【課題を解決するための手段】本発明は、薄いゲート絶
縁膜上に形成されたＭＯＳトランジスタのゲート電極は
半導体基板上に延設され、このゲート電極に沿って配設
されたＰＭＯＳトランジスタとＮＭＯＳトランジスタと
でＣＭＯＳインバータが構成され、かつ前記ゲート電極
がこのＣＭＯＳインバータからさらに延長された平面レ
イアウト上の最短の位置において、前記ゲート電極と電
源および接地の少なくとも一方との間に接続されるオフ
トランジスタを配置したことを特徴とする。例えば、オ
フトランジスタをゲート電極と電源および接地のそれぞ
れ間に接続する。あるいは、オフトランジスタをゲート
電極と電源または接地のいずれか一方との間に接続す
る。また、オフトランジスタは電源にゲート電極とソー
ス電極を接続し、かつドレイン電極をＭＯＳトランジス
タのゲート電極に接続したＰＭＯＳトランジスタ、また
は接地にゲート電極とソース電極を接続し、かつドレイ
ン電極をＭＯＳトランジスタのゲート電極に接続したＮ
ＭＯＳトランジスタで構成する。そして、ゲート電極と
オフトランジスタのドレイン電極とは、多層配線構造の
素子形成面に近い方から第１層目の金属配線で接続する
ように構成する。また、本発明は、ゲート電極と電源お
よび接地の少なくとも一方との間にダイオードを逆バイ
アス状態に介挿接続した構成としてもよい。
縁膜上に形成されたＭＯＳトランジスタのゲート電極は
半導体基板上に延設され、このゲート電極に沿って配設
されたＰＭＯＳトランジスタとＮＭＯＳトランジスタと
でＣＭＯＳインバータが構成され、かつ前記ゲート電極
がこのＣＭＯＳインバータからさらに延長された平面レ
イアウト上の最短の位置において、前記ゲート電極と電
源および接地の少なくとも一方との間に接続されるオフ
トランジスタを配置したことを特徴とする。例えば、オ
フトランジスタをゲート電極と電源および接地のそれぞ
れ間に接続する。あるいは、オフトランジスタをゲート
電極と電源または接地のいずれか一方との間に接続す
る。また、オフトランジスタは電源にゲート電極とソー
ス電極を接続し、かつドレイン電極をＭＯＳトランジス
タのゲート電極に接続したＰＭＯＳトランジスタ、また
は接地にゲート電極とソース電極を接続し、かつドレイ
ン電極をＭＯＳトランジスタのゲート電極に接続したＮ
ＭＯＳトランジスタで構成する。そして、ゲート電極と
オフトランジスタのドレイン電極とは、多層配線構造の
素子形成面に近い方から第１層目の金属配線で接続する
ように構成する。また、本発明は、ゲート電極と電源お
よび接地の少なくとも一方との間にダイオードを逆バイ
アス状態に介挿接続した構成としてもよい。
【００１４】
【作用】配線層の開口形成時に生じてゲート電極に伝達
されてくる電荷を、ゲート電極に接続されたオフトラン
ジスタに寄生するダイオードあるいは逆バイアスで接続
されたダイオードにより電源または接地に逃がすことが
可能となり、薄いゲート絶縁膜の破壊を防止し、或いは
ゲートへの影響を防止する。オフトランジスタは半導体
集積回路装置が完成されたときにも接続されているた
め、多層配線構造の製造工程を含む半導体集積回路装置
の全ての製造工程において電荷を逃がすことができ、半
導体集積回路装置の製造歩留りを改善する。
されてくる電荷を、ゲート電極に接続されたオフトラン
ジスタに寄生するダイオードあるいは逆バイアスで接続
されたダイオードにより電源または接地に逃がすことが
可能となり、薄いゲート絶縁膜の破壊を防止し、或いは
ゲートへの影響を防止する。オフトランジスタは半導体
集積回路装置が完成されたときにも接続されているた
め、多層配線構造の製造工程を含む半導体集積回路装置
の全ての製造工程において電荷を逃がすことができ、半
導体集積回路装置の製造歩留りを改善する。
【００１５】
【実施例】次に、本発明について図面を参照して説明す
る。図１（ａ）は、本発明の第１実施例のインバータ回
路図である。このインバータ回路は、図５（ａ）に示し
たインバータ回路にＰＭＯＳトランジスタＰＭ２とＮＭ
ＯＳトランジスタＮＭ２を付加した構成とされている。
即ち、ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジ
スタＮＭ１の各ゲートを入力ｉｎに接続し、ソース，ド
レインを縦続接続して電源ＶＤＤとグランドＶＳＳの間
に接続し、かつその接続点を出力ｏｕｔに接続してい
る。そして、ＰＭＯＳトランジスタＰＭ２はオフトラン
ジスタとして、そのゲート電極とソース電極が電源ＶＤ
Ｄに接続され、ドレイン電極はＰＭＯＳトランジスタＰ
Ｍ１のゲート電極に接続される。また、ＮＭＯＳトラン
ジスタＮＭ２はオフトランジスタとしてそのゲート電極
とソース電極がグランドＶＳＳに接続されて、ドレイン
領域はＮＭＯＳトランジスタＮＭ１のゲート電極に接続
されている。この接続状態では、ＰＭＯＳトランジスタ
ＰＭ２とＮＭＯＳトランジスタＮＭ２はそれぞれオフし
ていることになる。
る。図１（ａ）は、本発明の第１実施例のインバータ回
路図である。このインバータ回路は、図５（ａ）に示し
たインバータ回路にＰＭＯＳトランジスタＰＭ２とＮＭ
ＯＳトランジスタＮＭ２を付加した構成とされている。
即ち、ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジ
スタＮＭ１の各ゲートを入力ｉｎに接続し、ソース，ド
レインを縦続接続して電源ＶＤＤとグランドＶＳＳの間
に接続し、かつその接続点を出力ｏｕｔに接続してい
る。そして、ＰＭＯＳトランジスタＰＭ２はオフトラン
ジスタとして、そのゲート電極とソース電極が電源ＶＤ
Ｄに接続され、ドレイン電極はＰＭＯＳトランジスタＰ
Ｍ１のゲート電極に接続される。また、ＮＭＯＳトラン
ジスタＮＭ２はオフトランジスタとしてそのゲート電極
とソース電極がグランドＶＳＳに接続されて、ドレイン
領域はＮＭＯＳトランジスタＮＭ１のゲート電極に接続
されている。この接続状態では、ＰＭＯＳトランジスタ
ＰＭ２とＮＭＯＳトランジスタＮＭ２はそれぞれオフし
ていることになる。
【００１６】この回路を、多層金属配線構造のレイアウ
ト図で表現すると、図１（ｂ）のようになる。ここで
は、２層アルミニウム配線構造の例を示している。例え
ば、Ｎ型基板Ｎsub にＰ型拡散領域Ｐ１，Ｐ２が形成さ
れ、Ｐ型ウェルＰwellにＮ型拡散領域Ｎ１，Ｎ２が形成
される。そして、Ｐ型拡散領域Ｐ１およびＮ型拡散領域
Ｎ１を横切るポリシリコンゲート電極ＷＰ１でＰＭＯＳ
トランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１が構
成され、Ｐ型拡散領域Ｐ２を横切るポリシリコンゲート
電極ＷＰＶでＰＭＯＳトランジスタＰＭ２が構成され、
Ｎ型拡散領域Ｎ２を横切るポリシリコンゲート電極ＷＰ
ＧでＮＭＯＳトランジスタＮＭ２が構成される。
ト図で表現すると、図１（ｂ）のようになる。ここで
は、２層アルミニウム配線構造の例を示している。例え
ば、Ｎ型基板Ｎsub にＰ型拡散領域Ｐ１，Ｐ２が形成さ
れ、Ｐ型ウェルＰwellにＮ型拡散領域Ｎ１，Ｎ２が形成
される。そして、Ｐ型拡散領域Ｐ１およびＮ型拡散領域
Ｎ１を横切るポリシリコンゲート電極ＷＰ１でＰＭＯＳ
トランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１が構
成され、Ｐ型拡散領域Ｐ２を横切るポリシリコンゲート
電極ＷＰＶでＰＭＯＳトランジスタＰＭ２が構成され、
Ｎ型拡散領域Ｎ２を横切るポリシリコンゲート電極ＷＰ
ＧでＮＭＯＳトランジスタＮＭ２が構成される。
【００１７】更に、ＰＭＯＳトランジスタＰＭ１のソー
ス領域はコンタクトＣＰ２を経由して電源第１アルミニ
ウム配線ＷＡＶ１に接続され、ＮＭＯＳトランジスタＮ
Ｍ１のソース領域はコンタクトＣＮ２を経由してグラン
ド第１アルミニウム配線ＷＡＧ１に接続され、ＰＭＯＳ
トランジスタＰＭ１およびＮＭＯＳトランジスタＮＭ１
のドレイン領域はそれぞれコンタクトＣＰ１，ＣＮ１を
経由して第１アルミニウム配線ＷＡ１１にそれぞれ接続
される。さらに、前記第１アルミニウム配線ＷＡ１１は
スルーホールＴＨ１を経由して第２アルミニウム配線Ｗ
Ａ２１に接続される。
ス領域はコンタクトＣＰ２を経由して電源第１アルミニ
ウム配線ＷＡＶ１に接続され、ＮＭＯＳトランジスタＮ
Ｍ１のソース領域はコンタクトＣＮ２を経由してグラン
ド第１アルミニウム配線ＷＡＧ１に接続され、ＰＭＯＳ
トランジスタＰＭ１およびＮＭＯＳトランジスタＮＭ１
のドレイン領域はそれぞれコンタクトＣＰ１，ＣＮ１を
経由して第１アルミニウム配線ＷＡ１１にそれぞれ接続
される。さらに、前記第１アルミニウム配線ＷＡ１１は
スルーホールＴＨ１を経由して第２アルミニウム配線Ｗ
Ａ２１に接続される。
【００１８】また、ＰＭＯＳトランジスタＰＭ２のソー
ス領域はコンタクトＣＰ５を経由して電源第１アルミニ
ウム配線ＷＡＶ２に接続され、ＮＭＯＳトランジスタＮ
Ｍ２のソース領域はコンタクトＣＮ５を経由してグラン
ド第１アルミニウム配線ＷＡＧ２に接続される。さら
に、ポリシリコンゲート配線ＷＰ１は、コンタクトＣＮ
３、第１アルミニウム配線ＷＡ１３、コンタクトＣＮ４
を経由してＮＭＯＳトランジスタＮＭ２のドレイン領域
と、コンタクトＣＰ３，第１アルミニウム配線ＷＡ１
２，コンタクトＣＰ４を経由してＰＭＯＳトランジスタ
ＰＭ２のドレイン領域にそれぞれ接続される。また、ポ
リシリコンゲート配線ＷＰＶとＷＰＧはそれぞれ電源と
グランドに接続される。
ス領域はコンタクトＣＰ５を経由して電源第１アルミニ
ウム配線ＷＡＶ２に接続され、ＮＭＯＳトランジスタＮ
Ｍ２のソース領域はコンタクトＣＮ５を経由してグラン
ド第１アルミニウム配線ＷＡＧ２に接続される。さら
に、ポリシリコンゲート配線ＷＰ１は、コンタクトＣＮ
３、第１アルミニウム配線ＷＡ１３、コンタクトＣＮ４
を経由してＮＭＯＳトランジスタＮＭ２のドレイン領域
と、コンタクトＣＰ３，第１アルミニウム配線ＷＡ１
２，コンタクトＣＰ４を経由してＰＭＯＳトランジスタ
ＰＭ２のドレイン領域にそれぞれ接続される。また、ポ
リシリコンゲート配線ＷＰＶとＷＰＧはそれぞれ電源と
グランドに接続される。
【００１９】そして、入力ｉｎはポリシリコンゲート配
線ＷＰ１に対応し、出力ｏｕｔは第２アルミニウム配線
ＷＡ２１に対応し、電源ＶＤＤは電源第１アルミニウム
配線ＷＡＶ１，ＷＡＶ２とポリシリコンゲート配線ＷＰ
Ｖに対応し、グランドＶＳＳはグランド第１アルミニウ
ム配線ＷＡＧ１，ＷＡＧ２とポリシリコンゲート配線Ｗ
ＰＧに対応している。ここで、出力線が第２アルミニウ
ム配線であるため、入力信号線は第２アルミニウム配線
で必ず供給されることになり、図１（ｂ）に破線で示す
ように入力信号線ＷＡ２２を追加すると、スルーホール
ＴＨ２を経由して第１アルミニウム配線ＷＡ１７に接続
され、更に、コンタクトＣＰ３を経由してポリシリコン
ゲート電極ＷＰ１に接続される。
線ＷＰ１に対応し、出力ｏｕｔは第２アルミニウム配線
ＷＡ２１に対応し、電源ＶＤＤは電源第１アルミニウム
配線ＷＡＶ１，ＷＡＶ２とポリシリコンゲート配線ＷＰ
Ｖに対応し、グランドＶＳＳはグランド第１アルミニウ
ム配線ＷＡＧ１，ＷＡＧ２とポリシリコンゲート配線Ｗ
ＰＧに対応している。ここで、出力線が第２アルミニウ
ム配線であるため、入力信号線は第２アルミニウム配線
で必ず供給されることになり、図１（ｂ）に破線で示す
ように入力信号線ＷＡ２２を追加すると、スルーホール
ＴＨ２を経由して第１アルミニウム配線ＷＡ１７に接続
され、更に、コンタクトＣＰ３を経由してポリシリコン
ゲート電極ＷＰ１に接続される。
【００２０】この構成によれば、スルーホール開口部の
ドライエッチングにおいて電荷が発生し、この電荷がポ
リシリコンゲート電極のＷＰ１に蓄積されようとして
も、各オフトランジスタＰＭ２，ＮＭ２のドレイン領域
に寄生的に形成されるダイオードの特性により、ポリシ
リコンゲート電極ＷＰ１の電位がオフトランジスタＰＭ
２における寄生ダイオードの順方向電圧ＶFP以上（ＶWP
1 ≧ＶFP）の場合には、その寄生ダイオードによって電
荷が逃がされる。同様に、オフトランジスタＮＭ２の寄
生ダイオードの順方向電圧ＶFN以下（ＶWP1 ≦−ＶFN）
の場合にも、その寄生ダイオードによって電荷が逃がさ
れることになる。つまり、ポリシリコンゲート電極ＷＰ
１の電位がＶFPからＶFNまで（約±１Ｖ以内）に抑えら
れるので、ゲート酸化膜ＧOXに印加される電界は非常に
軽減され、その劣化や破壊が防止され、半導体集積回路
装置の歩留りが改善できることになる。なお、電源が印
加された状態では、オフトランジスタＰＭ２，ＮＭ２は
オフ状態であるため、見かけの上の負荷容量が増えたこ
とによる遅延時間の遅れ等が発生するが、正常動作に悪
影響を与えることはない。
ドライエッチングにおいて電荷が発生し、この電荷がポ
リシリコンゲート電極のＷＰ１に蓄積されようとして
も、各オフトランジスタＰＭ２，ＮＭ２のドレイン領域
に寄生的に形成されるダイオードの特性により、ポリシ
リコンゲート電極ＷＰ１の電位がオフトランジスタＰＭ
２における寄生ダイオードの順方向電圧ＶFP以上（ＶWP
1 ≧ＶFP）の場合には、その寄生ダイオードによって電
荷が逃がされる。同様に、オフトランジスタＮＭ２の寄
生ダイオードの順方向電圧ＶFN以下（ＶWP1 ≦−ＶFN）
の場合にも、その寄生ダイオードによって電荷が逃がさ
れることになる。つまり、ポリシリコンゲート電極ＷＰ
１の電位がＶFPからＶFNまで（約±１Ｖ以内）に抑えら
れるので、ゲート酸化膜ＧOXに印加される電界は非常に
軽減され、その劣化や破壊が防止され、半導体集積回路
装置の歩留りが改善できることになる。なお、電源が印
加された状態では、オフトランジスタＰＭ２，ＮＭ２は
オフ状態であるため、見かけの上の負荷容量が増えたこ
とによる遅延時間の遅れ等が発生するが、正常動作に悪
影響を与えることはない。
【００２１】図２（ａ）は、本発明の第２実施例の回路
図である。この実施例は、前記第１実施例におけるＮＭ
ＯＳオフトランジスタＮＭ２を省略し、ＰＭＯＳオフト
ランジスタＰＭ２のみを接続した例である。この回路の
レイアウトは、図１（ｂ）のＮ型拡散領域Ｎ２，グラン
ド第１アルミニウム配線ＷＡＧ２，コンタクトＣＮ３〜
ＣＮ５，第１アルミニウム配線ＷＡ１３を省略した構成
となる。したがって、この構成では、スルーホール開口
部のドライエッチング時に電荷が発生し、ポリシリコン
ゲート電極のＷＰ１に蓄積されようとしても、オフトラ
ンジスタＰＭ２のドレイン領域に寄生的にできるダイオ
ードの特性により、ポリシリコンゲート電極ＷＰ１の電
位が寄生ダイオードの順方向電圧ＶFP以上（ＶWP1 ≧Ｖ
FP）ならば、その寄生ダイオードによって電荷が逃がさ
れ、寄生ダイオードの逆方向（ブレークダウン）電圧Ｖ
BDP 以下（ＶWP1 ≦ＶBDP ）ならば、その寄生ダイオー
ドによって電荷が逃がされることになる。つまり、ポリ
シリコンゲート電極ＷＰ１の電位がＶFPからＶBDP （約
１Ｖから約−１０Ｖ〜−２０Ｖ以内）に抑えられるの
で、ゲート酸化膜ＧOXに印加される電界は非常に軽減さ
れ、劣化，破壊を防いで歩留りが改善できることにな
る。
図である。この実施例は、前記第１実施例におけるＮＭ
ＯＳオフトランジスタＮＭ２を省略し、ＰＭＯＳオフト
ランジスタＰＭ２のみを接続した例である。この回路の
レイアウトは、図１（ｂ）のＮ型拡散領域Ｎ２，グラン
ド第１アルミニウム配線ＷＡＧ２，コンタクトＣＮ３〜
ＣＮ５，第１アルミニウム配線ＷＡ１３を省略した構成
となる。したがって、この構成では、スルーホール開口
部のドライエッチング時に電荷が発生し、ポリシリコン
ゲート電極のＷＰ１に蓄積されようとしても、オフトラ
ンジスタＰＭ２のドレイン領域に寄生的にできるダイオ
ードの特性により、ポリシリコンゲート電極ＷＰ１の電
位が寄生ダイオードの順方向電圧ＶFP以上（ＶWP1 ≧Ｖ
FP）ならば、その寄生ダイオードによって電荷が逃がさ
れ、寄生ダイオードの逆方向（ブレークダウン）電圧Ｖ
BDP 以下（ＶWP1 ≦ＶBDP ）ならば、その寄生ダイオー
ドによって電荷が逃がされることになる。つまり、ポリ
シリコンゲート電極ＷＰ１の電位がＶFPからＶBDP （約
１Ｖから約−１０Ｖ〜−２０Ｖ以内）に抑えられるの
で、ゲート酸化膜ＧOXに印加される電界は非常に軽減さ
れ、劣化，破壊を防いで歩留りが改善できることにな
る。
【００２２】図２（ｂ）は本発明の第３実施例の回路図
である。この実施例は、前記第１実施例におけるＰＭＯ
ＳオフトランジスタＰＭ２を省略し、ＮＭＯＳオフトラ
ンジスタのみを接続した例である。この回路のレイアウ
トは、図１（ｂ）のＰ型拡散領域Ｐ２，電源第１アルミ
ニウム配線ＷＡＶ２，コンタクトＣＰ３〜ＣＰ５，第１
アルミニウム配線ＷＡ１２を省略した構成となる。この
構成によれば、スルーホール開口部のドライエッチング
時に電荷が発生し、ポリシリコンゲート電極のＷＰ１に
蓄積されようとしても、オフトランジスタＮＭ２のドレ
イン領域に寄生的にできるダイオードの特性により、ポ
リシリコンゲート電極ＷＰ１の電位が寄生ダイオードの
逆方向（ブレークダウン）電圧ＶBDN 以上（ＶWP1 ≧−
ＶBDN ）ならば、その寄生ダイオードによって電荷が逃
がされ、寄生ダイオードの順方向電圧ＶFN以下（ＶWP1
≦−ＶFN）ならば、その寄生ダイオードによって電荷が
逃がされることになる。つまり、ポリシリコンゲート電
極ＷＰ１の電位がＶBDN からＶFN（約２０Ｖ〜１０Ｖか
ら約−１Ｖ以内）に抑えられるので、ゲート酸化膜ＧOX
に印加される電界は非常に軽減され、劣化，破壊を防い
で歩留りが改善できることになる。
である。この実施例は、前記第１実施例におけるＰＭＯ
ＳオフトランジスタＰＭ２を省略し、ＮＭＯＳオフトラ
ンジスタのみを接続した例である。この回路のレイアウ
トは、図１（ｂ）のＰ型拡散領域Ｐ２，電源第１アルミ
ニウム配線ＷＡＶ２，コンタクトＣＰ３〜ＣＰ５，第１
アルミニウム配線ＷＡ１２を省略した構成となる。この
構成によれば、スルーホール開口部のドライエッチング
時に電荷が発生し、ポリシリコンゲート電極のＷＰ１に
蓄積されようとしても、オフトランジスタＮＭ２のドレ
イン領域に寄生的にできるダイオードの特性により、ポ
リシリコンゲート電極ＷＰ１の電位が寄生ダイオードの
逆方向（ブレークダウン）電圧ＶBDN 以上（ＶWP1 ≧−
ＶBDN ）ならば、その寄生ダイオードによって電荷が逃
がされ、寄生ダイオードの順方向電圧ＶFN以下（ＶWP1
≦−ＶFN）ならば、その寄生ダイオードによって電荷が
逃がされることになる。つまり、ポリシリコンゲート電
極ＷＰ１の電位がＶBDN からＶFN（約２０Ｖ〜１０Ｖか
ら約−１Ｖ以内）に抑えられるので、ゲート酸化膜ＧOX
に印加される電界は非常に軽減され、劣化，破壊を防い
で歩留りが改善できることになる。
【００２３】図３（ａ）は本発明の第４実施例の回路図
である。この実施例は第１実施例の各オフトランジスタ
ＰＭ２，ＮＭ２をそれぞれダイオードＤＰ１，ＤＮ１に
置き換えた構成である。また、この回路の多層金属配線
構造のレイアウトを図３（ｂ）に示している。なお、こ
こでは２層アルミニウム配線構造である。即ち、Ｎ型基
板Ｎsub 上にＰ型拡散領域Ｐ１，Ｐ３が形成され、Ｐ型
ウェルＰwell上にＮ型拡散領域Ｎ１，Ｎ３が形成され
る。そして、Ｐ型拡散領域Ｐ１およびＮ型拡散領域Ｎ１
を横切るポリシリコンゲート電極ＷＰ１でＰＭＯＳトラ
ンジスタＰＭ１とＮＭＯＳトランジスタＮＭ１が形成さ
れ、Ｎ型基板Ｎsub をカソード電極、Ｐ型拡散領域Ｐ３
をアノード電極とした寄生ダイオードＤＰ１と、Ｐ型ウ
ェルＰsub をアノード電極、Ｎ型拡散領域Ｎ３をカソー
ド電極とした寄生ダイオードＤＮ１とが形成される。
である。この実施例は第１実施例の各オフトランジスタ
ＰＭ２，ＮＭ２をそれぞれダイオードＤＰ１，ＤＮ１に
置き換えた構成である。また、この回路の多層金属配線
構造のレイアウトを図３（ｂ）に示している。なお、こ
こでは２層アルミニウム配線構造である。即ち、Ｎ型基
板Ｎsub 上にＰ型拡散領域Ｐ１，Ｐ３が形成され、Ｐ型
ウェルＰwell上にＮ型拡散領域Ｎ１，Ｎ３が形成され
る。そして、Ｐ型拡散領域Ｐ１およびＮ型拡散領域Ｎ１
を横切るポリシリコンゲート電極ＷＰ１でＰＭＯＳトラ
ンジスタＰＭ１とＮＭＯＳトランジスタＮＭ１が形成さ
れ、Ｎ型基板Ｎsub をカソード電極、Ｐ型拡散領域Ｐ３
をアノード電極とした寄生ダイオードＤＰ１と、Ｐ型ウ
ェルＰsub をアノード電極、Ｎ型拡散領域Ｎ３をカソー
ド電極とした寄生ダイオードＤＮ１とが形成される。
【００２４】その上で、ＰＭＯＳトランジスタＰＭ１の
ソース領域にはコンタクトＣＰ２を経由して電源第１ア
ルミニウム配線ＷＡＶ１が接続され、ＮＭＯＳトランジ
スタＮＭ１のソース領域にはコンタクトＣＮ２を経由し
てグランド第１アルミニウム配線ＷＡＧ１が接続され、
ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮ
Ｍ１の各ドレイン領域にはそれぞれコンタクトＣＰ１，
ＣＮ１を経由して第１アルミニウム配線ＷＡ１１が接続
され、第１アルミニウム配線ＷＡ１１にはスルーホール
ＴＨ１を経由して第２アルミニウム配線ＷＡ２１が接続
される。さらに、ポリシリコンゲート配線ＷＰ１は、コ
ンタクトＣＮ３，第１アルミニウム配線ＷＡ１５，コン
タクトＣＮ６を経由してダイオードＤＮ１のカソード領
域に接続され、コンタクトＣＰ３，第１アルミニウム配
線ＷＡ１４，コンタクトＣＰ６を経由してダイオードＤ
Ｐ１のアノード領域に接続される。
ソース領域にはコンタクトＣＰ２を経由して電源第１ア
ルミニウム配線ＷＡＶ１が接続され、ＮＭＯＳトランジ
スタＮＭ１のソース領域にはコンタクトＣＮ２を経由し
てグランド第１アルミニウム配線ＷＡＧ１が接続され、
ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮ
Ｍ１の各ドレイン領域にはそれぞれコンタクトＣＰ１，
ＣＮ１を経由して第１アルミニウム配線ＷＡ１１が接続
され、第１アルミニウム配線ＷＡ１１にはスルーホール
ＴＨ１を経由して第２アルミニウム配線ＷＡ２１が接続
される。さらに、ポリシリコンゲート配線ＷＰ１は、コ
ンタクトＣＮ３，第１アルミニウム配線ＷＡ１５，コン
タクトＣＮ６を経由してダイオードＤＮ１のカソード領
域に接続され、コンタクトＣＰ３，第１アルミニウム配
線ＷＡ１４，コンタクトＣＰ６を経由してダイオードＤ
Ｐ１のアノード領域に接続される。
【００２５】なお、Ｎ型基板Ｎsub は電源ＶＤＤに接続
され、Ｐ型ウェルＰwellはグランドＶＳＳに接続されて
いるのが一般的である。ここで、入力ｉｎはポリシリコ
ンゲート配線ＷＰ１に対応し、出力ｏｕｔは第２アルミ
ニウム配線ＷＡ２１に対応する。また、図３（ｂ）に破
線で示すように入力信号線ＷＡ２２を追加するときに
は、スルーホールＴＨ２を経由して第１アルミニウム配
線ＷＡ１７に接続され、更に、コンタクトＣＰ３を経由
してポリシリコンゲート電極ＷＰ１に接続される。した
がって、この構成によれば、前記第１実施例から第３実
施例の場合と同様に、ダイオードＤＰ１，ＤＮ１の作用
により、スルーホール開口部のドライエッチングにおけ
る電荷を逃がし、ゲート酸化膜Ｇoxを保護し、歩留りが
改善できることになる。
され、Ｐ型ウェルＰwellはグランドＶＳＳに接続されて
いるのが一般的である。ここで、入力ｉｎはポリシリコ
ンゲート配線ＷＰ１に対応し、出力ｏｕｔは第２アルミ
ニウム配線ＷＡ２１に対応する。また、図３（ｂ）に破
線で示すように入力信号線ＷＡ２２を追加するときに
は、スルーホールＴＨ２を経由して第１アルミニウム配
線ＷＡ１７に接続され、更に、コンタクトＣＰ３を経由
してポリシリコンゲート電極ＷＰ１に接続される。した
がって、この構成によれば、前記第１実施例から第３実
施例の場合と同様に、ダイオードＤＰ１，ＤＮ１の作用
により、スルーホール開口部のドライエッチングにおけ
る電荷を逃がし、ゲート酸化膜Ｇoxを保護し、歩留りが
改善できることになる。
【００２６】図４は本発明の第５実施例を示しており、
本発明をセンスアンプ回路に適用した回路図である。図
４（ａ）は本発明の回路図、図４（ｂ）は従来の回路図
であり、いずれもＭＯＳトランジスタＮＭ３とＮＭ４を
駆動トランジスタとし、ＮＭ５を定電流源とし、ＰＭ１
とＰＭ２を負荷としてセンスアンプを構成している。そ
して、本発明の回路では、各ＭＯＳトランジスタＰＭ
３，ＰＭ４，およびＮＭ３〜ＮＭ５のゲート電極にそれ
ぞれダイオードＤＰ３，ＤＰ４，ＤＮ３〜ＤＮ５を付加
している。これらのダイオードのうち、ダイオードＤＰ
３，ＤＰ４は前記した第４実施例と同じくＮ型基板Ｎsu
b をカソード電極とし、Ｐ型拡散領域をアノード電極と
した寄生ダイオードであり、ダイオードＤＮ３〜ＤＮ５
はＰ型基板Ｐsub をアノード電極とし、Ｎ型拡散領域を
カノード電極とした寄生ダイオードである。
本発明をセンスアンプ回路に適用した回路図である。図
４（ａ）は本発明の回路図、図４（ｂ）は従来の回路図
であり、いずれもＭＯＳトランジスタＮＭ３とＮＭ４を
駆動トランジスタとし、ＮＭ５を定電流源とし、ＰＭ１
とＰＭ２を負荷としてセンスアンプを構成している。そ
して、本発明の回路では、各ＭＯＳトランジスタＰＭ
３，ＰＭ４，およびＮＭ３〜ＮＭ５のゲート電極にそれ
ぞれダイオードＤＰ３，ＤＰ４，ＤＮ３〜ＤＮ５を付加
している。これらのダイオードのうち、ダイオードＤＰ
３，ＤＰ４は前記した第４実施例と同じくＮ型基板Ｎsu
b をカソード電極とし、Ｐ型拡散領域をアノード電極と
した寄生ダイオードであり、ダイオードＤＮ３〜ＤＮ５
はＰ型基板Ｐsub をアノード電極とし、Ｎ型拡散領域を
カノード電極とした寄生ダイオードである。
【００２７】この構成によれば、前記各実施例と同様
に、寄生ダイオードによって各ＭＯＳトランジスタのゲ
ート酸化膜を、スルーホール開口部のドライエッチング
時に発生する電荷から保護することができる。そして、
この実施例の回路の場合には、ゲート酸化膜を保護する
ことで、対となるＭＯＳトランジスタＰＭ３とＰＭ４、
およびＮＭ３とＮＭ４のしきい値電圧ＶT の微小なずれ
を数十ｍＶから数ｍＶ程度に低減できるので、歩留りが
改善できることになる。
に、寄生ダイオードによって各ＭＯＳトランジスタのゲ
ート酸化膜を、スルーホール開口部のドライエッチング
時に発生する電荷から保護することができる。そして、
この実施例の回路の場合には、ゲート酸化膜を保護する
ことで、対となるＭＯＳトランジスタＰＭ３とＰＭ４、
およびＮＭ３とＮＭ４のしきい値電圧ＶT の微小なずれ
を数十ｍＶから数ｍＶ程度に低減できるので、歩留りが
改善できることになる。
【００２８】なお、前記実施例におけるゲート電極とオ
フトランジスタのドレイン領域，ダイオードのアノード
電極，またはカソード電極との接続は、いずれもコンタ
クトＣ１，第１アルミニウム配線ＷＡ１６，コンタクト
Ｃ２を経由した構成とされているが、直接ダイレクトコ
ンタクトを利用した接続構造としてもよい。また、前記
各実施例は２層金属配線構造の半導体集積回路装置に本
発明を適用した例を示しているが、３層以上の金属配線
構造の半導体集積回路装置についても、第ｎアルミニウ
ム配線と第ｎ＋１アルミニウム配線とを接続する第ｎス
ルーホール開口部のドライエッチング時に発生する電荷
の影響についても同様に適用できる。
フトランジスタのドレイン領域，ダイオードのアノード
電極，またはカソード電極との接続は、いずれもコンタ
クトＣ１，第１アルミニウム配線ＷＡ１６，コンタクト
Ｃ２を経由した構成とされているが、直接ダイレクトコ
ンタクトを利用した接続構造としてもよい。また、前記
各実施例は２層金属配線構造の半導体集積回路装置に本
発明を適用した例を示しているが、３層以上の金属配線
構造の半導体集積回路装置についても、第ｎアルミニウ
ム配線と第ｎ＋１アルミニウム配線とを接続する第ｎス
ルーホール開口部のドライエッチング時に発生する電荷
の影響についても同様に適用できる。
【００２９】
【発明の効果】以上説明したように、本発明の半導体集
積回路装置は、薄いゲート絶縁膜上に形成されたＭＯＳ
トランジスタのゲート電極は半導体基板上に延設され、
このゲート電極に沿って配設されたＰＭＯＳトランジス
タとＮＭＯＳトランジスタとでＣＭＯＳインバータが構
成され、かつ前記ゲート電極がこのＣＭＯＳインバータ
からさらに延長された平面レイアウト上の最短の位置に
おいて、前記ゲート電極と電源および接地の少なくとも
一方との間に接続されるオフトランジスタを配置してい
るので、配線層の開口形成時に生じてゲート電極に伝達
されてくる電荷をオフトランジスタに寄生するダイオー
ドにより電源または接地に逃がすことが可能となり、薄
いゲート絶縁膜の破壊を防止し、或いはゲートへの影響
を防止し、ゲートリーク電流の低減やＭＯＳトランジス
タのしきい値電圧のずれの低減およびオフセット電圧の
低減等を図ることができ、歩留りを改善することができ
る効果がある。また、オフトランジスタをゲート電極が
延長される平面レイアウト上の最短の位置に配置してい
るので、ゲート電極の電荷を最短の距離で逃がすことが
でき、ゲート絶縁膜の破壊を確実に防止でき、しかもレ
イアウト面積の増加を確実に抑制することができる。特
に、ゲート電極とオフトランジスタのドレイン電極と
は、多層配線構造の素子形成面に近い方から第１層目の
金属配線で接続することで、多層配線構造の製造工程に
おいて生じる電荷からゲート絶縁膜を保護し、その破壊
や影響を確実に防止することが可能となる。また、本発
明は、ゲート電極と電源および接地の少なくとも一方と
の間にダイオードを逆バイアス状態に介挿接続した構成
とすることで、このダイオードにより電荷を逃がすこと
ができ、前記したようにＭＯＳトランジスタの特性や歩
留りを改善することができる効果がある。
積回路装置は、薄いゲート絶縁膜上に形成されたＭＯＳ
トランジスタのゲート電極は半導体基板上に延設され、
このゲート電極に沿って配設されたＰＭＯＳトランジス
タとＮＭＯＳトランジスタとでＣＭＯＳインバータが構
成され、かつ前記ゲート電極がこのＣＭＯＳインバータ
からさらに延長された平面レイアウト上の最短の位置に
おいて、前記ゲート電極と電源および接地の少なくとも
一方との間に接続されるオフトランジスタを配置してい
るので、配線層の開口形成時に生じてゲート電極に伝達
されてくる電荷をオフトランジスタに寄生するダイオー
ドにより電源または接地に逃がすことが可能となり、薄
いゲート絶縁膜の破壊を防止し、或いはゲートへの影響
を防止し、ゲートリーク電流の低減やＭＯＳトランジス
タのしきい値電圧のずれの低減およびオフセット電圧の
低減等を図ることができ、歩留りを改善することができ
る効果がある。また、オフトランジスタをゲート電極が
延長される平面レイアウト上の最短の位置に配置してい
るので、ゲート電極の電荷を最短の距離で逃がすことが
でき、ゲート絶縁膜の破壊を確実に防止でき、しかもレ
イアウト面積の増加を確実に抑制することができる。特
に、ゲート電極とオフトランジスタのドレイン電極と
は、多層配線構造の素子形成面に近い方から第１層目の
金属配線で接続することで、多層配線構造の製造工程に
おいて生じる電荷からゲート絶縁膜を保護し、その破壊
や影響を確実に防止することが可能となる。また、本発
明は、ゲート電極と電源および接地の少なくとも一方と
の間にダイオードを逆バイアス状態に介挿接続した構成
とすることで、このダイオードにより電荷を逃がすこと
ができ、前記したようにＭＯＳトランジスタの特性や歩
留りを改善することができる効果がある。
【図１】本発明の第１実施例の回路図とそのレイアウト
図である。
図である。
【図２】本発明の第２実施例と第３実施例の各回路図で
ある。
ある。
【図３】本発明の第４実施例の回路図とそのレイアウト
図である。
図である。
【図４】本発明の第５実施例の回路図と、これに対応す
る従来の回路図である。
る従来の回路図である。
【図５】従来のインバータ回路とそのレイアウト図であ
る。
る。
【図６】ゲート絶縁膜の破壊のメカニズムを説明するた
めの概略断面図である。
めの概略断面図である。
【図７】従来提案されているゲート絶縁膜の破壊対策を
施した回路のレイアウト図である。
施した回路のレイアウト図である。
【図８】ダイオードの特性を示す図である。
ＰＭ１ ＰＭＯＳトランジスタ ＮＭ１ ＮＭＯＳトランジスタ ＰＭ２ ＰＭＯＳオフトランジスタ ＮＭ２ ＮＭＯＳオフトランジスタ ＷＰ１ ゲート電極（ポリシリコン） ＤＰ１，ＤＮ１ ダイオード
Claims (6)
- 【請求項１】 薄いゲート絶縁膜上に形成されたゲート
電極を有し、このゲート電極が多層配線構造の上層配線
に層間絶縁膜の開口を介して接続されるＭＯＳトランジ
スタを備える半導体集積回路装置において、前記ＭＯＳ
トランジスタは半導体基板上に延設された前記ゲート電
極に沿って配設されたＰＭＯＳトランジスタとＮＭＯＳ
トランジスタとでＣＭＯＳインバータが構成され、かつ
前記ゲート電極がこのＣＭＯＳインバータからさらに延
長された平面レイアウト上の最短の位置において、前記
ゲート電極と電源および接地の少なくとも一方との間に
接続されるオフトランジスタを配置したことを特徴とす
る半導体集積回路装置。 - 【請求項２】 オフトランジスタをゲート電極と電源お
よび接地のそれぞれの間に接続してなる請求項１の半導
体集積回路装置。 - 【請求項３】 オフトランジスタをゲート電極と電源ま
たは接地のいずれか一方との間に接続してなる請求項１
の半導体集積回路装置。 - 【請求項４】 オフトランジスタは電源にゲート電極と
ソース電極を接続し、かつドレイン電極をＭＯＳトラン
ジスタのゲート電極に接続したＰＭＯＳトランジスタ、
または接地にゲート電極とソース電極を接続し、かつド
レイン電極をＭＯＳトランジスタのゲート電極に接続し
たＮＭＯＳトランジスタである請求項１ないし３のいず
れかの半導体集積回路装置。 - 【請求項５】 ＭＯＳトランジスタのゲート電極とオフ
トランジスタのドレイン電極とを、多層配線構造の素子
形成面に近い方から第１層目の金属配線で接続してなる
請求項４の半導体集積回路装置。 - 【請求項６】 薄いゲート絶縁膜上に形成されたゲート
電極を有し、このゲート電極が多層配線構造の上層配線
に層間絶縁膜の開口を介して接続されるＭＯＳトランジ
スタを備える半導体集積回路装置において、前記ＭＯＳ
トランジスタは半導体基板上に延設された前記ゲート電
極に沿って配設されたＰＭＯＳトランジスタとＮＭＯＳ
トランジスタとでＣＭＯＳインバータが構成され、かつ
前記ゲート電極がこのＣＭＯＳインバータからさらに延
長された平面レイアウト上の最短の位置において前記ゲ
ート電極と電源および接地の少なくとも一方との間に逆
バイアス状態で接続されるダイオードを配置したことを
特徴とする半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5323340A JP2570609B2 (ja) | 1993-11-30 | 1993-11-30 | 半導体集積回路装置 |
| US08/350,081 US5517050A (en) | 1993-11-30 | 1994-11-29 | Semiconductor integrated circuit device having component transistor with protected gate electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5323340A JP2570609B2 (ja) | 1993-11-30 | 1993-11-30 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07153846A JPH07153846A (ja) | 1995-06-16 |
| JP2570609B2 true JP2570609B2 (ja) | 1997-01-08 |
Family
ID=18153713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5323340A Expired - Lifetime JP2570609B2 (ja) | 1993-11-30 | 1993-11-30 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5517050A (ja) |
| JP (1) | JP2570609B2 (ja) |
Families Citing this family (2)
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|---|---|---|---|---|
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| US10930646B2 (en) * | 2017-06-15 | 2021-02-23 | Zero-Error Systems Pte Ltd | Circuit and method of forming the same |
Family Cites Families (7)
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|---|---|---|---|---|
| JPH077826B2 (ja) * | 1983-08-25 | 1995-01-30 | 忠弘 大見 | 半導体集積回路 |
| JPS6164151A (ja) * | 1984-09-05 | 1986-04-02 | Nec Corp | 入力保護回路 |
| JPH0278230A (ja) * | 1988-09-14 | 1990-03-19 | Hitachi Ltd | 半導体集積回路装置 |
| JP2892754B2 (ja) * | 1989-03-15 | 1999-05-17 | 松下電器産業株式会社 | サージ保護装置 |
| JPH03105967A (ja) * | 1989-09-19 | 1991-05-02 | Nec Corp | 半導体装置の入出力保護回路 |
| JPH03169072A (ja) * | 1989-11-28 | 1991-07-22 | Nec Corp | 半導体装置の製造方法 |
| JP2894391B2 (ja) * | 1991-09-20 | 1999-05-24 | 三菱電機株式会社 | 薄膜トランジスタおよびその製造方法 |
-
1993
- 1993-11-30 JP JP5323340A patent/JP2570609B2/ja not_active Expired - Lifetime
-
1994
- 1994-11-29 US US08/350,081 patent/US5517050A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07153846A (ja) | 1995-06-16 |
| US5517050A (en) | 1996-05-14 |
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