JPS6164151A - 入力保護回路 - Google Patents
入力保護回路Info
- Publication number
- JPS6164151A JPS6164151A JP59185910A JP18591084A JPS6164151A JP S6164151 A JPS6164151 A JP S6164151A JP 59185910 A JP59185910 A JP 59185910A JP 18591084 A JP18591084 A JP 18591084A JP S6164151 A JPS6164151 A JP S6164151A
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- JP
- Japan
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- input
- transistor
- diode
- resistor
- time constant
- Prior art date
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- Pending
Links
- 230000001681 protective effect Effects 0.000 title abstract 2
- 239000003990 capacitor Substances 0.000 claims abstract description 11
- 230000001052 transient effect Effects 0.000 abstract description 7
- 230000000295 complement effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000012423 maintenance Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
不発明は、巣槓回路（以下、ＩＣという）、とくに柘＠
型ＭＯ８ＴＣの入力保護抵抗に関するものである。
型ＭＯ８ＴＣの入力保護抵抗に関するものである。
（従来の技術）
従来の相補型ＭＯ８ＩＣの入力保護抵抗は、第２図に示
すように、入力端チェに入力保護抵抗１を接続し、この
入力＆ｆｆｌ抵抗１の他端に２および３は入力保護ダイ
オード２および３とＰチャネルＭＯ８）ランジスタ４の
ゲートならびにＮチャネルＭＯＳトランジスタ５のゲー
トを接続している。
すように、入力端チェに入力保護抵抗１を接続し、この
入力＆ｆｆｌ抵抗１の他端に２および３は入力保護ダイ
オード２および３とＰチャネルＭＯ８）ランジスタ４の
ゲートならびにＮチャネルＭＯＳトランジスタ５のゲー
トを接続している。
入力保線ダイオード２および３は電源の＋側（ＶＤＤ）
に接続された端子りと電源の一側（Ｖｓｓ）に接続され
た端子Ｓとの閾に直列に接続されている０ 入力端チェに印加される電圧ＶＩは、通常、電源電圧の
範囲内であるので■Ｓ８く■ＩくｖＤＤである。入力端
チェに過電圧が印加されると、この過電圧が＋側の場合
はダイオード２、−側の場合はダイオード３が導通して
ＭＯＳ）ランジスタ４゜５のゲートに印加される電圧を
フラングし、ＭＯＳトランジスタ４．５を保護する。こ
のとき、ダイオード２．３に流れる１！流は入力保護抵
抗ｌによシ制限される。このような動作によシラ、テア
ラグおよび静を破壊からＭＯＳ）ランジスタ４および５
を保護している。
に接続された端子りと電源の一側（Ｖｓｓ）に接続され
た端子Ｓとの閾に直列に接続されている０ 入力端チェに印加される電圧ＶＩは、通常、電源電圧の
範囲内であるので■Ｓ８く■ＩくｖＤＤである。入力端
チェに過電圧が印加されると、この過電圧が＋側の場合
はダイオード２、−側の場合はダイオード３が導通して
ＭＯＳ）ランジスタ４゜５のゲートに印加される電圧を
フラングし、ＭＯＳトランジスタ４．５を保護する。こ
のとき、ダイオード２．３に流れる１！流は入力保護抵
抗ｌによシ制限される。このような動作によシラ、テア
ラグおよび静を破壊からＭＯＳ）ランジスタ４および５
を保護している。
（発明が解決しようとする問題点）
かかる入力保護回路の過渡応答を考えると、等価的にダ
イオード２および３の接合容量ｌＭＯＳトランジスタ４
および５のゲート容量が存在しており、このため入力保
護回路１とこれら容量とが時定数回路を形成しているの
で、入力端子■から出力部０への伝達遅延時間が大きく
なるという欠点を有し、でいた。
イオード２および３の接合容量ｌＭＯＳトランジスタ４
および５のゲート容量が存在しており、このため入力保
護回路１とこれら容量とが時定数回路を形成しているの
で、入力端子■から出力部０への伝達遅延時間が大きく
なるという欠点を有し、でいた。
本発明の目的は、これらの欠点を除去し、従来よシ過渡
応答特性が良好な入力部６回路を与えることである。
応答特性が良好な入力部６回路を与えることである。
（問題点を解決するための＋段）
本発明は、正側および負側の電源端子間に直列に接続さ
れた２つのダイオードと、これら２つのダイオードの接
続点と入力端子間に接続された抵抗とコンデンサとの並
列回路と、ダイオードの接続部に接続された出力部とを
有する部長回路を得、この保護回路の出力部はＭＯＳト
ランジスタのゲート電極に接続される。
れた２つのダイオードと、これら２つのダイオードの接
続点と入力端子間に接続された抵抗とコンデンサとの並
列回路と、ダイオードの接続部に接続された出力部とを
有する部長回路を得、この保護回路の出力部はＭＯＳト
ランジスタのゲート電極に接続される。
（実施例）
以下、図面を参照して本発明をよシ詳細に説明する０
第１図は、本発明の一実施例を示す回路図で、Ｐチャネ
ルＭＯ８）ランジスタ４とＮチャネルＭＯＳ）ランジス
タ５は、相補型インバータ回路を構成し、これらトラン
ジスタ４とトランジスタ５のゲートはダイオード２を介
して電源の＋側ＤＫ接続されるとともにダイオード３を
介して電源の一側ＳＩＣ接続されている。入力端チェへ
の入力は並列に接続された抵抗ｌとコンデンサ６を介し
てトランジスタ４とトランジスタ５とのゲート電極へ伝
達されこれらトランジスタ４と５とのドレイン共通接続
部に接続された出力部０から出力される。
ルＭＯ８）ランジスタ４とＮチャネルＭＯＳ）ランジス
タ５は、相補型インバータ回路を構成し、これらトラン
ジスタ４とトランジスタ５のゲートはダイオード２を介
して電源の＋側ＤＫ接続されるとともにダイオード３を
介して電源の一側ＳＩＣ接続されている。入力端チェへ
の入力は並列に接続された抵抗ｌとコンデンサ６を介し
てトランジスタ４とトランジスタ５とのゲート電極へ伝
達されこれらトランジスタ４と５とのドレイン共通接続
部に接続された出力部０から出力される。
入力端チェに加わる入力信号の電圧が電源の＋側および
一側の電圧Ｖｌｉ１１および”ＤＤＫ比してＶｓｓくＶ
ｒくＶＤｎの範囲であれば、ダイオード２およびダイオ
ード３は遮断状態であるから、抵抗１とコンデンサ６と
の並列回路を介して相補型インバータのゲート共通接続
部へ伝達される。このときの過渡応答を考えると並列に
接続された抵抗ｌとコンデンサ６とにより、この並列回
路のインピーダンスが下がるためにダイオード１および
ダイオード３の接合容量、ＭＯＳ）ランジスタ４および
５のゲート容量によシ形成される時定数回路の時定数は
小さくなる。
一側の電圧Ｖｌｉ１１および”ＤＤＫ比してＶｓｓくＶ
ｒくＶＤｎの範囲であれば、ダイオード２およびダイオ
ード３は遮断状態であるから、抵抗１とコンデンサ６と
の並列回路を介して相補型インバータのゲート共通接続
部へ伝達される。このときの過渡応答を考えると並列に
接続された抵抗ｌとコンデンサ６とにより、この並列回
路のインピーダンスが下がるためにダイオード１および
ダイオード３の接合容量、ＭＯＳ）ランジスタ４および
５のゲート容量によシ形成される時定数回路の時定数は
小さくなる。
入力端チェに正の過電圧が印加されたときダイオード２
が導通状態となり、ＭＯＳ）ランジスタ４および５のゲ
ートに加わる電圧をフラングする。
が導通状態となり、ＭＯＳ）ランジスタ４および５のゲ
ートに加わる電圧をフラングする。
ダイオード２０電流は抵抗１とコンデンサ６の合成イン
ピーダンスで決まるが直流狽域では抵抗１のみで制限さ
れる。負の過電圧紬□加の場合は、上記と同様に、ダイ
オード３が導通状態、となってＭＯＳ ）ランジスタ４
および５のゲートに加わる電圧をフラングする。
ピーダンスで決まるが直流狽域では抵抗１のみで制限さ
れる。負の過電圧紬□加の場合は、上記と同様に、ダイ
オード３が導通状態、となってＭＯＳ ）ランジスタ４
および５のゲートに加わる電圧をフラングする。
（発明の効果）
以上のように、構成された入力保護回路においては、従
来型の入力保検に比して、入力保護抵抗と内部コンデン
サとによシ、入力部の時定数が小ざくなるために、過渡
応答特性が改善され伝達遅延時間が短かくなる。また、
立上り時間、立下り時間も改善される。保捗機能として
は、＠流的にはコンデンサのない場合と全く同じであり
、過渡的にもコンデンサの容量はきわめて小さくて良い
ので、外部雑音などによる過電圧に対しては十分インピ
ーダンスが大きく、問題ない。
来型の入力保検に比して、入力保護抵抗と内部コンデン
サとによシ、入力部の時定数が小ざくなるために、過渡
応答特性が改善され伝達遅延時間が短かくなる。また、
立上り時間、立下り時間も改善される。保捗機能として
は、＠流的にはコンデンサのない場合と全く同じであり
、過渡的にもコンデンサの容量はきわめて小さくて良い
ので、外部雑音などによる過電圧に対しては十分インピ
ーダンスが大きく、問題ない。
第１図は、本発明による一実施例を示す入力保護回路の
回路図で、第２図は従来の入力保護回路の回路図である
。 １・・・・・・抵抗、２．３・・・・・・ダイオード、
４・・・・・Ｐチャネル間０８トランジスタ、５・・・
・・・ＮチャネルＭＯＳトランジスタ ゛＼二−ゴ
回路図で、第２図は従来の入力保護回路の回路図である
。 １・・・・・・抵抗、２．３・・・・・・ダイオード、
４・・・・・Ｐチャネル間０８トランジスタ、５・・・
・・・ＮチャネルＭＯＳトランジスタ ゛＼二−ゴ
Claims (1)
- 電源端子間に直列に接続された２つの保護用ダイオー
ドと、前記２つのダイオードの接続部と入力端子間に接
続された抵抗とコンデンサとの並列回路と、前記２つの
ダイオードの接続部に接続された出力端子とを有するこ
とを特徴とする入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59185910A JPS6164151A (ja) | 1984-09-05 | 1984-09-05 | 入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59185910A JPS6164151A (ja) | 1984-09-05 | 1984-09-05 | 入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6164151A true JPS6164151A (ja) | 1986-04-02 |
Family
ID=16179016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59185910A Pending JPS6164151A (ja) | 1984-09-05 | 1984-09-05 | 入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6164151A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07153846A (ja) * | 1993-11-30 | 1995-06-16 | Nec Corp | 半導体集積回路装置 |
-
1984
- 1984-09-05 JP JP59185910A patent/JPS6164151A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07153846A (ja) * | 1993-11-30 | 1995-06-16 | Nec Corp | 半導体集積回路装置 |
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