JPS6395667A - 入力保護装置 - Google Patents
入力保護装置Info
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- JPS6395667A JPS6395667A JP61241606A JP24160686A JPS6395667A JP S6395667 A JPS6395667 A JP S6395667A JP 61241606 A JP61241606 A JP 61241606A JP 24160686 A JP24160686 A JP 24160686A JP S6395667 A JPS6395667 A JP S6395667A
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- Japan
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- input
- resistor
- diode
- potential
- diodes
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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- Computer Hardware Design (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタ集積回路（以下、ＭＯＳ
ＩＣという）の入力保護回路に関する。
ＩＣという）の入力保護回路に関する。
ＭＯＳ ＩＣにおいては、数１００〜数１００ＯＡの
極めて薄いシリコン酸化膜をゲート絶縁膜として使用す
るため、入力回路にはこのゲート酸化膜を外部からの静
電気から保護するための保護回路かられている入力保護
回路の等価回路であり、電源端子１３．１４間に直列に
接続されたＰチャンネルＦＥＴｌ０とＮチャンネルＦＥ
ＴＩＩ とのゲートは共通に接続されて抵抗６を介し
て入力端子１２に接続されている。共通ゲートと電源端
子１３間にはダイオード４が、又共通ゲートと電源端子
１４間にはダイオード５がそれぞれ逆バイアス状態にｊ
！Ｍ続されている。第６図はその入力保護回路部の断面
構造図でるる。Ｎ型基板１５上に絶縁膜１７を介してポ
リシリコンの抵抗６が形成されてお９゜Ｎ型基板１５に
はＰ＋型のダイオード４が、又Ｎ型基板１５中のＰワエ
ル１６にはＮ 型のダイオ−°ド５が形成されている。
極めて薄いシリコン酸化膜をゲート絶縁膜として使用す
るため、入力回路にはこのゲート酸化膜を外部からの静
電気から保護するための保護回路かられている入力保護
回路の等価回路であり、電源端子１３．１４間に直列に
接続されたＰチャンネルＦＥＴｌ０とＮチャンネルＦＥ
ＴＩＩ とのゲートは共通に接続されて抵抗６を介し
て入力端子１２に接続されている。共通ゲートと電源端
子１３間にはダイオード４が、又共通ゲートと電源端子
１４間にはダイオード５がそれぞれ逆バイアス状態にｊ
！Ｍ続されている。第６図はその入力保護回路部の断面
構造図でるる。Ｎ型基板１５上に絶縁膜１７を介してポ
リシリコンの抵抗６が形成されてお９゜Ｎ型基板１５に
はＰ＋型のダイオード４が、又Ｎ型基板１５中のＰワエ
ル１６にはＮ 型のダイオ−°ド５が形成されている。
従来の入力保護回路は、第５図に示すように、抵抗６の
ゲート側端子と’を源”ＤＤおよびＶＢ２間にそれぞれ
ダイオード４．５が形成されているので、外部から入力
端子１２に静電気等のサージ電圧が加わった場合、抵抗
６を介して電源へ電荷を逃がすことによ、り、ＭＯＳ）
ランジスタのゲートに加わる電圧を低減している。この
構成の入力保護回路においては、抵抗６の抵抗値をより
大きくすることによシ静電耐圧は向上するが、集積回路
の動作上の遅延を伴なうため一般に１〜ｌ０Ｋ（ｚの抵
抗が用いられている。また保護ダイオード４．。
ゲート側端子と’を源”ＤＤおよびＶＢ２間にそれぞれ
ダイオード４．５が形成されているので、外部から入力
端子１２に静電気等のサージ電圧が加わった場合、抵抗
６を介して電源へ電荷を逃がすことによ、り、ＭＯＳ）
ランジスタのゲートに加わる電圧を低減している。この
構成の入力保護回路においては、抵抗６の抵抗値をより
大きくすることによシ静電耐圧は向上するが、集積回路
の動作上の遅延を伴なうため一般に１〜ｌ０Ｋ（ｚの抵
抗が用いられている。また保護ダイオード４．。
５に寄生抵抗がなければゲートに加わる電圧は、ダイオ
ード４，５の順方向立上り電圧あるいは、逆方向降伏電
圧以上に上がらないが、実際には、寄生抵抗を伴なうた
め、入力に印加される電圧にほぼ比例してゲート電圧が
上昇し、ついにはゲート酸化膜が破壊されてしまう欠点
がある。
ード４，５の順方向立上り電圧あるいは、逆方向降伏電
圧以上に上がらないが、実際には、寄生抵抗を伴なうた
め、入力に印加される電圧にほぼ比例してゲート電圧が
上昇し、ついにはゲート酸化膜が破壊されてしまう欠点
がある。
本発明によれば、入力端子と保護される電界効果トラン
ジスタのゲートとの間に抵抗を有し、この抵抗の両端と
正および負の電源端子との間にそれぞれ保護ダイオード
が接続された入力保護装置を得る。
ジスタのゲートとの間に抵抗を有し、この抵抗の両端と
正および負の電源端子との間にそれぞれ保護ダイオード
が接続された入力保護装置を得る。
第１図及び第２図は本発明による一実施例を示すもので
、本発明による入力保護回路をＣＭＯＳ Ｉ Ｃに適し
たものであり、第１図は等価回路図であシ、第２図は断
面構造図である。ＶＤＤ電位の与えられるＮ型基板１′
５にはＰ＋型のダイオード２，４が形成され、酸化膜１
７上のポリシリコン抵抗６０入力側端と出力側端とｖＤ
Ｄ電位との間にそれぞれ接続されている。Ｎ型基板１５
には更に■８ｇ電位の与えられるＰフェル１６，１６’
を有し、このＰフェル１６，１６’内にＮ＋型のダイオ
ード３，５が形成され、ポリシリコン抵抗６の入力側端
と出力側端とＶｓｓ電位との間にそれぞれ接続されてい
る。
、本発明による入力保護回路をＣＭＯＳ Ｉ Ｃに適し
たものであり、第１図は等価回路図であシ、第２図は断
面構造図である。ＶＤＤ電位の与えられるＮ型基板１′
５にはＰ＋型のダイオード２，４が形成され、酸化膜１
７上のポリシリコン抵抗６０入力側端と出力側端とｖＤ
Ｄ電位との間にそれぞれ接続されている。Ｎ型基板１５
には更に■８ｇ電位の与えられるＰフェル１６，１６’
を有し、このＰフェル１６，１６’内にＮ＋型のダイオ
ード３，５が形成され、ポリシリコン抵抗６の入力側端
と出力側端とＶｓｓ電位との間にそれぞれ接続されてい
る。
じ、サージ電圧を生じる部分の内部インピーダンスとダ
イオード２，３の寄生抵抗によシ接続点１の電位がおさ
えられ、更に抵抗６及びダイオード４．５の寄生抵抗に
よシ接続点７のゲート電位は、ゲート酸化膜の破壊電圧
以下に抑えることができる。このように、高いサージ電
圧でもＦＥＴｌ０゜１１のゲート酸化膜の破壊は防ぐこ
とができる。
イオード２，３の寄生抵抗によシ接続点１の電位がおさ
えられ、更に抵抗６及びダイオード４．５の寄生抵抗に
よシ接続点７のゲート電位は、ゲート酸化膜の破壊電圧
以下に抑えることができる。このように、高いサージ電
圧でもＦＥＴｌ０゜１１のゲート酸化膜の破壊は防ぐこ
とができる。
第３図及び第４図は本発明の他の実施例を示す等価回路
図及び断面Ｓ造図であシ、第１図に示した一実施例にお
けるポリシリコン抵抗６のかわシに拡散抵抗８及び９を
並列にして用い、拡散抵抗８はＮ型基板１５にまた拡散
抵抗９はＮ型基板１５４中のＰフェル１６“に形成して
いる。Ｎ型基板１５と拡散抵抗８との寄生ダイオードが
ＶＤＤ電位との間に接続され、Ｐウェルと拡散抵抗９と
の寄生ダイオードがｖｓｓ電位との間に接続されている
。
図及び断面Ｓ造図であシ、第１図に示した一実施例にお
けるポリシリコン抵抗６のかわシに拡散抵抗８及び９を
並列にして用い、拡散抵抗８はＮ型基板１５にまた拡散
抵抗９はＮ型基板１５４中のＰフェル１６“に形成して
いる。Ｎ型基板１５と拡散抵抗８との寄生ダイオードが
ＶＤＤ電位との間に接続され、Ｐウェルと拡散抵抗９と
の寄生ダイオードがｖｓｓ電位との間に接続されている
。
かかる他の実施例はＭＯ８ＩＣがアルミゲートプロセス
で作られる場合のように、ポリシリコン抵抗が作れない
場合あるいは、入力保護回路を小型化したい場合に有効
であり、第１図に示した本発明の一実施ψ」と同様の効
果がある。
で作られる場合のように、ポリシリコン抵抗が作れない
場合あるいは、入力保護回路を小型化したい場合に有効
であり、第１図に示した本発明の一実施ψ」と同様の効
果がある。
以上説明したように、本発明では従来構造の入力保護回
路の抵抗の入力側端に保護ダイオードを追加することに
よ）、静電耐圧にすぐれた入力保護回路を実現すること
ができた。図面に示した各実施例では、ゲート酸化膜厚
５００Ａの０ＭＯ８ＩＣに対し％５００Ωの保護抵抗を
用いて従来構造で３００Ｖ（２００ｐＦのコンデンサー
チャージ試験）であった静電耐圧を４００Ｖに向上する
ことができた。
路の抵抗の入力側端に保護ダイオードを追加することに
よ）、静電耐圧にすぐれた入力保護回路を実現すること
ができた。図面に示した各実施例では、ゲート酸化膜厚
５００Ａの０ＭＯ８ＩＣに対し％５００Ωの保護抵抗を
用いて従来構造で３００Ｖ（２００ｐＦのコンデンサー
チャージ試験）であった静電耐圧を４００Ｖに向上する
ことができた。
第１図は不発明による一実施例の等価回路図、第２図は
その入力保護回路部分の断面構造図、第３図は本発明に
よる他の実施例の等価回路図、第４図はその入力保護回
路部分の断面構造図、第５図及び第６図は従来構造の等
価回路図及び断面構造図である。 ２．３，４．５・・・・・・ダイオード、６・・・・・
・ポリシリコン抵抗、８・・・・・・Ｎ型拡散抵抗、９
・・・・・・Ｐ型拡散抵抗、１０・・・・・・Ｐチャン
ネルＦＥＴ、１１・・・・・・ＮチャンネルＦＥＴ、１
２・・・・・・入力端子、１３゜１４・・・・・・電源
端子、１５・・・・・・Ｎ型基板、１６，１６’。 １６“・・・・・・Ｐウェル、１７・・・・・・酸化膜
、１８・・・・・・出力端子。 ／３電シＩ過プ（ＶＤρ） １３ ｆｌ慴〜６３（νＬｍン
その入力保護回路部分の断面構造図、第３図は本発明に
よる他の実施例の等価回路図、第４図はその入力保護回
路部分の断面構造図、第５図及び第６図は従来構造の等
価回路図及び断面構造図である。 ２．３，４．５・・・・・・ダイオード、６・・・・・
・ポリシリコン抵抗、８・・・・・・Ｎ型拡散抵抗、９
・・・・・・Ｐ型拡散抵抗、１０・・・・・・Ｐチャン
ネルＦＥＴ、１１・・・・・・ＮチャンネルＦＥＴ、１
２・・・・・・入力端子、１３゜１４・・・・・・電源
端子、１５・・・・・・Ｎ型基板、１６，１６’。 １６“・・・・・・Ｐウェル、１７・・・・・・酸化膜
、１８・・・・・・出力端子。 ／３電シＩ過プ（ＶＤρ） １３ ｆｌ慴〜６３（νＬｍン
Claims (1)
- 入力端子と保護されるべき電界効果トランジスタのゲー
トとの間に接続された保護抵抗の入力側端とゲート側端
との双方と２つの電源端子との間にそれぞれ保護ダイオ
ードを有することを特徴とする入力保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61241606A JPS6395667A (ja) | 1986-10-09 | 1986-10-09 | 入力保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61241606A JPS6395667A (ja) | 1986-10-09 | 1986-10-09 | 入力保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6395667A true JPS6395667A (ja) | 1988-04-26 |
Family
ID=17076817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61241606A Pending JPS6395667A (ja) | 1986-10-09 | 1986-10-09 | 入力保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6395667A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02135774A (ja) * | 1988-11-17 | 1990-05-24 | Seiko Epson Corp | 半導体装置 |
| JPH02215163A (ja) * | 1988-12-20 | 1990-08-28 | Philips Gloeilampenfab:Nv | 集積回路保護用半導体装置 |
| US5654571A (en) * | 1993-10-22 | 1997-08-05 | Yamaha Corporation | Semiconductor device |
-
1986
- 1986-10-09 JP JP61241606A patent/JPS6395667A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02135774A (ja) * | 1988-11-17 | 1990-05-24 | Seiko Epson Corp | 半導体装置 |
| JP2780289B2 (ja) * | 1988-11-17 | 1998-07-30 | セイコーエプソン株式会社 | 半導体装置 |
| JPH02215163A (ja) * | 1988-12-20 | 1990-08-28 | Philips Gloeilampenfab:Nv | 集積回路保護用半導体装置 |
| US5654571A (en) * | 1993-10-22 | 1997-08-05 | Yamaha Corporation | Semiconductor device |
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