JPH02215163A - 集積回路保護用半導体装置 - Google Patents
集積回路保護用半導体装置Info
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- JPH02215163A JPH02215163A JP1327050A JP32705089A JPH02215163A JP H02215163 A JPH02215163 A JP H02215163A JP 1327050 A JP1327050 A JP 1327050A JP 32705089 A JP32705089 A JP 32705089A JP H02215163 A JPH02215163 A JP H02215163A
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/08122—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
孜歪豆亘
本発明は一般に集積回路の保護装置に関するものであり
、とくにパワー用の集積回路装置に接続されている負荷
内の電圧サージの発生時に集積回路の起こりうる損傷を
保護するための半導体装置に関するものである。
、とくにパワー用の集積回路装置に接続されている負荷
内の電圧サージの発生時に集積回路の起こりうる損傷を
保護するための半導体装置に関するものである。
従来技歪
電力用集積回路(Power integrated
C1rcuit :PICと略称)装置、(あるいは、
スマート パワー装置とも称する)は、広範な工業用用
途に利用されている。このような用途の1つとして、P
IC装置は供給電源を附属の負荷に接続する、いわゆる
ハイサイド(high 5ide )スイッチとして使
用される。実用上重要な多くの場合において、負荷の性
質上、供給電源内あるいはそれと同様の個所に故障が生
じ、電源が遮断されたとき負荷の端子間に比較的に大き
な電圧サージが生ずる。かかるサージの大きさはPIC
装置を回復不能に損傷し、以後その機能遂行を不能にす
る程度のものがかなりある。
C1rcuit :PICと略称)装置、(あるいは、
スマート パワー装置とも称する)は、広範な工業用用
途に利用されている。このような用途の1つとして、P
IC装置は供給電源を附属の負荷に接続する、いわゆる
ハイサイド(high 5ide )スイッチとして使
用される。実用上重要な多くの場合において、負荷の性
質上、供給電源内あるいはそれと同様の個所に故障が生
じ、電源が遮断されたとき負荷の端子間に比較的に大き
な電圧サージが生ずる。かかるサージの大きさはPIC
装置を回復不能に損傷し、以後その機能遂行を不能にす
る程度のものがかなりある。
従って、従来当業者は、たえず努力を続けており、簡単
でかつ信軌できる装置で、PIC装置を負荷の過電圧サ
ージより保護しようと試みられてきた。このような努力
が成功すると、信鎖性ある長時間動作が要求されるより
魅力ある重要な商業上の用途に、この種装置をより多く
使用しうろことが判明した。
でかつ信軌できる装置で、PIC装置を負荷の過電圧サ
ージより保護しようと試みられてきた。このような努力
が成功すると、信鎖性ある長時間動作が要求されるより
魅力ある重要な商業上の用途に、この種装置をより多く
使用しうろことが判明した。
l凱■皿丞
本発明の原理によれば、とくにPIC装置による半導体
スイッチ装置を有するものは、これに接続されている負
荷装置内に生ずる過電圧サージより該装置を保護する。
スイッチ装置を有するものは、これに接続されている負
荷装置内に生ずる過電圧サージより該装置を保護する。
これはスイッチ装置と附属の供給電源の間に断線等の故
障が生じた場合にのみ動作する代替回路を設けることに
よって行われる。
障が生じた場合にのみ動作する代替回路を設けることに
よって行われる。
この代替電流通路は、前記負荷装置を通じて電圧サージ
が発生した場合にのみこれに応答して負荷装置に電流を
供給する手段を有し、この手段は基準電位点に他の一方
の端子を接続している負荷装置の一方の端子と該基準電
位点の間に接続してある。この代替電流通路は、スイッ
チ装置と供給電源の間を接続している電流通路とは別個
の独立したものである。この代替電流通路は動作時には
、サージの存している間負荷に必要な電流を供給する。
が発生した場合にのみこれに応答して負荷装置に電流を
供給する手段を有し、この手段は基準電位点に他の一方
の端子を接続している負荷装置の一方の端子と該基準電
位点の間に接続してある。この代替電流通路は、スイッ
チ装置と供給電源の間を接続している電流通路とは別個
の独立したものである。この代替電流通路は動作時には
、サージの存している間負荷に必要な電流を供給する。
さらにこれに加えて、負荷及びPIC装置に別の保護素
子と電流制限抵抗とを接続してスイッチ装置の最重要部
の端子間に生ずる電圧値を制限することができる。
子と電流制限抵抗とを接続してスイッチ装置の最重要部
の端子間に生ずる電圧値を制限することができる。
本発明の実施例では、保護すべきPIC装置は、金属酸
化物半導体(MOS )装置を有しており、負荷はMO
S装置のソース端子と、基準電圧点、例えば大地電位と
の間に接続したインダクタを有する。
化物半導体(MOS )装置を有しており、負荷はMO
S装置のソース端子と、基準電圧点、例えば大地電位と
の間に接続したインダクタを有する。
供給電源はMOS装置のドレイン端子に接続する。
この実施例では、代替電流通路はバイポーラ トランジ
スタを有し、そのベースをMOS装置のドレイン端子に
接続し、エミッタを基準電位点に接続し、コレクタをM
OS装置のソース端子に接続する。
スタを有し、そのベースをMOS装置のドレイン端子に
接続し、エミッタを基準電位点に接続し、コレクタをM
OS装置のソース端子に接続する。
追加の保護素子はMOS装置のゲートとソース端子間に
接続されたツェナー ダイオードを有し、さらにゲート
端子と入力ダイオードの間に接続した電流制限抵抗を有
する。
接続されたツェナー ダイオードを有し、さらにゲート
端子と入力ダイオードの間に接続した電流制限抵抗を有
する。
上述の本発明の実施例では、負荷以外のすべての素子は
単一の集積回路チップ上に製造すると有利である。この
特定の実施例では、MOS装置のソース及びドレイン端
子間にその構造上一般に潜在的に存している漂遊容量が
有効に作用し、損傷を与えるような電圧サージがインダ
クタの端子間に発生した場合に、前記バイポーラ トラ
ンジスタを有する代替電流通路を急速にターン・オンす
る働きをする。これと同時にツェナー ダイオードと電
流制限抵抗が効果を発揮し、MOS装置のゲート・ソー
ス電圧を該装置のゲート酸化物の破壊電圧以下に制限す
る。
単一の集積回路チップ上に製造すると有利である。この
特定の実施例では、MOS装置のソース及びドレイン端
子間にその構造上一般に潜在的に存している漂遊容量が
有効に作用し、損傷を与えるような電圧サージがインダ
クタの端子間に発生した場合に、前記バイポーラ トラ
ンジスタを有する代替電流通路を急速にターン・オンす
る働きをする。これと同時にツェナー ダイオードと電
流制限抵抗が効果を発揮し、MOS装置のゲート・ソー
ス電圧を該装置のゲート酸化物の破壊電圧以下に制限す
る。
1隻班
以下図面により本発明を説明する。
第1図は本発明を適用し得る典型的な従来例の回路を略
図的に示すものである。本回路は、スイッチ端子10.
11と制御端子12とを有するMOS トランジスタ
を有している。上側スイッチ端子10を供給電源14に
接続し、一方下側スイッチ端子11を例えば、インダク
タ16を有する負荷に接続する。さらに本回路はV6で
示す出力端子を有している。
図的に示すものである。本回路は、スイッチ端子10.
11と制御端子12とを有するMOS トランジスタ
を有している。上側スイッチ端子10を供給電源14に
接続し、一方下側スイッチ端子11を例えば、インダク
タ16を有する負荷に接続する。さらに本回路はV6で
示す出力端子を有している。
第1図に示す制御端子12を入力端子20に接続する。
通常の附属のドライバ回路(図示せず)よりPICスイ
ッチのオン・オフ状態を制御するための信号をこの入力
端子20に供給する。ダイオード22は、例えばこの附
属のドライバ回路の一部を構成する。
ッチのオン・オフ状態を制御するための信号をこの入力
端子20に供給する。ダイオード22は、例えばこの附
属のドライバ回路の一部を構成する。
特定の例として、第1図示のPICスイッチが既知のM
OS装置を有するものと考えうる。その場合には、図示
の装置のスイッチ端子10及び11はドレイン及びソー
ス端子であり、制御端子12はゲート端子となる。この
MOS装置がオン状態に制御されていると、Iゆの電流
が供給電源14より、MOS装置のドレイン・ソース通
路を通じ、さらにインダクタ16の負荷を通じ、第1図
に矢印23で示す如く流れる。
OS装置を有するものと考えうる。その場合には、図示
の装置のスイッチ端子10及び11はドレイン及びソー
ス端子であり、制御端子12はゲート端子となる。この
MOS装置がオン状態に制御されていると、Iゆの電流
が供給電源14より、MOS装置のドレイン・ソース通
路を通じ、さらにインダクタ16の負荷を通じ、第1図
に矢印23で示す如く流れる。
実際上第1図示の装置は種々の商業上の用途に有用であ
る。図示の装置の用途の1つとしては自動車の制御装置
用の電子制御スイッチがある。そのような用途では、イ
ンダクタ16の負荷は、例えば自動車の制御装置に含ま
れるソレノイド コイルであり、供給電源14は自動車
に搭載される電池である。
る。図示の装置の用途の1つとしては自動車の制御装置
用の電子制御スイッチがある。そのような用途では、イ
ンダクタ16の負荷は、例えば自動車の制御装置に含ま
れるソレノイド コイルであり、供給電源14は自動車
に搭載される電池である。
第1図示の既知の回路の動作中に、MOS装置のドレイ
ン端子10より供給電源14が不注意に遮断された状態
を考える。供給電源14とドレイン端子工〇七の間の回
路にかかる断線等が生じた状態を第2図に開スイッチ2
4で模式的に示してある。このような状態では負荷のイ
ンダクタ16の端子間に過渡電圧サージが生ずる。この
過渡電圧サージの性質すなわち極性は、出力端子18
(及びソース端子11)が第2図に示すように大地電位
に対し負〔マイナス)駆動されるものである。この電圧
の極性は、インダクタ16を流れている電流を継続して
流し続けようとする方向である。実用上において、この
電圧サージの大きさは、ゲート端子f2とソース端子1
1の間に図示の?lO5装置のゲート酸化物の絶縁破壊
電圧を優に超える値となり得る。よってゲート酸化物の
破壊や、他のサージによる接合部の損傷が生ずると、本
装置は以後所期のスイッチ機能を行うことが不可能とな
る。
ン端子10より供給電源14が不注意に遮断された状態
を考える。供給電源14とドレイン端子工〇七の間の回
路にかかる断線等が生じた状態を第2図に開スイッチ2
4で模式的に示してある。このような状態では負荷のイ
ンダクタ16の端子間に過渡電圧サージが生ずる。この
過渡電圧サージの性質すなわち極性は、出力端子18
(及びソース端子11)が第2図に示すように大地電位
に対し負〔マイナス)駆動されるものである。この電圧
の極性は、インダクタ16を流れている電流を継続して
流し続けようとする方向である。実用上において、この
電圧サージの大きさは、ゲート端子f2とソース端子1
1の間に図示の?lO5装置のゲート酸化物の絶縁破壊
電圧を優に超える値となり得る。よってゲート酸化物の
破壊や、他のサージによる接合部の損傷が生ずると、本
装置は以後所期のスイッチ機能を行うことが不可能とな
る。
本発明の基本原理は、第1図及び第2図に示した既知の
PICスイッチに簡単な手段で、負荷電圧サージに対し
信軌性ある保護手段を講することにある。本発明によっ
てこのような手段を用いて変形した例を第3図に略図的
に示してある。第3図中の各素子で第1図及び第2図と
同一のものは同一の参照番号を用いて示した。
PICスイッチに簡単な手段で、負荷電圧サージに対し
信軌性ある保護手段を講することにある。本発明によっ
てこのような手段を用いて変形した例を第3図に略図的
に示してある。第3図中の各素子で第1図及び第2図と
同一のものは同一の参照番号を用いて示した。
第3図示の本発明の実施例では、供給電源14と上側ス
イッチ端子(ドレイン)10との間の回路に断線が生じ
た場合、負荷重6を通ずる電流を運ぶ代替回路を設ける
。このような別個の代替電流通路を設けることにより、
何等かの電流源より全く電流が供給されない場合に比し
、負荷端子間に生ずる電圧サージの大きさは減少する。
イッチ端子(ドレイン)10との間の回路に断線が生じ
た場合、負荷重6を通ずる電流を運ぶ代替回路を設ける
。このような別個の代替電流通路を設けることにより、
何等かの電流源より全く電流が供給されない場合に比し
、負荷端子間に生ずる電圧サージの大きさは減少する。
1例として、第3図にはバイポーラ トランジスタ26
を設けた代替電流通路を示す。第3図示の例ではトラン
ジスタ26はpnp装置とし、そのエミッタを接地し、
ベースを上側スイッチ端子に、従って供給電源14に接
続し、コレクタを下側スイッチ端子に、従って負荷のイ
ンダクタ16に接続する。
を設けた代替電流通路を示す。第3図示の例ではトラン
ジスタ26はpnp装置とし、そのエミッタを接地し、
ベースを上側スイッチ端子に、従って供給電源14に接
続し、コレクタを下側スイッチ端子に、従って負荷のイ
ンダクタ16に接続する。
装置の通常動作中は、第3図示のpnpトランジスタ2
6は供給電源14の電圧によって逆バイアスが加えられ
ている。従ってこのトランジスタ26は、通常はオフ状
態、すなわち非導通状態に維持されていて、この本発明
によって代替電流通路を設けた変形回路は、従来の第1
図及び第2図示の回路と全く同様に動作する。
6は供給電源14の電圧によって逆バイアスが加えられ
ている。従ってこのトランジスタ26は、通常はオフ状
態、すなわち非導通状態に維持されていて、この本発明
によって代替電流通路を設けた変形回路は、従来の第1
図及び第2図示の回路と全く同様に動作する。
本発明のさらに他の基本構成として、第3図の回路は、
下側スイッチ端子11と制御端子12に生じ得る電圧を
制限する回路を設ける。この回路は、図示の如く、ツェ
ナー ダイオード28と抵抗30とを有する。このツェ
ナー ダイオード28のブレーク ダウン電圧は、下側
スイッチ端子11と制御端子12の間に生じ、PICス
イッチ装置を破壊に導くような電圧よりも低い値に選定
する。図示の例でPIC装置がMOS装置を有している
とすると、ツェナー ダイオード28のブレーク ダウ
ン電圧は、スイッチ装置のソース(下側スイッチ端子1
1)とゲート(制御端子12)の間の酸化物を破壊する
ような電圧値よりも低い値とする。
下側スイッチ端子11と制御端子12に生じ得る電圧を
制限する回路を設ける。この回路は、図示の如く、ツェ
ナー ダイオード28と抵抗30とを有する。このツェ
ナー ダイオード28のブレーク ダウン電圧は、下側
スイッチ端子11と制御端子12の間に生じ、PICス
イッチ装置を破壊に導くような電圧よりも低い値に選定
する。図示の例でPIC装置がMOS装置を有している
とすると、ツェナー ダイオード28のブレーク ダウ
ン電圧は、スイッチ装置のソース(下側スイッチ端子1
1)とゲート(制御端子12)の間の酸化物を破壊する
ような電圧値よりも低い値とする。
第3図の回路は通常動作中は、ツェナー ダイオード2
8は非通電状態であり、電流制限用抵抗30には直流電
流は流れない。従って本回路は、第1図及び第2図に示
した既知の標準の変形していない回路と全く同じに動作
する。
8は非通電状態であり、電流制限用抵抗30には直流電
流は流れない。従って本回路は、第1図及び第2図に示
した既知の標準の変形していない回路と全く同じに動作
する。
さらに第3図に示した保護回路は1つの付加回路素子を
有しており、コンデンサ32がこれにあたる。このコン
デンサ32は故障状態が生じたとき、バイポーラ トラ
ンジスタ26を急速にターン・オンする作用を行う。本
発明の1例では、このコンデンサ32はPIC装置の構
造に当然附属している寄生容量によって構成される。し
かし装置の寄生容量で不充分のときは装置にこの目的の
ためのコンデンサを設ける。
有しており、コンデンサ32がこれにあたる。このコン
デンサ32は故障状態が生じたとき、バイポーラ トラ
ンジスタ26を急速にターン・オンする作用を行う。本
発明の1例では、このコンデンサ32はPIC装置の構
造に当然附属している寄生容量によって構成される。し
かし装置の寄生容量で不充分のときは装置にこの目的の
ためのコンデンサを設ける。
次に第3図の回路に障害状態が発生した状況を考える。
特に供給電源14と、上側スイッチ端子10、すなわち
ドレインの間に断線が生じた状況を考える。この状態は
第4図の開スイッチ33を設けた回路で示す如くである
。
ドレインの間に断線が生じた状況を考える。この状態は
第4図の開スイッチ33を設けた回路で示す如くである
。
このような故障が生ずると第4図のPIC装置のドレイ
ン・ソース通路に流れる電流が停止する。
ン・ソース通路に流れる電流が停止する。
これと同時にインダクタ16の端子間に負電圧サージが
生ずる。この負電圧は、コンデンサ32並びにftA
子10 、11 間のMOS )ランジスタ チャネ
ル(スイッチがオン状態のとき)によってトランジスタ
26のベースに加えられる。これに応じて、トランジス
タ260ベース・エミッタ接合は通過方向にバイアスが
加えられ、従ってこのトランジスタ26は能動状態(通
電状態)となる。その結果大地より、トランジスタ26
のエミッタ・コレクタ通路を通じ、さらにインダクタ1
6を通じて、大地へ電流が流れる。この電流通路は、想
定した電圧サージの発生時において負荷供給電流の代替
通路を構成する。
生ずる。この負電圧は、コンデンサ32並びにftA
子10 、11 間のMOS )ランジスタ チャネ
ル(スイッチがオン状態のとき)によってトランジスタ
26のベースに加えられる。これに応じて、トランジス
タ260ベース・エミッタ接合は通過方向にバイアスが
加えられ、従ってこのトランジスタ26は能動状態(通
電状態)となる。その結果大地より、トランジスタ26
のエミッタ・コレクタ通路を通じ、さらにインダクタ1
6を通じて、大地へ電流が流れる。この電流通路は、想
定した電圧サージの発生時において負荷供給電流の代替
通路を構成する。
これと同時に第4図のツェナー ダイオード28及び抵
抗30は、負荷のインダクタ16の端子間に生ずる電圧
サージのゲート端子12とソースまたは下側スイッチ端
子11に加わる部分が、PIC装置のゲート酸化物の絶
縁破壊電圧を超過しないように保障する。
抗30は、負荷のインダクタ16の端子間に生ずる電圧
サージのゲート端子12とソースまたは下側スイッチ端
子11に加わる部分が、PIC装置のゲート酸化物の絶
縁破壊電圧を超過しないように保障する。
第4図の回路では上に述べたような電圧サージによって
、矢印34で示す如く、大地よりダイオード22を通じ
、かつ抵抗30、ツェナー ダイオード28並びに負荷
インダクタ16を通じて大地へ電流が流れる。負荷電圧
サージの特定部分がツェナーダイオード28の端子間に
加わる。上述した如く、この特定部分の値は充分に小さ
く、PIG装置に損傷が生じないよう保障する。サージ
電圧の残りの部分は電流制限抵抗30(並びにダイオー
ド22)内の電圧降下となる。抵抗30の値は、PIC
装置のゲート・ソース電圧がゲート酸化物の絶縁破壊電
圧以下となるように、ツェナー ダイオードがこのゲー
ト・ソース電圧を維持する値に選定する。実際の例では
、この抵抗30は一般にできるだけ大きな値として最大
の保護をはかるが、回路上過大のゲート遅延特性を与え
るほど大きな値としてはならない。本発明の各実施例で
、この電流制限抵抗の最適値は容易に求められる。
、矢印34で示す如く、大地よりダイオード22を通じ
、かつ抵抗30、ツェナー ダイオード28並びに負荷
インダクタ16を通じて大地へ電流が流れる。負荷電圧
サージの特定部分がツェナーダイオード28の端子間に
加わる。上述した如く、この特定部分の値は充分に小さ
く、PIG装置に損傷が生じないよう保障する。サージ
電圧の残りの部分は電流制限抵抗30(並びにダイオー
ド22)内の電圧降下となる。抵抗30の値は、PIC
装置のゲート・ソース電圧がゲート酸化物の絶縁破壊電
圧以下となるように、ツェナー ダイオードがこのゲー
ト・ソース電圧を維持する値に選定する。実際の例では
、この抵抗30は一般にできるだけ大きな値として最大
の保護をはかるが、回路上過大のゲート遅延特性を与え
るほど大きな値としてはならない。本発明の各実施例で
、この電流制限抵抗の最適値は容易に求められる。
第5A図は、本発明の実施例の原理を説明するための集
積回路チップの構造の略図である。第3図に略図で示し
たスイッチ素子用としては種々のPIC装置が利用でき
るが、第5A図にはいわゆるトレンチ(trench)
MOS装置を有するものを示してある。
積回路チップの構造の略図である。第3図に略図で示し
たスイッチ素子用としては種々のPIC装置が利用でき
るが、第5A図にはいわゆるトレンチ(trench)
MOS装置を有するものを示してある。
また第5A図には、既に説明したダイオード22及び抵
抗30が、集積回路とは別体となって示してあるが、こ
れは単に理解を容易にするためにかくしてものであり、
これらの素子は所望によって同じチップ構造上に製造し
うろことは明らかである。
抗30が、集積回路とは別体となって示してあるが、こ
れは単に理解を容易にするためにかくしてものであり、
これらの素子は所望によって同じチップ構造上に製造し
うろことは明らかである。
第5A図に示す構造は、例えば、供給電源14を接続す
るn°型層40を設けたn−型シリコン(珪素)領域3
8を有する。実際上図示の構造によって、複数個の同一
のMOS装置を好都合に形成でき、これらを既知の如く
、並列に相互接続して所望の電力取扱い容量を有するP
IC装置を形成することができる。第5A図には単に1
つのみのかかるMOS装置を示してあるが、図中の切れ
口42は、図示の単一MOS装置を実際上数多く反復連
続する構造として製造しうることを示している。
るn°型層40を設けたn−型シリコン(珪素)領域3
8を有する。実際上図示の構造によって、複数個の同一
のMOS装置を好都合に形成でき、これらを既知の如く
、並列に相互接続して所望の電力取扱い容量を有するP
IC装置を形成することができる。第5A図には単に1
つのみのかかるMOS装置を示してあるが、図中の切れ
口42は、図示の単一MOS装置を実際上数多く反復連
続する構造として製造しうることを示している。
第5A図に示すMOS装置は、例えば装置のゲート酸化
物を形成する二酸化珪素(SiO□)領域46と多結晶
珪素より成るゲート領域44とを有する。例えばこれら
の領域は2方向に延びる細長い領域を構成する。
物を形成する二酸化珪素(SiO□)領域46と多結晶
珪素より成るゲート領域44とを有する。例えばこれら
の領域は2方向に延びる細長い領域を構成する。
第5A図の装置はさらに、それぞれ内部にP1型及びn
゛型領領域形成されているp壁領域48.50を有して
いる。さらにMOS装置のドレイン端子を設け、接点5
2、ソース端子を設けた接点54.56及びゲート端子
を設けた接点58を有する。
゛型領領域形成されているp壁領域48.50を有して
いる。さらにMOS装置のドレイン端子を設け、接点5
2、ソース端子を設けた接点54.56及びゲート端子
を設けた接点58を有する。
さらに本発明においては、第3図及び第4図に示したp
np )ランジスタ26と、ツェナー ダイオード2
8を構成するための追加の領域を第5A図に示す構造に
設ける。一般にこれらの保護回路の一部を形成する追加
の領域は、MOS装置自体を形成するための対応の領域
と同時に構造内に形成するのが有利であるが、これは必
ずしも必要ではない。
np )ランジスタ26と、ツェナー ダイオード2
8を構成するための追加の領域を第5A図に示す構造に
設ける。一般にこれらの保護回路の一部を形成する追加
の領域は、MOS装置自体を形成するための対応の領域
と同時に構造内に形成するのが有利であるが、これは必
ずしも必要ではない。
実際上P゛型領領域0と、p壁領域62とは、それぞれ
、第5A図の構造のn−型領域内に形成され、トランジ
スタ26のエミッタを形成する。既に設けであるn”型
領域38と、p壁領域48.50内のp゛型領領域、ト
ランジスタ26のベース及びコレクタをそれぞれ形成す
る。
、第5A図の構造のn−型領域内に形成され、トランジ
スタ26のエミッタを形成する。既に設けであるn”型
領域38と、p壁領域48.50内のp゛型領領域、ト
ランジスタ26のベース及びコレクタをそれぞれ形成す
る。
例えば、第5A図のp°型及びp型領域60.62は、
MOS装置より離れていてMOS装置の全周を包囲する
リング形として構成すると有利である。またこれに代え
て、これらの領域をMOS装置の周辺の一部のみより離
隔した列または複数の列として構成することもできる。
MOS装置より離れていてMOS装置の全周を包囲する
リング形として構成すると有利である。またこれに代え
て、これらの領域をMOS装置の周辺の一部のみより離
隔した列または複数の列として構成することもできる。
何れの構造も実際上の負荷電圧サージに対し適当な電流
流通通路を充分に構成することができる。
流通通路を充分に構成することができる。
第5八図において、n°型及びp゛型領領域64び66
は、第3図及び第4図に示したツェナー ダイオード2
8を構成する。第5A図に示すように、このダイオード
は、ゲート端子58と、ソース端子54゜56の間に接
続されている。
は、第3図及び第4図に示したツェナー ダイオード2
8を構成する。第5A図に示すように、このダイオード
は、ゲート端子58と、ソース端子54゜56の間に接
続されている。
第5A図の構造で、第3図及び第4図のコンデンサ32
は、p壁領域48.50とp−型領域38の間の容量で
構成される。第5A図に見られるように、このコンデン
サはソース端子54.56とn−型領域、すなわち図示
の例では前にpnp トランジスタのベースとしたn
−型領域との間に接続されている。
は、p壁領域48.50とp−型領域38の間の容量で
構成される。第5A図に見られるように、このコンデン
サはソース端子54.56とn−型領域、すなわち図示
の例では前にpnp トランジスタのベースとしたn
−型領域との間に接続されている。
第5B図は本発明の原理によるさらに他のチップ構造を
示すもので、この構造は垂直二重拡散MOS構造である
。第5B図中の、多くの素子は第5A図のものと同じで
あり、同じ参照番号で示してある。
示すもので、この構造は垂直二重拡散MOS構造である
。第5B図中の、多くの素子は第5A図のものと同じで
あり、同じ参照番号で示してある。
第5B図において、ゲート領域44と、隣接する?IO
S装置のゲート領域45とを半導体装置の表面上に離隔
配置して示してある。これらのゲート領域44゜45の
下側にStO,層46及び47がそれぞれ存している。
S装置のゲート領域45とを半導体装置の表面上に離隔
配置して示してある。これらのゲート領域44゜45の
下側にStO,層46及び47がそれぞれ存している。
上述の装置の各側は本発明の理解を助ける例を示したに
過ぎない。本発明はこの他多くの変形が可能である。例
えば本明細書中でMOS装置について述べたが、本発明
は集積回路技術で形成された種々のP■C装置(MOS
またはバイポーラ)の保護に応用できる。すなわち上述
のpnp トランジスタ以外の故障時に動作する他の
電流通路構造も当然本発明の範晴に属する。また本発明
はインダクタ以外でも、供給電源遮断時に電圧サージを
生ずる負荷に適用することができる。
過ぎない。本発明はこの他多くの変形が可能である。例
えば本明細書中でMOS装置について述べたが、本発明
は集積回路技術で形成された種々のP■C装置(MOS
またはバイポーラ)の保護に応用できる。すなわち上述
のpnp トランジスタ以外の故障時に動作する他の
電流通路構造も当然本発明の範晴に属する。また本発明
はインダクタ以外でも、供給電源遮断時に電圧サージを
生ずる負荷に適用することができる。
第1図は誘導性負荷に接続されたMOS装置を有する既
知の高速スイッチの1例の回路図、第2図は第1図の回
路の故障時の状況を示す略回路図、 第3図は本発明による保護回路を第1図の回路に付加し
た状況を示す回路図、 第4図は第3図の回路のMOS装置と電源間に断線が生
じた状況を示す回路図、 第5八図及び第5B図は第3図及び第4図示の本発明回
路を実現するための半導体チップの構造の各側を示す断
面図である。 10・・・スイッチ端子(ドレイン) 11・・・スイッチ端子(ソース) 12・・・制御端子(ゲート) 14・・・供給電源 16・・・インダクタ 18・・・出力端子 20・・・入力端子 24、33・・・仮想スイッチ(開スイッチ)トランジ
スタ 26・・・バイポーラ タ) 28・・・ツェナー 30・・・抵抗 32・・・コンデンサ 38、64=n−型領域(Si ) 40・・・n0層 44、45・・・ゲート領域 46・・・(Sift) jll域 48、50・・・p型領域 52、54.56.58・・・接点 60、66・・・p1型領域 62・・・p型領域 ダイオード (pnp トランジス
知の高速スイッチの1例の回路図、第2図は第1図の回
路の故障時の状況を示す略回路図、 第3図は本発明による保護回路を第1図の回路に付加し
た状況を示す回路図、 第4図は第3図の回路のMOS装置と電源間に断線が生
じた状況を示す回路図、 第5八図及び第5B図は第3図及び第4図示の本発明回
路を実現するための半導体チップの構造の各側を示す断
面図である。 10・・・スイッチ端子(ドレイン) 11・・・スイッチ端子(ソース) 12・・・制御端子(ゲート) 14・・・供給電源 16・・・インダクタ 18・・・出力端子 20・・・入力端子 24、33・・・仮想スイッチ(開スイッチ)トランジ
スタ 26・・・バイポーラ タ) 28・・・ツェナー 30・・・抵抗 32・・・コンデンサ 38、64=n−型領域(Si ) 40・・・n0層 44、45・・・ゲート領域 46・・・(Sift) jll域 48、50・・・p型領域 52、54.56.58・・・接点 60、66・・・p1型領域 62・・・p型領域 ダイオード (pnp トランジス
Claims (1)
- 【特許請求の範囲】 1、第1及び第2スイッチ端子並びに制御端子を有する
半導体スイッチと、 例えば大地電位点の如くの基準電位点に他方の端子を接
続してある供給電源の1端子に前記第1スイッチ端子を
接続する手段と、 前記基準電位点に他方の端子を接続してある2端子負荷
装置の1端子に前記第2スイッチ端子を接続する手段と
、 前記負荷装置を通じて電圧サージが発生したときのみこ
れに応答して、前記基準電位点と該負荷の1端子の間を
接続して負荷装置に電流を供給する手段と、 負荷電圧サージが発生した際、前記第2スイッチ端子と
前記制御端子の間に加わる電圧を制限するため、前記制
御端子と第2スイッチ端子とに接続されている手段とを
具えてなる集積回路保護用半導体装置。 2、前記半導体スイッチは、金属酸化物半導体(MOS
)装置を有し、第1及び第2スイッチ端子は、該金属酸
化物半導体装置のドレイン及びソース端子で形成し、前
記制御端子は金属酸化物半導体装置のゲート端子で形成
する請求項1記載の半導体装置。 3、前記電圧サージ発生時の電流供給手段は、ベース、
エミッタ、コレクタ端子を有する バイポーラトランジスタを有し、このエミツタ端子を前
記基準電位点に接続し、コレクタ端子を負荷装置の前記
1端子に接続し、ベース端子を前記供給電源に接続され
ている方のドレインまたはソース端子に接続してあり、
さらに該トランジスタのベース端子と負荷 装置の前記1端子の間に接続してあるコンデンサとを有
してなる請求項2記載の半導体装置。 4、前記電圧制限手段は、 前記負荷装置の1端子に接続されている方のドレインま
たはソース端子の一方と、ゲート端子の間に接続されて
いるツェナーダイオードと、 該ゲート端子と装置の入力端子の間に接続されている電
流制限抵抗とを有してなる請求項3記載の半導体装置。 5、前記入力端子と基準電位点の間に接続されているダ
イオードをさらに有してなる請求項4記載の半導体装置
。 6、前記スイッチがトレンチ金属酸化物半導体トランジ
スタを有する請求項5記載の半導体装置。 7、前記スイッチが二重拡散金属酸化物半導体トランジ
スタを有する請求項5記載の半導体装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US288062 | 1988-12-20 | ||
US07/288,062 US4893212A (en) | 1988-12-20 | 1988-12-20 | Protection of power integrated circuits against load voltage surges |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02215163A true JPH02215163A (ja) | 1990-08-28 |
Family
ID=23105581
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1327050A Pending JPH02215163A (ja) | 1988-12-20 | 1989-12-16 | 集積回路保護用半導体装置 |
Country Status (7)
Country | Link |
---|---|
US (1) | US4893212A (ja) |
EP (1) | EP0375037B1 (ja) |
JP (1) | JPH02215163A (ja) |
KR (1) | KR0141600B1 (ja) |
CN (1) | CN1037044C (ja) |
DE (1) | DE68924050T2 (ja) |
IE (1) | IE71164B1 (ja) |
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DE4120394A1 (de) * | 1991-06-20 | 1992-12-24 | Bosch Gmbh Robert | Monolithisch integrierte schaltungsanordnung |
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-
1988
- 1988-12-20 US US07/288,062 patent/US4893212A/en not_active Expired - Lifetime
-
1989
- 1989-12-14 DE DE68924050T patent/DE68924050T2/de not_active Expired - Fee Related
- 1989-12-14 EP EP89203185A patent/EP0375037B1/en not_active Expired - Lifetime
- 1989-12-16 JP JP1327050A patent/JPH02215163A/ja active Pending
- 1989-12-18 CN CN89109376A patent/CN1037044C/zh not_active Expired - Fee Related
- 1989-12-18 KR KR1019890018767A patent/KR0141600B1/ko not_active IP Right Cessation
- 1989-12-18 IE IE406089A patent/IE71164B1/en not_active IP Right Cessation
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Also Published As
Publication number | Publication date |
---|---|
IE894060L (en) | 1990-06-20 |
EP0375037B1 (en) | 1995-08-30 |
DE68924050D1 (de) | 1995-10-05 |
KR900011093A (ko) | 1990-07-11 |
KR0141600B1 (ko) | 1998-06-01 |
DE68924050T2 (de) | 1996-04-18 |
IE71164B1 (en) | 1997-01-29 |
EP0375037A3 (en) | 1991-09-25 |
US4893212A (en) | 1990-01-09 |
CN1044364A (zh) | 1990-08-01 |
EP0375037A2 (en) | 1990-06-27 |
CN1037044C (zh) | 1998-01-14 |
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