JPH02215163A - 集積回路保護用半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 孜歪豆亘 本発明は一般に集積回路の保護装置に関するものであり
、とくにパワー用の集積回路装置に接続されている負荷
内の電圧サージの発生時に集積回路の起こりうる損傷を
保護するための半導体装置に関するものである。

従来技歪 電力用集積回路（Ｐｏｗｅｒ　ｉｎｔｅｇｒａｔｅｄ　
Ｃ１ｒｃｕｉｔ　：ＰＩＣと略称）装置、（あるいは、
スマート　パワー装置とも称する）は、広範な工業用用
途に利用されている。このような用途の１つとして、Ｐ
ＩＣ装置は供給電源を附属の負荷に接続する、いわゆる
ハイサイド（ｈｉｇｈ　５ｉｄｅ　）スイッチとして使
用される。実用上重要な多くの場合において、負荷の性
質上、供給電源内あるいはそれと同様の個所に故障が生
じ、電源が遮断されたとき負荷の端子間に比較的に大き
な電圧サージが生ずる。かかるサージの大きさはＰＩＣ
装置を回復不能に損傷し、以後その機能遂行を不能にす
る程度のものがかなりある。

従って、従来当業者は、たえず努力を続けており、簡単
でかつ信軌できる装置で、ＰＩＣ装置を負荷の過電圧サ
ージより保護しようと試みられてきた。このような努力
が成功すると、信鎖性ある長時間動作が要求されるより
魅力ある重要な商業上の用途に、この種装置をより多く
使用しうろことが判明した。

ｌ凱■皿丞 本発明の原理によれば、とくにＰＩＣ装置による半導体
スイッチ装置を有するものは、これに接続されている負
荷装置内に生ずる過電圧サージより該装置を保護する。

これはスイッチ装置と附属の供給電源の間に断線等の故
障が生じた場合にのみ動作する代替回路を設けることに
よって行われる。

この代替電流通路は、前記負荷装置を通じて電圧サージ
が発生した場合にのみこれに応答して負荷装置に電流を
供給する手段を有し、この手段は基準電位点に他の一方
の端子を接続している負荷装置の一方の端子と該基準電
位点の間に接続してある。この代替電流通路は、スイッ
チ装置と供給電源の間を接続している電流通路とは別個
の独立したものである。この代替電流通路は動作時には
、サージの存している間負荷に必要な電流を供給する。

さらにこれに加えて、負荷及びＰＩＣ装置に別の保護素
子と電流制限抵抗とを接続してスイッチ装置の最重要部
の端子間に生ずる電圧値を制限することができる。

本発明の実施例では、保護すべきＰＩＣ装置は、金属酸
化物半導体（ＭＯＳ　）装置を有しており、負荷はＭＯ
Ｓ装置のソース端子と、基準電圧点、例えば大地電位と
の間に接続したインダクタを有する。

供給電源はＭＯＳ装置のドレイン端子に接続する。

この実施例では、代替電流通路はバイポーラ　トランジ
スタを有し、そのベースをＭＯＳ装置のドレイン端子に
接続し、エミッタを基準電位点に接続し、コレクタをＭ
ＯＳ装置のソース端子に接続する。

追加の保護素子はＭＯＳ装置のゲートとソース端子間に
接続されたツェナー　ダイオードを有し、さらにゲート
端子と入力ダイオードの間に接続した電流制限抵抗を有
する。

上述の本発明の実施例では、負荷以外のすべての素子は
単一の集積回路チップ上に製造すると有利である。この
特定の実施例では、ＭＯＳ装置のソース及びドレイン端
子間にその構造上一般に潜在的に存している漂遊容量が
有効に作用し、損傷を与えるような電圧サージがインダ
クタの端子間に発生した場合に、前記バイポーラ　トラ
ンジスタを有する代替電流通路を急速にターン・オンす
る働きをする。これと同時にツェナー　ダイオードと電
流制限抵抗が効果を発揮し、ＭＯＳ装置のゲート・ソー
ス電圧を該装置のゲート酸化物の破壊電圧以下に制限す
る。

１隻班 以下図面により本発明を説明する。

第１図は本発明を適用し得る典型的な従来例の回路を略
図的に示すものである。本回路は、スイッチ端子１０．
１１と制御端子１２とを有するＭＯＳ　　トランジスタ
を有している。上側スイッチ端子１０を供給電源１４に
接続し、一方下側スイッチ端子１１を例えば、インダク
タ１６を有する負荷に接続する。さらに本回路はＶ６で
示す出力端子を有している。

第１図に示す制御端子１２を入力端子２０に接続する。

通常の附属のドライバ回路（図示せず）よりＰＩＣスイ
ッチのオン・オフ状態を制御するための信号をこの入力
端子２０に供給する。ダイオード２２は、例えばこの附
属のドライバ回路の一部を構成する。

特定の例として、第１図示のＰＩＣスイッチが既知のＭ
ＯＳ装置を有するものと考えうる。その場合には、図示
の装置のスイッチ端子１０及び１１はドレイン及びソー
ス端子であり、制御端子１２はゲート端子となる。この
ＭＯＳ装置がオン状態に制御されていると、Ｉゆの電流
が供給電源１４より、ＭＯＳ装置のドレイン・ソース通
路を通じ、さらにインダクタ１６の負荷を通じ、第１図
に矢印２３で示す如く流れる。

実際上第１図示の装置は種々の商業上の用途に有用であ
る。図示の装置の用途の１つとしては自動車の制御装置
用の電子制御スイッチがある。そのような用途では、イ
ンダクタ１６の負荷は、例えば自動車の制御装置に含ま
れるソレノイド　コイルであり、供給電源１４は自動車
に搭載される電池である。

第１図示の既知の回路の動作中に、ＭＯＳ装置のドレイ
ン端子１０より供給電源１４が不注意に遮断された状態
を考える。供給電源１４とドレイン端子工〇七の間の回
路にかかる断線等が生じた状態を第２図に開スイッチ２
４で模式的に示してある。このような状態では負荷のイ
ンダクタ１６の端子間に過渡電圧サージが生ずる。この
過渡電圧サージの性質すなわち極性は、出力端子１８　
（及びソース端子１１）が第２図に示すように大地電位
に対し負〔マイナス）駆動されるものである。この電圧
の極性は、インダクタ１６を流れている電流を継続して
流し続けようとする方向である。実用上において、この
電圧サージの大きさは、ゲート端子ｆ２とソース端子１
１の間に図示の？ｌＯ５装置のゲート酸化物の絶縁破壊
電圧を優に超える値となり得る。よってゲート酸化物の
破壊や、他のサージによる接合部の損傷が生ずると、本
装置は以後所期のスイッチ機能を行うことが不可能とな
る。

本発明の基本原理は、第１図及び第２図に示した既知の
ＰＩＣスイッチに簡単な手段で、負荷電圧サージに対し
信軌性ある保護手段を講することにある。本発明によっ
てこのような手段を用いて変形した例を第３図に略図的
に示してある。第３図中の各素子で第１図及び第２図と
同一のものは同一の参照番号を用いて示した。

第３図示の本発明の実施例では、供給電源１４と上側ス
イッチ端子（ドレイン）１０との間の回路に断線が生じ
た場合、負荷重６を通ずる電流を運ぶ代替回路を設ける
。このような別個の代替電流通路を設けることにより、
何等かの電流源より全く電流が供給されない場合に比し
、負荷端子間に生ずる電圧サージの大きさは減少する。

１例として、第３図にはバイポーラ　トランジスタ２６
を設けた代替電流通路を示す。第３図示の例ではトラン
ジスタ２６はｐｎｐ装置とし、そのエミッタを接地し、
ベースを上側スイッチ端子に、従って供給電源１４に接
続し、コレクタを下側スイッチ端子に、従って負荷のイ
ンダクタ１６に接続する。

装置の通常動作中は、第３図示のｐｎｐトランジスタ２
６は供給電源１４の電圧によって逆バイアスが加えられ
ている。従ってこのトランジスタ２６は、通常はオフ状
態、すなわち非導通状態に維持されていて、この本発明
によって代替電流通路を設けた変形回路は、従来の第１
図及び第２図示の回路と全く同様に動作する。

本発明のさらに他の基本構成として、第３図の回路は、
下側スイッチ端子１１と制御端子１２に生じ得る電圧を
制限する回路を設ける。この回路は、図示の如く、ツェ
ナー　ダイオード２８と抵抗３０とを有する。このツェ
ナー　ダイオード２８のブレーク　ダウン電圧は、下側
スイッチ端子１１と制御端子１２の間に生じ、ＰＩＣス
イッチ装置を破壊に導くような電圧よりも低い値に選定
する。図示の例でＰＩＣ装置がＭＯＳ装置を有している
とすると、ツェナー　ダイオード２８のブレーク　ダウ
ン電圧は、スイッチ装置のソース（下側スイッチ端子１
１）とゲート（制御端子１２）の間の酸化物を破壊する
ような電圧値よりも低い値とする。

第３図の回路は通常動作中は、ツェナー　ダイオード２
８は非通電状態であり、電流制限用抵抗３０には直流電
流は流れない。従って本回路は、第１図及び第２図に示
した既知の標準の変形していない回路と全く同じに動作
する。

さらに第３図に示した保護回路は１つの付加回路素子を
有しており、コンデンサ３２がこれにあたる。このコン
デンサ３２は故障状態が生じたとき、バイポーラ　トラ
ンジスタ２６を急速にターン・オンする作用を行う。本
発明の１例では、このコンデンサ３２はＰＩＣ装置の構
造に当然附属している寄生容量によって構成される。し
かし装置の寄生容量で不充分のときは装置にこの目的の
ためのコンデンサを設ける。

次に第３図の回路に障害状態が発生した状況を考える。

特に供給電源１４と、上側スイッチ端子１０、すなわち
ドレインの間に断線が生じた状況を考える。この状態は
第４図の開スイッチ３３を設けた回路で示す如くである
。

このような故障が生ずると第４図のＰＩＣ装置のドレイ
ン・ソース通路に流れる電流が停止する。

これと同時にインダクタ１６の端子間に負電圧サージが
生ずる。この負電圧は、コンデンサ３２並びにｆｔＡ　
子１０　、１１　間のＭＯＳ　　）ランジスタ　チャネ
ル（スイッチがオン状態のとき）によってトランジスタ
２６のベースに加えられる。これに応じて、トランジス
タ２６０ベース・エミッタ接合は通過方向にバイアスが
加えられ、従ってこのトランジスタ２６は能動状態（通
電状態）となる。その結果大地より、トランジスタ２６
のエミッタ・コレクタ通路を通じ、さらにインダクタ１
６を通じて、大地へ電流が流れる。この電流通路は、想
定した電圧サージの発生時において負荷供給電流の代替
通路を構成する。

これと同時に第４図のツェナー　ダイオード２８及び抵
抗３０は、負荷のインダクタ１６の端子間に生ずる電圧
サージのゲート端子１２とソースまたは下側スイッチ端
子１１に加わる部分が、ＰＩＣ装置のゲート酸化物の絶
縁破壊電圧を超過しないように保障する。

第４図の回路では上に述べたような電圧サージによって
、矢印３４で示す如く、大地よりダイオード２２を通じ
、かつ抵抗３０、ツェナー　ダイオード２８並びに負荷
インダクタ１６を通じて大地へ電流が流れる。負荷電圧
サージの特定部分がツェナーダイオード２８の端子間に
加わる。上述した如く、この特定部分の値は充分に小さ
く、ＰＩＧ装置に損傷が生じないよう保障する。サージ
電圧の残りの部分は電流制限抵抗３０（並びにダイオー
ド２２）内の電圧降下となる。抵抗３０の値は、ＰＩＣ
装置のゲート・ソース電圧がゲート酸化物の絶縁破壊電
圧以下となるように、ツェナー　ダイオードがこのゲー
ト・ソース電圧を維持する値に選定する。実際の例では
、この抵抗３０は一般にできるだけ大きな値として最大
の保護をはかるが、回路上過大のゲート遅延特性を与え
るほど大きな値としてはならない。本発明の各実施例で
、この電流制限抵抗の最適値は容易に求められる。

第５Ａ図は、本発明の実施例の原理を説明するための集
積回路チップの構造の略図である。第３図に略図で示し
たスイッチ素子用としては種々のＰＩＣ装置が利用でき
るが、第５Ａ図にはいわゆるトレンチ（ｔｒｅｎｃｈ）
　ＭＯＳ装置を有するものを示してある。

また第５Ａ図には、既に説明したダイオード２２及び抵
抗３０が、集積回路とは別体となって示してあるが、こ
れは単に理解を容易にするためにかくしてものであり、
これらの素子は所望によって同じチップ構造上に製造し
うろことは明らかである。

第５Ａ図に示す構造は、例えば、供給電源１４を接続す
るｎ°型層４０を設けたｎ−型シリコン（珪素）領域３
８を有する。実際上図示の構造によって、複数個の同一
のＭＯＳ装置を好都合に形成でき、これらを既知の如く
、並列に相互接続して所望の電力取扱い容量を有するＰ
ＩＣ装置を形成することができる。第５Ａ図には単に１
つのみのかかるＭＯＳ装置を示してあるが、図中の切れ
口４２は、図示の単一ＭＯＳ装置を実際上数多く反復連
続する構造として製造しうることを示している。

第５Ａ図に示すＭＯＳ装置は、例えば装置のゲート酸化
物を形成する二酸化珪素（ＳｉＯ□）領域４６と多結晶
珪素より成るゲート領域４４とを有する。例えばこれら
の領域は２方向に延びる細長い領域を構成する。

第５Ａ図の装置はさらに、それぞれ内部にＰ１型及びｎ
゛型領領域形成されているｐ壁領域４８．５０を有して
いる。さらにＭＯＳ装置のドレイン端子を設け、接点５
２、ソース端子を設けた接点５４．５６及びゲート端子
を設けた接点５８を有する。

さらに本発明においては、第３図及び第４図に示したｐ
ｎｐ　　）ランジスタ２６と、ツェナー　ダイオード２
８を構成するための追加の領域を第５Ａ図に示す構造に
設ける。一般にこれらの保護回路の一部を形成する追加
の領域は、ＭＯＳ装置自体を形成するための対応の領域
と同時に構造内に形成するのが有利であるが、これは必
ずしも必要ではない。

実際上Ｐ゛型領領域０と、ｐ壁領域６２とは、それぞれ
、第５Ａ図の構造のｎ−型領域内に形成され、トランジ
スタ２６のエミッタを形成する。既に設けであるｎ”型
領域３８と、ｐ壁領域４８．５０内のｐ゛型領領域、ト
ランジスタ２６のベース及びコレクタをそれぞれ形成す
る。

例えば、第５Ａ図のｐ°型及びｐ型領域６０．６２は、
ＭＯＳ装置より離れていてＭＯＳ装置の全周を包囲する
リング形として構成すると有利である。またこれに代え
て、これらの領域をＭＯＳ装置の周辺の一部のみより離
隔した列または複数の列として構成することもできる。

何れの構造も実際上の負荷電圧サージに対し適当な電流
流通通路を充分に構成することができる。

第５八図において、ｎ°型及びｐ゛型領領域６４び６６
は、第３図及び第４図に示したツェナー　ダイオード２
８を構成する。第５Ａ図に示すように、このダイオード
は、ゲート端子５８と、ソース端子５４゜５６の間に接
続されている。

第５Ａ図の構造で、第３図及び第４図のコンデンサ３２
は、ｐ壁領域４８．５０とｐ−型領域３８の間の容量で
構成される。第５Ａ図に見られるように、このコンデン
サはソース端子５４．５６とｎ−型領域、すなわち図示
の例では前にｐｎｐ　　トランジスタのベースとしたｎ
−型領域との間に接続されている。

第５Ｂ図は本発明の原理によるさらに他のチップ構造を
示すもので、この構造は垂直二重拡散ＭＯＳ構造である
。第５Ｂ図中の、多くの素子は第５Ａ図のものと同じで
あり、同じ参照番号で示してある。

第５Ｂ図において、ゲート領域４４と、隣接する？ＩＯ
Ｓ装置のゲート領域４５とを半導体装置の表面上に離隔
配置して示してある。これらのゲート領域４４゜４５の
下側にＳｔＯ，層４６及び４７がそれぞれ存している。

上述の装置の各側は本発明の理解を助ける例を示したに
過ぎない。本発明はこの他多くの変形が可能である。例
えば本明細書中でＭＯＳ装置について述べたが、本発明
は集積回路技術で形成された種々のＰ■Ｃ装置（ＭＯＳ
またはバイポーラ）の保護に応用できる。すなわち上述
のｐｎｐ　　トランジスタ以外の故障時に動作する他の
電流通路構造も当然本発明の範晴に属する。また本発明
はインダクタ以外でも、供給電源遮断時に電圧サージを
生ずる負荷に適用することができる。

【図面の簡単な説明】

第１図は誘導性負荷に接続されたＭＯＳ装置を有する既
知の高速スイッチの１例の回路図、第２図は第１図の回
路の故障時の状況を示す略回路図、 第３図は本発明による保護回路を第１図の回路に付加し
た状況を示す回路図、 第４図は第３図の回路のＭＯＳ装置と電源間に断線が生
じた状況を示す回路図、 第５八図及び第５Ｂ図は第３図及び第４図示の本発明回
路を実現するための半導体チップの構造の各側を示す断
面図である。 １０・・・スイッチ端子（ドレイン） １１・・・スイッチ端子（ソース） １２・・・制御端子（ゲート） １４・・・供給電源 １６・・・インダクタ １８・・・出力端子 ２０・・・入力端子 ２４、３３・・・仮想スイッチ（開スイッチ）トランジ
スタ ２６・・・バイポーラ タ） ２８・・・ツェナー ３０・・・抵抗 ３２・・・コンデンサ ３８、６４＝ｎ−型領域（Ｓｉ　） ４０・・・ｎ０層 ４４、４５・・・ゲート領域 ４６・・・（Ｓｉｆｔ）　ｊｌｌ域 ４８、５０・・・ｐ型領域 ５２、５４．５６．５８・・・接点 ６０、６６・・・ｐ１型領域 ６２・・・ｐ型領域 ダイオード （ｐｎｐ トランジス

Claims (1)

1. 【特許請求の範囲】 １、第１及び第２スイッチ端子並びに制御端子を有する
   半導体スイッチと、 例えば大地電位点の如くの基準電位点に他方の端子を接
   続してある供給電源の１端子に前記第１スイッチ端子を
   接続する手段と、 前記基準電位点に他方の端子を接続してある２端子負荷
   装置の１端子に前記第２スイッチ端子を接続する手段と
   、 前記負荷装置を通じて電圧サージが発生したときのみこ
   れに応答して、前記基準電位点と該負荷の１端子の間を
   接続して負荷装置に電流を供給する手段と、 負荷電圧サージが発生した際、前記第２スイッチ端子と
   前記制御端子の間に加わる電圧を制限するため、前記制
   御端子と第２スイッチ端子とに接続されている手段とを
   具えてなる集積回路保護用半導体装置。 ２、前記半導体スイッチは、金属酸化物半導体（ＭＯＳ
   ）装置を有し、第１及び第２スイッチ端子は、該金属酸
   化物半導体装置のドレイン及びソース端子で形成し、前
   記制御端子は金属酸化物半導体装置のゲート端子で形成
   する請求項１記載の半導体装置。 ３、前記電圧サージ発生時の電流供給手段は、ベース、
   エミッタ、コレクタ端子を有する バイポーラトランジスタを有し、このエミツタ端子を前
   記基準電位点に接続し、コレクタ端子を負荷装置の前記
   １端子に接続し、ベース端子を前記供給電源に接続され
   ている方のドレインまたはソース端子に接続してあり、
   さらに該トランジスタのベース端子と負荷 装置の前記１端子の間に接続してあるコンデンサとを有
   してなる請求項２記載の半導体装置。 ４、前記電圧制限手段は、 前記負荷装置の１端子に接続されている方のドレインま
   たはソース端子の一方と、ゲート端子の間に接続されて
   いるツェナーダイオードと、 該ゲート端子と装置の入力端子の間に接続されている電
   流制限抵抗とを有してなる請求項３記載の半導体装置。 ５、前記入力端子と基準電位点の間に接続されているダ
   イオードをさらに有してなる請求項４記載の半導体装置
   。 ６、前記スイッチがトレンチ金属酸化物半導体トランジ
   スタを有する請求項５記載の半導体装置。 ７、前記スイッチが二重拡散金属酸化物半導体トランジ
   スタを有する請求項５記載の半導体装置。