JPS6260253A

JPS6260253A - 保護回路

Info

Publication number: JPS6260253A
Application number: JP60200002A
Authority: JP
Inventors: Shinji Saito; 伸二斎藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-09-10
Filing date: 1985-09-10
Publication date: 1987-03-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は保護回路に関するもので、特にＭＯ８集積回路
の外部導出端子のサージ入力の保護対策に使用されるも
のである。

〔発明の技術的背景とその問題点〕

従来、ＭＯ８集積回路に使用されているサージ破壊の保
護回路は、第６図に示されている本のが入力ビン（外部
導出端子）　ＩＮの場合の最も−般的なものであった。

これは、外部導出端子につながるボンディングｉ’？　
ラドから、一般的には多結晶シリコンもしくは拡散層を
用いた保睦抵抗Ｉを通１〜で、接地に対して保護ダイオ
ード２が設けられており、それから内部回路に接続され
る。図中３は内部回路のＰチャネルＭＯ８）ランジスタ
、４はＮチャネルＭＯ８トランジスタである。

第７図に上記保護回路の断面図を示しである。

即ちＰ型シリコン基板５の表面に形成された酸化膜６上
に、保護用の多結晶シリコン抵抗７を設け、基板中に形
成されたＮ型拡散層８に接続される。このＮ型層８け基
板５とＰＮ接合のダイオードを形成している。基板５は
Ｐ型拡散層９により接地電位に固定されている。

また出力ピン（外部導出端子）　ＯＵＴに関しては、第
８図の出カバ、ファ回路のように出力トランジスタ１０
．１１が？ンディングノ平、ドに直接接続されているの
で、特に対策を施こす必要はなかった。それは第９図の
断面図から分かるようにして、出力ピンに接続されたト
ランジスタＺ１のドレインのＮ型層１５ａとＰ型基板１
２との間にダイオード１７がおのずと形成されるため、
このダイオードが保護の役目をする。

第９図中１３は酸化膜、１４はｒ−）多結晶シリコン、
７５ｂＦｉＮ型不純物領域、１６はＰ型不純物領域であ
る。

入力ピンの場合、第６図のように保護抵抗１を設けるの
は、保護ダイオード２全小さくできるからでろり、その
ため小さな占有面積で済む利点がある。一方、出力ピン
の場合はトランジスタの寸法が大きいので、寄生の保護
ダイオードも大きい。そのためサージの電荷を速く吸収
し、接地に逃がすことができる。

ＭＯ８型トランジスタは微細化するに従がい、耐圧が低
下すると共に基板電流、ｙ−ト電流が増えてくる。Ｃ−
ト寛流は、チャネル領域に発生したホットエレクトロン
がｒ−）電極に向かって流れるものでらる。ＭＯＳ　ト
ランジスタのｒ−ト長が短かくなればなるほど、このデ
ート電流が増え、トランジスタの信頼性を劣化させる。

そのため最近、ＬＤＤ　（Ｔ、Ｉｇｈｔｌｙ　Ｄｏｐａ
ｄ　Ｄｒａｉｎ）構造というトランジスタが提案されて
いる。これは第１０図に示されている構造のもので、ド
レイン、ソースの拡散層を、低濃度層２１ｍ。

２１ｂと高濃度層２０ｍ、１０ｂで形成するものである
。図中１８はＰ型基板、１９はダート多結晶シリコンで
ある。

このようにドレイン側のＮ型層とチャネル領域が低濃度
で接しているため、耐圧が向上すると共に、また高濃度
で接Ｉ〜でいる場合に比べ空乏層の広がりが大きくなり
、電界が弱くなり、基板電流、ｆｆ−ト電流が小さくな
り、信頼性も向上する。（参考：　８．Ｏｇｕｒａ　、
　ｅｔａｌ、ＩＰＩＥＦＩ　Ｅ、Ｄ。

ｖｏｌ、ＨＤ−２７，１９８０，Ｐ１３５９　）なお第
１０図においてソース側は逆バイアスが加わらないので
、従来の高濃度のみの場合でもよい。

サージ印加による内部素子の破壊の多くはダート酸化膜
破壊である。酸化膜の破壊電界は膜厚によって多少異な
るが、約１０　ＭＶ／ｃｍである。

例えば酸化膜厚を２５０＄とすると、内部素子に加わる
電圧は２５Ｖ以下に押える必要がある。

そのためＰＮ接合の耐圧は、通常動作に支障をきたさな
い範囲で低ければ低いほどよい。また当然拡散層には寄
生の抵抗がｐ＋　９、この抵抗による電圧降下は一般的
には無視できない、ＬＤＤ構造の場合、従来に比べ耐圧
が上がる他、低濃度拡散領域により高い抵抗が直列に入
る。それで内部素子に加わる電圧が、従来構造（ドレイ
ンが高濃度層のみで形成される構造をさす）に比べ相当
高くなってしまい、サージ破壊を起こす電圧が低くなっ
てしまう。

〔発明の目的〕本発明は上記実情に鑑みてなされたもので、内部素子に
耐圧及び信頼性を向上させるＬＤＤ構造を用いながら、
サージ破壊電圧が高くできる保護回路を提供しようとす
るものである。

〔発明の概要〕

本発明は、Ｍ０８集積回路の外部導出ピンに接続するが
ンディングパ、ド端子に保護用のＰチ６一ャネルトラン・ゾスタのソースが接続され、前記トラン
ジスタのケ°−トが電源に接続され、前記トランジスタ
のドレインが接地に接続されたことを特徴とし、またＭ
０８集積回路の外部導出ピンに接続するポンディングパ
ッド端子にＰＮＰＮ構造の保護用サイリスタのアノード
が接続され、前記サイリスタのカンードが接地に接続さ
れたことを特徴としている。

〔発明の実施例〕

以下図面を参照して本発明の一実施例全説明する。第１
図は同実施例の回路図で、２２は出カパッファ回路のＰ
チャネルＭＯ８）ランジスタ、２３は出力バッファ回路
のＮチャネルＭＯ８トランジスタ、２４けソースが出力
端子に、ダートが電源ＶＣＣに、ドレインが接地に接続
され九保膿用のＰチャネルＭＯ８）ランノスタである。

第１図において出力端子ＯＵＴにサージが加わると、サ
ージ電圧がＶＣＣ電源電圧よりＰチャネルトランジスタ
のしきい値電圧（Ｖ□＝　Ｏ，Ｓ　Ｖ　）以上高くなる
と、トランジスタ２４がオンし、電流が接地に流れ込む
。つまり外部電荷がＰチャネルトランジスタ２４ｆ通し
て接地に逃れる。

ま友同時に、Ｎチャネルトランジスタ２３のドレインと
基板とで形成される逆方向ダイオードが降伏して電流が
流れる。ｒ−ト酸化膜厚２５０ＸのＭＯＳ　）ランジス
タでは、前記ダイオードの耐圧は従来構造で１０〜１４
Ｖ、ＬＤＤ構造で１６〜２０Ｖ位であった。つまり出力
端子がこれらの電圧に達した電圧値より電流が流れ始め
る。一方、Ｐチャネルトランジスタ２４は、ＶＣＣ電源
が印加されていない時は接地電位と同じ電位と考えてよ
い。従って出力端子にＰチャネルトランジスタのしきい
値電圧以上（≧Ｖ□）が加わった時にトランジスタ２４
がオンし、電流が流れる。

第２図に端子の電圧及び電流の時間依存性を示した。サ
ージは、等価的には容量に蓄積した電荷として表わされ
るため、ダイオードの寄生抵抗もしくはトランジスタ２
４０オン抵抗を通して流れる劃りまた端子電圧は抵抗と
容量で決まる時間的に指数関数的な減少曲線を示す。

保護がダイオードの時のみを曲線（Ａ）　、　（０）で
表わし、ＰチャネルＭＯ８）ランジメタ２４０時ｆ（Ｂ
）。

（Ｄ）で表わした。（Ａ）　、　（Ｂ）は電流を、（Ｃ
）、（ハ）は電圧を表わす、ｖｍＤはダイオードの降伏
電圧で、ｖＴＩｉｉｉＰチャネルトランジスタ２４のし
きい値電圧である。ダイオードの寄生抵抗は拡散抵抗な
ので、時定数は、抵抗をＲ１容量を０と表わすとＲＸＯ
で決まる。一方、Ｐチャネルトランジスタのオン抵抗は
ソース電位の２乗に反比例する。そのためＰチャネルト
ランジスタの曲線中）及び（Ｄ）の方が、ダイオードの
場合（４）、（０より傾斜が急になる。つまり電圧で云
えば、Ｐチャネルトランジスタを用いた方が早く低い電
圧に下がる。酸化膜の破壊は、電圧のほかに時間の依存
性を有するので、早くかつ低い電圧に落ちつくことが、
保護にとっては有利である。

次に本発明の他の実施例の回路図を第３図に示し、集積
回路断面図を第４図に示す。ここで２５は出力バッファ
のＰチャネルＭＯ８）ラングスタ、２６は出力バッファ
のＮチャネルＭＯ８トランジスタ、２７はＮウェル層中
のＰ型領域をエミ、り、Ｎウェル層をベースとしたサブ
ストレー）　ＰＮＰ　トランジスタ、２８はＮウェル層
をコレクタ、Ｐ型基板をベース、Ｐ型基板中のＮ型領穢
ヲエミ、りとしたＮＰＮ　）ランジスタ、２９は前記サ
ブストレー）　ＰＮＰ　）ランジスタのＮウェルのｉｔ
源ｖ、ｃコンタクトまでの抵抗、３０はＰ型基板の接地
コンタクトまでの抵抗である。また第４図において３ノ
はＰ型基板、３２はＮウェル層、３３は酸化膜、３４ａ
。

３４ｂはＰ型領域、３５ｇ、３５ｂはＮ型領域である。

上記構成において、出力ＯＵＴにサージが印加されると
、サブストレートＰＮＰ　）ランジスタのエミ、り３４
ｍを通してＮウェル層３２に高電圧が加わる。そしてＮ
ウェル層３２とＰ型基板３１との間で接合降伏が生じ、
電子−正孔ペアが形成される。電子はＮウェル層に、正
孔は基板コンタクトに向って流れる。この時電流成分に
より基板電位が浮き、ＮＰＮ　）ランジスタ２８がオン
する。この時、一般的なサイリスタ現象が起こり、出力
端子ＯＵＴから接地に向って大電流が流れる。サイリス
タがオンした時、ＰＮＰトランジスタ２７．ＮＰＮ）ラ
ンジスタ２８は飽和領域で動作しているため、ターンオ
ン電圧が低く（＝ＩＶ）かつ電流駆動能力が高いため、
内部トランジスタ例えば２５．２６に高電圧が加わるこ
とを防止できるものである。

なお本発明は上記実施例のみに限られることなく種々の
応用が可能である。例えばサイリスタをオンさせるトリ
が電流は、上述したようにＮウェル層とＰ型基板との接
合降伏であり、通常Ｎウェル層と基板濃度は低いため、
接合耐圧は高い。そこで接合耐圧を低くするため、Ｎウ
ェル層中にＮ型の高濃度領域？Ｐ型基板と接するように
、更にはＰ型基板中にＰ型の高濃度領域を前記Ｎ型の高
濃度領域と接するように形成し、通常電源電圧では降伏
しない程度に、サイリスタのＮＰＮバイポーラトランジ
スタのベース。

コレクタ間の接合耐圧を低く設定すれば、いち早く印加
電圧を低い電位に落とすことができる。

また実施例ではＰ型基板中のＮウェル構造の場合につい
て述べ念が、Ｎ型基板中のＰウェル構造の場合でも同様
な保護回路を形成できる。更に０Ｍ０１’ｌｌデバイス
においては、サイリスタがオンしやすく設計することは
、ラッチアップ現象を誘発することにつながるおそれが
ある。上記実施例では出力ピンのみサイリスタ素子を接
続１〜、他の回路には一斉の影響がないように工夫する
のがよい。つまり第５図の如く、サイリスタ素子部３６
はポンプイングツ４ツド３７の近くに形成し、その周り
をガードリング３８でとり囲むことにより、通常動作時
には他の回路がラッチアップするのを防ぐよう・ぐター
ン設計するのがよい。ここでガードリング、９８は基板
と同一導電型の高濃度領域でサイリスタ、９６を囲み、
電位？基板と同電位に設定するのが好ましい。

〔発明の効果〕

従来は印加電圧がＬ＋）Ｄ接合の耐圧以上になった時、
サージ電荷が逆接合を介して接地に流れていたのが、本
発明の保護用Ｐチャネルトランジスタを用いた場合には
、電源■ｃｃが印加されていない状態でサージが入ると
、保護用Ｐチャネルトランジスタのオン電圧以上に印加
電圧がト昇すると該トランジスタがオンし、サージ電荷
が接地に逃れる。このようにサージが加わると即座にサ
ージ電荷を逃してやるため、内部素子に高電圧が加わる
の全防止できる。

また従来の保護回路では、ダイオードの逆方向の接合降
伏が起きてからの直列抵抗が大きく、そのためサージ電
荷を早く逃すことができず、史に内部素子にも高電圧が
加わる時間が長くなる。本発明の別の実施例によれば、
サイリスタ構造のため、オンしてからの電圧が急激に落
ちること、四には電流駆動能力が高いため、内部素子へ
高電圧が加わるのを防止できる。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図は同回路の
特性図、第３図は本発明の他の実施例の回路図、第４図
は同回路の集積回路断面図、第５図は本発明の更に他の
実施例を示す概略的パターン図、第６図は従来の入力保
護回路図、第７図はその集積回路断面図、第８図は従来
の出力バッファ回路図、第９図はその集積回路断面図、
第１０図はＬＤＤ構造のＭＯＳ　）ランゾスタの断面図
である。２４・・・ＰチャネルＭＯ８）ランゾスタ、２７゜２８
・・・サイリスタのバイポーラトランジスタ、３８・・
・ガードリング。出願人代理人　弁理士　鈴　江　武　彦−１４＝第３図 □明閘粁に

Claims

【特許請求の範囲】

（１）ＭＯＳ集積回路の外部導出ピンに接続するボンデ
ィングパッド端子に保護用のＰチャネルトランジスタの
ソースが接続され、前記トランジスタのゲートが電源に
接続され、前記トランジスタのドレインが接地に接続さ
れたことを特徴とする保護回路。
（２）前記ボンディングパッド端子は出力バッファ回路
の出力端子に接続されることを特徴とする特許請求の範
囲第１項に記載の保護回路。
（３）ＭＯＳ集積回路の外部導出ピンに接続するボンデ
ィングパッド端子にＰＮＰＮ構造の保護用のサイリスタ
のアノードが接続され、前記サイリスタのカソードが接
地に接続されたことを特徴とする保護回路。
（４）ＰＮＰバイポーラトランジスタとＮＰＮバイポー
ラトランジスタよりなる前記サイリスタのＮＰＮバイポ
ーラトランジスタのコレクタ、ベース間の耐圧を、接合
部の濃度を濃くすることにより通常動作電源電圧では降
伏しない程度に低くしたことを特徴とする特許請求の範
囲第３項に記載の保護回路。
（５）前記保護用のサイリスタと他の周辺回路とをガー
ドリングによって分離することを特徴とする特許請求の
範囲第３項に記載の保護回路。
（６）前記ボンディングパッド端子は出力バッファ回路
の出力端子に接続されることを特徴とする特許請求の範
囲第３項に記載の保護回路。