JPS6118317A - 過電圧サージから電子回路を保護する回路 - Google Patents
過電圧サージから電子回路を保護する回路Info
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0814—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit
- H03K17/08142—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit in field-effect transistor switches
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、電子回路の過電圧サージ保護に、細目的には
、相補的門属酸化物半導体（ＣＭＯ８）回路に対する過
電圧サージ保護に関する。
、相補的門属酸化物半導体（ＣＭＯ８）回路に対する過
電圧サージ保護に関する。
電力ネットワークまたは遠隔通信ネットワークの如き大
きなネットワークに接続されている電子回路は、雷、ス
イッチング・サージまたは他の事象（これらはネットワ
ークに過電圧サージの伝播を生じさせる）の結果として
生じる過電圧状態から保護する必要がある。
きなネットワークに接続されている電子回路は、雷、ス
イッチング・サージまたは他の事象（これらはネットワ
ークに過電圧サージの伝播を生じさせる）の結果として
生じる過電圧状態から保護する必要がある。
成る型の電子回路に対して十分な保護を提供する方法は
、この種の損傷に対してより影響を受けやすい素子を有
する他の型の電子回路に対しては全く不充分であること
がある。
、この種の損傷に対してより影響を受けやすい素子を有
する他の型の電子回路に対しては全く不充分であること
がある。
ＣＭＯ８技術で実現されている回路は、過電圧による損
傷に特に影響されやすく、それと同時に過電圧から保護
することが困難である。バイポーラ・デバイス回路は、
シリコン制御整流器（ｓＣＲ）ラッチと関連してツェナ
ー・ダイオードによって保護することができる。該ラッ
チはＮＰＮおよびＰＮＰトランジスタならびに該トラン
ジスタのコレクタと正の電圧供給ノードの間に接続され
た適当な抵抗によって形成し得る。しかし、このトラン
ジスタがＣＭＯ８集積回路（ＩＣ）中に形成される場合
には、そのコレクタは必然的に直接圧の電圧供給ノード
に接続されることになり、したがって抵抗を接続するた
めにアクセスできない。他方、回路中に容易に形成し得
るＭＯＳデバイスは、このような機能を実現するときに
流れる電流を流すには適していない。
傷に特に影響されやすく、それと同時に過電圧から保護
することが困難である。バイポーラ・デバイス回路は、
シリコン制御整流器（ｓＣＲ）ラッチと関連してツェナ
ー・ダイオードによって保護することができる。該ラッ
チはＮＰＮおよびＰＮＰトランジスタならびに該トラン
ジスタのコレクタと正の電圧供給ノードの間に接続され
た適当な抵抗によって形成し得る。しかし、このトラン
ジスタがＣＭＯ８集積回路（ＩＣ）中に形成される場合
には、そのコレクタは必然的に直接圧の電圧供給ノード
に接続されることになり、したがって抵抗を接続するた
めにアクセスできない。他方、回路中に容易に形成し得
るＭＯＳデバイスは、このような機能を実現するときに
流れる電流を流すには適していない。
本発明に従う新しい回路は、過電圧サージ電流を流すの
に垂直バイポーラ・トランジスタを使用している。トラ
ンジスタは電圧検出・駆動装置によって制御されている
。該装置はサージ期間中、電流を流すバイポーラ・トラ
ンジスタを導通状態にラッチする手段を含んでいる。垂
直バイポーラ・トランジスタの構造は、ＣＭＯ８集積回
路中に容易に組み込み ′得るような構造をしている。
に垂直バイポーラ・トランジスタを使用している。トラ
ンジスタは電圧検出・駆動装置によって制御されている
。該装置はサージ期間中、電流を流すバイポーラ・トラ
ンジスタを導通状態にラッチする手段を含んでいる。垂
直バイポーラ・トランジスタの構造は、ＣＭＯ８集積回
路中に容易に組み込み ′得るような構造をしている。
この検出、ラッチおよび駆動回路の低い相互コンダクタ
ンスを有するトランジスタは、Ｍ、’ＯＳデバイスであ
ってよく、より良い精度で、且つ、より少ない回路面積
で実現することができる。
ンスを有するトランジスタは、Ｍ、’ＯＳデバイスであ
ってよく、より良い精度で、且つ、より少ない回路面積
で実現することができる。
第１図の回路（１０）は、正の電圧供給線（１２）と負
の電圧供給線（１４）の間の過電圧保護を提供するよう
設計されている。４つのツェナー・ダイオード（１６）
、 （１８）。
の電圧供給線（１４）の間の過電圧保護を提供するよう
設計されている。４つのツェナー・ダイオード（１６）
、 （１８）。
（２０）、 （２２）が導線（１２）と（１４）の間に
電圧検出抵抗（２４）と直列に接続されており、それに
よって過電圧によりダイオード（１６）、（１８）、（
２０）、（２２）がブレーク・ダウンしたときに共通ノ
ード（２６）にトリガ電圧が供給される。ノード（２６
）は、バイポーラ相互コンダクタンス・トランジスタ（
２８）のベースに接続されており、該トランジスタ（２
８）のコレクタは正の電圧供給導線（１２）に、エミッ
タは電流検出抵抗（３０）を通して負の電圧供給線（１
４）に接続されている。
電圧検出抵抗（２４）と直列に接続されており、それに
よって過電圧によりダイオード（１６）、（１８）、（
２０）、（２２）がブレーク・ダウンしたときに共通ノ
ード（２６）にトリガ電圧が供給される。ノード（２６
）は、バイポーラ相互コンダクタンス・トランジスタ（
２８）のベースに接続されており、該トランジスタ（２
８）のコレクタは正の電圧供給導線（１２）に、エミッ
タは電流検出抵抗（３０）を通して負の電圧供給線（１
４）に接続されている。
相互コンダクタンス・トランジスタ（２８）は、第２図
に、更に詳細に示されている垂直バイポーラ構造をして
いる。該トランジスタ（２８）は、Ｎ型基板（３４）中
に拡散されたＰ型ベース領域（３２）を有している。ベ
ース（３２）およびエミッタ（３６）は、表面において
深くドープされたＮ型物質より成る保護リング（３７）
によって囲まれており、該リングは基板（３４）と同じ
電圧に接続されている。基板（３４）はコレクタとして
作用し、従って正の電圧供給線（１２）の電位にある。
に、更に詳細に示されている垂直バイポーラ構造をして
いる。該トランジスタ（２８）は、Ｎ型基板（３４）中
に拡散されたＰ型ベース領域（３２）を有している。ベ
ース（３２）およびエミッタ（３６）は、表面において
深くドープされたＮ型物質より成る保護リング（３７）
によって囲まれており、該リングは基板（３４）と同じ
電圧に接続されている。基板（３４）はコレクタとして
作用し、従って正の電圧供給線（１２）の電位にある。
保護リング（３７）は基板（３４）に対する改善された
接触を提供する。
接触を提供する。
第１図に戻ると、バイポーラ・トランジスタ（２８）の
エミッタは、比較器（４０）のＰチャネル・エンハンス
メント・モートＭＯ８入カトランジスタ（３８）のゲー
トに接続されている。比較器（４０）は、正の電圧供給
線（１２）とトランジスタ（３８）のソースの間に接続
された抵抗（４２）を含んでいる。
エミッタは、比較器（４０）のＰチャネル・エンハンス
メント・モートＭＯ８入カトランジスタ（３８）のゲー
トに接続されている。比較器（４０）は、正の電圧供給
線（１２）とトランジスタ（３８）のソースの間に接続
された抵抗（４２）を含んでいる。
トランジスタ（３８）のドレインはＮチャネル・エンハ
ンスメント・モードＭＯ５電流ミラー・トランジスタ（
４４）のドレインに接続されており、該トランジスタの
ソースは負の電圧供給ｍ（１４）に接続されている。第
２のＰチャネル・エンハンスメント・モードＭＯ８入力
トランジスタ（４６）のソースは抵抗（４２）に、ドレ
インは第２のＮチャネル・エンハンスメント・モードＭ
Ｏ８電流ミラー・トランジスタ（４８）のドレインに接
続されており、該トランジスタ（４８）のソースは負の
電圧供給線（１４）に接続されている。電流ミラー・ト
ランジスタ（４４）。
ンスメント・モードＭＯ５電流ミラー・トランジスタ（
４４）のドレインに接続されており、該トランジスタの
ソースは負の電圧供給ｍ（１４）に接続されている。第
２のＰチャネル・エンハンスメント・モードＭＯ８入力
トランジスタ（４６）のソースは抵抗（４２）に、ドレ
インは第２のＮチャネル・エンハンスメント・モードＭ
Ｏ８電流ミラー・トランジスタ（４８）のドレインに接
続されており、該トランジスタ（４８）のソースは負の
電圧供給線（１４）に接続されている。電流ミラー・ト
ランジスタ（４４）。
（４８）のゲートは、共にトランジスタ（４４）のドレ
インに接続されている。比較器の入力トランジスタ（３
８）、（４６）は、異なる“チャネルの長さ対幅の比”
を有するよう設計されており、それによって比較器（４
０）中に組み込まれた電圧オフセットが生じ、ノード（
５０）における比較器（４０）の出力電圧が悪い方向に
移動することを妨げる。
インに接続されている。比較器の入力トランジスタ（３
８）、（４６）は、異なる“チャネルの長さ対幅の比”
を有するよう設計されており、それによって比較器（４
０）中に組み込まれた電圧オフセットが生じ、ノード（
５０）における比較器（４０）の出力電圧が悪い方向に
移動することを妨げる。
第２の比較器の入力トランジスタ（４６）のゲートは、
電圧供給線（１２）と（１４）の間に直列に接続された
４つの抵抗（５４）。
電圧供給線（１２）と（１４）の間に直列に接続された
４つの抵抗（５４）。
（５６）、、（５８）および（６０）より成る電圧分割
器内のバイアス電圧点（５２）に接続されている。負の
電圧供給線（１４）と抵抗（５６）、（５８）の共通ノ
ードの間に接続されたツェナー・ダイオード（６２）は
、ノード（５２）のバイアス電圧を制限する作用をする
。
器内のバイアス電圧点（５２）に接続されている。負の
電圧供給線（１４）と抵抗（５６）、（５８）の共通ノ
ードの間に接続されたツェナー・ダイオード（６２）は
、ノード（５２）のバイアス電圧を制限する作用をする
。
そのソースが正の電圧供給線（１２）に接続されている
Ｐチャネル・エンハンスメント・モードＭＯ８＠流ミラ
ー入力トランジスタ（６６）は、その電流路を３つのＮ
チャネル・エンハンスメント・モードＭＯ８＋−ランジ
スタ（６８）、（７０）、（７２）を直列に通して負の
電圧供給線（１４）に接続している。
Ｐチャネル・エンハンスメント・モードＭＯ８＠流ミラ
ー入力トランジスタ（６６）は、その電流路を３つのＮ
チャネル・エンハンスメント・モードＭＯ８＋−ランジ
スタ（６８）、（７０）、（７２）を直列に通して負の
電圧供給線（１４）に接続している。
トランジスタ（６８）のゲートは抵抗（５８）。
（６０）の共通ノードに接続されており；トランジスタ
（７０）のゲートは、抵抗（５６）。
（７０）のゲートは、抵抗（５６）。
（５８）の共通ノードに接続されており；トランジスタ
（７２）のゲートは比較器（４０）の出力ノード（５０
）に接続されている。トランジスタ（７２）は、比較器
（４ｏ）の出方に応動じて電流ミラー六カトランジスタ
（６６）中の電流を制御する。トランジスタ（６８）。
（７２）のゲートは比較器（４０）の出力ノード（５０
）に接続されている。トランジスタ（７２）は、比較器
（４ｏ）の出方に応動じて電流ミラー六カトランジスタ
（６６）中の電流を制御する。トランジスタ（６８）。
＜７０）、（７２）はカス゛コード配列されており、ト
ランジスタ（７２）のソースとドレイン間の過剰電圧を
防止する。
ランジスタ（７２）のソースとドレイン間の過剰電圧を
防止する。
Ｐチャネル・エンハンスメント・モードＭＯ８電流ミラ
ー出カトランジスタ（７４）のソースは正の電圧供給源
に、ドレインは抵抗（７６）を通して負の電圧供給線（
１４）に接続されて゛いる。電流ミラー・トランジスタ
（６６）、（７４）のゲートは、電流ミラー入力トラン
ジスタ（６６）のトレインに接続されている。ノード（
７８）の電流ミラーの出、 力は、垂直バイポーラ Ｎ
ＰＮ トランジスタ（８０）のベースに接続されてお
り、該トランジスタ（８ｏ）のコレクタは正の電圧供給
線（１２）に、エミッタは抵抗（８２）を通して負の電
圧供給線（１４）に接続されている。
ー出カトランジスタ（７４）のソースは正の電圧供給源
に、ドレインは抵抗（７６）を通して負の電圧供給線（
１４）に接続されて゛いる。電流ミラー・トランジスタ
（６６）、（７４）のゲートは、電流ミラー入力トラン
ジスタ（６６）のトレインに接続されている。ノード（
７８）の電流ミラーの出、 力は、垂直バイポーラ Ｎ
ＰＮ トランジスタ（８０）のベースに接続されてお
り、該トランジスタ（８ｏ）のコレクタは正の電圧供給
線（１２）に、エミッタは抵抗（８２）を通して負の電
圧供給線（１４）に接続されている。
コレクタが正の電圧供給線（１２）に、エミッタが負の
電圧供給線（１４）に接続されている他の垂直バイポー
ラＮＰＮトランジスタ（８４）のベースはトランジスタ
（８ｏ）のエミッタに接続されている。第１のトランジ
スタ（８ｏ）は、その導線路がより大きな電流を流す第
２の分路トランジスタ（８４）に対する駆動電流を提供
する。
電圧供給線（１４）に接続されている他の垂直バイポー
ラＮＰＮトランジスタ（８４）のベースはトランジスタ
（８ｏ）のエミッタに接続されている。第１のトランジ
スタ（８ｏ）は、その導線路がより大きな電流を流す第
２の分路トランジスタ（８４）に対する駆動電流を提供
する。
そのソースが正の電圧供給線（１２）に接続され、 そ
のドしインが トリガ電圧ノード（２６）に接続され、
そのゲートが電流ミラー・トランジスタ（６’６）、
（７４）の共通ゲートに接続されたＰチャネル・エンハ
ンスメント・モードＭｏｓトランジスタ（８６）は過電
圧期間中ラッチされた状態に回路（１ｏ）を保持する正
帰還素子として作用する。
のドしインが トリガ電圧ノード（２６）に接続され、
そのゲートが電流ミラー・トランジスタ（６’６）、
（７４）の共通ゲートに接続されたＰチャネル・エンハ
ンスメント・モードＭｏｓトランジスタ（８６）は過電
圧期間中ラッチされた状態に回路（１ｏ）を保持する正
帰還素子として作用する。
回路（１０）のツェナー・ダイオード（１６）。
（１８）、（２０）、（２２）は、所望の過電′圧閾値
でブレーク・ダウンするように選択される。これによっ
て、ノード（２６）の電圧は突然上昇する。この電圧上
昇はトランジスタ（２８）によってバッファされ、比較
器の状態を変化させるのに使用される。比較器の状態変
化が生じると、その出力は トランジスタ（７２）をオ
ンとし、電流ミラー人カトランジスタ（６６）および出
カトランジ゛スタ（７４）の電流を初期化する。次に電
流ミラー・トランジスタ（７４）の出方はバイポーラ・
トランジスタ（８ｏ）をオンとする。次に、このトラン
ジスタ（８０）の出方はバイポーラ・トランジスタ（８
４）をオンとし、該トランジスタを通して電圧供給線（
１２）と（１４）の間に直接的な分路を提供する。比較
器（４ｏ）は帰還トランジスタ（８６）の作用によって
変化した状態に保持され、それによって電流ミラー・ト
ランジスタ（６６）、（７４）の共通ゲートを参照して
トリガ電圧ノード（２６）を高レベルに保持する。
でブレーク・ダウンするように選択される。これによっ
て、ノード（２６）の電圧は突然上昇する。この電圧上
昇はトランジスタ（２８）によってバッファされ、比較
器の状態を変化させるのに使用される。比較器の状態変
化が生じると、その出力は トランジスタ（７２）をオ
ンとし、電流ミラー人カトランジスタ（６６）および出
カトランジ゛スタ（７４）の電流を初期化する。次に電
流ミラー・トランジスタ（７４）の出方はバイポーラ・
トランジスタ（８ｏ）をオンとする。次に、このトラン
ジスタ（８０）の出方はバイポーラ・トランジスタ（８
４）をオンとし、該トランジスタを通して電圧供給線（
１２）と（１４）の間に直接的な分路を提供する。比較
器（４ｏ）は帰還トランジスタ（８６）の作用によって
変化した状態に保持され、それによって電流ミラー・ト
ランジスタ（６６）、（７４）の共通ゲートを参照して
トリガ電圧ノード（２６）を高レベルに保持する。
この新しい回路はＣＭＯ５回路の保護に特に有利である
。何故ならば該回路はＣＭＯＳ回路中で集積化するのに
適した形で実現できるからである。しかし、ＭＯＳデバ
イスをバイポーラ・デバイスで適当に置き換えることに
より、当業者にとっては容易に分かる方法で、この回路
をすべてバイポーラで実現することができる。その場合
、電圧供給ノード間の電流を流すバイポーラ・トランジ
スタは垂直！ｆｔ造である必要はなく、バイポーラ回路
中で前述の機能を果た−す通常のＮＰＮまたはＰＮＰ構
造のトランジスタであって良い。
。何故ならば該回路はＣＭＯＳ回路中で集積化するのに
適した形で実現できるからである。しかし、ＭＯＳデバ
イスをバイポーラ・デバイスで適当に置き換えることに
より、当業者にとっては容易に分かる方法で、この回路
をすべてバイポーラで実現することができる。その場合
、電圧供給ノード間の電流を流すバイポーラ・トランジ
スタは垂直！ｆｔ造である必要はなく、バイポーラ回路
中で前述の機能を果た−す通常のＮＰＮまたはＰＮＰ構
造のトランジスタであって良い。
本発明に従う回路は、ＮウェルまたはＰウェル技術デバ
イスで実現し得ることを理解されたい。これは勿論バイ
ポーラ・デバイスがその領域の極性を決定することを意
味する。
イスで実現し得ることを理解されたい。これは勿論バイ
ポーラ・デバイスがその領域の極性を決定することを意
味する。
トリガ閾値を提供するのに必要なツェナー・ダイオード
の数は回路が目的とする機能に依存し、必要に応じ任意
の個数からなって良い。
の数は回路が目的とする機能に依存し、必要に応じ任意
の個数からなって良い。
同様に、回路の（１０）のトランジスタ（６８）。
（７０）のように電流ミラー入力トランジスタと電圧供
給ノードの間に接続されたトランジスタの数は過電圧閾
値および電流ミラー人カブランチ電流を制御するトラン
ジスタが損傷を受けることなく、そのソースとドレイン
の間で耐え得る電圧に依存する。
給ノードの間に接続されたトランジスタの数は過電圧閾
値および電流ミラー人カブランチ電流を制御するトラン
ジスタが損傷を受けることなく、そのソースとドレイン
の間で耐え得る電圧に依存する。
本発明は、電圧供給線（１２Ｌ （１４）の間に電流
分路を提供するバイポーラ・トランジスタを特徴とする
特定の構造に限られるものではなく、この電流分流のた
めに垂直バイポーラＮＰＮまたはＰＮＰデバイスを使用
する点に主眼がある。これによって、該回路がＣＭＯ８
回路中に容易に集積化可能となる。
分路を提供するバイポーラ・トランジスタを特徴とする
特定の構造に限られるものではなく、この電流分流のた
めに垂直バイポーラＮＰＮまたはＰＮＰデバイスを使用
する点に主眼がある。これによって、該回路がＣＭＯ８
回路中に容易に集積化可能となる。
第１図は本発明に従う保護すべきＣＭＯＳ回路中で集積
化するのに適したＣＭＯ８過電圧サージ保護回路の一例
を示す図、 第２図は比較的大きな電流を流す第１図の回路の垂直バ
イポーラ・トランジスタの断面図である。 ［主要部分の符号の説明］ １ 第１の垂直バイポーラ・トランジスタ・・・・８
４第２の垂直バイポーラ・トランジスタ・・・・８０第
１の抵抗・・・・・・・・・・・・・・・・・・・・・
・・・・・・・８２Ｆ／に、２
化するのに適したＣＭＯ８過電圧サージ保護回路の一例
を示す図、 第２図は比較的大きな電流を流す第１図の回路の垂直バ
イポーラ・トランジスタの断面図である。 ［主要部分の符号の説明］ １ 第１の垂直バイポーラ・トランジスタ・・・・８
４第２の垂直バイポーラ・トランジスタ・・・・８０第
１の抵抗・・・・・・・・・・・・・・・・・・・・・
・・・・・・・８２Ｆ／に、２
Claims (1)
- 【特許請求の範囲】 １、正および負の電圧供給ノードの間の過電圧サージか
ら電子回路を保護する回路において、該回路は、そのエ
ミッタ・コレクタ路が電圧供給ノードの間に接続された
第１の垂直バイポーラ・トランジスタと； そのエミッタ・コレクタ路が電圧供給ノードの一方と第
１の垂直バイポーラ・トランジスタのベースの間に接続
された第２の垂直バイポーラ・トランジスタと； 第１のバイポーラ・トランジスタのベースと他方の電圧
供給ノードの間に接続された第１の抵抗と； 過電圧状態のときに第１および第２のバイポーラ・トラ
ンジスタをオンとするべく第２のバイポーラ・トランジ
スタのベースに接続された供給電圧ノード間の過電圧状
態に応動するスイッチ手段により特徴づけられる過電圧
サージから電子回路を保護する回路。 ２、特許請求の範囲第１項記載の回路において、前記ス
イッチング手段はラッチ回路を含むことを特徴とする回
路。 ３、特許請求の範囲第２項記載の回路において、その入
力ノードの一方が活性化電圧に接続されており、その出
力が第２のバイポーラ・トランジスタのベースに接続さ
れている電流増幅手段の入力に他方の入力ノードが接続
されている比較器により特徴づけられる回路。 ４、特許請求の範囲第３項記載の回路において、過電圧
状態期間中に第１および第２のバイポーラ・トランジス
タを導通状態にラッチするために電流増幅手段と検出手
段の間に接続された正帰還手段により特徴づけられる回
路。 ５、特許請求の範囲第４項記載の回路において、前記検
出手段は電圧供給ノードの間に検出抵抗と直列に接続さ
れたツェナー・ダイオードを含んでいることを特徴とす
る回路。 ６、特許請求の範囲第５項記載の回路において、その導
通路が一方の電圧供給ノードと比較器の一方の入力の間
に接続された相互コンダクタンス・トランジスタと、他
方の電圧供給ノードと比較器の一方の入力に接続された
抵抗により特徴づけられる回路。 ７、特許請求の範囲第６項記載の回路において、相互コ
ンダクタンス・トランジスタは、そのエミッタ・コレク
タ路の一方の側と他方の電圧供給ノードの間に接続され
た抵抗を有する第３の垂直バイポーラ・トランジスタで
あることを特徴とする回路。 ８、特許請求の範囲第７項記載の回路において、電流増
幅手段は、その導通路の一方の側が電圧供給ノードの一
方に接続され、その制御電極が共通接続された第１およ
び第２の電流ミラー・トランジスタを含むことを特徴と
する回路。 ９、特許請求の範囲第８項記載のデバイスにおいて、正
帰還手段は、その電流路が一方の供給電圧ノードとツェ
ナー・ダイオードおよび検出抵抗の共通ノードの間に接
続され、その制御電極が電流ミラー・トランジスタの制
御電極に接続されているフィードバック・トランジスタ
を含むことを特徴とするデバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/626,230 US4573099A (en) | 1984-06-29 | 1984-06-29 | CMOS Circuit overvoltage protection |
| US626230 | 1984-06-29 |
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|---|---|
| JPS6118317A true JPS6118317A (ja) | 1986-01-27 |
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| JP (1) | JPS6118317A (ja) |
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