JPH0681037B2 - 保護回路付ｔｔｌ回路 - Google Patents
保護回路付ｔｔｌ回路Info
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- JPH0681037B2 JPH0681037B2 JP59178257A JP17825784A JPH0681037B2 JP H0681037 B2 JPH0681037 B2 JP H0681037B2 JP 59178257 A JP59178257 A JP 59178257A JP 17825784 A JP17825784 A JP 17825784A JP H0681037 B2 JPH0681037 B2 JP H0681037B2
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- circuit
- base
- resistor
- ttl
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00307—Modifications for increasing the reliability for protection in bipolar transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0826—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in bipolar transistor switches
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- General Engineering & Computer Science (AREA)
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電源線に印加される高電圧によるトランジスタ
の破壊を防止した保護回路付TTL（Transistor Transist
or Logic）回路に関する。
の破壊を防止した保護回路付TTL（Transistor Transist
or Logic）回路に関する。
従来のTTL回路には、保護回路が設けられていなかっ
た。
た。
従って、従来のTTL回路においては、電源線に数百ボル
トから数キロボルトのサージ電圧が印加されると、内部
のトランジスタは大電流が流れて破壊されてしまうとい
う問題点があった。
トから数キロボルトのサージ電圧が印加されると、内部
のトランジスタは大電流が流れて破壊されてしまうとい
う問題点があった。
上記の問題点を解決するために、本発明により提供され
るものは、入力端と、出力端と、ベースが入力端に接続
されたフェーズスプリッタートランジスタと、出力端と
フェーズスプリッタートランジスタのコレクタとの間に
ダーリントン接続されたトランジスタで構成されたオフ
バッファ回路と、出力端とフェーズスプリッタートラン
ジスタのエミッタとの間に接続されたインバータトラン
ジスタと、電源線と接地線との間に直列接続された第１
の抵抗と、第１の抵抗にカソードが接続されたツェナー
ダイオードと、第２の抵抗と、ベースがツェナーダイオ
ードのアノードに接続されエミッタが接地線に接続され
た保護トランジスタとを有し、保護トランジスタのコレ
クタをインバータトランジスタのベースに接続すること
を特徴とする保護回路付TTL回路である。
るものは、入力端と、出力端と、ベースが入力端に接続
されたフェーズスプリッタートランジスタと、出力端と
フェーズスプリッタートランジスタのコレクタとの間に
ダーリントン接続されたトランジスタで構成されたオフ
バッファ回路と、出力端とフェーズスプリッタートラン
ジスタのエミッタとの間に接続されたインバータトラン
ジスタと、電源線と接地線との間に直列接続された第１
の抵抗と、第１の抵抗にカソードが接続されたツェナー
ダイオードと、第２の抵抗と、ベースがツェナーダイオ
ードのアノードに接続されエミッタが接地線に接続され
た保護トランジスタとを有し、保護トランジスタのコレ
クタをインバータトランジスタのベースに接続すること
を特徴とする保護回路付TTL回路である。
電源線にツェナーダイオードのツェナー電圧以上の高い
電圧が加わると、ツェナーダイオードが導通し、それに
よりベース電荷引抜用トランジスタがオンとなってイン
バータトランジスタのベース電荷を引抜くので、インバ
ータトランジスタは遮断され、インバータトランジスタ
の破壊は防止される。
電圧が加わると、ツェナーダイオードが導通し、それに
よりベース電荷引抜用トランジスタがオンとなってイン
バータトランジスタのベース電荷を引抜くので、インバ
ータトランジスタは遮断され、インバータトランジスタ
の破壊は防止される。
以下、本発明の実施例を図面によって詳述する。
第１図は本発明の一実施例による保護回路付TTL回路を
示す回路図である。同図において、Ｐは保護回路であ
り、保護回路以外は周知のLS（Low Power Schottky）−
TTL回路である。
示す回路図である。同図において、Ｐは保護回路であ
り、保護回路以外は周知のLS（Low Power Schottky）−
TTL回路である。
保護回路Ｐは、第１の抵抗R1と、ツェナーダイオードD1
と、第２の抵抗R2と、トランジスタT1とを備えている。
第１の抵抗R1は電源線VCCとツェナーダイオードD1のカ
ソードとの間に接続されており、ツェナーダイオードD1
が大電流により破壊されるのを防止する。第２の抵抗R2
はツェナーダイオードD1のアノードとトランジスタT1の
ベースとの共通接続点N1と、接地線GNDとの間に接続さ
れており、トランジスタT1のオン条件を定めている。
と、第２の抵抗R2と、トランジスタT1とを備えている。
第１の抵抗R1は電源線VCCとツェナーダイオードD1のカ
ソードとの間に接続されており、ツェナーダイオードD1
が大電流により破壊されるのを防止する。第２の抵抗R2
はツェナーダイオードD1のアノードとトランジスタT1の
ベースとの共通接続点N1と、接地線GNDとの間に接続さ
れており、トランジスタT1のオン条件を定めている。
保護回路を除くTTL回路部は、ベースが入力端子Ｉに接
続されており、入力信号をレベルシフトし且つ増幅する
トランジスタT2と、T2によりレベルシフトされ、増幅さ
れた入力信号を反転して出力端子Ｏに与えるインバータ
トランジスタT3と、出力端子Ｏの出力インピーダンスを
低くしてインバータトランジスタT3のカットオフ時のス
イッチング速度を速めるオフバッファ回路を構成するダ
ーリントン接続されたトランジスタT4及びT5と、を備え
ている。トランジスタT4のベース−エミッタ間に接続さ
れた抵抗R3は、トランジスタT4のカットオフ時のベース
電荷を引抜いて出力端子Ｏにおける電圧の立下りを早く
する。インバータトランジスタT3のベース−エミッタ間
に接続された抵抗R4は、トランジスタT3のカットオフ時
のベース電荷を引抜いて出力端子Ｏにおける電圧の立上
りを早くする。トランジスタT5のベースと電源線VCCの
間に接続された抵抗R5はフェイズスプリッタートランジ
スタT2のコレクタプルアップ用抵抗であり、且つ、トラ
ンジスタT5のベース電流供給用の抵抗でもある。電源線
VCCとフェイズスプリッタートランジスタT2のベースと
の間の抵抗R6は、入力端子Ｉに接続される回路によって
は不要のものであるが、入力端子Ｉがオープン時にトラ
ンジスタT2にベース電流を供給するためのものである。
続されており、入力信号をレベルシフトし且つ増幅する
トランジスタT2と、T2によりレベルシフトされ、増幅さ
れた入力信号を反転して出力端子Ｏに与えるインバータ
トランジスタT3と、出力端子Ｏの出力インピーダンスを
低くしてインバータトランジスタT3のカットオフ時のス
イッチング速度を速めるオフバッファ回路を構成するダ
ーリントン接続されたトランジスタT4及びT5と、を備え
ている。トランジスタT4のベース−エミッタ間に接続さ
れた抵抗R3は、トランジスタT4のカットオフ時のベース
電荷を引抜いて出力端子Ｏにおける電圧の立下りを早く
する。インバータトランジスタT3のベース−エミッタ間
に接続された抵抗R4は、トランジスタT3のカットオフ時
のベース電荷を引抜いて出力端子Ｏにおける電圧の立上
りを早くする。トランジスタT5のベースと電源線VCCの
間に接続された抵抗R5はフェイズスプリッタートランジ
スタT2のコレクタプルアップ用抵抗であり、且つ、トラ
ンジスタT5のベース電流供給用の抵抗でもある。電源線
VCCとフェイズスプリッタートランジスタT2のベースと
の間の抵抗R6は、入力端子Ｉに接続される回路によって
は不要のものであるが、入力端子Ｉがオープン時にトラ
ンジスタT2にベース電流を供給するためのものである。
一般に、TTL回路は、高電圧を発生する装置の近くで使
用される場合があり、例えばパソコン用周辺LSTにTTL回
路が使用されている場合、CRTディスプレイに電流を投
入もしくは切断した瞬間に、TTLの電源線に数百ボルト
から数キロボルトのサージ電圧が印加されることがあ
る。このような場合、本発明による保護回路Ｐが付加さ
れていないと、TTL回路内部のトラスジスタが破壊され
てしまう。
用される場合があり、例えばパソコン用周辺LSTにTTL回
路が使用されている場合、CRTディスプレイに電流を投
入もしくは切断した瞬間に、TTLの電源線に数百ボルト
から数キロボルトのサージ電圧が印加されることがあ
る。このような場合、本発明による保護回路Ｐが付加さ
れていないと、TTL回路内部のトラスジスタが破壊され
てしまう。
すなわち、第１図において、保護回路Ｐがない場合、電
源線VCCに高電圧が印加されると、まず、レベルシフト
用トランジスタT2及びインバータトランジスタT3がオン
になる。このとき、フェイズスプリッタートランジスタ
T2のコレクタの電圧はVCE（T2）＋VBE（T3）で表わされ
る。ここでVCE（T2）はトランジスタT2のコレクタ−エ
ミッタ間電圧、VBE（T3）はトランジスタT3のベース−
エミッタ間電圧を表わしている。VCE（T2）はVBE（T2）
−VF（T2）に等しい。ただし、VBE（T2）はトランジス
タT2のベース−エミッタ間電圧、VF（T2）はトランジス
タT2のベース−コレクタ間電圧である。VBE（T3）＝VBE
（T2）＝VBEとすると、トランジスタT2のコレクタ電圧
は2VBE−VF（T2）となる。電源線VCCに高電圧が印加さ
れると、トランジスタT2,T3に供給されるベース電流が
多くなり、それに伴ってVBE及びVFは増加する。この結
果、トランジスタT2のコレクタの電圧、すなわちノード
N2の電圧が上昇してトランジスタT5がオンになり、従っ
てトランジスタT4もオンになる。こうして、トランジス
タT4及びT5を通る経路を大電流Ｉが流れ、トランジスタ
T4及びT3が破壊されてしまう。
源線VCCに高電圧が印加されると、まず、レベルシフト
用トランジスタT2及びインバータトランジスタT3がオン
になる。このとき、フェイズスプリッタートランジスタ
T2のコレクタの電圧はVCE（T2）＋VBE（T3）で表わされ
る。ここでVCE（T2）はトランジスタT2のコレクタ−エ
ミッタ間電圧、VBE（T3）はトランジスタT3のベース−
エミッタ間電圧を表わしている。VCE（T2）はVBE（T2）
−VF（T2）に等しい。ただし、VBE（T2）はトランジス
タT2のベース−エミッタ間電圧、VF（T2）はトランジス
タT2のベース−コレクタ間電圧である。VBE（T3）＝VBE
（T2）＝VBEとすると、トランジスタT2のコレクタ電圧
は2VBE−VF（T2）となる。電源線VCCに高電圧が印加さ
れると、トランジスタT2,T3に供給されるベース電流が
多くなり、それに伴ってVBE及びVFは増加する。この結
果、トランジスタT2のコレクタの電圧、すなわちノード
N2の電圧が上昇してトランジスタT5がオンになり、従っ
てトランジスタT4もオンになる。こうして、トランジス
タT4及びT5を通る経路を大電流Ｉが流れ、トランジスタ
T4及びT3が破壊されてしまう。
上記の問題は、本発明により保護回路Ｐを設けたことに
より解消される。すなわち、ツェナーダイオードD1のツ
ェナー電圧を越える高電圧が電源線VCCに印加される
と、ツェナーダイオードD1がオンとなり、トランジスタ
T1にベース電流が供給されるので、トランジスタT1はオ
ンとなる。この結果、インバータトランジスタT3はその
ベース電荷がトランジスタT1により引抜かれてオフにな
り、従って、トランジスタT4も電流通路を断たれてオフ
になる。こうして、トランジスタT3,T4の電流破壊は防
止される。
より解消される。すなわち、ツェナーダイオードD1のツ
ェナー電圧を越える高電圧が電源線VCCに印加される
と、ツェナーダイオードD1がオンとなり、トランジスタ
T1にベース電流が供給されるので、トランジスタT1はオ
ンとなる。この結果、インバータトランジスタT3はその
ベース電荷がトランジスタT1により引抜かれてオフにな
り、従って、トランジスタT4も電流通路を断たれてオフ
になる。こうして、トランジスタT3,T4の電流破壊は防
止される。
第２図は本発明の他の実施例による保護回路付TTL回路
の回路図である。第２図において、第１図と異なるとこ
ろは、第１図のベース電荷引抜用抵抗R3に替えてトラン
ジスタT4のベースと接地間にベース電荷引抜用抵抗3aを
接続したこと、及び第１図のベース電荷引抜用抵抗R4に
替えて、抵抗R4aとダイオードD2をトランジスタT3のベ
ースと接地間に直列接続したことのみである。保護回路
ＰによるトランジスタT3及びT4の電流破壊からの保護は
第１図の回路と同様に行なわれる。
の回路図である。第２図において、第１図と異なるとこ
ろは、第１図のベース電荷引抜用抵抗R3に替えてトラン
ジスタT4のベースと接地間にベース電荷引抜用抵抗3aを
接続したこと、及び第１図のベース電荷引抜用抵抗R4に
替えて、抵抗R4aとダイオードD2をトランジスタT3のベ
ースと接地間に直列接続したことのみである。保護回路
ＰによるトランジスタT3及びT4の電流破壊からの保護は
第１図の回路と同様に行なわれる。
第３図は本発明の更に他の実施例による保護回路付TTL
回路の回路図である。第３図の回路においては、第２図
の回路における、トランジスタT3のベース電荷引抜き用
としての抵抗R4a及びダイオードD2に替えて、トランジ
スタT6と抵抗R4b及びR4cを設けたことのみが第２図と異
なる。抵抗R4bはトランジスタT3のベースとトランジス
タT6のコレクタの間に接続されており、抵抗R4cはトラ
ンジスタT3のベースとトランジスタT6のベースとの間に
接続されており、トランジスタT6のエミッタは接地され
ている。第３図の回路によっても、保護回路の機能は第
１図の回路と同様である。
回路の回路図である。第３図の回路においては、第２図
の回路における、トランジスタT3のベース電荷引抜き用
としての抵抗R4a及びダイオードD2に替えて、トランジ
スタT6と抵抗R4b及びR4cを設けたことのみが第２図と異
なる。抵抗R4bはトランジスタT3のベースとトランジス
タT6のコレクタの間に接続されており、抵抗R4cはトラ
ンジスタT3のベースとトランジスタT6のベースとの間に
接続されており、トランジスタT6のエミッタは接地され
ている。第３図の回路によっても、保護回路の機能は第
１図の回路と同様である。
以上第１図から第３図迄について、TTL回路の様々な変
形例に本発明による保護回路を付加した実施例を記載し
たが、TTL回路の変形例には更に他のものも多数あり、
また、LS−TTL回路以外のTTL回路もある。本発明はその
いずれのTTL回路にも適用可能である。
形例に本発明による保護回路を付加した実施例を記載し
たが、TTL回路の変形例には更に他のものも多数あり、
また、LS−TTL回路以外のTTL回路もある。本発明はその
いずれのTTL回路にも適用可能である。
第４図から第６図には、TTL回路の入力端子Ｉに接続さ
れ得る各種入力回路例の回路図が示されている。これら
の入力回路はいずれも周知のAND回路を構成しており、
入力X1,X2の論理積がTTL回路の入力端子Ｉに入力され
る。
れ得る各種入力回路例の回路図が示されている。これら
の入力回路はいずれも周知のAND回路を構成しており、
入力X1,X2の論理積がTTL回路の入力端子Ｉに入力され
る。
以上説明したように、本発明によれば、TTL回路に保護
回路を付加したことにより、電源線にサージ電圧が印加
されてもTTL回路の出力段のトランジスタが破壊から防
止される。
回路を付加したことにより、電源線にサージ電圧が印加
されてもTTL回路の出力段のトランジスタが破壊から防
止される。
第１図から第３図はそれぞれ、本発明の実施例による保
護回路機能付TTL回路の回路図、第４図から第６図は、
第１図から第３図に示したTTL回路の入力端子に接続さ
れる入力回路の回路図である。 R1……第１の抵抗、D1……ツェナーダイオード、R2……
第２の抵抗、T1……ベース電荷引抜用トランジスタ、Ｐ
……保護回路、T3……インバータトランジスタ。
護回路機能付TTL回路の回路図、第４図から第６図は、
第１図から第３図に示したTTL回路の入力端子に接続さ
れる入力回路の回路図である。 R1……第１の抵抗、D1……ツェナーダイオード、R2……
第２の抵抗、T1……ベース電荷引抜用トランジスタ、Ｐ
……保護回路、T3……インバータトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 熊谷 正雄 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 田原 昭紀 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭56−6534（ＪＰ，Ａ) 特開 昭55−133133（ＪＰ，Ａ) 特開 昭54−93343（ＪＰ，Ａ) 特開 昭59−15331（ＪＰ，Ａ) 特開 昭54−111746（ＪＰ，Ａ)
Claims (1)
- 【請求項１】入力端と、出力端と、 ベースが該入力端に接続されたフェーズスプリッタート
ランジスタと、 該出力端と該フェーズスプリッタートランジスタのコレ
クタとの間に接続され、ダーリントン接続されたトラン
ジスタで構成されたオフバッファ回路と、 該出力端と該フェーズスプリッタートランジスタのエミ
ッタとの間に接続されたインバータトランジスタと、 電源線と接地線との間に直列接続された第１の抵抗と、
該第１の抵抗にカソードが接続されたツェナーダイオー
ド及び、第２の抵抗と、 ベースが該ツェナーダイオードのアノードに接続され、
エミッタが接地線に接続された保護トランジスタとを有
し、 該保護トランジスタのコレクタを該インバータトランジ
スタのベースに接続することを特徴とする保護回路付TT
L回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178257A JPH0681037B2 (ja) | 1984-08-29 | 1984-08-29 | 保護回路付ｔｔｌ回路 |
| EP85110031A EP0173148A3 (en) | 1984-08-29 | 1985-08-09 | A logic circuit |
| US07/098,768 US4774620A (en) | 1984-08-29 | 1987-09-17 | Logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178257A JPH0681037B2 (ja) | 1984-08-29 | 1984-08-29 | 保護回路付ｔｔｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6157120A JPS6157120A (ja) | 1986-03-24 |
| JPH0681037B2 true JPH0681037B2 (ja) | 1994-10-12 |
Family
ID=16045327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59178257A Expired - Lifetime JPH0681037B2 (ja) | 1984-08-29 | 1984-08-29 | 保護回路付ｔｔｌ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4774620A (ja) |
| EP (1) | EP0173148A3 (ja) |
| JP (1) | JPH0681037B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8713384D0 (en) * | 1987-06-08 | 1987-07-15 | Philips Electronic Associated | Driving semiconductor device |
| US4949213A (en) * | 1988-11-16 | 1990-08-14 | Fuji Electric Co., Ltd. | Drive circuit for use with voltage-drive semiconductor device |
| IT1230289B (it) * | 1989-06-15 | 1991-10-18 | Sgs Thomson Microelectronics | Dispositivo di protezione contro le sovratensioni per circuiti elettronici integrati, particolarmente per applicazioni in campo automobilistico. |
| AU2002950581A0 (en) * | 2002-08-02 | 2002-09-12 | Wayne Callen | Electrical safety circuit |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2304788A1 (fr) * | 1975-03-18 | 1976-10-15 | Ducellier & Cie | Dispositif de protection d'un dispositif d'allumage pour vehicules automobiles |
| JPS54116652A (en) * | 1978-03-02 | 1979-09-11 | Nec Corp | Logical circuit provided with output protective circuit |
| JPS55133133A (en) * | 1979-04-04 | 1980-10-16 | Hitachi Ltd | Malfunction prevention circuit for digital logic unit |
| JPS55155494A (en) * | 1979-05-23 | 1980-12-03 | Toyota Motor Co Ltd | Dimmer |
| JPS55157942A (en) * | 1979-05-25 | 1980-12-09 | Nippon Denso Co | Automotive generator generation control device |
| JPS566534A (en) * | 1979-06-29 | 1981-01-23 | Hitachi Ltd | Level converting circuit |
| JPS5634234A (en) * | 1979-08-30 | 1981-04-06 | Toshiba Corp | Buffer circuit |
| US4359652A (en) * | 1980-07-07 | 1982-11-16 | Motorola, Inc. | Over voltage detection circuit for use in electronic ignition systems |
| US4513341A (en) * | 1983-07-25 | 1985-04-23 | Gte Lenkurt Incorporated | Overvoltage protection circuit for power supply |
| US4573099A (en) * | 1984-06-29 | 1986-02-25 | At&T Bell Laboratories | CMOS Circuit overvoltage protection |
-
1984
- 1984-08-29 JP JP59178257A patent/JPH0681037B2/ja not_active Expired - Lifetime
-
1985
- 1985-08-09 EP EP85110031A patent/EP0173148A3/en not_active Ceased
-
1987
- 1987-09-17 US US07/098,768 patent/US4774620A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0173148A2 (en) | 1986-03-05 |
| JPS6157120A (ja) | 1986-03-24 |
| US4774620A (en) | 1988-09-27 |
| EP0173148A3 (en) | 1987-09-30 |
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