JPS6157120A - 保護回路付ｔｔｌ回路 - Google Patents
保護回路付ｔｔｌ回路Info
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- JPS6157120A JPS6157120A JP59178257A JP17825784A JPS6157120A JP S6157120 A JPS6157120 A JP S6157120A JP 59178257 A JP59178257 A JP 59178257A JP 17825784 A JP17825784 A JP 17825784A JP S6157120 A JPS6157120 A JP S6157120A
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- ttl
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00307—Modifications for increasing the reliability for protection in bipolar transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0826—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in bipolar transistor switches
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- Computer Hardware Design (AREA)
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電源線に印加される高電圧によるトランジスタ
の破壊を防止した保護回路材ＴＴＬ（Ｔｒａｎｓｉｓｔ
ｏｒ Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ ）回路に関
する。
の破壊を防止した保護回路材ＴＴＬ（Ｔｒａｎｓｉｓｔ
ｏｒ Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ ）回路に関
する。
従来のＴＴＬ回路には、保護回路が設けられていなかっ
た。
た。
従って、従来のＴＴＬ回路においては、電源線に数百ボ
ルトから数キロビルトのサージ電圧が印加されると、内
部のトランジスタは大電流が流れて破壊されてしまうと
いう問題点があった。
ルトから数キロビルトのサージ電圧が印加されると、内
部のトランジスタは大電流が流れて破壊されてしまうと
いう問題点があった。
上記の問題点を解決するために、本発明により提供され
るものは、ベースに入力信号を受けるインバータトラン
ジスタを有するＴＴＬ回路に、保護回路が付加されてお
り、保護回路は、第１の抵抗と、ツェナーダイオードと
、第２の抵抗と、インバータトランジスタのベース電荷
引抜用トランジスタとを具備し、第１の抵抗は電源線と
ツェナーダイオードのカソードの間に接続されており、
第２の抵抗は該ツェナーダイオードのアノ−トド接地線
の間に接続されておシ、ベース電荷引抜用トランジスタ
のコレクタ、エミッタ、及ヒベースはそれぞれ、インバ
ータトランジスタのベース、接地線、及びツェナーダイ
オードのアノードに接続されていることを特徴とする保
護回路材ＴＴＬ回路である。
るものは、ベースに入力信号を受けるインバータトラン
ジスタを有するＴＴＬ回路に、保護回路が付加されてお
り、保護回路は、第１の抵抗と、ツェナーダイオードと
、第２の抵抗と、インバータトランジスタのベース電荷
引抜用トランジスタとを具備し、第１の抵抗は電源線と
ツェナーダイオードのカソードの間に接続されており、
第２の抵抗は該ツェナーダイオードのアノ−トド接地線
の間に接続されておシ、ベース電荷引抜用トランジスタ
のコレクタ、エミッタ、及ヒベースはそれぞれ、インバ
ータトランジスタのベース、接地線、及びツェナーダイ
オードのアノードに接続されていることを特徴とする保
護回路材ＴＴＬ回路である。
〔作用］
電源線にツェナーダイオードのツェナー電圧以上の高い
電圧が加わると、ツェナーダイオードが導通し、それに
よシベース電荷引抜用トランジスタがオンとなってイン
バータトランジスタのベース電荷を引抜くので、インバ
ータトランジスタは遮断され、インバータトランジスタ
の破壊は防止される。
電圧が加わると、ツェナーダイオードが導通し、それに
よシベース電荷引抜用トランジスタがオンとなってイン
バータトランジスタのベース電荷を引抜くので、インバ
ータトランジスタは遮断され、インバータトランジスタ
の破壊は防止される。
”・ Ｃヶ□、。
以下、本発明の実施例を図面によって詳述する。
第１図は本発明の一実施例による保護回路材ＴＴＬ回路
を示す回路図である。同図において、Ｐは保護回路であ
υ、保護回路以外は周知のＬＳ（Ｌｏｗ Ｐｏｗｅｒ
５ｃｈｏｔｔｋｙ ） −ＴＴＬ回路である。
を示す回路図である。同図において、Ｐは保護回路であ
υ、保護回路以外は周知のＬＳ（Ｌｏｗ Ｐｏｗｅｒ
５ｃｈｏｔｔｋｙ ） −ＴＴＬ回路である。
保護回路Ｐは、第１の抵抗Ｒ１と、ツェナーダイオード
Ｄ１と、第２の抵抗Ｒ２と、トランジスタＴ１とを備え
ている。第１の抵抗Ｒ１は電源線Ｖ とツェナーダイオ
ードＤ４のカソードとの間Ｃ に接続されておシ、ツェナーダイオードＤＩが大電流に
よシ破壊されるのを防止する。第２の抵抗Ｒ２はツェナ
ーダイオードＤｌのアノードとトランジスタＴ１のベー
スとの共通接続点Ｎ１と、接地線Ｇ卯ｔの間に接続され
ておシ、トランジスタＴｌのオン条件を定めている。
Ｄ１と、第２の抵抗Ｒ２と、トランジスタＴ１とを備え
ている。第１の抵抗Ｒ１は電源線Ｖ とツェナーダイオ
ードＤ４のカソードとの間Ｃ に接続されておシ、ツェナーダイオードＤＩが大電流に
よシ破壊されるのを防止する。第２の抵抗Ｒ２はツェナ
ーダイオードＤｌのアノードとトランジスタＴ１のベー
スとの共通接続点Ｎ１と、接地線Ｇ卯ｔの間に接続され
ておシ、トランジスタＴｌのオン条件を定めている。
保護回路を除（ＴＴＬ回路部は、ベースが入力端チェに
接続されてお訃入力信号をレベルシフトし且つ増幅する
トランジスタＴ２と、Ｔ２によりレベルシフトされ、増
幅された入力信号を反転して出力端子０に与えるインバ
ータトランジスタＴ３と、出力端子Ｏの出力インピーダ
ンスを低くしてインバータトランジスタＴ３のカットオ
フ時のスイッチング速度を速めるオフバッファ回路を構
成するトランジスタで４及びＴ、と、を備えている。ト
ランジスタＴ４のベース−エミッタ間に接続された抵抗
Ｒ３は、トランジスタで４のカットオフ時のベース電荷
を引抜いて出力端子０における電圧の立下シを早くする
。インバータトランジスタで、のベース−エミッタ間に
接続された抵抗Ｒ４は゛、トランジスタＴ３のカットオ
フ時のベース電荷を引抜いて出力端子０における電圧の
立ｌｔ−早くする。トランジスタＴｓのベースと電源線
ｖｃｃＯ間に接続された抵抗Ｒ５はフェイズスプリッタ
ートランジスタで！のコレクタプルアップ用抵抗であり
、且つ、トランジスタで、のベース電流供給用の抵抗で
もある。電源線ｖｃ０とフェイズスプリッタートランジ
スタで２のベースとの間の抵抗Ｒ６は、入力端チェに接
続される回路によっては不要のものであるが、入力端子
Ｉがオープン時にトランジスタＴ、にベース電流を供給
するためのものである。
接続されてお訃入力信号をレベルシフトし且つ増幅する
トランジスタＴ２と、Ｔ２によりレベルシフトされ、増
幅された入力信号を反転して出力端子０に与えるインバ
ータトランジスタＴ３と、出力端子Ｏの出力インピーダ
ンスを低くしてインバータトランジスタＴ３のカットオ
フ時のスイッチング速度を速めるオフバッファ回路を構
成するトランジスタで４及びＴ、と、を備えている。ト
ランジスタＴ４のベース−エミッタ間に接続された抵抗
Ｒ３は、トランジスタで４のカットオフ時のベース電荷
を引抜いて出力端子０における電圧の立下シを早くする
。インバータトランジスタで、のベース−エミッタ間に
接続された抵抗Ｒ４は゛、トランジスタＴ３のカットオ
フ時のベース電荷を引抜いて出力端子０における電圧の
立ｌｔ−早くする。トランジスタＴｓのベースと電源線
ｖｃｃＯ間に接続された抵抗Ｒ５はフェイズスプリッタ
ートランジスタで！のコレクタプルアップ用抵抗であり
、且つ、トランジスタで、のベース電流供給用の抵抗で
もある。電源線ｖｃ０とフェイズスプリッタートランジ
スタで２のベースとの間の抵抗Ｒ６は、入力端チェに接
続される回路によっては不要のものであるが、入力端子
Ｉがオープン時にトランジスタＴ、にベース電流を供給
するためのものである。
一般に、ＴＴＬ回路は、高電圧を発生する装置の近くで
使用される場合があシ、例えばノソコン用履辺ＬＳＴに
ＴＴＬ回路が使用されている場合、ＣＲＴディスプレイ
）（電源を投入もしくは切断した瞬間に、ＴＴＬの電源
線に数百ボルトから数キロビルトのサージ電圧が印加さ
れることがある。このような場合、本発明による保護回
路Ｐが付加されていないと、ＴＴＬ回路内部のトランジ
スタが破壊されてしまう。
使用される場合があシ、例えばノソコン用履辺ＬＳＴに
ＴＴＬ回路が使用されている場合、ＣＲＴディスプレイ
）（電源を投入もしくは切断した瞬間に、ＴＴＬの電源
線に数百ボルトから数キロビルトのサージ電圧が印加さ
れることがある。このような場合、本発明による保護回
路Ｐが付加されていないと、ＴＴＬ回路内部のトランジ
スタが破壊されてしまう。
すなわち、第１図において、保護回路Ｐがない場合、電
源線ｖｃ０に高電圧が印加されると、まず、レベルシフ
ト用トランジスタＴｚ及Ｕインバータトランジスタで３
がオンになる。このとき、フェイズスプリッタートラン
ジスタＴ２のコレクタの％圧ハ”ｃＢ （Ｔ２ ） ＋
ｖＢｚ （Ｔ３ ）で表わされる。ここでｖＣＢ（Ｔ
２）はトランジスタＴ２のコレクターエミッタ間電圧、
ｖＢＥ （Ｔｓ ）はトランジスタＴ３はトランジスタ
Ｔ２のベース−エミッタ間電圧、ｖ、（Ｔ、 ） ハ）
ランジスタＴ２のベース−コレクタ間電圧である。Ｖ
ＩＥ（Ｔ３ ）＝Ｖ８（Ｔ２）＝ＶＢＥとすると、トラ
ンジスタＴ２のコレクタの電圧は２ｖＢＥ−■Ｆ（Ｔ２
）となる。電源線Ｖｃ０に高電圧が印加されると、トラ
ンジスタＴ ２ ｒ Ｔ ３に供給されるベース電流
が多くなシ、それに伴ってｖＢＥ及びＶ、は増加する。
源線ｖｃ０に高電圧が印加されると、まず、レベルシフ
ト用トランジスタＴｚ及Ｕインバータトランジスタで３
がオンになる。このとき、フェイズスプリッタートラン
ジスタＴ２のコレクタの％圧ハ”ｃＢ （Ｔ２ ） ＋
ｖＢｚ （Ｔ３ ）で表わされる。ここでｖＣＢ（Ｔ
２）はトランジスタＴ２のコレクターエミッタ間電圧、
ｖＢＥ （Ｔｓ ）はトランジスタＴ３はトランジスタ
Ｔ２のベース−エミッタ間電圧、ｖ、（Ｔ、 ） ハ）
ランジスタＴ２のベース−コレクタ間電圧である。Ｖ
ＩＥ（Ｔ３ ）＝Ｖ８（Ｔ２）＝ＶＢＥとすると、トラ
ンジスタＴ２のコレクタの電圧は２ｖＢＥ−■Ｆ（Ｔ２
）となる。電源線Ｖｃ０に高電圧が印加されると、トラ
ンジスタＴ ２ ｒ Ｔ ３に供給されるベース電流
が多くなシ、それに伴ってｖＢＥ及びＶ、は増加する。
この結果、トランジスタＴ２のコレクタの電圧、すなわ
ちノードＮ２の電圧が上昇してトランジスタＴ５がオン
になシ、従ってトランジスタＴ４もオンになる。こうし
て、トランジスタＴ４及びＴ、を通る経路を大電流工が
流れ、トランジスタＴ４及びＴ３が破壊されてしまう。
ちノードＮ２の電圧が上昇してトランジスタＴ５がオン
になシ、従ってトランジスタＴ４もオンになる。こうし
て、トランジスタＴ４及びＴ、を通る経路を大電流工が
流れ、トランジスタＴ４及びＴ３が破壊されてしまう。
上記の問題は、本発明により保護回路Ｐを設けたことに
よ）解消される。すなわち、ツェナーダイオードＩ）１
０ツエナー電圧を越える高電圧が電源線ｖｃａに印加さ
れると、ツェナーダイオードＤｌがオンとなシ、トラン
ジスタＴ１にベース電流が供給されるの、で、トランジ
スタＴ１はオンとなる。この結果、インバータトランジ
スタＴ３はそのベース電荷がトランジスタＴ１によシ引
抜かれてオフにな）、従って、トランジスタＴ４も電流
通路を断たれてオフになる。こうして、トランジスタＴ
３．Ｔ４の電流破壊は防止される。
よ）解消される。すなわち、ツェナーダイオードＩ）１
０ツエナー電圧を越える高電圧が電源線ｖｃａに印加さ
れると、ツェナーダイオードＤｌがオンとなシ、トラン
ジスタＴ１にベース電流が供給されるの、で、トランジ
スタＴ１はオンとなる。この結果、インバータトランジ
スタＴ３はそのベース電荷がトランジスタＴ１によシ引
抜かれてオフにな）、従って、トランジスタＴ４も電流
通路を断たれてオフになる。こうして、トランジスタＴ
３．Ｔ４の電流破壊は防止される。
第２図は本発明の他の実施例による保護回路付ＴＴＬ回
路の回路図である。第２図において、第１図と異なると
ころは、第１図のベース電荷引抜用抵抗Ｒ３に替えてト
ランジスタで４のベースと接地間にベース電荷引抜用抵
抗Ｒ３ａを接続したこと、及び第１図のベース電荷引抜
用抵抗Ｒ４に替えて、抵抗ＲりとダイオードＤ２をトラ
ンジスタＴ３のベースと接地間に直列接続したことのみ
である。
路の回路図である。第２図において、第１図と異なると
ころは、第１図のベース電荷引抜用抵抗Ｒ３に替えてト
ランジスタで４のベースと接地間にベース電荷引抜用抵
抗Ｒ３ａを接続したこと、及び第１図のベース電荷引抜
用抵抗Ｒ４に替えて、抵抗ＲりとダイオードＤ２をトラ
ンジスタＴ３のベースと接地間に直列接続したことのみ
である。
保護回路Ｐによるトランジスタで、及びＴ４の電流破壊
からの保護は第１図の回路と同様に行なわれる。
からの保護は第１図の回路と同様に行なわれる。
第３図は本発明の更に他の実施例による保護回路付ＴＴ
Ｌ回路の回路図である。第３図の回路においては、第２
図の回路における、トランジスタＴ３０ベース電荷引抜
き用としての抵抗ａｉａ及びダイオードＤ２に替えて、
トランジスタＴ６と抵抗Ｒｉｂ及びＲ２Ｏを設けたこと
のみが第２図と異なる。抵抗Ｒ４ｂはトランジスタＴ、
のベースとトランジスタＴ６のコレクタの間に接続され
ておシ、抵抗Ｒ４ＣはトランジスタＴ３のベースとトラ
ンジスタＴ、のベースとの間に接続されており、トラン
ジスタＴ、のエミッタは接地されている。第３図の回路
によっても、保護回路の機能は第１図の回路と同様であ
る。
Ｌ回路の回路図である。第３図の回路においては、第２
図の回路における、トランジスタＴ３０ベース電荷引抜
き用としての抵抗ａｉａ及びダイオードＤ２に替えて、
トランジスタＴ６と抵抗Ｒｉｂ及びＲ２Ｏを設けたこと
のみが第２図と異なる。抵抗Ｒ４ｂはトランジスタＴ、
のベースとトランジスタＴ６のコレクタの間に接続され
ておシ、抵抗Ｒ４ＣはトランジスタＴ３のベースとトラ
ンジスタＴ、のベースとの間に接続されており、トラン
ジスタＴ、のエミッタは接地されている。第３図の回路
によっても、保護回路の機能は第１図の回路と同様であ
る。
第４図は本発明の更に他の実施例による保護回路付ＴＴ
Ｌ回路の回路図である。第４図と第１図との相異は、第
１図のオフバッファ回路を構成するトランジスタＴ４及
びＴ５に替えて、第４図においてはトランジスタＴ７と
ダイオードＤ３を用いていることのみである。トランジ
スタエアのコレクタは電源線ｖｃｃに、ベースはトラン
ジスタＴ２のコレクタに、エミッタはダイオードＤ３Ｃ
）アノードに接続されている。ダイオードＤ３のカソー
ドはトランジスタＴ３のコレクタに接続されている。オ
フバッファ回路としての捗能は、第４図のトランジスタ
Ｔ７とダイオードＤ３によっても達成される。第４図に
おける保護回路Ｐは、電源線■ｏ０に高電圧が印加され
た場合に、トランジスタＴ７＋ダイオードＤ３１及びト
ランジスタＴ３の電流破壊を防止する。
Ｌ回路の回路図である。第４図と第１図との相異は、第
１図のオフバッファ回路を構成するトランジスタＴ４及
びＴ５に替えて、第４図においてはトランジスタＴ７と
ダイオードＤ３を用いていることのみである。トランジ
スタエアのコレクタは電源線ｖｃｃに、ベースはトラン
ジスタＴ２のコレクタに、エミッタはダイオードＤ３Ｃ
）アノードに接続されている。ダイオードＤ３のカソー
ドはトランジスタＴ３のコレクタに接続されている。オ
フバッファ回路としての捗能は、第４図のトランジスタ
Ｔ７とダイオードＤ３によっても達成される。第４図に
おける保護回路Ｐは、電源線■ｏ０に高電圧が印加され
た場合に、トランジスタＴ７＋ダイオードＤ３１及びト
ランジスタＴ３の電流破壊を防止する。
第５図は本発明の更に他の実施例による保護回路付ＴＴ
Ｌ回路の回路図である。第５図と第１図との相異は、第
１図におけるオフバッファ回路に替えて、第５図にお込
てはインバータトランジスタＴ３のコレクタと電源線■
。。の間に負荷抵抗Ｒ７を接続したことのみである。第
５図の回路においても、保唾回路Ｐは電源線■。。に高
電圧が印加された場合に、抵抗Ｒ７の損焼及びインバー
タトランジスタＴ３の電流破壊を防止する。
Ｌ回路の回路図である。第５図と第１図との相異は、第
１図におけるオフバッファ回路に替えて、第５図にお込
てはインバータトランジスタＴ３のコレクタと電源線■
。。の間に負荷抵抗Ｒ７を接続したことのみである。第
５図の回路においても、保唾回路Ｐは電源線■。。に高
電圧が印加された場合に、抵抗Ｒ７の損焼及びインバー
タトランジスタＴ３の電流破壊を防止する。
以上第１図から第５図迄について、ＴＴＬ回路の様々な
変形例に本発明による保護回路を付加した実施例を記載
したが、ＴＴＬ回路の変形例には更に他のものも多数あ
り、また、ＬＳ−ＴＴＬ回路以外のＴＴＬ回路もある。
変形例に本発明による保護回路を付加した実施例を記載
したが、ＴＴＬ回路の変形例には更に他のものも多数あ
り、また、ＬＳ−ＴＴＬ回路以外のＴＴＬ回路もある。
本発明はそのいずれのＴＴＬ回路にも適用可能である。
第６図から第８図には、ＴＴＬ回路の入力端チェに接続
され得る各種入力回路例の回路図が示されている。これ
らの入力回路はいずれも周知のＭ０回路を構成しておシ
、入力ＸＬＪＸ２の論理積がＴＴＬ回路の入力端チェに
入力される。
され得る各種入力回路例の回路図が示されている。これ
らの入力回路はいずれも周知のＭ０回路を構成しておシ
、入力ＸＬＪＸ２の論理積がＴＴＬ回路の入力端チェに
入力される。
以上説明したように、本発明によれば、ＴＴＬ回路に保
護回路を付加したことによシ、電源線にサージ電圧が印
加されてもＴＴＬ回路の出力段のトランジスタが破壊か
ら防止される。
護回路を付加したことによシ、電源線にサージ電圧が印
加されてもＴＴＬ回路の出力段のトランジスタが破壊か
ら防止される。
第１図から第５図はそれぞれ、本発明の実施例による保
護回路機能付ＴＴＬ回路の回路図、第６図から第８図は
、第１図から第５図に示したＴＴＬ回路の入力端子に接
続される入力回路の回路図である。 、Ｒ１・・・第１の抵抗、Ｄｌ・・・ツェナーダイオー
ド、Ｒ２・・・第２の抵抗、Ｔｌ・・・ベース電荷引抜
用トランジスタ、Ｐ・・・保護回路、Ｔｌ・・・インバ
ータトランジスタ。 第 １ 図 第２０ 第４回 ｗ’、５図
護回路機能付ＴＴＬ回路の回路図、第６図から第８図は
、第１図から第５図に示したＴＴＬ回路の入力端子に接
続される入力回路の回路図である。 、Ｒ１・・・第１の抵抗、Ｄｌ・・・ツェナーダイオー
ド、Ｒ２・・・第２の抵抗、Ｔｌ・・・ベース電荷引抜
用トランジスタ、Ｐ・・・保護回路、Ｔｌ・・・インバ
ータトランジスタ。 第 １ 図 第２０ 第４回 ｗ’、５図
Claims (1)
- １、ベースに入力信号を受けるインバータトランジスタ
を有するＴＴＬ回路に、保護回路が付加されており、該
保護回路は、第１の抵抗と、ツェナーダイオードと、第
２の抵抗と、該インバータトランジスタのベース電荷引
抜用トランジスタとを具備し、該第１の抵抗は電源線と
該ツェナーダイオードのカソードの間に接続されており
、該第２の抵抗は該ツェナーダイオードのアノードと接
地線の間に接続されており、該ベース電荷引抜用トラン
ジスタのコレクタ、エミッタ、及びベースはそれぞれ、
該インバータトランジスタのベース、接地線、及び該ツ
ェナーダイオードのアノードに接続されていることを特
徴とする保護回路付ＴＴＬ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178257A JPH0681037B2 (ja) | 1984-08-29 | 1984-08-29 | 保護回路付ｔｔｌ回路 |
| EP85110031A EP0173148A3 (en) | 1984-08-29 | 1985-08-09 | A logic circuit |
| US07/098,768 US4774620A (en) | 1984-08-29 | 1987-09-17 | Logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178257A JPH0681037B2 (ja) | 1984-08-29 | 1984-08-29 | 保護回路付ｔｔｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6157120A true JPS6157120A (ja) | 1986-03-24 |
| JPH0681037B2 JPH0681037B2 (ja) | 1994-10-12 |
Family
ID=16045327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59178257A Expired - Lifetime JPH0681037B2 (ja) | 1984-08-29 | 1984-08-29 | 保護回路付ｔｔｌ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4774620A (ja) |
| EP (1) | EP0173148A3 (ja) |
| JP (1) | JPH0681037B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4949213A (en) * | 1988-11-16 | 1990-08-14 | Fuji Electric Co., Ltd. | Drive circuit for use with voltage-drive semiconductor device |
| IT1230289B (it) * | 1989-06-15 | 1991-10-18 | Sgs Thomson Microelectronics | Dispositivo di protezione contro le sovratensioni per circuiti elettronici integrati, particolarmente per applicazioni in campo automobilistico. |
| AU2002950581A0 (en) * | 2002-08-02 | 2002-09-12 | Wayne Callen | Electrical safety circuit |
Citations (2)
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Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2304788A1 (fr) * | 1975-03-18 | 1976-10-15 | Ducellier & Cie | Dispositif de protection d'un dispositif d'allumage pour vehicules automobiles |
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| JPS55155494A (en) * | 1979-05-23 | 1980-12-03 | Toyota Motor Co Ltd | Dimmer |
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| US4513341A (en) * | 1983-07-25 | 1985-04-23 | Gte Lenkurt Incorporated | Overvoltage protection circuit for power supply |
| US4573099A (en) * | 1984-06-29 | 1986-02-25 | At&T Bell Laboratories | CMOS Circuit overvoltage protection |
-
1984
- 1984-08-29 JP JP59178257A patent/JPH0681037B2/ja not_active Expired - Lifetime
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1985
- 1985-08-09 EP EP85110031A patent/EP0173148A3/en not_active Ceased
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1987
- 1987-09-17 US US07/098,768 patent/US4774620A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55133133A (en) * | 1979-04-04 | 1980-10-16 | Hitachi Ltd | Malfunction prevention circuit for digital logic unit |
| JPS566534A (en) * | 1979-06-29 | 1981-01-23 | Hitachi Ltd | Level converting circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0681037B2 (ja) | 1994-10-12 |
| EP0173148A2 (en) | 1986-03-05 |
| US4774620A (en) | 1988-09-27 |
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