JPH0752836B2 - 負の内部接地電圧グリッチを補償する方法と回路 - Google Patents
負の内部接地電圧グリッチを補償する方法と回路Info
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- JPH0752836B2 JPH0752836B2 JP62165100A JP16510087A JPH0752836B2 JP H0752836 B2 JPH0752836 B2 JP H0752836B2 JP 62165100 A JP62165100 A JP 62165100A JP 16510087 A JP16510087 A JP 16510087A JP H0752836 B2 JPH0752836 B2 JP H0752836B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は電子回路に関係し、特に集積回路の不要な出力
電圧変動を防止する方法と回路とに関係する。
電圧変動を防止する方法と回路とに関係する。
［発明の背景］ 多重出力素子と関連する集積回路は、一般にグリツチと
呼ばれる負接地電圧変動により生じる望ましくない出力
信号変動を有する。多くの多重出力素子は迅速にスイツ
チし、これにより回路の内部接地に過大電流が吸い込ま
れる。このような回路の内部接地ノードは、固有のイン
ダクタンスを含むパツケージ・ピンを介して外部接地ノ
ードに接続される。外部接地はOVに固定される。内部接
地と外部接地に吸い込まれた過大電流は、インダクタ電
圧式Ｖ＝Ldi/dtにより表わされるように正負両方の内部
接地電圧変動を生じる。
呼ばれる負接地電圧変動により生じる望ましくない出力
信号変動を有する。多くの多重出力素子は迅速にスイツ
チし、これにより回路の内部接地に過大電流が吸い込ま
れる。このような回路の内部接地ノードは、固有のイン
ダクタンスを含むパツケージ・ピンを介して外部接地ノ
ードに接続される。外部接地はOVに固定される。内部接
地と外部接地に吸い込まれた過大電流は、インダクタ電
圧式Ｖ＝Ldi/dtにより表わされるように正負両方の内部
接地電圧変動を生じる。
特に、しばしばスパイク又はグリツチと呼ばれる負電圧
変動は、トランジスタのエミツタが内部接地を基準とし
そのベースが外部電圧源を基準としていると、集積回路
のトランジスタを時ならずにオンとする。このようなト
ランジスタが時ならずにオンとなると、回路の出力はし
ばしば振動し始めて不要な出力信号変動を生じる。この
ような内部接地電圧変動は、回路設計者が多重出力素子
のより高速なスイツチングを得ようと努力していると増
々悪化することになる。
変動は、トランジスタのエミツタが内部接地を基準とし
そのベースが外部電圧源を基準としていると、集積回路
のトランジスタを時ならずにオンとする。このようなト
ランジスタが時ならずにオンとなると、回路の出力はし
ばしば振動し始めて不要な出力信号変動を生じる。この
ような内部接地電圧変動は、回路設計者が多重出力素子
のより高速なスイツチングを得ようと努力していると増
々悪化することになる。
従つて内部接地電圧グリツチにより生じる不要な出力信
号変動を防止又は除去可能な補償回路の必要性が生じて
いた。特に、多重出力素子の高速スイツチングにより生
じる激しい負の内部接地電圧変動により発生する効果を
制御する必要性が生じていた。このような補償回路はト
ランジスタ及びダイオード入力素子の両方に有用でなけ
ればならず、又補償制御のレベルに関して制御可能でな
ければならない。
号変動を防止又は除去可能な補償回路の必要性が生じて
いた。特に、多重出力素子の高速スイツチングにより生
じる激しい負の内部接地電圧変動により発生する効果を
制御する必要性が生じていた。このような補償回路はト
ランジスタ及びダイオード入力素子の両方に有用でなけ
ればならず、又補償制御のレベルに関して制御可能でな
ければならない。
［発明の目的と要旨（及び効果）］ 本発明によると、不要の出力信号変動を生じさせる負電
圧グリツチを有する従来技術回路に附随する欠点を実質
的に減少させる又は除去する補償回路が提供される。
圧グリツチを有する従来技術回路に附随する欠点を実質
的に減少させる又は除去する補償回路が提供される。
本発明によると、入力信号を受取るベースと、出力信号
を発生するコレクタと、内部接地に結合したエミツタを
有する出力トランジスタに影響を与える内部接地電圧グ
リツチを補償する回路が提供される。補償回路は、内部
接地に発生する電圧変動に応答してトランジスタのベー
ス上の電圧を引き下げる電流を供給するためトランジス
タ・ベースに接続される。従つてトランジスタは不要な
出力信号変動を防止するため内部接地電圧の存在時に非
導通モードに保持される。
を発生するコレクタと、内部接地に結合したエミツタを
有する出力トランジスタに影響を与える内部接地電圧グ
リツチを補償する回路が提供される。補償回路は、内部
接地に発生する電圧変動に応答してトランジスタのベー
ス上の電圧を引き下げる電流を供給するためトランジス
タ・ベースに接続される。従つてトランジスタは不要な
出力信号変動を防止するため内部接地電圧の存在時に非
導通モードに保持される。
本発明の他の面によると、内部接地に現われる負電圧グ
リツチを補償する回路が提供される。この回路は、入力
信号を受取るベースと、出力信号を発生するコレクタ
と、内部接地に結合したエミツタとを有する出力トラン
ジスタと共に使用される。補償トランジスタは出力トラ
ンジスタのベースに結合される。補償トランジスタは内
部接地に負電圧グリツチが発生することにより導通され
る。補償トランジスタの導通は出力トランジスタのベー
スの電圧を引下げて内部接地に負電圧グリツチが存在す
る場合に出力トランジスタを非導通モードに保持する。
リツチを補償する回路が提供される。この回路は、入力
信号を受取るベースと、出力信号を発生するコレクタ
と、内部接地に結合したエミツタとを有する出力トラン
ジスタと共に使用される。補償トランジスタは出力トラ
ンジスタのベースに結合される。補償トランジスタは内
部接地に負電圧グリツチが発生することにより導通され
る。補償トランジスタの導通は出力トランジスタのベー
スの電圧を引下げて内部接地に負電圧グリツチが存在す
る場合に出力トランジスタを非導通モードに保持する。
本発明の他の面では、内部接地に現われる負電圧グリツ
チを補償する方法は、内部接地に結合したトランジスタ
のベースに入力信号を印加する段階を含む。従つてベー
スに印加される電圧は内部接地の負電圧グリツチの発生
に応答して減少される。このようにトランジスタは負電
圧グリツチの存在下で非導通して保持され、不要出力電
圧変動の発生を防止する。
チを補償する方法は、内部接地に結合したトランジスタ
のベースに入力信号を印加する段階を含む。従つてベー
スに印加される電圧は内部接地の負電圧グリツチの発生
に応答して減少される。このようにトランジスタは負電
圧グリツチの存在下で非導通して保持され、不要出力電
圧変動の発生を防止する。
本発明の別な特徴と利点は添付の図面と関連して行なわ
れる以下の実施例の説明から明らかとなる。
れる以下の実施例の説明から明らかとなる。
［実施例］ 第１図は内部接地電圧変動により生じる問題を受ける標
準的なTTL入力回路を図示する。本発明の負グリツチ補
償回路は破線12内に囲まれている。以後説明するよう
に、本負グリツチ補償回路12は回路10の内部接地電圧変
動の有害効果を除去する。本負グリツチ補償回路12の動
作を図示するため回路10を特に説明するが、変動する接
地電圧を基準とする入力を有する各種の多数の回路に本
発明は利用できる。
準的なTTL入力回路を図示する。本発明の負グリツチ補
償回路は破線12内に囲まれている。以後説明するよう
に、本負グリツチ補償回路12は回路10の内部接地電圧変
動の有害効果を除去する。本負グリツチ補償回路12の動
作を図示するため回路10を特に説明するが、変動する接
地電圧を基準とする入力を有する各種の多数の回路に本
発明は利用できる。
入力信号はPNPトランジスタ16のベースに接続した入力
端子14を通して回路10に印加される。シヨツトキー・ク
ランプのベース・コレクタ接合を有するNPNバイポーラ
・トランジスタ18はコレクタを入力14に接続される。ト
ランジスタ18のベースはトランジスタ16のコレクタに接
続される。トランジスタ16のエミツタはVCCを受取るよ
う接続した端子を有する抵抗20に接続される。トランジ
スタ16のエミツタは又シヨツトキー・クランプのベース
・コレクタ接合を有するトランジスタ22にも接続され
る。トランジスタ22のコレクタはVCCに接続した端子を
有する抵抗24に接続される。シヨツトキー・ダイオード
26は陰極をトランジスタ16のベースに接続し、陽極をト
ランジスタ22のエミツタに接続してある。抵抗28をトラ
ンジスタ22のエミツタから内部回路接地へ接続する。同
様に、トランジスタ18のエミツタとトランジスタ16のコ
レクタを内部回路接地に接続する。
端子14を通して回路10に印加される。シヨツトキー・ク
ランプのベース・コレクタ接合を有するNPNバイポーラ
・トランジスタ18はコレクタを入力14に接続される。ト
ランジスタ18のベースはトランジスタ16のコレクタに接
続される。トランジスタ16のエミツタはVCCを受取るよ
う接続した端子を有する抵抗20に接続される。トランジ
スタ16のエミツタは又シヨツトキー・クランプのベース
・コレクタ接合を有するトランジスタ22にも接続され
る。トランジスタ22のコレクタはVCCに接続した端子を
有する抵抗24に接続される。シヨツトキー・ダイオード
26は陰極をトランジスタ16のベースに接続し、陽極をト
ランジスタ22のエミツタに接続してある。抵抗28をトラ
ンジスタ22のエミツタから内部回路接地へ接続する。同
様に、トランジスタ18のエミツタとトランジスタ16のコ
レクタを内部回路接地に接続する。
第10図に示すようなTTL入力回路は高速スイツチ多重出
力素子に対して集積回路で用いられる。回路の内部接地
は図示していない従来のパツケージ・ピンを介して外部
接地ノードに接続される。
力素子に対して集積回路で用いられる。回路の内部接地
は図示していない従来のパツケージ・ピンを介して外部
接地ノードに接続される。
トランジスタ18は偽の電圧が回路に入ることを防止する
静電放電クランプとして動作する。トランジスタ116,22
はダイオード26と組合せて入力バツフア段を形成し、シ
ヨツトキー・クランプのベース・コレクタ接合を有して
エミツタをシヨツトキー・ダイオード32の陽極に接続し
たトランジスタ30のベースを駆動する。ダイオード32の
陰極は内部接地に接続される。トランジスタ30のコレク
タは、これもシヨツトキー・クランプのベース・コレク
タ接合を有する他のトランジスタ34に接続される。
静電放電クランプとして動作する。トランジスタ116,22
はダイオード26と組合せて入力バツフア段を形成し、シ
ヨツトキー・クランプのベース・コレクタ接合を有して
エミツタをシヨツトキー・ダイオード32の陽極に接続し
たトランジスタ30のベースを駆動する。ダイオード32の
陰極は内部接地に接続される。トランジスタ30のコレク
タは、これもシヨツトキー・クランプのベース・コレク
タ接合を有する他のトランジスタ34に接続される。
トランジスタ30のコレクタはVCCに接続した端子を有す
る抵抗36に接続される。トランジスタ34のコレクタはV
CCに接続した端子を有する抵抗38に接続される。トラン
ジスタ34のコレクタは出力バツフアのような集積回路の
残りに接続される。トランジスタ30の出力は入力バツフ
ア段により駆動され、ダイオード32と共に動作して回路
の入力閾値を設定する。ダイオード26は回路のスピード
・ダイオードとして動作する。トランジスタ34は位相ス
プリツタとして動作し、出力トランジスタ30により駆動
されて所要出力電圧を与える。
る抵抗36に接続される。トランジスタ34のコレクタはV
CCに接続した端子を有する抵抗38に接続される。トラン
ジスタ34のコレクタは出力バツフアのような集積回路の
残りに接続される。トランジスタ30の出力は入力バツフ
ア段により駆動され、ダイオード32と共に動作して回路
の入力閾値を設定する。ダイオード26は回路のスピード
・ダイオードとして動作する。トランジスタ34は位相ス
プリツタとして動作し、出力トランジスタ30により駆動
されて所要出力電圧を与える。
上述したように、回路10の内部接地は外部パツケージ・
ピンに接続される。このパツケージ・ピンは固有のイン
ダクタンスを有する。外部接地はOVに固定されている
が、パツケージ・ピンのインダクタンスは大電流を回路
に印加した時にインダクタ電圧式Ｖ＝Ldi/dtにより記述
されるように大きな正負の内部接地電圧変動を生じさせ
る。特に、負の接地電圧スパイク又はグリツチは、エミ
ツタが内部接地を基準とし、ベースが外部電圧源を基準
としているためトランジスタ30を時ならずオンさせるよ
う操作する。以後説明するように、トランジスタ30のこ
のような時ならないオンは回路10により発生される出力
信号に重大な電圧変動を生じさせる。
ピンに接続される。このパツケージ・ピンは固有のイン
ダクタンスを有する。外部接地はOVに固定されている
が、パツケージ・ピンのインダクタンスは大電流を回路
に印加した時にインダクタ電圧式Ｖ＝Ldi/dtにより記述
されるように大きな正負の内部接地電圧変動を生じさせ
る。特に、負の接地電圧スパイク又はグリツチは、エミ
ツタが内部接地を基準とし、ベースが外部電圧源を基準
としているためトランジスタ30を時ならずオンさせるよ
う操作する。以後説明するように、トランジスタ30のこ
のような時ならないオンは回路10により発生される出力
信号に重大な電圧変動を生じさせる。
本発明の負のグリツチ補償回路12はトランジスタ30が時
ならずオンすることを防止する。回路12は、シヨツトキ
ー・クランプのトランジスタ42のコレクタに接続されて
いるリード線40によりトランジスタ30のベースに結合さ
れる。トランジスタ42のエミツタは内部回路接地に接続
され、そのベースはトランジスタ44のベースに接続され
る。トランジスタ44のベースとエミッタは、トランジス
タがコンデンサとして動作するように互いにシヨートさ
れている。トランジスタ44のコレクタはVCCに接続され
る。トランジスタ42のベースは、トランジスタ42のエミ
ツタと内部接地とに接続した端子を有する抵抗46に接続
される。
ならずオンすることを防止する。回路12は、シヨツトキ
ー・クランプのトランジスタ42のコレクタに接続されて
いるリード線40によりトランジスタ30のベースに結合さ
れる。トランジスタ42のエミツタは内部回路接地に接続
され、そのベースはトランジスタ44のベースに接続され
る。トランジスタ44のベースとエミッタは、トランジス
タがコンデンサとして動作するように互いにシヨートさ
れている。トランジスタ44のコレクタはVCCに接続され
る。トランジスタ42のベースは、トランジスタ42のエミ
ツタと内部接地とに接続した端子を有する抵抗46に接続
される。
ダイオード48は陰極をトランジスタ42のベースに、陽極
を回路接地に接続してある。ダイオード48はトランジス
タ42の作動を補助する。回路接地は通常負となる前に正
に転移又はグリツチするため、ダイオード48は正グリツ
チ・サイクルの間トランジスタ42のベース電圧を保持す
る。従つて、回路接地はトランジスタ42をオンするため
には相当量降下しなければならなくはない。
を回路接地に接続してある。ダイオード48はトランジス
タ42の作動を補助する。回路接地は通常負となる前に正
に転移又はグリツチするため、ダイオード48は正グリツ
チ・サイクルの間トランジスタ42のベース電圧を保持す
る。従つて、回路接地はトランジスタ42をオンするため
には相当量降下しなければならなくはない。
加えて、ある応用例では、抵抗（図示せず）をトランジ
スタ30のベースとトランジスタ42のコレクタ間に挿入し
てトランジスタ30のベースから引込まれる電流量を制限
してもよい。
スタ30のベースとトランジスタ42のコレクタ間に挿入し
てトランジスタ30のベースから引込まれる電流量を制限
してもよい。
本発明の負グリツチ補償回路12の動作時には、順方向バ
イアスのシヨツトキー・ダイオード上の電圧降下は0.65
Vで、能動域で動作している回路中のトランジスタのベ
ース・エミツタ、コレクタ・エミツタ電圧は各々0.8Vと
0.25Vであると仮定する。0.5Vのレベルを有する論理
「０」が入力端子14に印加されると、トランジスタ16は
オンとなり、トランジスタ30のベースを0.5V＋ＶBE′Q
16（オン）−ＶBE′Q22（オン）＝0.5Vとする。これは
トランジスタ30を非導通に保持させるに十分低い電位で
ある。トランジスタ30が導通状態となるためには、トラ
ンジスタ30のベースの電位がＶBE′Q30（オン）＋VD32
（オン）＝1.45Vとならなければならない。しかしなが
ら、１例として内部接地の電圧が突然−1.0Vに転移、す
なわちグリツチした場合、トランジスタ30のエミツタ・
ノードも従つて−1.0V＋VD32（オン）＝−0.35Vに降下
する。次いでトランジスタ30のベース・エミツタ電圧は
0.5V−（−0.35）Ｖ＝0.85Vとなり、これによりトラン
ジスタ30はオンとなり、トランジスタ34のコレクタに不
要の出力電圧変動を生じる。
イアスのシヨツトキー・ダイオード上の電圧降下は0.65
Vで、能動域で動作している回路中のトランジスタのベ
ース・エミツタ、コレクタ・エミツタ電圧は各々0.8Vと
0.25Vであると仮定する。0.5Vのレベルを有する論理
「０」が入力端子14に印加されると、トランジスタ16は
オンとなり、トランジスタ30のベースを0.5V＋ＶBE′Q
16（オン）−ＶBE′Q22（オン）＝0.5Vとする。これは
トランジスタ30を非導通に保持させるに十分低い電位で
ある。トランジスタ30が導通状態となるためには、トラ
ンジスタ30のベースの電位がＶBE′Q30（オン）＋VD32
（オン）＝1.45Vとならなければならない。しかしなが
ら、１例として内部接地の電圧が突然−1.0Vに転移、す
なわちグリツチした場合、トランジスタ30のエミツタ・
ノードも従つて−1.0V＋VD32（オン）＝−0.35Vに降下
する。次いでトランジスタ30のベース・エミツタ電圧は
0.5V−（−0.35）Ｖ＝0.85Vとなり、これによりトラン
ジスタ30はオンとなり、トランジスタ34のコレクタに不
要の出力電圧変動を生じる。
負グリツチ補償回路12の追加により、内部接地電圧移動
の効果は平衡される。内部接地電圧が上述したように負
にスイツチすると、ベース・エミツタ短絡のコンデンサ
44を介してトランジスタ42のベースに電流が供給され
る。この電流はコンデンサ電流式Ｉ＝Cdv/dtにより記述
される。この結果、トランジスタ42はベース電流を供給
され、内部接地の負電圧グリツチの間オンされる。トラ
ンジスタ42の導通は、トランジスタ30のエミツタを低状
態に引くと同時にトランジスタ30のベースを0.25VのVCE
（オン）に引下げる。この結果、トランジスタ30のベー
ス・エミツタ結合はオンするのに必要な0.8Vの電位に達
しない。負グリツチ補償回路12の動作レベルは回路のコ
ンデンサを調節するようトランジスタ44の寸法の調節に
より合される。従つて本発明の負グリツチ補償回路12は
内部接地の負電圧変動に追従して出力トランジスタを非
導通状態に保持し、不要な出力電圧変動を防止する。ベ
ース・エミツタ短絡コンデンサ44に小量の余分なチツプ
域が必要となるが、本負グリツチ補償回路12の追加は、
回路10に通常必要とされるチツプ面積をわずかに増加さ
せるのみであることが見出された。
の効果は平衡される。内部接地電圧が上述したように負
にスイツチすると、ベース・エミツタ短絡のコンデンサ
44を介してトランジスタ42のベースに電流が供給され
る。この電流はコンデンサ電流式Ｉ＝Cdv/dtにより記述
される。この結果、トランジスタ42はベース電流を供給
され、内部接地の負電圧グリツチの間オンされる。トラ
ンジスタ42の導通は、トランジスタ30のエミツタを低状
態に引くと同時にトランジスタ30のベースを0.25VのVCE
（オン）に引下げる。この結果、トランジスタ30のベー
ス・エミツタ結合はオンするのに必要な0.8Vの電位に達
しない。負グリツチ補償回路12の動作レベルは回路のコ
ンデンサを調節するようトランジスタ44の寸法の調節に
より合される。従つて本発明の負グリツチ補償回路12は
内部接地の負電圧変動に追従して出力トランジスタを非
導通状態に保持し、不要な出力電圧変動を防止する。ベ
ース・エミツタ短絡コンデンサ44に小量の余分なチツプ
域が必要となるが、本負グリツチ補償回路12の追加は、
回路10に通常必要とされるチツプ面積をわずかに増加さ
せるのみであることが見出された。
第２図を参照すると、同一番号は第１図の同じ対応部品
を参照している。第２図は、本発明の負グリツチ補償回
路12がトランジスタ入力と同様にダイオード入力の入力
回路にも有用であることを図示している。第２図に示し
た回路はダイオード50がトランジスタ16の代りをしてい
る点を除いて基本的には第１図に示したものと同一であ
る。この回路では、ダイオード50の陰極は入力ノード14
に接続され、陽極は抵抗20に接続される。スピード・ア
ツプ・ダイオード26が入力ノード14に接続され、従来回
路と同じく陽極をトランジスタ22のエミツタに接続して
ある。トランジスタ18はコレクタをダイオード50の陰極
に接続し、ベースを内部接地接続される。第２図に示し
た回路の残りの部分は第１図に関連して前述したものと
同一であり、以後再記述しない。
を参照している。第２図は、本発明の負グリツチ補償回
路12がトランジスタ入力と同様にダイオード入力の入力
回路にも有用であることを図示している。第２図に示し
た回路はダイオード50がトランジスタ16の代りをしてい
る点を除いて基本的には第１図に示したものと同一であ
る。この回路では、ダイオード50の陰極は入力ノード14
に接続され、陽極は抵抗20に接続される。スピード・ア
ツプ・ダイオード26が入力ノード14に接続され、従来回
路と同じく陽極をトランジスタ22のエミツタに接続して
ある。トランジスタ18はコレクタをダイオード50の陰極
に接続し、ベースを内部接地接続される。第２図に示し
た回路の残りの部分は第１図に関連して前述したものと
同一であり、以後再記述しない。
第２図の入力回路の動作は基本的に第１図と同じであ
り、ダイオード50がトランジスタ16のベース・エミツタ
接合の代りをしている。第２図の回路は第１図の回路よ
りいく分高い入力電流で動作する。その他、第２図の回
路は前述したように内部接地の電圧変動に関する同じ固
有の問題を有している。前と同様に、第２図に示す負グ
リツチ補償回路12は内部負接地グリツチの間トランジス
タ30のベースを引下げて時ならぬオンを防止する。本負
グリツチ補償回路12の利点は、回路12が素子の入力の電
圧偏差とは独立に動作するため第１図に示したトランジ
スタ入力回路と共にダイオード入力回路にも使用できる
点である。
り、ダイオード50がトランジスタ16のベース・エミツタ
接合の代りをしている。第２図の回路は第１図の回路よ
りいく分高い入力電流で動作する。その他、第２図の回
路は前述したように内部接地の電圧変動に関する同じ固
有の問題を有している。前と同様に、第２図に示す負グ
リツチ補償回路12は内部負接地グリツチの間トランジス
タ30のベースを引下げて時ならぬオンを防止する。本負
グリツチ補償回路12の利点は、回路12が素子の入力の電
圧偏差とは独立に動作するため第１図に示したトランジ
スタ入力回路と共にダイオード入力回路にも使用できる
点である。
第３図及び第４図は本負グリツチ補償回路12により与え
られる利点を図示する。第３図は第１図に示したような
２個の同じ回路ではあるが補償回路12のないものの出力
のグラフを図示する。グラフの線54は第１のTTL入力回
路の低出力電圧を図示し、一方グラフ56は第１図による
第２のTTL回路の高出力電圧を図示する。出力電圧信号
はナノ秒対電圧としてプロットしてある。回路が高温高
ベータ・３ステート試験を受けると、出力グラフ線54は
３ステートから論理「０」状態へ移動することがわか
る。同様に、第２回路のグラフ線56は、特に負電圧スパ
イク又はグリツチを受けやすい論理［１］動作へ向けて
移動する。内部接地のこのような負グリツチのため、波
形56は一般に矢印58,60で示す望ましくない振動に入る
ことがわかる。加えて、波形54は望ましくない振動62,6
4を含む。上述したように、これらの望ましくない動作
は負電圧グリツチにより時ならずオンする出力トランジ
スタにより生じる。
られる利点を図示する。第３図は第１図に示したような
２個の同じ回路ではあるが補償回路12のないものの出力
のグラフを図示する。グラフの線54は第１のTTL入力回
路の低出力電圧を図示し、一方グラフ56は第１図による
第２のTTL回路の高出力電圧を図示する。出力電圧信号
はナノ秒対電圧としてプロットしてある。回路が高温高
ベータ・３ステート試験を受けると、出力グラフ線54は
３ステートから論理「０」状態へ移動することがわか
る。同様に、第２回路のグラフ線56は、特に負電圧スパ
イク又はグリツチを受けやすい論理［１］動作へ向けて
移動する。内部接地のこのような負グリツチのため、波
形56は一般に矢印58,60で示す望ましくない振動に入る
ことがわかる。加えて、波形54は望ましくない振動62,6
4を含む。上述したように、これらの望ましくない動作
は負電圧グリツチにより時ならずオンする出力トランジ
スタにより生じる。
第４図は上述したものと同じ回路であるが、出力トラン
ジスタ30のベースに結合した負グリツプ補償回路12の追
加をした回路のグラフを図示する。波形54,56は「０」
と「１」状態への転移時にも全く正常に動作し、第３図
に記した望ましくない振動は生じないことがわかる。従
つてこの試験は本負グリツチ補償回路12が明らかにこの
ような望ましくない電圧振動を防止するのに有利である
ことを示している。
ジスタ30のベースに結合した負グリツプ補償回路12の追
加をした回路のグラフを図示する。波形54,56は「０」
と「１」状態への転移時にも全く正常に動作し、第３図
に記した望ましくない振動は生じないことがわかる。従
つてこの試験は本負グリツチ補償回路12が明らかにこの
ような望ましくない電圧振動を防止するのに有利である
ことを示している。
本発明はTTL入力素子又はバイポーラ・トランジスタに
も限定されないことを理解すべきである。本発明は、不
要の電圧変動を受ける接地に対する内部トリツプ点又は
内部基準を有する広範囲の回路に使用してもよい。例え
ば、本発明はNMOS又はCMOS入力回路と使用してもよい。
も限定されないことを理解すべきである。本発明は、不
要の電圧変動を受ける接地に対する内部トリツプ点又は
内部基準を有する広範囲の回路に使用してもよい。例え
ば、本発明はNMOS又はCMOS入力回路と使用してもよい。
本発明は、前述したように外部パツケージ・ピンのイン
ダクタンスにより高速スイツチングが素子の内部接地へ
実質的な過剰電流を吸い込ませる多重出力回路に用いら
れる入力回路に特に有用である。
ダクタンスにより高速スイツチングが素子の内部接地へ
実質的な過剰電流を吸い込ませる多重出力回路に用いら
れる入力回路に特に有用である。
特定の実施例に関連して本発明を記述してきたが、これ
以上の修正も当業者には自ずから示唆していることを理
解すべきであるし、このような修正は添附特許請求の範
囲の範囲内に該当するものとしてカバーする意図のもの
である。
以上の修正も当業者には自ずから示唆していることを理
解すべきであるし、このような修正は添附特許請求の範
囲の範囲内に該当するものとしてカバーする意図のもの
である。
以上の説明に関して更に以下の項を開示する。
（１）内部接地電圧グリツチを補償する回路において、 入力信号を受取るベースを有する出力トランジスタであ
つて、出力信号を発生する第１電極と内部接地に結合し
た第２電極とを含む前記出力トランジスタと、 内部接地に生じた電圧変動に応答して前記ベース上の電
圧を変化させる補償回路とを含み、前記トランジスタは
内部接地電圧の存在下で非導通モードに保持されて不要
の出力信号変動を防止する内部接地電圧グリツチを補償
する回路。
つて、出力信号を発生する第１電極と内部接地に結合し
た第２電極とを含む前記出力トランジスタと、 内部接地に生じた電圧変動に応答して前記ベース上の電
圧を変化させる補償回路とを含み、前記トランジスタは
内部接地電圧の存在下で非導通モードに保持されて不要
の出力信号変動を防止する内部接地電圧グリツチを補償
する回路。
（２）第１項記載の回路において、前記補償回路は内部
接地の負電圧グリツチに応答して前記ベース上の電圧を
引下げる回路。
接地の負電圧グリツチに応答して前記ベース上の電圧を
引下げる回路。
（３）第１項記載の回路において、前記補償回路は、コ
レクタを前記出力トランジスタの前記ベースに、エミツ
タを内部接地に結合した補償トランジスタを含む回路。
レクタを前記出力トランジスタの前記ベースに、エミツ
タを内部接地に結合した補償トランジスタを含む回路。
（４）第３項記載の回路において、前記補償トランジス
タのベースへ電流を供給する供給トランジスタを更に含
む回路。
タのベースへ電流を供給する供給トランジスタを更に含
む回路。
（５）第４項記載の回路において、前記供給トランジス
タは前記補償トランジスタのベースへ供給する電流量を
制御する所定の容量値を有する回路。
タは前記補償トランジスタのベースへ供給する電流量を
制御する所定の容量値を有する回路。
（６）内部接地に現われる負電圧グリツチを補償する回
路において、 入力信号を受取るベースと、出力信号を発生する第１電
極と、内部接地に結合した第２電極とを有する出力トラ
ンジスタと、 前記出力トランジスタの前記ベースに結合した補償トラ
ンジスタであつて、内部接地上の負電圧グリツチの発生
により導通となり、この導通は前記出力トランジスタの
前記ベース上の電圧を引下げ、内部接地上の負電圧グリ
ツチの存在時に前記出力トランジスタを非導通モードに
保持する前記補償トランジスタと、 を含む内部接地に現われる負電圧グリツチを補償する回
路。
路において、 入力信号を受取るベースと、出力信号を発生する第１電
極と、内部接地に結合した第２電極とを有する出力トラ
ンジスタと、 前記出力トランジスタの前記ベースに結合した補償トラ
ンジスタであつて、内部接地上の負電圧グリツチの発生
により導通となり、この導通は前記出力トランジスタの
前記ベース上の電圧を引下げ、内部接地上の負電圧グリ
ツチの存在時に前記出力トランジスタを非導通モードに
保持する前記補償トランジスタと、 を含む内部接地に現われる負電圧グリツチを補償する回
路。
（７）第６項記載の回路において、前記補償トランジス
タはコレクタを前記出力トランジスタの前記ベースへ、
エミツタを内部接地へ結合している回路。
タはコレクタを前記出力トランジスタの前記ベースへ、
エミツタを内部接地へ結合している回路。
（８）第６項記載の回路において、前記補償トランジス
タのベースへ電流を供給する装置を更に含む回路。
タのベースへ電流を供給する装置を更に含む回路。
（９）第８項記載の回路において、前記供給装置は、供
給電圧を受取るよう接続したコレクタと前記補償トラン
ジスタの前記ベースへ接続した短絡エミツタ・ベースと
を有する供給トランジスタを含む回路。
給電圧を受取るよう接続したコレクタと前記補償トラン
ジスタの前記ベースへ接続した短絡エミツタ・ベースと
を有する供給トランジスタを含む回路。
（10）第９項記載の回路において、前記供給トランジス
タは前記補償トランジスタのベースへ供給する電流量を
制御する所定の容量値を有し、さらに前記供給トランジ
スタと内部接地との間に接続したダイオードを含む回
路。
タは前記補償トランジスタのベースへ供給する電流量を
制御する所定の容量値を有し、さらに前記供給トランジ
スタと内部接地との間に接続したダイオードを含む回
路。
（11）第10項記載の回路において、前記出力トランジス
タと前記入力信号との間に結合したpnp入力トランジス
タを更に含む回路。
タと前記入力信号との間に結合したpnp入力トランジス
タを更に含む回路。
（12）第10項記載の回路において、前記入力信号を受取
るために陰極を接続され、前記出力トランジスタの前記
ベースへ陽極を接続したダイオードをさらに含む回路。
るために陰極を接続され、前記出力トランジスタの前記
ベースへ陽極を接続したダイオードをさらに含む回路。
（13）第10項記載の回路において、前記出力トランジス
タの前記第２電極へ陽極を接続し、内部接地へ陰極を接
続したシヨツトキー・ダイオードを更に含む回路。
タの前記第２電極へ陽極を接続し、内部接地へ陰極を接
続したシヨツトキー・ダイオードを更に含む回路。
（14）第13項記載の回路において、ベースを前記出力ト
ランジスタの前記第１電極に接続し、エミツタを前記出
力トランジスタの前記第２電極に接続した第２出力トラ
ンジスタを更に含み、前記出力信号は前記第２出力トラ
ンジスタのコレクタに現われる回路。
ランジスタの前記第１電極に接続し、エミツタを前記出
力トランジスタの前記第２電極に接続した第２出力トラ
ンジスタを更に含み、前記出力信号は前記第２出力トラ
ンジスタのコレクタに現われる回路。
（15）出力トランジスタが入力信号を受取る入力と回路
接地に結合した電極とを有する回路において、 出力トランジスタの入力に結合され、かつ回路接地に結
合した電極を有する補償トランジスタと、 前記補償トランジスタとバイアス電圧源との間に接続し
たコンデンサと、 回路接地の負電圧グリツチの発生により導通となる前記
補償トランジスタであつて、その導通が出力トランジス
タの入力上の電圧を減少させて出力トランジスタの時な
らぬ導通を防止する前記補償トランジスタと、 を含む出力トランジスタが入力信号を受取る入力と回路
接地に結合した電極とを有する回路。
接地に結合した電極とを有する回路において、 出力トランジスタの入力に結合され、かつ回路接地に結
合した電極を有する補償トランジスタと、 前記補償トランジスタとバイアス電圧源との間に接続し
たコンデンサと、 回路接地の負電圧グリツチの発生により導通となる前記
補償トランジスタであつて、その導通が出力トランジス
タの入力上の電圧を減少させて出力トランジスタの時な
らぬ導通を防止する前記補償トランジスタと、 を含む出力トランジスタが入力信号を受取る入力と回路
接地に結合した電極とを有する回路。
（16）内部接地に現われる負電圧グリツチを補償する方
法において、 内部接地に結合した出力トランジスタのベースに入力信
号を印加する段階と、 負電圧グリツチの存在時に前記出力トランジスタを非導
通に保持するよう内部接地の負電圧グリツチの発生に応
答して前記ベースへ印加される電圧を減少させる段階
と、 を含む内部接地に現われる負電圧グリツチを補償する方
法。
法において、 内部接地に結合した出力トランジスタのベースに入力信
号を印加する段階と、 負電圧グリツチの存在時に前記出力トランジスタを非導
通に保持するよう内部接地の負電圧グリツチの発生に応
答して前記ベースへ印加される電圧を減少させる段階
と、 を含む内部接地に現われる負電圧グリツチを補償する方
法。
（17）第16項記載の方法において、 内部接地の負電圧変動の発生を検出する段階と、 前記ベースへ印加される電圧を減少させるため前記発生
の検出に応答して補償トランジスタを導通させる段階
と、 を含む方法。
の検出に応答して補償トランジスタを導通させる段階
と、 を含む方法。
（18）第17項記載の方法において、 負電圧グリツチの前記発生の検出時に前記補償トランジ
スタへ電流を印加する段階と、 を更に含む方法。
スタへ電流を印加する段階と、 を更に含む方法。
（19）第18項記載の方法において、 前記入力信号の電圧偏差とは独立に前記ベースへ印加さ
れた電圧を減少させる段階と、 を更に含む方法。
れた電圧を減少させる段階と、 を更に含む方法。
第１図は本発明の望ましい実施例の概略図、第２図は本
発明の別な実施例の概略図、第３図は本発明のグリツチ
補償回路なしの多重出力回路の状態試験を図示するグラ
フ、第４図は本発明のグリツチ補償回路を含む多重出力
回路の状態試験のグラフである。 10…TTL入力回路、12…負グリツチ補償回路、16,18…入
力トランジスタ、30…出力トランジスタ、42…補償トラ
ンジスタ、44…コンデンサ。
発明の別な実施例の概略図、第３図は本発明のグリツチ
補償回路なしの多重出力回路の状態試験を図示するグラ
フ、第４図は本発明のグリツチ補償回路を含む多重出力
回路の状態試験のグラフである。 10…TTL入力回路、12…負グリツチ補償回路、16,18…入
力トランジスタ、30…出力トランジスタ、42…補償トラ
ンジスタ、44…コンデンサ。
Claims (4)
- 【請求項１】内部接地電圧グリツチを補償する回路にお
いて、 入力信号を受取るベースを有する出力トランジスタであ
つて、出力信号を発生する第１電極と内部接地に結合し
た第２電極とを含む前記出力トランジスタと、 内部接地に生じた電圧変動に応答して前記ベース上の電
圧を変化させる補償回路とを含み、前記トランジスタは
内部接地電圧の存在下で非導通モードに保持されて不要
の出力信号変動を防止する内部接地電圧グリツチを補償
する回路。 - 【請求項２】内部接地に現われる負電圧グリツチを補償
する回路において、 入力信号を受取るベースと、出力信号を発生する第１電
極と、内部接地に結合した第２電極とを有する出力トラ
ンジスタと、 前記出力トランジスタの前記ベースに結合した補償トラ
ンジスタであつて、内部接地上の負電圧グリツチの発生
により導通となり、この導通は前記出力トランジスタの
前記ベース上の電圧を引下げ、内部接地上の負電圧グリ
ツチの存在時に前記出力トランジスタを非導通モードに
保持する前記補償トランジスタと、 を含む内部接地に現われる負電圧グリツチを補償する回
路。 - 【請求項３】出力トランジスタが入力信号を受取る入力
と回路接地に結合した電極とを有する回路において、 出力トランジスタの入力に結合され、かつ回路接地に結
合した電極を有する補償トランジスタと、 前記補償トランジスタとバイアス電圧源との間に接続し
たコンデンサと、 回路接地の負電圧グリツチの発生により導通となる前記
補償トランジスタであつて、その導通が出力トランジス
タの入力上の電圧を減少させて出力トランジスタの時な
らぬ導通を防止する前記補償トランジスタと、 を含む出力トランジスタが入力信号を受取る入力と回路
接地に結合した電極とを有する回路。 - 【請求項４】内部接地に現われる負電圧グリツチを補償
する方法において、 内部接地に結合した出力トランジスタのベースに入力信
号を印加する段階と、 負電圧グリツチの存在時に前記出力トランジスタを非導
通に保持するよう内部接地の負電圧グリツチの発生に応
答して前記ベースへ印加される電圧を減少させる段階
と、 を含む内部接地に現われる負電圧グリツチを補償する方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US881146 | 1986-07-02 | ||
| US06/881,146 US4920286A (en) | 1986-07-02 | 1986-07-02 | Method and circuitry for compensating for negative internal ground voltage glitches |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH021614A JPH021614A (ja) | 1990-01-05 |
| JPH0752836B2 true JPH0752836B2 (ja) | 1995-06-05 |
Family
ID=25377872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62165100A Expired - Fee Related JPH0752836B2 (ja) | 1986-07-02 | 1987-07-01 | 負の内部接地電圧グリッチを補償する方法と回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4920286A (ja) |
| JP (1) | JPH0752836B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4975603A (en) * | 1986-07-02 | 1990-12-04 | Texas Instruments Incorporated | Method and circuitry for compensating for negative internal ground voltage glitches |
| US4839538A (en) | 1986-12-16 | 1989-06-13 | Texas Instruments Incorporated | Impact bipolar integrated circuit designed to eliminate output glitches caused by negative chip ground spikes |
| US5210447A (en) * | 1991-10-30 | 1993-05-11 | International Business Machines Corporation | Word decoder with sbd-tx clamp |
| WO2012043371A1 (ja) | 2010-09-30 | 2012-04-05 | 株式会社吉野工業所 | ボトル |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3999080A (en) * | 1974-12-23 | 1976-12-21 | Texas Instruments Inc. | Transistor coupled logic circuit |
| US4321490A (en) * | 1979-04-30 | 1982-03-23 | Fairchild Camera And Instrument Corporation | Transistor logic output for reduced power consumption and increased speed during low to high transition |
| US4330723A (en) * | 1979-08-13 | 1982-05-18 | Fairchild Camera And Instrument Corporation | Transistor logic output device for diversion of Miller current |
| US4593210A (en) * | 1983-08-01 | 1986-06-03 | Signetics Corporation | Switching circuit with active pull-off |
| US4581550A (en) * | 1984-03-06 | 1986-04-08 | Fairchild Camera & Instrument Corporation | TTL tristate device with reduced output capacitance |
| US4644194A (en) * | 1985-06-24 | 1987-02-17 | Motorola, Inc. | ECL to TTL voltage level translator |
-
1986
- 1986-07-02 US US06/881,146 patent/US4920286A/en not_active Expired - Lifetime
-
1987
- 1987-07-01 JP JP62165100A patent/JPH0752836B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH021614A (ja) | 1990-01-05 |
| US4920286A (en) | 1990-04-24 |
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Legal Events
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