JPH021614A - 負の内部接地電圧グリッチを補償する方法と回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ 本発明は電子回路に関係し、特に集積回路の不要な出力
電圧変動を防止する方法と回路とに関係する。

［発明の背崇］ 多重出力素子と関連する集積回路は、一般にグリッチと
呼ばれる負接地電圧変動により生じる望ましくない出力
信号変動を有づる。多くの多重出力素子は迅速にスイッ
チし、これにより回路の内部接地に過大電流が吸い込ま
れる。このような回路の内部接地ノードは、固有のイン
ダクタンスを含むパッケージ・ビンを介して外部接地ノ
ードに接続される。外部接地はＯＶに固定される。内部
接地と外部接地に吸い込まれた過大電流は、インダクタ
電圧式Ｖ　＝　ｍ　ｄｉ／ｄｔにより表わされるように
正負両方の内部接地用圧変ωｊを生じる。

特に、しばしばスパイク又はグリッチと貯ばれるΩ電圧
変動は、トランジスタの１ミツタが内部接地を基準とし
そのベースが外部電圧源を基準どしていると、集積回路
のトランジスタを時ならずにオンとする。このようなト
ランジスタが時ならずにオンとなると、回路の出力はし
ばしば振動し始めて不要な出力信号変動を生じる。この
ような内部接地電圧変動は、回路設計者が多重出力素子
のより高速なスイッチングを得ようと努力していると増
々悪化することになる。

従って内部接地電圧グリッチにより生じる不要な出り信
号変動を防止又は除去可能な補償回路の必要性が生じて
いた。特に、多重出力素子、の高速スイッチングにより
生じる激しい負の内部接地電圧変動により発生する効果
を制御する必要性が生じていた。このような補償回路は
トランジスタ及びダイオード入力素子の両方に有用でな
（プればならず、又補償制御のレベルに関して制御可能
でなければならない。

［発明の目的と要旨（及び効果）］ 本発明によると、不要の出力信号変動を生じさせる負電
圧グリッチを有する従来技術回路に附随Ｊる欠点を実質
的に減少させる又ｔよ除去する補償回路が提供される。

本発明によると、入力信号を受取るベースと、出力信号
を発生するコレクタと、内部接地に結合したエミッタを
有する出力トランジスタに影響を与える内部接地電圧グ
リッチを補償する回路が提供される。補償回路は、内部
接地に発生する電圧変動に応答してトランジスタのベー
ス上の電圧を引き下げる電流を供給するためトランジス
タ・ベースに接続される。従ってトランジスタは不要な
出力信号変動を防止するため内部接地電）ｆの存在時に
非導通モードに保持される。

本発明の他の面によると、内部接地に現われる負電圧グ
リッチを補償する回路が提供される。この回路は、入力
信号を受取るベースと、出力信号を発生するコレクタと
、内部接地に結合したエミッタとを有する出力トランジ
スタと共に使用される。補償トランジスタは出力トラン
ジスタのベースに結合される。補償トランジスタは内部
接地に負電圧グリッチが発生することにより導通される
。

補償トランジスタの導通は出力トランジスタのベースの
電圧を引下げて内部接地に負電圧グリッチが存在する場
合に出力トランジスタを非導通モードに保持する。

本発明の他の面では、内部接地に現われる負電圧グリッ
チを補償する方法は、内部接地に結合したトランジスタ
のベースに入力信号を印加する段階を含む。従ってベー
スに印加される電圧は内部接地の口電圧グリッチの発生
に応答して減少される。このようにトランジスタは負電
圧グリッチの存在下で非導通して保持され、不要出力電
圧変動の発生を防止する。

本発明の別な特徴と利点は添付の図面と関連して行なわ
れる以下の実施例の説明から明らかとなる。

［実施例］ 第１図は内部接地電圧変動により生じる問題を受ける標
準的なＴ　Ｔ　Ｌ入力回路を図示する。本発明の負グリ
ッチ、補償回路は破線１２内に囲まれている。以後説明
するように、ホログリッチ補償回路１２は回路１０の内
部接地電圧変動の有害効果を除去する。ホログリッチ補
償回路１２の動作を図示するため回路１０を特に説明す
るが、変動する接地電圧を基準とする入力を有する各種
の多数の回路に本発明は利用できる。

入力信号はＰＮＰトランジスタ１６のベースに接続した
入力端子１４を通して回路１０に印加される。ショット
キー・クランプのベース・コレクタ接合を右するＮＰＮ
バイポーラ・トランジスタ１８は＝ｌレクタを入力１４
に接続される。トランジスタ１８のベースはトランジス
タ１６のコレクタに接続される。トランジスタ１６の１
ミツタｔよＶｃｃを受取るよう接続した端子を有する抵
抗２０に接続される。トランジスタ１６のエミッタは又
ショットキー・クランプのベース・コレクタ接合を有す
るトランジスタ２２にも接続される。トランジスタ２２
のコレクタはＶＣｃに接続した端子を有する抵抗２４に
接続される。ショットキー・ダイオード２６は陰極をト
ランジスタ１６のベースに接続し、陽極をトランジスタ
２２のエミッタに接続しである。抵抗２８をトランジス
タ２２のエミッタから内部回路接地へ接続する。同様に
、トランジスタ１８のエミッタとトランジスタ１６のコ
レクタを内部回路接地に接続する。

第１０図に示すようなＴＴＬ入力回路はａ’ｉｉスイッ
チ多重出力素子に対して集積回路で用いられる。回路の
内部接地は図示していない従来のパッケージ・ビンを介
して外部接地ノードに接続される。

トランジスタ１８は偽の電圧が回路に入ることを防止す
る静電放電クランプとして動作する。トランジスタ１６
．２２はダイオード２６と組合せて人力バッファ段を形
成し、ショットキー・クランプのベース・コレクタ接合
を有してエミッタをショットキー・ダイオード３２の陽
極に接続したトランジスタ３０のベースを駆Ｖする。ダ
イオード３２の陰極は内部接地に接続される。トランジ
スタ３０のコレクタは、これもショットキー・クランプ
のベース・コレクタ接合を有する他のトランジスタ３４
に接続される。

ｌ〜ランジスタ３０のコレクタはｖＣｃに接続した端子
を右づる抵抗３６に接続される。トランジスタ３４のコ
レクタはＶＣｃに接続した端子を有する抵抗３８に接続
される。トランジスタ３４のコレクタは出力バッファの
ような集積回路の残りに接続される。トランジスタ３０
の出力は入力バッファ段により駆動さ−れ、ダイオード
３２と共に動作して回路の入力閾値を設定する。ダイオ
ード２６は回路のスピードアップ・ダイオードとして動
作する。トランジスタ３４は位相スプリッタとして動作
し、出力トランジスタ３０により駆動されて所要出力電
圧をＭえる。

上述したように、回路１０の内部接地は外部パッケージ
・ビンに接続される。このパッケージ・ビンは固有のイ
ンダクタンスを有する。外部接地は０■に固定されてい
るが、パッケージ・ビンのインダクタンスは大電流を回
路に印加した時にインダクタ電圧式Ｖ　＝　Ｌ　ｄｉ／
ｄｔにより記述されるように大ぎな正負の内部接地電圧
変動を生じさせる。

特に、負の接地電圧スパイク又はグリッチは、エミッタ
が内部接地を基準とし、ベースが外部電圧源を１！準と
しているためトランジスタ３０を時ならずオンさせるよ
う操作する。以後説明するように、トランジスタ３ｏの
このような時ならないオンは回路１０により発生される
出力信号に重大な電圧変動を生じさせる。

本発明の負のグリッチ補償回路１２はトランジスタ３０
が時ならずオンすることを防止する。回路１２は、ショ
ットキー・クランプのトランジスタ４２のコレクタに接
続されているリード線４０によりトランジスタ３ｏのベ
ースに結合される。

トランジスタ４２のエミッタは内部回路接地に接続され
、そのベースはトランジスタ４４０ベースに接続される
。トランジスタ４４のベースとエミッタは、トランジス
タがコンデンサとして動作するように互いにショートさ
れている。トランジスタ４４のコレクタはｖｃｃに接続
される。トランジスタ４２のベースは、トランジスタ４
２のエミッタと内部接地とに接続した端子を有する抵抗
４６に接続される。

ダイオード４８は陰極をトランジスタ４２のベースに、
陽極を回路接地に接続しである。ダイオード４８はトラ
ンジスタ４２の作動を補助する。

回路接地は通常負となる前に正に転移又はグリッチＪる
ため、ダイオード４８は正グリッチ・サイクルの間トラ
ンジスタ４２のベース電圧を保持する。従って、回路接
地はトランジスタ４２をオンするためには相当吊降下し
なければならなくはない。

加えて、ある応用例では、抵抗（図示せず）をトランジ
スタ３０のベースとトランジスタ４２のコレクタ間に挿
入してトランジスタ３０のベースから引込まれる電流量
を制限してもよい。

本発明の負グリッチ補償回路１２の動作時には、順方向
バイアスのショットキー・ダイオード上の電圧降下は０
．６５Ｖで、能動域で動作している回路中のトランジス
タのベース・エミッタ、コレクタ・エミッタ電圧は各々
０．８ｖと０．２５Ｖであると仮定する。０，５Ｖのレ
ベルを有する論理ｒＯＪが入力端子１４に印加されると
、トランジスタ１６はオンとなり、トランジスタ３０の
ベースを０．５Ｖ＋■ＢＥ、Ｑ１６（オン＞−ｖ、［。

Ｑ２２（オン）＝０．５Ｖとする。これはトランジスタ
３０を非導通に保持させるに十分低い電位である。トラ
ンジスタ３０が導通状態となるためには、トランジスタ
３０のベースの電位が■８［。

Ｑ　　にｔ／）＋Ｖ　　　（ｔン）＝１．４５Ｖとな３
０　　　　　　　　　　　Ｄ３２ らなければならない。しかしながら、１例として内部接
地の電圧が突然−１，ＯＶに転移、すなわちグリッチし
た場合、トランジスタ３０のエミッタ・ノードも従って
−１，０Ｖ＋Ｖ　　　（オン）＝−０，３５Ｖに降下す
る。次いでトランジスタ３０のベース・エミッタ電圧は ０．５Ｖ−（−０，３５）Ｖ＝０．８５Ｖ、！ｌ：なり
、これによりトランジスタ３０はオンとなり、トランジ
スタ３４のコレクタに不要の出力型圧変ｖＪを生じる。

負グリッチ補償回路１２の追加により、内部接１ｔ！Ｉ
電圧移動の効果は平衡される。内部接地電圧が上述した
ように負にスイッチすると、ベース・エミッタ短絡のコ
ンデンサ４４を介してトランジスタ４２のベースに電流
が供給される。この電流はコンデン号電流式１　＝　Ｃ
ｄＶ／　ｄｔにより記述される。

この結果、トランジスタ４２はベース電流を供給され、
内部接地の負電圧グリッチの間オンされる。

トランジスタ４２の導通は、トランジスタ３０のエミッ
タを低状態に引くと同時にトランジスタ３０のベースを
０．２５ＶのＶ。Ｅ（オン）に引下げる。この結果、ト
ランジスタ３０のベース・エミッタ接合はオンするのに
必要な０．８ｖの電位に達しない。負グリッチ補償回路
１２の動作レベルは回路のコンデンサを調節するようト
ランジスタ４４の寸法の調節により合される。従って本
発明の負グリッチ補償回路１２は内部接地の負電圧変動
に追従して出力トランジスタを非導通状態に保持し、不
要な出力電圧変動を防止する。ベース・エミッタ短絡コ
ンデンナ４４に小石の余分なチップ域が必要となるが、
ホログリッチ補償回路１２の追加は、回路１０に通常必
要とされるチップ面積をわずかに増加させるのみである
ことが見出された。

第２図を参照すると、同一番号は第１図の同じ対応部品
を参照している。第２図は、本発明の負グリッチ補償回
路１２がトランジスタ入力と同様にダイオード入力の入
力回路にも有用であることを図示している。第２図に示
した回路はダイオード５０がトランジスタ１６０代りを
している点を除いて基本的には第１図に示したものと同
一である。この回路では、ダイオード５０の陰極は入力
ノード１４に接続され、陽極は抵抗２０に接続される。

スピード・アップ・ダイオード２６が入力ノード１４に
接続され、従来回路と同じく陽極をトランジスタ２２の
エミッタに接続しである。トランジスタ１８はコレクタ
をダイオード５０の陰極に接続し、ベースを内部接地接
続される。第２図に示した回路の残りの部分は第１図に
関連して前述したものと同一であり、以模再記述しない
。

第２図の入力回路の動作は基本的に第１図と同じであり
、ダイオード５０がトランジスタ１６０ベース・エミッ
タ接合の代りをしている。第２図の回路は第１図の回路
よりいく分高い入力電流で動作する。その他、第２図の
回路は前述したように内部接地の電圧変動に関する同じ
固有の問題を有している。前と同様に、第２図に示す負
グリッチ補償回路１２は内部負接地グリッチの問トラン
ジスタ３０のベースを引下げて時ならぬオンを防１する
。ホログリッチ補償回路１２の利点は、回路１２が素子
の入力の電圧偏差とは独立に動作するため第１図に示し
たトランジスタ入力回路と共にダイオード入力回路にも
使用できる点である。

第３図及び第４図はホログリッチ補償回路１２により与
えられる利点を図示する。第３図は第１図に示したよう
な２個の同じ回路ではあるが補償回路１２のないものの
出力のグラフを図示する。

グラフの線５４は第１のＴＴＬ入力回路の低出力電圧を
図示し、一方グラフ５６は第１図による第２のＴＴＬ回
路の高出力電圧を図示する。出力電圧信号はナノ秒対電
圧としてプロットしである。

回路が高温へベータ・３ステート試験を受けると、出力
グラフ線５４は３ステートから論理「０」状態へ移動づ
ることがわかる。同様に、第２回路のグラフ線５６は、
特に負電圧スパイク又はグリッチを受けやすい論理［１
］ｆｊ＋作へ向けて移動する。

内部接地のこのような負グリッチのため、波形５６は一
般に矢印５８．６０で示す望ましくない振動に入ること
がわかる。加えて、波形５４は望ましくない振動６２．
６４を含む。上述したように、これらの望・ましくない
動作は負電圧グリッチにより時ならずオンする出力トラ
ンジスタにより生じる。

第４図は上述したものと同じ回路であるが、出力トラン
ジスタ３ｏのベースに結合した負グリッチ補償回路１２
の追加をした回路のグラフを図示する。波形５４．５６
￥ま「０」と「１１状態への転移時にも全く正常に動作
し、第３図に記した望ましくない振動は生じないことが
わかる。従って゛この試験はホログリッチ補償回路１２
が明らかにこのような望ましくない電圧振動を防止する
のに有利であることを示している。

本発明はＴＴＬ入力素子又はバイポーラ・トランジスタ
にも限定されないことをｌ’ｔ！１寸べきである。本発
明は、不要の電圧変動を受ける接地に対する内部トリッ
プ点又は内部基準を有する広範囲の回路に使用してもよ
い。例えば、本発明はＮＭＯ８又はＣＭＯ８入力回路と
使用してもよい。

本発明は、＠）ホしたように外部パッケージ・ビンのイ
ンダクタンスにより高速スイッチングが素子の内部接地
へ実質的な過剰電流を吸い込ませる多重出力回路に用い
られる入力回路に特に有用である。

特定の実施例に関連して本発明を記述してきたが、これ
以上の修正も当業者には自ずから示唆していることを理
解すべきであるし、このような修正は添附特許請求の１
ｉｌ！囲の範囲内に該当するものとしてカバーする意図
のものである。

以上の説明に関して更に以下の項を開示する。

（１）　　内部接地電圧グリッチを補償する回路におい
て、 入力信号を受取るベースを有する出力トランジスタであ
って、出力信号を発生する第１電極と内部接地に結合し
た第２電極とを含む前記出力トランジスタと、 内部接地に生じた電圧変動に応答して前記ペーストの電
圧を変化させる補償回路とを含み、前記トランジスタは
内部接地電圧の存在下で非導通モードに保持されて不要
の出力信号変動を防止する内部接地電圧グリッチを補償
する回路。

（２）　　第１項記載の回路において、前記補償回路は
内部接地の口電゛圧グリッチに応答して前記ベース上の
電圧を引下げる回路。

（３）　　第１項記載の回路において、前記補償回路は
、コレクタを前記出力トランジスタの前記ベースに、エ
ミッタを内部接地に結合した補償トランジスタを含む回
路。

（４）　　第３項記載の回路において、前記補償トラン
ジスタのベースへ電流を供給する供給トランジスタを更
に含む回路。

（５）　　第４項記載の回路において、前記供給トラン
ジスタは前記補償トランジスタのベースへ供給する電流
量を制御Ｊる所定の容量値を有する回路。

（６）　　内部接地に現われる負電圧グリッチを補償す
る回路において、 入力信号を受取るベースと、出力信号を発生する第１電
極と、内部接地に結合した第２電極とを有づる出力トラ
ンジスタと、 前記出力トランジスタの前記ベースに結合した補償トラ
ンジスタであって、内部接地上の負電圧グリッチの発生
により導通となり、この導通は前記出力トランジスタの
前記ペーストの電圧を引下げ、内部接地上の負電圧グリ
ッチの存在時に前記出力トランジスタを非導通モードに
保持する前記補償トランジスタと、 を含む内部接地に現われる負電圧グリッチを補償する回
路。

（７）　　第６項記載の回路において、前記補償トラン
ジスタはコレクタを前記出力トランジスタの前記ベース
へ、エミッタを内部接地へ結合している回路。

（８）　　第６項記載の回路において、前記補償トラン
ジスタのベースへ電流を供給する装置を更に含む回路。

（９）　　ｍ８項記載の回路において、前記供給装置は
、供給電圧を受取るよう接続したコレクタと前記補償ト
ランジスタの前記ベースへ接続した短絡エミッタ・ベー
スとを有する供給トランジスタを含む回路。

（１０）第９項記載の回路において、前記供給トランジ
スタは前記補償トランジスタのベースへ供給する電流量
を制御する所定の容量値を有し、さらに前記供給トラン
ジスタと内部接地との間に接続したダイオードを含む回
路。

（１１）第１０項記載の回路において、前記出力トラン
ジスタと前記入力信号との間に結合したｐｎｐ入カトラ
ンジスタを更に含む回路。

（１２）第１０項記載の回路において、前記入力信号を
受取るために陰極を接続され、前記出力トランジスタの
前記ベースへ陽極を接続したダイオードをさらに含む回
路。

（１３）第１０項記載の回路においで、前記出力トラン
ジスタの前記第２電極へ陽極を接続し、内部接地へ陰極
を接続したショットキー・ダイオードを更に含む回路。

（１４）　　第１３項記載の回路において、ベースを前
記出力トランジスタの前記第１Ｎ極に接続し、エミッタ
を前記出力トランジスタの前記第２電極に接続した第２
出力トランジスタを更に含み、前記出力信号は前記第２
出力トランジスタのコレクタに現われる回路。

（１５）出力トランジスタが入力信号を受取る入力と回
路接地に結合した電極とを有する回路において、 出力トランジスタの入力に結合され、かつ回路接地に結
合した電極を有する補償トランジスタと、前記補償トラ
ンジスタとバイアス電圧源との間に接続したコンデンサ
と、 回路接地の負電圧グリッチの発生により導通となる前記
補償トランジスタであって、その導通が出力トランジス
タの入力上の電圧を減少させて出力トランジスタの時な
らぬ導通を防止する前記補償トランジスタと、 を含む出力トランジスタが入力信号を受取る入力と回路
接地に結合した電極とを有する回路。

（１６）内部接地に現われる負電圧グリッチを補償する
方法において、 内部接地に結合した出力トランジスタのベースに入力信
号を印加する段階と、 負電圧グリッチの存在時に前記出力トランジス４゜ りを非導通に保持するよう内部接地の負電圧グリッチの
発生に応答して前記ベースへ印加される電圧を減少させ
る段階と、 を含む内部接地に現われる負電圧グリッチを補償する方
法。

（１７）第１６項記載の方法において、内部接地の負電
圧変動の発生を検出１６段階と、前記ベースへ印加され
る電圧を減少させるため前記発生の検出に応答して補償
トランジスタを導通させる段階と、 を含む方法。

（１８）第１７項記載の方法において、Ω電圧グリッチ
の前記発生の検出時に前記補償トランジスタへ電流を印
加する段階と、を更に含む方法。

（１９）第１８項記載の方法において、前記入力信号の
電圧偏差とは独立に前記ベースへ印加された電圧を減少
させる段階と、を更に含む方法。

【図面の簡単な説明】

第１図は本発明の望ましい実施例の概略図、第２図は本
発明の別な実施３１１の概略図、第３図は本発明のグリ
ッチ補償回路なしの多重出力回路の状態試験を図示づ゛
るグラフ、第４図は本発明のグリッチ補償回路を含む多
重出力回路の状態試験のグラフである。 １０・・・Ｔ　Ｔ　１入力回路、１２・・・負グリッチ
補償回路、１６．１８・・・入力トランジスタ、３０・
・・出力トランジスタ、４２・・・補償トランジスタ、
４４・・・コンデンサ。

Claims (4)

【特許請求の範囲】
1. （１）内部接地電圧グリツチを補償する回路において、 入力信号を受取るベースを有する出力トランジスタであ
   つて、出力信号を発生する第１電極と内部接地に結合し
   た第２電極とを含む前記出力トランジスタと、 内部接地に生じた電圧変動に応答して前記ベース上の電
   圧を変化させる補償回路とを含み、前記トランジスタは
   内部接地電圧の存在下で非導通モードに保持されて不要
   の出力信号変動を防止する内部接地電圧グリツチを補償
   する回路。
2. （２）内部接地に現われる負電圧グリツチを補償する回
   路において、 入力信号を受取るベースと、出力信号を発生する第１電
   極と、内部接地に結合した第２電極とを有する出力トラ
   ンジスタと、 前記出力トランジスタの前記ベースに結合した補償トラ
   ンジスタであつて、内部接地上の負電圧グリツチの発生
   により導通となり、この導通は前記出力トランジスタの
   前記ベース上の電圧を引下げ、内部接地上の負電圧グリ
   ツチの存在時に前記出力トランジスタを非導通モードに
   保持する前記補償トランジスタと、 を含む内部接地に現われる負電圧グリツチを補償する回
   路。
3. （３）出力トランジスタが入力信号を受取る入力と回路
   接地に結合した電極とを有する回路において、 出力トランジスタの入力に結合され、かつ回路接地に結
   合した電極を有する補償トランジスタと、前記補償トラ
   ンジスタとバイアス電圧源との間に接続したコンデンサ
   と、 回路接地の負電圧グリツチの発生により導通となる前記
   補償トランジスタであつて、その導通が出力トランジス
   タの入力上の電圧を減少させて出力トランジスタの時な
   らぬ導通を防止する前記補償トランジスタと、 を含む出力トランジスタが入力信号を受取る入力と回路
   接地に結合した電極とを有する回路。
4. （４）内部接地に現われる負電圧グリツチを補償する方
   法において、 内部接地に結合した出力トランジスタのベースに入力信
   号を印加する段階と、 負電圧グリツチの存在時に前記出力トランジスタを非導
   通に保持するよう内部接地の負電圧グリツチの発生に応
   答して前記ベースへ印加される電圧を減少させる段階と
   、 を含む内部接地に現われる負電圧グリッチを補償する方
   法。