JPH06326582A - ＢｉＣＭＯＳ駆動回路を有する電子回路 - Google Patents
ＢｉＣＭＯＳ駆動回路を有する電子回路Info
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- JPH06326582A JPH06326582A JP6080506A JP8050694A JPH06326582A JP H06326582 A JPH06326582 A JP H06326582A JP 6080506 A JP6080506 A JP 6080506A JP 8050694 A JP8050694 A JP 8050694A JP H06326582 A JPH06326582 A JP H06326582A
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
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- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00353—Modifications for eliminating interference or parasitic voltages or currents in bipolar transistor circuits
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
Abstract
(57)【要約】
【目的】 ＢｉＣＭＯＳ出力駆動回路の出力を十分迅速
に論理ローレベルに降下させる。 【構成】 バスに相互接続するＢｉＣＭＯＳ電力駆動回
路は、グランド電圧のバイポーラ電圧降下ＶSAT の範囲
内で出力を降下させるために、電源ＶCCからバイポーラ
トランジスタＱ１のベースに電流を供給するバイポーラ
トランジスタＱ１を具え、電力を保存するためにプルダ
ウン回路をターンオフする帰還回路２０を用いる。出力
部における電圧レベルをモニタするとともに論理ローレ
ベルを維持するのに必要な電流を降下することにより、
入射波スイッチング及びグリッチ抑制を行う。
に論理ローレベルに降下させる。 【構成】 バスに相互接続するＢｉＣＭＯＳ電力駆動回
路は、グランド電圧のバイポーラ電圧降下ＶSAT の範囲
内で出力を降下させるために、電源ＶCCからバイポーラ
トランジスタＱ１のベースに電流を供給するバイポーラ
トランジスタＱ１を具え、電力を保存するためにプルダ
ウン回路をターンオフする帰還回路２０を用いる。出力
部における電圧レベルをモニタするとともに論理ローレ
ベルを維持するのに必要な電流を降下することにより、
入射波スイッチング及びグリッチ抑制を行う。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
とバイポーラトランジスタを組み合わせた回路に関する
ものであり、特に通常バスで他の回路に相互接続する論
理回路のような回路に関するものである。更に詳しくは
本発明は、ＣＭＯＳ入力回路と、このＣＭＯＳ入力回路
によって制御されるとともに駆動回路出力部に接続され
たバイポーラ出力回路とを有するＢｉＣＭＯＳ駆動回路
を具える電子回路に関するものである。駆動回路は、直
流電源電圧を供給する直流電源接続点と基準電圧を供給
する基準電圧接続点との間に配置されている。
とバイポーラトランジスタを組み合わせた回路に関する
ものであり、特に通常バスで他の回路に相互接続する論
理回路のような回路に関するものである。更に詳しくは
本発明は、ＣＭＯＳ入力回路と、このＣＭＯＳ入力回路
によって制御されるとともに駆動回路出力部に接続され
たバイポーラ出力回路とを有するＢｉＣＭＯＳ駆動回路
を具える電子回路に関するものである。駆動回路は、直
流電源電圧を供給する直流電源接続点と基準電圧を供給
する基準電圧接続点との間に配置されている。
【０００２】
【従来の技術】ＣＰＵやＰＣのようなより大きいシステ
ム内のバスに相互接続する論理回路が広く知られてい
る。システムの性能が増大するに従って、ＢｉＣＭＯＳ
として一般に知られている相補形ＭＯＳ（ＣＭＯＳ）と
バイポーラトランジスタとを組み合わせたものを使用す
る傾向にある。ＢｉＣＭＯＳの重要な利点は高速で電力
消費が少ないことである。一般的なＢｉＣＭＯＳ回路で
は、ＣＭＯＳ回路が入力部を形成し、バイポーラ回路が
出力部を形成する。Philips Components-Signeticsから
市販のこのようなデバイスの種類は、ABT Advanced BiC
MOS Interface Logic として既知である。この種のデバ
イスは全て一般に５Ｖの直流電源で動作する。通常、回
路出力部は複数の他の回路が接続されている共通バスに
直接又は間接に接続されており、入力はＣＰＵの一部す
なわち周辺装置から取り出されている。重要な点は、動
作中にバス電圧が通常５Ｖの電源と接地電圧のような基
準電圧との間で振動し、これらの遷移はバスに接続され
たインタフェース回路により信号として表される。
ム内のバスに相互接続する論理回路が広く知られてい
る。システムの性能が増大するに従って、ＢｉＣＭＯＳ
として一般に知られている相補形ＭＯＳ（ＣＭＯＳ）と
バイポーラトランジスタとを組み合わせたものを使用す
る傾向にある。ＢｉＣＭＯＳの重要な利点は高速で電力
消費が少ないことである。一般的なＢｉＣＭＯＳ回路で
は、ＣＭＯＳ回路が入力部を形成し、バイポーラ回路が
出力部を形成する。Philips Components-Signeticsから
市販のこのようなデバイスの種類は、ABT Advanced BiC
MOS Interface Logic として既知である。この種のデバ
イスは全て一般に５Ｖの直流電源で動作する。通常、回
路出力部は複数の他の回路が接続されている共通バスに
直接又は間接に接続されており、入力はＣＰＵの一部す
なわち周辺装置から取り出されている。重要な点は、動
作中にバス電圧が通常５Ｖの電源と接地電圧のような基
準電圧との間で振動し、これらの遷移はバスに接続され
たインタフェース回路により信号として表される。
【０００３】従来のゼロ安定出力ＢｉＣＭＯＳ駆動回路
は、駆動回路出力部からプルダウンバイポーラトランジ
スタのベースに電流を流すことによってハイ−ロー遷移
を発生する。この回路は、出力が接地電圧以上のバイポ
ーラトランジスタのベース−エミッタ電圧降下ＶBE付近
になるとプルダウントランジスタがターンオフを開始す
るので、自動的なゼロ安定出力である。しかし、バイポ
ーラ回路はグランド電圧を出力することができない。一
般に、出力をほぼグランドに等しくするためにＮＭＯＳ
回路を追加する。しかしながら、相当広い表面積を占め
る非常に大きなＮＭＯＳ回路を用いない場合ハイ−ロー
遷移に対する残存電圧をほぼゼロにするためには、負荷
に応じて比較的長時間を要する。このことは多くの用途
に対して不所望である。
は、駆動回路出力部からプルダウンバイポーラトランジ
スタのベースに電流を流すことによってハイ−ロー遷移
を発生する。この回路は、出力が接地電圧以上のバイポ
ーラトランジスタのベース−エミッタ電圧降下ＶBE付近
になるとプルダウントランジスタがターンオフを開始す
るので、自動的なゼロ安定出力である。しかし、バイポ
ーラ回路はグランド電圧を出力することができない。一
般に、出力をほぼグランドに等しくするためにＮＭＯＳ
回路を追加する。しかしながら、相当広い表面積を占め
る非常に大きなＮＭＯＳ回路を用いない場合ハイ−ロー
遷移に対する残存電圧をほぼゼロにするためには、負荷
に応じて比較的長時間を要する。このことは多くの用途
に対して不所望である。
【０００４】望ましいバス駆動回路の二つの特性は入射
波スイッチング(Incident Wave Switching) とグリッチ
抑制(Glitch Suppresion) である。入射波スイッチング
は伝送ラインの特性である。伝送ラインの一方の側の論
理レベルが切り替えられると、全電荷の一部に等しい電
気波形がラインに送りだされる。その後ラインは新たな
状態となる。入射波スイッチングは、ラインに送りださ
れた最初のすなわち入射電気波形で有効な論理レベルが
到達することを意味し、これによりバスの使用者は時間
を節約する。
波スイッチング(Incident Wave Switching) とグリッチ
抑制(Glitch Suppresion) である。入射波スイッチング
は伝送ラインの特性である。伝送ラインの一方の側の論
理レベルが切り替えられると、全電荷の一部に等しい電
気波形がラインに送りだされる。その後ラインは新たな
状態となる。入射波スイッチングは、ラインに送りださ
れた最初のすなわち入射電気波形で有効な論理レベルが
到達することを意味し、これによりバスの使用者は時間
を節約する。
【０００５】グリッチ抑制はバス上の論理レベルの完全
な状態を維持するバス駆動回路の能力である。このこと
はバス上のノイズが駆動回路の動作を混乱させるおそれ
があるので望ましい。既知の駆動回路では、大きなバス
電流を迅速に接地電流まで放出することにより入射波ス
イッチングができるようにしている。
な状態を維持するバス駆動回路の能力である。このこと
はバス上のノイズが駆動回路の動作を混乱させるおそれ
があるので望ましい。既知の駆動回路では、大きなバス
電流を迅速に接地電流まで放出することにより入射波ス
イッチングができるようにしている。
【０００６】
【発明が解決しようとする課題】しかしながら既知の回
路には、一定の負荷状態の下では回路が非常に迅速に応
答するので出力から大電流を放出させることができない
という問題がある。この不所望な結果によりリンギング
すなわちノイズが発生し、このために駆動回路の適切な
動作が妨害されるおそれがある。さらに従来の回路では
低出力電圧では電流を大きく放出させることができな
い。
路には、一定の負荷状態の下では回路が非常に迅速に応
答するので出力から大電流を放出させることができない
という問題がある。この不所望な結果によりリンギング
すなわちノイズが発生し、このために駆動回路の適切な
動作が妨害されるおそれがある。さらに従来の回路では
低出力電圧では電流を大きく放出させることができな
い。
【０００７】本発明の目的は改善された出力駆動回路を
提供することである。本発明の他の目的は、十分迅速に
出力を論理ローレベルに降下させることができるＢｉＣ
ＭＯＳ出力駆動回路を提供することである。
提供することである。本発明の他の目的は、十分迅速に
出力を論理ローレベルに降下させることができるＢｉＣ
ＭＯＳ出力駆動回路を提供することである。
【０００８】
【課題を解決するための手段】このために本発明のＢｉ
ＣＭＯＳ駆動回路を有する電子回路は、前記駆動回路
は、前記直流電源接続点から前記バイポーラ出力回路の
制御電極への電流経路を形成する手段を具え、前記駆動
回路出力部を前記基準電圧以上のバイポーラコレクタ−
エミッタ飽和電圧降下ＶSAT で十分に降下させるように
構成したことを特徴とするものである。アクティブな制
御により、電流をバイポーラ出力回路に供給し、バイポ
ーラ出力駆動回路を電流降下が生ずるように導通させ
る。
ＣＭＯＳ駆動回路を有する電子回路は、前記駆動回路
は、前記直流電源接続点から前記バイポーラ出力回路の
制御電極への電流経路を形成する手段を具え、前記駆動
回路出力部を前記基準電圧以上のバイポーラコレクタ−
エミッタ飽和電圧降下ＶSAT で十分に降下させるように
構成したことを特徴とするものである。アクティブな制
御により、電流をバイポーラ出力回路に供給し、バイポ
ーラ出力駆動回路を電流降下が生ずるように導通させ
る。
【０００９】例えば、前記バイポーラ出力回路は第１の
バイポーラトランジスタを具え、このバイポーラトラン
ジスタは、前記バイポーラ出力回路の制御電極を形成す
るとともに前記ＣＭＯＳ入力回路の出力部によって制御
されるベースと、前記駆動回路出力部に接続されたコレ
クタと、前記基準電圧接続点に接続されたエミッタとを
有する。前記電流経路を形成する手段は第２のバイポー
ラトランジスタを具え、この第２のバイポーラトランジ
スタは、前記ＣＭＯＳ入力回路の出力部に接続されたベ
ースと、前記第１のバイポーラトランジスタのベースに
接続されたエミッタとを有する。第１及び第２のバイポ
ーラトランジスタは実際にはダーリントン対を形成する
ことができる。
バイポーラトランジスタを具え、このバイポーラトラン
ジスタは、前記バイポーラ出力回路の制御電極を形成す
るとともに前記ＣＭＯＳ入力回路の出力部によって制御
されるベースと、前記駆動回路出力部に接続されたコレ
クタと、前記基準電圧接続点に接続されたエミッタとを
有する。前記電流経路を形成する手段は第２のバイポー
ラトランジスタを具え、この第２のバイポーラトランジ
スタは、前記ＣＭＯＳ入力回路の出力部に接続されたベ
ースと、前記第１のバイポーラトランジスタのベースに
接続されたエミッタとを有する。第１及び第２のバイポ
ーラトランジスタは実際にはダーリントン対を形成する
ことができる。
【００１０】好適例ではゼロ安定出力を達成するため
に、ＢｉＣＭＯＳ駆動回路を有する電子回路は、前記出
力部におけるほぼ全体のハイ−ロー遷移に亘って前記バ
イポーラ出力回路部をターンオフさせる手段を更に具え
る。前記ターンオフさせる手段は、前記ＣＭＯＳ入力回
路の電源入力部と前記直流電源接続点との間にスイッチ
を具えてもよく、このスイッチを前記駆動回路出力部に
よって制御する。
に、ＢｉＣＭＯＳ駆動回路を有する電子回路は、前記出
力部におけるほぼ全体のハイ−ロー遷移に亘って前記バ
イポーラ出力回路部をターンオフさせる手段を更に具え
る。前記ターンオフさせる手段は、前記ＣＭＯＳ入力回
路の電源入力部と前記直流電源接続点との間にスイッチ
を具えてもよく、このスイッチを前記駆動回路出力部に
よって制御する。
【００１１】ＢｉＣＭＯＳ駆動回路を有する電子回路は
好ましくは、前記バイポーラ出力回路部が深く飽和して
駆動されるのを防ぐために動作する。このことは例え
ば、駆動回路出力部に接続された第２のバイポーラトラ
ンジスタのコレクタによって行われる。駆動回路出力部
における出力電圧が低下すると、第１のバイポーラトラ
ンジスタに流される電流も同様に減少する。代わりに、
第２のバイポーラトランジスタが電源接続点に結合され
たコレクタを有する場合及び回路が第２のバイポーラト
ランジスタのベースから駆動回路出力部に電流を供給す
るダイオード手段を具える場合にも深い飽和を防ぐこと
ができる。一旦出力電圧が所定のレベル以下に降下する
と、ダイオード手段は第２のバイポーラトランジスタの
ベースから電流を取り出す。
好ましくは、前記バイポーラ出力回路部が深く飽和して
駆動されるのを防ぐために動作する。このことは例え
ば、駆動回路出力部に接続された第２のバイポーラトラ
ンジスタのコレクタによって行われる。駆動回路出力部
における出力電圧が低下すると、第１のバイポーラトラ
ンジスタに流される電流も同様に減少する。代わりに、
第２のバイポーラトランジスタが電源接続点に結合され
たコレクタを有する場合及び回路が第２のバイポーラト
ランジスタのベースから駆動回路出力部に電流を供給す
るダイオード手段を具える場合にも深い飽和を防ぐこと
ができる。一旦出力電圧が所定のレベル以下に降下する
と、ダイオード手段は第２のバイポーラトランジスタの
ベースから電流を取り出す。
【００１２】ダイオード手段は、出力電圧が所定のレベ
ル以上に増大するとターンオフされるのでグリッチを抑
制する。
ル以上に増大するとターンオフされるのでグリッチを抑
制する。
【００１３】したがって本発明の回路は、ローノイズの
ＢｉＣＭＯＳバスインターフェース回路として用いられ
る場合特に有利である。この回路は、グリッチを抑制す
るとともに駆動回路の入射波スイッチングを行う大きい
電流降下の能力を有するローノイズのＢｉＣＭＯＳ駆動
回路となる。電圧接続点又は駆動回路出力部をモニタす
るとともに、電流を迅速に（著しいリンギングが発生す
るほど迅速でなく）取り出すことによって出力部におけ
る論理ローレベルを維持するのに必要な電流を降下する
ことにより、リンギングを十分防止することができる。
本発明の特徴によれば、プルダウン回路を制御する出力
部からの帰還を用いる。これらの特徴は主に以下の点で
異なる。第１の特徴によれば、回路が出力回路を降下さ
せるように動作し、その後電力を最小にするためにター
ンオフする。第２の特徴によれば、回路は十分なハイ−
ロー遷移が起こるまでターンオンせず、その後ターンオ
ンして電圧を低く保持する。これらの特徴を別個に用い
ても一緒に用いてもよく、一緒に用いる場合第１の回路
が出力を電圧降下させた後第２の回路は出力をロー状態
に維持するように作用する。
ＢｉＣＭＯＳバスインターフェース回路として用いられ
る場合特に有利である。この回路は、グリッチを抑制す
るとともに駆動回路の入射波スイッチングを行う大きい
電流降下の能力を有するローノイズのＢｉＣＭＯＳ駆動
回路となる。電圧接続点又は駆動回路出力部をモニタす
るとともに、電流を迅速に（著しいリンギングが発生す
るほど迅速でなく）取り出すことによって出力部におけ
る論理ローレベルを維持するのに必要な電流を降下する
ことにより、リンギングを十分防止することができる。
本発明の特徴によれば、プルダウン回路を制御する出力
部からの帰還を用いる。これらの特徴は主に以下の点で
異なる。第１の特徴によれば、回路が出力回路を降下さ
せるように動作し、その後電力を最小にするためにター
ンオフする。第２の特徴によれば、回路は十分なハイ−
ロー遷移が起こるまでターンオンせず、その後ターンオ
ンして電圧を低く保持する。これらの特徴を別個に用い
ても一緒に用いてもよく、一緒に用いる場合第１の回路
が出力を電圧降下させた後第２の回路は出力をロー状態
に維持するように作用する。
【００１４】
【実施例】本発明の実施例を説明する前に従来のＢｉＣ
ＭＯＳプルダウン回路について説明する。図１に示す従
来のＢｉＣＭＯＳプルダウン回路はＰＦＥＴ Ｍ１及び
ＮＦＥＴＭ２を具え、これらＰＦＥＴ Ｍ１及びＮＦＥ
Ｔ Ｍ２のゲートを入力部ＩＮに並列接続する。これら
ＰＦＥＴ Ｍ１及びＮＦＥＴ Ｍ２の共通ドレイン−ソ
ース接続点をＮ形バイポーラトランジスタＱ１のベース
に接続し、このバイポーラトランジスタＱ１のコレクタ
を出力部ＯＵＴに接続し、この出力部ＯＵＴには、他の
インターフェース回路が同様に接続されたバス（図示せ
ず）又は別の回路段に直接又は間接に接続する。駆動直
流電源も図示しない。
ＭＯＳプルダウン回路について説明する。図１に示す従
来のＢｉＣＭＯＳプルダウン回路はＰＦＥＴ Ｍ１及び
ＮＦＥＴＭ２を具え、これらＰＦＥＴ Ｍ１及びＮＦＥ
Ｔ Ｍ２のゲートを入力部ＩＮに並列接続する。これら
ＰＦＥＴ Ｍ１及びＮＦＥＴ Ｍ２の共通ドレイン−ソ
ース接続点をＮ形バイポーラトランジスタＱ１のベース
に接続し、このバイポーラトランジスタＱ１のコレクタ
を出力部ＯＵＴに接続し、この出力部ＯＵＴには、他の
インターフェース回路が同様に接続されたバス（図示せ
ず）又は別の回路段に直接又は間接に接続する。駆動直
流電源も図示しない。
【００１５】図１に示すＢｉＣＭＯＳプルダウン回路
は、ハイ−ロー遷移を発生するために入力信号に応答し
て出力部ＯＵＴからバイポーラトランジスタＱ１のベー
スまでの電流チャネルを形成する。その結果バイポーラ
トランジスタＱ１は、駆動回路の出力部ＯＵＴがグラン
ド電圧以上のバイポーラトランジスタのベース−エミッ
タ電圧降下ＶBE（通常０．７Ｖ）以下の電圧となると遮
断する。通常小型のＮＦＥＴ（図示せず）を、従来のＢ
ｉＣＭＯＳプルダウン回路に並列に用い、出力を僅かに
変更させて残存する電圧をほぼグランド電圧と等しくす
る。一般に、この回路構成により約１Ｖの急な遷移降下
が発生し、その後の遷移が出力負荷に依存して飛躍的に
遅くなるおそれがある。このためにゆるやかな伝搬遅延
が生じ、かつ、次の回路段に迅速に切り替えない場合で
も次の回路段でリーク電流が発生するおそれがある。
は、ハイ−ロー遷移を発生するために入力信号に応答し
て出力部ＯＵＴからバイポーラトランジスタＱ１のベー
スまでの電流チャネルを形成する。その結果バイポーラ
トランジスタＱ１は、駆動回路の出力部ＯＵＴがグラン
ド電圧以上のバイポーラトランジスタのベース−エミッ
タ電圧降下ＶBE（通常０．７Ｖ）以下の電圧となると遮
断する。通常小型のＮＦＥＴ（図示せず）を、従来のＢ
ｉＣＭＯＳプルダウン回路に並列に用い、出力を僅かに
変更させて残存する電圧をほぼグランド電圧と等しくす
る。一般に、この回路構成により約１Ｖの急な遷移降下
が発生し、その後の遷移が出力負荷に依存して飛躍的に
遅くなるおそれがある。このためにゆるやかな伝搬遅延
が生じ、かつ、次の回路段に迅速に切り替えない場合で
も次の回路段でリーク電流が発生するおそれがある。
【００１６】図２は、本発明による十分に給電されたゼ
ロ安定出力プルダウン駆動回路の一形態を示す。この回
路はハイ−ロー遷移に亘って安定したプルダウン電流を
供給することによって従来の回路を改善したものであ
る。ハイ−ロー遷移は直流電源ＶCCからバイポーラトラ
ンジスタＱ２のベースへの電流チャネルを形成すること
により行われ、この結果出力をバイポーラ電圧降下Ｖ
SAT まで降下させることができ、このバイポーラ電圧降
下ＶSAT は、グランド電圧以上で飽和コレクタ−エミッ
タ電圧（通常０．２Ｖ）である。図２の駆動回路は、ゼ
ロ安定出力を維持する十分なハイ−ロー遷移の後にプル
ダウン回路をターンオフするために、２０で示された出
力部ＯＵＴからのフィードバックを用いている。このフ
ィードバックはＰＦＥＴ Ｍ１及びＮＦＥＴ Ｍ２に直
列なＰＦＥＴ Ｍ３によって得られ、ＰＦＥＴ Ｍ３の
ゲートをインバータＵ１を介して出力部ＯＵＴに接続す
る。動作に際して、ハイ−ロー遷移の生ずる前で、回路
の入力部ＩＮ及び出力部ＯＵＴは共にハイである。この
状態ではバイポーラトランジスタＱ１及びＱ２並びにＦ
ＥＴ Ｍ１はオフであり、かつ、（バイポーラトランジ
スタＱ２のベースから電荷を取り出すように作用する）
ＦＥＴ Ｍ２，Ｍ３及びＭ４はオンである。入力部ＩＮ
がローになると、ＦＥＴ Ｍ２及びＭ４がターンオフ
し、かつ、ＦＥＴＭ１がターンオンする。また、バイポ
ーラトランジスタＱ１及びＱ２によって形成されたダー
リントンをターンオンにする。バイポーラトランジスタ
Ｑ２がインバータＵ１の閾値以下で出力を取り出すと、
インバータＵ１はＰＦＥＴ Ｍ３をターンオフに切り替
えて回路をゼロ安定出力状態にする。インバータＵ１の
伝搬遅延及びバイポーラトランジスタＱ１及びＱ２のベ
ースに蓄えられた電荷のために、出力はグランド電圧の
ＶSAT まで降下する。
ロ安定出力プルダウン駆動回路の一形態を示す。この回
路はハイ−ロー遷移に亘って安定したプルダウン電流を
供給することによって従来の回路を改善したものであ
る。ハイ−ロー遷移は直流電源ＶCCからバイポーラトラ
ンジスタＱ２のベースへの電流チャネルを形成すること
により行われ、この結果出力をバイポーラ電圧降下Ｖ
SAT まで降下させることができ、このバイポーラ電圧降
下ＶSAT は、グランド電圧以上で飽和コレクタ−エミッ
タ電圧（通常０．２Ｖ）である。図２の駆動回路は、ゼ
ロ安定出力を維持する十分なハイ−ロー遷移の後にプル
ダウン回路をターンオフするために、２０で示された出
力部ＯＵＴからのフィードバックを用いている。このフ
ィードバックはＰＦＥＴ Ｍ１及びＮＦＥＴ Ｍ２に直
列なＰＦＥＴ Ｍ３によって得られ、ＰＦＥＴ Ｍ３の
ゲートをインバータＵ１を介して出力部ＯＵＴに接続す
る。動作に際して、ハイ−ロー遷移の生ずる前で、回路
の入力部ＩＮ及び出力部ＯＵＴは共にハイである。この
状態ではバイポーラトランジスタＱ１及びＱ２並びにＦ
ＥＴ Ｍ１はオフであり、かつ、（バイポーラトランジ
スタＱ２のベースから電荷を取り出すように作用する）
ＦＥＴ Ｍ２，Ｍ３及びＭ４はオンである。入力部ＩＮ
がローになると、ＦＥＴ Ｍ２及びＭ４がターンオフ
し、かつ、ＦＥＴＭ１がターンオンする。また、バイポ
ーラトランジスタＱ１及びＱ２によって形成されたダー
リントンをターンオンにする。バイポーラトランジスタ
Ｑ２がインバータＵ１の閾値以下で出力を取り出すと、
インバータＵ１はＰＦＥＴ Ｍ３をターンオフに切り替
えて回路をゼロ安定出力状態にする。インバータＵ１の
伝搬遅延及びバイポーラトランジスタＱ１及びＱ２のベ
ースに蓄えられた電荷のために、出力はグランド電圧の
ＶSAT まで降下する。
【００１７】ダーリントンの構成は二つの理由から重要
である。第１に、バイポーラトランジスタＱ１が非常に
小型のデバイスであるにもかかわらず大型のバイポーラ
トランジスタＱ２を駆動することができるので、バイポ
ーラトランジスタＱ１は低いベースキャパシタンスを有
し、小型のＰＦＥＴ Ｍ１によってでさえ迅速にターン
オンすることができる。第２に、バイポーラトランジス
タＱ１はバイポーラトランジスタＱ２のベースを「オー
バーチャージ」する。したがってバイポーラトランジス
タＱ２のベースに残存する電荷により、ＰＦＥＴ Ｍ３
がターンオフした後でさえ出力はＶSAT まで降下させる
ことができる。
である。第１に、バイポーラトランジスタＱ１が非常に
小型のデバイスであるにもかかわらず大型のバイポーラ
トランジスタＱ２を駆動することができるので、バイポ
ーラトランジスタＱ１は低いベースキャパシタンスを有
し、小型のＰＦＥＴ Ｍ１によってでさえ迅速にターン
オンすることができる。第２に、バイポーラトランジス
タＱ１はバイポーラトランジスタＱ２のベースを「オー
バーチャージ」する。したがってバイポーラトランジス
タＱ２のベースに残存する電荷により、ＰＦＥＴ Ｍ３
がターンオフした後でさえ出力はＶSAT まで降下させる
ことができる。
【００１８】しかしながら図２の回路は深い飽和状態で
バイポーラトランジスタＱ２を駆動するおそれがある。
このために回路の再起動が遅くなりすなわち回路の遮断
時間が低速となるおそれがあり、その結果最高動作周波
数が低下する。
バイポーラトランジスタＱ２を駆動するおそれがある。
このために回路の再起動が遅くなりすなわち回路の遮断
時間が低速となるおそれがあり、その結果最高動作周波
数が低下する。
【００１９】トランジスタを深い飽和から防ぐ本発明の
他の特徴によれば、二つの簡便な方法がある。第１の方
法を図３に示す。図３においてバイポーラトランジスタ
Ｑ１のコレクタを直流電源ＶCCではなく出力部ＯＵＴに
結合する。出力電圧が低下すると、バイポーラトランジ
スタＱ１からバイポーラトランジスタＱ２に供給される
電流（したがってバイポーラトランジスタＱ２が飽和す
るおそれ）も減少する。しかしながら一般に、バイポー
ラトランジスタＱ２は出力をバイポーラ電圧降下ＶSAT
まで降下する必要がある。
他の特徴によれば、二つの簡便な方法がある。第１の方
法を図３に示す。図３においてバイポーラトランジスタ
Ｑ１のコレクタを直流電源ＶCCではなく出力部ＯＵＴに
結合する。出力電圧が低下すると、バイポーラトランジ
スタＱ１からバイポーラトランジスタＱ２に供給される
電流（したがってバイポーラトランジスタＱ２が飽和す
るおそれ）も減少する。しかしながら一般に、バイポー
ラトランジスタＱ２は出力をバイポーラ電圧降下ＶSAT
まで降下する必要がある。
【００２０】トランジスタを深い飽和から防ぐ第２の方
法を図４に示す。ＰＮ接合ダイオードＤ１及びショット
キーダイオードＤ２は、一旦出力電圧が約０．２Ｖ以下
に降下するとバイポーラトランジスタＱ１のベースから
電流を取り出す手段を構成する。これによりバイポーラ
トランジスタＱ１を遮断するとともにバイポーラトラン
ジスタＱ２を飽和から防止する。この動作については、
図６の説明に関連して後に別に説明する。
法を図４に示す。ＰＮ接合ダイオードＤ１及びショット
キーダイオードＤ２は、一旦出力電圧が約０．２Ｖ以下
に降下するとバイポーラトランジスタＱ１のベースから
電流を取り出す手段を構成する。これによりバイポーラ
トランジスタＱ１を遮断するとともにバイポーラトラン
ジスタＱ２を飽和から防止する。この動作については、
図６の説明に関連して後に別に説明する。
【００２１】図５に示す回路も本発明の変形例である
が、この回路はダーリントン形態の利点を有さない。こ
の回路は利得を更に大きくすることなく、また、出力か
らのフィードバック２０により遮断される前に出力を降
下することができる保証がない。
が、この回路はダーリントン形態の利点を有さない。こ
の回路は利得を更に大きくすることなく、また、出力か
らのフィードバック２０により遮断される前に出力を降
下することができる保証がない。
【００２２】図４も回路の変形例の一つを示す。Ｐチャ
ネル／インバータ結合の代わりにＮＦＥＴ Ｍ３′を帰
還回路２０′中に用いているので、インバータ段が変換
する際の遅延が発生することなくＮＦＥＴ Ｍ３（図
２，図３）が迅速にターンオフする点を除いて、同一の
機能を有する。
ネル／インバータ結合の代わりにＮＦＥＴ Ｍ３′を帰
還回路２０′中に用いているので、インバータ段が変換
する際の遅延が発生することなくＮＦＥＴ Ｍ３（図
２，図３）が迅速にターンオフする点を除いて、同一の
機能を有する。
【００２３】他の変形例は以下のものである。 （１）Ｑ１及びＱ２としてショットキークランプトラン
ジスタを使用する。このために、動作周波数を増加する
飽和状態においてトランジスタが動作するのを防ぐ。 （２）Ｍ３を駆動する切替段を更に追加する。このよう
な構成により、回路の遮断遅延が増加する。
ジスタを使用する。このために、動作周波数を増加する
飽和状態においてトランジスタが動作するのを防ぐ。 （２）Ｍ３を駆動する切替段を更に追加する。このよう
な構成により、回路の遮断遅延が増加する。
【００２４】上述した回路には、出力から、ＣＭＯＳ入
力部に接続されたＦＥＴスイッチへのフィードバックが
設けられている。このＦＥＴスイッチは直流電源ＶCCか
ら電流チャネルを形成し、バイポーラトランジスタをタ
ーンオンさせて出力電圧をグランド以上の電圧降下Ｖ
SAT まで降下させ、電力消費が最小となるようにＦＥＴ
スイッチをターンオンさせる。
力部に接続されたＦＥＴスイッチへのフィードバックが
設けられている。このＦＥＴスイッチは直流電源ＶCCか
ら電流チャネルを形成し、バイポーラトランジスタをタ
ーンオンさせて出力電圧をグランド以上の電圧降下Ｖ
SAT まで降下させ、電力消費が最小となるようにＦＥＴ
スイッチをターンオンさせる。
【００２５】次の一連の実施例において、同様の回路配
置は別の機能を有する。図６は、本発明の電流放出要求
出力駆動回路の回路配置の一形態を示す。この回路は、
ＰＦＥＴ Ｍ１及びＮＦＥＴ Ｍ２を有するＣＭＯＳ入
力のＢｉＣＭＯＳ配置を具え、ＰＦＥＴ Ｍ１のソース
−ドレイン電極及びＮＦＥＴ Ｍ２のソース−ドレイン
電極を直流電源ＶCCと接地点との間で直列接続する。Ｉ
Ｎで表された入力信号をＣＭＯＳゲートに並列に供給す
る。ＣＭＯＳ出力をＮＰＮバイポーラトランジスタＱ１
のベース電極に接続し、ＮＰＮバイポーラトランジスタ
Ｑ１のコレクタを直流電源ＶCCに接続し、このエミッタ
をＮＦＥＴ Ｍ４を介して接地する。ＮＦＥＴ Ｍ４の
ゲートも入力信号ＩＮによって駆動される。ＮＰＮバイ
ポーラトランジスタＱ１のエミッタを第２のＮＰＮバイ
ポーラトランジスタＱ２のベースにも接続し、ＮＰＮバ
イポーラトランジスタＱ２のエミッタを接地し、ＮＰＮ
バイポーラトランジスタＱ２のコレクタを出力部ＯＵＴ
に接続する。出力部ＯＵＴとＮＰＮバイポーラトランジ
スタＱ１との間に２個の直列接続されたダイオードＤ１
及びＤ２を接続する。第１のダイオードＤ１をＰＮ接合
ダイオードとし、第２のダイオードＤ２をショットキー
ダイオードとする。両方のダイオードは負端子を出力部
ＯＵＴに接続する。
置は別の機能を有する。図６は、本発明の電流放出要求
出力駆動回路の回路配置の一形態を示す。この回路は、
ＰＦＥＴ Ｍ１及びＮＦＥＴ Ｍ２を有するＣＭＯＳ入
力のＢｉＣＭＯＳ配置を具え、ＰＦＥＴ Ｍ１のソース
−ドレイン電極及びＮＦＥＴ Ｍ２のソース−ドレイン
電極を直流電源ＶCCと接地点との間で直列接続する。Ｉ
Ｎで表された入力信号をＣＭＯＳゲートに並列に供給す
る。ＣＭＯＳ出力をＮＰＮバイポーラトランジスタＱ１
のベース電極に接続し、ＮＰＮバイポーラトランジスタ
Ｑ１のコレクタを直流電源ＶCCに接続し、このエミッタ
をＮＦＥＴ Ｍ４を介して接地する。ＮＦＥＴ Ｍ４の
ゲートも入力信号ＩＮによって駆動される。ＮＰＮバイ
ポーラトランジスタＱ１のエミッタを第２のＮＰＮバイ
ポーラトランジスタＱ２のベースにも接続し、ＮＰＮバ
イポーラトランジスタＱ２のエミッタを接地し、ＮＰＮ
バイポーラトランジスタＱ２のコレクタを出力部ＯＵＴ
に接続する。出力部ＯＵＴとＮＰＮバイポーラトランジ
スタＱ１との間に２個の直列接続されたダイオードＤ１
及びＤ２を接続する。第１のダイオードＤ１をＰＮ接合
ダイオードとし、第２のダイオードＤ２をショットキー
ダイオードとする。両方のダイオードは負端子を出力部
ＯＵＴに接続する。
【００２６】この回路の通常の動作中には入力部ＩＮを
論理ローレベルで駆動し、ＮＰＮバイポーラトランジス
タＱ１及びＱ２のベースがＰＦＥＴ Ｍ１を介して充電
されるようにする。出力電圧ＯＵＴが０．２Ｖ以上の場
合（ＶD1＋ＶD2＋ＶOUTPUT＞ＶBE1 ＋ＶBE2 ）、これら
のダイオードＤ１及びＤ２が有効にオフとなり、かつ、
トランジスタＱ１及びＱ２はオンのままである。出力電
圧が０．２Ｖ以下に降下した場合（ＶBE1 ＋ＶBE2 ＞Ｖ
D1＋ＶD2＋ＶOUTPUT）、ダイオードＤ１及びＤ２は順方
向にバイアスされはじめ、バイポーラトランジスタＱ１
のベースから電流が取り出される。バイポーラトランジ
スタＱ１のベース電圧が約１．２Ｖ（Ｖ D1＋ＶD2）に低
下するので、バイポーラトランジスタＱ１はもはやトラ
ンジスタＱ２のベースに電流を供給せず、したがってト
ランジスタＱ２を有効に動作しないようにする。これら
のトランジスタは出力電圧が０．２Ｖ以上に固定される
までオフのままである。
論理ローレベルで駆動し、ＮＰＮバイポーラトランジス
タＱ１及びＱ２のベースがＰＦＥＴ Ｍ１を介して充電
されるようにする。出力電圧ＯＵＴが０．２Ｖ以上の場
合（ＶD1＋ＶD2＋ＶOUTPUT＞ＶBE1 ＋ＶBE2 ）、これら
のダイオードＤ１及びＤ２が有効にオフとなり、かつ、
トランジスタＱ１及びＱ２はオンのままである。出力電
圧が０．２Ｖ以下に降下した場合（ＶBE1 ＋ＶBE2 ＞Ｖ
D1＋ＶD2＋ＶOUTPUT）、ダイオードＤ１及びＤ２は順方
向にバイアスされはじめ、バイポーラトランジスタＱ１
のベースから電流が取り出される。バイポーラトランジ
スタＱ１のベース電圧が約１．２Ｖ（Ｖ D1＋ＶD2）に低
下するので、バイポーラトランジスタＱ１はもはやトラ
ンジスタＱ２のベースに電流を供給せず、したがってト
ランジスタＱ２を有効に動作しないようにする。これら
のトランジスタは出力電圧が０．２Ｖ以上に固定される
までオフのままである。
【００２７】図６に示す回路では、大きなバス電流を迅
速にグランドに流すことにより入力波スイッチングが可
能になる。電流放出を、種々の負荷に対して０．８Ｖの
伝送線間電位（有効な論理ローレベル）に降下するよう
な大きさにすることができる。この回路はグリッチを抑
制するように作用する。その理由は、０．２Ｖ以上のバ
ス電圧でダイオードをオフにし、トランジスタＱ１及び
Ｑ２を再び起動させ、これにより従来の回路より大きい
利得でバス電圧を降下させるからである。ＦＥＴ Ｍ１
の抵抗が高い間は、電流放出を行うのに必要な静電流放
出は少ないままである。図示した回路をバス３０に接続
する。このバス３０に他の駆動回路３１，３２を接続す
ることもできる。
速にグランドに流すことにより入力波スイッチングが可
能になる。電流放出を、種々の負荷に対して０．８Ｖの
伝送線間電位（有効な論理ローレベル）に降下するよう
な大きさにすることができる。この回路はグリッチを抑
制するように作用する。その理由は、０．２Ｖ以上のバ
ス電圧でダイオードをオフにし、トランジスタＱ１及び
Ｑ２を再び起動させ、これにより従来の回路より大きい
利得でバス電圧を降下させるからである。ＦＥＴ Ｍ１
の抵抗が高い間は、電流放出を行うのに必要な静電流放
出は少ないままである。図示した回路をバス３０に接続
する。このバス３０に他の駆動回路３１，３２を接続す
ることもできる。
【００２８】図６に示す基本回路は一つの不都合を有す
る。入力を論理ローレベルで駆動すると回路が瞬時的に
動作し、出力部から大きな電流放出が急速に発生する。
その結果リンギングすなわちノイズが接地電位付近で発
生する。このことはリンギングが止まるまでバス電圧が
変動し、その結果バスの安定化に要する時間が増加する
ので好ましくない。
る。入力を論理ローレベルで駆動すると回路が瞬時的に
動作し、出力部から大きな電流放出が急速に発生する。
その結果リンギングすなわちノイズが接地電位付近で発
生する。このことはリンギングが止まるまでバス電圧が
変動し、その結果バスの安定化に要する時間が増加する
ので好ましくない。
【００２９】図７は、本発明のリンギングを軽減又は除
去するために変形した回路を示す。このように改善され
た回路では、４０を付した帰還回路を４１で示した元の
電流放出回路に並列に付加する。帰還回路４０は、出力
部ＯＵＴとＰＦＥＴ Ｍ３のゲートとの間に接続された
直列接続した２個のインバータＵ１，Ｕ２を具え、ＰＦ
ＥＴ Ｍ３のソース−ドレイン間経路をＦＥＴ Ｍ１及
びＭ２のソース−ドレインに直列接続する。
去するために変形した回路を示す。このように改善され
た回路では、４０を付した帰還回路を４１で示した元の
電流放出回路に並列に付加する。帰還回路４０は、出力
部ＯＵＴとＰＦＥＴ Ｍ３のゲートとの間に接続された
直列接続した２個のインバータＵ１，Ｕ２を具え、ＰＦ
ＥＴ Ｍ３のソース−ドレイン間経路をＦＥＴ Ｍ１及
びＭ２のソース−ドレインに直列接続する。
【００３０】プルダウン回路５０を、最初に出力電圧を
降下させるために用いる。しかしながら、回路５０は通
常低電圧ではほとんど又は全く電流放出することができ
ない。インバータＵ１及びＵ２は、出力電圧がインバー
タＵ２の閾値電圧ＶTH以下に降下するまで大電流放出回
路４１をオフに維持する。インバータＵ２の論理レベル
がハイに変わり、かつ、インバータＵ１の論理レベルが
ローに変わるとＰＦＥＴ Ｍ３が動作し、次に回路４１
が動作する。プルダウン回路５０と電流放出回路４１と
の間の切替によりバス電流を迅速だが緩やかに放出し、
その結果ノイズが非常に小さくなり、かつ、リンギング
がほとんど発生しない。プルダウン回路５０を図２〜５
の回路の一つとすることができる。
降下させるために用いる。しかしながら、回路５０は通
常低電圧ではほとんど又は全く電流放出することができ
ない。インバータＵ１及びＵ２は、出力電圧がインバー
タＵ２の閾値電圧ＶTH以下に降下するまで大電流放出回
路４１をオフに維持する。インバータＵ２の論理レベル
がハイに変わり、かつ、インバータＵ１の論理レベルが
ローに変わるとＰＦＥＴ Ｍ３が動作し、次に回路４１
が動作する。プルダウン回路５０と電流放出回路４１と
の間の切替によりバス電流を迅速だが緩やかに放出し、
その結果ノイズが非常に小さくなり、かつ、リンギング
がほとんど発生しない。プルダウン回路５０を図２〜５
の回路の一つとすることができる。
【００３１】上述したすべての回路をＩＣとして実現す
ることができ、追加の素子及び帰還回路を追加すること
による余分なコストは殆どかからない。図７の電流放出
要求出力駆動回路を二通りに変形できる。 （１）ショットキークランプトランジスタＱ１及びＱ２
を用いる。これによりトランジスタＱ１及びＱ２が飽和
しないようになり、したがって動作周波数が増加する。
この方法の不都合な点はトランジスタＱ１及びＱ２のベ
ースに余分なキャパシタンスが存在することであり、こ
のためにターンオンする時間が遅くなる。 （２）回路の遮断閾値を調節するためにダイオードの他
の組み合わせを用いる。実際の遮断閾値を変更するため
にあらゆる個数のあらゆるダイオードを用いることがで
きる。用いられるダイオードはチェナーダイオード、シ
ョットキーダイオード、ＰＮ接合ダイオード及びダイオ
ード接続されたＭＯＳクランプダイオードを含むことが
できる。しかしながら、最適動作の閾値はトランジスタ
Ｑ１及びＱ２の電圧降下より僅かに低い。
ることができ、追加の素子及び帰還回路を追加すること
による余分なコストは殆どかからない。図７の電流放出
要求出力駆動回路を二通りに変形できる。 （１）ショットキークランプトランジスタＱ１及びＱ２
を用いる。これによりトランジスタＱ１及びＱ２が飽和
しないようになり、したがって動作周波数が増加する。
この方法の不都合な点はトランジスタＱ１及びＱ２のベ
ースに余分なキャパシタンスが存在することであり、こ
のためにターンオンする時間が遅くなる。 （２）回路の遮断閾値を調節するためにダイオードの他
の組み合わせを用いる。実際の遮断閾値を変更するため
にあらゆる個数のあらゆるダイオードを用いることがで
きる。用いられるダイオードはチェナーダイオード、シ
ョットキーダイオード、ＰＮ接合ダイオード及びダイオ
ード接続されたＭＯＳクランプダイオードを含むことが
できる。しかしながら、最適動作の閾値はトランジスタ
Ｑ１及びＱ２の電圧降下より僅かに低い。
【００３２】図８は実用に好適なように変形した本発明
のゼロ安定出力プルダウン駆動回路の他の形態を示す。
この回路は図３に示す回路と同様のものであり、図３に
おいて同様の機能を有する回路素子には同一記号及び番
号を付す。特別な場合には、回路は入力Ｄと、入力Ｅ′
によってイネーブルされる特徴的なトライステートバス
出力とを有する低電圧トランシーバの一部となる。図８
のＰ１は図３のＭ３に対応する。図８のＮ１及びＮ２は
図３のＭ２に対応する。ＮＯＲゲートはワンショット回
路としてＰ６を操作する。入力Ｅ′がローで入力Ｄがハ
イの場合、ＮＯＲゲートはＰ６をターンオンする。入力
Ｄがローとなり、Ｐ３及びＰ４をターンオンすると、Ｎ
ＯＲゲートがＰ６をターンオフする前にＰ６は余分の小
さい電流スパイクが発生する。
のゼロ安定出力プルダウン駆動回路の他の形態を示す。
この回路は図３に示す回路と同様のものであり、図３に
おいて同様の機能を有する回路素子には同一記号及び番
号を付す。特別な場合には、回路は入力Ｄと、入力Ｅ′
によってイネーブルされる特徴的なトライステートバス
出力とを有する低電圧トランシーバの一部となる。図８
のＰ１は図３のＭ３に対応する。図８のＮ１及びＮ２は
図３のＭ２に対応する。ＮＯＲゲートはワンショット回
路としてＰ６を操作する。入力Ｅ′がローで入力Ｄがハ
イの場合、ＮＯＲゲートはＰ６をターンオンする。入力
Ｄがローとなり、Ｐ３及びＰ４をターンオンすると、Ｎ
ＯＲゲートがＰ６をターンオフする前にＰ６は余分の小
さい電流スパイクが発生する。
【００３３】図８のＮ３及びＮ４は図３のＭ４に対応す
る。ショットキーダイオードＳ１は図４のダイオードＤ
１及びＤ２に対応するが、より低い電圧降下を有する。
この回路の他の点は図３と同様の動作をする。他の全て
の回路のようにこの回路においては、ラインがＦＥＴの
ゲート又はバイポーラトランジスタのベースを貫通する
場合を除いて交差するラインは交点において接続点を形
成しない。
る。ショットキーダイオードＳ１は図４のダイオードＤ
１及びＤ２に対応するが、より低い電圧降下を有する。
この回路の他の点は図３と同様の動作をする。他の全て
の回路のようにこの回路においては、ラインがＦＥＴの
ゲート又はバイポーラトランジスタのベースを貫通する
場合を除いて交差するラインは交点において接続点を形
成しない。
【００３４】図９は、図８に関連して説明した同一のト
ランシーバ部分において実用に好適なように変形した本
発明の回路を示し、図７に示す電流放出要求回路と機能
的に同様である。同様の機能を有する素子に同一符号を
付す。図９のＮ１，Ｎ２及びＮ３は図７のＭ２に相当
し、図９のＰ１及びＰ２は図７のＭ１に相当し、図９の
Ｐ３は図７のＭ３に相当し、図９のＮ３及びＮ４は図７
のＭ４に相当し、ベースとコレクタが相互接続した図９
のＱ３は図７のＤ１に相当する。抵抗５Ｋは図示した直
列接続されたＦＥＴの動作電圧を低下させる。
ランシーバ部分において実用に好適なように変形した本
発明の回路を示し、図７に示す電流放出要求回路と機能
的に同様である。同様の機能を有する素子に同一符号を
付す。図９のＮ１，Ｎ２及びＮ３は図７のＭ２に相当
し、図９のＰ１及びＰ２は図７のＭ１に相当し、図９の
Ｐ３は図７のＭ３に相当し、図９のＮ３及びＮ４は図７
のＭ４に相当し、ベースとコレクタが相互接続した図９
のＱ３は図７のＤ１に相当する。抵抗５Ｋは図示した直
列接続されたＦＥＴの動作電圧を低下させる。
【００３５】図１０は、本発明のゼロ安定出力回路形態
及び電流放出要求回路の形態を一つの回路に組み込んだ
本発明の別の回路を示す。この回路の左側は図８の回路
に対応し、この回路の右側は図９の回路に対応する。Ｑ
１及びＱ１′は図８及び図９のＱ１にそれぞれ対応す
る。当業者は図１０の回路の動作を容易に理解すること
ができ、ゼロ安定出力部が瞬時的に始動し、出力部ＯＵ
Ｔの電圧を急速に降下し、その後電力を保持するために
ターンオフし、この状態で電流放出要求部が動作を引き
継ぎ、電圧を穏やかにハイ−ロー遷移させてリンギング
を防止し、バス電圧の変動にかかわらず電圧をロー状態
に維持するようにしたことを指摘すれば詳細な説明は必
要ない。その結果、ローノイズの良好な入射波スイッチ
ング及び電流放出要求回路の動作に関連する少ない電力
のグリッチ抑制が達成される。本発明のゼロ安定出力回
路の機能及び電流放出要求回路の機能を個別に用いるこ
とも一緒に用いることもできることは明らかである。
及び電流放出要求回路の形態を一つの回路に組み込んだ
本発明の別の回路を示す。この回路の左側は図８の回路
に対応し、この回路の右側は図９の回路に対応する。Ｑ
１及びＱ１′は図８及び図９のＱ１にそれぞれ対応す
る。当業者は図１０の回路の動作を容易に理解すること
ができ、ゼロ安定出力部が瞬時的に始動し、出力部ＯＵ
Ｔの電圧を急速に降下し、その後電力を保持するために
ターンオフし、この状態で電流放出要求部が動作を引き
継ぎ、電圧を穏やかにハイ−ロー遷移させてリンギング
を防止し、バス電圧の変動にかかわらず電圧をロー状態
に維持するようにしたことを指摘すれば詳細な説明は必
要ない。その結果、ローノイズの良好な入射波スイッチ
ング及び電流放出要求回路の動作に関連する少ない電力
のグリッチ抑制が達成される。本発明のゼロ安定出力回
路の機能及び電流放出要求回路の機能を個別に用いるこ
とも一緒に用いることもできることは明らかである。
【００３６】本発明を好適実施例に関連して説明した
が、上述した原理の範囲内での本発明の変形は当業者に
とって明らかであり、したがって本発明は好適実施例に
限定されるものではなく、このような変形も含む。
が、上述した原理の範囲内での本発明の変形は当業者に
とって明らかであり、したがって本発明は好適実施例に
限定されるものではなく、このような変形も含む。
【００３７】”ＣＭＯＳ”という用語は、入力信号を並
列に供給する場合相補的に動作する相補導電形の電界効
果トランジスタ（ＦＥＴ）を具えるあらゆる論理回路を
表すのは明らかである。
列に供給する場合相補的に動作する相補導電形の電界効
果トランジスタ（ＦＥＴ）を具えるあらゆる論理回路を
表すのは明らかである。
【図１】従来のＢｉＣＭＯＳプルダウン駆動回路の概略
構成図を示す。
構成図を示す。
【図２】本発明のゼロ安定出力プルダウン駆動回路の一
形態の線図を示す。
形態の線図を示す。
【図３】図２に示す本発明の基本回路の変形回路を線図
的に示す。
的に示す。
【図４】図２に示す本発明の基本回路の変形回路を線図
的に示す。
的に示す。
【図５】図２に示す本発明の基本回路の変形回路を線図
的に示す。
的に示す。
【図６】他の駆動回路とともに共通のバスに接続した本
発明の電流放出要求出力駆動回路の一形態を線図的に示
す。
発明の電流放出要求出力駆動回路の一形態を線図的に示
す。
【図７】本発明の電流放出要求出力駆動回路の他の形態
を線図的に示す。
を線図的に示す。
【図８】本発明のゼロ安定出力駆動回路の他の形態を示
す。
す。
【図９】本発明の電流放出要求出力駆動回路の他の形態
を示す。
を示す。
【図１０】ゼロ安定出力回路の特徴及び電流放出要求回
路の特徴を組み合わせた本発明の回路を示す。
路の特徴を組み合わせた本発明の回路を示す。
５Ｋ，１０Ｋ 抵抗 ２０，２０′，４０ 帰還回路 ３０ バス ３１，３２ 駆動回路 ４１ 電流放出回路 ５０ プルダウン回路 Ｄ，Ｅ′ 入力 Ｄ１ ＰＮ接合ダイオード Ｄ２，Ｓ１ ショットキーダイオード Ｍ１，Ｍ２，Ｍ３，Ｍ３′，Ｍ４，Ｎ１，Ｎ２，Ｎ３，
Ｎ４，Ｎ５，Ｎ６，Ｎ７Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ
５，Ｐ６，Ｐ７，Ｐ８，Ｐ９ ＦＥＴ Ｑ 出力 Ｑ１，Ｑ１′，Ｑ２，Ｑ３ バイポーラトランジスタ Ｕ１，Ｕ２，Ｕ３ インバータ ＶCC 直流電源
Ｎ４，Ｎ５，Ｎ６，Ｎ７Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ
５，Ｐ６，Ｐ７，Ｐ８，Ｐ９ ＦＥＴ Ｑ 出力 Ｑ１，Ｑ１′，Ｑ２，Ｑ３ バイポーラトランジスタ Ｕ１，Ｕ２，Ｕ３ インバータ ＶCC 直流電源
Claims (10)
- 【請求項１】 ＣＭＯＳ入力回路（Ｍ１，Ｍ２）と、こ
のＣＭＯＳ入力回路によって制御されるとともに駆動回
路出力部に接続されたバイポーラ出力回路（Ｑ２）とを
有し、直流電源電圧（ＶCC）を供給する直流電源接続点
と基準電圧（ＧＮＤ）を供給する基準電圧接続点との間
に配置されたＢｉＣＭＯＳ駆動回路を有する電子回路に
おいて、前記駆動回路は、前記直流電源接続点から前記
バイポーラ出力回路の制御電極への電流経路を形成する
手段（Ｑ１）を具え、前記駆動回路出力部を前記基準電
圧以上のバイポーラコレクタ−エミッタ飽和電圧降下Ｖ
SAT で十分に降下させるように構成したことを特徴とす
るＢｉＣＭＯＳ駆動回路を有する電子回路。 - 【請求項２】 前記バイポーラ出力回路は第１のバイポ
ーラトランジスタ（Ｑ２）を具え、このバイポーラトラ
ンジスタは、前記バイポーラ出力回路の制御電極を形成
するとともに前記ＣＭＯＳ入力回路の出力部によって制
御されるベースと、前記駆動回路出力部に接続されたコ
レクタと、前記基準電圧接続点に接続されたエミッタと
を有し、前記電流経路を形成する手段は第２のバイポー
ラトランジスタ（Ｑ１）を具え、この第２のバイポーラ
トランジスタは、前記ＣＭＯＳ入力回路の出力部に接続
されたベースと、前記第１のバイポーラトランジスタの
ベースに接続されたエミッタとを有することを特徴とす
る請求項１記載のＢｉＣＭＯＳ駆動回路を有する電子回
路。 - 【請求項３】 前記出力部におけるほぼ全体のハイ−ロ
ー遷移に亘って前記バイポーラ出力回路をターンオフさ
せる手段（Ｍ３，Ｕ１）を更に具えることを特徴とする
請求項１記載のＢｉＣＭＯＳ駆動回路を有する電子回
路。 - 【請求項４】 前記ターンオフさせる手段は、前記ＣＭ
ＯＳ入力回路の電源入力部と前記直流電源接続点との間
にスイッチ（Ｍ３）を具え、このスイッチを前記駆動回
路出力部によって制御することを特徴とする請求項３記
載のＢｉＣＭＯＳ駆動回路を有する電子回路。 - 【請求項５】 前記スイッチはＰＦＥＴ又はＮＦＥＴを
具え、前記ターンオフさせる手段は、前記駆動回路出力
部と前記ＰＦＥＴ又はＮＦＥＴのゲート電極とを結合す
るインバータ又は非反転回路を具えることを特徴とする
請求項４記載のＢｉＣＭＯＳ駆動回路を有する電子回
路。 - 【請求項６】 前記バイポーラ出力回路が深く飽和して
駆動されるのを防ぐために動作することを特徴とする請
求項１又は２記載のＢｉＣＭＯＳ駆動回路を有する電子
回路。 - 【請求項７】 前記第２のバイポーラトランジスタのコ
レクタを前記駆動出力部に接続し、前記バイポーラ出力
回路が深く飽和して駆動されるのを防ぐように構成した
ことを特徴とする請求項２記載のＢｉＣＭＯＳ駆動回路
を有する電子回路。 - 【請求項８】 前記第２のバイポーラトランジスタは前
記直流電源接続点に結合されたコレクタを有し、更に前
記バイポーラ出力回路が飽和して駆動するのを阻止する
手段を具え、この阻止する手段は、前記第２バイポーラ
トランジスタのベースから前記駆動回路出力部に電流を
供給するダイオード手段（Ｄ１，Ｄ２）を具えることを
特徴とする請求項２記載のＢｉＣＭＯＳ駆動回路を有す
る電子回路。 - 【請求項９】 前記ダイオード手段は、前記第２のバイ
ポーラトランジスタのベースに接続されたアノードを有
するＰＮダイオードと、このＰＮダイオードのカソード
に接続されたアノード及び前記駆動回路出力部に接続さ
れたカソードを有するショットキーダイオードを具える
ことを特徴とする請求項８記載のＢｉＣＭＯＳ駆動回路
を有する電子回路。 - 【請求項１０】 前記バイポーラ出力回路が深く飽和し
て駆動されるのを防ぐように動作し、前記第２のバイポ
ーラトランジスタは前記直流電源接続点に結合されたコ
レクタを有し、前記第１及び第２のバイポーラトランジ
スタをショットキークランプトランジスタとすることを
特徴とする請求項２記載のＢｉＣＭＯＳ駆動回路を有す
る電子回路。
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