WO2019087597A1 - 電圧変換回路、固体撮像素子および電圧変換回路の制御方法 - Google Patents

電圧変換回路、固体撮像素子および電圧変換回路の制御方法 Download PDF

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恭範 佃
和寿 冨田
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Definitions

  • the present technology relates to a voltage conversion circuit, a solid-state imaging device, and a control method of the voltage conversion circuit. More specifically, the present invention relates to a voltage conversion circuit that converts a voltage of a signal from a comparator, a solid-state imaging device, and a control method of the voltage conversion circuit.
  • an ADC Analog to Digital Converter
  • a voltage conversion circuit that converts a voltage may be provided from the viewpoint of reducing power and mounting area.
  • a voltage conversion circuit in which two stages of inverters are arranged has been proposed (see, for example, Patent Document 1).
  • Each of these inverters is composed of a pMOS (p-channel Metal-Oxide-Semiconductor) transistor and an nMOS (n-channel MOS) transistor connected in series to a low voltage power supply.
  • pMOS p-channel Metal-Oxide-Semiconductor
  • nMOS n-channel MOS
  • the voltage can be converted by the two-stage inverter without changing the logic value of the signal.
  • the gate-source voltage of the first stage pMOS transistor becomes less than the threshold voltage and the pMOS transistor is turned on There is nothing to do.
  • the signal is inverted, a through current flows in the inverter, and the power supply potential or the ground potential may be fluctuated by the through current. Due to the malfunction of these pMOS transistors and fluctuations in the power supply potential etc., there is a possibility that an instantaneous current called a glitch will occur when the signal changes. This instantaneous current flows into the resistor to cause noise.
  • the present technology has been created in view of such a situation, and aims to reduce noise in a circuit that converts voltage.
  • the present technology has been made to solve the above-mentioned problems, and a first aspect of the present technology converts the potential of an input signal, which changes from one of two different potentials to the other, using a predetermined current. And a current source transistor for supplying the predetermined current, and a control circuit for stopping the supply of the predetermined current when the potential of the input signal changes to the other. It is a voltage conversion circuit and its control method. This brings about the effect that the current supply is stopped when the potential of the input signal changes.
  • the input signal is a signal that changes from a higher one of the two different power supply potentials to a reference potential lower than the two power supply potentials
  • the control circuit includes the two power supplies.
  • the supply of the predetermined current may be stopped by a stop signal of the lower one of the potentials. This brings about the effect
  • the conversion transistor may be an nMOS transistor
  • the current source transistor may be a pMOS transistor having a withstand voltage lower than that of the nMOS transistor. This brings about the effect that the low potential stop signal is input to the low breakdown voltage pMOS transistor.
  • the current source transistor supplies the predetermined current in an initial state
  • the control circuit sets the current source transistor in the initial state when a predetermined reset signal is input. It may be migrated. This brings about the effect that the current source transistor is initialized by the reset signal.
  • the first aspect may further include an enable control transistor that operates the conversion transistor when a predetermined enable signal is input. This brings about the effect that the conversion operation is controlled by the enable signal.
  • the first aspect may further include a current control transistor that limits the predetermined current to less than a predetermined value. This brings about the effect that the current is limited to less than a predetermined value.
  • a capacitor inserted between the gate of the current source transistor and the power supply potential, and a pair of pMOS transistors connected in series between the gate of the power supply transistor and the power supply potential And a switch for supplying a predetermined bias potential to the gate of the current source transistor when a predetermined reset signal is input, and the reset signal is input to one gate of the pair of pSMOS transistors.
  • the other gate of the pair of pMOS transistors may be connected to a connection node of the current source transistor and the conversion transistor. This brings about the effect that the bias potential is supplied when the reset signal is input.
  • a comparator that compares a pixel signal with a predetermined reference signal and generates an input signal that changes from one to another of two different potentials based on the comparison result.
  • the potential of the input signal is converted using a predetermined current and output as an output signal, the current source transistor supplying the predetermined current, and the potential of the input signal is changed to the other, the predetermined And a control circuit for stopping the supply of current. This brings about the effect that the current supply is stopped when the potential of the input signal from the comparator changes.
  • the comparator may be provided on a predetermined substrate, and the conversion transistor, the current source transistor, and the control circuit may be provided on a substrate different from the predetermined substrate. This brings about the effect that the comparator, the conversion transistor, the current source transistor, and the control circuit are distributed over two substrates.
  • the comparator and the conversion transistor may be provided on a predetermined substrate, and the current source transistor and the control circuit may be provided on a substrate different from the predetermined substrate. This brings about the effect that the comparator and the conversion transistor, and the current source transistor and the control circuit are distributed over two substrates.
  • the second aspect further includes a pixel circuit that generates the pixel signal, the pixel circuit is provided on a predetermined substrate, and the comparator, the conversion transistor, the current source transistor, and the control circuit , And may be provided on a substrate different from the predetermined substrate. This brings about the effect that the pixel circuit, the comparator, the conversion transistor, the current source transistor and the control circuit are distributed over two substrates.
  • the second aspect further includes a pixel circuit that generates the pixel signal, the pixel circuit is provided on a first substrate, and the comparator is a second substrate different from the first substrate.
  • the conversion transistor, the current source transistor, and the control circuit may be provided on a third substrate different from the first and second substrates. This brings about the effect that the pixel circuit, the comparator, the conversion transistor, the current source transistor, and the control circuit are distributed over three substrates.
  • the second aspect further includes a pixel circuit that generates the pixel signal, the pixel circuit is provided on a first substrate, and the comparator and the conversion transistor are different from the first substrate.
  • the current source transistor and the control circuit may be provided on a second substrate, and may be provided on a third substrate different from the first and second substrates. This brings about the effect that the pixel circuit, the comparator and the conversion transistor, the current source transistor and the control circuit are distributed over three substrates.
  • an excellent effect of being able to reduce noise can be achieved.
  • the effect described here is not necessarily limited, and may be any effect described in the present disclosure.
  • FIG. 1 is a block diagram illustrating an exemplary configuration of an imaging device according to a first embodiment of the present technology. It is a figure showing an example of layered structure of a solid-state image sensing device in a 1st embodiment of this art.
  • 1 is a block diagram showing an example of configuration of a solid-state imaging device according to a first embodiment of the present technology. It is a circuit diagram showing an example of 1 composition of a pixel circuit in a 1st embodiment of this art. It is a block diagram showing an example of 1 composition of a comparison part in a 1st embodiment of this art. It is a circuit diagram showing an example of 1 composition of a comparator in a 1st embodiment of this art.
  • FIG. 1 is a circuit diagram showing a configuration example of a voltage conversion circuit according to a first embodiment of the present technology. It is a figure which shows an example of operation
  • First embodiment (example of stopping current supply when signal is inverted) 2.
  • Second embodiment (an example of controlling the enable signal and stopping the current supply when the signal is inverted) 3.
  • Third embodiment (example of limiting the current and stopping the current supply when the signal is inverted) 4.
  • Fourth Embodiment (Example in which a part of the voltage conversion circuit is disposed on the upper substrate and current supply is stopped when the signal is inverted) 5.
  • Fifth Embodiment (an example in which the comparison unit is disposed on the lower substrate and current supply is stopped when the signal is inverted) 6.
  • FIG. 1 is a block diagram showing a configuration example of an imaging device 100 according to an embodiment of the present technology.
  • the imaging device 100 includes an imaging lens 110, a solid-state imaging device 200, a recording unit 120, and an imaging control unit 130.
  • As the imaging device 100 a smartphone, an IoT (Internet of Things) camera, an in-vehicle camera, etc. are assumed.
  • the imaging lens 110 condenses incident light and guides it to the solid-state imaging device 200.
  • the solid-state imaging device 200 photoelectrically converts incident light to capture image data.
  • the solid-state imaging device 200 outputs the captured image data to the recording unit 120 via the signal line 209.
  • the recording unit 120 records image data.
  • the imaging control unit 130 controls the solid-state imaging device 200 via the signal line 139 to capture image data.
  • FIG. 2 is a view showing an example of a laminated structure of the solid-state imaging device 200 according to the first embodiment of the present technology.
  • the solid-state imaging device 200 includes a lower substrate 203 and an upper substrate 201 stacked on the lower substrate 203.
  • the upper substrate 201 is disposed above the lower substrate 203 with the direction from the substrate to the imaging lens 110 as the upper direction.
  • FIG. 3 is a block diagram showing a configuration example of the solid-state imaging device 200 according to the first embodiment of the present technology.
  • the upper substrate 201 is provided with a vertical scanning circuit 211, a reference voltage source 212, a pixel array unit 215, and a comparing unit 230.
  • the lower substrate 203 is provided with a timing control unit 213, a voltage conversion unit 260, a logic circuit 285, a counting unit 290, and a horizontal scanning circuit 214.
  • a plurality of pixel circuits 220 are arranged in a two-dimensional grid.
  • a set of pixel circuits 220 arranged in a predetermined direction horizontal direction or the like
  • a set of pixel circuits 220 arranged in a direction perpendicular to the row will be referred to as “column”.
  • the vertical scanning circuit 211 sequentially selects and drives rows in accordance with the control of the timing control unit 213.
  • the pixel circuit 220 photoelectrically converts incident light to generate an analog pixel signal.
  • the pixel circuit 220 supplies the generated pixel signal to the comparison unit 230.
  • the reference voltage source 212 generates a predetermined reference signal by DA (Digital to Analog) conversion of the control signal from the timing control unit 213 and supplies the generated reference signal to the comparison unit 230.
  • DA Digital to Analog
  • a reference signal for example, a ramp signal whose potential gradually rises with the passage of time is used.
  • the comparison unit 230 compares, for each column, the pixel signal of the column with the reference signal.
  • the comparison unit 230 supplies the voltage conversion unit 260 with a comparison result signal indicating the comparison result for each column.
  • the timing control unit 213 controls the operation timings of the circuits in the solid-state imaging device 200 according to the control of the imaging control unit 130.
  • the voltage conversion unit 260 converts the voltage of the comparison result signal for each column.
  • a higher voltage is used as compared with the circuit in the lower substrate 203. Therefore, the voltage conversion unit 260 steps down the high voltage comparison result signal from the upper substrate 201 and supplies it to the logic circuit 285.
  • the logic circuit 285 executes a logical operation on the clock signal from the timing control unit 213 and the comparison result signal for each column.
  • the logic circuit 285 generates a clock signal for counting by logic operation and supplies the clock signal to the counting unit 290.
  • the counting section 290 counts the count value in synchronization with the clock signal for each column. Under the control of the horizontal scanning circuit 214, the counting unit 290 outputs data indicating the counted value to the recording unit 120 as pixel data. By arranging each pixel data of the pixel circuit 220, image data is generated. In addition, counting of each column converts an analog pixel signal into digital pixel data. That is, AD conversion is performed in parallel for each column.
  • the horizontal scanning circuit 214 selects the columns in order and outputs the pixel data under the control of the timing control unit 213.
  • the vertical scanning circuit 211, the reference voltage source 212, the pixel array unit 215, and the comparing unit 230 are disposed on the upper substrate 201, and the remaining circuits are disposed on the lower substrate 203.
  • the arrangement is not limited to this configuration.
  • FIG. 4 is a circuit diagram showing one configuration example of the pixel circuit 220 according to the first embodiment of the present technology.
  • the pixel circuit 220 includes a photodiode 221, a transfer transistor 222, a reset transistor 223, a floating diffusion layer 224, an amplification transistor 225, and a selection transistor 226.
  • the photodiode 221 photoelectrically converts incident light to generate charge.
  • the transfer transistor 222 transfers charge from the photodiode 221 to the floating diffusion layer 224 in accordance with the transfer signal TRG from the vertical scanning circuit 211.
  • the reset transistor 223 extracts charges from the floating diffusion layer 224 in accordance with a reset signal RSTp from the vertical scanning circuit 211 to initialize the charge amount.
  • the floating diffusion layer 224 stores charge and generates a voltage according to the stored charge amount.
  • the amplification transistor 225 amplifies the voltage of the floating diffusion layer 224.
  • the selection transistor 226 supplies the signal of the amplified voltage to the comparison unit 230 as the pixel signal SIG in accordance with the selection signal SEL from the vertical scanning circuit 211.
  • circuit configuration of the pixel circuit 220 is not limited to the configuration illustrated in FIG. 4 as long as the pixel signal can be generated by photoelectric conversion.
  • FIG. 5 is a block diagram showing an exemplary configuration of the comparison unit 230 according to the first embodiment of the present technology.
  • the comparison unit 230 includes a comparator 240 for each column.
  • Each of the comparators 240 receives the pixel signal SIG from the corresponding column and the reference signal REF from the reference voltage source 212.
  • the comparator 240 compares the pixel signal SIG with the reference signal REF.
  • the comparator 240 generates a comparison result signal COMP H indicating the comparison result, and supplies the comparison result signal COMP H to the voltage conversion unit 260.
  • the comparator 240 is initialized at a predetermined timing by a reset signal from the timing control unit 213.
  • FIG. 6 is a circuit diagram showing a configuration example of the comparator 240 in the first embodiment of the present technology.
  • the comparator 240 includes a differential amplifier circuit 241 and an inverting circuit 251.
  • Differential amplification circuit 241 includes pMOS transistors 242 and 243, switches 244 and 245, capacitors 246 and 249, nMOS transistors 247 and 248, and constant current source 250.
  • the pMOS transistor 242 and the nMOS transistor 247 are connected in series between the power supply potential VDDH and the constant current source 250.
  • the connection point of the pMOS transistor 242 and the nMOS transistor 247 is connected to the inverting circuit 251.
  • the pMOS transistor 243 and the nMOS transistor 248 are connected in series between the power supply potential VDDH and the constant current source 250.
  • the gates of the pMOS transistors 242 and 243 are commonly connected to the drain of the pMOS transistor 243.
  • the reference signal REF is input to one end of the capacitor 246, and the other end is connected to the switch 244 and the gate of the nMOS transistor 247.
  • the pixel signal SIG is input to one end of the capacitor 249, and the other end is connected to the switch 245 and the gate of the nMOS transistor 248.
  • the switch 244 opens and closes a path between the gate of the nMOS transistor 247 and the connection point of the pMOS transistor 242 and the nMOS transistor 247 in accordance with the reset signal RSTc1 from the timing control unit 213.
  • the switch 245 opens / closes the path between the gate of the nMOS transistor 248 and the connection point of the pMOS transistor 243 and the nMOS transistor 248 in accordance with the reset signal RSTc1 from the timing control unit 213.
  • the constant current source 250 supplies a constant current.
  • the differential amplifier circuit 241 amplifies the difference between the pixel signal SIG and the reference signal REF, and outputs the amplified difference to the inverting circuit 251. Further, the differential amplifier circuit 241 is initialized by the reset signal RSTc1.
  • the inverting circuit 251 includes a pMOS transistor 252, a switch 253, a capacitor 254, and an nMOS transistor 255.
  • the pMOS transistor 252 and the nMOS transistor 255 are connected in series between the power supply potential VDDH and the reference potential GND1. Further, a connection point of the pMOS transistor 252 and the nMOS transistor 255 is connected to the voltage conversion unit 260.
  • the reference potential GND1 is a potential lower than the power supply potential VDDH, and for example, the ground potential or 0 volt (V) is used as the reference potential GND1.
  • One end of the capacitor 254 is connected to the terminal of the reference potential GND1, and the other end is connected to the switch 253 and the gate of the nMOS transistor 255.
  • the switch 253 opens and closes the path between the gate of the nMOS transistor 255 and the connection point of the pMOS transistor 252 and the nMOS transistor 255 in accordance with the reset signal RSTc2 from the timing control unit 213.
  • the inverting circuit 251 outputs a comparison result signal COMP H inverts the signal from the differential amplifier circuit 241.
  • the comparison result signal COMP H of the low level (GND1) is output.
  • the comparison result signal COMP H of the high level (VDDH) is output.
  • the reference signal REF gradually rises from the reference potential GND1. Therefore, the comparison result signal COMP H is a low level in the initial state, the high level then the reference signal REF is inverted at the timing becomes higher than the pixel signal SIG.
  • FIG. 7 is a block diagram showing an exemplary configuration of the voltage conversion unit 260 according to the first embodiment of the present technology.
  • the voltage conversion unit 260 includes a voltage conversion circuit 270 for each column.
  • the voltage conversion circuit 270 steps down the voltage of the comparison result signal COMP H from the corresponding column and supplies it to the logic circuit 285 as COMP L.
  • the voltage conversion circuit 270, the count start before the counting unit 290 is initialized by a reset signal RST L from the timing control unit 213.
  • FIG. 8 is a circuit diagram showing one configuration example of the voltage conversion circuit 270 in the first embodiment of the present technology.
  • the voltage conversion circuit 270 includes a current source transistor 271, a conversion transistor 273 and a NOR (Negative OR) gate 275.
  • NOR Negative OR
  • the current source transistor 271 and the conversion transistor 273 are connected in series between the power supply potential VDDL and the reference potential GND2.
  • the power supply potential VDDL is a potential lower than the power supply potential VDDH.
  • the reference potential GND2 is a potential lower than the power supply potential VDDL.
  • the ground potential or 0 volt (V) is used as the reference potential GND2.
  • the reference potential GND1 of the upper substrate 201 and the reference potential GND2 of the lower substrate 203 are set, for example, to be substantially the same. Note that these reference potentials may have different values. Even in that case, the voltage between power supply potential VDDH and reference potential GND1 is higher than the voltage between power supply potential VDDL and reference potential GND2.
  • the comparison result signal COMP H is input to the gate of the conversion transistor 273.
  • the conversion transistor 273 logically inverts (GND2 or VDDL) the logic (VDDH or GND1) of the comparison result signal COMP H using the current from the current source transistor 271, and outputs it from the drain.
  • the comparison result signal COMP H is an example of the input signal described in the claims.
  • a predetermined stop signal STP is input to the gate of the current source transistor 271.
  • the current source transistor 271 supplies a predetermined current to the conversion transistor 273 until a stop signal STP is input.
  • the NOR gate 275 outputs a negative logical sum of the output signal from the conversion transistor 273 and the reset signal RST L from the timing control unit 213.
  • the potential of the signal of this negative logical sum is the power supply potential VDDL or the reference potential GND2.
  • the NOR gate 275 supplies the signal to the logic circuit 285 as the comparison result signal COMP L.
  • the NOR gate 275 also inputs a signal of high level (power supply potential VDDL) of negative logical sum to the gate of the current source transistor 271 as the stop signal STP.
  • the voltage conversion circuit 270 steps down the voltage of the signal, it can also step up.
  • the conversion transistor 273 may be replaced with pMOS
  • the current source transistor 271 may be replaced with nMOS
  • the NOR gate 275 may be replaced with an OR gate.
  • a signal that changes from one of the lower power supply potential VDDL and the reference potential GND2 to the other is input to the conversion transistor 273.
  • the current source transistor 271 is an nMOS
  • the stop signal STP of the reference potential GND2 is input to the current source transistor 271.
  • the voltage conversion circuit 270 is disposed in the imaging device 100, an apparatus or device provided with the voltage conversion circuit 270 is not limited to the imaging device 200 as long as voltage conversion is required.
  • FIG. 9 is a diagram illustrating an example of the operation of the voltage conversion circuit 270 according to the first embodiment of the present technology.
  • the timing control unit 213 initializes the comparator 240 and fixes the comparison result signal COMP H to low level before the counting by the counting unit 290 starts, and initializes the voltage conversion circuit 270 by the high level reset signal RST L. Do.
  • the initialization of the voltage conversion circuit 270 be performed after the initialization of the comparator 240. This is because when the voltage conversion circuit 270 is initialized when the comparison result signal COMP H is at high level, both the current source transistor 271 and the conversion transistor 273 are turned on, and a through current flows from the power supply potential VDDL to the reference potential GND2. It is because it flows.
  • the comparison result signal COMP H is at low level (GND 1) at the start of counting, and is inverted to high level (VDDH) at a timing according to the light amount.
  • the NOR gate 275 Prior to the inversion of the comparison result signal COMP H , the NOR gate 275 outputs a low level (GND 2) comparison result signal COMP L. On the other hand, after the inversion of the comparison result signal COMP H , the conversion transistor 273 transitions from the off state to the on state, and the NOR gate 275 outputs the comparison result signal COMP L of high level (VDDL).
  • the comparison result signal COMP L is input to the current source transistor 271 as a stop signal STP, and the current source transistor 271 is turned off to stop the supply of current.
  • the comparison result signal COMP L is fixed (in other words, latched) with the high level during the period from the current stop to the next initialization.
  • the NOR gate 275 is an example of a control circuit described in the claims.
  • a signal of a potential (VDDL) lower than the power supply potential VDDH is input to the current source transistor 271 and the transistors in the NOR gate 275. Therefore, a transistor having a breakdown voltage lower than that of the conversion transistor 273 is used as the current source transistor 271 or the like.
  • the circuit on the input side is driven at high voltage using a high breakdown voltage transistor suitable for high voltage to allow input of a wide voltage range.
  • the circuit on the output side is driven at a low voltage using a low breakdown voltage transistor suitable for high density mounting.
  • the threshold voltage of the high breakdown voltage transistor may be higher than the drive voltage (such as VDDL) of the low breakdown voltage transistor. Therefore, if an inverter consisting of high breakdown voltage transistors is disposed instead of the voltage conversion circuit 270, the pMOS transistor is not turned on when the low level comparison result signal COMP H is input, and the logic of the signal is accurate. Can not be propagated to
  • the conversion transistor 273 is a high breakdown voltage transistor, and the other transistors are formed of low breakdown voltage transistors. Therefore, desired signal propagation can be realized even under the above-described voltage conditions.
  • AD conversion is performed in parallel for each column.
  • a voltage conversion circuit 270 is arranged for each column for AD conversion for each column. These voltage conversion circuits 270 are required to operate by sharing the same power supply and ground. Therefore, a current generated by propagating a signal to the voltage conversion circuit 270 in a certain column flows into the voltage conversion circuit 270 in the other column, and it is strong that the circuit does not cause two or more transitions (glitch) in the circuit. Desired.
  • This glitch suppression effect works particularly when the power supply voltage on the output side (ie, the voltage between VDDH and GND2) is lower than the threshold voltage of the conversion transistor 273 on the input side.
  • FIG. 10 is a circuit diagram showing a configuration example of the logic circuit 285 in the first embodiment of the present technology.
  • the logic circuit 285 includes AND gates 286 for each column.
  • the AND gate 286 outputs the logical product of the reference clock CLKs from the timing control unit 213 and the inverted value of the comparison result signal COMP L from the voltage conversion unit 260 to the counting unit 290 as a gated clock CLKg. .
  • FIG. 11 is a block diagram showing a configuration example of the counting unit 290 in the first embodiment of the present technology.
  • the counting unit 290 includes a counter 291 and a memory 292 for each column.
  • the counter 291 counts the count value in synchronization with the gated clock CLKg from the logic circuit 285.
  • the counter 291 holds data indicating the count value in the memory 292 as pixel data. Thereby, an analog pixel signal is AD converted into digital pixel data. Further, the timing control unit 213 initializes the count value by the reset signal RSTc3 at the start of AD conversion.
  • the memory 292 holds pixel data.
  • the memory 292 outputs pixel data to the recording unit 120 according to the control of the horizontal scanning circuit 214.
  • the solid-state imaging device 200 performs various signal processing such as CDS (Correlated Double Sampling) processing and black level correction processing in addition to AD conversion, but a circuit that performs these signal processing is omitted. .
  • CDS Correlated Double Sampling
  • black level correction processing in addition to AD conversion, but a circuit that performs these signal processing is omitted.
  • FIG. 12 is a diagram illustrating an example of the entire configuration of the solid-state imaging device 200 according to the first embodiment of the present technology.
  • the pixel circuit 220 For each column, the pixel circuit 220 generates a pixel signal SIG, and the differential amplifier circuit 241 amplifies and outputs the difference between the pixel signal SIG and the reference signal REF. Then, the inverting circuit 251 inverts the signal from the differential amplifier circuit 241 and outputs it as a comparison result signal COMP H , and the voltage conversion circuit 270 steps down the comparison result signal COMP H and outputs it as COMP L.
  • the AND gate 286 generates a gated clock CLKg from the comparison result signal COMP L and the reference clock CLKs, and the counter 291 counts the count value in synchronization with the gated clock CLKg.
  • inverter circuit 251 and voltage conversion circuit 270 are located at the boundary between power supply potentials VDDH and VDDL, they can be treated as power supply boundary circuit 295.
  • FIG. 13 is a timing chart showing an example of each variation of the comparison result signal and the clock signal in the first embodiment of the present technology and the comparative example.
  • a in the same figure is a timing chart which shows an example of a change of a comparison result signal in a solid-state image sensor 200, and a clock signal.
  • b in the same figure is a timing chart which shows an example of the comparison result signal in the comparative example which provided the inverter instead of the voltage conversion circuit 270, and a clock signal.
  • the comparison result signal COMP L is at the low level in the initial state, and is inverted at the timing T0 according to the light amount to become the high level.
  • the AND gate 286 generates a gated clock CLKg from the reference clock CLKs from the timing control unit 213 and the comparison result signal COMP L.
  • the gated clock CLKg is output over the period up to the timing T0, and in this period, the count value is counted in synchronization with the gated clock CLKg.
  • a through current may flow in the inverter when the comparison result signal COMP L is inverted.
  • the current generated in a certain column may cause the power supply potential VDDL and the reference potential GND to fluctuate, and the influence may cause two or more transitions (glitch) in the same column.
  • the comparison result signal COMP L transitions to high level at timing T0
  • the comparison result signal COMP L is inverted again at timing T1 or T2.
  • an unnecessary gated clock CLKg is generated immediately before timing T2 or the like, and an error occurs in the count value.
  • the fluctuation of the power supply potential VDDL and the reference potential GND is reduced in order to turn off the current source transistor 271 and prevent the DC current from flowing as described above. It is possible to suppress the glitch.
  • FIG. 14 is a flowchart illustrating an example of the operation of the solid-state imaging device 200 according to the first embodiment of the present technology. This operation is started, for example, when a predetermined application for capturing image data is executed.
  • the timing control unit 213 in the solid-state imaging device 200 initializes the voltage conversion circuit 270 and the like (step S901). Then, the voltage conversion circuit 270 performs voltage conversion, and the comparator 240 and the counter 291 start AD conversion (step S902).
  • the solid-state imaging device 200 determines whether the output of the comparator is inverted (step S903). When the output is not reversed (step S903: No), the solid-state imaging device 200 repeats step S903.
  • step S903 Yes
  • the solid-state imaging device 200 stops AD conversion of the column
  • the current source transistor 271 of the column stops current supply (step S904). Steps S902 to S904 are performed in parallel for each column.
  • the solid-state imaging device 200 performs signal processing such as CDS processing, and ends the operation for capturing image data.
  • signal processing such as CDS processing
  • steps S901 to S905 are repeatedly executed in synchronization with the vertical synchronization signal.
  • the NOR gate 275 stops the current supply by the stop signal STP, so that the fluctuation of the power supply potential or the ground potential due to the current. Can be suppressed. Thereby, it is possible to suppress the glitch (instant current) caused by the fluctuation of the power supply potential and the like.
  • the timing control unit 213 initializes the comparator 240 and the voltage conversion circuit 270 before the start of counting. However, when the initialization of the voltage conversion circuit 270 is before the initialization of the comparator 240, both the current source transistor 271 and the conversion transistor 273 may be turned on, and a through current may flow.
  • the solid-state imaging device 200 according to the second embodiment is the first embodiment in that an enable control transistor is added to enable or disable the voltage conversion circuit 270 in order to allow freedom in the timing of initialization. It differs from the form of
  • FIG. 15 is a circuit diagram showing a configuration example of a voltage conversion circuit 270 according to the second embodiment of the present technology.
  • the voltage conversion circuit 270 of the second embodiment is different from that of the first embodiment in that the enable control transistor 274 is disposed.
  • an nMOS transistor is used as the enable control transistor 274.
  • the enable control transistor 274 is inserted between the conversion transistor 273 and the reference potential GND, and the enable signal EN L from the timing control unit 213 is input to the gate.
  • the enable signal EN L is a signal for controlling whether or not the conversion operation of the voltage conversion circuit 270 is enabled. For example, the enable signal EN L is set to a high level when enabled, and the low level is set when disabled. When set to invalid, the conversion transistor 273 stops the conversion of voltage.
  • the enable control transistor 274 is disposed on the side of the reference potential GND in FIG. 15, the enable control transistor 274 is disposed between the conversion transistor 273 and the current source transistor 271 as illustrated in FIG. You can also.
  • the addition of the enable control transistor 274 allows the timing control unit 213 to have freedom in the timing of initialization of the comparator 240 and the voltage conversion circuit 270.
  • the through current does not flow because the enable control transistor 274 is in the off state, whichever is first.
  • the voltage conversion circuit 270 can be enabled or disabled by the enable control transistor 274, the degree of freedom of the initialization timing can be improved. .
  • the current source transistor 271 supplies a constant current according to the difference between the power supply potential VDDL and the reference potential GND2, but limiting the through current at the COMP H transition Can not.
  • the voltage conversion circuit 270 of the third embodiment differs from that of the second embodiment in that it reduces power consumption by adding a current control transistor that limits the current to a certain level or less.
  • FIG. 17 is a circuit diagram showing a configuration example of a voltage conversion circuit 270 according to the third embodiment of the present technology.
  • the voltage conversion circuit 270 of the third embodiment is different from that of the second embodiment in that a current control transistor 272 is disposed.
  • the current control transistor 272 for example, a pMOS transistor is used.
  • the current control transistor 272 is inserted between the current source transistor 271 and the conversion transistor 273.
  • a bias potential Vb lower than the power supply potential VDDL is applied to the gate.
  • the current control transistor 272 limits the supplied current to less than a predetermined value corresponding to the bias potential Vb.
  • the current control transistor 272 since the current control transistor 272 to limit the current to less than a predetermined value corresponding to the bias potential, by adjusting the bias voltage, the instantaneous consumption during COMP H transition Power can be reduced.
  • FIG. 18 is a circuit diagram showing a configuration example of a voltage conversion circuit 270 according to a modification of the third embodiment of the present technology.
  • the voltage conversion circuit 270 according to the modification of the third embodiment does not include the current control transistor 272 and the NOR gate 275, and a capacitor 276, pMOS transistors 277, 278 and 281, an nMOS transistor 280, an inverter 279 and And 282.
  • One end of the capacitor 276 is connected to the gate of the current source transistor 271, and the other end is connected to the terminal of the power supply potential VDDL.
  • the pMOS transistors 277 and 278 are inserted in series between the terminal of the power supply voltage VDDL and the gate of the current source transistor 271.
  • the gate of the pMOS transistor 278 is connected to the connection node of the current source transistor 271 and the conversion transistor 273.
  • the inverter 279 inverts the signal from the conversion transistor 273 and outputs it to the logic circuit 285 as the comparison result signal COMP L.
  • the nMOS transistor 280 and the pMOS transistor 281 are connected in parallel between the gate of the current source transistor 271 and the terminal of the bias potential Vb.
  • the gate of the nMOS transistors 280 and pSMO transistor 277, the reset signal RST L from the timing control unit 213 is input.
  • Inverter 282 outputs the gate of the pMOS transistor 281 inverts the reset signal RST L.
  • the nMOS transistor 280, the pMOS transistor 281 and the inverter 282 function as switches for opening and closing a path between the gate of the current source transistor 271 and the terminal of the bias potential Vb.
  • This switch is turned on at the time of reset to supply a bias potential Vb to the current source transistor 271.
  • the pMOS transistor 277 is turned off, and the path from the power supply potential VDDL to the gate of the current source transistor 271 is cut off.
  • the pMOS transistor 278 discharges the charge stored in the capacitor 276, whereby the current source transistor 271 can be turned off.
  • the circuit including the capacitor 276 and the pMOS transistors 277 and 278 is an example of the control circuit described in the claims.
  • the arrangement of the switch including the nMOS transistor 280, the pMOS transistor 281, and the inverter 282 stops the supply of the bias voltage Vb other than the reset period. be able to.
  • FIG. 19 is a circuit diagram showing an example of a circuit provided on each of the upper side substrate 201 and the lower side substrate 203 in the fourth embodiment of the present technology.
  • a conversion transistor 273 and an enable control transistor 274 are further arranged on the upper substrate 201 of the fourth embodiment.
  • a current source transistor 271, a current control transistor 272 and a NOR gate 275 are disposed on the lower substrate 203.
  • the circuit size of the lower substrate 203 is reduced by the number of these transistors. be able to.
  • the vertical scanning circuit 211, the reference voltage source 212 and the comparison unit 230 are disposed on the upper substrate 201, but the circuit size of the upper substrate 201 increases with the increase in the number of pixels. There is a fear.
  • the solid-state imaging device 200 of the fifth embodiment is different from that of the third embodiment in that the vertical scanning circuit 211, the reference voltage source 212, and the comparing unit 230 are disposed on the lower substrate 203.
  • FIG. 20 is a circuit diagram showing an example of a circuit provided on each of the upper side substrate 201 and the lower side substrate 203 in the fifth embodiment of the present technology. Only the pixel array unit 215 is disposed on the upper substrate 201 of the fifth embodiment. On the other hand, on the lower substrate 203, a vertical scanning circuit 211, a reference voltage source 212 and a comparing unit 230 are further arranged.
  • the vertical scanning circuit 211 by providing the vertical scanning circuit 211, the reference voltage source 212, and the comparison unit 230 on the lower substrate 203, the amount of the upper substrate 201 can be reduced.
  • the circuit scale can be reduced.
  • the circuits in the solid-state imaging device 200 are dispersedly disposed on the upper substrate 201 and the lower substrate 203, but the mounting area is increased as the number of pixels is increased. May increase.
  • the solid-state imaging device 200 according to the sixth embodiment is different from that according to the third embodiment in that circuits are disposed on three substrates in a distributed manner.
  • FIG. 21 is a circuit diagram showing an example of a circuit provided on each of the upper side substrate 201, the intermediate substrate 202 and the lower side substrate 203 in the sixth embodiment of the present technology.
  • an intermediate substrate 202 is further provided between the upper substrate 201 and the lower substrate 203.
  • the pixel array unit 215 is disposed on the upper substrate 201.
  • a vertical scanning circuit 211 On the intermediate substrate 202, a vertical scanning circuit 211, a reference voltage source 212, and a comparing unit 230 are disposed.
  • the same circuit as that of the third embodiment is disposed on the lower substrate 203.
  • the upper substrate 201 is an example of the first substrate described in the claims.
  • the intermediate substrate 202 is an example of the second substrate described in the claims.
  • the lower substrate 203 is an example of a third substrate described in the claims.
  • the upper substrate 201 and the lower substrate are arranged by distributing the circuit on three of the upper substrate 201, the intermediate substrate 202 and the lower substrate 203.
  • the mounting area can be reduced as compared with the case of distributively arranging in 203.
  • FIG. 22 is a circuit diagram showing an example of a circuit provided on each of the intermediate substrate 202 and the lower substrate 203 in the seventh embodiment of the present technology.
  • a conversion transistor 273 and an enable control transistor 274 are further arranged on the intermediate substrate 202 of the seventh embodiment.
  • a current source transistor 271, a current control transistor 272 and a NOR gate 275 are disposed on the lower substrate 203.
  • the circuit scale of the lower substrate 203 is reduced by the number of these transistors. be able to.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on any type of mobile object such as a car, an electric car, a hybrid electric car, a motorcycle, a bicycle, personal mobility, an airplane, a drone, a ship, a robot May be
  • FIG. 23 is a block diagram showing a schematic configuration example of a vehicle control system that is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • Vehicle control system 12000 includes a plurality of electronic control units connected via communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an external information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (interface) 12053 are illustrated as a functional configuration of the integrated control unit 12050.
  • the driveline control unit 12010 controls the operation of devices related to the driveline of the vehicle according to various programs.
  • the drive system control unit 12010 includes a drive force generation device for generating a drive force of a vehicle such as an internal combustion engine or a drive motor, a drive force transmission mechanism for transmitting the drive force to the wheels, and a steering angle of the vehicle. It functions as a control mechanism such as a steering mechanism that adjusts and a braking device that generates a braking force of the vehicle.
  • Body system control unit 12020 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device of various lamps such as a headlamp, a back lamp, a brake lamp, a blinker or a fog lamp.
  • the body system control unit 12020 may receive radio waves or signals of various switches transmitted from a portable device substituting a key.
  • Body system control unit 12020 receives the input of these radio waves or signals, and controls a door lock device, a power window device, a lamp and the like of the vehicle.
  • Outside vehicle information detection unit 12030 detects information outside the vehicle equipped with vehicle control system 12000.
  • an imaging unit 12031 is connected to the external information detection unit 12030.
  • the out-of-vehicle information detection unit 12030 causes the imaging unit 12031 to capture an image outside the vehicle, and receives the captured image.
  • the external information detection unit 12030 may perform object detection processing or distance detection processing of a person, a vehicle, an obstacle, a sign, characters on a road surface, or the like based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of light received.
  • the imaging unit 12031 can output an electric signal as an image or can output it as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared light.
  • In-vehicle information detection unit 12040 detects in-vehicle information.
  • a driver state detection unit 12041 that detects a state of a driver is connected to the in-vehicle information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera for imaging the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated or it may be determined whether the driver does not go to sleep.
  • the microcomputer 12051 calculates a control target value of the driving force generation device, the steering mechanism or the braking device based on the information inside and outside the vehicle acquired by the outside information detecting unit 12030 or the in-vehicle information detecting unit 12040, and a drive system control unit A control command can be output to 12010.
  • the microcomputer 12051 controls the driving force generating device, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the outside information detecting unit 12030 or the in-vehicle information detecting unit 12040 so that the driver can Coordinated control can be performed for the purpose of automatic driving that travels autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the external information detection unit 12030.
  • the microcomputer 12051 controls the headlamp according to the position of the preceding vehicle or oncoming vehicle detected by the external information detection unit 12030, and performs cooperative control for the purpose of antiglare such as switching the high beam to the low beam. It can be carried out.
  • the audio image output unit 12052 transmits an output signal of at least one of audio and image to an output device capable of visually or aurally notifying information to a passenger or the outside of a vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 24 is a diagram illustrating an example of the installation position of the imaging unit 12031.
  • imaging units 12101, 12102, 12103, 12104, and 12105 are provided as the imaging unit 12031.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at positions such as the front nose of the vehicle 12100, a side mirror, a rear bumper, a back door, and an upper portion of a windshield of a vehicle interior.
  • the imaging unit 12101 provided in the front nose and the imaging unit 12105 provided in the upper part of the windshield in the vehicle cabin mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 included in the side mirror mainly acquire an image of the side of the vehicle 12100.
  • the imaging unit 12104 provided in the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100.
  • the imaging unit 12105 provided on the top of the windshield in the passenger compartment is mainly used to detect a leading vehicle or a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 24 shows an example of the imaging range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors
  • the imaging range 12114 indicates The imaging range of the imaging part 12104 provided in the rear bumper or the back door is shown. For example, by overlaying the image data captured by the imaging units 12101 to 12104, a bird's eye view of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera including a plurality of imaging devices, or an imaging device having pixels for phase difference detection.
  • the microcomputer 12051 measures the distance to each three-dimensional object in the imaging ranges 12111 to 12114, and the temporal change of this distance (relative velocity with respect to the vehicle 12100). In particular, it is possible to extract a three-dimensional object traveling at a predetermined speed (for example, 0 km / h or more) in substantially the same direction as the vehicle 12100 as a leading vehicle, in particular by finding the it can. Further, the microcomputer 12051 can set an inter-vehicle distance to be secured in advance before the preceding vehicle, and can perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. As described above, it is possible to perform coordinated control for the purpose of automatic driving or the like that travels autonomously without depending on the driver's operation.
  • automatic brake control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 converts three-dimensional object data relating to a three-dimensional object into a two-wheeled vehicle, an ordinary vehicle, a large vehicle, a pedestrian, a telephone pole, or other three-dimensional object It can be classified, extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 identifies obstacles around the vehicle 12100 into obstacles visible to the driver of the vehicle 12100 and obstacles difficult to see.
  • the microcomputer 12051 determines the collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk is a setting value or more and there is a possibility of a collision, through the audio speaker 12061 or the display unit 12062 By outputting a warning to the driver or performing forcible deceleration or avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared light.
  • the microcomputer 12051 can recognize a pedestrian by determining whether a pedestrian is present in the images captured by the imaging units 12101 to 12104.
  • pedestrian recognition is, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as an infrared camera, and pattern matching processing on a series of feature points indicating the outline of an object to determine whether it is a pedestrian or not
  • the procedure is to determine
  • the audio image output unit 12052 generates a square outline for highlighting the recognized pedestrian.
  • the display unit 12062 is controlled so as to display a superimposed image. Further, the audio image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure may be applied to the imaging unit 12031 among the configurations described above.
  • the imaging device 100 illustrated in FIG. 1 can be applied to the imaging unit 12031. "etc).
  • the processing procedure described in the above embodiment may be regarded as a method having a series of these procedures, and a program for causing a computer to execute the series of procedures or a recording medium storing the program. You may catch it.
  • a recording medium for example, a CD (Compact Disc), an MD (Mini Disc), a DVD (Digital Versatile Disc), a memory card, a Blu-ray disc (Blu-ray (registered trademark) Disc) or the like can be used.
  • the present technology can also be configured as follows. (1) A conversion transistor that converts the potential of an input signal that changes from one of two mutually different potentials to the other using a predetermined current and outputs it as an output signal, A current source transistor for supplying the predetermined current to the conversion transistor; A control circuit for stopping the supply of the predetermined current when the potential of the input signal changes to the other. (2)
  • the input signal is a signal that changes from a higher one of two different power supply potentials to a reference potential lower than the two power supply potentials,
  • the voltage conversion circuit according to claim 1, wherein the control circuit stops the supply of the predetermined current by a stop signal of a lower one of the two power supply potentials.
  • the conversion transistor is an nMOS transistor, The voltage conversion circuit according to (2), wherein the current source transistor is a pMOS transistor having a withstand voltage lower than that of the nMOS transistor.
  • the current source transistor supplies the predetermined current in an initial state, The voltage conversion circuit according to any one of (1) to (3), wherein the control circuit shifts the current source transistor to the initial state when a predetermined reset signal is input.
  • the reset signal is input to one gate of the pair of pSMOS transistors, and the other gate of the pair of pMOS transistors is connected to a connection node of the current source transistor and the conversion transistor.
  • the voltage conversion circuit according to any one of (1) to (5).
  • a comparator that compares a pixel signal and a predetermined reference signal and generates an input signal that changes from one to another of two different potentials based on the comparison result.
  • a conversion transistor that converts the potential of the input signal using a predetermined current and outputs the converted signal as an output signal;
  • a current source transistor that supplies a predetermined current to the conversion transistor during a period until a predetermined stop signal is input; And a control circuit for stopping the supply of the predetermined current when the potential of the input signal changes to the other.
  • the comparator is provided on a predetermined substrate, The solid-state imaging device according to (8), wherein the conversion transistor, the current source transistor, and the control circuit are provided on a substrate different from the predetermined substrate.
  • the comparator and the conversion transistor are provided on a predetermined substrate, The solid-state imaging device according to (8), wherein the current source transistor and the control circuit are provided on a substrate different from the predetermined substrate.
  • (11) further comprising a pixel circuit that generates the pixel signal, The pixel circuit is provided on a predetermined substrate, The solid-state imaging device according to (8), wherein the comparator, the conversion transistor, the current source transistor, and the control circuit are provided on a substrate different from the predetermined substrate.
  • (12) further comprising a pixel circuit that generates the pixel signal, The pixel circuit is provided on a first substrate, The comparator is provided on a second substrate different from the first substrate, The solid-state imaging device according to (8), wherein the conversion transistor, the current source transistor, and the control circuit are provided on a third substrate different from the first and second substrates.
  • a control method of a voltage conversion circuit comprising: a control procedure of stopping supply of the predetermined current when the potential of the input signal changes to the other.

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Abstract

電圧を変換する回路において、雑音を低減する。　電圧変換回路は、変換トランジスタ、電流源トランジスタ、および、制御回路を具備する。この電圧変換回路において、変換トランジスタは、互いに異なる２つの電位の一方から他方へ変化する入力信号の電位を所定電流を用いて変換して出力信号として出力する。また、電流源トランジスタは、所定電流を供給する。そして、制御回路は、入力信号の電位が他方に変化した場合には所定電流の供給を停止させる。

Description

電圧変換回路、固体撮像素子および電圧変換回路の制御方法
　本技術は、電圧変換回路、固体撮像素子および電圧変換回路の制御方法に関する。詳しくは、コンパレータからの信号の電圧を変換する電圧変換回路、固体撮像素子および電圧変換回路の制御方法に関する。
　従来より、固体撮像素子などにおいて、アナログの画素信号をデジタル信号に変換するためにＡＤＣ（Analog to Digital Converter）が用いられている。このＡＤＣ内には、電力や実装面積を低減する観点から、電圧を変換する電圧変換回路が設けられることがある。例えば、２段のインバータを配置した電圧変換回路が提案されている（例えば、特許文献１参照。）。これらのインバータのそれぞれは、低電圧の電源に直列に接続されたｐＭＯＳ（p-channel Metal-Oxide-Semiconductor）トランジスタおよびｎＭＯＳ（n-channel MOS）トランジスタにより構成される。この構成では、１段目のインバータに高電圧の信号が入力されるため、１段目において２段目よりも閾値電圧の高い、高耐圧のトランジスタを配置する必要がある。
特開平０４－３７２１７号公報
　上述の従来技術では、２段のインバータにより、信号の論理値を変えずに電圧を変換することができる。しかしながら、低電圧側の電源電圧が低すぎると、ローレベルの信号が入力された際に、１段目のｐＭＯＳトランジスタのゲート－ソース間電圧が閾値電圧未満となってｐＭＯＳトランジスタがオン状態に移行しないことがある。また、信号が反転する際にインバータに貫通電流が流れ、その貫通電流により電源電位や接地電位が変動するおそれがある。これらのｐＭＯＳトランジスタの誤動作や電源電位等の変動に起因して、信号の変化時にグリッチと呼ばれる瞬時電流が生じるおそれがある。この瞬時電流が抵抗に流れることにより雑音が生じてしまう。ｎＭＯＳトランジスタおよび抵抗からなるソース接地回路にインバータを置き換えれば、グリッチ（瞬時電流）を抑制することができるが、信号がハイレベルになった際に電源からの電流が定常的に流れて消費電力が増大するという問題がある。このように、上述の従来技術では、グリッチによる雑音を低減することが困難である。
　本技術はこのような状況に鑑みて生み出されたものであり、電圧を変換する回路において、雑音を低減することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、互いに異なる２つの電位の一方から他方へ変化する入力信号の前記電位を所定電流を用いて変換して出力信号として出力する変換トランジスタと、上記所定電流を供給する電流源トランジスタと、上記入力信号の電位が上記他方に変化した場合には上記所定電流の供給を停止させる制御回路とを具備する電圧変換回路、および、その制御方法である。これにより、入力信号の電位が変化した場合に電流供給が停止するという作用をもたらす。
　また、この第１の側面において、上記入力信号は、互いに異なる２つの電源電位のうち高い方から上記２つの電源電位より低い基準電位へ変化する信号であり、上記制御回路は、上記２つの電源電位のうち低い方の電位の停止信号により前記所定電流の供給を停止させてもよい。これにより、入力信号の電位が低下するという作用をもたらす。
　また、この第１の側面において、上記変換トランジスタは、ｎＭＯＳトランジスタであり、上記電流源トランジスタは、上記ｎＭＯＳトランジスタより低耐圧のｐＭＯＳトランジスタであってもよい。これにより、低耐圧のｐＭＯＳトランジスタに低い方の電位の停止信号が入力されるという作用をもたらす。
　また、この第１の側面において、上記電流源トランジスタは、初期状態において上記所定電流を供給し、上記制御回路は、所定のリセット信号が入力された場合には上記電流源トランジスタを上記初期状態に移行させてもよい。これにより、リセット信号により電流源トランジスタが初期化されるという作用をもたらす。
　また、この第１の側面において、所定のイネーブル信号が入力された場合には上記変換トランジスタを動作させるイネーブル制御トランジスタをさらに具備してもよい。これにより、イネーブル信号により変換動作が制御されるという作用をもたらす。
　また、この第１の側面において、上記所定電流を所定値未満に制限する電流制御トランジスタをさらに具備してもよい。これにより、電流が所定値未満に制限されるという作用をもたらす。
　また、この第１の側面において、上記電流源トランジスタのゲートと電源電位との間の挿入されたコンデンサと、上記電源トランジスタのゲートと上記電源電位との間において直列に接続された一対のｐＭＯＳトランジスタと、所定のリセット信号が入力された場合には所定のバイアス電位を上記電流源トランジスタのゲートに供給するスイッチとをさらに具備し、上記一対のｐＳＭＯＳトランジスタの一方のゲートには上記リセット信号が入力され、上記一対のｐＭＯＳトランジスタの他方のゲートは、上記電流源トランジスタおよび上記変換トランジスタの接続ノードに接続されてもよい。これにより、リセット信号が入力された場合にバイアス電位が供給されるという作用をもたらす。
　また、本技術の第２の側面は、画素信号と所定の参照信号とを比較して当該比較結果に基づいて互いに異なる２つの電位の一方から他方へ変化する入力信号を生成するコンパレータと、上記入力信号の上記電位を所定電流を用いて変換して出力信号として出力する変換トランジスタと、上記所定電流を供給する電流源トランジスタと、上記入力信号の電位が上記他方に変化した場合には上記所定電流の供給を停止させる制御回路とを具備する固体撮像素子である。これにより、コンパレータからの入力信号の電位が変化した場合に電流供給が停止するという作用をもたらす。
　また、この第２の側面において、上記コンパレータは、所定の基板に設けられ、上記変換トランジスタ、上記電流源トランジスタおよび上記制御回路は、上記所定の基板と異なる基板に設けられてもよい。これにより、コンパレータと、変換トランジスタ、電流源トランジスタおよび制御回路とが２つの基板に分散して配置されるという作用をもたらす。
　また、この第２の側面において、上記コンパレータおよび上記変換トランジスタは、所定の基板に設けられ、上記電流源トランジスタおよび上記制御回路は、上記所定の基板と異なる基板に設けられてもよい。これにより、コンパレータおよび変換トランジスタと、電流源トランジスタおよび制御回路とが２つの基板に分散して配置されるという作用をもたらす。
　また、この第２の側面において、上記画素信号を生成する画素回路をさらに具備し、上記画素回路は、所定の基板に設けられ、上記コンパレータ、上記変換トランジスタ、上記電流源トランジスタおよび上記制御回路は、上記所定の基板と異なる基板に設けられてもよい。これにより、画素回路と、コンパレータ、変換トランジスタ、電流源トランジスタおよび制御回路とが２つの基板に分散して配置されるという作用をもたらす。
　また、この第２の側面において、上記画素信号を生成する画素回路をさらに具備し、上記画素回路は、第１の基板に設けられ、上記コンパレータは、上記第１の基板と異なる第２の基板に設けられ、上記変換トランジスタ、上記電流源トランジスタおよび上記制御回路は、上記第１および第２の基板と異なる第３の基板に設けられてもよい。これにより、画素回路と、コンパレータと、変換トランジスタ、電流源トランジスタおよび制御回路とが３つの基板に分散して配置されるという作用をもたらす。
　また、この第２の側面において、上記画素信号を生成する画素回路をさらに具備し、上記画素回路は、第１の基板に設けられ、上記コンパレータおよび上記変換トランジスタは、上記第１の基板と異なる第２の基板に設けられ、上記電流源トランジスタおよび上記制御回路は、上記第１および第２の基板と異なる第３の基板に設けられてもよい。これにより、画素回路と、コンパレータおよび変換トランジスタと、電流源トランジスタおよび制御回路とが３つの基板に分散して配置されるという作用をもたらす。
　本技術によれば、電圧を変換する回路において、雑音を低減することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の積層構造の一例を示す図である。 本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素回路の一構成例を示す回路図である。 本技術の第１の実施の形態における比較部の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるコンパレータの一構成例を示す回路図である。 本技術の第１の実施の形態における電圧変換部の一構成例を示すブロック図である。 本技術の第１の実施の形態における電圧変換回路の一構成例を示す回路図である。 本技術の第１の実施の形態における電圧変換回路の動作の一例を示す図である。 本技術の第１の実施の形態における論理回路の一構成例を示す回路図である。 本技術の第１の実施の形態における計数部の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子全体の構成の一例を示す図である。 本技術の第１の実施の形態と比較例とにおける比較結果信号およびクロック信号のそれぞれの変動の一例を示すタイミングチャートである。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。 本技術の第２の実施の形態における電圧変換回路の一構成例を示す回路図である。 本技術の第２の実施の形態におけるトランジスタの順番を入れ替えた電圧変換回路の一構成例を示す回路図である。 本技術の第３の実施の形態における電圧変換回路の一構成例を示す回路図である。 本技術の第３の実施の形態の変形例における電圧変換回路の一構成例を示す回路図である。 本技術の第４の実施の形態における上側基板および下側基板のそれぞれに設けられる回路の一例を示す回路図である。 本技術の第５の実施の形態における上側基板および下側基板のそれぞれに設けられる回路の一例を示す回路図である。 本技術の第６の実施の形態における上側基板、中間基板および下側基板のそれぞれに設けられる回路の一例を示す回路図である。 本技術の第７の実施の形態における中間基板および下側基板のそれぞれに設けられる回路の一例を示す回路図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（信号が反転したときに電流供給を停止させる例）
　２．第２の実施の形態（イネーブル信号を制御し、信号が反転したときに電流供給を停止させる例）
　３．第３の実施の形態（電流を制限し、信号が反転したときに電流供給を停止させる例）
　４．第４の実施の形態（電圧変換回路の一部を上側基板に配置し、信号が反転したときに電流供給を停止させる例）
　５．第５の実施の形態（比較部を下側基板に配置し、信号が反転したときに電流供給を停止させる例）
　６．第６の実施の形態（回路を３つの基板に分散して配置し、信号が反転したときに電流供給を停止させる例）
　７．第７の実施の形態（電圧変換回路の一部を中間基板に配置し、信号が反転したときに電流供給を停止させる例）
　８．移動体への応用例
　＜１．第１の実施の形態＞
　［撮像装置の構成例］
　図１は、本技術の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、撮像レンズ１１０、固体撮像素子２００、記録部１２０および撮像制御部１３０を備える。撮像装置１００としては、スマートフォン、ＩｏＴ（Internet of Things）カメラや車載カメラなどが想定される。
　撮像レンズ１１０は、入射光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、入射光を光電変換して画像データを撮像するものである。この固体撮像素子２００は、撮像した画像データを記録部１２０に信号線２０９を介して出力する。
　記録部１２０は、画像データを記録するものである。撮像制御部１３０は、信号線１３９を介して固体撮像素子２００を制御して画像データを撮像させるものである。
　［固体撮像素子の構成例］
　図２は、本技術の第１の実施の形態における固体撮像素子２００の積層構造の一例を示す図である。この固体撮像素子２００は、下側基板２０３と、その下側基板２０３に積層された上側基板２０１とを備える。基板から撮像レンズ１１０への方向を上方向として、下側基板２０３の上方に上側基板２０１が配置される。
　図３は、本技術の第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。上側基板２０１には、垂直走査回路２１１、参照電圧源２１２、画素アレイ部２１５および比較部２３０が設けられる。下側基板２０３には、タイミング制御部２１３、電圧変換部２６０、論理回路２８５、計数部２９０および水平走査回路２１４が設けられる。
　画素アレイ部２１５には、複数の画素回路２２０が二次元格子状に配置される。以下、所定方向（水平方向など）に配列された画素回路２２０の集合を「行」と称し、行に垂直な方向に配列された画素回路２２０の集合を「列」と称する。
　垂直走査回路２１１は、タイミング制御部２１３の制御に従って行を順に選択して駆動するものである。画素回路２２０は、入射光を光電変換してアナログの画素信号を生成するものである。この画素回路２２０は、生成した画素信号を比較部２３０に供給する。
　参照電圧源２１２は、タイミング制御部２１３からの制御信号に対するＤＡ（Digital to Analog）変換などにより、所定の参照信号を生成して比較部２３０に供給するものである。参照信号として、例えば、時間の経過に伴って徐々に電位が上昇するランプ信号が用いられる。
　比較部２３０は、列ごとに、その列の画素信号と参照信号とを比較するものである。比較部２３０は、列ごとの比較結果を示す比較結果信号を電圧変換部２６０に供給する。
　タイミング制御部２１３は、撮像制御部１３０の制御に従って固体撮像素子２００内の回路のそれぞれの動作タイミングを制御するものである。
　電圧変換部２６０は、列ごとに、比較結果信号の電圧を変換するものである。ここで、上側基板２０１では、下側基板２０３内の回路と比較して高い電圧が用いられている。このため、電圧変換部２６０は、上側基板２０１からの高電圧の比較結果信号を降圧して論理回路２８５に供給する。
　論理回路２８５は、タイミング制御部２１３からのクロック信号と比較結果信号とに対して論理演算を列ごとに実行するものである。論理回路２８５は、論理演算により、計数のためのクロック信号を生成して、計数部２９０に供給する。
　計数部２９０は、列ごとに、クロック信号に同期して計数値を計数するものである。この計数部２９０は、水平走査回路２１４の制御に従って計数値を示すデータを画素データとして記録部１２０に出力する。画素回路２２０のそれぞれの画素データを配列することにより、画像データが生成される。また、列ごとの計数により、アナログの画素信号はデジタルの画素データに変換される。すなわち、列ごとに並列にＡＤ変換が行われる。
　水平走査回路２１４は、タイミング制御部２１３の制御に従って、列を順に選択して画素データを出力させるものである。
　なお、垂直走査回路２１１、参照電圧源２１２、画素アレイ部２１５および比較部２３０を上側基板２０１に配置し、残りの回路を下側基板２０３に配置しているが、それぞれの基板への回路の配置は、この構成に限定されない。
　［画素回路の構成例］
　図４は、本技術の第１の実施の形態における画素回路２２０の一構成例を示す回路図である。この画素回路２２０は、フォトダイオード２２１、転送トランジスタ２２２、リセットトランジスタ２２３、浮遊拡散層２２４、増幅トランジスタ２２５および選択トランジスタ２２６を備える。
　フォトダイオード２２１は、入射光を光電変換して電荷を生成するものである。転送トランジスタ２２２は、垂直走査回路２１１からの転送信号ＴＲＧに従ってフォトダイオード２２１から浮遊拡散層２２４へ電荷を転送するものである。
　リセットトランジスタ２２３は、垂直走査回路２１１からのリセット信号ＲＳＴｐに従って浮遊拡散層２２４から電荷を引き抜いて電荷量を初期化するものである。浮遊拡散層２２４は、電荷を蓄積して、蓄積した電荷量に応じた電圧を生成するものである。
　増幅トランジスタ２２５は、浮遊拡散層２２４の電圧を増幅するものである。選択トランジスタ２２６は、垂直走査回路２１１からの選択信号ＳＥＬに従って、増幅された電圧の信号を画素信号ＳＩＧとして比較部２３０に供給するものである。
　なお、画素回路２２０の回路構成は、光電変換により画素信号を生成することができるものであれば、図４に例示した構成に限定されない。
　［比較部の構成例］
　図５は、本技術の第１の実施の形態における比較部２３０の一構成例を示すブロック図である。この比較部２３０は、列ごとにコンパレータ２４０を備える。コンパレータ２４０のそれぞれには、対応する列からの画素信号ＳＩＧと、参照電圧源２１２からの参照信号ＲＥＦとが入力される。
　コンパレータ２４０は、画素信号ＳＩＧと参照信号ＲＥＦとを比較するものである。このコンパレータ２４０は、比較結果を示す比較結果信号ＣＯＭＰＨを生成して、電圧変換部２６０に供給する。また、コンパレータ２４０は、タイミング制御部２１３からのリセット信号により所定のタイミングで初期化される。
　図６は、本技術の第１の実施の形態におけるコンパレータ２４０の一構成例を示す回路図である。このコンパレータ２４０は、差動増幅回路２４１および反転回路２５１を備える。
　差動増幅回路２４１は、ｐＭＯＳトランジスタ２４２および２４３と、スイッチ２４４および２４５と、コンデンサ２４６および２４９と、ｎＭＯＳトランジスタ２４７および２４８と、定電流源２５０とを備える。
　ｐＭＯＳトランジスタ２４２およびｎＭＯＳトランジスタ２４７は、電源電位ＶＤＤＨと定電流源２５０との間において直列に接続される。また、これらのｐＭＯＳトランジスタ２４２およびｎＭＯＳトランジスタ２４７の接続点は、反転回路２５１に接続される。
　ｐＭＯＳトランジスタ２４３およびｎＭＯＳトランジスタ２４８は、電源電位ＶＤＤＨと定電流源２５０との間において直列に接続される。また、ｐＭＯＳトランジスタ２４２および２４３のゲートは、ｐＭＯＳトランジスタ２４３のドレインに共通に接続される。
　コンデンサ２４６の一端には、参照信号ＲＥＦが入力され、他端は、スイッチ２４４とｎＭＯＳトランジスタ２４７のゲートとに接続される。コンデンサ２４９の一端には、画素信号ＳＩＧが入力され、他端は、スイッチ２４５とｎＭＯＳトランジスタ２４８のゲートとに接続される。
　スイッチ２４４は、タイミング制御部２１３からのリセット信号ＲＳＴｃ１に従って、ｎＭＯＳトランジスタ２４７のゲートと、ｐＭＯＳトランジスタ２４２およびｎＭＯＳトランジスタ２４７の接続点との間の経路を開閉するものである。
　スイッチ２４５は、タイミング制御部２１３からのリセット信号ＲＳＴｃ１に従って、ｎＭＯＳトランジスタ２４８のゲートと、ｐＭＯＳトランジスタ２４３およびｎＭＯＳトランジスタ２４８の接続点との間の経路を開閉するものである。定電流源２５０は、一定の電流を供給するものである。
　上述の回路構成により、差動増幅回路２４１は、画素信号ＳＩＧと参照信号ＲＥＦとの差分を増幅して反転回路２５１へ出力する。また、リセット信号ＲＳＴｃ１により、差動増幅回路２４１は初期化される。
　反転回路２５１は、ｐＭＯＳトランジスタ２５２、スイッチ２５３、コンデンサ２５４およびｎＭＯＳトランジスタ２５５を備える。
　ｐＭＯＳトランジスタ２５２およびｎＭＯＳトランジスタ２５５は、電源電位ＶＤＤＨと基準電位ＧＮＤ１との間において、直列に接続される。また、ｐＭＯＳトランジスタ２５２およびｎＭＯＳトランジスタ２５５の接続点は、電圧変換部２６０に接続される。ここで、基準電位ＧＮＤ１は、電源電位ＶＤＤＨより低い電位であり、例えば、接地電位や０ボルト（Ｖ）が基準電位ＧＮＤ１として用いられる。
　コンデンサ２５４の一端は、基準電位ＧＮＤ１の端子に接続され、他端は、スイッチ２５３とｎＭＯＳトランジスタ２５５のゲートとに接続される。
　スイッチ２５３は、タイミング制御部２１３からのリセット信号ＲＳＴｃ２に従って、ｎＭＯＳトランジスタ２５５のゲートとｐＭＯＳトランジスタ２５２およびｎＭＯＳトランジスタ２５５の接続点との間の経路を開閉するものである。
　上述の回路構成により、反転回路２５１は、差動増幅回路２４１からの信号を反転して比較結果信号ＣＯＭＰＨとして出力する。画素信号ＳＩＧの電位が参照信号ＲＥＦより高い場合に、ローレベル（ＧＮＤ１）の比較結果信号ＣＯＭＰＨが出力される。一方、画素信号ＳＩＧの電位が参照信号ＲＥＦ以下の場合に、ハイレベル（ＶＤＤＨ）の比較結果信号ＣＯＭＰＨが出力される。ここで、参照信号ＲＥＦは、基準電位ＧＮＤ１から徐々に上昇する。このため、比較結果信号ＣＯＭＰＨは、初期状態においてローレベルであり、その後に参照信号ＲＥＦが画素信号ＳＩＧより高くなったタイミングで反転してハイレベルとなる。
　［電圧変換部の構成例］
　図７は、本技術の第１の実施の形態における電圧変換部２６０の一構成例を示すブロック図である。この電圧変換部２６０は、列ごとに電圧変換回路２７０を備える。
　電圧変換回路２７０は、対応する列からの比較結果信号ＣＯＭＰＨの電圧を降圧して、ＣＯＭＰＬとして論理回路２８５に供給するものである。また、電圧変換回路２７０は、計数部２９０の計数開始前において、タイミング制御部２１３からのリセット信号ＲＳＴＬにより初期化される。
　図８は、本技術の第１の実施の形態における電圧変換回路２７０の一構成例を示す回路図である。この電圧変換回路２７０は、電流源トランジスタ２７１、変換トランジスタ２７３およびＮＯＲ（否定論理和）ゲート２７５を備える。電流源トランジスタ２７１として、例えば、ｐＭＯＳトランジスタが用いられ、変換トランジスタ２７３として、例えば、ｎＭＯＳトランジスタが用いられる。
　電流源トランジスタ２７１および変換トランジスタ２７３は、電源電位ＶＤＤＬと、基準電位ＧＮＤ２との間に直列に接続される。ここで、電源電位ＶＤＤＬは、電源電位ＶＤＤＨより低い電位である。また、基準電位ＧＮＤ２は、電源電位ＶＤＤＬより低い電位であり、例えば、接地電位や０ボルト（Ｖ）が基準電位ＧＮＤ２として用いられる。
　また、上側基板２０１の基準電位ＧＮＤ１と、下側基板２０３の基準電位ＧＮＤ２とは、例えば、略同一に設定される。なお、これらの基準電位は異なる値であってもよい。その場合であっても、電源電位ＶＤＤＨおよび基準電位ＧＮＤ１の間の電圧は、電源電位ＶＤＤＬおよび基準電位ＧＮＤ２の間の電圧より高いものとする。
　変換トランジスタ２７３のゲートには、比較結果信号ＣＯＭＰＨが入力される。変換トランジスタ２７３は、電流源トランジスタ２７１からの電流を用いて、比較結果信号ＣＯＭＰＨの論理（ＶＤＤＨもしくはＧＮＤ１）を論理反転し（ＧＮＤ２もしくはＶＤＤＬ）し、ドレインから出力する。なお、比較結果信号ＣＯＭＰＨは、特許請求の範囲に記載の入力信号の一例である。
　電流源トランジスタ２７１のゲートには、所定の停止信号ＳＴＰが入力される。この電流源トランジスタ２７１は、停止信号ＳＴＰが入力されるまでの期間に亘って所定電流を変換トランジスタ２７３に供給する。
　ＮＯＲゲート２７５は、変換トランジスタ２７３からの出力信号とタイミング制御部２１３からのリセット信号ＲＳＴＬとの否定論理和を出力するものである。この否定論理和の信号の電位は、電源電位ＶＤＤＬまたは基準電位ＧＮＤ２となる。ＮＯＲゲート２７５は、その信号を比較結果信号ＣＯＭＰＬとして論理回路２８５に供給する。また、ＮＯＲゲート２７５は、否定論理和のハイレベル（電源電位ＶＤＤＬ）の信号を停止信号ＳＴＰとして電流源トランジスタ２７１のゲートに入力する。
　なお、電圧変換回路２７０は、信号の電圧を降圧しているが、逆に昇圧することもできる。この場合には、例えば、変換トランジスタ２７３をｐＭＯＳに、電流源トランジスタ２７１をｎＭＯＳにし、ＮＯＲゲート２７５をＯＲゲートに置き換えればよい。その際には、低い方の電源電位ＶＤＤＬと基準電位ＧＮＤ２との一方から他方へ変化する信号が変換トランジスタ２７３に入力される。また、電流源トランジスタ２７１をｎＭＯＳとしたため、基準電位ＧＮＤ２の停止信号ＳＴＰが電流源トランジスタ２７１に入力される。また、電圧変換回路２７０を撮像装置１００内に配置しているが、電圧の変換が必要なものであれば、電圧変換回路２７０を設ける装置や機器は、撮像装置２００に限定されない。
　図９は、本技術の第１の実施の形態における電圧変換回路２７０の動作の一例を示す図である。タイミング制御部２１３は、計数部２９０の計数開始前において、コンパレータ２４０を初期化して比較結果信号ＣＯＭＰＨをローレベルに固定し、また、ハイレベルのリセット信号ＲＳＴＬにより電圧変換回路２７０を初期化する。
　ここで、電圧変換回路２７０の初期化は、コンパレータ２４０の初期化後であることが望ましい。これは、比較結果信号ＣＯＭＰＨがハイレベルのときに電圧変換回路２７０を初期化すると、電流源トランジスタ２７１および変換トランジスタ２７３がいずれもオン状態になり、電源電位ＶＤＤＬから基準電位ＧＮＤ２へ貫通電流が流れてしまうためである。
　ハイレベルのリセット信号ＲＳＴＬが入力されると、ＮＯＲゲート２７５は、ローレベルの比較結果信号ＣＯＭＰＬを出力し、電流源トランジスタ２７１をオン状態に初期化する。オン状態に移行した電流源トランジスタ２７１は、所定電流の供給を開始する。
　そして、タイミング制御部２１３は、計数開始時にリセット信号ＲＳＴＬをローレベルにする。比較結果信号ＣＯＭＰＨは、計数開始時においてローレベル（ＧＮＤ１）であり、光量に応じたタイミングでハイレベル（ＶＤＤＨ）に反転する。
　比較結果信号ＣＯＭＰＨの反転前において、ＮＯＲゲート２７５は、ローレベル（ＧＮＤ２）の比較結果信号ＣＯＭＰＬを出力する。一方、比較結果信号ＣＯＭＰＨの反転後において、変換トランジスタ２７３はオフ状態からオン状態に遷移し、ＮＯＲゲート２７５は、ハイレベル（ＶＤＤＬ）の比較結果信号ＣＯＭＰＬを出力する。この比較結果信号ＣＯＭＰＬは、停止信号ＳＴＰとして電流源トランジスタ２７１に入力され、電流源トランジスタ２７１はオフ状態となって電流の供給を停止する。また、電流停止後から次の初期化までの間、比較結果信号ＣＯＭＰＬはハイレベルのまま、固定（言い換えれば、ラッチ）される。なお、ＮＯＲゲート２７５は、特許請求の範囲に記載の制御回路の一例である。
　上述のように電流源トランジスタ２７１とＮＯＲゲート２７５内のトランジスタとには、電源電位ＶＤＤＨより低い電位（ＶＤＤＬ）の信号が入力される。このため、変換トランジスタ２７３よりも低耐圧のトランジスタが、電流源トランジスタ２７１等として用いられる。
　多くの場合、高電圧と低電圧との電源境界において、入力側の回路は、広い電圧範囲の入力を許容するため高電圧に適した高耐圧トランジスタを用いて高電圧で駆動する。一方、出力側の回路は、高密度実装に適した低耐圧トランジスタを用いて低電圧で駆動する。これにより、最適な面積および電力を実現することができる。トランジスタ加工が微細になると高耐圧トランジスタの閾値電圧が低耐圧トランジスタの駆動電圧（ＶＤＤＬなど）より高くなることがある。このため、仮に、高耐圧トランジスタからなるインバータを電圧変換回路２７０の代わりに配置すると、ローレベルの比較結果信号ＣＯＭＰＨが入力されたときに、ｐＭＯＳトランジスタがオンにならず、信号の論理を正確に伝搬することができないことがある。
　しかし、電圧変換回路２７０では、変換トランジスタ２７３のみを高耐圧トランジスタとし、それ以外のトランジスタを低耐圧用トランジスタで構成している。このため、前述のような電圧条件においても所望の信号伝搬を実現することが可能となる。
　また、高速変換性能を実現するために、固体撮像素子２００では、列ごとにＡＤ変換が並列に実行される。また、比較結果信号ＣＯＭＰＨの信号遷移が通常の論理回路のそれと比較してゆっくりであることに加え、列ごとのＡＤ変換のために、列ごとに電圧変換回路２７０が配置される。これらの電圧変換回路２７０は、同一の電源およびグランドを共有して動作することが求められる。このため、ある列の電圧変換回路２７０に信号を伝搬させることにより生じる電流が、他の列の電圧変換回路２７０に流れて、その回路に２回以上の遷移(グリッジ)を生じさせないことが強く求められる。上述の電圧変換回路２７０では、ＤＣ（Direct Current）電流が流れず、信号遷移時の瞬時電流のみである。加えて、出力側の電源電位ＶＤＤＬで駆動した論理信号のみで電流源トランジスタ２７１のオフ状態への移行を制御するため、インバータを電圧変換回路２７０の代わりに設ける構成と比較して瞬時電流が流れる時間を短くすることができる。したがって、信号遷移による電源電位および基準電位の揺れを大きく抑制することができる。これにより、電源電位等の揺れの影響によるグリッチを抑制することができる。
　このグリッチの抑制の効果は、特に、入力側の変換トランジスタ２７３の閾値電圧よりも、出力側の電源電圧（すなわち、ＶＤＤＨおよびＧＮＤ２の間の電圧）が低い場合に有効に働く。
　また、ｎＭＯＳトランジスタおよび抵抗からなるソース接地回路を電圧変換回路２７０の代わりに用いる構成も考えられるが、この構成は望ましくない。このソース接地回路では、比較結果信号ＣＯＭＰＨがハイレベルのときに、電流が定常的に流れて、消費電力が非常に大きくなってしまう。これに対して、電圧変換回路２７０では、ＮＯＲゲート２７５が、反転後に電流源トランジスタ２７１を制御して電流を遮断させるため、消費電力の増大を抑制することができる。
　［論理回路の構成例］
　図１０は、本技術の第１の実施の形態における論理回路２８５の一構成例を示す回路図である。この論理回路２８５は、列ごとにＡＮＤゲート２８６を備える。
　ＡＮＤゲート２８６は、タイミング制御部２１３からの基準クロックＣＬＫｓと、電圧変換部２６０からの比較結果信号ＣＯＭＰＬの反転値との論理積をゲーティドクロックＣＬＫｇとして計数部２９０に出力するものである。
　［計数部の構成例］
　図１１は、本技術の第１の実施の形態における計数部２９０の一構成例を示すブロック図である。この計数部２９０は、列ごとにカウンタ２９１およびメモリ２９２を備える。
　カウンタ２９１は、論理回路２８５からのゲーティドクロックＣＬＫｇに同期して計数値を計数するものである。このカウンタ２９１は、計数値を示すデータを画素データとしてメモリ２９２に保持させる。これにより、アナログの画素信号がデジタルの画素データにＡＤ変換される。また、タイミング制御部２１３は、ＡＤ変換の開始時にリセット信号ＲＳＴｃ３により計数値を初期化させる。
　メモリ２９２は、画素データを保持するものである。このメモリ２９２は、水平走査回路２１４の制御に従って画素データを記録部１２０に出力する。
　なお、固体撮像素子２００は、ＡＤ変換の他、ＣＤＳ(Correlated Double Sampling)処理や黒レベル補正処理などの様々な信号処理を行っているが、これらの信号処理を行う回路は、省略されている。
　図１２は、本技術の第１の実施の形態における固体撮像素子２００全体の構成の一例を示す図である。列ごとに、画素回路２２０は、画素信号ＳＩＧを生成し、差動増幅回路２４１は、その画素信号ＳＩＧと参照信号ＲＥＦとの差分を増幅して出力する。そして、反転回路２５１は、差動増幅回路２４１からの信号を反転して比較結果信号ＣＯＭＰＨとして出力し、電圧変換回路２７０は、その比較結果信号ＣＯＭＰＨを降圧してＣＯＭＰＬとして出力する。ＡＮＤゲート２８６は、比較結果信号ＣＯＭＰＬと基準クロックＣＬＫｓとからゲーティドクロックＣＬＫｇを生成し、カウンタ２９１は、そのゲーティドクロックＣＬＫｇに同期して計数値を計数する。
　反転回路２５１と電圧変換回路２７０とは、電源電位ＶＤＤＨおよびＶＤＤＬの境界に位置するため、これらは電源境界回路２９５として扱うことができる。
　図１３は、本技術の第１の実施の形態と比較例とにおける比較結果信号およびクロック信号のそれぞれの変動の一例を示すタイミングチャートである。同図におけるａは、固体撮像素子２００における比較結果信号およびクロック信号の変動の一例を示すタイミングチャートである。一方、同図におけるｂは、電圧変換回路２７０の代わりにインバータを設けた比較例における比較結果信号およびクロック信号の変動の一例を示すタイミングチャートである。
　固体撮像素子２００において、比較結果信号ＣＯＭＰＬは、初期状態においてローレベルであり、光量に応じたタイミングＴ０で反転してハイレベルになる。ＡＮＤゲート２８６は、タイミング制御部２１３からの基準クロックＣＬＫｓと比較結果信号ＣＯＭＰＬとから、ゲーティドクロックＣＬＫｇを生成する。このゲーティドクロックＣＬＫｇは、タイミングＴ０までの期間に亘って出力され、この期間において、ゲーティドクロックＣＬＫｇに同期して計数値が計数される。
　一方、比較例では、比較結果信号ＣＯＭＰＬの反転時に、インバータ内で貫通電流が流れるおそれがある。ある列で生じた電流が、電源電位ＶＤＤＬおよび基準電位ＧＮＤを変動させ、その影響により、同じ列で２回以上の遷移（グリッチ）が生じるおそれがある。例えば、タイミングＴ０で比較結果信号ＣＯＭＰＬがハイレベルに遷移した後、タイミングＴ１やＴ２で再度反転する。この結果、タイミングＴ２の直前などにおいて不要なゲーティドクロックＣＬＫｇが生成され、計数値に誤差が生じる。
　これに対して、固体撮像素子２００では、前述のように反転時に電流源トランジスタ２７１をオフ状態にしてＤＣ電流が流れないようにするため、電源電位ＶＤＤＬおよび基準電位ＧＮＤの揺れを小さくして、グリッチを抑制することができる。
　［固体撮像素子の動作例］
　図１４は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すフローチャートである。この動作は、例えば、画像データを撮像するための所定のアプリケーションが実行されたときに開始される。固体撮像素子２００内のタイミング制御部２１３は、電圧変換回路２７０などを初期化する（ステップＳ９０１）。そして、電圧変換回路２７０は電圧変換を行い、コンパレータ２４０およびカウンタ２９１は、ＡＤ変換を開始する（ステップＳ９０２）。固体撮像素子２００は、コンパレータの出力が反転したか否かを判断する（ステップＳ９０３）。出力が反転していない場合に（ステップＳ９０３：Ｎｏ）、固体撮像素子２００は、ステップＳ９０３を繰り返す。
　一方、出力が反転した場合に（ステップＳ９０３：Ｙｅｓ）、固体撮像素子２００は、その列のＡＤ変換を停止し、その列の電流源トランジスタ２７１は電流供給を停止する（ステップＳ９０４）。ステップＳ９０２乃至Ｓ９０４は、列ごとに並列に実行される。
　固体撮像素子２００は、ＣＤＳ処理などの信号処理を行い、画像データを撮像するための動作を終了する。垂直同期信号に同期して画像データを連続して撮像する際には、ステップＳ９０１乃至Ｓ９０５が垂直同期信号に同期して繰り返し実行される。
　このように、本技術の第１の実施の形態によれば、比較結果信号が反転したときにＮＯＲゲート２７５が停止信号ＳＴＰにより電流供給を停止させるため、その電流による電源電位や接地電位の変動を抑制することができる。これにより、電源電位等の変動に起因するグリッチ（瞬時電流）を抑制することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、タイミング制御部２１３は、計数開始前において、コンパレータ２４０および電圧変換回路２７０を初期化していた。しかしながら、電圧変換回路２７０の初期化が、コンパレータ２４０の初期化前であった場合に、電流源トランジスタ２７１および変換トランジスタ２７３がいずれもオン状態になり、貫通電流が流れてしまうおそれがある。この第２の実施の形態の固体撮像素子２００は、初期化のタイミングに自由度を持たせるために、電圧変換回路２７０を有効または無効に制御するイネーブル制御トランジスタを追加した点において第１の実施の形態と異なる。
　図１５は、本技術の第２の実施の形態における電圧変換回路２７０の一構成例を示す回路図である。この第２の実施の形態の電圧変換回路２７０は、イネーブル制御トランジスタ２７４を配置した点において第１の実施の形態と異なる。
　イネーブル制御トランジスタ２７４として、例えば、ｎＭＯＳトランジスタが用いられる。このイネーブル制御トランジスタ２７４は、変換トランジスタ２７３と基準電位ＧＮＤとの間に挿入され、ゲートには、タイミング制御部２１３からのイネーブル信号ＥＮＬが入力される。
　イネーブル信号ＥＮＬは、電圧変換回路２７０の変換動作を有効にするか否かを制御するための信号である。例えば、有効にする場合にイネーブル信号ＥＮＬにハイレベルが設定され、無効にする場合にローレベルが設定される。無効に設定された場合に変換トランジスタ２７３は、電圧の変換を停止する。
　なお、図１５では、基準電位ＧＮＤ側にイネーブル制御トランジスタ２７４を配置していたが、図１６に例示するように、変換トランジスタ２７３と電流源トランジスタ２７１との間にイネーブル制御トランジスタ２７４を配置することもできる。
　イネーブル制御トランジスタ２７４の追加により、タイミング制御部２１３は、コンパレータ２４０および電圧変換回路２７０の初期化のタイミングに自由度を持たせることができる。例えば、タイミング制御部２１３は、イネーブル信号ＥＮＬにより電圧変換回路２７０の変換動作を無効にした状態で、コンパレータ２４０および電圧変換回路２７０のそれぞれを初期化する。それぞれの初期化タイミングは、どちらが先でもあっても、イネーブル制御トランジスタ２７４がオフ状態であるため、貫通電流は流れない。
　このように、本技術の第２の実施の形態によれば、イネーブル制御トランジスタ２７４により電圧変換回路２７０を有効または無効にすることができるため、初期化のタイミングの自由度を向上させることができる。
　＜３．第３の実施の形態＞
　上述の第２の実施の形態では、電流源トランジスタ２７１が電源電位ＶＤＤＬと基準電位ＧＮＤ２との差に応じた一定の電流を供給していたが、ＣＯＭＰＨ遷移時の貫通電流を制限することができない。この第３の実施の形態の電圧変換回路２７０は、電流を一定以下に制限する電流制御トランジスタを追加して消費電力を削減する点において第２の実施の形態と異なる。
　図１７は、本技術の第３の実施の形態における電圧変換回路２７０の一構成例を示す回路図である。この第３の実施の形態の電圧変換回路２７０は、電流制御トランジスタ２７２を配置した点において第２の実施の形態と異なる。
　電流制御トランジスタ２７２として、例えば、ｐＭＯＳトランジスタが用いられる。この電流制御トランジスタ２７２は、電流源トランジスタ２７１と変換トランジスタ２７３との間に挿入され、ゲートには、電源電位ＶＤＤＬより低いバイアス電位Ｖｂが印加される。電流制御トランジスタ２７２は、バイアス電位Ｖｂに応じた所定値未満に、供給する電流を制限する。
　このように、本技術の第３の実施の形態によれば、電流制御トランジスタ２７２がバイアス電位に応じた所定値未満に電流を制限するため、バイアス電位の調整により、ＣＯＭＰＨ遷移時の瞬時消費電力を削減することができる。
　［変形例］
　上述の第３の実施の形態では、リセット期間外においてバイアス電位Ｖｂを停止することができなかった
　図１８は、本技術の第３の実施の形態の変形例における電圧変換回路２７０の一構成例を示す回路図である。この第３の実施の形態の変形例の電圧変換回路２７０は、電流制御トランジスタ２７２およびＮＯＲゲート２７５を備えず、コンデンサ２７６と、ｐＭＯＳトランジスタ２７７、２７８および２８１と、ｎＭＯＳトランジスタ２８０と、インバータ２７９および２８２とをさらに備える。
　コンデンサ２７６の一端は、電流源トランジスタ２７１のゲートに接続され、他端は、電源電位ＶＤＤＬの端子に接続される。ｐＭＯＳトランジスタ２７７および２７８は、電源電圧ＶＤＤＬの端子と電流源トランジスタ２７１のゲートとの間に直列に挿入される。ｐＭＯＳトランジスタ２７８のゲートは、電流源トランジスタ２７１および変換トランジスタ２７３の接続ノードに接続される。インバータ２７９は、変換トランジスタ２７３からの信号を反転して比較結果信号ＣＯＭＰＬとして論理回路２８５へ出力する。
　ｎＭＯＳトランジスタ２８０およびｐＭＯＳトランジスタ２８１は、電流源トランジスタ２７１のゲートと、バイアス電位Ｖｂの端子との間に並列に接続される。ｎＭＯＳトランジスタ２８０およびｐＳＭＯトランジスタ２７７のゲートには、タイミング制御部２１３からのリセット信号ＲＳＴＬが入力される。インバータ２８２は、リセット信号ＲＳＴＬを反転してｐＭＯＳトランジスタ２８１のゲートに出力する。
　ｎＭＯＳトランジスタ２８０、ｐＭＯＳトランジスタ２８１およびインバータ２８２は、電流源トランジスタ２７１のゲートとバイアス電位Ｖｂの端子との間の経路を開閉するスイッチとして機能する。このスイッチは、リセット時にオン状態に移行してバイアス電位Ｖｂを電流源トランジスタ２７１に供給する。このとき、ｐＭＯＳトランジスタ２７７はオフ状態に移行して電源電位ＶＤＤＬから電流源トランジスタ２７１のゲートへの経路が遮断される。一方、比較結果信号がローレベルからハイレベルへ反転した場合には、コンデンサ２７６に蓄積された電荷をｐＭＯＳトランジスタ２７８が放電することにより、電流源トランジスタ２７１をオフ状態にすることができる。なお、コンデンサ２７６、ｐＭＯＳトランジスタ２７７および２７８からなる回路は、特許請求の範囲に記載の制御回路の一例である。
　このように、本技術の第３の実施の形態の変形例によれば、ｎＭＯＳトランジスタ２８０、ｐＭＯＳトランジスタ２８１およびインバータ２８２からなるスイッチ等の配置により、リセット期間以外でバイアス電圧Ｖｂの供給を停止することができる。
　＜４．第４の実施の形態＞
　上述の第３の実施の形態では、電圧変換回路２７０の全てを下側基板２０３に配置していたが、画素数の増大に伴って下側基板２０３の回路規模が増大するおそれがある。この第４の実施の形態の固体撮像素子２００は、電圧変換回路２７０の一部を上側基板２０１に配置する点において第３の実施の形態と異なる。
　図１９は、本技術の第４の実施の形態における上側基板２０１および下側基板２０３のそれぞれに設けられる回路の一例を示す回路図である。この第４の実施の形態の上側基板２０１には、変換トランジスタ２７３およびイネーブル制御トランジスタ２７４がさらに配置される。一方、下側基板２０３には、電流源トランジスタ２７１、電流制御トランジスタ２７２およびＮＯＲゲート２７５が配置される。
　このように、本技術の第４の実施の形態によれば、変換トランジスタ２７３およびイネーブル制御トランジスタ２７４を上側基板２０１に設けることにより、それらのトランジスタの分、下側基板２０３の回路規模を削減することができる。
　＜５．第５の実施の形態＞
　上述の第３の実施の形態では、垂直走査回路２１１、参照電圧源２１２および比較部２３０を上側基板２０１に配置していたが、画素数の増大に伴って上側基板２０１の回路規模が増大するおそれがある。この第５の実施の形態の固体撮像素子２００は、垂直走査回路２１１、参照電圧源２１２および比較部２３０を下側基板２０３に配置する点において第３の実施の形態と異なる。
　図２０は、本技術の第５の実施の形態における上側基板２０１および下側基板２０３のそれぞれに設けられる回路の一例を示す回路図である。この第５の実施の形態の上側基板２０１には、画素アレイ部２１５のみが配置される。一方、下側基板２０３には、垂直走査回路２１１、参照電圧源２１２および比較部２３０がさらに配置される。
　このように、本技術の第５の実施の形態によれば、垂直走査回路２１１、参照電圧源２１２および比較部２３０を下側基板２０３に設けることにより、それらの回路の分、上側基板２０１の回路規模を削減することができる。
　＜６．第６の実施の形態＞
　上述の第３の実施の形態では、上側基板２０１および下側基板２０３の２つに、固体撮像素子２００内の回路を分散して配置していたが、画素数の増大に伴って、実装面積が増大するおそれがある。この第６の実施の形態の固体撮像素子２００は、３つの基板に回路を分散して配置した点において第３の実施の形態と異なる。
　図２１は、本技術の第６の実施の形態における上側基板２０１、中間基板２０２および下側基板２０３のそれぞれに設けられる回路の一例を示す回路図である。第６の実施の形態の固体撮像素子２００には、上側基板２０１および下側基板２０３の間において、中間基板２０２がさらに設けられる。
　また、上側基板２０１には、画素アレイ部２１５のみが配置される。中間基板２０２には、垂直走査回路２１１、参照電圧源２１２および比較部２３０が配置される。下側基板２０３には、第３の実施の形態と同様の回路が配置される。
　なお、上側基板２０１は、特許請求の範囲に記載の第１基板の一例である。中間基板２０２は、特許請求の範囲に記載の第２基板の一例である。下側基板２０３は、特許請求の範囲に記載の第３基板の一例である。
　このように、本技術の第６の実施の形態によれば、上側基板２０１、中間基板２０２および下側基板２０３の３つに回路を分散して配置することにより、上側基板２０１および下側基板２０３に分散して配置する場合と比較して実装面積を削減することができる。
　＜７．第７の実施の形態＞
　上述の第６の実施の形態では、電圧変換回路２７０の全てを下側基板２０３に配置していたが、画素数の増大に伴って下側基板２０３の回路規模が増大するおそれがある。この第７の実施の形態の固体撮像素子２００は、電圧変換回路２７０の一部を中間基板２０２に配置する点において第６の実施の形態と異なる。
　図２２は、本技術の第７の実施の形態における中間基板２０２および下側基板２０３のそれぞれに設けられる回路の一例を示す回路図である。この第７の実施の形態の中間基板２０２には、変換トランジスタ２７３およびイネーブル制御トランジスタ２７４がさらに配置される。一方、下側基板２０３には、電流源トランジスタ２７１、電流制御トランジスタ２７２およびＮＯＲゲート２７５が配置される。
　このように、本技術の第７の実施の形態によれば、変換トランジスタ２７３およびイネーブル制御トランジスタ２７４を中間基板２０２に設けることにより、それらのトランジスタの分、下側基板２０３の回路規模を削減することができる。
　＜８．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２３は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２３に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２３の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２４は、撮像部１２０３１の設置位置の例を示す図である。
　図２４では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２４には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、図１に例示した撮像装置１００を、撮像部１２０３１に適用することができる。」等）。撮像部１２０３１に本開示に係る技術を適用することにより、グリッチを抑制して、より見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）互いに異なる２つの電位の一方から他方へ変化する入力信号の前記電位を所定電流を用いて変換して出力信号として出力する変換トランジスタと、
　前記所定電流を前記変換トランジスタに供給する電流源トランジスタと、
　前記入力信号の電位が前記他方に変化した場合には前記所定電流の供給を停止させる制御回路と
を具備する電圧変換回路。
（２）前記入力信号は、互いに異なる２つの電源電位のうち高い方から前記２つの電源電位より低い基準電位へ変化する信号であり、
　前記制御回路は、前記２つの電源電位のうち低い方の電位の停止信号により前記所定電流の供給を停止させる
請求項１記載の電圧変換回路。
（３）前記変換トランジスタは、ｎＭＯＳトランジスタであり、
　前記電流源トランジスタは、前記ｎＭＯＳトランジスタより低耐圧のｐＭＯＳトランジスタである
前記（２）記載の電圧変換回路。
（４）前記電流源トランジスタは、初期状態において前記所定電流を供給し、
　前記制御回路は、所定のリセット信号が入力された場合には前記電流源トランジスタを前記初期状態に移行させる
前記（１）から（３）のいずれかに記載の電圧変換回路。
（５）所定のイネーブル信号が入力された場合には前記変換トランジスタを動作させるイネーブル制御トランジスタをさらに具備する
前記（１）から（４）のいずれかに記載の電圧変換回路。
（６）前記所定電流を所定値未満に制限する電流制御トランジスタをさらに具備する
前記（１）から（５）のいずれかに記載の電圧変換回路。
（７）前記電流源トランジスタのゲートと電源電位との間の挿入されたコンデンサと、
　前記電源トランジスタのゲートと前記電源電位との間において直列に接続された一対のｐＭＯＳトランジスタと、
　所定のリセット信号が入力された場合には所定のバイアス電位を前記電流源トランジスタのゲートに供給するスイッチとをさらに具備し、
　前記一対のｐＳＭＯＳトランジスタの一方のゲートには前記リセット信号が入力され、前記一対のｐＭＯＳトランジスタの他方のゲートは、前記電流源トランジスタおよび前記変換トランジスタの接続ノードに接続される

前記（１）から（５）のいずれかに記載の電圧変換回路。
（８）画素信号と所定の参照信号とを比較して当該比較結果に基づいて互いに異なる２つの電位の一方から他方へ変化する入力信号を生成するコンパレータと、
　前記入力信号の前記電位を所定電流を用いて変換して出力信号として出力する変換トランジスタと、
　所定の停止信号が入力されるまでの期間に亘って所定電流を前記変換トランジスタに供給する電流源トランジスタと、
　前記入力信号の電位が前記他方に変化した場合には前記所定電流の供給を停止させる制御回路と
を具備する固体撮像素子。
（９）前記コンパレータは、所定の基板に設けられ、
　前記変換トランジスタ、前記電流源トランジスタおよび前記制御回路は、前記所定の基板と異なる基板に設けられる
前記（８）記載の固体撮像素子。
（１０）前記コンパレータおよび前記変換トランジスタは、所定の基板に設けられ、
　前記電流源トランジスタおよび前記制御回路は、前記所定の基板と異なる基板に設けられる
前記（８）記載の固体撮像素子。
（１１）前記画素信号を生成する画素回路をさらに具備し、
　前記画素回路は、所定の基板に設けられ、
　前記コンパレータ、前記変換トランジスタ、前記電流源トランジスタおよび前記制御回路は、前記所定の基板と異なる基板に設けられる
前記（８）記載の固体撮像素子。
（１２）前記画素信号を生成する画素回路をさらに具備し、
　前記画素回路は、第１の基板に設けられ、
　前記コンパレータは、前記第１の基板と異なる第２の基板に設けられ、
　前記変換トランジスタ、前記電流源トランジスタおよび前記制御回路は、前記第１および第２の基板と異なる第３の基板に設けられる
前記（８）記載の固体撮像素子。
（１３）前記画素信号を生成する画素回路をさらに具備し、
　前記画素回路は、第１の基板に設けられ、
　前記コンパレータおよび前記変換トランジスタは、前記第１の基板と異なる第２の基板に設けられ、
　前記電流源トランジスタおよび前記制御回路は、前記第１および第２の基板と異なる第３の基板に設けられる
前記（８）記載の固体撮像素子。
（１４）変換トランジスタが、互いに異なる２つの電位の一方から他方へ変化する入力信号の前記電位を所定電流を用いて変換して出力信号として出力する変換手順と、
　電流源トランジスタが、前記所定電流を前記変換トランジスタに供給する電流供給手順と、
　制御回路が、前記入力信号の電位が前記他方に変化した場合には前記所定電流の供給を停止させる制御手順と
を具備する電圧変換回路の制御方法。
　１００　撮像装置
　１１０　撮像レンズ
　１２０　記録部
　１３０　撮像制御部
　２００　固体撮像素子
　２０１　上側基板
　２０２　中間基板
　２０３　下側基板
　２１１　垂直走査回路
　２１２　参照電圧源
　２１３　タイミング制御部
　２１４　水平走査回路
　２１５　画素アレイ部
　２２０　画素回路
　２２１　フォトダイオード
　２２２　転送トランジスタ
　２２３　リセットトランジスタ
　２２４　浮遊拡散層
　２２５　増幅トランジスタ
　２２６　選択トランジスタ
　２３０　比較部
　２４０　コンパレータ
　２４１　差動増幅回路
　２４２、２４３、２５２、２７７、２７７、２７８、２８１　ｐＭＯＳトランジスタ
　２４４、２４５、２５３　スイッチ
　２４６、２４９、２５４、２７６　コンデンサ
　２４７、２４８、２５５、２８０　ｎＭＯＳトランジスタ
　２５０　定電流源
　２５１　反転回路
　２６０　電圧変換部
　２７０　電圧変換回路
　２７１　電流源トランジスタ
　２７２　電流制御トランジスタ
　２７３　変換トランジスタ
　２７４　イネーブル制御トランジスタ
　２７５　ＮＯＲ（否定論理和）ゲート
　２７９、２８２　インバータ
　２８５　論理回路
　２８６　ＡＮＤ（論理積）ゲート
　２９０　計数部
　２９１　カウンタ
　２９２　メモリ
　２９５　電源境界回路
　１２０３１　撮像部

Claims (14)

  1. 　互いに異なる２つの電位の一方から他方へ変化する入力信号の前記電位を所定電流を用いて変換して出力信号として出力する変換トランジスタと、
    　前記所定電流を供給する電流源トランジスタと、
    　前記入力信号の電位が前記他方に変化した場合には前記所定電流の供給を停止させる制御回路と
    を具備する電圧変換回路。
  2. 　前記入力信号は、互いに異なる２つの電源電位のうち高い方から前記２つの電源電位より低い基準電位へ変化する信号であり、
    　前記制御回路は、前記２つの電源電位のうち低い方の電位の停止信号により前記所定電流の供給を停止させる
    請求項１記載の電圧変換回路。
  3. 　前記変換トランジスタは、ｎＭＯＳトランジスタであり、
    　前記電流源トランジスタは、前記ｎＭＯＳトランジスタより低耐圧のｐＭＯＳトランジスタである
    請求項２記載の電圧変換回路。
  4. 　前記電流源トランジスタは、初期状態において前記所定電流を供給し、
    　前記制御回路は、所定のリセット信号が入力された場合には前記電流源トランジスタを前記初期状態に移行させる
    請求項１記載の電圧変換回路。
  5. 　所定のイネーブル信号が入力された場合には前記変換トランジスタを動作させるイネーブル制御トランジスタをさらに具備する
    請求項１記載の電圧変換回路。
  6. 　前記所定電流を所定値未満に制限する電流制御トランジスタをさらに具備する
    請求項１記載の電圧変換回路。
  7. 　前記電流源トランジスタのゲートと電源電位との間の挿入されたコンデンサと、
    　前記電源トランジスタのゲートと前記電源電位との間において直列に接続された一対のｐＭＯＳトランジスタと、
    　所定のリセット信号が入力された場合には所定のバイアス電位を前記電流源トランジスタのゲートに供給するスイッチとをさらに具備し、
    　前記一対のｐＳＭＯＳトランジスタの一方のゲートには前記リセット信号が入力され、前記一対のｐＭＯＳトランジスタの他方のゲートは、前記電流源トランジスタおよび前記変換トランジスタの接続ノードに接続される

    請求項１記載の電圧変換回路。
  8. 　画素信号と所定の参照信号とを比較して当該比較結果に基づいて互いに異なる２つの電位の一方から他方へ変化する入力信号を生成するコンパレータと、
    　前記入力信号の前記電位を所定電流を用いて変換して出力信号として出力する変換トランジスタと、
    　所定の停止信号が入力されるまでの期間に亘って前記所定電流を供給する電流源トランジスタと、
    　前記入力信号の電位が前記他方に変化した場合には前記所定電流の供給を停止させる制御回路と
    を具備する固体撮像素子。
  9. 　前記コンパレータは、所定の基板に設けられ、
    　前記変換トランジスタ、前記電流源トランジスタおよび前記制御回路は、前記所定の基板と異なる基板に設けられる
    請求項８記載の固体撮像素子。
  10. 　前記コンパレータおよび前記変換トランジスタは、所定の基板に設けられ、
    　前記電流源トランジスタおよび前記制御回路は、前記所定の基板と異なる基板に設けられる
    請求項８記載の固体撮像素子。
  11. 　前記画素信号を生成する画素回路をさらに具備し、
    　前記画素回路は、所定の基板に設けられ、
    　前記コンパレータ、前記変換トランジスタ、前記電流源トランジスタおよび前記制御回路は、前記所定の基板と異なる基板に設けられる
    請求項８記載の固体撮像素子。
  12. 　前記画素信号を生成する画素回路をさらに具備し、
    　前記画素回路は、第１の基板に設けられ、
    　前記コンパレータは、前記第１の基板と異なる第２の基板に設けられ、
    　前記変換トランジスタ、前記電流源トランジスタおよび前記制御回路は、前記第１および第２の基板と異なる第３の基板に設けられる
    請求項８記載の固体撮像素子。
  13. 　前記画素信号を生成する画素回路をさらに具備し、
    　前記画素回路は、第１の基板に設けられ、
    　前記コンパレータおよび前記変換トランジスタは、前記第１の基板と異なる第２の基板に設けられ、
    　前記電流源トランジスタおよび前記制御回路は、前記第１および第２の基板と異なる第３の基板に設けられる
    請求項８記載の固体撮像素子。
  14. 　変換トランジスタが、互いに異なる２つの電位の一方から他方へ変化する入力信号の前記電位を所定電流を用いて変換して出力信号として出力する変換手順と、
    　電流源トランジスタが、前記所定電流を前記変換トランジスタに供給する電流供給手順と、
    　制御回路が、前記入力信号の電位が前記他方に変化した場合には前記所定電流の供給を停止させる制御手順と
    を具備する電圧変換回路の制御方法。
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