JP2011071753A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】簡便かつ小さな面積の回路で、高電圧から低電圧へのレベルシフト回路を具備する半導体集積回路装置を提供すること。
【解決手段】高電圧で動作する高電圧回路と、低電圧で動作する低電圧回路と、高電圧回路の信号を低電圧回路の信号に電圧変換するレベルシフト回路とを備えた半導体集積回路装置であって、レベルシフト回路は、ドレイン電極が高電圧回路に接続され、ソース電極が低電圧回路に接続され、ソース電極に低電圧が印加され、ドレイン及びゲートが高電圧に耐える構造を備えているデプレッション型ＮＭＯＳトランジスタで構成した。
【選択図】図２
【解決手段】高電圧で動作する高電圧回路と、低電圧で動作する低電圧回路と、高電圧回路の信号を低電圧回路の信号に電圧変換するレベルシフト回路とを備えた半導体集積回路装置であって、レベルシフト回路は、ドレイン電極が高電圧回路に接続され、ソース電極が低電圧回路に接続され、ソース電極に低電圧が印加され、ドレイン及びゲートが高電圧に耐える構造を備えているデプレッション型ＮＭＯＳトランジスタで構成した。
【選択図】図２
Description
この発明は、異なる電源電圧で動作する回路間の信号伝達を行うレベルシフト回路を有する半導体集積回路装置に関する。
一般的にＭＯＳ型の半導体記憶装置では、高電圧で動作する回路と低電圧で動作する回路が混在する。この場合、高電圧で動作する回路を形成するＭＯＳトランジスタのゲート酸化膜の厚さを、低電圧で動作する回路を形成するＭＯＳトランジスタのゲート酸化膜よりも厚く形成し、信頼性を確保する。高電圧で動作する回路から低電圧で動作する回路へ信号を伝達する場合には、その間にレベル変換の回路を必要とする。一般的なレベル変換回路は、厚いゲート酸化膜のＭＯＳトランジスタで形成されたインバータ回路を低い電源電圧で動作させ、高電圧回路と低電圧回路の間に設けている（例えば、特許文献１参照。）。
図３に、従来のレベルシフト回路を有する半導体集積回路装置の回路図の一例を示す。
従来のレベルシフト回路を有する半導体集積回路装置は、高電圧Ｖｐｐで動作する高電圧回路１０と、レベルシフト回路２０と、低電圧Ｖｄｄで動作する低電圧回路３０で構成されている。高電圧Ｖｐｐで動作する高電圧回路１０は、例として、厚いゲート酸化膜を有するＰＭＯＳトランジスタ１とＮＭＯＳトランジスタ２で構成するインバータ回路である。レベルシフト回路２０は、厚いゲート酸化膜を有するＰＭＯＳトランジスタ５とＮＭＯＳトランジスタ６で構成されるインバータ回路である。低電圧Ｖｄｄで動作する低電圧回路３０は、例として、薄いゲート酸化膜を有するＰＭＯＳトランジスタ３とＮＭＯＳトランジスタ４で構成するインバータ回路である。
高電圧回路１０のインバータ回路の出力信号は、レベルシフト回路２０のインバータ回路の入力端子に印加される。このとき、ＰＭＯＳトランジスタ５とＮＭＯＳトランジスタ６は厚いゲート酸化膜を有するので高電圧Ｖｐｐに耐え、ＰＭＯＳトランジスタ５のソース電極は低電圧Ｖｄｄに接続されているため、レベルシフト回路として働く。
従来の半導体集積回路装置では、レベルシフト回路の数が増えてくると、半導体集積回路装置全体に占めるレベルシフト回路の面積が無視できないくらいに大きくなってくる。一般的に厚いゲート酸化膜を有するＭＯＳトランジスタは薄いゲート酸化膜で構成されるＭＯＳトランジスタよりも微細化が難しいため、多数のレベルシフト回路を有する半導体集積回路装置はチップの面積が非常に大きくなり製造コストが高くなってしまう課題があった。
上記課題を解決するために、本発明の半導体集積回路装置は、高電圧で動作する高電圧回路と、低電圧で動作する低電圧回路と、高電圧回路の信号を低電圧回路の信号に電圧変換するレベルシフト回路とを備えた半導体集積回路装置であって、レベルシフト回路は、ドレイン電極が高電圧回路に接続され、ソース電極が低電圧回路に接続され、ソース電極に低電圧が印加され、ドレイン及びゲートが高電圧に耐える構造を備えているデプレッション型ＮＭＯＳトランジスタで構成した。
上述した本発明のレベルシフト回路を有する半導体集積回路装置によれば、レベルシフト回路を簡便な回路で構成することが出来、従来のレベルシフト回路と比較して素子数を少なくすることが可能となる。
図１は本発明のレベルシフト回路を有する半導体集積回路装置を示すブロック図である。
本発明のレベルシフト回路を有する半導体集積回路装置は、高電圧Ｖｐｐで動作する高電圧回路１０と、レベルシフト回路２０と、低電圧Ｖｄｄで動作する低電圧回路３０で構成されている。レベルシフト回路２０は、デプレッション型ＮＭＯＳトランジスタ２１で構成されている。
半導体集積回路装置は、例えば不揮発性記憶装置のような場合だと、高電圧Ｖｐｐは１２Ｖ〜２０Ｖ程度であり、低電圧Ｖｄｄは０．９Ｖ〜５．５Ｖ程度である。
デプレッション型ＮＭＯＳトランジスタ２１は、ドレイン電極に高電圧回路１０の信号出力端子ＯＵＴを接続され、ソース電極に低電圧回路３０の信号入力端子ＩＮを接続されている。デプレッション型ＮＭＯＳトランジスタ２１のゲート電極は、低電圧Ｖｄｄに接続されている。このとき、デプレッション型ＮＭＯＳトランジスタ２１のドレイン電極及びゲート電極は高耐圧構造を有するので高電圧Ｖｐｐに耐えることが出来る。
このように接続されたデプレッション型ＮＭＯＳトランジスタ２１は、ドレイン電極からソース電極に伝達される電圧が、ゲート電極に加えられている電圧より高くなることは無い。例えば、デプレッション型ＮＭＯＳトランジスタ２１は、ドレイン電極に２０Ｖの高電圧Ｖｐｐの信号が入力されたとしても、ゲート電極に５Ｖの低電圧Ｖｄｄが印加されていれば、ソース電極には５Ｖ以下の信号しか伝達されず、信号のレベルシフトが行われる。
レベルシフト回路２０は、デプレッション型ＮＭＯＳトランジスタ２１で構成することで、低電圧回路１０に伝達される信号の電圧を、他の回路を加えることなく、低電圧Ｖｄｄとすることが可能である。すなわち、簡便な回路で構成することが出来、従来のレベルシフト回路と比較して素子数を少なくすることが可能となる。
図２は、本発明のレベルシフト回路を有する半導体集積回路装置の構成を示す回路図である。
高電圧Ｖｐｐで動作する高電圧回路１０は、例として、厚いゲート酸化膜を有するＰＭＯＳトランジスタ１とＮＭＯＳトランジスタ２で構成するインバータ回路である。低電圧Ｖｄｄで動作する低電圧回路３０は、例として、薄いゲート酸化膜を有するＰＭＯＳトランジスタ３とＮＭＯＳトランジスタ４で構成するインバータ回路である。
高電圧回路１０のインバータ回路の出力信号は、レベルシフト回路２０のデプレッション型ＮＭＯＳトランジスタ２１のドレイン電極に印加される。このとき、デプレッション型ＮＭＯＳトランジスタ２１のドレイン電極及びゲート電極は高耐圧構造を有するので高電圧Ｖｐｐに耐え、ゲート電極は低電圧Ｖｄｄに接続されているため、レベルシフト回路として働く。
以上説明した様に、本発明のレベルシフト回路を有する半導体集積回路装置によれば、レベルシフト回路を簡便な回路で構成することが出来、従来のレベルシフト回路と比較して素子数を少なくすることが可能となる。
１０ 高電圧回路
２０ レベルシフト回路
２１ デプレッション型ＮＭＯＳトランジスタ
３０ 低電圧回路
２０ レベルシフト回路
２１ デプレッション型ＮＭＯＳトランジスタ
３０ 低電圧回路
Claims (1)
- 高電圧で動作する高電圧回路と、低電圧で動作する低電圧回路と、前記高電圧回路の信号を前記低電圧回路の信号に電圧変換するレベルシフト回路と、を備えた半導体集積回路装置であって、
前記レベルシフト回路は、ドレイン電極が前記高電圧回路に接続され、ソース電極が前記低電圧回路に接続され、ソース電極に前記低電圧が印加され、前記ドレイン及びゲートが前記高電圧に耐える構造を備えているデプレッション型ＮＭＯＳトランジスタであることを特徴とする半導体集積回路装置。
Priority Applications (1)
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| JP2009221234A JP2011071753A (ja) | 2009-09-25 | 2009-09-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009221234A JP2011071753A (ja) | 2009-09-25 | 2009-09-25 | 半導体集積回路装置 |
Publications (1)
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| JP2011071753A true JP2011071753A (ja) | 2011-04-07 |
Family
ID=44016590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2009221234A Pending JP2011071753A (ja) | 2009-09-25 | 2009-09-25 | 半導体集積回路装置 |
Country Status (1)
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
2009
- 2009-09-25 JP JP2009221234A patent/JP2011071753A/ja active Pending
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