WO2022074940A1 - 固体撮像素子、および、撮像装置 - Google Patents

固体撮像素子、および、撮像装置 Download PDF

Info

Publication number
WO2022074940A1
WO2022074940A1 PCT/JP2021/029873 JP2021029873W WO2022074940A1 WO 2022074940 A1 WO2022074940 A1 WO 2022074940A1 JP 2021029873 W JP2021029873 W JP 2021029873W WO 2022074940 A1 WO2022074940 A1 WO 2022074940A1
Authority
WO
WIPO (PCT)
Prior art keywords
voltage
transistor
circuit
current
solid
Prior art date
Application number
PCT/JP2021/029873
Other languages
English (en)
French (fr)
Inventor
和寿 冨田
克行 米沢
大輔 中川
パリット カンチャナウィローグン
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
Priority to US18/247,551 priority Critical patent/US20230412942A1/en
Publication of WO2022074940A1 publication Critical patent/WO2022074940A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/709—Circuitry for control of the power supply

Definitions

  • This technology relates to a solid-state image sensor. More specifically, the present invention relates to a solid-state image sensor that converts an analog signal into a digital signal for each column, and an image pickup device.
  • the voltage of the pixel signal is amplified by inserting an amplifier to improve the sensitivity.
  • the power supply voltage of the amplifier fluctuates when very strong light is incident, and noise may occur in the pixel signal due to the power supply fluctuation, and the image quality of the image data may deteriorate. ..
  • This technology was created in view of such a situation, and aims to improve the image quality in a solid-state image sensor that amplifies the voltage for each column.
  • the present technology has been made to solve the above-mentioned problems, and the first aspect thereof is to output an output voltage from the drain according to the voltage between the source and the gate where the input voltage is input.
  • An input transistor a reference side current source transistor that supplies a predetermined current from the drain of the input transistor to a predetermined reference node, a feedback circuit that feeds back a part of the current to the gate of the input transistor, and a predetermined lower limit voltage.
  • It is a solid-state imaging device including a clamp circuit that limits the output voltage to a higher value. This has the effect of improving the image quality.
  • a pixel circuit for generating the input voltage by photoelectric conversion is further provided, and the pixel circuit is provided on a predetermined pixel chip, and the input transistor, the reference side current source transistor, and the reference side current source transistor are provided.
  • the feedback circuit and the clamp circuit may be provided on a circuit chip laminated on the pixel chip. This has the effect of reducing the circuit scale of each chip due to the laminated structure.
  • the clamp circuit may include a clamp transistor inserted between the drain of the input transistor and a predetermined power supply voltage. This has the effect of limiting the output voltage.
  • the power supply voltage may be the circuit side power supply voltage supplied to the circuit chip. This has the effect of suppressing fluctuations in the current from the circuit-side power supply voltage.
  • the power supply voltage may be the pixel side power supply voltage supplied to the pixel chip. This has the effect of suppressing fluctuations in the current from the pixel-side power supply voltage.
  • a current mirror circuit that generates a mirror current corresponding to the clamp current flowing through the clamp transistor may be further provided.
  • the pixel circuit supplies the input voltage to the source of the input transistor via a predetermined vertical signal line, and the current mirror circuit draws the mirror current from the vertical signal line. You may pull it. This has the effect of suppressing fluctuations in the current of the vertical signal line.
  • the current mirror circuit may pass the mirror current from the pixel side power supply voltage supplied to the pixel chip to a predetermined reference node. This has the effect of suppressing fluctuations in the current from the pixel-side power supply voltage.
  • the voltage of the reference node of the reference side current source transistor is the first reference voltage
  • the current mirror circuit has the mirror current at the reference node of the first reference voltage. May be shed. This has the effect of eliminating the need to generate a second reference voltage.
  • the voltage of the reference node of the reference side current source transistor is the first reference voltage
  • the current mirror circuit has a second reference voltage different from the first reference voltage.
  • the mirror current may be passed through the reference node of. This has the effect of suppressing fluctuations in the IR drop on the circuit side.
  • the first and second reference voltages may be supplied from different pads. This has the effect of suppressing fluctuations in the IR drop.
  • the first and second reference voltages may be supplied from the same pad. This has the effect of reducing the number of pads.
  • the first reference voltage is supplied to the P layer provided in the P well
  • the second reference voltage is supplied to the N layer provided in the P well. May be good. This has the effect of eliminating the need for deep N wells.
  • the second reference voltage may be supplied to the P layer and the N layer provided in the P well. This has the effect of suppressing the backgate effect due to the IR drop difference.
  • the power supply voltage of the current mirror circuit may be supplied to the N layer provided in the deep N well.
  • the clamp circuit may limit the output voltage according to a predetermined enable signal. This has the effect of setting the validity and invalidity of the clamping operation.
  • the clamp circuit may include a clamp transistor connected in parallel with the input transistor between the drain and the source of the input transistor. This has the effect of limiting the output voltage.
  • the second aspect of the present technology is an input transistor that outputs an output voltage corresponding to the voltage between the source and the gate to which the input voltage is input from the drain, and the drain of the input transistor to a predetermined reference node.
  • a reference side current source transistor that supplies a predetermined current, a feedback circuit that feeds back a part of the current to the gate of the input transistor, a clamp circuit that limits the output voltage to a value higher than the predetermined lower limit voltage, and the above.
  • It is an image pickup device including an analog-digital converter that converts an output voltage into a digital signal. This has the effect of improving the image quality of the image data in which the digital signals are arranged.
  • nMOS n-channel Metal Oxide Semiconductor
  • a sixth embodiment an example in which a clamp circuit limits the output voltage, connects to a power supply on the pixel side, and provides a current mirror circuit in which the reference voltage is changed). 7. Seventh Embodiment (Example in which a clamp circuit connected in parallel with an input transistor limits an output voltage) 8. Application example to mobile
  • FIG. 1 is a block diagram showing a configuration example of an image pickup apparatus 100 according to a first embodiment of the present technology.
  • the image pickup device 100 is a device for taking an image of image data (frame), and includes an optical unit 110, a solid-state image pickup element 200, and a DSP (Digital Signal Processing) circuit 120. Further, the image pickup apparatus 100 includes a display unit 130, an operation unit 140, a bus 150, a frame memory 160, a storage unit 170, and a power supply unit 180.
  • a digital camera such as a digital still camera, a smartphone having an image pickup function, a personal computer, an in-vehicle camera, or the like is assumed.
  • the optical unit 110 collects the light from the subject and guides it to the solid-state image sensor 200.
  • the solid-state image sensor 200 generates a frame by photoelectric conversion in synchronization with a vertical synchronization signal.
  • the vertical synchronization signal is a periodic signal having a predetermined frequency indicating the timing of imaging.
  • the solid-state image sensor 200 supplies the generated image data to the DSP circuit 120 via the signal line 209.
  • the DSP circuit 120 executes predetermined signal processing on the frame from the solid-state image sensor 200.
  • the DSP circuit 120 outputs the processed frame to the frame memory 160 or the like via the bus 150.
  • the display unit 130 displays a frame.
  • a liquid crystal panel or an organic EL (Electro Luminescence) panel is assumed.
  • the operation unit 140 generates an operation signal according to the operation of the user.
  • the bus 150 is a common route for the optical unit 110, the solid-state image sensor 200, the DSP circuit 120, the display unit 130, the operation unit 140, the frame memory 160, the storage unit 170, and the power supply unit 180 to exchange data with each other.
  • the frame memory 160 holds image data.
  • the storage unit 170 stores various data such as frames.
  • the power supply unit 180 supplies power to the solid-state image sensor 200, the DSP circuit 120, the display unit 130, and the like.
  • FIG. 2 is a diagram showing an example of a laminated structure of the solid-state image pickup device 200 according to the first embodiment of the present technology.
  • the solid-state image sensor 200 includes a circuit chip 202 and a pixel chip 201 laminated on the circuit chip 202. These chips are electrically connected via a connection such as a via. In addition to vias, it can also be connected by Cu-Cu bonding or bumps.
  • FIG. 3 is a block diagram showing a configuration example of the solid-state image sensor 200 according to the first embodiment of the present technology.
  • the solid-state image sensor 200 includes a row selection unit 210, a DAC (Digital to Analog Converter) 220, and a timing control circuit 230. Further, the solid-state image sensor 200 includes a pixel array unit 240, a constant current source unit 300, an analog-digital conversion unit 260, a horizontal transfer scanning unit 270, and an image processing unit 280.
  • DAC Digital to Analog Converter
  • a plurality of pixel circuits 250 are arranged in a two-dimensional grid pattern.
  • a set of pixel circuits 250 arranged in a predetermined horizontal direction is referred to as a "row”
  • a set of pixel circuits 250 arranged in a direction perpendicular to the horizontal direction is referred to as a "column” or a “column”.
  • the timing control circuit 230 controls the operation timings of the row selection unit 210, the DAC 220, the constant current source unit 300, the analog-to-digital conversion unit 260, and the horizontal transfer scanning unit 270 in synchronization with the vertical synchronization signal Vsync.
  • the row selection unit 210 selects and drives rows in order, and outputs an analog pixel signal to the analog-to-digital conversion unit 260 via the constant current source unit 300.
  • the pixel circuit 250 generates an analog pixel signal by photoelectric conversion under the control of the row selection unit 210. Each of the pixel circuits 250 outputs a pixel signal to the constant current source unit 300 via the vertical signal line 259.
  • a constant current is supplied to each column in the constant current source unit 300. Further, a column amplifier for amplifying a pixel signal is provided for each column.
  • the DAC 220 generates a reference signal by DA (Digital to Analog) conversion and supplies it to the analog-to-digital conversion unit 260.
  • DA Digital to Analog
  • the reference signal for example, a saw blade-shaped lamp signal is used.
  • the analog-to-digital conversion unit 260 converts an analog input signal into a digital signal for each column using a reference signal.
  • the analog-to-digital conversion unit 260 supplies a digital signal to the image processing unit 280 under the control of the horizontal transfer scanning unit 270.
  • the horizontal transfer scanning unit 270 controls the analog-to-digital conversion unit 260 to output digital signals in order.
  • the image processing unit 280 performs predetermined image processing on a frame in which digital signals are arranged.
  • the image processing unit 280 supplies the processed frame to the DSP circuit 120.
  • the above-mentioned circuit in the solid-state image sensor 200 is distributed and arranged in the pixel chip 201 and the circuit chip 202.
  • the pixel array unit 240 is provided on the pixel chip 201, and circuits other than the pixel array unit 240 (analog-digital conversion unit 260 and the like) are arranged on the circuit chip 202.
  • the circuit arranged in each of the pixel chip 201 and the circuit chip 202 is not limited to this combination.
  • the pixel array unit 240, the constant current source unit 300, and the comparator in the analog-digital conversion unit 260 may be arranged on the pixel chip 201, and other circuits may be arranged on the circuit chip 202.
  • FIG. 4 is a circuit diagram showing a configuration example of the pixel circuit 250 according to the first embodiment of the present technology.
  • the pixel circuit 250 includes a photoelectric conversion element 251, a transfer transistor 252, a reset transistor 253, a stray diffusion layer 254, an amplification transistor 255, and a selection transistor 256. Further, the power supply voltage VDDHPX is supplied to the pixel circuit 250.
  • the photoelectric conversion element 251 photoelectrically converts incident light to generate an electric charge.
  • the transfer transistor 252 transfers charges from the photoelectric conversion element 251 to the stray diffusion layer 254 according to the transfer signal TRG from the row selection unit 210.
  • the reset transistor 253 initializes the charge amount of the floating diffusion layer 254 according to the reset signal RST from the row selection unit 210.
  • the floating diffusion layer 254 accumulates electric charges and generates a voltage according to the amount of electric charges.
  • the amplification transistor 255 amplifies the voltage of the stray diffusion layer 254.
  • the selection transistor 256 outputs an amplified voltage signal as a pixel signal SIG according to the selection signal SEL from the row selection unit 210. Assuming that the number of columns is N (N is an integer), the pixel signal of the nth (n is an integer of 1 to N) column is transmitted to the constant current source unit 300 via the vertical signal line 259-n.
  • the circuit of the pixel circuit 250 is not limited to the one illustrated in the figure as long as it can generate a pixel signal by photoelectric conversion.
  • FIG. 5 is a block diagram showing a configuration example of the constant current source unit 300 according to the first embodiment of the present technology.
  • a column amplifier 310 is arranged for each column in the constant current source unit 300. Assuming that the number of columns is N, N column amplifiers 310 are arranged.
  • the pixel signal of the corresponding column is input to the nth column amplifier 310 via the vertical signal line 259-n.
  • the column amplifier 310 amplifies the voltage of the pixel signal and outputs it to the analog-to-digital converter 260 via the signal line 309-n.
  • the voltage before amplification of the pixel signal is referred to as “input voltage Vin”, and the voltage after amplification is referred to as “output voltage Vout”.
  • the column amplifier 310 is initialized by the auto zero signal PAZ from the timing control circuit 230.
  • FIG. 6 is a circuit diagram showing a configuration example of the column amplifier 310 according to the first embodiment of the present technology.
  • the column amplifier 310 is provided with a current reuse column amplifier 320 and a clamp circuit 360.
  • the current reuse column amplifier 320 will be referred to as "CRCA (Current Reuse Column Amp)".
  • This CRCA includes an input transistor 322, a feedback circuit 323, and a reference side current source transistor 327.
  • the feedback circuit 323 includes an input side auto zero switch 324, a feedback capacity 325, and a reference side capacity 326.
  • the VSL capacity 400 connected to the vertical signal line 259-n indicates the wiring capacity between the vertical signal line 259-n and the reference voltage (ground voltage, etc.).
  • the input transistor 322 for example, a pMOS (p-channel MOS) transistor is used.
  • a pMOS (p-channel MOS) transistor is used as the input transistor 322.
  • a pMOS (p-channel MOS) transistor is used as the input transistor 322.
  • a nMOS transistor is used as the reference side current source transistor 327.
  • the source of the input transistor 322 is connected to the vertical signal line 259-n, and the drain is connected to the drain of the reference side current source transistor 327. Further, the pixel circuit 250 generates a pixel signal by photoelectric conversion, and inputs the voltage as an input voltage Vin to the source of the input transistor 322 via the vertical signal line 259-n.
  • the source of the reference side current source transistor 327 is connected to the reference node of the predetermined reference voltage VSSSSN.
  • a predetermined bias voltage VBN is applied to the gate of the reference side current source transistor 327, and the reference side current source transistor 327 supplies a constant bias current corresponding to the bias voltage VBN.
  • the output voltage Vout is output from the output node 328 between the input transistor 322 and the reference side current source transistor 327 to the analog-to-digital converter 260 via the signal line 309-n.
  • the feedback capacitance 325 is inserted between the output node 328 and the gate of the input transistor 322. Further, the reference side capacitance 326 is inserted between the gate of the input transistor 322 and the reference node of the reference voltage VSSSN.
  • the input-side auto-zero switch 324 opens and closes the path between the output node 328 and the gate of the input transistor 322 according to the auto-zero signal PAZ.
  • the gate-source voltage VGS of the input transistor 322 fluctuates according to the input voltage Vin input to the source of the input transistor 322, and the drain current of the input transistor 322 changes.
  • the output voltage Vout corresponding to this drain current is output from the drain of the input transistor 322 (that is, the output node 328). In this way, the output voltage corresponding to the gate-source voltage of the input transistor 322 is output from the drain. Further, a part of the constant bias current supplied by the reference side current source transistor 327 is fed back to the gate of the input transistor 322 by the feedback circuit 323.
  • the CRCA feeds back a part of the current of the current source (reference side current source transistor 327) to the gate of the input transistor 322, amplification can be performed only by the current of the current source. This makes it possible to suppress an increase in power consumption.
  • the clamp circuit 360 includes an enable transistor 361 and a clamp transistor 362.
  • the enable transistor 361 for example, a pMOS transistor is used, and as the clamp transistor 362, for example, an nMOS transistor is used.
  • the enable transistor 361 and the clamp transistor 362 are inserted in series between the node of the power supply voltage VDDHSN supplied in the circuit chip 202 and the drain of the input transistor 322.
  • the power supply voltage VDDHSN is an example of the circuit-side power supply voltage described in the claims.
  • the enable signal CLPEN from the timing control circuit 230 is input to the gate of the enable transistor 361. Further, a predetermined bias voltage VCLP is input to the gate of the clamp transistor 362.
  • the clamp transistor 362 limits the output voltage Vout to a value higher than a predetermined lower limit voltage VL . As the amount of light incident on the pixel circuit 250 increases, the output voltage Vout decreases and the amplitude increases. Due to the function of the clamp transistor 362, the output voltage Vout is fixed (clamped) to the lower limit voltage VL even when a pixel signal having a large amplitude of full scale or more is input.
  • clamp operation the operation in which the clamp transistor 362 limits the output voltage Vout is referred to as “clamp operation”.
  • the lower limit voltage VL is adjusted by the bias voltage VCLP.
  • the lower limit voltage VL is set to the voltage required for the reference side current source transistor 327 to operate in the saturation region. For example, in order for the reference side current source transistor 327 to operate in the saturation region, the following equation must be satisfied.
  • Vdsat Vgs-Vth ⁇ ⁇ ⁇ Equation 2
  • Vds and Vgs are the drain-source voltage and the gate-source voltage of the reference side current source transistor 327.
  • Vth is the threshold voltage of the reference side current source transistor 327.
  • a voltage obtained by adding a margin to the difference between the gate voltage (bias voltage VBN) of the reference side current source transistor 327 and the threshold voltage Vth is set as the lower limit voltage VL .
  • the enable signal CLPEN is a signal for enabling or disabling the clamping operation of the clamping circuit 360.
  • the enable signal CLIPEN is set to a low level, and when disabled, a high level is set.
  • the enable transistor 361 is provided as needed. It is also possible to configure the clamp circuit 360 without providing the enable transistor 361.
  • a configuration in which the clamp circuit 360 is not provided is assumed as a comparative example.
  • the output voltage Vout drops to the full scale or more, and equations 1 and 2 cannot be satisfied, so that the reference side current source transistor 327 is used. May operate in linear regions.
  • the reference side current source transistor 327 operates in the linear region, the current supplied by the transistor is not constant, and the column in which strong light is incident is connected to the power supply voltage VDDHPX of the pixel circuit 250 and the source of the reference side current source transistor 327.
  • the reference voltage VSSSSN to be adjusted fluctuates.
  • the clamp circuit 360 it is possible to limit the decrease in the output voltage Vout and operate the reference side current source transistor 327 in the saturation region. This makes it possible to suppress voltage fluctuations and suppress the occurrence of streaking. As a result, the image quality of the image data can be improved.
  • the clamp operation causes a current to flow in the clamp transistor 362, and the value of the current from the power supply voltage VDDHPX is reduced by that amount. Due to this current fluctuation, the voltage of the stray diffusion layer 254 may fluctuate through the parasitic capacitance between the gate and the drain of the amplification transistor 255. This voltage fluctuation becomes a problem especially when the capacitance of the stray diffusion layer 254 is relatively small or when the parasitic capacitance of the amplification transistor 255 is relatively large. This problem can be solved by providing a current mirror circuit described later.
  • FIG. 7 is a block diagram showing a configuration example of the analog-to-digital conversion unit 260 according to the first embodiment of the present technology.
  • An ADC 261 and a latch circuit 266 are arranged for each column in the analog-to-digital conversion unit 260. Assuming that the number of columns is N, N DCs 261 and N latch circuits 266 are arranged.
  • ADC261 converts an analog pixel signal into a digital signal.
  • the ADC 261 includes capacitances 262 and 263, a comparator 264, and a counter 265. Further, the ADC 261 further executes the CDS (Correlated Double Sampling) process.
  • CDS Correlated Double Sampling
  • the comparator 264 compares the reference signal from the DAC 220 with the pixel signal of the corresponding column.
  • the comparator 264 is provided with a pair of input terminals, one of which is input with a reference signal via a capacitance 262 and the other of which is input with a pixel signal via a capacitance 263.
  • the comparator 264 supplies the comparison result to the counter 265.
  • the counter 265 counts the count value over a period until the comparison result is inverted according to the control of the timing control circuit 230.
  • the counter 265 outputs a signal indicating the count value to the latch circuit 266 as a digital signal.
  • the latch circuit 266 holds a digital signal.
  • the latch circuit 266 outputs a digital signal to the image processing unit 280 in synchronization with the synchronization signal from the horizontal transfer scanning unit 270.
  • the clamp circuit 360 limits the output voltage Vout to a value higher than the lower limit voltage VL , so that the reference side current source transistor 327 is operated in the saturation region. Can be done. As a result, it is possible to suppress streaking that occurs when the reference-side current source transistor 327 operates in the linear region, and improve the image quality of the image data.
  • FIG. 8 is a circuit diagram showing a configuration example of the column amplifier 310 in the first modification of the first embodiment of the present technology.
  • the current reuse column amplifier 320 of the first modification of the first embodiment is different from the first embodiment in that it further includes a cascode capacitance 331, a cascode transistor 332, and a cascode side auto-zero switch 333.
  • the cascode transistor 332 for example, a pMOS transistor is used.
  • the cascode transistor 332 is inserted between the drain of the input transistor 322 and the drain of the reference side current source transistor 327 (load MOS). Further, the cascode capacitance 331 is inserted between the source of the input transistor 322 (that is, the vertical signal line 259-n) and the gate of the cascode transistor 332.
  • the cascode side auto zero switch 333 opens and closes the path between the gate of the cascode transistor 332 and its drain according to the auto zero signal PAZ.
  • the gate voltage of the cascode transistor is biased at a constant voltage, but in CRCA, the voltage of the source of the input transistor 322 (that is, the input voltage) fluctuates, so it is necessary to bias at a voltage that follows it. .. Therefore, as illustrated in the figure, the cascode capacitance 331 is connected between the vertical signal line 259-n and the gate of the cascode transistor 332, and the cascode side auto zero switch 333 is closed at the time of auto zero. As a result, the gate voltage of the cascode transistor can be linked to the vertical signal line 259-n.
  • the current reuse column amplifier 320 illustrated in the figure is hereinafter referred to as "C (Cascode) -CRCA".
  • the cascode transistor 332 to which the voltage corresponding to the input voltage is applied to the gate is inserted, the linearity of the output voltage with respect to the input voltage is increased. Can be improved.
  • the cascode transistor 332 is inserted between the drain of the input transistor 322 and the reference side current source transistor 327 (load MOS).
  • load MOS reference side current source transistor 327
  • the output range becomes narrow and becomes a problem.
  • the current reuse column amplifier 320 in the second modification of the first embodiment is different from the first modification of the first embodiment in that the output range is expanded by the folded stage.
  • FIG. 9 is a circuit diagram showing a configuration example of the column amplifier 310 in the second modification of the first embodiment of the present technology.
  • the current reuse column amplifier 320 of the second modification of the first embodiment includes an input stage 321 and a folded stage 340.
  • An input transistor 322, an input side auto zero switch 324, a feedback capacitance 325, a reference side capacitance 326, and a reference side current source transistor 327 are arranged in the input stage 321.
  • the connection configuration of the input transistor 322, the reference side capacitance 326, and the reference side current source transistor 327 is the same as that of the first embodiment.
  • a power supply side current source transistor 342 and a cascode transistor 343 and 345 are arranged in the folded stage.
  • a pMOS transistor is used as the power supply side current source transistor 342 and the cascode transistor 343, and an nMOS transistor is used as the cascode transistor 345.
  • the power supply side current source transistor 342 and the cascode transistor 343 are connected in series to the power supply node of the power supply voltage VDDHSN. Further, a bias voltage VBP is applied to the gate of the current source transistor 342 on the power supply side, and a bias voltage VCP is applied to the gate of the cascode transistor 343.
  • the cascode transistor 345 is inserted between the cascode transistor 343 and the reference side current source transistor 327. Further, a predetermined bias voltage VCN is applied to the gate of the cascode transistor 345.
  • the node between the cascode transistors 343 and 345 is used as the output node 328.
  • the input-side auto-zero switch 324 opens and closes the path between the input transistor 322 and the output node 328, and the feedback capacitance 325 is inserted between the input transistor 322 and the output node 328.
  • FC-CRCA Full Cascode
  • the current flowing through the folded stage 340 is added, but this current can be reduced as compared with the current of the input stage 321. Since the input conversion noise of the current source transistor 342 on the power supply side is also smaller when the current is reduced, it is better to reduce the current.
  • the output range can be expanded by 1V GS as compared with the C-CRCA of the first modification of the first embodiment.
  • the cascode transistors 343 and 345 are added, the cascode transistor 332 alone is compared with the first modification of the first embodiment.
  • the output range can be expanded.
  • the cascode transistors 343 and 345 have been added, but in this configuration, the output range may be insufficient.
  • the column amplifier 310 of the third modification of the first embodiment applies a reference voltage to the feedback capacitance 325 at the time of auto-zero to widen the output range, and is the second embodiment of the first embodiment. It is different from the modified example of.
  • FIG. 10 is a circuit diagram showing a configuration example of the column amplifier 310 in the third modification of the first embodiment of the present technology.
  • the current reuse column amplifier 320 of the third modification of the first embodiment is different from the second modification of the first embodiment in that it further includes an intermediate switch 330 and a reference switch 330-1. Also, one end of the feedback capacitance 325 is connected to the node between the intermediate switch 330 and the reference switch 330-1 instead of the output node 328.
  • the intermediate switch 330 opens and closes the path between the output node 328 and one end of the feedback capacitance 325 according to the control signal POP.
  • the reference switch 330-1 opens and closes the path between one end of the feedback capacitance 325 and the node of the predetermined reference voltage VR according to the auto-zero signal PAZ.
  • the timing control circuit 230 closes the input side auto zero switch 324 and the reference switch 330-1 at the time of auto zero, and opens the intermediate switch 330. This makes it possible to determine the zero voltage, which is the output voltage at the time of auto zero, regardless of the vertical signal line.
  • the reference voltage VR is set to such a high voltage that the power supply side current source transistor 342 and the cascode transistor 343 do not enter the linear region. This makes it possible to make the best use of the output range.
  • the capacitance 329-2 is inserted between the gate of the reference side current source transistor 327 and the reference node.
  • the sample hold switch 329-1 applies a bias voltage VBN to the gate of the capacitance 329-2 and the reference side current source transistor 327 according to the control signal ISBH from the timing control circuit 230.
  • the control signal ISBH controls the sample hold switch 329-1 to be closed, for example, at the time of auto zero.
  • the sample hold switch 329-1 and the capacity 329-2 are provided as needed.
  • the gate voltage of the input transistor 322 is defined as VG .
  • the current supplied by the reference side current source transistor 327 is defined as INL, and the current flowing between the drain and the source of the clamp transistor 362 during operation is defined as the clamp current ICLP .
  • the current flowing from the power supply voltage VDDHPX of the pixel circuit 250 is defined as IHPX .
  • FIG. 11 is a timing chart showing an example of the operation of the solid-state image sensor 200 in the third modification of the first embodiment of the present technology.
  • a shows an aggressor timing chart
  • b in the figure shows a Victim timing chart.
  • the reset level of a certain row is AD-converted within the period from timing T0 to T1.
  • the reset level indicates the level of the pixel signal (input voltage Vin) when the floating diffusion layer 254 is initialized.
  • the signal level of the line is AD-converted.
  • the signal level indicates the level (input voltage Vin) of the pixel signal immediately after the charge is transferred to the floating diffusion layer 254.
  • the reset level of the next line is AD-converted.
  • the reset level and the signal level are AD-converted in order for each row.
  • the timing control circuit 230 supplies a high-level auto-zero signal PAZ. Further, within the period from timing T0 to T1, the timing control circuit 230 supplies a low-level control signal POP.
  • the input voltage Vin of the vertical signal line 259-n within this period is treated as a reset level. This reset level is amplified and output from the column amplifier 310 as an output voltage Vout.
  • the timing control circuit 230 supplies a low-level auto-zero signal PAZ. Further, within the period from timing T1 to immediately before T2, the timing control circuit 230 supplies a high-level control signal POP.
  • the input voltage Vin of the vertical signal line 259-n drops to the signal level, and the output voltage Vout also drops. However, the clamp circuit 360 limits the output voltage Vout to a value higher than the lower limit voltage VL .
  • the output voltage Vout may drop to the lower limit voltage VL or less when strong light is incident.
  • the dotted line curve in the figure shows the fluctuation of the output voltage Vout of the comparative example when strong light is incident.
  • the clamp circuit 360 limits the output voltage Vout to a value higher than the lower limit voltage VL , the reference side current source transistor 327 operates in the saturation region even when strong light is incident. As a result, the current INL supplied by the reference-side current source transistor 327 becomes constant. As a result, streaking can be suppressed.
  • the clamp current I CLP flows through the clamp transistor 362 due to the clamping operation within the conversion period of the signal levels from the timings T1 to T2, the current I HPX from the power supply voltage VDDHPX decreases by that amount. There is. Due to the decrease in the current I HPX , the IR drop of the power supply voltage VDDHPX fluctuates.
  • the gate voltage VG of the input transistor 322 of the Victim rises due to the rise of the voltage of the stray diffusion layer 254 of the Victim through the parasitic capacitance.
  • the output voltage Vout of Victim rises and deviates from the original level.
  • streaking may occur. This problem can be solved by a current mirror circuit described later.
  • the enable signal CLPEN is set to a high level (enabled) over the reset level and signal level conversion period.
  • the timing control circuit 230 sets the enable signal CLPEN to a low level (valid) only during the signal level conversion period (such as the period of timings T1 to T2), and is high during the other periods. It can also be leveled (disabled).
  • the enable signal CLPEN to the low level (valid) and performing the clamping operation only within the conversion period of the signal level, the clamping operation can be normally performed even at the level where the sunspot phenomenon occurs.
  • the reference switch 330-1 for connecting the node of the reference voltage VR is added to one end of the feedback capacitance 325 at the time of auto zero.
  • the output range can be expanded by changing the zero voltage to a voltage corresponding to the reference voltage VR .
  • the input-side auto-zero switch 324 opens and closes the path between the input transistor 322 and the output node 328, but in this configuration, at the time of auto-zero. , The zero voltage of the output drops by 1V GS from the vertical signal line.
  • the input stage 321 and the folded stage 340 are individually auto-zeroed, and a switch is inserted between them to reduce the zero voltage. It is different from the second modification of the first embodiment in that the above is suppressed.
  • FIG. 13 is a circuit diagram showing a configuration example of the column amplifier 310 in the fourth modification of the first embodiment of the present technology.
  • the third embodiment is that the current reuse column amplifier 320 of the fourth modification of the first embodiment further includes a cascode capacity 341, an output side auto zero switch 344, an intermediate switch 346, and a reference side current source transistor 347. It is different from the form of.
  • An nMOS transistor is used as the reference side current source transistor 347.
  • the connection configuration of each of the elements in the input stage 321 of the fourth modification of the first embodiment is the same as that of the first embodiment.
  • the cascode capacity 341 is inserted between the power supply node having a predetermined power supply voltage and the output side auto zero switch 344.
  • the gate of the power supply side current source transistor 342 is connected to the node between the cascode capacitance 341 and the output side auto zero switch 344.
  • reference side current source transistor 347 is inserted between the cascode transistor 345 and the reference node.
  • the same bias voltage VBN as that of the reference side current source transistor 327 is applied to the gate of the reference side current source transistor 347.
  • the intermediate switch 346 opens and closes the path between the node between the input transistor 322 and the reference side current source transistor 327 and the node between the cascode transistor 345 and the reference side current source transistor 347 according to the control signal POP.
  • the output side auto zero switch 344 opens and closes the path between the cascode capacity 341 and the output node 328 according to the auto zero signal PAZ.
  • the current reuse column amplifier 320 illustrated in the figure is hereinafter referred to as "MFC (Modified Folded Cascode) -CRCA”.
  • the input stage 321 and the folded stage 340 can be separated by the intermediate switch 346 at the time of auto zero, and auto zero can be performed separately.
  • the input side auto zero switch 324 performs auto zero using the intermediate node.
  • the output side auto zero switch 344 short-circuits the gate of the power supply side current source transistor 342 and the output node 328. In this way, the zero voltage of the output becomes a voltage dropped by 1 V GS from the power supply of the folded stage 340, and a voltage higher than that of the FC-CRCA of the second modification of the first embodiment can be set to zero voltage. This widens the output range.
  • the current source which was one in the third modification of the first embodiment, is decomposed into two (reference side current source transistors 327 and 347) in the fourth modification of the first embodiment.
  • the effect of auto-zero is diminished and offset occurs.
  • the drain voltage of the input transistor 322 is offset in the direction of increasing the output voltage because the voltage decreases during normal operation as compared with the case of auto zero. This offset becomes particularly large when the current of the folded stage 340 is reduced as compared with the input stage 321.
  • the maximum value of the input range is smaller by the saturation voltage of the input transistor 322 as compared with the case where only the load MOS is used.
  • the input range is narrower and noise increases compared to the load MOS alone. Therefore, the noise suppression effect in the subsequent stage may be lost.
  • the intermediate switch 346 separates the input stage 321 and the folded stage 340 at the time of auto zero, and automatically performs auto zero.
  • the zero voltage can be increased and the output range can be widened as compared with the case where the separation is not performed.
  • FIG. 14 is a circuit diagram showing a configuration example of the column amplifier 310 in the fifth modification of the first embodiment of the present technology.
  • the column amplifier 310 of the fifth modification of the first embodiment is different from the first embodiment in that it further includes a boost circuit 350 in addition to the current reuse column amplifier 320.
  • a boost side capacitance 351 and a boost side current source transistor 352, a cascode transistor 353, and a boost transistor 354 are arranged in the boost circuit 350.
  • a pMOS transistor is used as the boost side current source transistor 352, the cascode transistor 353, and the boost transistor 354.
  • the boost side current source transistor 352, the cascode transistor 353, and the boost transistor 354 are inserted in series between the power supply node and the reference node.
  • a predetermined bias voltage VBP is applied to the gate of the boost side current source transistor 352, and a predetermined bias voltage VCP is applied to the gate of the cascode transistor 353.
  • the gate of the boost transistor 354 is connected to the output node 328.
  • boost side capacitance 351 is inserted between the vertical signal line 259-n and the node between the cascode transistor 353 and the boost transistor 354.
  • the output voltage Vout can be buffered by using the source follower of the boost transistor 354, and can be coupled to the vertical signal line 259-n by capacitance.
  • the boost side capacity 351. Occurs.
  • the current for charging the boost side capacitance 351 is drawn from the vertical signal line 259-n, and the settling can be assisted.
  • This operation can be regarded as if the negative resistance capacitance to the ground, which is seven times as large as the vertical signal line 259-n, is attached to the vertical signal line 259-n, and has the effect of effectively reducing the load capacitance.
  • the capacity value of the boost side capacity 351 is set to the same level as in Equation 3, it can be expected that the virtual capacity increased by the gain is completely canceled. However, when the gain is 1, it should be noted that the voltage of the boost side capacitance 351 does not change and does not work at all.
  • a fifth modification of the first embodiment requires an additional branch current to the boost circuit 350, which may be relatively small.
  • a large current can flow to the reference node by applying the gate-source voltage VGS of the boost transistor 354.
  • the noise of the additional boost circuit 350 does not appear in the output because it is filtered by the VSL capacitance 400.
  • the boost circuit 350 is added to the CRCA of the first embodiment, the boost circuit 350 can also be added to the first to fourth modifications of the first embodiment.
  • the boost circuit 350 can be added to the MFC-CRCA of the fourth modification of the first embodiment.
  • the load capacity is reduced by adding the boost circuit 350, so that the time required for settling can be shortened.
  • Second Embodiment> In the first embodiment described above, the power supply voltage VDDHSN on the circuit chip 202 side is supplied to the clamp circuit 360, but in this configuration, the fluctuation of the current I HPX on the pixel chip 201 side can be sufficiently suppressed. It may not be possible.
  • the column amplifier 310 of the second embodiment is different from the first embodiment in that the power supply voltage VDDHPX on the pixel chip 201 side is supplied to the clamp circuit 360.
  • FIG. 16 is a circuit diagram showing a configuration example of the column amplifier 310 according to the second embodiment of the present technology.
  • the column amplifier 310 of the second embodiment is different from the first embodiment in that the power supply voltage VDDHPX on the pixel chip 201 side is supplied to the clamp circuit 360.
  • the circuit configuration of the current reuse column amplifier 320 of the second embodiment is the same as that of the third modification of the first embodiment illustrated in FIG.
  • a signal line 258-n is added for each column, and the power supply voltage VDDHPX is supplied to the clamp circuit 360 via the signal line 258-n.
  • the power supply voltage VDDHPX is an example of the pixel-side power supply voltage described in the claims.
  • the current I HPX increases by that amount.
  • the current I HPX can be made substantially constant, and streaking due to fluctuations in the current I HPX can be reduced.
  • the power supply voltage VDDHPX on the pixel side is supplied to the clamp circuit 360, when the clamp current ICLP flows through the clamp transistor 362 during the clamp operation, the current is increased accordingly. I HPX rises. As a result, the decrease in the current I HPX flowing through the input stage 321 is canceled out, the current I HPX becomes substantially constant, and the streaking generated when the current I HPX fluctuates can be reduced.
  • the power supply voltage VDDHPX on the pixel side is supplied to the clamp circuit 360, but in this configuration, the number of wires for each column and the connection portion between the chips are increased, and the pixel is fine. It becomes difficult to change.
  • the column amplifier 310 of the third embodiment is different from the second embodiment in that the current mirror circuit draws the clamp current ICLP due to the clamping operation from the vertical signal line 259-n.
  • FIG. 17 is a circuit diagram showing a configuration example of the column amplifier 310 according to the third embodiment of the present technology.
  • the column amplifier 310 of the third embodiment is different from the second embodiment in that it further includes a current mirror circuit 370.
  • the current mirror circuit 370 includes pMOS transistors 371 and 372 and nMOS transistors 373 and 374.
  • the pMOS transistors 371 and 372 are connected in parallel to the node of the power supply voltage VDDHSN.
  • the gate and drain of the pMOS transistor 371 are short-circuited, and the drain is connected to the enable transistor 361 on the power supply side of the clamp circuit 360.
  • the nMOS transistors 373 and 374 are connected in parallel to the reference node of the reference voltage VSSSSN.
  • the gate and drain of the nMOS transistor 373 are short-circuited, and the drain is connected to the drain of the pMOS transistor 372. Further, the drain of the nMOS transistor 374 is connected to the vertical signal line 259-n via the branch node on the circuit chip 202 side.
  • the current mirror circuit 370 generates a mirror current corresponding to the clamp current ICLP generated during the clamping operation, and causes the mirror current to flow from the vertical signal line 259-n to the reference node of the reference voltage VSSSSN. In other words, the current mirror circuit 370 draws the mirror current from the vertical signal line 259-n. Since only the vertical signal line 259-n needs to be wired between the chips for each column, the pixel miniaturization becomes easier as compared with the second embodiment in which two vertical signal lines are wired for each column.
  • the mirror ratio between the copy source clamping current ICLP and the copy destination mirror current should be 1: 1
  • the mirror ratios of the pMOS transistors 371 and 372 and the mirror ratios of the nMOS transistors 373 and 374 are arbitrary. Yes, not limited to 1: 1.
  • FIG. 18 is a timing chart showing an example of the operation of the solid-state image sensor 200 according to the third embodiment of the present technology.
  • a shows an aggressor timing chart
  • b in the figure shows a Victim timing chart.
  • the clamp current ICLP increases due to the clamping operation during the conversion period of the signal levels of the timings T1 and T2. Since the current mirror circuit 370 draws a mirror current from the vertical signal line 259-n by the amount of increase in the clamp current I CLP , the current I HPX of the pixels flowing through the signal line becomes substantially constant. This makes it possible to suppress fluctuations in the IR drop of the power supply voltage VDDHPX on the pixel side.
  • the IR drop of the reference voltage VSSSSN on the circuit side increases due to the mirror current generated by the aggressor. Due to this fluctuation in IR drop, the gate voltage VG of the input transistor 322 of Victim rises as illustrated in b in the figure. Accordingly, the output voltage Vout of the Victim may rise and deviate from the original level. As a result, streaking may not be sufficiently suppressed. A method for solving this problem will be described later in the fifth embodiment.
  • the current mirror circuit 370 causes the mirror current corresponding to the clamp current I CLP to flow through the vertical signal line 259-n, the current I HPX flowing through the signal line. Can be made substantially constant.
  • the current mirror circuit 370 draws the mirror current from the vertical signal line 259-n, but the mirror current can also be drawn directly from the power supply voltage VDDHPX.
  • the column amplifier 310 of the fourth embodiment is different from the third embodiment in that the current mirror circuit 370 draws a mirror current from the power supply voltage VDDHPX.
  • FIG. 19 is a circuit diagram showing a configuration example of the column amplifier 310 according to the fourth embodiment of the present technology.
  • the column amplifier 310 of the fourth embodiment is different from the third embodiment in that the drain of the nMOS transistor 374 in the current mirror circuit 370 is connected to the node of the power supply voltage VDDHPX on the pixel side.
  • the current mirror circuit 370 can pass a mirror current from the node of the power supply voltage VDDHPX to the reference node of the reference voltage VSSSSN via the signal line 258-n.
  • the current mirror circuit 370 causes the mirror current to flow from the node of the power supply voltage VDDHPX to the reference node of the reference voltage VSSHSN, so that the current IHPX on the pixel side is substantially constant. Can be.
  • the current mirror circuit 370 passes a mirror current through the reference node of the reference voltage VSSSSN, but in this configuration, the mirror current may increase the IR drop of the reference voltage VSSSSN. ..
  • the column amplifier 310 of the fifth embodiment is different from the third embodiment in that the current mirror circuit 370 causes a mirror current to flow to a node having a reference voltage different from that of the reference voltage VSSSN.
  • FIG. 20 is a circuit diagram showing a configuration example of the column amplifier 310 according to the fifth embodiment of the present technology.
  • the column amplifier 310 of the fifth embodiment is different from the third embodiment in that the nMOS transistors 373 and 374 in the current mirror circuit 370 are connected in parallel to the reference node of the reference voltage VSSCLP. With this connection, the current mirror circuit 370 can pass the mirror current to the reference node of the reference voltage VSSCLP.
  • the reference voltage VSSCLP is a voltage different from the reference voltage VSSSSN of the input stage 321.
  • the reference voltage VSSSSN is an example of the first reference voltage described in the claims
  • the reference voltage VSSCLP is an example of the second reference voltage described in the claims.
  • FIG. 21 is a timing chart showing an example of the operation of the solid-state image sensor 200 according to the fifth embodiment of the present technology.
  • a shows an aggressor timing chart
  • b in the figure shows a Victim timing chart.
  • the clamp current ICLP increases due to the clamping operation during the conversion period of the signal levels of the timings T1 and T2. Since the current mirror circuit 370 draws a current from the vertical signal line 259-n by the amount of increase in the clamp current I CLP , the current I HPX flowing through the signal line becomes substantially constant. This makes it possible to suppress fluctuations in the IR drop of the power supply voltage VDDHPX on the pixel side.
  • the reference voltage of the clamp circuit 360 is changed to VSSCLP, it is possible to suppress the fluctuation of the IR drop of the reference voltage VSSSSN on the circuit side.
  • FIG. 22 is a diagram showing an example of a cross-sectional view of the nMOS transistor 374 according to the fifth embodiment of the present technology.
  • the P layer 511 and the N layers 512 and 513 are formed in the P well 510.
  • a metal gate electrode 514 is formed between the N layers 512 and 513 via an oxide film (not shown).
  • the P layer 511 is connected to the reference node of the reference voltage VSSSSN.
  • the N layer 512 corresponds to the source of the nMOS transistor 374 and is connected to the reference node of the reference voltage VSSCLP.
  • the gate electrode 514 corresponds to the gate of the nMOS transistor 374 and is connected to the nMOS transistor 373.
  • the N layer 512 corresponds to the drain of the nMOS transistor 374 and is connected to the pixel circuit 250 via the vertical signal line 259-n.
  • the voltage may be either the reference voltage VSSCLP or the reference voltage VSSSSN.
  • the P well 510 is a reference voltage VSSSSN, as illustrated in a in FIG. 23, a deep N well 520 deeper than the P well 510 is provided, and the power supply voltage VDDHSN is set in the N layer 521 in the deep N well 520. It can also be supplied.
  • the P well 510 can be used as the reference voltage VSSCLP. In this case, it becomes necessary to form the deep N well 520 and supply the power supply voltage VDDHSN.
  • the configuration of the nMOS transistor 373 is the same as that of the nMOS transistor 374.
  • FIG. 24 is a diagram for explaining a method of arranging pads in the fifth embodiment of the present technology.
  • a is an arrangement example in which the pads are separated by the reference voltage VSSSSN and the reference voltage VSSCLP
  • b in the figure is an arrangement example in which the pads are not separated.
  • circuits other than the column amplifier 310 for one column are omitted.
  • the circuit chip 202 is provided with a reference voltage VSSSSN pad 531 and a reference voltage VSSCLP pad 532.
  • a reference voltage VSSSSN and a reference voltage VSSCLP are supplied to the column amplifier 310 via these pads.
  • a pad 533 having a reference voltage different from the reference voltage VSSSSN and the reference voltage VSSCLP can also be arranged.
  • the signal line from the pad 533 is branched into two, and the reference voltage VSSSSN and the reference voltage VSSCLP are supplied to the column amplifier 310 via different paths.
  • the common impedance at the root of the branch needs to be small so that streaking can be suppressed.
  • the current mirror circuit 370 causes the mirror current to flow through the node of the reference voltage VSSCLP different from the reference voltage VSSSSN, the IR drop of the reference voltage VSSSSN on the circuit side is performed. Fluctuations can be suppressed. As a result, the streaking that occurs when the IR drop fluctuates can be sufficiently suppressed.
  • the current mirror circuit 370 draws the mirror current from the vertical signal line 259-n, but the mirror current can also be drawn directly from the power supply voltage VDDHPX.
  • the column amplifier 310 of the sixth embodiment is different from the fifth embodiment in that the current mirror circuit 370 draws a mirror current from the power supply voltage VDDHPX.
  • FIG. 25 is a circuit diagram showing a configuration example of the column amplifier 310 according to the sixth embodiment of the present technology.
  • the column amplifier 310 of the sixth embodiment is different from the fifth embodiment in that the drain of the nMOS transistor 374 in the current mirror circuit 370 is connected to the node of the power supply voltage VDDHPX on the pixel side.
  • the current mirror circuit 370 can pass a mirror current from the node of the power supply voltage VDDHPX to the reference node of the reference voltage VSSSSN via the signal line 258-n.
  • the configurations of the nMOS transistors 373 and 374 of the sixth embodiment are the same as the configurations of the fifth embodiment illustrated in FIGS. 22 and 23. Further, the arrangement of the pads of the sixth embodiment is the same as the arrangement of the fifth embodiment illustrated in FIG. 24.
  • bias voltage VBN to the reference side current source transistor 327 is sample-held
  • the bias voltage VCLP to the clamp transistor 362 and the bias voltage VBP and VCP to the power supply side current source transistor 342 and the cascode transistor 343 are used.
  • a sample hold switch and a capacitance may be added in the folded stage 340 and the clamp circuit 360.
  • the current reuse column amplifier 320 of the first embodiment and the respective current reuse column amplifiers 320 of the first, second, fourth, and fifth modifications can be applied to the sixth embodiment.
  • the current mirror circuit 370 causes the mirror current to flow from the node of the power supply voltage VDDHPX to the reference node of the reference voltage VSSHSN, so that the current IHPX on the pixel side is substantially constant. Can be.
  • the enable transistor 361 and the clamp transistor 362 are arranged for each column, but in this configuration, the circuit scale increases as the number of columns increases.
  • the column amplifier 310 of the seventh embodiment is different from the first embodiment in that the circuit scale is reduced.
  • FIG. 26 is a circuit diagram showing a configuration example of the column amplifier 310 according to the seventh embodiment of the present technology.
  • the column amplifier 310 of the seventh embodiment differs from the first embodiment in that the enable transistor 361 is reduced and the clamp transistor 363 is connected in parallel between the source and drain of the input transistor 322. By reducing the enable transistor 361 and the current mirror circuit 370, the circuit scale of the column amplifier 310 can be reduced.
  • circuit configuration of the current reuse column amplifier 320 of the seventh embodiment is the same as that of the third modification of the first embodiment illustrated in FIG. 10, except that the clamp transistor 363 is added. be.
  • the drop of the output voltage Vout can be limited by the clamp transistor 363, it should be noted that the gain may change and the linearity may deteriorate. In order to avoid deterioration of linearity, the bias voltage VCN of the folded stage 340 may be increased. However, the output range may be narrowed.
  • the bias voltage VBN to the reference side current source transistor 327 is sample-held, the bias voltage VCLP to the clamp transistor 363 and the bias voltage VBP and VCP to the power supply side current source transistor 342 and the cascode transistor 343 are used. Can also be sample-held. In this case, a sample hold switch and a capacitance may be added in the folded stage 340 and the clamp circuit 360.
  • the current reuse column amplifier 320 of the first embodiment and the respective current reuse column amplifiers 320 of the first, second, fourth, and fifth modifications can be applied to the seventh embodiment.
  • clamp transistor 363 of the seventh embodiment can be added to the column amplifier 310 of the first to fifth embodiments.
  • the circuit scale of the column amplifier 310 can be reduced accordingly.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on a moving body of any kind such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility, an airplane, a drone, a ship, and a robot. You may.
  • FIG. 27 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technique according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via the communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (interface) 12053 are shown as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 has a driving force generator for generating a driving force of a vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism for adjusting and a braking device for generating braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, turn signals or fog lamps.
  • the body system control unit 12020 may be input with radio waves transmitted from a portable device that substitutes for the key or signals of various switches.
  • the body system control unit 12020 receives inputs of these radio waves or signals and controls a vehicle door lock device, a power window device, a lamp, and the like.
  • the vehicle outside information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image pickup unit 12031 is connected to the vehicle outside information detection unit 12030.
  • the vehicle outside information detection unit 12030 causes the image pickup unit 12031 to capture an image of the outside of the vehicle and receives the captured image.
  • the vehicle outside information detection unit 12030 may perform object detection processing or distance detection processing such as a person, a vehicle, an obstacle, a sign, or a character on the road surface based on the received image.
  • the image pickup unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of the light received.
  • the image pickup unit 12031 can output an electric signal as an image or can output it as distance measurement information. Further, the light received by the image pickup unit 12031 may be visible light or invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects the in-vehicle information.
  • a driver state detection unit 12041 that detects a driver's state is connected to the vehicle interior information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether or not the driver has fallen asleep.
  • the microcomputer 12051 calculates the control target value of the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and the drive system control unit.
  • a control command can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions including vehicle collision avoidance or impact mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, and the like. It is possible to perform cooperative control for the purpose of.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform coordinated control for the purpose of automatic driving that runs autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the vehicle outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the outside information detection unit 12030, and performs cooperative control for the purpose of anti-glare such as switching the high beam to the low beam. It can be carried out.
  • the audio image output unit 12052 transmits an output signal of at least one of audio and an image to an output device capable of visually or audibly notifying information to the passenger or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an onboard display and a head-up display.
  • FIG. 28 is a diagram showing an example of the installation position of the image pickup unit 12031.
  • the image pickup unit 12031 As the image pickup unit 12031, the image pickup unit 12101, 12102, 12103, 12104, 12105 is provided.
  • the image pickup units 12101, 12102, 12103, 12104, 12105 are provided, for example, at positions such as the front nose, side mirrors, rear bumpers, back doors, and the upper part of the windshield in the vehicle interior of the vehicle 12100.
  • the image pickup unit 12101 provided in the front nose and the image pickup section 12105 provided in the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the image pickup units 12102 and 12103 provided in the side mirror mainly acquire images of the side of the vehicle 12100.
  • the image pickup unit 12104 provided in the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100.
  • the image pickup unit 12105 provided on the upper part of the windshield in the vehicle interior is mainly used for detecting a preceding vehicle, a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 28 shows an example of the shooting range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging range of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • the imaging range 12114 indicates the imaging range.
  • the imaging range of the imaging unit 12104 provided on the rear bumper or the back door is shown. For example, by superimposing the image data captured by the image pickup units 12101 to 12104, a bird's-eye view image of the vehicle 12100 can be obtained.
  • At least one of the image pickup units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the image pickup units 12101 to 12104 may be a stereo camera including a plurality of image pickup elements, or may be an image pickup element having pixels for phase difference detection.
  • the microcomputer 12051 has a distance to each three-dimensional object within the image pickup range 12111 to 12114 based on the distance information obtained from the image pickup unit 12101 to 12104, and a temporal change of this distance (relative speed with respect to the vehicle 12100). By obtaining can. Further, the microcomputer 12051 can set an inter-vehicle distance to be secured in advance in front of the preceding vehicle, and can perform automatic braking control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform coordinated control for the purpose of automatic driving or the like that autonomously travels without relying on the driver's operation.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 converts three-dimensional object data related to a three-dimensional object into two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, electric poles, and other three-dimensional objects based on the distance information obtained from the image pickup units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the microcomputer 12051 via the audio speaker 12061 or the display unit 12062. By outputting an alarm to the driver and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • At least one of the image pickup units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging unit 12101 to 12104.
  • pedestrian recognition is, for example, a procedure for extracting feature points in an image captured by an image pickup unit 12101 to 12104 as an infrared camera, and pattern matching processing is performed on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian. It is done by the procedure to determine.
  • the audio image output unit 12052 determines the square contour line for emphasizing the recognized pedestrian.
  • the display unit 12062 is controlled so as to superimpose and display. Further, the audio image output unit 12052 may control the display unit 12062 so as to display an icon or the like indicating a pedestrian at a desired position.
  • the above is an example of a vehicle control system to which the technology according to the present disclosure can be applied.
  • the technique according to the present disclosure can be applied to, for example, the image pickup unit 12031 among the configurations described above.
  • the image pickup apparatus 100 of FIG. 1 can be applied to the image pickup unit 12031.
  • streaking can be suppressed and a photographed image that is easier to see can be obtained, so that driver fatigue can be reduced.
  • the present technology can have the following configurations.
  • An input transistor that outputs an output voltage corresponding to the voltage between the source and the gate to which the input voltage is input from the drain, and A reference side current source transistor that supplies a predetermined current from the drain of the input transistor to a predetermined reference node, and A feedback circuit that feeds back a part of the current to the gate of the input transistor, A solid-state image pickup device including a clamp circuit that limits the output voltage to a value higher than a predetermined lower limit voltage.
  • a pixel circuit that generates the input voltage by photoelectric conversion is further provided. The pixel circuit is provided on a predetermined pixel chip, and the pixel circuit is provided on a predetermined pixel chip.
  • the clamp circuit includes a clamp transistor inserted between the drain of the input transistor and a predetermined power supply voltage.
  • the power supply voltage is a circuit-side power supply voltage supplied to the circuit chip.
  • the power supply voltage is a pixel-side power supply voltage supplied to the pixel chip.
  • the solid-state image pickup device according to any one of (3) to (5) above, further comprising a current mirror circuit that generates a mirror current corresponding to the clamp current flowing through the clamp transistor.
  • the pixel circuit supplies the input voltage to the source of the input transistor via a predetermined vertical signal line.
  • the solid-state image pickup device according to (6), wherein the current mirror circuit draws the mirror current from the vertical signal line.
  • the solid-state image sensor according to (6), wherein the current mirror circuit causes the mirror current to flow from a pixel-side power supply voltage supplied to the pixel chip to a predetermined reference node.
  • the voltage of the reference node of the reference side current source transistor is the first reference voltage.
  • the solid-state image pickup device any one of (6) to (8), wherein the current mirror circuit causes the mirror current to flow through the reference node of the first reference voltage.
  • the voltage of the reference node of the reference side current source transistor is the first reference voltage.
  • the solid-state image sensor according to any one of (6) to (8) above, wherein the current mirror circuit allows the mirror current to flow through a reference node having a second reference voltage different from the first reference voltage.
  • the solid-state image pickup device to (10), wherein the first and second reference voltages are supplied from different pads.
  • the first reference voltage is supplied to the P layer provided in the P well, and is supplied to the P layer.
  • the solid-state image sensor according to (14), wherein the power supply voltage of the current mirror circuit is supplied to the N layer provided in the deep N well.
  • the clamp circuit limits the output voltage according to a predetermined enable signal.
  • the clamp circuit includes a clamp transistor connected in parallel with the input transistor between the drain and the source of the input transistor.
  • An input transistor that outputs an output voltage corresponding to the voltage between the source and the gate to which the input voltage is input from the drain, and A reference side current source transistor that supplies a predetermined current from the drain of the input transistor to a predetermined reference node, and A feedback circuit that feeds back a part of the current to the gate of the input transistor, A clamp circuit that limits the output voltage to a value higher than the predetermined lower limit voltage, and
  • An image pickup apparatus including an analog-to-digital converter that converts the output voltage into a digital signal.
  • Image sensor 110 Optical unit 120
  • DSP circuit 130 Display unit 140
  • Operation unit 150 Bus 160 Frame memory 170
  • Power supply unit 200 Solid-state image sensor 201 Pixel chip 202 Circuit chip 210 Line selection unit 220 DAC 230 Timing control circuit 240 Pixel array unit 250 Pixel circuit 251 Photoelectric conversion element 252 Transfer transistor 253 Reset transistor 254 Floating diffusion layer 255 Amplification transistor 256 Selective transistor 260 Analog-to-digital conversion unit 261 ADC 262, 263, 329-2 Capacity 264 Comparator 265 Counter 266 Latch circuit 270 Horizontal transfer scanning unit 280 Image processing unit 300 Constant current source unit 310 Column amplifier 320 Current reuse column amplifier 321 Input stage 322 Input transistor 323 Feedback circuit 324 Input side auto zero Switch 325 Feedback capacity 326 Reference side capacity 327 347 Reference side current source transistor 329-1 Sample hold switch 330, 346 Intermediate switch 330-1 Reference switch 331, 341 Cascode capacity 332, 343, 345, 353 Cascode transistor 333 Ca

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

カラムごとに電圧を増幅する固体撮像素子において、画質を向上させる。　固体撮像素子において入力トランジスタは、入力電圧が入力されるソースとゲートとの間の電圧に応じた出力電圧をドレインから出力する。基準側電流源トランジスタは、入力トランジスタのドレインから所定の基準ノードへ所定の電流を供給する。帰還回路は、電流の一部を入力トランジスタのゲートに帰還させる。クランプ回路は、所定の下限電圧より高い値に出力電圧を制限する。

Description

固体撮像素子、および、撮像装置
　本技術は、固体撮像素子に関する。詳しくは、カラムごとにアナログ信号をデジタル信号に変換する固体撮像素子、および、撮像装置に関する。
　従来より、固体撮像素子などにおいては、アナログ信号をデジタル信号に変換するために、シングルスロープ型などの各種のＡＤＣ（Analog to Digital Converter）が用いられている。例えば、画素のカラムごとにＡＤＣを配置し、カラムとＡＤＣとの間にアンプを挿入した固体撮像素子が提案されている（例えば、特許文献１参照。）。
特開２０１６－５０５４号公報
　上述の従来技術では、アンプを挿入することにより画素信号の電圧を増幅し、感度の向上を図っている。しかしながら、上述の固体撮像素子では、非常に強い光が入射した際にアンプの電源電圧が変動し、その電源変動に起因して画素信号にノイズが生じて画像データの画質が低下することがある。
　本技術はこのような状況に鑑みて生み出されたものであり、カラムごとに電圧を増幅する固体撮像素子において、画質を向上させることを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、入力電圧が入力されるソースとゲートとの間の電圧に応じた出力電圧をドレインから出力する入力トランジスタと、上記入力トランジスタのドレインから所定の基準ノードへ所定の電流を供給する基準側電流源トランジスタと、上記電流の一部を上記入力トランジスタのゲートに帰還させる帰還回路と、所定の下限電圧より高い値に上記出力電圧を制限するクランプ回路とを具備する固体撮像素子である。これにより、画質が向上するという作用をもたらす。
　また、この第１の側面において、光電変換により上記入力電圧を生成する画素回路をさらに具備し、上記画素回路は、所定の画素チップに設けられ、上記入力トランジスタ、上記基準側電流源トランジスタ、上記帰還回路および上記クランプ回路は、上記画素チップに積層された回路チップに設けられてもよい。これにより、積層構造によってチップ毎の回路規模が削減されるという作用をもたらす。
　また、この第１の側面において、上記クランプ回路は、上記入力トランジスタのドレインと、所定の電源電圧との間に挿入されたクランプトランジスタを備えてもよい。これにより、出力電圧が制限されるという作用をもたらす。
　また、この第１の側面において、上記電源電圧は、上記回路チップに供給される回路側電源電圧であってもよい。これにより、回路側電源電圧からの電流の変動が抑制されるという作用をもたらす。
　また、この第１の側面において、上記電源電圧は、上記画素チップに供給される画素側電源電圧であってもよい。これにより、画素側電源電圧からの電流の変動が抑制されるという作用をもたらす。
　また、この第１の側面において、上記クランプトランジスタに流れるクランプ電流に応じたミラー電流を生成するカレントミラー回路をさらに具備してもよい。
　また、この第１の側面において、上記画素回路は、所定の垂直信号線を介して上記入力電圧を上記入力トランジスタのソースに供給し、上記カレントミラー回路は、上記垂直信号線から上記ミラー電流を引いてもよい。これにより、垂直信号線の電流の変動が抑制されるという作用をもたらす。
　また、この第１の側面において、上記カレントミラー回路は、上記画素チップに供給される画素側電源電圧から所定の基準ノードへ上記ミラー電流を流してもよい。これにより、画素側電源電圧からの電流の変動が抑制されるという作用をもたらす。
　また、この第１の側面において、上記基準側電流源トランジスタの上記基準ノードの電圧は、第１の基準電圧であり、上記カレントミラー回路は、上記第１の基準電圧の基準ノードに上記ミラー電流を流してもよい。これにより、第２の基準電圧の生成が不要になるという作用をもたらす。
　また、この第１の側面において、上記基準側電流源トランジスタの上記基準ノードの電圧は、第１の基準電圧であり、上記カレントミラー回路は、上記第１の基準電圧と異なる第２の基準電圧の基準ノードに上記ミラー電流を流してもよい。これにより、回路側のＩＲドロップの変動が抑制されるという作用をもたらす。
　また、この第１の側面において、上記第１および第２の基準電圧は、異なるパッドから供給されてもよい。これにより、ＩＲドロップの変動が抑制されるという作用をもたらす。
　また、この第１の側面において、上記第１および第２の基準電圧は、同一のパッドから供給されてもよい。これにより、パッドが削減されるという作用をもたらす。
　また、この第１の側面において、上記第１の基準電圧は、Ｐウェルに設けられたＰ層に供給され、上記第２の基準電圧は、上記Ｐウェルに設けられたＮ層に供給されてもよい。これにより、ディープＮウェルが不要になるという作用をもたらす。
　また、この第１の側面において、上記第２の基準電圧は、Ｐウェルに設けられたＰ層およびＮ層に供給されてもよい。これにより、ＩＲドロップ差によるバックゲート効果が抑制されるという作用をもたらす。
　また、この第１の側面において、上記カレントミラー回路の電源電圧は、ディープＮウェルに設けられたＮ層に供給されてもよい。
　また、この第１の側面において、上記クランプ回路は、所定のイネーブル信号に従って上記出力電圧を制限してもよい。これにより、クランプ動作の有効、無効が設定されるという作用をもたらす。
　また、この第１の側面において、上記クランプ回路は、上記入力トランジスタのドレインおよびソースの間において上記入力トランジスタと並列に接続されたクランプトランジスタを備えてもよい。これにより、出力電圧が制限されるという作用をもたらす。
　また、本技術の第２の側面は、入力電圧が入力されるソースとゲートとの間の電圧に応じた出力電圧をドレインから出力する入力トランジスタと、上記入力トランジスタのドレインから所定の基準ノードへ所定の電流を供給する基準側電流源トランジスタと、上記電流の一部を上記入力トランジスタのゲートに帰還させる帰還回路と、所定の下限電圧より高い値に上記出力電圧を制限するクランプ回路と、上記出力電圧をデジタル信号に変換するアナログデジタル変換器とを具備する撮像装置である。これにより、デジタル信号を配列した画像データの画質が向上するという作用をもたらす。
本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の積層構造の一例を示す図である。 本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素回路の一構成例を示す回路図である。 本技術の第１の実施の形態における定電流源部の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるカラムアンプの一構成例を示す回路図である。 本技術の第１の実施の形態におけるアナログデジタル変換部の一構成例を示すブロック図である。 本技術の第１の実施の形態の第１の変形例におけるカラムアンプの一構成例を示す回路図である。 本技術の第１の実施の形態の第２の変形例におけるカラムアンプの一構成例を示す回路図である。 本技術の第１の実施の形態の第３の変形例におけるカラムアンプの一構成例を示す回路図である。 本技術の第１の実施の形態の第３の変形例における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態の第３の変形例における固体撮像素子の動作の別の例を示すタイミングチャートである。 本技術の第１の実施の形態の第４の変形例におけるカラムアンプの一構成例を示す回路図である。 本技術の第１の実施の形態の第５の変形例におけるカラムアンプの一構成例を示す回路図である。 本技術の第１の実施の形態の第５の変形例におけるカラムアンプの別の例を示す回路図である。 本技術の第２の実施の形態におけるカラムアンプの一構成例を示す回路図である。 本技術の第３の実施の形態におけるカラムアンプの一構成例を示す回路図である。 本技術の第３の実施の形態における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第４の実施の形態におけるカラムアンプの一構成例を示す回路図である。 本技術の第５の実施の形態におけるカラムアンプの一構成例を示す回路図である。 本技術の第５の実施の形態における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第５の実施の形態におけるｎＭＯＳ（n-channel Metal Oxide Semiconductor）トランジスタの断面図の一例を示す図である。 本技術の第５の実施の形態におけるｎＭＯＳトランジスタの断面図の別の例を示す図である。 本技術の第５の実施の形態におけるパッドの配置方法を説明するための図である。 本技術の第６の実施の形態におけるカラムアンプの一構成例を示す回路図である。 本技術の第７の実施の形態におけるカラムアンプの一構成例を示す回路図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（クランプ回路が出力電圧を制限する例）
　２．第２の実施の形態（画素側の電源に接続されたクランプ回路が出力電圧を制限する例）
　３．第３の実施の形態（クランプ回路が出力電圧を制限し、カレントミラー回路を設けた例）
　４．第４の実施の形態（クランプ回路が出力電圧を制限し、画素側の電源に接続されたカレントミラー回路を設けた例）
　５．第５の実施の形態（クランプ回路が出力電圧を制限し、基準電圧を変更したカレントミラー回路を設けた例）
　６．第６の実施の形態（クランプ回路が出力電圧を制限し、画素側の電源に接続し、基準電圧を変更したカレントミラー回路を設けた例）
　７．第７の実施の形態（入力トランジスタに並列に接続されたクランプ回路が出力電圧を制限する例）
　８．移動体への応用例
　＜１．第１の実施の形態＞
　［撮像装置の構成例］
　図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データ（フレーム）を撮像するための装置であり、光学部１１０、固体撮像素子２００およびＤＳＰ（Digital Signal Processing）回路１２０を備える。さらに撮像装置１００は、表示部１３０、操作部１４０、バス１５０、フレームメモリ１６０、記憶部１７０および電源部１８０を備える。撮像装置１００としては、例えば、デジタルスチルカメラなどのデジタルカメラの他、撮像機能を持つスマートフォンやパーソナルコンピュータ、車載カメラ等が想定される。
　光学部１１０は、被写体からの光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、垂直同期信号に同期して、光電変換によりフレームを生成するものである。ここで、垂直同期信号は、撮像のタイミングを示す所定周波数の周期信号である。固体撮像素子２００は、生成した画像データをＤＳＰ回路１２０に信号線２０９を介して供給する。
　ＤＳＰ回路１２０は、固体撮像素子２００からのフレームに対して所定の信号処理を実行するものである。このＤＳＰ回路１２０は、処理後のフレームをバス１５０を介してフレームメモリ１６０などに出力する。
　表示部１３０は、フレームを表示するものである。表示部１３０としては、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネルが想定される。操作部１４０は、ユーザの操作に従って操作信号を生成するものである。
　バス１５０は、光学部１１０、固体撮像素子２００、ＤＳＰ回路１２０、表示部１３０、操作部１４０、フレームメモリ１６０、記憶部１７０および電源部１８０が互いにデータをやりとりするための共通の経路である。
　フレームメモリ１６０は、画像データを保持するものである。記憶部１７０は、フレームなどの様々なデータを記憶するものである。電源部１８０は、固体撮像素子２００、ＤＳＰ回路１２０や表示部１３０などに電源を供給するものである。
　［固体撮像素子の構成例］
　図２は、本技術の第１の実施の形態における固体撮像素子２００の積層構造の一例を示す図である。この固体撮像素子２００は、回路チップ２０２と、その回路チップ２０２に積層された画素チップ２０１とを備える。これらのチップは、ビアなどの接続部を介して電気的に接続される。なお、ビアの他、Ｃｕ－Ｃｕ接合やバンプにより接続することもできる。
　図３は、本技術の第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、行選択部２１０、ＤＡＣ（Digital to Analog Converter）２２０、タイミング制御回路２３０を備える。さらに、固体撮像素子２００は、画素アレイ部２４０、定電流源部３００、アナログデジタル変換部２６０、水平転送走査部２７０、および、画像処理部２８０を備える。
　また、画素アレイ部２４０には、複数の画素回路２５０が二次元格子状に配列される。以下、所定の水平方向に配列された画素回路２５０の集合を「行」と称し、水平方向に垂直な方向に配列された画素回路２５０の集合を「列」または「カラム」と称する。
　タイミング制御回路２３０は、垂直同期信号Ｖｓｙｎｃに同期して行選択部２１０、ＤＡＣ２２０、定電流源部３００、アナログデジタル変換部２６０および水平転送走査部２７０のそれぞれの動作タイミングを制御するものである。
　行選択部２１０は、行を順に選択して駆動し、アナログの画素信号を、定電流源部３００を介してアナログデジタル変換部２６０へ出力させるものである。
　画素回路２５０は、行選択部２１０の制御に従って、光電変換により、アナログの画素信号を生成するものである。画素回路２５０のそれぞれは、画素信号を垂直信号線２５９を介して定電流源部３００へ出力する。
　定電流源部３００において、カラム毎に定電流が供給される。また、カラムごとに画素信号を増幅するカラムアンプが設けられる。
　ＤＡＣ２２０は、ＤＡ（Digital to Analog）変換により参照信号を生成し、アナログデジタル変換部２６０に供給するものである。参照信号として、例えば、のこぎり刃状のランプ信号が用いられる。
　アナログデジタル変換部２６０は、参照信号を用いて、列ごとにアナログの入力信号をデジタル信号に変換するものである。このアナログデジタル変換部２６０は、水平転送走査部２７０の制御に従ってデジタル信号を画像処理部２８０に供給する。
　水平転送走査部２７０は、アナログデジタル変換部２６０を制御して、デジタル信号を順に出力させるものである。
　画像処理部２８０は、デジタル信号を配列したフレームに対して所定の画像処理を行うものである。この画像処理部２８０は、処理後のフレームをＤＳＰ回路１２０へ供給する。
　また、固体撮像素子２００内の上述の回路は、画素チップ２０１と回路チップ２０２とに分散して配置される。例えば、画素アレイ部２４０が画素チップ２０１に設けられ、画素アレイ部２４０以外の回路（アナログデジタル変換部２６０など）は、回路チップ２０２に配置される。なお、画素チップ２０１と回路チップ２０２とのそれぞれに配置する回路は、この組み合わせに限定されない。例えば、画素アレイ部２４０と、定電流源部３００と、アナログデジタル変換部２６０内のコンパレータとを画素チップ２０１に配置し、それ以外の回路を回路チップ２０２に配置することもできる。
　［画素回路の構成例］
　図４は、本技術の第１の実施の形態における画素回路２５０の一構成例を示す回路図である。この画素回路２５０は、光電変換素子２５１、転送トランジスタ２５２、リセットトランジスタ２５３、浮遊拡散層２５４、増幅トランジスタ２５５および選択トランジスタ２５６を備える。また、画素回路２５０には、電源電圧ＶＤＤＨＰＸが供給される。
　光電変換素子２５１は、入射光を光電変換して電荷を生成するものである。転送トランジスタ２５２は、行選択部２１０からの転送信号ＴＲＧに従って、光電変換素子２５１から浮遊拡散層２５４へ電荷を転送するものである。リセットトランジスタ２５３は、行選択部２１０からのリセット信号ＲＳＴに従って、浮遊拡散層２５４の電荷量を初期化するものである。
　浮遊拡散層２５４は、電荷を蓄積し、電荷量に応じた電圧を生成するものである。増幅トランジスタ２５５は、浮遊拡散層２５４の電圧を増幅するものである。選択トランジスタ２５６は、行選択部２１０からの選択信号ＳＥＬに従って、増幅された電圧の信号を画素信号ＳＩＧとして出力するものである。列数をＮ（Ｎは、整数）として、第ｎ（ｎは、１乃至Ｎの整数）列の画素信号は、垂直信号線２５９－ｎを介して定電流源部３００に伝送される。
　なお、画素回路２５０の回路は、光電変換により画素信号を生成することができるものであれば、同図に例示したものに限定されない。
　［定電流源部の構成例］
　図５は、本技術の第１の実施の形態における定電流源部３００の一構成例を示すブロック図である。この定電流源部３００には、カラムごとにカラムアンプ３１０が配置される。列数をＮとすると、Ｎ個のカラムアンプ３１０が配置される。
　ｎ個目のカラムアンプ３１０には、垂直信号線２５９－ｎを介して、対応する列の画素信号が入力される。カラムアンプ３１０は、その画素信号の電圧を増幅し、信号線３０９－ｎを介してアナログデジタル変換部２６０へ出力する。以下、画素信号の増幅前の電圧を「入力電圧Ｖｉｎ」とし、増幅後の電圧を「出力電圧Ｖｏｕｔ」とする。また、カラムアンプ３１０は、タイミング制御回路２３０からのオートゼロ信号ＰＡＺにより初期化される。
　［カラムアンプの構成例］
　図６は、本技術の第１の実施の形態におけるカラムアンプ３１０の一構成例を示す回路図である。このカラムアンプ３１０には、電流リユースカラムアンプ３２０およびクランプ回路３６０が設けられる。以下、電流リユースカラムアンプ３２０を「ＣＲＣＡ（Current Reuse Column Amp）」と称する。このＣＲＣＡは、入力トランジスタ３２２、帰還回路３２３、および、基準側電流源トランジスタ３２７を備える。この帰還回路３２３は、入力側オートゼロスイッチ３２４、帰還容量３２５および基準側容量３２６を備える。また、同図において、垂直信号線２５９－ｎに接続されたＶＳＬ容量４００は、垂直信号線２５９－ｎと基準電圧（接地電圧など）との間の配線容量を示す。
　また、入力トランジスタ３２２として、例えば、ｐＭＯＳ（p-channel MOS）トランジスタが用いられる。基準側電流源トランジスタ３２７として、例えば、ｎＭＯＳトランジスタが用いられる。
　入力トランジスタ３２２のソースは、垂直信号線２５９－ｎに接続され、ドレインは、基準側電流源トランジスタ３２７のドレインに接続される。また、画素回路２５０は、光電変換により画素信号を生成し、その電圧を入力電圧Ｖｉｎとして垂直信号線２５９－ｎを介して入力トランジスタ３２２のソースに入力する。
　また、基準側電流源トランジスタ３２７のソースは、所定の基準電圧ＶＳＳＨＳＮの基準ノードに接続される。基準側電流源トランジスタ３２７のゲートには、所定のバイアス電圧ＶＢＮが印加され、基準側電流源トランジスタ３２７は、そのバイアス電圧ＶＢＮに応じた一定のバイアス電流を供給する。
　また、入力トランジスタ３２２および基準側電流源トランジスタ３２７の間の出力ノード３２８からは、信号線３０９－ｎを介して出力電圧Ｖｏｕｔがアナログデジタル変換部２６０へ出力される。
　帰還回路３２３において、帰還容量３２５は、出力ノード３２８と入力トランジスタ３２２のゲートとの間に挿入される。また、基準側容量３２６は、入力トランジスタ３２２のゲートと基準電圧ＶＳＳＨＳＮの基準ノードとの間に挿入される。入力側オートゼロスイッチ３２４は、オートゼロ信号ＰＡＺに従って、出力ノード３２８と入力トランジスタ３２２のゲートとの間の経路を開閉するものである。
　上述の構成により、入力トランジスタ３２２のソースに入力される入力電圧Ｖｉｎに応じて、入力トランジスタ３２２のゲート－ソース間電圧ＶＧＳが変動し、入力トランジスタ３２２のドレイン電流が変化する。このドレイン電流に応じた出力電圧Ｖｏｕｔが入力トランジスタ３２２のドレイン（すなわち、出力ノード３２８）から出力される。このように、入力トランジスタ３２２のゲート－ソース間電圧に応じた出力電圧が、そのドレインから出力される。また、帰還回路３２３により、基準側電流源トランジスタ３２７の供給する一定のバイアス電流の一部が、入力トランジスタ３２２のゲートに帰還する。
　ＣＲＣＡは、電流源（基準側電流源トランジスタ３２７）の電流の一部を入力トランジスタ３２２のゲートに帰還させるため、電流源の電流のみで増幅を行うことができる。これにより、消費電力の増大を抑制することができる。
　クランプ回路３６０は、イネーブルトランジスタ３６１およびクランプトランジスタ３６２を備える。イネーブルトランジスタ３６１として、例えば、ｐＭＯＳトランジスタが用いられ、クランプトランジスタ３６２として、例えば、ｎＭＯＳトランジスタが用いられる。イネーブルトランジスタ３６１およびクランプトランジスタ３６２は、回路チップ２０２内に供給される電源電圧ＶＤＤＨＳＮのノードと、入力トランジスタ３２２のドレインとの間に直列に挿入される。なお、電源電圧ＶＤＤＨＳＮは、特許請求の範囲に記載の回路側電源電圧の一例である。
　イネーブルトランジスタ３６１のゲートには、タイミング制御回路２３０からのイネーブル信号ＣＬＰＥＮが入力される。また、クランプトランジスタ３６２のゲートには、所定のバイアス電圧ＶＣＬＰが入力される。
　クランプトランジスタ３６２は、出力電圧Ｖｏｕｔを、所定の下限電圧ＶＬより高い値に制限するものである。画素回路２５０に入射される光量が多いほど、出力電圧Ｖｏｕｔが低下し、振幅が大きくなる。クランプトランジスタ３６２の機能により、フルスケール以上の大振幅の画素信号が入力されたときであっても、出力電圧Ｖｏｕｔは下限電圧ＶＬに固定（クランプ）される。以下、クランプトランジスタ３６２が出力電圧Ｖｏｕｔを制限する動作を「クランプ動作」と称する。
　下限電圧ＶＬは、バイアス電圧ＶＣＬＰにより調整される。この下限電圧ＶＬには、基準側電流源トランジスタ３２７が飽和領域で動作するために必要な電圧が設定される。例えば、基準側電流源トランジスタ３２７が飽和領域で動作するには、次の式を満たす必要がある。
　　Ｖｄｓ≧Ｖｄｓａｔ　　　　　　　　　　　　　　　・・・式１
　　Ｖｄｓａｔ＝Ｖｇｓ－Ｖｔｈ　　　　　　　　　　　・・・式２
式１および式２において、ＶｄｓおよびＶｇｓは、基準側電流源トランジスタ３２７のドレイン－ソース間電圧およびゲート－ソース間電圧である。Ｖｔｈは、基準側電流源トランジスタ３２７の閾値電圧である。
　式１および式２より、基準側電流源トランジスタ３２７のゲート電圧（バイアス電圧ＶＢＮ）と閾値電圧Ｖｔｈとの差分に、必要に応じてマージンを加えた電圧が下限電圧ＶＬとして設定される。
　また、イネーブル信号ＣＬＰＥＮは、クランプ回路３６０のクランプ動作を有効、または、無効にするための信号である。例えば、有効にする場合には、イネーブル信号ＣＬＰＥＮにローレベルが設定され、無効にする場合にはハイレベルが設定される。なお、イネーブルトランジスタ３６１は、必要に応じて設けられる。クランプ回路３６０内にイネーブルトランジスタ３６１を設けない構成とすることもできる。
　ここで、クランプ回路３６０を設けない構成を比較例として想定する。この比較例では、画素回路２５０に、非常に強い光が入射した際に出力電圧Ｖｏｕｔがフルスケール以上に低下して、式１および式２を満たすことができなくなり、基準側電流源トランジスタ３２７が線形領域で動作するおそれがある。基準側電流源トランジスタ３２７が線形領域で動作する場合、そのトランジスタの供給する電流が一定ではなくなり、強い光が入射したカラムで画素回路２５０の電源電圧ＶＤＤＨＰＸおよび基準側電流源トランジスタ３２７のソースに接続される基準電圧ＶＳＳＨＳＮが変動する。そのカラムをアグレッサーとし、別のカラムをビクティムとすると、アグレッサーで生じた電源電圧および基準電圧の変動により、ビクティムの出力電圧が変動し、本来のレベルからずれてしまう。これにより、画像データにノイズが生じる。この現象は、ストリーキングと呼ばれる。
　しかし、クランプ回路３６０を設けることにより、出力電圧Ｖｏｕｔの低下を制限して基準側電流源トランジスタ３２７が飽和領域で動作させることができる。これにより、電圧変動を抑制し、ストリーキングの発生を抑制することができる。この結果、画像データの画質を向上させることができる。
　ただし、クランプ動作により、クランプトランジスタ３６２に電流が流れ、その分だけ、電源電圧ＶＤＤＨＰＸからの電流の値が低下することに留意する必要がある。この電流変動により、増幅トランジスタ２５５のゲート－ドレイン間の寄生容量を介して浮遊拡散層２５４の電圧が変動するおそれがある。この電圧変動は、特に、浮遊拡散層２５４の容量が比較的小さい場合や、増幅トランジスタ２５５の寄生容量が比較的大きい場合に問題となる。この問題は、後述するカレントミラー回路を設けることにより解消することができる。
　［アナログデジタル変換部の構成例］
　図７は、本技術の第１の実施の形態におけるアナログデジタル変換部２６０の一構成例を示すブロック図である。このアナログデジタル変換部２６０には、カラムごとにＡＤＣ２６１およびラッチ回路２６６が配置される。列数をＮとすると、ＡＤＣ２６１およびラッチ回路２６６はＮ個ずつ配置される。
　ＡＤＣ２６１は、アナログの画素信号をデジタル信号に変換するものである。このＡＤＣ２６１は、容量２６２および２６３と、コンパレータ２６４と、カウンタ２６５とを備える。また、ＡＤＣ２６１により、ＣＤＳ（Correlated Double Sampling）処理がさらに実行される。
　コンパレータ２６４は、ＤＡＣ２２０からの参照信号と、対応する列の画素信号とを比較するものである。コンパレータ２６４には、一対の入力端子が設けられ、それらの一方に容量２６２を介して参照信号が入力され、他方に容量２６３を介して画素信号が入力される。コンパレータ２６４は、比較結果をカウンタ２６５に供給する。
　カウンタ２６５は、タイミング制御回路２３０の制御に従って、比較結果が反転するまでの期間に亘って、計数値を計数するものである。このカウンタ２６５は、計数値を示す信号をデジタル信号としてラッチ回路２６６に出力する。
　ラッチ回路２６６は、デジタル信号を保持するものである。このラッチ回路２６６は、水平転送走査部２７０からの同期信号に同期して、デジタル信号を画像処理部２８０に出力する。
　このように、本技術の第１の実施の形態によれば、クランプ回路３６０が出力電圧Ｖｏｕｔを下限電圧ＶＬより高い値に制限するため、基準側電流源トランジスタ３２７を飽和領域で動作させることができる。これにより、基準側電流源トランジスタ３２７が線形領域で動作した場合に発生するストリーキングを抑制し、画像データの画質を向上させることができる。
　［第１の変形例］
　上述の第１の実施の形態では、帰還回路３２３により負帰還を形成していたが、この構成では、帰還率が小さいため十分なループゲインが得られず、リニアリティが悪化するおそれがある。第１の実施の形態の第１の変形例におけるカラムアンプ３１０は、カスコードトランジスタの追加によりリニアリティを改善する点において第１の実施の形態と異なる。
　図８は、本技術の第１の実施の形態の第１の変形例におけるカラムアンプ３１０の一構成例を示す回路図である。この第１の実施の形態の第１の変形例の電流リユースカラムアンプ３２０は、カスコード容量３３１、カスコードトランジスタ３３２およびカスコード側オートゼロスイッチ３３３をさらに備える点において第１の実施の形態と異なる。カスコードトランジスタ３３２として、例えば、ｐＭＯＳトランジスタが用いられる。
　カスコードトランジスタ３３２は、入力トランジスタ３２２のドレインと、基準側電流源トランジスタ３２７（負荷ＭＯＳ）のドレインとの間に挿入される。また、カスコード容量３３１は、入力トランジスタ３２２のソース（すなわち、垂直信号線２５９－ｎ）とカスコードトランジスタ３３２のゲートとの間に挿入される。
　カスコード側オートゼロスイッチ３３３は、オートゼロ信号ＰＡＺに従って、カスコードトランジスタ３３２のゲートと、そのドレインとの間の経路を開閉するものである。
　普通のアナログ回路ではカスコードトランジスタのゲート電圧は一定の電圧でバイアスされるが、ＣＲＣＡでは入力トランジスタ３２２のソースの電圧（すなわち、入力電圧）が変動するので、それに追随する電圧でバイアスする必要がある。そこで、同図に例示するように、カスコード容量３３１を垂直信号線２５９－ｎとカスコードトランジスタ３３２のゲート間に接続し、オートゼロ時にカスコード側オートゼロスイッチ３３３を閉状態にしている。これにより、カスコードトランジスタのゲート電圧を垂直信号線２５９－ｎに連動させることができる。同図に例示した電流リユースカラムアンプ３２０を以下、「Ｃ（Cascode）－ＣＲＣＡ」と称する。
　このように、本技術の第１の実施の形態の第１の変形例によれば、入力電圧に応じた電圧がゲートに印可されるカスコードトランジスタ３３２を挿入したため、入力電圧に対する出力電圧のリニアリティを改善することができる。
　［第２の変形例］
　上述の第１の実施の形態の第１の変形例では、入力トランジスタ３２２のドレインと、基準側電流源トランジスタ３２７（負荷ＭＯＳ）との間にカスコードトランジスタ３３２を挿入していた。しかし、このＣ－ＣＲＣＡでは、出力レンジが狭くなり、問題となる。第１の実施の形態の第２の変形例における電流リユースカラムアンプ３２０は、フォールデッド段により出力レンジを拡大する点において、第１の実施の形態の第１の変形例と異なる。
　図９は、本技術の第１の実施の形態の第２の変形例におけるカラムアンプ３１０の一構成例を示す回路図である。この第１の実施の形態の第２の変形例の電流リユースカラムアンプ３２０は、入力段３２１およびフォールデッド段３４０を備える。入力段３２１には、入力トランジスタ３２２、入力側オートゼロスイッチ３２４、帰還容量３２５、基準側容量３２６および基準側電流源トランジスタ３２７が配置される。入力トランジスタ３２２、基準側容量３２６および基準側電流源トランジスタ３２７の接続構成は、第１の実施の形態と同様である。
　また、フォールデッド段には、電源側電流源トランジスタ３４２と、カスコードトランジスタ３４３および３４５とが配置される。電源側電流源トランジスタ３４２およびカスコードトランジスタ３４３として、ｐＭＯＳトランジスタが用いられ、カスコードトランジスタ３４５として、ｎＭＯＳトランジスタが用いられる。
　電源側電流源トランジスタ３４２およびカスコードトランジスタ３４３は、電源電圧ＶＤＤＨＳＮの電源ノードに直列に接続される。また、電源側電流源トランジスタ３４２のゲートにはバイアス電圧ＶＢＰが印加され、カスコードトランジスタ３４３のゲートにはバイアス電圧ＶＣＰが印加される。
　カスコードトランジスタ３４５は、カスコードトランジスタ３４３と基準側電流源トランジスタ３２７との間に挿入される。また、カスコードトランジスタ３４５のゲートには、所定のバイアス電圧ＶＣＮが印加される。
　また、カスコードトランジスタ３４３および３４５の間のノードが出力ノード３２８として用いられる。入力側オートゼロスイッチ３２４は、入力トランジスタ３２２と出力ノード３２８との間の経路を開閉し、帰還容量３２５は、入力トランジスタ３２２と出力ノード３２８との間に挿入される。
　同図に例示した電流リユースカラムアンプ３２０を以下、「ＦＣ（Folded Cascode）－ＣＲＣＡ」と称する。このＦＣ－ＣＲＣＡでは、フォールデッド段３４０に流す電流が追加となってしまうが、この電流は入力段３２１の電流に比べて減らすことができる。電源側電流源トランジスタ３４２の入力換算ノイズも電流を減らしたほうが小さくなるため、電流を減らしたほうが良い。この第１の実施の形態の第２の変形例のＦＣ－ＣＲＣＡでは、第１の実施の形態の第１の変形例のＣ－ＣＲＣＡに比べて１ＶＧＳ分出力レンジを拡大することができる。
　このように本技術の第１の実施の形態の第２の変形例によれば、カスコードトランジスタ３４３および３４５を追加したため、カスコードトランジスタ３３２のみの第１の実施の形態の第１の変形例よりも出力レンジを拡大することができる。
　［第３の変形例］
　上述の第１の実施の形態の第２の変形例では、カスコードトランジスタ３４３および３４５を追加していたが、この構成では、出力レンジが不足するおそれがある。この第１の実施の形態の第３の変形例のカラムアンプ３１０は、オートゼロの際に、帰還容量３２５に参照電圧を印加して出力レンジを広くした点において第１の実施の形態の第２の変形例と異なる。
　図１０は、本技術の第１の実施の形態の第３の変形例におけるカラムアンプ３１０の一構成例を示す回路図である。この第１の実施の形態の第３の変形例の電流リユースカラムアンプ３２０は、中間スイッチ３３０および参照スイッチ３３０－１をさらに備える点において第１の実施の形態の第２の変形例と異なる。また、帰還容量３２５の一端は、出力ノード３２８でなく、中間スイッチ３３０および参照スイッチ３３０－１の間のノードに接続される。
　中間スイッチ３３０は、出力ノード３２８と帰還容量３２５の一端との間の経路を制御信号ＰＯＰに従って、開閉するものである。参照スイッチ３３０－１は、帰還容量３２５の一端と、所定の参照電圧ＶＲのノードとの間の経路をオートゼロ信号ＰＡＺに従って開閉するものである。
　同図に例示した構成により、タイミング制御回路２３０は、オートゼロの際に入力側オートゼロスイッチ３２４および参照スイッチ３３０－１を閉状態にし、中間スイッチ３３０を開状態にする。これにより、オートゼロの際の出力電圧であるゼロ電圧を垂直信号線と無関係に決定することができる。参照電圧ＶＲは、電源側電流源トランジスタ３４２およびカスコードトランジスタ３４３が線形領域に入らない程度の高い電圧に設定される。これにより、出力レンジを最大限に利用することができる。
　容量３２９－２は、基準側電流源トランジスタ３２７のゲートと基準ノードとの間に挿入される。サンプルホールドスイッチ３２９－１は、タイミング制御回路２３０からの制御信号ＩＳＢＨに従って容量３２９－２および基準側電流源トランジスタ３２７のゲートに、バイアス電圧ＶＢＮを印加するものである。
　制御信号ＩＳＢＨにより、例えば、オートゼロ時に、サンプルホールドスイッチ３２９－１は閉状態に制御される。なお、サンプルホールドスイッチ３２９－１および容量３２９－２は、必要に応じて設けられる。
　また、同図において、入力トランジスタ３２２のゲート電圧をＶＧとする。また、基準側電流源トランジスタ３２７の供給する電流をＩＮＬとし、クランプトランジスタ３６２が動作時に、そのドレイン－ソース間に流れる電流をクランプ電流ＩＣＬＰとする。また、画素回路２５０の電源電圧ＶＤＤＨＰＸから流れる電流をＩＨＰＸとする。
　図１１は、本技術の第１の実施の形態の第３の変形例における固体撮像素子２００の動作の一例を示すタイミングチャートである。同図におけるａは、アグレッサーのタイミングチャートを示し、同図におけるｂは、ビクティムのタイミングチャートを示す。
　同図におけるａに例示するように、タイミングＴ０乃至Ｔ１の期間内に、ある行のリセットレベルがＡＤ変換される。ここで、リセットレベルは、浮遊拡散層２５４を初期化した時の画素信号のレベル（入力電圧Ｖｉｎ）を示す。また、タイミングＴ１乃至Ｔ２の期間内に、その行の信号レベルがＡＤ変換される。ここで、信号レベルは、浮遊拡散層２５４に電荷が転送された直後の画素信号のレベル（入力電圧Ｖｉｎ）を示す。タイミングＴ２乃至Ｔ３の期間内には、次の行のリセットレベルがＡＤ変換される。以下、同様に行ごとに、リセットレベルおよび信号レベルが順にＡＤ変換される。
　タイミングＴ０からＴ１の直前までの期間内に、タイミング制御回路２３０は、ハイレベルのオートゼロ信号ＰＡＺを供給する。また、タイミングＴ０からＴ１までの期間内に、タイミング制御回路２３０は、ローレベルの制御信号ＰＯＰを供給する。この期間内の垂直信号線２５９－ｎの入力電圧Ｖｉｎはリセットレベルとして扱われる。このリセットレベルは増幅され、カラムアンプ３１０から出力電圧Ｖｏｕｔとして出力される。
　次に、タイミングＴ１の直前からＴ２までの期間内に、タイミング制御回路２３０は、ローレベルのオートゼロ信号ＰＡＺを供給する。また、タイミングＴ１からＴ２の直前までの期間内に、タイミング制御回路２３０は、ハイレベルの制御信号ＰＯＰを供給する。垂直信号線２５９－ｎの入力電圧Ｖｉｎは、信号レベルに低下し、出力電圧Ｖｏｕｔも低下する。ただし、クランプ回路３６０により、出力電圧Ｖｏｕｔは、下限電圧ＶＬより高い値に制限される。
　クランプ回路３６０の無い比較例では、強い光が入射した際に、出力電圧Ｖｏｕｔが下限電圧ＶＬ以下に低下することがある。同図における点線の曲線は、強い光が入射した際の比較例の出力電圧Ｖｏｕｔの変動を示す。
　クランプ回路３６０が出力電圧Ｖｏｕｔを下限電圧ＶＬより高い値に制限するため、基準側電流源トランジスタ３２７は、強い光が入射した際であっても飽和領域で動作する。これにより、基準側電流源トランジスタ３２７の供給する電流ＩＮＬは一定となる。これにより、ストリーキングを抑制することができる。
　ただし、タイミングＴ１からＴ２までの信号レベルの変換期間内に、クランプ動作によりクランプトランジスタ３６２にクランプ電流ＩＣＬＰが流れると、その分、電源電圧ＶＤＤＨＰＸからの電流ＩＨＰＸが低下することに留意する必要がある。電流ＩＨＰＸの低下により、電源電圧ＶＤＤＨＰＸのＩＲドロップが変動する。
　特に、浮遊拡散層２５４の容量が比較的小さい場合や、増幅トランジスタ２５５の寄生容量が比較的大きいケースでは、ＩＲドロップの変動の影響が大きくなり、寄生容量を介して、ビクティムの浮遊拡散層２５４の電圧が上昇する。
　同図におけるｂに例示するように、寄生容量を介して、ビクティムの浮遊拡散層２５４の電圧が上昇することにより、ビクティムの入力トランジスタ３２２のゲート電圧ＶＧが上昇する。これに応じて、ビクティムの出力電圧Ｖｏｕｔが上昇し、本来のレベルからずれてしまう。このように、浮遊拡散層２５４の容量が比較的小さい場合や、増幅トランジスタ２５５の寄生容量が比較的大きいケースでは、ストリーキングが発生するおそれがある。この問題は、後述するカレントミラー回路により解消することができる。
　タイミングＴ２以降は、行毎に同様の制御が繰り返し実行される。イネーブル信号ＣＬＰＥＮは、リセットレベルおよび信号レベルの変換期間に亘ってハイレベル（有効）に設定される。
　なお、図１２に例示するように、タイミング制御回路２３０は、信号レベルの変換期間（タイミングＴ１乃至Ｔ２の期間など）内にのみイネーブル信号ＣＬＰＥＮをローレベル（有効）にし、それ以外の期間はハイレベル（無効）にすることもできる。ここで、固体撮像素子においては、非常に高照度の光が画素に入射した際に、その画素内の光電変換素子からリセット動作時に電荷が漏れることにより輝度が低下し、黒く沈んでしまう現象が知られている。この現象は、実際には太陽黒点が生じていないにも関わらず、画像データ内に太陽黒点のような黒点が現れることから太陽黒点現象と呼ばれる。同図に例示するように、信号レベルの変換期間内にのみイネーブル信号ＣＬＰＥＮをローレベル（有効）にしてクランプ動作させることにより、太陽黒点現象が生じるレベルでも正常にクランプ動作させることができる。
　このように、本技術の第１の実施の形態の第３の変形例によれば、オートゼロの際に帰還容量３２５の一端に参照電圧ＶＲのノードを接続する参照スイッチ３３０－１を追加したため、ゼロ電圧を参照電圧ＶＲに応じた電圧にして出力レンジを広げることができる。
　［第４の変形例］
　上述の第１の実施の形態の第２の変形例では、入力側オートゼロスイッチ３２４が、入力トランジスタ３２２と出力ノード３２８との間の経路を開閉していたが、この構成では、オートゼロの際に、出力のゼロ電圧が垂直信号線より１ＶＧＳ降下してしまう。この第１の実施の形態の第４の変形例の電流リユースカラムアンプ３２０は、入力段３２１とフォールデッド段３４０とで個別にオートゼロを行い、それらの間にスイッチを挿入してゼロ電圧の低下を抑制した点において第１の実施の形態の第２の変形例と異なる。
　図１３は、本技術の第１の実施の形態の第４の変形例におけるカラムアンプ３１０の一構成例を示す回路図である。この第１の実施の形態の第４の変形例の電流リユースカラムアンプ３２０は、カスコード容量３４１、出力側オートゼロスイッチ３４４、中間スイッチ３４６および基準側電流源トランジスタ３４７をさらに備える点において第３の実施の形態と異なる。基準側電流源トランジスタ３４７として、ｎＭＯＳトランジスタが用いられる。また、第１の実施の形態の第４の変形例の入力段３２１内の素子のそれぞれの接続構成は、第１の実施の形態と同様である。
　また、カスコード容量３４１は、所定の電源電圧の電源ノードと出力側オートゼロスイッチ３４４との間に挿入される。電源側電流源トランジスタ３４２のゲートは、カスコード容量３４１と出力側オートゼロスイッチ３４４との間のノードに接続される。
　また、基準側電流源トランジスタ３４７は、カスコードトランジスタ３４５と基準ノードとの間に挿入される。基準側電流源トランジスタ３４７のゲートには、基準側電流源トランジスタ３２７と同一のバイアス電圧ＶＢＮが印加される。
　中間スイッチ３４６は、入力トランジスタ３２２および基準側電流源トランジスタ３２７の間のノードと、カスコードトランジスタ３４５および基準側電流源トランジスタ３４７のノードとの間の経路を制御信号ＰＯＰに従って開閉するものである。
　また、出力側オートゼロスイッチ３４４は、カスコード容量３４１と出力ノード３２８と間の経路をオートゼロ信号ＰＡＺに従って開閉するものである。
　同図に例示した電流リユースカラムアンプ３２０を、以下、「ＭＦＣ（Modified Folded Cascode）－ＣＲＣＡ」と称する。
　同図に例示した構成により、入力段３２１とフォールデッド段３４０とをオートゼロ時に中間スイッチ３４６で分離し、別々にオートゼロを行うことができる。入力段３２１では、入力側オートゼロスイッチ３２４が、中間ノードを用いてオートゼロを行う。一方、フォールデッド段３４０において出力側オートゼロスイッチ３４４は、電源側電流源トランジスタ３４２のゲートと出力ノード３２８とをショートする。こうすると、出力のゼロ電圧は、フォールデッド段３４０の電源から１ＶＧＳ降下した電圧となり、第１の実施の形態の第２の変形例のＦＣ‐ＣＲＣＡより高い電圧をゼロ電圧にできる。これにより、出力レンジが広がる。第１の実施形態の第３の変形例で１つであった電流源を第１の実施形態の第４の変形例では２つ（基準側電流源トランジスタ３２７および３４７）に分解してしまうため、オートゼロの効果が薄れ、オフセットが生じることに注意が必要である。特に、入力トランジスタ３２２のドレイン電圧はオートゼロ中に比べ通常動作時に電圧が下がるため、出力電圧が上がる方向へのオフセットとなる。このオフセットはフォールデッド段３４０の電流を入力段３２１に比べて減らしていると特に大きくなる。
　また、出力レンジは大きく拡大するが、入力レンジの最大値は負荷ＭＯＳのみの場合と比べると入力トランジスタ３２２の飽和電圧分だけ小さくなる。ゲイン１倍で使用する場合は、負荷ＭＯＳのみと比べて入力レンジが狭い上に、ノイズも増えてしまう。このため
後段のノイズ抑制効果がなくなるおそれがある。
　このように、本技術の第１の実施の形態の第４の変形例では、中間スイッチ３４６が入力段３２１とフォールデッド段３４０とをオートゼロ時に分離し、個別にオートゼロを行う。これにより、分離しない場合と比較してゼロ電圧を高くして出力レンジを広くすることができる。
　［第５の変形例］
　上述の第１の実施の形態では、負荷ＭＯＳのみの場合よりもゲインが高いため、画素アンプから見た実質的な負荷容量が増加し、セトリングが悪化していた。この第１の実施の形態の第５の変形例のカラムアンプ３１０は、ブースト回路３５０を追加して負荷容量を削減した点において第１の実施の形態と異なる。
　図１４は、本技術の第１の実施の形態の第５の変形例におけるカラムアンプ３１０の一構成例を示す回路図である。この第１の実施の形態の第５の変形例のカラムアンプ３１０は、電流リユースカラムアンプ３２０に加え、ブースト回路３５０をさらに備える点において第１の実施の形態と異なる。このブースト回路３５０には、ブースト側容量３５１、ブースト側電流源トランジスタ３５２、カスコードトランジスタ３５３およびブーストトランジスタ３５４が配置される。ブースト側電流源トランジスタ３５２、カスコードトランジスタ３５３およびブーストトランジスタ３５４として、ｐＭＯＳトランジスタが用いられる。
　ブースト側電流源トランジスタ３５２、カスコードトランジスタ３５３およびブーストトランジスタ３５４は、電源ノードと基準ノードとの間に直列に挿入される。ブースト側電流源トランジスタ３５２のゲートには、所定のバイアス電圧ＶＢＰが印加され、カスコードトランジスタ３５３のゲートには、所定のバイアス電圧ＶＣＰが印加される。ブーストトランジスタ３５４のゲートは、出力ノード３２８に接続される。
　また、ブースト側容量３５１は、垂直信号線２５９－ｎとカスコードトランジスタ３５３およびブーストトランジスタ３５４の間のノードとの間に挿入される。
　同図の構成により、ブーストトランジスタ３５４のソースフォロワを用いて、出力電圧Ｖｏｕｔをバッファリングし、垂直信号線２５９－ｎと容量で結合することができる。例えばゲインが８倍のとき、垂直信号線２５９－ｎの電圧降下に対して、出力電圧Ｖｏｕｔの電圧降下量は８倍になるため、それらの差の７倍の電圧変動がブースト側容量３５１に生じる。そうすると、垂直信号線２５９－ｎからブースト側容量３５１を充電するための電流が引き抜かれ、セトリングを手助けすることができる。この動作は垂直信号線２５９－ｎの７倍の大きさをもつ対地負性容量を垂直信号線２５９－ｎにつけたように捉えることができ、負荷容量を実効的に減らす効果がある。
　ここで、出力側の負荷容量は、次の式により表される。
　　ＣＬ＋ＣＳ／／ＣＦ　　　　　　　　　　　　　　　　　・・・式３
　ブースト側容量３５１の容量値を式３と同じ程度にしておくと、ゲインによって増大する仮想的な容量をまるごと打ち消すことが期待できる。ただし、ゲインが１の際は、ブースト側容量３５１の電圧が変化せずまったく仕事をしないことには注意が必要である。
　第１の実施の形態の第５の変形例では、ブースト回路３５０への追加の枝電流が必要となるが、この電流は比較的小さくてもよい。ゲインがある場合、ブーストトランジスタ３５４のゲート－ソース間電圧ＶＧＳがかかることで大きな電流を基準ノードへ流すことができる。また、追加のブースト回路３５０のノイズは、ＶＳＬ容量４００によってフィルターされるため出力に現れない。
　なお、第１の実施の形態のＣＲＣＡに、ブースト回路３５０を追加しているが、第１の実施の形態の第１乃至第４の変形例にブースト回路３５０を追加することもできる。例えば、図１５に例示するように、第１の実施の形態の第４の変形例のＭＦＣ－ＣＲＣＡにブースト回路３５０を追加することもできる。
　このように、本技術の第１の実施の形態の第５の変形例によれば、ブースト回路３５０の追加により負荷容量を削減したため、セトリングに要する時間を短くすることができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、クランプ回路３６０に回路チップ２０２側の電源電圧ＶＤＤＨＳＮを供給していたが、この構成では、画素チップ２０１側の電流ＩＨＰＸの変動を十分に抑制することができないおそれがある。この第２の実施の形態のカラムアンプ３１０は、クランプ回路３６０に、画素チップ２０１側の電源電圧ＶＤＤＨＰＸを供給する点において第１の実施の形態と異なる。
　図１６は、本技術の第２の実施の形態におけるカラムアンプ３１０の一構成例を示す回路図である。この第２の実施の形態のカラムアンプ３１０は、クランプ回路３６０に、画素チップ２０１側の電源電圧ＶＤＤＨＰＸを供給する点において第１の実施の形態と異なる。また、第２の実施の形態の電流リユースカラムアンプ３２０の回路構成は、図１０に例示した第１の実施の形態の第３の変形例と同様である。
　第２の実施の形態では、カラムごとに、信号線２５８－ｎが追加され、その信号線２５８－ｎを介して、電源電圧ＶＤＤＨＰＸがクランプ回路３６０に供給される。同図に例示するように、カラムごとに信号線２５８－ｎおよび２５９－ｎを配線するために、Ｃｕ－Ｃｕ接合などのチップ間の接続部は、カラムごとに２つ必要となる。なお、電源電圧ＶＤＤＨＰＸは、特許請求の範囲に記載の画素側電源電圧の一例である。
　クランプ回路３６０の電源電圧を画素側の電源電圧ＶＤＤＨＰＸとすることにより、クランプ動作時にクランプトランジスタ３６２にクランプ電流ＩＣＬＰが流れると、その分、電流ＩＨＰＸが上昇する。これにより、電流ＩＨＰＸを略一定とし、電流ＩＨＰＸの変動に起因するストリーキングを低減することができる。
　なお、第２の実施の形態に、第１の実施の形態や、第１、第２、第４、第５の変形例のそれぞれの電流リユースカラムアンプ３２０を適用することができる。
　このように、本技術の第２の実施の形態では、クランプ回路３６０に画素側の電源電圧ＶＤＤＨＰＸが供給されるため、クランプ動作時にクランプトランジスタ３６２にクランプ電流ＩＣＬＰが流れると、その分、電流ＩＨＰＸが上昇する。これにより、入力段３２１に流れる電流ＩＨＰＸの減少分が打ち消されて電流ＩＨＰＸが略一定となり、電流ＩＨＰＸが変動した際に発生するストリーキングを低減することができる。
　＜３．第３の実施の形態＞
　上述の第２の実施の形態では、クランプ回路３６０に画素側の電源電圧ＶＤＤＨＰＸを供給していたが、この構成では、カラム毎の配線数と、チップ間の接続部が増大し、画素の微細化が困難となる。この第３の実施の形態のカラムアンプ３１０は、カレントミラー回路が、クランプ動作によるクランプ電流ＩＣＬＰを垂直信号線２５９－ｎから引く点において第２の実施の形態と異なる。
　図１７は、本技術の第３の実施の形態におけるカラムアンプ３１０の一構成例を示す回路図である。この第３の実施の形態のカラムアンプ３１０は、カレントミラー回路３７０をさらに備える点において第２の実施の形態と異なる。
　カレントミラー回路３７０は、ｐＭＯＳトランジスタ３７１および３７２と、ｎＭＯＳトランジスタ３７３および３７４とを備える。ｐＭＯＳトランジスタ３７１および３７２は、電源電圧ＶＤＤＨＳＮのノードに並列に接続される。このｐＭＯＳトランジスタ３７１のゲートおよびドレインは短絡され、そのドレインは、クランプ回路３６０の電源側のイネーブルトランジスタ３６１に接続される。
　ｎＭＯＳトランジスタ３７３および３７４は、基準電圧ＶＳＳＨＳＮの基準ノードに並列に接続される。このｎＭＯＳトランジスタ３７３のゲートおよびドレインは短絡され、そのドレインは、ｐＭＯＳトランジスタ３７２のドレインに接続される。また、ｎＭＯＳトランジスタ３７４のドレインは、回路チップ２０２側の分岐ノードを介して垂直信号線２５９－ｎに接続される。
　上述の接続構成により、カレントミラー回路３７０は、クランプ動作時に生じたクランプ電流ＩＣＬＰに応じたミラー電流を生成し、垂直信号線２５９－ｎから基準電圧ＶＳＳＨＳＮの基準ノードに流す。言い換えれば、カレントミラー回路３７０は、垂直信号線２５９－ｎからミラー電流を引いている。チップ間には、カラム毎に垂直信号線２５９－ｎのみを配線すればよいため、カラム毎に２本配線する第２の実施の形態と比較して画素の微細化が容易となる。なお、コピー元のクランプ電流ＩＣＬＰと、コピー先のミラー電流とのミラー比が１：１になればよいので、ｐＭＯＳトランジスタ３７１および３７２のミラー比、ｎＭＯＳトランジスタ３７３および３７４のミラー比は任意であり、１：１に限定されない。
　なお、第３の実施の形態に、第１の実施の形態や、第１、第２、第４、第５の変形例のそれぞれの電流リユースカラムアンプ３２０を適用することができる。
　図１８は、本技術の第３の実施の形態における固体撮像素子２００の動作の一例を示すタイミングチャートである。同図におけるａは、アグレッサーのタイミングチャートを示し、同図におけるｂは、ビクティムのタイミングチャートを示す。
　同図におけるａに例示するように、タイミングＴ１乃至Ｔ２の信号レベルの変換期間において、クランプ動作によりクランプ電流ＩＣＬＰが上昇する。カレントミラー回路３７０が、そのクランプ電流ＩＣＬＰの上昇分だけ、垂直信号線２５９－ｎからミラー電流を引くため、その信号線に流れる画素の電流ＩＨＰＸは、略一定となる。これにより、画素側の電源電圧ＶＤＤＨＰＸのＩＲドロップの変動を抑制することができる。
　ただし、アグレッサーで生じたミラー電流により、回路側の基準電圧ＶＳＳＨＳＮのＩＲドロップが増大する点に留意する必要がある。このＩＲドロップの変動により、同図におけるｂに例示するように、ビクティムの入力トランジスタ３２２のゲート電圧ＶＧが上昇する。これに応じて、ビクティムの出力電圧Ｖｏｕｔが上昇し、本来のレベルからずれてしまうおそれがある。この結果、ストリーキングを十分に抑制することができないことがある。この問題を解消する方法は、第５の実施の形態で後述する。
　このように、本技術の第３の実施の形態によれば、カレントミラー回路３７０がクランプ電流ＩＣＬＰに応じたミラー電流を垂直信号線２５９－ｎに流すため、その信号線に流れる電流ＩＨＰＸを略一定とすることができる。
　＜４．第４の実施の形態＞
　上述の第３の実施の形態では、カレントミラー回路３７０が垂直信号線２５９－ｎからミラー電流を引いてたが、電源電圧ＶＤＤＨＰＸから直接、ミラー電流を引くこともできる。この第４の実施の形態のカラムアンプ３１０は、カレントミラー回路３７０が電源電圧ＶＤＤＨＰＸからミラー電流を引く点において第３の実施の形態と異なる。
　図１９は、本技術の第４の実施の形態におけるカラムアンプ３１０の一構成例を示す回路図である。この第４の実施の形態のカラムアンプ３１０は、カレントミラー回路３７０内のｎＭＯＳトランジスタ３７４のドレインが画素側の電源電圧ＶＤＤＨＰＸのノードに接続される点において第３の実施の形態と異なる。この接続により、カレントミラー回路３７０は、信号線２５８－ｎを介して、電源電圧ＶＤＤＨＰＸのノードから基準電圧ＶＳＳＨＳＮの基準ノードにミラー電流を流すことができる。
　なお、第４の実施の形態に、第１の実施の形態や、第１、第２、第４、第５の変形例のそれぞれの電流リユースカラムアンプ３２０を適用することができる。
　このように、本技術の第４の実施の形態によれば、カレントミラー回路３７０が電源電圧ＶＤＤＨＰＸのノードから基準電圧ＶＳＳＨＳＮの基準ノードにミラー電流を流すため、画素側の電流ＩＨＰＸを略一定とすることができる。
　＜５．第５の実施の形態＞
　上述の第３の実施の形態では、カレントミラー回路３７０が基準電圧ＶＳＳＨＳＮの基準ノードにミラー電流を流していたが、この構成では、そのミラー電流により基準電圧ＶＳＳＨＳＮのＩＲドロップが増大するおそれがある。この第５の実施の形態のカラムアンプ３１０は、カレントミラー回路３７０が、基準電圧ＶＳＳＨＳＮと異なる基準電圧のノードにミラー電流を流す点において第３の実施の形態と異なる。
　図２０は、本技術の第５の実施の形態におけるカラムアンプ３１０の一構成例を示す回路図である。この第５の実施の形態のカラムアンプ３１０は、カレントミラー回路３７０内のｎＭＯＳトランジスタ３７３および３７４が基準電圧ＶＳＳＣＬＰの基準ノードに並列に接続される点において第３の実施の形態と異なる。この接続により、カレントミラー回路３７０は、ミラー電流を基準電圧ＶＳＳＣＬＰの基準ノードに流すことができる。
　基準電圧ＶＳＳＣＬＰは、入力段３２１の基準電圧ＶＳＳＨＳＮと異なる電圧である。なお、基準電圧ＶＳＳＨＳＮは、特許請求の範囲に記載の第１の基準電圧の一例であり、基準電圧ＶＳＳＣＬＰは、特許請求の範囲に記載の第２の基準電圧の一例である。
　なお、第５の実施の形態に、第１の実施の形態や、第１、第２、第４、第５の変形例のそれぞれの電流リユースカラムアンプ３２０を適用することができる。
　図２１は、本技術の第５の実施の形態における固体撮像素子２００の動作の一例を示すタイミングチャートである。同図におけるａは、アグレッサーのタイミングチャートを示し、同図におけるｂは、ビクティムのタイミングチャートを示す。
　同図におけるａに例示するように、タイミングＴ１乃至Ｔ２の信号レベルの変換期間において、クランプ動作によりクランプ電流ＩＣＬＰが上昇する。カレントミラー回路３７０が、そのクランプ電流ＩＣＬＰの上昇分だけ、垂直信号線２５９－ｎから電流を引くため、その信号線に流れる電流ＩＨＰＸは、略一定となる。これにより、画素側の電源電圧ＶＤＤＨＰＸのＩＲドロップの変動を抑制することができる。
　また、クランプ回路３６０の基準電圧をＶＳＳＣＬＰに変更したため、回路側の基準電圧ＶＳＳＨＳＮのＩＲドロップの変動を抑制することができる。
　回路側のＩＲドロップの変動の抑制により、同図におけるｂに例示するように、ビクティムのゲート電圧ＶＧおよび出力電圧Ｖｏｕｔの変動を抑制することができる。この結果、ストリーキングを十分に抑制することができる。
　図２２は、本技術の第５の実施の形態におけるｎＭＯＳトランジスタ３７４の断面図の一例を示す図である。Ｐウェル５１０に、Ｐ層５１１と、Ｎ層５１２および５１３とが形成される。Ｎ層５１２および５１３の間には、酸化膜（不図示）を介して金属のゲート電極５１４が形成される。
　Ｐ層５１１は、基準電圧ＶＳＳＨＳＮの基準ノードに接続される。一方、Ｎ層５１２は、ｎＭＯＳトランジスタ３７４のソースに該当し、基準電圧ＶＳＳＣＬＰの基準ノードに接続される。ゲート電極５１４は、ｎＭＯＳトランジスタ３７４のゲートに該当し、ｎＭＯＳトランジスタ３７３に接続される。Ｎ層５１２は、ｎＭＯＳトランジスタ３７４のドレインに該当し、垂直信号線２５９－ｎを介して画素回路２５０に接続される。
　同図に例示するように、Ｐウェル５１０を必ずしも分ける必要はなく、その電圧は基準電圧ＶＳＳＣＬＰおよび基準電圧ＶＳＳＨＳＮのどちらでもよい。
　なお、Ｐウェル５１０を基準電圧ＶＳＳＨＳＮとする場合、図２３におけるａに例示するように、Ｐウェル５１０より深いディープＮウェル５２０を設け、そのディープＮウェル５２０内のＮ層５２１に電源電圧ＶＤＤＨＳＮを供給することもできる。
　また、同図におけるｂに例示するように、Ｐウェル５１０を基準電圧ＶＳＳＣＬＰとすることもできる。この場合には、ディープＮウェル５２０を形成し、電源電圧ＶＤＤＨＳＮを供給する必要が生じる。
　なお、ｎＭＯＳトランジスタ３７３の構成は、ｎＭＯＳトランジスタ３７４と同様である。
　図２４は、本技術の第５の実施の形態におけるパッドの配置方法を説明するための図である。同図におけるａは、基準電圧ＶＳＳＨＳＮおよび基準電圧ＶＳＳＣＬＰのそれぞれでパッドを分ける場合の配置例であり、同図におけるｂは、パッドを分けない場合の配置例である。なお、同図においては、１カラム分のカラムアンプ３１０以外の回路は省略されている。
　同図におけるａに例示するように、回路チップ２０２には、基準電圧ＶＳＳＨＳＮのパッド５３１と、基準電圧ＶＳＳＣＬＰのパッド５３２とが配置される。これらのパッドを介して、カラムアンプ３１０に基準電圧ＶＳＳＨＳＮおよび基準電圧ＶＳＳＣＬＰが供給される。
　なお、同図におけるｂに例示するように、基準電圧ＶＳＳＨＳＮおよび基準電圧ＶＳＳＣＬＰと異なる基準電圧のパッド５３３を配置することもできる。この場合、パッド５３３からの信号線が２つに分岐し、異なる経路を介してカラムアンプ３１０に基準電圧ＶＳＳＨＳＮおよび基準電圧ＶＳＳＣＬＰが供給される。この場合、分岐根本の共通インピーダンスは、ストリーキングを抑制できるよう小さくする必要がある。
　このように、本技術の第５の実施の形態によれば、カレントミラー回路３７０が、基準電圧ＶＳＳＨＳＮと異なる基準電圧ＶＳＳＣＬＰのノードにミラー電流を流すため、回路側の基準電圧ＶＳＳＨＳＮのＩＲドロップの変動を抑制することができる。これにより、ＩＲドロップが変動した場合に発生するストリーキングを十分に抑制することができる。
　＜６．第６の実施の形態＞
　上述の第５の実施の形態では、カレントミラー回路３７０が垂直信号線２５９－ｎからミラー電流を引いてたが、電源電圧ＶＤＤＨＰＸから直接、ミラー電流を引くこともできる。この第６の実施の形態のカラムアンプ３１０は、カレントミラー回路３７０が電源電圧ＶＤＤＨＰＸからミラー電流を引く点において第５の実施の形態と異なる。
　図２５は、本技術の第６の実施の形態におけるカラムアンプ３１０の一構成例を示す回路図である。この第６の実施の形態のカラムアンプ３１０は、カレントミラー回路３７０内のｎＭＯＳトランジスタ３７４のドレインが画素側の電源電圧ＶＤＤＨＰＸのノードに接続される点において第５の実施の形態と異なる。この接続により、カレントミラー回路３７０は、信号線２５８－ｎを介して、電源電圧ＶＤＤＨＰＸのノードから基準電圧ＶＳＳＨＳＮの基準ノードにミラー電流を流すことができる。
　なお、第６の実施の形態のｎＭＯＳトランジスタ３７３および３７４の構成は、図２２や図２３に例示した第５の実施の形態の構成と同様である。また、第６の実施の形態のパッドの配置は、図２４に例示した第５の実施の形態の配置と同様である。
　また、基準側電流源トランジスタ３２７へのバイアス電圧ＶＢＮをサンプル・ホールドしているが、クランプトランジスタ３６２へのバイアス電圧ＶＣＬＰと、電源側電流源トランジスタ３４２およびカスコードトランジスタ３４３へのバイアス電圧ＶＢＰおよびＶＣＰとをサンプル・ホールドすることもできる。この場合には、フォールデッド段３４０およびクランプ回路３６０内に、サンプルホールドスイッチおよび容量を追加すればよい。
　また、第６の実施の形態に、第１の実施の形態や、第１、第２、第４、第５の変形例のそれぞれの電流リユースカラムアンプ３２０を適用することができる。
　このように、本技術の第６の実施の形態によれば、カレントミラー回路３７０が電源電圧ＶＤＤＨＰＸのノードから基準電圧ＶＳＳＨＳＮの基準ノードにミラー電流を流すため、画素側の電流ＩＨＰＸを略一定とすることができる。
　＜７．第７の実施の形態＞
　上述の第１の実施の形態では、カラム毎にイネーブルトランジスタ３６１およびクランプトランジスタ３６２を配置していたが、この構成では、カラム数の増大に応じて回路規模が増大する。この第７の実施の形態のカラムアンプ３１０は、回路規模を削減した点において第１の実施の形態と異なる。
　図２６は、本技術の第７の実施の形態におけるカラムアンプ３１０の一構成例を示す回路図である。この第７の実施の形態のカラムアンプ３１０は、イネーブルトランジスタ３６１が削減され、クランプトランジスタ３６３が入力トランジスタ３２２のソースおよびドレインの間に並列に接続される点において第１の実施の形態と異なる。イネーブルトランジスタ３６１およびカレントミラー回路３７０の削減により、カラムアンプ３１０の回路規模を削減することができる。
　また、第７の実施の形態の電流リユースカラムアンプ３２０の回路構成は、クランプトランジスタ３６３が追加された点以外は、図１０に例示した第１の実施の形態の第３の変形例と同様である。
　クランプトランジスタ３６３により、出力電圧Ｖｏｕｔの低下を制限することができるものの、ゲインが変わり、リニアリティが悪化する恐れがある点に留意する。リニアリティの悪化を避けるには、フォールデッド段３４０のバイアス電圧ＶＣＮを高くすればよい。ただし、出力レンジが狭くなるおそれがある。
　なお、基準側電流源トランジスタ３２７へのバイアス電圧ＶＢＮをサンプル・ホールドしているが、クランプトランジスタ３６３へのバイアス電圧ＶＣＬＰと、電源側電流源トランジスタ３４２およびカスコードトランジスタ３４３へのバイアス電圧ＶＢＰおよびＶＣＰとをサンプル・ホールドすることもできる。この場合には、フォールデッド段３４０およびクランプ回路３６０内に、サンプルホールドスイッチおよび容量を追加すればよい。
　また、第７の実施の形態に、第１の実施の形態や、第１、第２、第４、第５の変形例のそれぞれの電流リユースカラムアンプ３２０を適用することができる。
　また、第１乃至第５の実施の形態のカラムアンプ３１０に、第７の実施の形態のクランプトランジスタ３６３を追加することもできる。
　このように、本技術の第７の実施の形態によれば、イネーブルトランジスタ３６１およびカレントミラー回路３７０を削減したため、その分、カラムアンプ３１０の回路規模を削減することができる。
　＜８．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２７は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２７に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２７の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２８は、撮像部１２０３１の設置位置の例を示す図である。
　図２８では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２８には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。例えば、図１の撮像装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、ストリーキングを抑制して、より見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）入力電圧が入力されるソースとゲートとの間の電圧に応じた出力電圧をドレインから出力する入力トランジスタと、
　前記入力トランジスタのドレインから所定の基準ノードへ所定の電流を供給する基準側電流源トランジスタと、
　前記電流の一部を前記入力トランジスタのゲートに帰還させる帰還回路と、
　所定の下限電圧より高い値に前記出力電圧を制限するクランプ回路と
を具備する固体撮像素子。
（２）光電変換により前記入力電圧を生成する画素回路をさらに具備し、
　前記画素回路は、所定の画素チップに設けられ、
　前記入力トランジスタ、前記基準側電流源トランジスタ、前記帰還回路および前記クランプ回路は、前記画素チップに積層された回路チップに設けられる
請求項１記載の固体撮像素子。
（３）前記クランプ回路は、前記入力トランジスタのドレインと、所定の電源電圧との間に挿入されたクランプトランジスタを備える
前記（２）記載の固体撮像素子。
（４）前記電源電圧は、前記回路チップに供給される回路側電源電圧である前記（３）記載の固体撮像素子。
（５）前記電源電圧は、前記画素チップに供給される画素側電源電圧である
前記（３）記載の固体撮像素子。
（６）前記クランプトランジスタに流れるクランプ電流に応じたミラー電流を生成するカレントミラー回路をさらに具備する前記（３）から（５）のいずれかに記載の固体撮像素子。
（７）前記画素回路は、所定の垂直信号線を介して前記入力電圧を前記入力トランジスタのソースに供給し、
　前記カレントミラー回路は、前記垂直信号線から前記ミラー電流を引く
前記（６）記載の固体撮像素子。
（８）前記カレントミラー回路は、前記画素チップに供給される画素側電源電圧から所定の基準ノードへ前記ミラー電流を流す
前記（６）記載の固体撮像素子。
（９）前記基準側電流源トランジスタの前記基準ノードの電圧は、第１の基準電圧であり、
　前記カレントミラー回路は、前記第１の基準電圧の基準ノードに前記ミラー電流を流す
前記（６）から（８）のいずれかに記載の固体撮像素子。
（１０）前記基準側電流源トランジスタの前記基準ノードの電圧は、第１の基準電圧であり、
　前記カレントミラー回路は、前記第１の基準電圧と異なる第２の基準電圧の基準ノードに前記ミラー電流を流す
前記（６）から（８）のいずれかに記載の固体撮像素子。
（１１）前記第１および第２の基準電圧は、異なるパッドから供給される
前記（１０）に記載の固体撮像素子。
（１２）前記第１および第２の基準電圧は、同一のパッドから供給される
前記（１０）に記載の固体撮像素子。
（１３）前記第１の基準電圧は、Ｐウェルに設けられたＰ層に供給され、
　前記第２の基準電圧は、前記Ｐウェルに設けられたＮ層に供給される
前記（１０）から（１２）のいずれかに記載の固体撮像素子。
（１４）前記第２の基準電圧は、Ｐウェルに設けられたＰ層およびＮ層に供給される
前記（１０）から（１２）のいずれかに記載の固体撮像素子。
（１５）前記カレントミラー回路の電源電圧は、ディープＮウェルに設けられたＮ層に供給される
前記（１４）記載の固体撮像素子。
（１６）前記クランプ回路は、所定のイネーブル信号に従って前記出力電圧を制限する
前記（１）から（１５）のいずれかに記載の固体撮像素子。
（１７）前記クランプ回路は、前記入力トランジスタのドレインおよびソースの間において前記入力トランジスタと並列に接続されたクランプトランジスタを備える
前記（１）に記載の固体撮像素子。
（１８）入力電圧が入力されるソースとゲートとの間の電圧に応じた出力電圧をドレインから出力する入力トランジスタと、
　前記入力トランジスタのドレインから所定の基準ノードへ所定の電流を供給する基準側電流源トランジスタと、
　前記電流の一部を前記入力トランジスタのゲートに帰還させる帰還回路と、
　所定の下限電圧より高い値に前記出力電圧を制限するクランプ回路と、
　前記出力電圧をデジタル信号に変換するアナログデジタル変換器と
を具備する撮像装置。
　１００　撮像装置
　１１０　光学部
　１２０　ＤＳＰ回路
　１３０　表示部
　１４０　操作部
　１５０　バス
　１６０　フレームメモリ
　１７０　記憶部
　１８０　電源部
　２００　固体撮像素子
　２０１　画素チップ
　２０２　回路チップ
　２１０　行選択部
　２２０　ＤＡＣ
　２３０　タイミング制御回路
　２４０　画素アレイ部
　２５０　画素回路
　２５１　光電変換素子
　２５２　転送トランジスタ
　２５３　リセットトランジスタ
　２５４　浮遊拡散層
　２５５　増幅トランジスタ
　２５６　選択トランジスタ
　２６０　アナログデジタル変換部
　２６１　ＡＤＣ
　２６２、２６３、３２９－２　容量
　２６４　コンパレータ
　２６５　カウンタ
　２６６　ラッチ回路
　２７０　水平転送走査部
　２８０　画像処理部
　３００　定電流源部
　３１０　カラムアンプ
　３２０　電流リユースカラムアンプ
　３２１　入力段
　３２２　入力トランジスタ
　３２３　帰還回路
　３２４　入力側オートゼロスイッチ
　３２５　帰還容量
　３２６　基準側容量
　３２７、３４７　基準側電流源トランジスタ
　３２９－１　サンプルホールドスイッチ
　３３０、３４６　中間スイッチ
　３３０－１　参照スイッチ
　３３１、３４１　カスコード容量
　３３２、３４３、３４５、３５３　カスコードトランジスタ
　３３３　カスコード側オートゼロスイッチ
　３４０　フォールデッド段
　３４２　電源側電流源トランジスタ
　３４４　出力側オートゼロスイッチ
　３５０　ブースト回路
　３５１　ブースト側容量
　３５２　ブースト側電流源トランジスタ
　３５４　ブーストトランジスタ
　３６０　クランプ回路
　３６１　イネーブルトランジスタ
　３６２、３６３　クランプトランジスタ
　３７０　カレントミラー回路
　３７１、３７２　ｐＭＯＳトランジスタ
　３７３、３７４　ｎＭＯＳトランジスタ
　５１０　Ｐウェル
　５１１　Ｐ層
　５１２、５１３、５２１　Ｎ層
　５１４　ゲート電極
　５２０　ディープＮウェル
　５２１　Ｎ層
　５３１～５３３　パッド
　１２０３１　撮像部

Claims (18)

  1. 　入力電圧が入力されるソースとゲートとの間の電圧に応じた出力電圧をドレインから出力する入力トランジスタと、
    　前記入力トランジスタのドレインから所定の基準ノードへ所定の電流を供給する基準側電流源トランジスタと、
    　前記電流の一部を前記入力トランジスタのゲートに帰還させる帰還回路と、
    　所定の下限電圧より高い値に前記出力電圧を制限するクランプ回路と
    を具備する固体撮像素子。
  2. 　光電変換により前記入力電圧を生成する画素回路をさらに具備し、
    　前記画素回路は、所定の画素チップに設けられ、
    　前記入力トランジスタ、前記基準側電流源トランジスタ、前記帰還回路および前記クランプ回路は、前記画素チップに積層された回路チップに設けられる
    請求項１記載の固体撮像素子。
  3. 　前記クランプ回路は、前記入力トランジスタのドレインと、所定の電源電圧との間に挿入されたクランプトランジスタを備える
    請求項２記載の固体撮像素子。
  4. 　前記電源電圧は、前記回路チップに供給される回路側電源電圧である
    請求項３記載の固体撮像素子。
  5. 　前記電源電圧は、前記画素チップに供給される画素側電源電圧である
    請求項３記載の固体撮像素子。
  6. 　前記クランプトランジスタに流れるクランプ電流に応じたミラー電流を生成するカレントミラー回路をさらに具備する請求項３記載の固体撮像素子。
  7. 　前記画素回路は、所定の垂直信号線を介して前記入力電圧を前記入力トランジスタのソースに供給し、
    　前記カレントミラー回路は、前記垂直信号線から前記ミラー電流を引く
    請求項６記載の固体撮像素子。
  8. 　前記カレントミラー回路は、前記画素チップに供給される画素側電源電圧から所定の基準ノードへ前記ミラー電流を流す
    請求項６記載の固体撮像素子。
  9. 　前記基準側電流源トランジスタの前記基準ノードの電圧は、第１の基準電圧であり、
    　前記カレントミラー回路は、前記第１の基準電圧の基準ノードに前記ミラー電流を流す
    請求項６記載の固体撮像素子。
  10. 　前記基準側電流源トランジスタの前記基準ノードの電圧は、第１の基準電圧であり、
    　前記カレントミラー回路は、前記第１の基準電圧と異なる第２の基準電圧の基準ノードに前記ミラー電流を流す
    請求項６記載の固体撮像素子。
  11. 　前記第１および第２の基準電圧は、異なるパッドから供給される
    請求項１０記載の固体撮像素子。
  12. 　前記第１および第２の基準電圧は、同一のパッドから供給される
    請求項１０記載の固体撮像素子。
  13. 　前記第１の基準電圧は、Ｐウェルに設けられたＰ層に供給され、
    　前記第２の基準電圧は、前記Ｐウェルに設けられたＮ層に供給される
    請求項１０記載の固体撮像素子。
  14. 　前記第２の基準電圧は、Ｐウェルに設けられたＰ層およびＮ層に供給される
    請求項１０記載の固体撮像素子。
  15. 　前記カレントミラー回路の電源電圧は、ディープＮウェルに設けられたＮ層に供給される
    請求項１４記載の固体撮像素子。
  16. 　前記クランプ回路は、所定のイネーブル信号に従って前記出力電圧を制限する
    請求項１記載の固体撮像素子。
  17. 　前記クランプ回路は、前記入力トランジスタのドレインおよびソースの間において前記入力トランジスタと並列に接続されたクランプトランジスタを備える
    請求項１記載の固体撮像素子。
  18. 　入力電圧が入力されるソースとゲートとの間の電圧に応じた出力電圧をドレインから出力する入力トランジスタと、
    　前記入力トランジスタのドレインから所定の基準ノードへ所定の電流を供給する基準側電流源トランジスタと、
    　前記電流の一部を前記入力トランジスタのゲートに帰還させる帰還回路と、
    　所定の下限電圧より高い値に前記出力電圧を制限するクランプ回路と、
    　前記出力電圧をデジタル信号に変換するアナログデジタル変換器と
    を具備する撮像装置。
PCT/JP2021/029873 2020-10-08 2021-08-16 固体撮像素子、および、撮像装置 WO2022074940A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US18/247,551 US20230412942A1 (en) 2020-10-08 2021-08-16 Solid-state imaging element and imaging apparatus

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020-170220 2020-10-08
JP2020170220 2020-10-08

Publications (1)

Publication Number Publication Date
WO2022074940A1 true WO2022074940A1 (ja) 2022-04-14

Family

ID=81126445

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2021/029873 WO2022074940A1 (ja) 2020-10-08 2021-08-16 固体撮像素子、および、撮像装置

Country Status (2)

Country Link
US (1) US20230412942A1 (ja)
WO (1) WO2022074940A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023089958A1 (ja) * 2021-11-22 2023-05-25 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019087597A1 (ja) * 2017-11-06 2019-05-09 ソニーセミコンダクタソリューションズ株式会社 電圧変換回路、固体撮像素子および電圧変換回路の制御方法
WO2020085016A1 (ja) * 2018-10-24 2020-04-30 ソニーセミコンダクタソリューションズ株式会社 Ａ／ｄ変換器及び電子機器
JP2020162117A (ja) * 2019-03-20 2020-10-01 パナソニックＩｐマネジメント株式会社 撮像装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019087597A1 (ja) * 2017-11-06 2019-05-09 ソニーセミコンダクタソリューションズ株式会社 電圧変換回路、固体撮像素子および電圧変換回路の制御方法
WO2020085016A1 (ja) * 2018-10-24 2020-04-30 ソニーセミコンダクタソリューションズ株式会社 Ａ／ｄ変換器及び電子機器
JP2020162117A (ja) * 2019-03-20 2020-10-01 パナソニックＩｐマネジメント株式会社 撮像装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023089958A1 (ja) * 2021-11-22 2023-05-25 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子

Also Published As

Publication number Publication date
US20230412942A1 (en) 2023-12-21

Similar Documents

Publication Publication Date Title
JP7148269B2 (ja) 固体撮像素子および撮像装置
US11265503B2 (en) Analog to digital converter, solid-state imaging element, and control method of analog to digital converter
US20210235036A1 (en) Solid-state image sensor, imaging device, and method of controlling solid-state image sensor
CN112740659A (zh) 固态摄像元件和摄像装置
US20200244907A1 (en) Solid-state image sensor and imaging device
US11962927B2 (en) Solid-state image sensor
JP7386163B2 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2022074940A1 (ja) 固体撮像素子、および、撮像装置
JP2021170691A (ja) 撮像素子、制御方法、および電子機器
WO2022196079A1 (ja) 固体撮像素子及び撮像装置
WO2021157148A1 (ja) 固体撮像素子、および、撮像装置
US20230345151A1 (en) Solid-state imaging element and imaging device
US11283417B2 (en) Amplification circuit, imaging device, and control method of amplification circuit
JP2022108497A (ja) 撮像装置
WO2021124628A1 (ja) 固体撮像素子、および、撮像装置
JP2023040318A (ja) 撮像回路および撮像装置
WO2022004125A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2021192576A1 (ja) 固体撮像素子、および、撮像装置
WO2023089958A1 (ja) 固体撮像素子
WO2022038903A1 (ja) 固体撮像素子
TWI840361B (zh) 固態攝像元件、攝像裝置及固態攝像元件之控制方法
US20240187754A1 (en) Event detection device

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21877244

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 21877244

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP