WO2022038903A1 - 固体撮像素子 - Google Patents

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WO2022038903A1
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solid
transistor
signal
pixel
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佳朗 阿波谷
パワンクマール プラディープクマール モヤデ
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ソニーセミコンダクタソリューションズ株式会社
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    • H04N25/671—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response for non-uniformity detection or correction

Definitions

  • This technology relates to a solid-state image sensor. More specifically, the present invention relates to a solid-state image sensor that performs analog-to-digital conversion for each column.
  • a single slope type ADC Analog to Digital Converter
  • AD Analog to Digital
  • This single-slope ADC is generally composed of a comparator and a counter that counts based on the comparison result of the comparator.
  • a solid-state image sensor in which a pMOS (p-channel Metal-Oxide-Semiconductor) transistor in which a pixel signal is input to a source and a reference signal is input to a gate has been proposed (for example, Patent Document). See 1.).
  • the drain and source of this pMOS transistor are short-circuited by an auto-zero switch.
  • the power consumption of the pixel circuit is shared by the comparator, so that the power consumption is reduced as compared with the configuration in which the comparator is also provided with the power supply separately from the pixel circuit.
  • the image quality of the captured image data may deteriorate. Factors that deteriorate the image quality include, for example, reset feedthrough during operation of the auto zero switch and insufficient dynamic range.
  • This technology was created in view of such a situation, and aims to improve the image quality of image data in a solid-state image sensor equipped with a comparator for each column.
  • the present technology has been made to solve the above-mentioned problems, and the first aspect thereof is that the input voltage related to the voltage of the vertical signal line is input to the source and corresponds to the gate-source voltage.
  • a solid body comprising a first comparison element that outputs a drain voltage from the drain, and a transistor in which a signal corresponding to the voltage of the vertical signal line is input to the gate and a source is connected to the drain of the first comparison element. It is an image sensor. This has the effect of improving the image quality.
  • the source of the first comparison element is connected to the vertical signal line, a predetermined reference voltage is input to the gate of the first comparison element, and the first comparison element is used.
  • the comparison element transitions from the off state to the on state, and the transistor changes the drain voltage in the off state to the clamp voltage corresponding to the input voltage.
  • a first clamp transistor to be fixed may be included. This has the effect of ensuring linearity.
  • a clamp voltage control unit for supplying the signal to the gate of the first clamp transistor is further provided, and the first clamp transistor is a drain and a source of the first comparison element. It may be inserted between. This has the effect of supplying a gate voltage corresponding to the voltage of the vertical signal line.
  • a second clamp transistor connected in parallel to the first clamp transistor may be further included, and a fixed voltage may be applied to the gate of the second clamp transistor.
  • the clamp voltage control unit may have a capacitance inserted between the vertical signal line and the gate of the clamp transistor.
  • the clamp voltage control unit may divide the voltage between the voltage of the vertical signal line and the predetermined reference potential and supply the voltage to the gate of the first clamp transistor.
  • the pressure dividing means include a method of dividing the potential between the vertical signal line and a predetermined reference potential by a capacitance or a resistance. This has the effect of expanding the dynamic range.
  • an initialization circuit is further provided in which the voltage of the vertical signal line is sampled and held as a holding voltage, and the gate voltage of the first clamp transistor is initialized based on the holding voltage. You may. First Clan The gate of this clamp gista becomes a high impedance node when provided with the above capacitance. This has the effect of initializing the clamp voltage to a value corresponding to the voltage of the vertical signal line.
  • the initialization circuit may sample and hold the pixel signal of the pixel circuit.
  • the initial circuit may sample and hold the pixel signal of the light-shielded light-shielding pixel.
  • the initial circuit may sample and hold the pixel signal of the dummy pixel.
  • the driver may sample and hold the pixel signal of the dummy pixel that has been shielded from light.
  • a counter that counts the count value over the period until the drain voltage is inverted may be further provided. This has the effect of converting the analog signal into a digital signal.
  • a dedicated counter may be provided, but an AD output result may be used.
  • the correction coefficient calculation unit for calculating the correction coefficient for correcting the conversion gain which is the ratio of the input voltage to the count value, and the count value based on the correction coefficient are shown.
  • a correction unit for correcting a digital signal may be further provided. This has the effect of improving sensitivity.
  • a control unit that calculates a correction coefficient for correcting the conversion gain, which is the ratio of the input voltage to the count value, and controls the reference voltage based on the correction coefficient is further provided. It may be equipped. This has the effect of improving sensitivity.
  • the transistor may include an auto-zero switch that short-circuits the gate and drain of the first comparison element according to the signal. This has the effect of reducing noise.
  • the source of the first comparison element may be connected to the vertical signal line, and a predetermined reference voltage may be input to the gate of the first comparison element. This has the effect of reducing noise in the comparator.
  • a driver that generates a predetermined control signal as the signal based on the voltage of the vertical signal line may be further provided. This has the effect of driving the auto-zero switch.
  • the driver may supply one of the binary values as the control signal. This has the effect of driving the auto-zero switch in two values.
  • the driver may sample and hold the pixel signal of the pixel circuit and generate the control signal based on the held pixel signal. This has the effect of suppressing reset feedthrough.
  • the driver may sample and hold the pixel signal of the light-shielded light-shielding pixel, and generate the control signal based on the held pixel signal. This has the effect of suppressing reset feedthrough.
  • the driver may generate the control signal based on the pixel signal of the dummy pixel. This has the effect of suppressing reset feedthrough.
  • the driver may generate the control signal based on the pixel signal of the dummy pixel that has been shielded from light. This has the effect of suppressing reset feedthrough.
  • the first comparison element may be arranged in a column amplifier that amplifies the voltage of the vertical signal line and supplies it to the analog-to-digital converter. This has the effect of suppressing reset feedthrough in the column amplifier.
  • a second comparison element in which the voltage of the vertical signal line is input to the gate, the drain is connected to the power supply voltage, and the source is connected to the source of the first comparison element is further added. It may be equipped. This has the effect of reducing the voltage of the reference signal.
  • FIG. 1 is a block diagram showing a configuration example of an image pickup apparatus 100 according to a first embodiment of the present technology.
  • the image pickup device 100 is a device for capturing image data, and includes an optical unit 110, a solid-state image pickup element 200, and a DSP (Digital Signal Processing) circuit 120. Further, the image pickup apparatus 100 includes a display unit 130, an operation unit 140, a bus 150, a frame memory 160, a storage unit 170, and a power supply unit 180.
  • a camera mounted on a smartphone, an in-vehicle camera, or the like is assumed.
  • the optical unit 110 collects the light from the subject and guides it to the solid-state image sensor 200.
  • the solid-state image sensor 200 generates image data by photoelectric conversion.
  • the solid-state image sensor 200 supplies the generated image data to the DSP circuit 120 via the signal line 209.
  • the DSP circuit 120 executes predetermined signal processing on the image data.
  • the DSP circuit 120 outputs the processed image data to the frame memory 160 or the like via the bus 150.
  • the display unit 130 displays image data.
  • a liquid crystal panel or an organic EL (ElectroLuminescence) panel is assumed.
  • the operation unit 140 generates an operation signal according to the operation of the user.
  • the bus 150 is a common route for the optical unit 110, the solid-state image sensor 200, the DSP circuit 120, the display unit 130, the operation unit 140, the frame memory 160, the storage unit 170, and the power supply unit 180 to exchange data with each other.
  • the frame memory 160 holds image data.
  • the storage unit 170 stores various data such as image data.
  • the power supply unit 180 supplies power to the solid-state image sensor 200, the DSP circuit 120, the display unit 130, and the like.
  • FIG. 2 is a diagram showing an example of a laminated structure of the solid-state image pickup device 200 according to the first embodiment of the present technology.
  • the solid-state image sensor 200 includes a circuit chip 202 and a light receiving chip 201 laminated on the circuit chip 202. These chips are electrically connected via a connection such as a via. In addition to vias, it can also be connected by Cu-Cu bonding or bumps.
  • FIG. 3 is a block diagram showing a configuration example of the solid-state image sensor 200 according to the first embodiment of the present technology.
  • the solid-state image sensor 200 includes a vertical scanning circuit 210, a timing control unit 220, a DAC (Digital to Analog Converter) 230, a pixel array unit 240, a column signal processing unit 260, and a horizontal scanning circuit 270.
  • a plurality of pixel circuits 250 are arranged in a two-dimensional grid pattern in the pixel array unit 240.
  • the pixel array unit 240 is arranged on the light receiving chip 201, for example, and the remaining circuits are arranged on the circuit chip 202.
  • the circuit arranged on each chip is not limited to the circuit illustrated in the figure.
  • the vertical scanning circuit 210 sequentially selects and drives the rows in the pixel array unit 240.
  • the timing control unit 220 controls the operation timing of the vertical scanning circuit 210, the DAC 230, the column signal processing unit 260, and the horizontal scanning circuit 270 in synchronization with the vertical synchronization signal VSYNC.
  • the DAC 230 generates a sawtooth wave lamp signal and supplies it to the column signal processing unit 260 as a reference signal.
  • the pixel circuit 250 generates an analog pixel signal by photoelectric conversion under the control of the vertical scanning circuit 210.
  • the pixel circuit 250 in each row outputs a pixel signal to the column signal processing unit 260 via a vertical signal line (not shown).
  • An ADC (not shown) is arranged in each column of the pixel circuit 250 in the column signal processing unit 260.
  • Each of the ADCs converts the pixel signal of the corresponding column into a digital signal and outputs it to the DSP circuit 120 under the control of the horizontal scanning circuit 270.
  • the horizontal scanning circuit 270 controls the column signal processing unit 260 to output digital signals in order.
  • FIG. 4 is a circuit diagram showing a configuration example of the pixel circuit 250 according to the first embodiment of the present technology.
  • the pixel circuit 250 includes a photoelectric conversion element 251, a transfer transistor 252, a reset transistor 253, a floating diffusion layer 254, an amplification transistor 255, and a selection transistor 256. Further, in the pixel array unit 240, vertical signal lines 259 are wired for each row along the vertical direction.
  • the photoelectric conversion element 251 photoelectrically converts incident light to generate an electric charge.
  • the transfer transistor 252 transfers an electric charge from the photoelectric conversion element 251 to the stray diffusion layer 254 according to the transfer signal TRG from the vertical scanning circuit 210.
  • the reset transistor 253 is initialized by extracting electric charges from the floating diffusion layer 254 according to the reset signal RST from the vertical scanning circuit 210.
  • the floating diffusion layer 254 accumulates electric charges and generates a voltage according to the amount of electric charges.
  • the amplification transistor 255 amplifies the voltage of the stray diffusion layer 254.
  • the selection transistor 256 outputs an amplified voltage signal as a pixel signal to the column signal processing unit 260 via the vertical signal line 259 according to the selection signal SEL from the vertical scanning circuit 210.
  • FIG. 5 is a block diagram showing a configuration example of the column signal processing unit 260 according to the first embodiment of the present technology.
  • a comparator 300, a counter 261 and a latch 262 are arranged in each column in the column signal processing unit 260.
  • N is an integer
  • the comparator 300, the counter 261 and the latch 262 are arranged N by N.
  • the comparator 300 compares the reference signal from the DAC 230 with the pixel signal from the corresponding column.
  • the voltage of the reference signal is hereinafter referred to as the reference voltage V RMP
  • the voltage of the vertical signal line 259 for transmitting the pixel signal is hereinafter referred to as the input voltage V VSL .
  • the comparator 300 supplies an output signal VCO indicating the comparison result to the counter 261 in the corresponding column.
  • the level of the pixel signal when the pixel circuit 250 is initialized (that is, the input voltage VVSL ) is hereinafter referred to as “reset level”, and is the pixel signal when the charge is transferred to the floating diffusion layer 254.
  • the level is hereinafter referred to as “signal level”.
  • the counter 261 counts the count value over a period until the output signal VCO is inverted.
  • the counter 261 counts down, for example, over the period until the output signal VCO corresponding to the reset level is inverted, and upcounts over the period until the output signal VCO corresponding to the signal level is inverted.
  • CDS Correlated Double Sampling
  • the counter 261 causes the latch 262 to hold a digital signal indicating the count value.
  • the comparator 300 and the counter 261 realize an AD conversion process for converting an analog pixel signal into a digital signal. That is, the comparator 300 and the counter 261 function as ADCs. ADCs that use comparators and counters in this way are commonly referred to as single-slope ADCs.
  • the counter 261 may perform only one of up-counting and down-counting, and the CDS processing for obtaining the difference may be executed by the circuit in the subsequent stage.
  • the latch 262 holds a digital signal.
  • the latch 262 outputs the held digital signal under the control of the horizontal scanning circuit 270.
  • FIG. 6 is a circuit diagram showing a configuration example of the comparator 300 according to the first embodiment of the present technology.
  • the comparator 300 includes an input capacitance 311, an input transistor 312, an auto-zero switch 313, a current source 314, and a band limiting capacitance 315. Further, the comparator 300 further includes a clamp voltage control unit 330, clamp transistors 316 and 317, an output transistor 318, an initialization switch 319, and a current source 320.
  • the input capacitance 311 is inserted between the DAC 230 and the gate of the input transistor 312.
  • the source of the input transistor 312 is connected to the vertical signal line 259, and the input voltage VVSL , which is the voltage of the vertical signal line 259, is input to the source. Further, a reference voltage VRMP is input to the gate of the input transistor 312 via the input capacitance 311. When the input voltage V VSL input to the source and the reference voltage V RMP input to the gate substantially match, the input transistor 312 outputs the drain voltage corresponding to the input voltage V VSL as the comparison result Vout from the drain. do.
  • substantially match means that the voltages of the comparison targets are completely matched, or the difference is within a predetermined allowable value. This allowable value is set to the threshold voltage Vt of the input transistor 312.
  • a pMOS transistor is used as the input transistor 312, for example.
  • the input transistor 312 is an example of the first comparison element described in the claims.
  • the back gate of the input transistor 312 and the source are short-circuited in order to suppress the back gate effect.
  • the auto zero switch 313 short-circuits between the gate of the input transistor 312 and the drain according to the control signal AZSW from the timing control unit 220.
  • the auto zero switch 313 for example, a pMOS transistor is used.
  • the current source 314 is inserted between the drain of the input transistor 312 and a predetermined reference potential.
  • the current source 314 supplies a constant current.
  • the current source 314 is realized by an nMOS (n-channel Metal-Oxide-Semiconductor) transistor or the like.
  • the band limiting capacitance 315 is inserted between the source and the drain of the input transistor 312.
  • the clamp transistor 316 is inserted between the source and drain of the input transistor 312, and the gate is connected to the clamp voltage control unit 330.
  • An nMOS transistor is used as the clamp transistor 316.
  • the clamp voltage control unit 330 supplies a gate voltage corresponding to the voltage of the vertical signal line 259 (input voltage VVSL ) to the gate of the clamp transistor 316.
  • the clamp voltage control unit 330 includes a capacitance 331 inserted between the vertical signal line 259 and the gate of the clamp transistor 316.
  • the clamp transistor 317 is inserted between the source and drain of the input transistor 312, and a predetermined bias voltage V bias is applied to the gate.
  • An nMOS transistor is used as the clamp transistor 317.
  • the clamp transistors 316 and 317 suppress a decrease in the comparison result Vout (in other words, low level) when the input transistor 312 is in the off state.
  • the clamp transistor 316 fixes a low level to the clamp voltage V CLP corresponding to the voltage (input voltage V VSL ) of the vertical signal line 259 from the gate voltage from the clamp voltage control unit 330.
  • the low level is fixed at the clamp voltage V CLP which is a predetermined value lower than the input voltage V VSL .
  • linearity means that the output (counting value) of the ADC including the comparator 300 and the counter 261 is proportional to the input (input voltage VVSL ).
  • the low level (clamp voltage V CLP ) also decreases.
  • V sat a predetermined saturation voltage
  • V sat the transistor in the current source 314 operates in the linear region.
  • the clamp transistor 317 limits the low level so that it does not fall below its saturation voltage V sat .
  • the clamp transistor 317 allows the transistor in the current source 314 to operate in the saturation region.
  • the source of the output transistor 318 is connected to the vertical signal line 259, and the input voltage VVSL is input to the source. Further, the gate of the output transistor 318 is connected to the drain of the input transistor 312, and the comparison result Vout is input.
  • the output transistor 318 for example, a pMOS transistor is used. Further, it is desirable that the back gate of the output transistor 318 and the source are short-circuited.
  • the output transistor 318 outputs a signal from the drain as an output signal VCO indicating whether or not the difference between the input voltage VVSL input to the source and the comparison result Vout input to the gate exceeds a predetermined threshold voltage. .. This output signal VCO is input to the counter 261.
  • the drain voltage of the input transistor 312 fluctuates according to the level of the pixel signal. Therefore, when the comparison result Vout is input to the subsequent circuit as it is, the timing at which the drain voltage is inverted may deviate from the ideal timing at which the pixel signal and the reference signal substantially match.
  • the drain-source voltage of the input transistor 312 is input as the gate-source voltage of the output transistor 318. Since the fluctuation amount of the drain voltage of the input transistor 312 is equivalent to the fluctuation amount of the voltage of the pixel signal, the output signal VCO from the output transistor 318 is inverted at the ideal timing at which the pixel signal and the reference signal substantially match. .. In this way, by adding the output transistor 318, it is possible to suppress the error of the inversion timing.
  • the initialization switch 319 opens and closes the path between the gate and the drain of the output transistor 318 according to the control signal GDSW from the timing control unit 220.
  • the current source 320 is inserted between the drain of the output transistor 318 and the reference potential to supply a constant current.
  • the current source 320 is realized by an nMOS transistor or the like.
  • the drain-source voltage of this transistor is hereinafter referred to as "current source operating voltage”.
  • the band limiting capacity 315, the clamp transistor 317 and the output transistor 318 are arranged in the comparator 300, it is also possible to configure the comparator 300 without at least one of them. If the output transistor 318 is not provided, the initialization switch 319 and the current source 320 become unnecessary.
  • a logic gate (inverter or the like) having a power supply voltage different from that of the previous stage can be inserted between the output transistor 318 and the counter 261.
  • the power supply voltage can be converted by this logic gate.
  • the reference voltage V RMP is set higher than at the time of auto-zero at the start of AD conversion, and decreases with the passage of time within the AD conversion period.
  • the AD conversion period is a period for the counter 261 to perform counting.
  • the input transistor 312 of the first stage is turned off, a current flows through the clamp transistor 316, and the clamp voltage determined by the clamp transistor 316 is output as the comparison result Vout.
  • the second-stage output transistor 318 is turned on and outputs an input voltage VVSL as an output signal VCO.
  • the input transistor 312 of the first stage transitions to the ON state.
  • the comparison result Vout is inverted to the input voltage VVSL .
  • the output transistor 318 of the second stage transitions to the off state, and the output signal VCO is inverted to the current source operating voltage.
  • the comparator 300 compares the input input voltage V VSL with the reference voltage V RMP , and outputs either the input voltage V VSL or the current source operating voltage as the output signal VCO.
  • FIG. 7 is a diagram for explaining the dynamic range of the solid-state image sensor 200 according to the first embodiment of the present technology.
  • the drain-source voltage of the amplification transistor 255 in the pixel circuit 250 when no light is received is 1.0 volt (V).
  • the power supply voltage of the pixel circuit 250 is set to 2.8 volts (V).
  • the maximum voltage of the vertical signal line 259 that is, the input voltage VVSL
  • V the input voltage
  • the current source operating voltage of the current source 314 is 0.4 volt (V)
  • the drain-source voltage of the input transistor 312 before inverting is 0.6 volt (V).
  • the minimum value of the voltage of the vertical signal line 259 in which linearity is ensured is 1.0 volt (V).
  • the voltage range of the vertical signal line 259 that ensures linearity is in the range of 1.0 volt (V) to 1.8 volt (V).
  • the ratio of the minimum value to the maximum value in this voltage range corresponds to the dynamic range.
  • FIG. 8 is a timing chart showing an example of the operation of the solid-state image sensor 200 according to the first embodiment of the present technology.
  • VFD in the figure shows the voltage of the floating diffusion layer 254.
  • the DAC 230 sets the reference voltage VRMP to the auto-zero potential. Further, the timing control unit 220 lowers the control signal AZSW to a low level. As a result, the output signal VCO becomes an auto-zero potential.
  • the timing control unit 220 sets the control signal AZSW to a high level.
  • the DAC 230 makes the reference voltage VRMP higher than at autozero. As a result, the input transistor 312 is turned off, and the comparison result Vout of the clamp voltage is output.
  • the DAC 230 lowers the reference voltage VRMP with the passage of time. This period corresponds to the reset level AD conversion period. It is assumed that the difference between the reference voltage V RMP and the input voltage V VSL becomes less than the threshold voltage Vt of the input transistor 312 at the timing T3 within this period. At this time, the input transistor 312 transitions to the ON state, and the comparison result Vout is inverted to the reset level.
  • the DAC 230 raises the reference voltage VRMP higher than that at the time of auto zero. As a result, the input transistor 312 is turned off, and the comparison result Vout of the clamp voltage is output.
  • the clamp voltage at this time is a value lower than the clamp voltage corresponding to the reset level.
  • the DAC 230 lowers the reference voltage VRMP with the passage of time. This period corresponds to the signal level AD conversion period. It is assumed that the difference between the reference voltage V RMP and the input voltage V VSL becomes less than the threshold voltage Vt at the timing T7 within this period. At this time, the comparison result Vout is inverted to the signal level.
  • FIG. 9 is a graph showing an example of the relationship between the output (comparison result Vout) of the first stage of the comparator and the amount of light in the first embodiment of the present technology.
  • the vertical axis shows the high level and the low level of the comparison result Vout
  • the horizontal axis shows the amount of light.
  • the high level of the comparison result Vout (that is, the voltage of the vertical signal line 259) is the highest 1.8 volts (V).
  • the clamp transistor 316 clamps the low level of the comparison result Vout to 1.2 volts, which is 0.6 volts (V) lower than the voltage of the vertical signal line 259.
  • the low level is limited to 0.4 volt (V) or more by the clamp transistor 317.
  • the amount of light when the clamp transistor 317 operates is hereinafter referred to as "saturated light amount”.
  • saturated light amount The high level corresponding to this saturated light amount is 1.0 volt (V).
  • the amplitude of the comparison result Vout is constant in the region up to the saturated light amount in which only the clamp transistor 316 operates.
  • the alternate long and short dash line in the figure shows the locus when the comparison result Vout is inverted. Comparison result Since the amplitude of Vout is constant, linearity is ensured.
  • the high level of Vout corresponding to the range up to the saturated light amount in which the linearity is secured is a voltage from 1.8 volts (V) to 1.0 volts (V).
  • the range is used for AD conversion. The difference between the maximum value and the minimum value in this voltage range corresponds to the dynamic range.
  • FIG. 10 is a graph showing an example of the relationship between the digital signal Dout and the input voltage VVSL in the first embodiment of the present technology.
  • the vertical axis in the figure is the digital signal Dout output from the ADC.
  • the unit of this digital signal Dout is, for example, LSB (Least Significant Bit).
  • the horizontal axis in the figure is the input voltage VVSL input to the ADC, and the unit is, for example, millivolts (mV).
  • the clamp transistor 316 fixes the low level of the comparison result Vout to the clamp voltage corresponding to the input voltage VVSL , so that the amplitude of the output of the comparator 300 is constant. Can be done. As a result, the output of the ADC (digital signal Dout) can be changed in proportion to the input (input voltage VVSL ). In this range, the slope of the digital signal Dout is constant.
  • the slope of the digital signal Dout changes at 800 millivolts (mV) in which the clamp transistor 317 operates in addition to the clamp transistor 316.
  • the voltage range in which the linearity is maintained is a range up to 800 millivolts (mV) in which only the clamp transistor 316 operates. Therefore, this range is the target of AD conversion, and the ratio of the maximum value to the minimum value in that range is the dynamic range of the input voltage VVSL .
  • FIG. 11 is a flowchart showing an example of the operation of the solid-state image sensor 200 according to the first embodiment of the present technology. This operation is started, for example, when a predetermined application for capturing image data is executed.
  • the vertical scanning circuit 210 selects a read line and exposes it (step S901).
  • the auto zero switch 313 performs auto zero according to the control signal AZSW (step S902).
  • the column signal processing unit 260 AD-converts the reset level for each column (step 903), and AD-converts the signal level (step 904). Then, the vertical scanning circuit 210 determines whether or not the read line is the last line (step S905).
  • step S905 If the read row is not the last row (step S905: No), the solid-state image sensor 200 repeats steps S901 and subsequent steps. On the other hand, when the read row is the final row (step S905: Yes), the solid-state image sensor 200 ends the operation for imaging.
  • timing chart illustrated in FIG. 8 corresponds to steps S902 to S904 in FIG.
  • steps S901 to S905 are repeatedly executed in synchronization with the vertical synchronization signal.
  • the clamp transistor 316 fixes the low level of the comparison result Vout to the clamp voltage corresponding to the input voltage VVSL , so that the amplitude of the output of the comparator 300 is used. Can be constant. As a result, the output of the ADC (digital signal Dout) can be changed in proportion to the input (input voltage VVSL ). That is, the linearity of the ADC can be ensured.
  • the low level of the comparison result Vout is fixed to the clamp voltage corresponding to the input voltage VVSL by adding the clamp transistor 316, but the dynamic range is insufficient in this configuration.
  • the first modification of the first embodiment is different from the first embodiment in that a voltage dividing circuit is provided in the clamp voltage control unit 330 to expand the dynamic range.
  • FIG. 12 is a circuit diagram showing a configuration example of the comparator 300 in the first modification of the first embodiment of the present technology.
  • the comparator 300 differs from the first embodiment in that a capacitance 332 is added to the clamp voltage control unit 330.
  • Capacities 331 and 332 are connected in series between the vertical signal line 259 and the reference potential, and their connection nodes are connected to the gate of the clamp transistor 316. With this configuration, the voltage between the input voltage VVSL of the vertical signal line 259 and the reference potential is divided and supplied to the gate of the clamp transistor 316.
  • the voltage is divided by the capacities 331 and 332, the voltage dividing circuit is not limited to this configuration.
  • the capacitances 331 and 332 can be replaced with resistors 333 and 334, as illustrated in FIG.
  • an nMOS transistor to which a fixed potential is applied to the gate can be further connected in parallel with the clamp transistor 316.
  • the clamp transistor 316 is an example of the first clamp transistor described in the claims.
  • the added nMOS transistor is an example of the second clamp transistor described in the claims.
  • FIG. 14 is a graph showing an example of the relationship between the output (comparison result Vout) of the first stage of the comparator 300 and the amount of light in the first modification of the first embodiment of the present technology.
  • the vertical axis shows the high level and the low level of the comparison result Vout
  • the horizontal axis shows the amount of light.
  • the dotted line shows the low level variation of the first embodiment in which the partial pressure is not performed.
  • the slope of the low level becomes smaller than that in the case where the partial pressure is not performed.
  • the high level value corresponding to the amount of saturated light in which the clamp transistor 317 operates becomes lower than in the case where the voltage division is not performed.
  • the high level value corresponding to the saturated light amount without partial pressure is 1.0 volt (V)
  • the high level value corresponding to the saturated light amount with partial pressure division is 0.8. It is a bolt (V).
  • the Q1 init in Equation 1 is the amount of charge of the capacitance 331 at the time of initialization.
  • VVSL_init is an initial value of the voltage (input voltage VVSL ) of the vertical signal line 259.
  • VG init is an initial value of the gate voltage of the clamp transistor 316.
  • C1 is a capacity value of the capacity 331. The method of setting various initial values will be described later.
  • Q2 init in the equation 2 is the charge amount of the capacity 332 at the time of initialization, and C2 is the capacity value of the capacity 332.
  • Q1 sat in Equation 3 is the amount of charge of the capacitance 331 at the time of saturation.
  • VVSL_sat is the voltage of the vertical signal line 259 at the time of saturation.
  • VG sat is the gate voltage at saturation.
  • Q2 sat in Equation 4 is the amount of charge of the capacitance 332 at the time of saturation.
  • Equation 6 Assuming that V VSL_init is 1.8 volts (V), V VSL_sat is 0.8 volts (V), VG init is 1.4 volts (V), and VG sat is 0.6 volts (V), Equation 6 Therefore, C2 is 1/4 of C1. Therefore, if C1 is, for example, 10 femtofarads (fF), C2 is 2.5 femtofarads (fF).
  • the clamp voltage control unit 330 divides the voltage between the input voltage VVSL and the reference potential, so that the voltage is not divided.
  • the voltage range in which linearity is maintained can be expanded in comparison with. This makes it possible to widen the dynamic range as compared with the case where the voltage is not divided.
  • the gate voltage of the clamp transistor 316 is controlled by the voltage dividing circuit, but the initial value of the gate voltage is the input voltage VVSL of the vertical signal line 259. It is desirable to set it as a standard.
  • the solid-state image sensor 200 of the second modification of the first embodiment is a first embodiment in that the input voltage VVSL of the vertical signal line 259 is sampled and initialization is performed based on the voltage. It is different from the first modification of.
  • FIG. 15 is a block diagram showing a configuration example of the solid-state image sensor 200 in the second modification of the first embodiment of the present technology.
  • the solid-state image sensor 200 of the second modification of the first embodiment is different from the first modification of the first embodiment in that the initialization circuit 280 is further provided. The details of the initialization circuit 280 will be described later.
  • FIG. 16 is a circuit diagram showing a configuration example of the pixel array unit 240 in the second modification of the first embodiment of the present technology.
  • the pixel array unit 240 of the second modification of the first embodiment is different from the first modification of the first embodiment in that a horizontal connection switch 241 is further provided for each row.
  • N horizontal connection switches 241 are arranged. Further, the vertical signal line 259 in the n (n is an integer of 1 to N) column is defined as the vertical signal line 259-n.
  • the horizontal connection switch 241 in the first row opens and closes the path between the vertical signal line 259-1 and the initialization circuit 280 according to the enable signal EN from the timing control unit 220.
  • the horizontal connection switch 241 in the nth row after the second row opens and closes the path between the vertical signal line 259- (n-1) and the vertical signal line 259-n according to the enable signal EN.
  • These horizontal connection switches 241 horizontally connect N vertical signal lines 259 in the row direction within the auto-zero period.
  • These horizontal connection switches 241 are provided on either the light receiving chip 201 or the circuit chip 202 (for example, the circuit chip 202).
  • FIG. 17 is a circuit diagram showing a configuration example of the comparator 300 in the second modification of the first embodiment of the present technology.
  • the comparator 300 of the second modification of the first embodiment is different from the first modification of the first embodiment in that it further includes an initialization switch 335.
  • the initialization switch 335 opens and closes the path between the gate of the clamp transistor 316 and the initialization circuit 280 according to the control signal CLP_SH from the timing control unit 220.
  • the initialization circuit 280 supplies VG init , which is an initial value of the gate voltage.
  • FIG. 18 is a circuit diagram showing a configuration example of the initialization circuit 280 in the second modification of the first embodiment of the present technology.
  • a is a circuit diagram showing a configuration example of the initialization circuit 280
  • b in the figure is a diagram for explaining a method of setting an initial value of a gate voltage.
  • the initialization circuit 280 includes sample switches 281 and 282, hold capacitances 283 and 289, a variable resistor 284, a current source 285, and a replica circuit 286.
  • the sample switch 282 opens and closes the path between the horizontal connection switch 241 and one end of the hold capacity 283 according to the control signal CLP_SH from the timing control unit 220. The other end of the hold capacity 283 is grounded.
  • the sample switch 281 opens and closes the path between one end of the hold capacitance 283 and one end of the variable resistor 284 according to the control signal CLP_SH.
  • the other end of the variable resistor 284 is connected to one end of the current source 285.
  • the other end of the current source 285 is grounded.
  • the replica circuit 286 also includes a current source 287 and an nMOS transistor 288.
  • the current source 287 and the nMOS transistor 288 are connected in series between the power supply voltage and the connection node of the variable resistor 284 and the current source 285. Further, the gate of the nMOS transistor 288 and the drain are short-circuited.
  • the voltage of the connection node of the current source 287 and the nMOS transistor 288 is supplied to the comparator 300 in each row as a gate voltage VG init .
  • the current from the current source 287 in the replica circuit 286 is set to M times the current from the current source 314 for each column. Further, the gate width of the nMOS transistor 288 is set to M times that of the clamp transistor 316 for each row.
  • M may be a number different from N.
  • the timing control unit 220 closes the horizontal connection switch 241 by the enable signal EN and closes the sample switches 281 and 282 by the control signal CLP_SH within the auto zero period.
  • the vertical signal lines 259-1 to 259-N are connected horizontally, and the average value of their voltages is sampled as VAVG .
  • the sampled average voltage V AVG is held in the hold capacitance 283.
  • the sampled voltage V AVG has a potential drop due to the variable resistor 284, and the drop amount is defined as Voff.
  • the gate voltage can be initialized to the value corresponding to the maximum value by the sample at the time of auto zero. Further, Voff in the above equation is set to the amplitude of the desired comparison result Vout. The resistance value of the variable resistor 284 is determined according to the desired amplitude value.
  • the difference between the voltage V AVG and the amplitude Voff corresponds to the clamp voltage V CLP .
  • the initialization circuit 280 samples and holds the average of the voltages of the vertical signal lines 259, and initializes the gate voltage based on the holding voltage. By this gate voltage, the clamp voltage V CLP is controlled to an appropriate value according to the average of the voltages of the vertical signal lines 259.
  • the initialization circuit 280 can also sample and hold any signal of any of the OPB pixel, the dummy non-OPB pixel, and the dummy OPB pixel, which will be described later.
  • FIG. 19 is a timing chart showing an example of the operation of the solid-state image sensor 200 in the second modification of the first embodiment of the present technology.
  • the timing control unit 220 sets the control signal AZSW to a low level and closes the auto-zero switch 313. Further, the timing control unit 220 sets the control signal CLP_SH to a high level to sample the voltage of the vertical signal line 259, sets the enable signal EN to a high level, and closes the horizontal connection switch 241. From the timing T1 to the next auto-zero period, the control signal AZSW is controlled to a high level, and the control signal CLP_SH and the enable signal EN are controlled to a low level.
  • the initialization circuit 280 samples and holds the average voltage of the vertical signal line 259, and holds the gate voltage based on the holding voltage. initialize. With this gate voltage, the clamp voltage can be controlled to an appropriate value according to the average of the voltages of the vertical signal lines 259.
  • the clamp voltage control unit 330 divides the voltage between the input voltage VVSL and the reference potential. However, when the voltage is divided, the conversion gain of the ADC is reduced as compared with the case where the voltage is not divided.
  • the solid-state image sensor 200 of the third modification of the first embodiment is different from the first modification of the first embodiment in that the conversion gain is corrected by the digital circuit.
  • FIG. 20 is a circuit diagram showing a configuration example of the comparator 300 in the third modification of the first embodiment of the present technology.
  • the comparator 300 of the third modification of the first embodiment is different from the first modification of the first embodiment in that the capacitance connection switch 336 is further provided in the clamp voltage control unit 330.
  • the capacitance connection switch 336 opens and closes the path between one end of the capacitance 332 and the gate of the clamp transistor 316 according to the control signal SW C2 from the timing control unit 220.
  • a calibration period for correcting the conversion gain of the ADC is provided before the start of imaging.
  • the calibration period includes a partial pressure period and a non-partial pressure period.
  • the timing control unit 220 controls the capacitance connection switch 336 to be in the closed state by the control signal SW C2 during the voltage division period of the calibration period, and controls the capacitance connection switch 336 to be in the open state during the non-voltage division period. After the calibration period has elapsed, the capacitance connection switch 336 is controlled to be closed.
  • FIG. 21 is a circuit diagram showing a configuration example of the pixel array unit 240 in the third modification of the first embodiment of the present technology.
  • a test voltage supply unit 290 is arranged for each row.
  • the test voltage supply unit 290 includes an nMOS transistor 291.
  • the nMOS transistor 291 is inserted between the vertical signal line 259 of the corresponding row and the power supply voltage.
  • a control signal TEST from the timing control unit 220 is input to the gate of the nMOS transistor 291.
  • the nMOS transistor 291 supplies a test voltage V test according to the control signal TEST.
  • the nMOS transistor 291 is provided on either the light receiving chip 201 or the circuit chip 202 (for example, the circuit chip 202).
  • FIG. 22 is a block diagram showing a configuration example of the solid-state image sensor 200 in the third modification of the first embodiment of the present technology.
  • the solid-state image sensor 200 in the third modification of the first embodiment is different from the first modification of the first embodiment in that the image processing unit 340 is further provided.
  • FIG. 23 is a block diagram showing a configuration example of the image processing unit 340 in the third modification of the first embodiment of the present technology.
  • the image processing unit 340 includes a correction coefficient calculation unit 341, a selector 342, a storage unit 343, and a correction unit 344.
  • the selector 342 switches the output destination of the digital signal Dout from the column signal processing unit 260 according to the mode signal MODE from the timing control unit 220.
  • the mode signal MODE is a signal indicating one of a plurality of modes including a calibration mode and an imaging mode.
  • the calibration mode is set within the calibration period, and the imaging mode is set within the imaging period.
  • the selector 342 supplies the digital signal Dout to the correction coefficient calculation unit 341 in the calibration mode, and supplies the digital signal Dout to the correction unit 344 in the imaging mode.
  • the correction coefficient calculation unit 341 calculates a correction coefficient for correcting the conversion gain of the ADC using the digital signal Dout. The calculation method of the correction coefficient will be described later.
  • the correction coefficient calculation unit 341 causes the storage unit 343 to hold the calculated correction coefficient.
  • the correction unit 344 reads a correction coefficient from the storage unit 343 and corrects the digital signal Dout by the correction coefficient.
  • the correction unit 344 supplies the corrected digital signal Dout to the DSP circuit 120.
  • FIG. 24 is a graph showing an example of the relationship between the digital signal Dout and the input voltage VVSL in the third modification of the first embodiment of the present technology.
  • the vertical axis is the digital signal Dout
  • the horizontal axis is the input voltage VVSL .
  • the dotted line shows the input / output characteristics of the first embodiment in which the partial pressure is not performed.
  • the correction coefficient calculation unit 341 corrects the conversion gain when the voltage is divided to the target value, with the conversion gain when the voltage is not divided as the target value.
  • the test voltage supply unit 290 in each row supplies the black level V0 and the white level V1 in order as the test voltage.
  • the digital signal corresponding to the black level V0 is Y1'
  • the digital signal corresponding to the white level V1 is Y1.
  • the test voltage supply unit 290 in each row supplies the black level V0 and the white level V1 in order as the test voltage.
  • the digital signal corresponding to the black level V0 is Y2'
  • the digital signal corresponding to the white level V1 is Y2.
  • the correction unit 344 multiplies the correction coefficient k corresponding to the digital signal Dout for each column in the imaging mode. As a result, the conversion gain is corrected to the same value as when the voltage is not divided. By correcting the conversion gain, the sensitivity of the solid-state image sensor 200 can be improved as compared with that before the correction.
  • the present invention is not limited to this configuration. Since the digital signals Y1'and Y2' corresponding to the black level V0 have almost the same value, it is possible to configure the configuration so as not to obtain them. In this case, the correction coefficient k is calculated only by the digital signals Y1 and Y2.
  • the correction coefficient k is calculated for each column, the present invention is not limited to this configuration.
  • a second modification for initializing can also be applied to the third modification of the first embodiment.
  • the image processing unit 340 corrects the conversion gain of the ADC, so that the sensitivity of the solid-state image sensor 200 can be improved. ..
  • the clamp voltage control unit 330 divides the voltage between the input voltage VVSL and the reference potential. However, when the voltage is divided, the conversion gain of the ADC is reduced as compared with the case where the voltage is not divided.
  • the solid-state image sensor 200 of the third modification of the first embodiment is different from the first modification of the first embodiment in that the conversion gain is corrected by the analog circuit.
  • FIG. 25 is a circuit diagram showing a configuration example of the DAC 230 in the fourth modification of the first embodiment of the present technology.
  • the DAC 230 of the fourth modification of the first embodiment includes a variable current source 231, a current conversion unit 232 and a resistor 235.
  • the current conversion unit 232 includes a plurality of current sources 233 and a plurality of switches 234.
  • the switch 234 is provided for each current source 233.
  • the current source 233 is connected in parallel with the power supply voltage.
  • the switch 234 opens and closes the path between the corresponding current source 233 and one end of the resistor 235 according to a digital signal from the timing control unit 220.
  • the other end of the resistor 235 is grounded.
  • the voltage of the connection node between the resistor 235 and the current converter 232 is supplied to the comparator 300 as a reference voltage VRMP .
  • solid-state image sensor 200 of the fourth modification of the first embodiment is different from the first modification of the first embodiment in that the current control unit 295 is further provided.
  • the current of the variable current source 231 is copied to each of the plurality of current sources 233 by the current mirror circuit. Further, the digital signal is converted into an analog current signal by the current conversion unit 232. The resistance 235 converts the current signal to the reference voltage V RMP .
  • the current control unit 295 controls the reference voltage VRMP by changing the current of the variable current source 231 based on the digital signal Dout. In the calibration mode, the current control unit 295 obtains and holds k by the equation 7. However, in the fourth modification of the first embodiment, k is not used to correct the digital signal. The current control unit 295 reduces the amount of current of the variable current source 231 as k becomes larger. As a result, the reference voltage VRMP decreases and the conversion gain of the ADC increases. In this way, the conversion gain is corrected by the analog circuit. Instead of the current control unit 295, a control circuit for controlling the slope of the reference voltage or the offset voltage may be provided based on the correction coefficient k. The control circuit and the current control unit 295 are examples of the control units described in the claims.
  • FIG. 26 is a diagram showing an example of the waveform of the reference signal in the fourth modification of the first embodiment of the present technology.
  • the solid line in the figure shows the waveform of the reference signal before correction
  • the alternate long and short dash line shows the waveform of the reference signal after correction.
  • the current control unit 295 lowers the voltage of the reference signal as k is larger. As a result, the time until the output of the comparator 300 is inverted becomes long, and the conversion gain becomes large. That is, the current control unit 295 corrects the conversion gain. Thereby, the sensitivity of the solid-state image sensor 200 can be improved.
  • the current control unit 295 corrects the conversion gain of the ADC, so that the sensitivity of the solid-state image sensor 200 can be improved. ..
  • the timing control unit 220 controls the auto zero switch 313 from the on state to the off state by the control signal AZSW.
  • the drain voltage of the input transistor 312 may fluctuate due to the reset feedthrough.
  • noise such as fixed pattern noise may occur, and the image quality of the image data may deteriorate.
  • the solid-state image sensor 200 of the second embodiment is different from the first embodiment in that reset feedthrough is suppressed by supplying the control signal AZSW corresponding to the voltage of the vertical signal line 259.
  • FIG. 27 is a circuit diagram showing a configuration example of the timing control unit 220 according to the second embodiment of the present technology.
  • the timing control unit 220 of the second embodiment includes a control signal generation unit 221 and a driver 400.
  • the driver 400 includes a sample switch 410, a hold capacity 420, a level shifter 430 and a selector 440.
  • a horizontal connection switch 241 is arranged for each vertical signal line, as in the second modification of the first embodiment.
  • the control signal generation unit 221 generates signals such as an enable signal EN, a control signal AZ_SH, and a control signal AZDp.
  • the enable signal EN is supplied to the horizontal switch 241 and the control signal AZ_SH and the control signal AZDp are supplied to the driver 400.
  • the sample switch 410 opens and closes a path between the horizontal connection switch 241 and one end of the hold capacity 420 according to the control signal AZ_SH.
  • the other end of the hold capacity 420 is grounded.
  • the level shifter 430 shifts the voltage held in the hold capacitance to a voltage higher by a predetermined voltage V ADD , and outputs the addition result to the selector 440.
  • the selector 440 selects either the shift result from the level shifter 430 or the power supply voltage VDD according to the control signal AZDp, and outputs the control signal AZSW to the comparator 300.
  • the control signal AZSW is input to the gate of the auto zero switch 313 in the comparator 300. Further, the source of the auto zero switch 313 (pMOS transistor) is connected to the drain of the input transistor 312. Therefore, the minimum gate-source voltage required for the auto-zero switch 313 to be turned on varies depending on the source voltage of the input transistor 312 (that is, the input voltage VVSL ).
  • the driver 400 samples and holds the average of the input voltage VVSL at the time of auto-zero when the pixel is reset, and adds the voltage for making the necessary minimum gate-source voltage to the holding voltage as VADD . Then, the driver 400 outputs the addition result as a control signal AZSW to the comparator 300 at the time of auto zero.
  • This allows the driver 400 to control the gate-source voltage of the auto-zero switch 313 to the minimum value required to turn it on. By this control, it is possible to suppress the reset feedthrough when the auto zero switch 313 is changed from the on state to the off state, reduce noise, and improve the image quality of the image data.
  • FIG. 28 is a timing chart showing an example of the operation of the solid-state image sensor 200 according to the second embodiment of the present technology.
  • the control signal generation unit 221 supplies a high-level enable signal EN during the pulse period from timings T0 to T12, and closes the horizontal connection switch 241. After the timing T12, the enable signal EN is controlled to a low level.
  • control signal generation unit 221 supplies a high-level control signal AZ_SH to close the sample switch 410 and keeps the average of the input voltage VVSL .
  • the control signal AZ_SH is controlled to a low level.
  • the control signal generation unit 221 supplies a low-level control signal AZDp over the auto-zero period of timings T0 to T1, and causes the selector 440 to select the output of the level shifter 430. Further, the driver 400 supplies a low-level control signal AZSW according to the holding voltage. After the timing T1, the control signal AZDp and the control signal AZSW are controlled to a high level.
  • FIG. 29 is a circuit diagram showing a configuration example of the driver 400 according to the second embodiment of the present technology.
  • the figure is a specific example of the driver 400 illustrated in FIG. 27.
  • the driver 400 of FIG. 29 includes, for example, a sample switch 410, a hold capacitance 420, pMOS transistors 431 to 436, current sources 437 and 438, and an nMOS transistor 439. Further, the driver 400 further includes an nMOS transistor 441 and pMOS transistors 442 and 443.
  • the pMOS transistors 431 and 432 are connected in parallel with the power supply voltage VDD.
  • the current source 437 is inserted between the drain of the pMOS transistor 431 and the reference potential.
  • the sample switch 410 opens and closes the path between the horizontal connection switch 241 and one end of the hold capacity 420 according to the control signal AZ_SH.
  • the other end of the hold capacity 420 is grounded.
  • the gate of the pMOS transistor 433 is connected to one end of the hold capacitance 420, and the source is connected to the drain of the pMOS transistor 432.
  • the nMOS transistor 439 is inserted between the drain and the reference potential of the pMOS transistor 433, and the gate and drain are short-circuited.
  • the pMOS transistors 434 to 436 and the current source 438 are connected in series between the drain of the pMOS transistor 432 and the reference potential. Further, the gates and drains of the pMOS transistors 434 to 436 are short-circuited. The size of the pMOS transistor 436 can be adjusted as needed.
  • the source of the pMOS transistor 443 is connected to the power supply voltage VDD.
  • the control signal AZDp2 from the control signal generation unit 221 is input to the gate of the pMOS transistor 443.
  • nMOS transistor 441 and the pMOS transistor 442 are connected in parallel between the connection node of the pMOS transistor 436 and the current source 438 and the drain of the pMOS transistor 443.
  • the control signal AZDp1 from the control signal generation unit 221 is input to the gate of the nMOS transistor 441.
  • a signal xAZDp1 in which the control signal AZDp1 is inverted is input to the gate of the pMOS transistor 442.
  • the circuit including the pMOS transistors 431 to 436, the current sources 437 and 438, and the nMOS transistor 439 functions as the level shifter 430 in FIG. 27. Further, the circuit including the nMOS transistor 441 and the pMOS transistors 442 and 443 functions as the selector 440 of FIG. 27.
  • driver 400 of FIG. 27 is realized by the circuit illustrated in FIG. 29, the circuit in the driver 400 is exemplified in FIG. 29 as long as the function described in FIG. 27 can be realized. It is not limited to what you have done.
  • FIG. 30 is a timing chart showing an example of the operation of the timing control unit in the second embodiment of the present technology. The figure is for controlling the driver 400 illustrated in FIG. 29.
  • the control signal generation unit 221 supplies a high-level enable signal EN during the pulse period from timing T0 to T12. After the timing T12, the enable signal EN is controlled to a low level.
  • control signal generation unit 221 supplies a high-level control signal AZ_SH during the pulse period from timing T0 to T11. After the timing T11, the control signal AZ_SH is controlled to a low level.
  • the control signal generation unit 221 raises the control signal AZDp1 to a high level during the period from timing T0 to T1. After the timing T1, the control signal AZDp1 is controlled to a low level.
  • the control signal generation unit 221 supplies a high-level control signal AZDp2 over the auto-zero period of timings T0 to T1. Further, the driver 400 supplies a low-level control signal AZSW according to the holding voltage. After the timing T1, the control signal AZDp2 is controlled to a low level, and the control signal AZSW is controlled to a high level.
  • the sample of the input voltage VVSL can be executed line by line or frame by frame.
  • executing line by line if the number of lines is M (M is an integer), the sample is sampled M times per frame.
  • the driver 400 samples and holds the input voltage VVSL and supplies the control signal AZSW according to the holding voltage, so that the gate of the auto zero switch 313 is used. -The voltage between sources can be controlled to the minimum value. As a result, reset feedthrough can be suppressed, noise can be reduced, and the image quality of the image data can be improved.
  • the driver 400 has sampled the pixel signal of the pixel circuit 250, but it is desirable that the sampled value is at the black level.
  • the solid-state image sensor 200 of the first modification of the first embodiment is different from the second embodiment in that a pixel signal of a light-shielded pixel is sampled.
  • FIG. 31 is a circuit diagram showing a configuration example of the pixel array unit 240 in the second modification of the second embodiment of the present technology.
  • the second embodiment is in that a plurality of effective pixels 510 and a plurality of OPB (OPtical Black) pixels 520 are arranged in the pixel array unit 240 of the second modification of the second embodiment. Is different. For example, at least one row of OPB pixels 520 is arranged.
  • OPB optical Black
  • the effective pixel 510 is a pixel that is not shielded from light, and includes a photoelectric conversion element 511, a transfer transistor 512, a reset transistor 513, a floating diffusion layer 514, an amplification transistor 515, and a selection transistor 516.
  • the OPB pixel 520 is a light-shielded pixel and includes a photoelectric conversion element 521, a transfer transistor 522, a reset transistor 523, a floating diffusion layer 524, an amplification transistor 525, and a selection transistor 526.
  • the selection signal OPB_SEL and the reset signal OPB_RST are supplied to the OPB pixel 520.
  • the circuit configuration of the effective pixel 510 and the OPB pixel 520 is the same as the pixel circuit 250 exemplified in FIG.
  • the vertical scanning circuit 210 drives the OPB pixel 520 to output the pixel signal via the vertical signal line 259. Since the OPB pixel 520 is shielded from light, the level of the pixel signal read out is the black level.
  • the driver 400 samples and holds the average of the black level, and supplies a control signal AZSW of the voltage corresponding to the holding voltage.
  • FIG. 32 is a timing chart showing an example of the operation of the solid-state image pickup device 200 in the first modification of the second embodiment of the present technology.
  • the vertical scanning circuit 210 supplies the selection signal OPB_SEL and the reset signal OPB_RST to the OPB pixel 520 during the period from timing T0 to T12, and outputs the black level.
  • the waveforms of the enable signal EN, the control signal AZ_SH, the control signal AZDp, and the control signal AZSW of the first modification of the second embodiment are the same as those of the second embodiment.
  • the driver 400 samples and holds the black level and generates a control signal AZSW based on the holding voltage. Since the OPB pixel 520 is shielded from light, the black level does not fluctuate due to the incident light, and noise can be reliably suppressed by using this constant level as a sample.
  • the driver 400 samples and holds the black level of the OPB pixel 520, and sets the control signal AZSW based on the holding voltage. Since it is generated, noise can be reliably suppressed.
  • FIG. 33 is a circuit diagram showing a configuration example of the pixel array unit 240 in the second modification of the second embodiment of the present technology.
  • a plurality of effective pixels 510, a plurality of OPB pixels 520, a plurality of dummy non-OPB pixels 530, and a plurality of dummy OPB pixels 540 It differs from the second embodiment in that and is arranged.
  • at least one row of OPB pixels 520 is arranged, and at least one column of dummy non-OPB pixels 530 and dummy OPB pixels 540 are arranged.
  • the pixel array unit 240 of the second modification of the second embodiment is different from the second embodiment in that the horizontal connection switch 241 is not arranged.
  • the dummy non-OPB pixel 530 and the dummy OPB pixel 540 are pixels in which AD conversion is not performed (in other words, reading is not performed) on the pixel signal. No ADC is placed on this dummy column.
  • the vertical signal line 259 of the dummy column is connected to the timing control unit 220. Further, the dummy non-OPB pixel 530 is not shielded from light, and the dummy OPB pixel 540 is shielded from light.
  • the dummy non-OPB pixel 530 includes a photoelectric conversion element 531, a transfer transistor 532, a reset transistor 533, a stray diffusion layer 534, an amplification transistor 535, and a selection transistor 536.
  • a selection signal DUMn_SEL and a reset signal DUMn_RST are supplied to the dummy non-OPB pixel 530.
  • the dummy OPB pixel 540 includes a photoelectric conversion element 541, a transfer transistor 542, a reset transistor 543, a stray diffusion layer 544, an amplification transistor 545, and a selection transistor 546.
  • the selection signal DUM réelle_SEL and the reset signal DUM réelle_RST are supplied to the dummy OPB pixel 540.
  • the circuit configuration of the dummy non-OPB pixel 530 and the dummy OPB pixel 540 is the same as the pixel circuit 250 exemplified in FIG.
  • the vertical scanning circuit 210 drives the dummy non-OPB pixel 530 to output the pixel signal via the vertical signal line 259.
  • the driver 400 samples the pixel signal and generates a control signal AZSW based on the voltage. As illustrated in the figure, by sampling the pixel signal of the dummy column, it is not necessary to calculate the average of all the columns, and the horizontal connection switch 241 is not required.
  • FIG. 34 is a timing chart showing an example of the operation of the solid-state image pickup device 200 in the second modification of the second embodiment of the present technology.
  • the vertical scanning circuit 210 supplies the selection signal OPBn_SEL and the reset signal OPBn_RST to the dummy non-OPB pixel 530 during the period from timing T0 to T12, and outputs the pixel signal.
  • the waveforms of the enable signal EN, the control signal AZ_SH, the control signal AZDp, and the control signal AZSW of the second modification of the second embodiment are the same as those of the second embodiment.
  • the driver 400 samples the pixel signal of the dummy column and generates the control signal AZSW based on the voltage.
  • FIG. 35 is a circuit diagram showing a configuration example of the timing control unit 220 in the second modification of the second embodiment of the present technology.
  • the timing control unit 220 of the second modification of the second embodiment is different from the second embodiment in that the sample switch 410 and the hold capacity 420 are not arranged in the driver 400.
  • the level shifter 430 in the driver 400 adds VADD to the pixel signal of the dummy column and supplies it to the selector 440.
  • driver 400 of the second modification of the second embodiment may be provided with the sample switch 410 and the hold capacity 420.
  • each of the first to fourth modifications of the first embodiment can be applied to the second modification of the second embodiment.
  • the driver 400 samples the pixel signal of the dummy column, it is not necessary to calculate the average of all the columns, and the drivers 400 are connected horizontally.
  • the number of switches 241 can be reduced.
  • the driver 400 samples the pixel signal of the dummy non-OPB pixel 530 that is not shielded from light, but the sampled value may be a black level. desirable.
  • the solid-state image sensor 200 of the third modification of the second embodiment is different from the second modification of the second embodiment in that the pixel signal of the shaded dummy OPB pixel 540 is sampled.
  • FIG. 36 is a timing chart showing an example of the operation of the solid-state image sensor 200 in the third modification of the second embodiment of the present technology.
  • the vertical scanning circuit 210 supplies the selection signal OPB réelle_SEL and the reset signal OPB réelle_RST to the dummy OPB pixel 540 during the period from timing T0 to T12, and outputs the black level.
  • the waveforms of the enable signal EN, the control signal AZ_SH, the control signal AZDp, and the control signal AZSW in the fourth modification of the second embodiment are the same as those in the second embodiment.
  • the driver 400 samples the black level of the dummy OPB pixel 540 and generates a control signal AZSW based on the voltage.
  • the driver 400 samples the black level of the dummy OPB pixel 540 and generates the control signal AZSW based on the voltage thereof. , Noise can be suppressed reliably.
  • the comparator 300 in which the vertical signal line 259 is directly connected to the source of the input transistor 312 is used for the ADC, but the comparator 300 having another configuration can also be used.
  • the solid-state image sensor 200 of the fourth modification of the second embodiment is different from the second embodiment in that the comparator 300 in which the nMOS transistor is connected to the source of the input transistor 312 is used.
  • FIG. 37 is a circuit diagram showing a configuration example of the pixel array unit 240 and the timing control unit 220 in the fourth modification of the second embodiment of the present technology.
  • the solid-state image sensor 200 of the fourth modification of the second embodiment is different from the second embodiment in that the load current source 242 is connected to each of the vertical signal lines 259.
  • driver 400 of the fourth modification of the second embodiment is the same as that of the second embodiment.
  • FIG. 38 is a circuit diagram showing a configuration example of the comparator 300 in the fourth modification of the second embodiment of the present technology.
  • the comparator 300 of the fourth modification of the second embodiment includes a VSL switch 351 and an input capacitance 352, an auto zero switch 353 and an nMOS transistor 354. Further, the comparator 300 further includes an input amplifier 355, an input capacitance 311, an input transistor 312, an auto zero switch 313, a current source 314, and an output amplifier 356.
  • the VSL switch 351 opens and closes the path between the vertical signal line 259 and one end of the input capacitance 352 according to the control signal VSL_SW from the timing control unit 220.
  • the other end of the input capacitance 352 is connected to the gate of the nMOS transistor 354.
  • the auto zero switch 353 short-circuits the gate and drain of the nMOS transistor 354 according to the control signal AZSW.
  • the nMOS transistor 354 is inserted between the power supply voltage and the source of the input transistor 312 (pMOS transistor).
  • the nMOS transistor 354 is an example of the second comparative element described in the claims.
  • the input amplifier 355 amplifies the reference signal and supplies it to one end of the input capacitance 311.
  • the connection configuration of the input capacitance 311, the input transistor 312, the auto zero switch 313, and the current source 314 is the same as that of the first embodiment.
  • the output amplifier 356 amplifies the voltage of the connection node of the input transistor 312 and the current source 314, and outputs the output signal VCO.
  • the voltage of the source is compared with the case where the source is directly connected to the vertical signal line 259. Can be reduced.
  • the voltage of the reference signal can be reduced according to the decrease in the source voltage.
  • the source of the input transistor 312 is connected to the vertical signal line 259 via the nMOS transistor 354, so that the voltage of the source is lowered. Can be made to. As a result, the voltage of the reference signal can be reduced.
  • the driver 400 drives the auto-zero switch 313 in the comparator 300, but the driver 400 can also drive the auto-zero switch 313 in the column amplifier.
  • the solid-state image sensor 200 of the fifth modification of the second embodiment is different from the second embodiment in that the driver 400 drives the auto zero switch 313 in the column amplifier.
  • FIG. 39 is a block diagram showing a configuration example of the solid-state image sensor 200 in the fifth modification of the second embodiment of the present technology.
  • the solid-state image sensor 200 of the fifth modification of the second embodiment is the second embodiment in that the constant current source unit 600 is arranged between the pixel array unit 240 and the column signal processing unit 260. Different from the form.
  • the constant current source unit 600 is provided, for example, on the circuit chip 202.
  • FIG. 40 is a circuit diagram showing a configuration example of a pixel array unit 240, a constant current source unit 600, and a timing control unit 220 in a fifth modification of the second embodiment of the present technology.
  • the constant current source unit 600 is provided with a column amplifier 610 for each row.
  • This column amplifier 610 amplifies the voltage of the vertical signal line 259 and supplies it into the comparator 300 in the ADC.
  • the timing control unit 220 of the sixth modification of the second embodiment supplies the control signal AZSW to the column amplifier 610.
  • the operation of the driver 400 in the timing control unit 220 of the fifth modification of the second embodiment is the same as that of the second embodiment. Thereby, the reset feedthrough in the column amplifier 610 can be suppressed.
  • FIG. 41 is a circuit diagram showing a configuration example of the column amplifier 610 in the fifth modification of the second embodiment of the present technology.
  • the column amplifier 610 includes a current reuse column amplifier 620 and a boost circuit 650.
  • the current reuse column amplifier 620 includes an input stage 621 and a folded stage 640.
  • the input stage 621 includes an input transistor 622, an input side auto zero switch 624, a feedback capacity 625, a reference side capacity 626, and a reference side current source transistor 627. Further, as the input transistor 622, for example, a pMOS transistor is used. As the reference side current source transistor 627, for example, an nMOS transistor is used.
  • the source of the input transistor 622 is connected to the vertical signal line 259-n, and the drain is connected to the drain of the reference side current source transistor 627.
  • the input-side auto-zero switch 624 opens and closes the path between the gate and drain of the input transistor 622 according to the auto-zero signal AZ.
  • the feedback capacitance 625 is inserted between the drain of the input transistor 622 and the gate of the input transistor 622. Further, the reference side capacitance 626 is inserted between the gate of the input transistor 622 and the reference voltage.
  • the source of the reference side current source transistor 627 is connected to a predetermined reference voltage.
  • a predetermined bias voltage nbias is applied to the gate of the reference side current source transistor 627.
  • the gate-source voltage of the input transistor 622 fluctuates according to the input voltage VVSL input to the source of the input transistor 622, and the drain current of the input transistor 622 changes. Vout corresponding to this drain current is output from the drain of the input transistor 622. In this way, the voltage corresponding to the gate-source voltage of the input transistor 622 is output from the drain. Further, a part of the constant bias current supplied by the reference side current source transistor 627 is fed back to the gate of the input transistor 622 by the feedback circuit including the input side auto zero switch 624, the feedback capacitance 625 and the reference side capacitance 626. With this feedback circuit, power consumption can be reduced.
  • the cascode capacity 641, the power supply side current source transistor 642, the cascode transistors 643 and 645, the auto zero switch 644, the intermediate switch 646, and the reference side current source transistor 647 are arranged in the folded stage 640.
  • a pMOS transistor is used as the power supply side current source transistor 642 and the cascode transistor 643, and an nMOS transistor is used as the cascode transistor 645 and the reference side current source transistor 647.
  • the cascode capacity 641 is inserted between the power supply node of the predetermined power supply voltage and the output side auto zero switch 644.
  • the power supply side current source transistor 642, the cascode transistor 643, the cascode transistor 645, and the reference side current source transistor 647 are connected in series with the power supply voltage. Further, the gate of the power supply side current source transistor 642 is connected to the node between the cascode capacitance 641 and the output side auto zero switch 644. A bias voltage pcas is applied to the gate of the cascode transistor 643. A predetermined bias voltage ncas is applied to the gate of the cascode transistor 645. The same bias voltage nbias as that of the reference side current source transistor 627 is applied to the gate of the reference side current source transistor 647.
  • the output side auto zero switch 644 opens and closes the path between the cascode capacity 641 and the output node 628 according to the auto zero signal AZ.
  • the intermediate switch 646 opens and closes the path between the node between the input transistor 622 and the reference side current source transistor 627 and the node between the cascode transistor 645 and the reference side current source transistor 647 according to the inverting signal xAZ.
  • the output range can be expanded by adding the folded stage 640. Further, the input stage 621 and the folded stage 640 can be separated by the intermediate switch 646 at the time of auto zero, and auto zero can be performed separately.
  • the boost circuit 650 is provided with a boost side capacitance 651, a boost side current source transistor 652, a cascode transistor 653, and a boost transistor 654.
  • a pMOS transistor is used as the boost side current source transistor 652, the cascode transistor 653, and the boost transistor 654.
  • the boost side current source transistor 652, the cascode transistor 653 and the boost transistor 654 are inserted in series between the power supply voltage and the reference potential.
  • a predetermined bias voltage pbias is applied to the gate of the boost side current source transistor 652, and a predetermined bias voltage pcas is applied to the gate of the cascode transistor 653.
  • the gate of the boost transistor 654 is connected to the output node 628.
  • boost side capacitance 651 is inserted between the vertical signal line 259-n and the node between the cascode transistor 653 and the boost transistor 654.
  • the comparison result Vout can be buffered by using the source follower of the boost transistor 654, and can be coupled with the vertical signal line 259-n by capacitance.
  • the current for charging the boost side capacitance 651 is drawn from the vertical signal line 259-n, and settling can be assisted.
  • the folded stage 640 and the boost circuit 650 are provided as needed.
  • each of the first to fourth modifications of the first embodiment can be applied to the fifth modification of the second embodiment.
  • each of the first to third modifications of the second embodiment can be applied to the fifth modification of the second embodiment.
  • the driver 400 supplies the control signal AZSW to the column amplifier 610, the reset feedthrough in the column amplifier 610 is suppressed. Can be done.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on a moving body of any kind such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility, an airplane, a drone, a ship, and a robot. You may.
  • FIG. 42 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technique according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via the communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (interface) 12053 are shown as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 has a driving force generator for generating the driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism for adjusting and a braking device for generating braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, turn signals or fog lamps.
  • the body system control unit 12020 may be input with radio waves transmitted from a portable device that substitutes for the key or signals of various switches.
  • the body system control unit 12020 receives inputs of these radio waves or signals and controls a vehicle door lock device, a power window device, a lamp, and the like.
  • the vehicle outside information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image pickup unit 12031 is connected to the vehicle outside information detection unit 12030.
  • the vehicle outside information detection unit 12030 causes the image pickup unit 12031 to capture an image of the outside of the vehicle and receives the captured image.
  • the out-of-vehicle information detection unit 12030 may perform object detection processing or distance detection processing such as a person, a vehicle, an obstacle, a sign, or a character on the road surface based on the received image.
  • the image pickup unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of the light received.
  • the image pickup unit 12031 can output an electric signal as an image or can output it as distance measurement information. Further, the light received by the image pickup unit 12031 may be visible light or invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects the in-vehicle information.
  • a driver state detection unit 12041 that detects the driver's state is connected to the in-vehicle information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver has fallen asleep.
  • the microcomputer 12051 calculates the control target value of the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and the drive system control unit.
  • a control command can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions including vehicle collision avoidance or impact mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, and the like. It is possible to perform cooperative control for the purpose of.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform coordinated control for the purpose of automatic driving that runs autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the vehicle outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the outside information detection unit 12030, and performs cooperative control for the purpose of anti-glare such as switching the high beam to the low beam. It can be carried out.
  • the audio image output unit 12052 transmits an output signal of at least one of audio and image to an output device capable of visually or audibly notifying information to the passenger or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an onboard display and a head-up display.
  • FIG. 43 is a diagram showing an example of the installation position of the image pickup unit 12031.
  • the image pickup unit 12101, 12102, 12103, 12104, 12105 is provided.
  • the image pickup units 12101, 12102, 12103, 12104, 12105 are provided, for example, at positions such as the front nose, side mirrors, rear bumpers, back doors, and the upper part of the windshield in the vehicle interior of the vehicle 12100.
  • the image pickup unit 12101 provided in the front nose and the image pickup section 12105 provided in the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the image pickup units 12102 and 12103 provided in the side mirror mainly acquire images of the side of the vehicle 12100.
  • the image pickup unit 12104 provided in the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100.
  • the image pickup unit 12105 provided on the upper part of the windshield in the vehicle interior is mainly used for detecting a preceding vehicle, a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 45 shows an example of the shooting range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging range of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • the imaging range 12114 indicates the imaging range.
  • the imaging range of the imaging unit 12104 provided on the rear bumper or the back door is shown. For example, by superimposing the image data captured by the image pickup units 12101 to 12104, a bird's-eye view image of the vehicle 12100 can be obtained.
  • At least one of the image pickup units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the image pickup units 12101 to 12104 may be a stereo camera including a plurality of image pickup elements, or may be an image pickup element having pixels for phase difference detection.
  • the microcomputer 12051 has a distance to each three-dimensional object within the image pickup range 12111 to 12114 based on the distance information obtained from the image pickup unit 12101 to 12104, and a temporal change of this distance (relative speed with respect to the vehicle 12100). By obtaining can. Further, the microcomputer 12051 can set an inter-vehicle distance to be secured in advance in front of the preceding vehicle, and can perform automatic braking control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform coordinated control for the purpose of automatic driving or the like in which the vehicle travels autonomously without depending on the operation of the driver.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 converts three-dimensional object data related to a three-dimensional object into two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, electric poles, and other three-dimensional objects based on the distance information obtained from the image pickup units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the microcomputer 12051 via the audio speaker 12061 or the display unit 12062. By outputting an alarm to the driver and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • At least one of the image pickup units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging unit 12101 to 12104.
  • pedestrian recognition is, for example, a procedure for extracting feature points in an image captured by an image pickup unit 12101 to 12104 as an infrared camera, and pattern matching processing is performed on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian. It is done by the procedure to determine.
  • the audio image output unit 12052 determines the square contour line for emphasizing the recognized pedestrian.
  • the display unit 12062 is controlled so as to superimpose and display. Further, the audio image output unit 12052 may control the display unit 12062 so as to display an icon or the like indicating a pedestrian at a desired position.
  • the above is an example of a vehicle control system to which the technology according to the present disclosure can be applied.
  • the technique according to the present disclosure can be applied to, for example, the image pickup unit 12031 among the configurations described above.
  • the image pickup apparatus 100 of FIG. 1 can be applied to the image pickup unit 12031.
  • the present technology can have the following configurations. (1) A first comparison element in which an input voltage related to the voltage of the vertical signal line is input to the source and a drain voltage corresponding to the gate-source voltage is output from the drain. A solid-state image pickup device comprising a transistor in which a signal corresponding to the voltage of the vertical signal line is input to the gate and a source is connected to the drain of the first comparison element. (2) The source of the first comparison element is connected to the vertical signal line. A predetermined reference voltage is input to the gate of the first comparison element. The first comparison element transitions from an off state to an on state when the input voltage and the reference voltage substantially match.
  • the solid-state image pickup device wherein the transistor includes a first clamp transistor that fixes the drain voltage in the off state to a clamp voltage corresponding to the input voltage.
  • a clamp voltage control unit for supplying the signal to the gate of the first clamp transistor is further provided.
  • the solid-state imaging device according to (2) above, wherein the first clamp transistor is inserted between the drain and the source of the first comparison element.
  • the solid-state image pickup device according to (3) above, wherein a fixed voltage is applied to the gate of the second clamp transistor.
  • the clamp voltage control unit has a capacitance inserted between the vertical signal line and the gate of the first clamp transistor.
  • the solid-state image pickup device (6) The solid-state image pickup device according to (4) above, wherein the clamp voltage control unit divides a voltage between the voltage of the vertical signal line and a predetermined reference potential and supplies the voltage to the gate of the first clamp transistor. .. (7)
  • the above-mentioned (6) further includes an initialization circuit that samples the voltage of the vertical signal line and holds it as a holding voltage, and initializes the gate voltage of the first clamp transistor based on the holding voltage.
  • Solid-state image sensor (8) The solid-state image pickup device according to (7) above, wherein the initialization circuit samples and holds a pixel signal of the pixel circuit.
  • a correction coefficient calculation unit that calculates a correction coefficient for correcting a conversion gain, which is the ratio of the input voltage to the count value.
  • the said (12) further comprising a control unit which calculates a correction coefficient for correcting a conversion gain which is a ratio of the input voltage and the count value, and controls the reference voltage based on the correction coefficient.
  • the solid-state image sensor described.
  • the solid-state image pickup device according to any one of (1) to (14) above, wherein the transistor includes an auto-zero switch that short-circuits the gate and drain of the first comparison element according to the signal.
  • the source of the first comparison element is connected to the vertical signal line and is connected to the vertical signal line.
  • Solid-state image sensor (21) The solid-state image pickup device according to any one of (17) to (19), wherein the driver generates the control signal based on the pixel signal of the dummy pixel.
  • the above (17) further comprises a second comparison element in which the voltage of the vertical signal line is input to the gate, the drain is connected to the power supply voltage, and the source is connected to the source of the first comparison element.
  • Image sensor 110 Optical unit 120
  • DSP circuit 130 Display unit 140 Operation unit 150
  • Bus 160 Frame memory 170
  • Power supply unit 200 Solid-state image sensor 201
  • Light receiving chip 202 Circuit chip 210
  • Vertical scanning circuit 220 Timing control unit 221
  • Control signal generation unit 230 DAC 231
  • Variable current source 232 Current converter 233, 285, 287, 314, 320, 437, 438
  • Pixel array section 241 Horizontal connection switch 242
  • Load current source 250 Pixel circuit 251, 511, 521, 531, 541 photoelectric conversion element 252, 512, 522, 532, 542 Transfer transistor 253, 513, 523, 533, 543 Reset transistor 254, 514, 524, 534, 544 Floating diffusion layer 255, 515, 525, 535, 545
  • Amplification transistor 256, 516, 526, 536, 546 Selective transistor 260

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Abstract

カラム毎に比較器を設けた固体撮像素子において、画像データの画質を向上させる。　固体撮像素子は、第１の比較素子とトランジスタとを備える。垂直信号線の電圧に関連する入力電圧が第１の比較素子のソースに入力され、第１の比較素子は、ゲート－ソース間電圧に応じたドレイン電圧をドレインから出力する。垂直信号線の電圧に応じた信号がトランジスタのゲートに入力され、第１の比較素子のドレインにトランジスタのソースが接続される。

Description

固体撮像素子
　本技術は、固体撮像素子に関する。詳しくは、カラム毎にアナログデジタル変換を行う固体撮像素子に関する。
　従来より、構造が簡易であることから、シングルスロープ型のＡＤＣ（Analog to Digital Converter）が固体撮像素子などにおいてＡＤ（Analog to Digital）変換に用いられている。このシングルスロープ型のＡＤＣは、一般に比較器と、その比較器の比較結果に基づいて計数を行うカウンタとから構成される。例えば、ソースに画素信号が入力され、ゲートに参照信号が入力されたｐＭＯＳ（p-channel Metal-Oxide-Semiconductor）トランジスタを比較器内に配置した固体撮像素子が提案されている（例えば、特許文献１参照。）。このｐＭＯＳトランジスタのドレインおよびソースは、オートゼロスイッチにより短絡される。
米国特許出願公開第２０１８／０１０３２２２号
　上述の固体撮像素子では、画素回路の電源を比較器が共用することにより、画素回路と別途に比較器にも電源を設ける構成と比較して、消費電力の削減を図っている。しかしながら、上述の固体撮像素子では、撮像した画像データの画質が低下することがある。画質が低下する要因としては、例えば、オートゼロスイッチの動作時のリセットフィードスルーや、ダイナミックレンジの不足などが考えられる。
　本技術はこのような状況に鑑みて生み出されたものであり、カラム毎に比較器を設けた固体撮像素子において、画像データの画質を向上させることを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、垂直信号線の電圧に関連する入力電圧がソースに入力され、ゲート－ソース間電圧に応じたドレイン電圧をドレインから出力する第１の比較素子と、上記垂直信号線の電圧に応じた信号がゲートに入力され、上記第１の比較素子のドレインにソースが接続されたトランジスタとを具備する固体撮像素子である。これにより、画質が向上するという作用をもたらす。
　また、この第１の側面において、上記第１の比較素子のソースは、上記垂直信号線に接続され、上記第１の比較素子のゲートには、所定の参照電圧が入力され、上記第１の比較素子は、上記入力電圧と上記参照電圧が略一致する場合にはオフ状態からオン状態に遷移し、上記トランジスタは、上記オフ状態のときの上記ドレイン電圧を上記入力電圧に応じたクランプ電圧に固定する第１のクランプトランジスタを含んでもよい。これにより、リニアリティーが確保されるという作用をもたらす。
　また、この第１の側面において、上記第１のクランプトランジスタのゲートに上記信号を供給するクランプ電圧制御部をさらに具備し、上記第１のクランプトランジスタは、上記第１の比較素子のドレインおよびソースの間に挿入されてもよい。これにより、垂直信号線の電圧に応じたゲート電圧が供給されるという作用をもたらす。
　また、この第１の側面において、上記第１のクランプトランジスタに並列に接続された第２のクランプトランジスタをさらに含み、上記第２のクランプトランジスタのゲートには固定電圧が印加されてもよい。
　また、この第１の側面において、上記クランプ電圧制御部は、上記垂直信号線と上記クランプトランジスタのゲートとの間に挿入された容量を備えてもよい。
　また、この第１の側面において、上記クランプ電圧制御部は、上記垂直信号線の電圧と所定の基準電位との間の電圧を分圧して上記第１のクランプトランジスタのゲートに供給してもよい。分圧手段としては、上記垂直信号線と所定の基準電位との間の電位を容量あるいは抵抗で分圧する方法が挙げられる。これにより、ダイナミックレンジが拡大されるという作用をもたらす。
　また、この第１の側面において、上記垂直信号線の電圧をサンプルして保持電圧として保持し、上記保持電圧に基づいて上記第１のクランプトランジスタのゲート電圧を初期化する初期化回路をさらに具備してもよい。第１のクランこのクランプジスタのゲートは、上記容量を備えた場合にハイインピーダンスノードとなる。これにより、垂直信号線の電圧に応じた値にクランプ電圧が初期化されるという作用をもたらす。
　また、この第１の側面において、前記初期化回路は、画素回路の画素信号をサンプルして保持してもよい。
　また、この第１の側面において、前記初期回路は、遮光された遮光画素の画素信号をサンプルして保持してもよい。
　また、この第１の側面において、前記初期回回路は、ダミー画素の画素信号をサンプルして保持してもよい。
　また、この第１の側面において、前記ドライバは、遮光されたダミー画素の画素信号をサンプルして保持してもよい。
　また、この第１の側面において、上記ドレイン電圧が反転するまでの期間に亘って計数値を計数するカウンタをさらに具備してもよい。これにより、アナログ信号がデジタル信号に変換されるという作用をもたらす。ここで記載のカウンタは、専用のカウンタを設けても良いが、ＡＤ出力結果を用いても良い。
　また、この第１の側面において、上記入力電圧と上記計数値との比である変換ゲインを補正するための補正係数を演算する補正係数計算部と、上記補正係数に基づいて上記計数値を示すデジタル信号を補正する補正部とをさらに具備してもよい。これにより、感度が向上するという作用をもたらす。
　また、この第１の側面において、上記入力電圧と上記計数値との比である変換ゲインを補正するための補正係数を演算し、上記補正係数に基づいて上記参照電圧を制御する制御部をさらに具備してもよい。これにより、感度が向上するという作用をもたらす。
　また、この第１の側面において、上記トランジスタは、上記信号に従って上記第１の比較素子のゲートとドレインとを短絡するオートゼロスイッチを含んでもよい。これにより、ノイズが低減するという作用をもたらす。
　また、この第１の側面において、上記第１の比較素子のソースは、上記垂直信号線に接続され、上記第１の比較素子のゲートには、所定の参照電圧が入力されてもよい。これにより、比較器内のノイズが低減するという作用をもたらす。
　また、この第１の側面において、上記垂直信号線の電圧に基づいて所定の制御信号を上記信号として生成するドライバをさらに具備してもよい。これにより、オートゼロスイッチが駆動されるという作用をもたらす。
　また、この第１の側面において、上記ドライバは、２値のいずれかを上記制御信号として供給してもよい。これにより、オートゼロスイッチが２値駆動されるという作用をもたらす。
　また、この第１の側面において、上記ドライバは、画素回路の画素信号をサンプルして保持し、保持した上記画素信号に基づいて上記制御信号を生成してもよい。これにより、リセットフィードスルーが抑制されるという作用をもたらす。
　また、この第１の側面において、上記ドライバは、遮光された遮光画素の画素信号をサンプルして保持し、保持した上記画素信号に基づいて上記制御信号を生成してもよい。これにより、リセットフィードスルーが抑制されるという作用をもたらす。
　また、この第１の側面において、上記ドライバは、ダミー画素の画素信号に基づいて上記制御信号を生成してもよい。これにより、リセットフィードスルーが抑制されるという作用をもたらす。
　また、この第１の側面において、上記ドライバは、遮光されたダミー画素の画素信号に基づいて上記制御信号を生成してもよい。これにより、リセットフィードスルーが抑制されるという作用をもたらす。
　また、この第１の側面において、上記第１の比較素子は、上記垂直信号線の電圧を増幅してアナログデジタル変換器へ供給するカラムアンプ内に配置されてもよい。これにより、カラムアンプ内のリセットフィードスルーが抑制されるという作用をもたらす。
　また、この第１の側面において、上記垂直信号線の電圧がゲートに入力され、ドレインが電源電圧に接続され、ソースが上記第１の比較素子のソースに接続された第２の比較素子をさらに具備してもよい。これにより、参照信号の電圧が低減されるという作用をもたらす。
本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の積層構造の一例を示す図である。 本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素回路の一構成例を示す回路図である。 本技術の第１の実施の形態におけるカラム信号処理部の一構成例を示すブロック図である。 本技術の第１の実施の形態における比較器の一構成例を示す回路図である。 本技術の第１の実施の形態における固体撮像素子のダイナミックレンジを説明するための図である。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における比較器の１段目の出力と光量との関係の一例を示すグラフである。 本技術の第１の実施の形態におけるデジタル信号と入力電圧との関係の一例を示すグラフである。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。 本技術の第１の実施の形態の第１の変形例における比較器の一構成例を示す回路図である。 本技術の第１の実施の形態の第１の変形例における抵抗を用いて分圧した比較器の一構成例を示す回路図である。 本技術の第１の実施の形態の第１の変形例における比較器の１段目の出力と光量との関係の一例を示すグラフである。 本技術の第１の実施の形態の第２の変形例における固体撮像素子の一構成例を示すブロック図である。 本技術の第１の実施の形態の第２の変形例における画素アレイ部の一構成例を示す回路図である。 本技術の第１の実施の形態の第２の変形例における比較器の一構成例を示す回路図である。 本技術の第１の実施の形態の第２の変形例における初期化回路の一構成例を示す回路図である。 本技術の第１の実施の形態の第２の変形例における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態の第３の変形例における比較器の一構成例を示す回路図である。 本技術の第１の実施の形態の第３の変形例における画素アレイ部の一構成例を示す回路図である。 本技術の第１の実施の形態の第３の変形例における固体撮像素子の一構成例を示すブロック図である。 本技術の第１の実施の形態の第３の変形例における画像処理部の一構成例を示すブロック図である。 本技術の第１の実施の形態の第３の変形例におけるデジタル信号と入力電圧との関係の一例を示すグラフである。 本技術の第１の実施の形態の第４の変形例におけるＤＡＣの一構成例を示す回路図である。 本技術の第１の実施の形態の第４の変形例における参照信号の波形の一例を示す図である。 本技術の第２の実施の形態におけるタイミング制御部の一構成例を示す回路図である。 本技術の第２の実施の形態の第２の変形例における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態におけるドライバの一構成例を示す回路図である。 本技術の第２の実施の形態におけるタイミング制御部の動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態の第１の変形例における画素アレイ部の一構成例を示す回路図である。 本技術の第２の実施の形態の第１の変形例における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態の第２の変形例における画素アレイ部の一構成例を示す回路図である。 本技術の第２の実施の形態の第２の変形例における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態の第２の変形例におけるタイミング制御部の一構成例を示す回路図である。 本技術の第２の実施の形態の第３の変形例における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態の第４の変形例における画素アレイ部およびタイミング制御部の一構成例を示す回路図である。 本技術の第２の実施の形態の第４の変形例における比較器の一構成例を示す回路図である。 本技術の第２の実施の形態の第５の変形例における固体撮像素子の一構成例を示すブロック図である。 本技術の第２の実施の形態の第５の変形例における画素アレイ部、定電流源およびタイミング制御部の一構成例を示す回路図である。 本技術の第２の実施の形態の第５の変形例におけるカラムアンプの一構成例を示す回路図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（垂直信号線の電圧に応じたゲート電圧をクランプトランジスタに供給する例）
　２．第２の実施の形態（垂直信号線の電圧に応じた制御信号をオートゼロスイッチに供給する例）
　３．移動体への応用例
　＜１．第１の実施の形態＞
　［撮像装置の構成例］
　図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像するための装置であり、光学部１１０、固体撮像素子２００およびＤＳＰ（Digital Signal Processing）回路１２０を備える。さらに撮像装置１００は、表示部１３０、操作部１４０、バス１５０、フレームメモリ１６０、記憶部１７０および電源部１８０を備える。撮像装置１００としては、スマートフォンに搭載されるカメラや、車載カメラなどが想定される。
　光学部１１０は、被写体からの光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、光電変換により画像データを生成するものである。この固体撮像素子２００は、生成した画像データをＤＳＰ回路１２０に信号線２０９を介して供給する。
　ＤＳＰ回路１２０は、画像データに対して所定の信号処理を実行するものである。このＤＳＰ回路１２０は、処理後の画像データをバス１５０を介してフレームメモリ１６０などに出力する。
　表示部１３０は、画像データを表示するものである。表示部１３０としては、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネルが想定される。操作部１４０は、ユーザの操作に従って操作信号を生成するものである。
　バス１５０は、光学部１１０、固体撮像素子２００、ＤＳＰ回路１２０、表示部１３０、操作部１４０、フレームメモリ１６０、記憶部１７０および電源部１８０が互いにデータをやりとりするための共通の経路である。
　フレームメモリ１６０は、画像データを保持するものである。記憶部１７０は、画像データなどの様々なデータを記憶するものである。電源部１８０は、固体撮像素子２００、ＤＳＰ回路１２０や表示部１３０などに電源を供給するものである。
　図２は、本技術の第１の実施の形態における固体撮像素子２００の積層構造の一例を示す図である。この固体撮像素子２００は、回路チップ２０２と、その回路チップ２０２に積層された受光チップ２０１とを備える。これらのチップは、ビアなどの接続部を介して電気的に接続される。なお、ビアの他、Ｃｕ－Ｃｕ接合やバンプにより接続することもできる。
　［固体撮像素子の構成例］
　図３は、本技術の第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、垂直走査回路２１０、タイミング制御部２２０、ＤＡＣ（Digital to Analog Converter）２３０、画素アレイ部２４０、カラム信号処理部２６０および水平走査回路２７０を備える。画素アレイ部２４０には、複数の画素回路２５０が二次元格子状に配列される。
　画素アレイ部２４０は、例えば、受光チップ２０１に配置され、残りの回路は回路チップ２０２に配置される。なお、それぞれのチップに配置する回路は、同図に例示したものに限定されない。
　垂直走査回路２１０は、画素アレイ部２４０内の行を順に選択して駆動するものである。
　タイミング制御部２２０は、垂直同期信号ＶＳＹＮＣに同期して、垂直走査回路２１０、ＤＡＣ２３０、カラム信号処理部２６０および水平走査回路２７０の動作タイミングを制御するものである。
　ＤＡＣ２３０は、のこぎり波状のランプ信号を生成し、参照信号としてカラム信号処理部２６０に供給するものである。
　画素回路２５０は、垂直走査回路２１０の制御に従って、光電変換によりアナログの画素信号を生成するものである。各列の画素回路２５０は、垂直信号線（不図示）を介してカラム信号処理部２６０に画素信号を出力する。
　カラム信号処理部２６０には、画素回路２５０の列ごとにＡＤＣ（不図示）が配置される。ＡＤＣのそれぞれは、対応する列の画素信号をデジタル信号に変換し、水平走査回路２７０の制御に従ってＤＳＰ回路１２０に出力する。
　水平走査回路２７０は、カラム信号処理部２６０を制御して、デジタル信号を順に出力させるものである。
　［画素回路の構成例］
　図４は、本技術の第１の実施の形態における画素回路２５０の一構成例を示す回路図である。この画素回路２５０は、光電変換素子２５１、転送トランジスタ２５２、リセットトランジスタ２５３、浮遊拡散層２５４、増幅トランジスタ２５５および選択トランジスタ２５６を備える。また、画素アレイ部２４０において、垂直方向に沿って垂直信号線２５９が列ごとに配線されている。
　光電変換素子２５１は、入射光を光電変換して電荷を生成するものである。転送トランジスタ２５２は、垂直走査回路２１０からの転送信号ＴＲＧに従って、光電変換素子２５１から浮遊拡散層２５４へ電荷を転送するものである。
　リセットトランジスタ２５３は、垂直走査回路２１０からのリセット信号ＲＳＴに従って、浮遊拡散層２５４から電荷を引き抜いて初期化するものである。
　浮遊拡散層２５４は、電荷を蓄積し、電荷量に応じた電圧を生成するものである。増幅トランジスタ２５５は、浮遊拡散層２５４の電圧を増幅するものである。
　選択トランジスタ２５６は、垂直走査回路２１０からの選択信号ＳＥＬに従って、増幅された電圧の信号を画素信号としてカラム信号処理部２６０へ垂直信号線２５９を介して出力するものである。
　［カラム信号処理部の構成例］
　図５は、本技術の第１の実施の形態におけるカラム信号処理部２６０の一構成例を示すブロック図である。このカラム信号処理部２６０には、比較器３００、カウンタ２６１およびラッチ２６２が列ごとに配置される。列数がＮ（Ｎは、整数）である場合には、比較器３００、カウンタ２６１およびラッチ２６２は、Ｎ個ずつ配置される。
　比較器３００は、ＤＡＣ２３０からの参照信号と、対応する列からの画素信号とを比較するものである。参照信号の電圧を以下、参照電圧ＶＲＭＰとし、画素信号を伝送する垂直信号線２５９の電圧を以下、入力電圧ＶＶＳＬとする。この比較器３００は、比較結果を示す出力信号ＶＣＯを、対応する列のカウンタ２６１に供給する。
　また、画素回路２５０が初期化されたときの画素信号のレベル（すなわち、入力電圧ＶＶＳＬ）を、以下、「リセットレベル」と称し、浮遊拡散層２５４へ電荷が転送されたときの画素信号のレベルを、以下、「信号レベル」と称する。
　カウンタ２６１は、出力信号ＶＣＯが反転するまでの期間に亘って計数値を計数するものである。このカウンタ２６１は、例えば、リセットレベルに対応する出力信号ＶＣＯが反転するまでの期間に亘ってダウンカウントし、信号レベルに対応する出力信号ＶＣＯが反転するまでの期間に亘ってアップカウントする。これにより、リセットレベルと信号レベルとの差分を求めるＣＤＳ（Correlated Double Sampling）処理が実現される。
　そして、カウンタ２６１は、計数値を示すデジタル信号をラッチ２６２に保持させる。比較器３００およびカウンタ２６１により、アナログの画素信号をデジタル信号に変換するＡＤ変換処理が実現される。すなわち、比較器３００およびカウンタ２６１は、ＡＤＣとして機能する。このように比較器およびカウンタを用いるＡＤＣは、一般に、シングルスロープ型のＡＤＣと呼ばれる。
　なお、ＣＤＳ処理をアップカウントおよびダウンカウントにより実現しているが、この構成に限定されない。カウンタ２６１がアップカウントおよびダウンカウントのいずれかのみを行い、差分を求めるＣＤＳ処理を後段の回路が実行する構成としてもよい。
　ラッチ２６２は、デジタル信号を保持するものである。このラッチ２６２は、水平走査回路２７０の制御に従って、保持したデジタル信号を出力する。
　［比較器の構成例］
　図６は、本技術の第１の実施の形態における比較器３００の一構成例を示す回路図である。この比較器３００は、入力容量３１１、入力トランジスタ３１２、オートゼロスイッチ３１３、電流源３１４および帯域制限容量３１５を備える。また、比較器３００は、クランプ電圧制御部３３０と、クランプトランジスタ３１６および３１７と、出力トランジスタ３１８と、初期化スイッチ３１９と、電流源３２０とをさらに備える。
　入力容量３１１は、ＤＡＣ２３０と、入力トランジスタ３１２のゲートとの間に挿入される。
　入力トランジスタ３１２のソースは、垂直信号線２５９に接続され、そのソースには垂直信号線２５９の電圧である入力電圧ＶＶＳＬが入力される。また、入力トランジスタ３１２のゲートには、入力容量３１１を介して、参照電圧ＶＲＭＰが入力される。入力トランジスタ３１２は、ソースに入力された入力電圧ＶＶＳＬとゲートに入力された参照電圧ＶＲＭＰとが略一致するときに、その入力電圧ＶＶＳＬに応じたドレイン電圧を比較結果Ｖｏｕｔとしてドレインから出力する。ここで、「略一致」とは、比較対象の各々の電圧が完全一致、または、差分が所定の許容値以内であることを意味する。この許容値は、入力トランジスタ３１２の閾値電圧Ｖｔに設定される。この入力トランジスタ３１２として、例えば、ｐＭＯＳトランジスタが用いられる。なお、入力トランジスタ３１２は、特許請求の範囲に記載の第１の比較素子の一例である。
　また、入力トランジスタ３１２のバックゲートと、ソースとは、バックゲート効果を抑制するために短絡することが望ましい。
　オートゼロスイッチ３１３は、タイミング制御部２２０からの制御信号ＡＺＳＷに従って、入力トランジスタ３１２のゲートと、ドレインとの間を短絡するものである。オートゼロスイッチ３１３として、例えば、ｐＭＯＳトランジスタが用いられる。
　電流源３１４は、入力トランジスタ３１２のドレインと、所定の基準電位との間に挿入される。この電流源３１４は、一定の電流を供給する。電流源３１４は、ｎＭＯＳ（n-channel Metal-Oxide-Semiconductor）トランジスタなどにより実現される。
　帯域制限容量３１５は、入力トランジスタ３１２のソースと、ドレインとの間に挿入される。
　クランプトランジスタ３１６は、入力トランジスタ３１２のソースとドレインとの間に挿入され、ゲートは、クランプ電圧制御部３３０に接続される。クランプトランジスタ３１６として、ｎＭＯＳトランジスタが用いられる。
　クランプ電圧制御部３３０は、垂直信号線２５９の電圧（入力電圧ＶＶＳＬ）に応じたゲート電圧をクランプトランジスタ３１６のゲートに供給するものである。このクランプ電圧制御部３３０は、垂直信号線２５９とクランプトランジスタ３１６のゲートとの間に挿入された容量３３１を備える。
　クランプトランジスタ３１７は、入力トランジスタ３１２のソースとドレインとの間に挿入され、ゲートには所定のバイアス電圧Ｖｂｉａｓが印加される。クランプトランジスタ３１７として、ｎＭＯＳトランジスタが用いられる。
　クランプトランジスタ３１６および３１７は、入力トランジスタ３１２がオフ状態のときの比較結果Ｖｏｕｔ（言い換えれば、ローレベル）の低下を抑制する。これらのうち、クランプトランジスタ３１６は、クランプ電圧制御部３３０からのゲート電圧より、垂直信号線２５９の電圧（入力電圧ＶＶＳＬ）に応じたクランプ電圧ＶＣＬＰにローレベルを固定する。上述の構成では、ローレベルは、入力電圧ＶＶＳＬよりも所定値だけ低いクランプ電圧ＶＣＬＰに固定される。クランプトランジスタ３１６により、比較結果Ｖｏｕｔの振幅を一定にして、リニアリティーを確保することができる。ここで、リニアリティーは、比較器３００およびカウンタ２６１からなるＡＤＣの出力（計数値）が入力（入力電圧ＶＶＳＬ）に対して比例することを意味する。
　また、入力電圧ＶＶＳＬが低下するほどローレベル（クランプ電圧ＶＣＬＰ）も低下する。ここで、ローレベルが、所定の飽和電圧Ｖｓａｔを下回ると、電流源３１４内のトランジスタが線形領域で動作してしまうものとする。クランプトランジスタ３１７は、その飽和電圧Ｖｓａｔを下回らないように、ローレベルを制限する。クランプトランジスタ３１７により、電流源３１４内のトランジスタを飽和領域で動作させることができる。
　出力トランジスタ３１８のソースは、垂直信号線２５９に接続され、そのソースには入力電圧ＶＶＳＬが入力される。また、出力トランジスタ３１８のゲートは、入力トランジスタ３１２のドレインに接続され、比較結果Ｖｏｕｔが入力される。この出力トランジスタ３１８として、例えば、ｐＭＯＳトランジスタが用いられる。また、出力トランジスタ３１８のバックゲートとソースとは短絡することが望ましい。
　出力トランジスタ３１８は、ソースに入力された入力電圧ＶＶＳＬとゲートに入力された比較結果Ｖｏｕｔとの間の差が所定の閾値電圧を超えるか否かを示す信号を出力信号ＶＣＯとしてドレインから出力する。この出力信号ＶＣＯは、カウンタ２６１に入力される。
　ここで、画素信号と参照信号とが略一致する際、入力トランジスタ３１２のドレイン電圧（すなわち、比較結果Ｖｏｕｔ）は、画素信号のレベルに応じて変動する。このため、比較結果Ｖｏｕｔを、そのまま後段回路に入力した場合、ドレイン電圧の反転するタイミングが、画素信号および参照信号が略一致する理想的なタイミングからずれてしまうことがある。
　同図の接続により、入力トランジスタ３１２のドレイン－ソース間電圧が、出力トランジスタ３１８のゲート－ソース間電圧として入力される。入力トランジスタ３１２のドレイン電圧の変動量は、画素信号の電圧の変動量と同等であるため、出力トランジスタ３１８からの出力信号ＶＣＯは、画素信号および参照信号が略一致する理想的なタイミングで反転する。このように、出力トランジスタ３１８の追加により、反転タイミングの誤差を抑制することができる。
　初期化スイッチ３１９は、タイミング制御部２２０からの制御信号ＧＤＳＷに従って、出力トランジスタ３１８のゲートとドレインとの間の経路を開閉するものである。
　電流源３２０は、出力トランジスタ３１８のドレインと、基準電位との間に挿入され、一定の電流を供給する。電流源３２０は、ｎＭＯＳトランジスタなどにより実現される。このトランジスタのドレイン－ソース間電圧を、以下、「電流源動作電圧」と称する。
　なお、比較器３００内に、帯域制限容量３１５、クランプトランジスタ３１７および出力トランジスタ３１８を配置しているが、これらの少なくとも１つを設けない構成とすることもできる。出力トランジスタ３１８を設けない場合、初期化スイッチ３１９および電流源３２０は不要となる。
　また、出力トランジスタ３１８とカウンタ２６１との間に、前段と電源電圧が異なる論理ゲート（インバータなど）を挿入することができる。この論理ゲートにより、電源電圧を変換することができる。
　参照電圧ＶＲＭＰは、ＡＤ変換の開始時にオートゼロ時より高く設定され、ＡＤ変換期間内において時間の経過に伴って低下する。ここで、ＡＤ変換期間は、カウンタ２６１が計数を行うための期間である。ＡＤ変換期間の開始時に１段目の入力トランジスタ３１２はオフ状態となり、クランプトランジスタ３１６に電流が流れ、比較結果Ｖｏｕｔとして、クランプトランジスタ３１６で決まるクランプ電圧を出力する。２段目の出力トランジスタ３１８は、オン状態となり、出力信号ＶＣＯとして入力電圧ＶＶＳＬを出力する。
　そして、参照電圧ＶＲＭＰが下がり、入力トランジスタ３１２のゲート電圧が入力電圧ＶＶＳＬから入力トランジスタ３１２の閾値電圧Ｖｔを引いた値より低くなると、１段目の入力トランジスタ３１２はオン状態に遷移し、比較結果Ｖｏｕｔは、入力電圧ＶＶＳＬに反転する。２段目の出力トランジスタ３１８はオフ状態に遷移し、出力信号ＶＣＯは、電流源動作電圧に反転する。
　このように、比較器３００は、入力された入力電圧ＶＶＳＬと参照電圧ＶＲＭＰとを比較し、入力電圧ＶＶＳＬと電流源動作電圧とのいずれかを出力信号ＶＣＯとして出力する。
　図７は、本技術の第１の実施の形態における固体撮像素子２００のダイナミックレンジを説明するための図である。未入光時の画素回路２５０内の増幅トランジスタ２５５のオン状態のドレイン－ソース間電圧を１．０ボルト（Ｖ）とする。また、画素回路２５０の電源電圧を２．８ボルト（Ｖ）とする。この場合、垂直信号線２５９の電圧（すなわち、入力電圧ＶＶＳＬ）の最大は、画素回路２５０の電源電圧よりも１．０ボルト（Ｖ）だけ低い１．８ボルト（Ｖ）となる。
　また、電流源３１４の電流源動作電圧を０．４ボルト（Ｖ）とし、反転前の入力トランジスタ３１２のドレイン－ソース間電圧を０．６ボルト（Ｖ）とする。この場合、リニアリティーが確保される垂直信号線２５９の電圧の最小値は、１．０ボルト（Ｖ）となる。
　リニアリティーが確保される垂直信号線２５９の電圧範囲は、１．０ボルト（Ｖ）から１．８ボルト（Ｖ）の範囲である。この電圧範囲の最小値と最大値との比がダイナミックレンジに該当する。
　［固体撮像素子の動作例］
　図８は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すタイミングチャートである。同図におけるＶＦＤは、浮遊拡散層２５４の電圧を示す。
　タイミングＴ０からタイミングＴ１までのオートゼロ期間においてＤＡＣ２３０は、参照電圧ＶＲＭＰをオートゼロ電位にする。また、タイミング制御部２２０は、制御信号ＡＺＳＷをローレベルにする。これにより、出力信号ＶＣＯは、オートゼロ電位となる。
　タイミングＴ１乃至Ｔ８においてタイミング制御部２２０は、制御信号ＡＺＳＷをハイレベルにする。
　タイミングＴ１からＴ２までの期間内にＤＡＣ２３０は、参照電圧ＶＲＭＰをオートゼロ時より高くする。これにより、入力トランジスタ３１２はオフ状態となり、クランプ電圧の比較結果Ｖｏｕｔを出力する。
　そして、タイミングＴ２乃至Ｔ４の期間内にＤＡＣ２３０は、参照電圧ＶＲＭＰを時間の経過に伴って低下させる。この期間は、リセットレベルのＡＤ変換期間に該当する。この期間内のタイミングＴ３で、参照電圧ＶＲＭＰと入力電圧ＶＶＳＬとの差が、入力トランジスタ３１２の閾値電圧Ｖｔ未満になったものとする。このときに、入力トランジスタ３１２は、オン状態に遷移し、比較結果Ｖｏｕｔは、リセットレベルに反転する。
　また、タイミングＴ５からＴ６までの期間内にＤＡＣ２３０は、参照電圧ＶＲＭＰをオートゼロ時より高くする。これにより、入力トランジスタ３１２はオフ状態となり、クランプ電圧の比較結果Ｖｏｕｔを出力する。このときのクランプ電圧は、リセットレベルに対応するクランプ電圧より低い値である。
　そして、タイミングＴ６乃至Ｔ８の期間内にＤＡＣ２３０は、参照電圧ＶＲＭＰを時間の経過に伴って低下させる。この期間は、信号レベルのＡＤ変換期間に該当する。この期間内のタイミングＴ７で、参照電圧ＶＲＭＰと入力電圧ＶＶＳＬとの差が閾値電圧Ｖｔ未満になったものとする。このときに、比較結果Ｖｏｕｔは、信号レベルに反転する。
　図９は、本技術の第１の実施の形態における比較器の１段目の出力（比較結果Ｖｏｕｔ）と光量との関係の一例を示すグラフである。同図における縦軸は、比較結果Ｖｏｕｔのハイレベルおよびローレベルを示し、横軸は光量を示す。
　光量が最小のときに、比較結果Ｖｏｕｔのハイレベル（すなわち、垂直信号線２５９の電圧）は、最も高い１．８ボルト（Ｖ）となる。クランプトランジスタ３１６は、比較結果Ｖｏｕｔのローレベルを垂直信号線２５９の電圧より０．６ボルト（Ｖ）低い、１．２ボルトにクランプする。
　そして、光量が増大するほど、比較結果Ｖｏｕｔのハイレベル（垂直信号線２５９の電圧）およびローレベル（クランプ電圧）が低下する。ただし、電流源３１４内のトランジスタを飽和領域で動作させるため、クランプトランジスタ３１７により、ローレベルは、０．４ボルト（Ｖ）以上に制限される。クランプトランジスタ３１７が動作するときの光量を以下、「飽和光量」と称する。この飽和光量に対応するハイレベルは、１．０ボルト（Ｖ）である。
　同図に例示するように、クランプトランジスタ３１６のみが動作する飽和光量までの領域では、比較結果Ｖｏｕｔの振幅は一定である。同図の一点鎖線は、比較結果Ｖｏｕｔが反転するときの軌跡を示す。比較結果Ｖｏｕｔの振幅が一定であるため、リニアリティーが確保される。
　一方、クランプトランジスタ３１７が動作する飽和光量以上の領域では、比較結果Ｖｏｕｔの振幅が光量の増大に応じて小さくなる。比較結果Ｖｏｕｔの振幅が小さくなるほど、リニアリティーが低下する。
　リニアリティーが低下すると、画像データの画質が低下するため、リニアリティーが確保される飽和光量までの範囲に対応するＶｏｕｔのハイレベルが１．８ボルト（Ｖ）から１．０ボルト（Ｖ）までの電圧範囲がＡＤ変換に用いられる。この電圧範囲内の最大値と最小値との差がダイナミックレンジに該当する。
　図１０は、本技術の第１の実施の形態におけるデジタル信号Ｄｏｕｔと入力電圧ＶＶＳＬとの関係の一例を示すグラフである。同図における縦軸は、ＡＤＣから出力されるデジタル信号Ｄｏｕｔである。このデジタル信号Ｄｏｕｔの単位は、例えば、ＬＳＢ(Least Significant Bit)である。同図における横軸は、ＡＤＣに入力される入力電圧ＶＶＳＬであり、単位は、例えば、ミリボルト（ｍＶ）である。
　０乃至８００ミリボルト（ｍＶ）の電圧範囲では、クランプトランジスタ３１６が比較結果Ｖｏｕｔのローレベルを、入力電圧ＶＶＳＬに応じたクランプ電圧に固定するため、比較器３００の出力の振幅を一定にすることができる。これにより、ＡＤＣの出力（デジタル信号Ｄｏｕｔ）を入力（入力電圧ＶＶＳＬ）に対して比例して変化させることができる。この範囲では、デジタル信号Ｄｏｕｔの傾きが一定となる。
　ただし、クランプトランジスタ３１６に加えてクランプトランジスタ３１７が動作する８００ミリボルト（ｍＶ）を境に、デジタル信号Ｄｏｕｔの傾きが変化する。このように、リニアリティーが維持される電圧範囲は、クランプトランジスタ３１６のみが動作する８００ミリボルト（ｍＶ）までの範囲である。このため、この範囲がＡＤ変換の対象となり、その範囲の最大値と最小値との比が入力電圧ＶＶＳＬのダイナミックレンジとなる。
　図１１は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すフローチャートである。この動作は、例えば、画像データを撮像するための所定のアプリケーションが実行されたときに開始される。
　垂直走査回路２１０は、読出し行を選択し、露光させる（ステップＳ９０１）。オートゼロスイッチ３１３は、制御信号ＡＺＳＷに従ってオートゼロを行う（ステップＳ９０２）。カラム信号処理部２６０は、列ごとにリセットレベルをＡＤ変換し（ステップ９０３）、信号レベルをＡＤ変換する（ステップ９０４）。そして、垂直走査回路２１０は、読出し行が最終行であるか否かを判断する（ステップＳ９０５）。
　読出し行が最終行でない場合（ステップＳ９０５：Ｎｏ）、固体撮像素子２００は、ステップＳ９０１以降を繰り返す。一方、読出し行が最終行である場合（ステップＳ９０５：Ｙｅｓ）、固体撮像素子２００は、撮像のための動作を終了する。
　なお、図８に例示したタイミングチャートの動作は、図１１のステップＳ９０２乃至Ｓ９０４に相当する。
　複数の画像データを連続して撮像する際には、ステップＳ９０１乃至Ｓ９０５が垂直同期信号に同期して繰り返し実行される。
　このように、本技術の第１の実施の形態によれば、クランプトランジスタ３１６が、比較結果Ｖｏｕｔのローレベルを入力電圧ＶＶＳＬに応じたクランプ電圧に固定するため、比較器３００の出力の振幅を一定にすることができる。これにより、ＡＤＣの出力（デジタル信号Ｄｏｕｔ）を入力（入力電圧ＶＶＳＬ）に対して比例して変化させることができる。すなわち、ＡＤＣのリニアリティーを確保することができる。
　［第１の変形例］
　上述の第１の実施の形態では、クランプトランジスタ３１６の追加により、比較結果Ｖｏｕｔのローレベルを入力電圧ＶＶＳＬに応じたクランプ電圧に固定していたが、この構成では、ダイナミックレンジが不足することがある。この第１の実施の形態の第１の変形例は、クランプ電圧制御部３３０内に分圧回路を設けてダイナミックレンジを拡大した点において第１の実施の形態と異なる。
　図１２は、本技術の第１の実施の形態の第１の変形例における比較器３００の一構成例を示す回路図である。この比較器３００は、クランプ電圧制御部３３０内に容量３３２を追加した点において第１の実施の形態と異なる。
　容量３３１および３３２は、垂直信号線２５９と基準電位との間において直列に接続され、それらの接続ノードがクランプトランジスタ３１６のゲートに接続される。この構成により、垂直信号線２５９の入力電圧ＶＶＳＬと基準電位との間の電圧が分圧され、クランプトランジスタ３１６のゲートに供給される。
　なお、容量３３１および３３２により分圧しているが、分圧回路は、この構成に限定されない。例えば、図１３に例示するように、容量３３１および３３２を抵抗３３３および３３４に置き換えることもできる。また、クランプトランジスタ３１６と並列に、ゲートに固定電位が印加されたｎＭＯＳトランジスタをさらに接続することもできる。なお、クランプトランジスタ３１６は、特許請求の範囲に記載の第１のクランプトランジスタの一例である。追加されたｎＭＯＳトランジスタは、特許請求の範囲に記載の第２のクランプトランジスタの一例である。
　図１４は、本技術の第１の実施の形態の第１の変形例における比較器３００の１段目の出力（比較結果Ｖｏｕｔ）と光量との関係の一例を示すグラフである。同図における縦軸は、比較結果Ｖｏｕｔのハイレベルおよびローレベルを示し、横軸は光量を示す。また、点線は、分圧を行わない第１の実施の形態のローレベルの変動を示す。
　同図に例示するように、分圧を行うことにより、分圧を行わない場合と比較して、ローレベルの傾きが小さくなる。これにより、クランプトランジスタ３１７が動作する飽和光量に対応するハイレベルの値が分圧を行わない場合よりも低くなる。
　例えば、分圧を行わない場合の飽和光量に対応するハイレベルの値は、１．０ボルト（Ｖ）であり、分圧を行う場合の飽和光量に対応するハイレベルの値は、０．８ボルト（Ｖ）である。これにより、分圧を行う場合、分圧しない場合と比較して、リニアリティーが維持される電圧範囲を拡大することができる。この電圧範囲の拡大により、ダイナミックレンジを広くすることができる。
　ここで、容量３３１および３３２のそれぞれの容量値の設定例について説明する。初期状態の動作点から、次の式が得られる。
　　Ｑ１ｉｎｉｔ＝（ＶＶＳＬ_ｉｎｉｔ－ＶＧｉｎｉｔ）×Ｃ１　　・・・式１
　　Ｑ２ｉｎｉｔ＝（ＶＧｉｎｉｔ）×Ｃ２　　　　　　　　　・・・式２
　式１におけるＱ１ｉｎｉｔは、初期化時の容量３３１の電荷量である。ＶＶＳＬ_ｉｎｉｔは、垂直信号線２５９の電圧（入力電圧ＶＶＳＬ）の初期値である。ＶＧｉｎｉｔは、クランプトランジスタ３１６のゲート電圧の初期値である。Ｃ１は、容量３３１の容量値である。各種の初期値の設定方法に関しては後述する。また、式２におけるＱ２ｉｎｉｔは、初期化時の容量３３２の電荷量であり、Ｃ２は、容量３３２の容量値である。
　また、飽和時の動作点から、次の式が得られる。
　　Ｑ１ｓａｔ＝（ＶＶＳＬ＿ｓａｔ－ＶＧｓａｔ）×Ｃ１　　　・・・式３
　　Ｑ２ｓａｔ＝（ＶＧｓａｔ）×Ｃ２　　　　　　　　　　・・・式４
　式３におけるＱ１ｓａｔは、飽和時の容量３３１の電荷量である。ＶＶＳＬ＿ｓａｔは、飽和時の垂直信号線２５９の電圧である。ＶＧｓａｔは、飽和時のゲート電圧である。また、式４におけるＱ２ｓａｔは、飽和時の容量３３２の電荷量である。
　また、初期化時と飽和時とで電荷の変動量は同じであるため、次の式が成立する。
　　Ｑ１ｉｎｉｔ－Ｑ１ｓａｔ＝Ｑ２ｉｎｉｔ－Ｑ２ｓａｔ　　　・・・式５
　式５に式１乃至式４を代入し、変形すると、次の式が得られる。
　　（ＶＶＳＬ_ｉｎｉｔ－ＶＶＳＬ＿ｓａｔ）／（ＶＧｉｎｉｔ－ＶＧｓａｔ）
　　　　＝Ｃ２／Ｃ１　　　　　　　　　　　　　　　　・・・式６
　仮に、ＶＶＳＬ_ｉｎｉｔを１．８ボルト（Ｖ）、ＶＶＳＬ＿ｓａｔを０．８ボルト（Ｖ）、ＶＧｉｎｉｔを１．４ボルト（Ｖ）、ＶＧｓａｔを０．６ボルト（Ｖ）とすると、式６よりＣ２は、Ｃ１の１／４となる。したがって、Ｃ１を、例えば、１０フェムトファラッド（ｆＦ）とすると、Ｃ２は２．５フェムトファラッド（ｆＦ）となる。
　このように、本技術の第１の実施の形態の第１の変形例によれば、クランプ電圧制御部３３０が入力電圧ＶＶＳＬと基準電位との間の電圧を分圧するため、分圧しない場合と比較して、リニアリティーが維持される電圧範囲を拡大することができる。これにより、分圧しない場合よりもダイナミックレンジを広くすることができる。
　［第２の変形例］
　上述の第１の実施の形態の第１の変形例では、分圧回路によりクランプトランジスタ３１６のゲート電圧を制御していたが、ゲート電圧の初期値は、垂直信号線２５９の入力電圧ＶＶＳＬを基準として設定することが望ましい。この第１の実施の形態の第２の変形例の固体撮像素子２００は、垂直信号線２５９の入力電圧ＶＶＳＬをサンプルし、その電圧に基づいて初期化を行う点において第１の実施の形態の第１の変形例と異なる。
　図１５は、本技術の第１の実施の形態の第２の変形例における固体撮像素子２００の一構成例を示すブロック図である。この第１の実施の形態の第２の変形例の固体撮像素子２００は、初期化回路２８０をさらに具備する点において第１の実施の形態の第１の変形例と異なる。初期化回路２８０の詳細については後述する。
　図１６は、本技術の第１の実施の形態の第２の変形例における画素アレイ部２４０の一構成例を示す回路図である。この第１の実施の形態の第２の変形例の画素アレイ部２４０は、列ごとに横繋ぎスイッチ２４１がさらに設けられる点において第１の実施の形態の第１の変形例と異なる。
　列数をＮとすると、Ｎ個の横繋ぎスイッチ２４１が配置される。また、ｎ（ｎは、１乃至Ｎの整数）列目の垂直信号線２５９を垂直信号線２５９－ｎとする。
　１列目の横繋ぎスイッチ２４１は、タイミング制御部２２０からのイネーブル信号ＥＮに従って、垂直信号線２５９－１と初期化回路２８０との間の経路を開閉するものである。２列目以降のｎ列目の横繋ぎスイッチ２４１は、イネーブル信号ＥＮに従って、垂直信号線２５９－（ｎ－１）と垂直信号線２５９－ｎとの間の経路を開閉するものである。これらの横繋ぎスイッチ２４１により、オートゼロ期間内においてＮ本の垂直信号線２５９が行方向に横繋ぎされる。これらの横繋ぎスイッチ２４１は、受光チップ２０１および回路チップ２０２のいずれか（例えば、回路チップ２０２）に設けられる。
　図１７は、本技術の第１の実施の形態の第２の変形例における比較器３００の一構成例を示す回路図である。この第１の実施の形態の第２の変形例の比較器３００は、初期化スイッチ３３５をさらに備える点において第１の実施の形態の第１の変形例と異なる。
　初期化スイッチ３３５は、タイミング制御部２２０からの制御信号ＣＬＰ＿ＳＨに従って、クランプトランジスタ３１６のゲートと、初期化回路２８０との間の経路を開閉するものである。初期化回路２８０からは、ゲート電圧の初期値であるＶＧｉｎｉｔが供給される。
　図１８は、本技術の第１の実施の形態の第２の変形例における初期化回路２８０の一構成例を示す回路図である。同図におけるａは、初期化回路２８０の一構成例を示す回路図であり、同図におけるｂは、ゲート電圧の初期値の設定方法を説明するための図である。
　同図におけるａに例示するように、初期化回路２８０は、サンプルスイッチ２８１および２８２と、ホールド容量２８３および２８９と、可変抵抗２８４と、電流源２８５と、レプリカ回路２８６とを備える。
　サンプルスイッチ２８２は、タイミング制御部２２０からの制御信号ＣＬＰ＿ＳＨに従って、横繋ぎスイッチ２４１とホールド容量２８３の一端との間の経路を開閉するものである。ホールド容量２８３の他端は、接地される。サンプルスイッチ２８１は、制御信号ＣＬＰ＿ＳＨに従って、ホールド容量２８３の一端と可変抵抗２８４の一端との間の経路を開閉するものである。可変抵抗２８４の他端は、電流源２８５の一端と接続される。電流源２８５の他端は接地される。
　また、レプリカ回路２８６は、電流源２８７およびｎＭＯＳトランジスタ２８８を備える。電流源２８７およびｎＭＯＳトランジスタ２８８は、電源電圧と、可変抵抗２８４および電流源２８５の接続ノードとの間において直列に接続される。また、ｎＭＯＳトランジスタ２８８のゲートと、ドレインとは短絡される。電流源２８７およびｎＭＯＳトランジスタ２８８の接続ノードの電圧は、ゲート電圧ＶＧｉｎｉｔとして各列の比較器３００に供給される。
　また、レプリカ回路２８６内の電流源２８７による電流は、列ごとの電流源３１４による電流のＭ倍に設定される。また、ｎＭＯＳトランジスタ２８８のゲート幅は、列ごとのクランプトランジスタ３１６のＭ倍に設定される。ここで、Ｍは、Ｎと異なる数字でもよい。
　タイミング制御部２２０は、オートゼロ期間内にイネーブル信号ＥＮにより横繋ぎスイッチ２４１を閉状態にし、制御信号ＣＬＰ＿ＳＨによりサンプルスイッチ２８１および２８２を閉状態にする。これにより、垂直信号線２５９－１乃至２５９－Ｎが横繋ぎされ、それらの電圧の平均値がＶＡＶＧとしてサンプルされる。サンプルされた平均の電圧ＶＡＶＧはホールド容量２８３に保持される。サンプルされた電圧ＶＡＶＧは、可変抵抗２８４により電位降下し、その降下量をＶｏｆｆとする。また、ｎＭＯＳトランジスタ２８８のドレイン－ソース間電圧をＶｄｓとすると、ゲート電圧ＶＧｉｎｉｔは、次の式により表される。
　　ＶＧｉｎｉｔ＝ＶＡＶＧ－Ｖｏｆｆ＋Ｖｄｓ
　オートゼロ時の垂直信号線２５９の電圧は最も大きいため、オートゼロ時のサンプルにより、その最大値に応じた値にゲート電圧を初期化することができる。また、上式におけるＶｏｆｆは、所望する比較結果Ｖｏｕｔの振幅に設定される。可変抵抗２８４の抵抗値は、所望する振幅の値に応じて決定される。
　同図におけるｂに例示するように、電圧ＶＡＶＧと振幅Ｖｏｆｆとの差分は、クランプ電圧ＶＣＬＰに該当する。同図に例示したように、初期化回路２８０は、垂直信号線２５９の電圧の平均をサンプルして保持し、その保持電圧に基づいてゲート電圧を初期化する。このゲート電圧により、クランプ電圧ＶＣＬＰは、垂直信号線２５９の電圧の平均に応じた適切な値に制御される。なお、初期化回路２８０は、後述するＯＰＢ画素、ダミー非ＯＰＢ画素、ダミーＯＰＢ画素のいずれかの信号をサンプルして保持することもできる。
　図１９は、本技術の第１の実施の形態の第２の変形例における固体撮像素子２００の動作の一例を示すタイミングチャートである。
　タイミングＴ０乃至Ｔ１のオートゼロ期間において、タイミング制御部２２０は、制御信号ＡＺＳＷをローレベルにしてオートゼロスイッチ３１３を閉状態にする。また、タイミング制御部２２０は、制御信号ＣＬＰ＿ＳＨをハイレベルにして垂直信号線２５９の電圧をサンプルさせ、イネーブル信号ＥＮをハイレベルにして横繋ぎスイッチ２４１を閉状態にする。タイミングＴ１から次のオートゼロ期間までの間において、制御信号ＡＺＳＷはハイレベルに、制御信号ＣＬＰ＿ＳＨおよびイネーブル信号ＥＮはローレベルに制御される。
　このように、本技術の第１の実施の形態の第２の変形例では、初期化回路２８０が垂直信号線２５９の電圧の平均をサンプルして保持し、その保持電圧に基づいてゲート電圧を初期化する。このゲート電圧により、垂直信号線２５９の電圧の平均に応じた適切な値にクランプ電圧を制御することができる。
　［第３の変形例］
　上述の第１の実施の形態の第１の変形例では、クランプ電圧制御部３３０が入力電圧ＶＶＳＬと基準電位との間の電圧を分圧していた。しかし、分圧する場合、分圧しない場合と比較して、ＡＤＣの変換ゲインが減少してしまう。この第１の実施の形態の第３の変形例の固体撮像素子２００は、デジタル回路により変換ゲインを補正する点において第１の実施の形態の第１の変形例と異なる。
　図２０は、本技術の第１の実施の形態の第３の変形例における比較器３００の一構成例を示す回路図である。この第１の実施の形態の第３の変形例の比較器３００は、クランプ電圧制御部３３０内に容量接続スイッチ３３６をさらに備える点において第１の実施の形態の第１の変形例と異なる。
　容量接続スイッチ３３６は、タイミング制御部２２０からの制御信号ＳＷＣ２に従って容量３３２の一端とクランプトランジスタ３１６のゲートとの間の経路を開閉するものである。
　この第１の実施の形態の第３の変形例では、撮像開始前に、ＡＤＣの変換ゲインを補正するためのキャリブレーション期間が設けられる。キャリブレーション期間は、分圧期間と非分圧期間とを含む。
　タイミング制御部２２０は、キャリブレーション期間のうち分圧期間内に制御信号ＳＷＣ２により容量接続スイッチ３３６を閉状態に制御し、非分圧期間内に容量接続スイッチ３３６を開状態に制御する。キャリブレーション期間経過後において、容量接続スイッチ３３６は閉状態に制御される。
　図２１は、本技術の第１の実施の形態の第３の変形例における画素アレイ部２４０の一構成例を示す回路図である。この第１の実施の形態の第３の変形例における画素アレイ部２４０には、列ごとに、テスト電圧供給部２９０が配置される。テスト電圧供給部２９０は、ｎＭＯＳトランジスタ２９１を備える。
　ｎＭＯＳトランジスタ２９１は、対応する列の垂直信号線２５９と電源電圧との間に挿入される。このｎＭＯＳトランジスタ２９１のゲートには、タイミング制御部２２０からの制御信号ＴＥＳＴが入力される。ｎＭＯＳトランジスタ２９１は、制御信号ＴＥＳＴに応じてテスト電圧Ｖｔｅｓｔを供給する。ｎＭＯＳトランジスタ２９１は、受光チップ２０１および回路チップ２０２のいずれか（例えば、回路チップ２０２）に設けられる。
　図２２は、本技術の第１の実施の形態の第３の変形例における固体撮像素子２００の一構成例を示すブロック図である。この第１の実施の形態の第３の変形例における固体撮像素子２００は、画像処理部３４０をさらに備える点において第１の実施の形態の第１の変形例と異なる。
　図２３は、本技術の第１の実施の形態の第３の変形例における画像処理部３４０の一構成例を示すブロック図である。この画像処理部３４０は、補正係数計算部３４１、セレクタ３４２、記憶部３４３および補正部３４４を備える。
　セレクタ３４２は、タイミング制御部２２０からのモード信号ＭＯＤＥに従って、カラム信号処理部２６０からのデジタル信号Ｄｏｕｔの出力先を切り替えるものである。モード信号ＭＯＤＥは、キャリブレーションモードと撮像モードとを含む複数のモードのいずれかを指示する信号である。キャリブレーション期間内にキャリブレーションモードが設定され、撮像期間内に撮像モードが設定される。
　セレクタ３４２は、キャリブレーションモードにおいてデジタル信号Ｄｏｕｔを補正係数計算部３４１に供給し、撮像モードにおいてデジタル信号Ｄｏｕｔを補正部３４４に供給する。
　補正係数計算部３４１は、デジタル信号Ｄｏｕｔを用いてＡＤＣの変換ゲインを補正するための補正係数を計算するものである。補正係数の計算方法については後述する。補正係数計算部３４１は、計算した補正係数を記憶部３４３に保持させる。
　補正部３４４は、記憶部３４３から補正係数を読み出し、その補正係数によりデジタル信号Ｄｏｕｔを補正するものである。この補正部３４４は、補正後のデジタル信号ＤｏｕｔをＤＳＰ回路１２０に供給する。
　図２４は、本技術の第１の実施の形態の第３の変形例におけるデジタル信号Ｄｏｕｔと入力電圧ＶＶＳＬとの関係の一例を示すグラフである。同図における縦軸は、デジタル信号Ｄｏｕｔであり、横軸は、入力電圧ＶＶＳＬである。また、点線は、分圧を行わない第１の実施の形態の入出力特性を示す。
　分圧を行う場合、分圧しない場合と比較してデジタル信号Ｄｏｕｔの傾き（言い換えれば、変換ゲイン）が小さくなる。そこで、補正係数計算部３４１は、キャリブレーションモードにおいて、分圧しない場合の変換ゲインを目標値として、分圧する場合の変換ゲインを、その目標値に補正する。
　キャリブレーション期間のうち、分圧しない非分圧期間において、各列のテスト電圧供給部２９０は、テスト電圧として、黒レベルＶ０と、白レベルＶ１とを順に供給する。このときの黒レベルＶ０に対応するデジタル信号をＹ１'とし、白レベルＶ１に対応するデジタル信号をＹ１とする。
　また、分圧を行う分圧期間において各列のテスト電圧供給部２９０は、テスト電圧として、黒レベルＶ０と、白レベルＶ１とを順に供給する。このときの黒レベルＶ０に対応するデジタル信号をＹ２'とし、白レベルＶ１に対応するデジタル信号をＹ２とする。
　補正係数計算部３４１は、列ごとのデジタル信号Ｙ１，Ｙ２、Ｙ１'およびＹ２'から、例えば、次の式を用いて列ごとに補正係数ｋを計算する。
　　ｋ＝（Ｙ１－Ｙ１'）／（Ｙ２－Ｙ２'）　　　　　　　・・・式７
　補正部３４４は、撮像モードにおいて、列ごとに、デジタル信号Ｄｏｕｔに対応する補正係数ｋを乗算する。これにより、変換ゲインは、分圧しない場合と同等の値に補正される。変換ゲインの補正により、補正前よりも固体撮像素子２００の感度を向上させることができる。
　なお、デジタル信号Ｙ１，Ｙ２、Ｙ１'およびＹ２'の全てを用いているが、この構成に限定されない。黒レベルＶ０に対応するデジタル信号Ｙ１'およびＹ２'は、ほとんど同一の値であるため、これらを求めない構成とすることもできる。この場合には、デジタル信号Ｙ１およびＹ２のみにより補正係数ｋが計算される。
　また、列ごとに補正係数ｋを計算しているが、この構成に限定されない。例えば、補正係数計算部３４１は、全ての列のデジタル信号Ｙ１，Ｙ２、Ｙ１'およびＹ２'のそれぞれの統計量（合計や平均など）を演算し、それらの統計量から全列で同一の補正係数を演算することもできる。例えば、デジタル信号Ｙ１，Ｙ２、Ｙ１'およびＹ２'のそれぞれの平均をＹ１ＡＶＧ、Ｙ２ＡＶＧ、Ｙ１ＡＶＧ'およびＹ２ＡＶＧ'とすると、式７の代わりに次の式により補正係数ｋ'が演算される。
　　ｋ'＝（Ｙ１ＡＶＧ－Ｙ１ＡＶＧ'）／（Ｙ２ＡＶＧ－Ｙ２ＡＶＧ'）
　なお、第１の実施の形態の第３の変形例に、初期化を行う第２の変形例を適用することもできる。
　このように、本技術の第１の実施の形態の第３の変形例によれば、画像処理部３４０が、ＡＤＣの変換ゲインを補正するため、固体撮像素子２００の感度を向上させることができる。
　［第４の変形例］
　上述の第１の実施の形態の第１の変形例では、クランプ電圧制御部３３０が入力電圧ＶＶＳＬと基準電位との間の電圧を分圧していた。しかし、分圧する場合、分圧しない場合と比較して、ＡＤＣの変換ゲインが減少してしまう。この第１の実施の形態の第３の変形例の固体撮像素子２００は、アナログ回路により変換ゲインを補正する点において第１の実施の形態の第１の変形例と異なる。
　図２５は、本技術の第１の実施の形態の第４の変形例におけるＤＡＣ２３０の一構成例を示す回路図である。この第１の実施の形態の第４の変形例のＤＡＣ２３０は、可変電流源２３１、電流変換部２３２および抵抗２３５を備える。電流変換部２３２は、複数の電流源２３３と、複数のスイッチ２３４とを備える。スイッチ２３４は、電流源２３３ごとに設けられる。
　電流源２３３は、電源電圧に並列に接続される。スイッチ２３４は、対応する電流源２３３と、抵抗２３５の一端との間の経路をタイミング制御部２２０からのデジタル信号に従って開閉するものである。抵抗２３５の他端は、接地される。抵抗２３５と電流変換部２３２との接続ノードの電圧は、参照電圧ＶＲＭＰとして比較器３００に供給される。
　また、第１の実施の形態の第４の変形例の固体撮像素子２００は、電流制御部２９５をさらに備える点において第１の実施の形態の第１の変形例と異なる。
　可変電流源２３１の電流は、カレントミラー回路により複数の電流源２３３のそれぞれにコピーされる。また、電流変換部２３２により、デジタル信号は、アナログの電流信号に変換される。抵抗２３５により、その電流信号は、参照電圧ＶＲＭＰに変換される。
　電流制御部２９５は、デジタル信号Ｄｏｕｔに基づいて可変電流源２３１の電流を変えることにより、参照電圧ＶＲＭＰを制御するものである。キャリブレ－ションモードにおいて、電流制御部２９５は、式７によりｋを求めて保持する。ただし、第１の実施の形態の第４の変形例では、デジタル信号を補正するためにｋが使用されない。電流制御部２９５は、ｋが大きいほど、可変電流源２３１の電流量を小さくする。これにより、参照電圧ＶＲＭＰが低下し、ＡＤＣの変換ゲインが大きくなる。このように、アナログ回路により、変換ゲインが補正される。なお、電流制御部２９５の代わりに、補正係数ｋに基づいて、参照電圧のスロープやオフセット電圧を制御する制御回路を設けることもできる。この制御回路や電流制御部２９５は、特許請求の範囲に記載の制御部の一例である。
　図２６は、本技術の第１の実施の形態の第４の変形例における参照信号の波形の一例を示す図である。同図における実線は、補正前の参照信号の波形を示し、一点鎖線は、補正後の参照信号の波形を示す。同図に例示するように、電流制御部２９５は、ｋが大きいほど、参照信号の電圧を低下させる。これにより、比較器３００の出力が反転するまでの時間が長くなり、変換ゲインが大きくなる。すなわち、電流制御部２９５が変換ゲインを補正する。これにより、固体撮像素子２００の感度を向上させることができる。
　なお、第１の実施の形態の第４の変形例に、初期化を行う第２の変形例を適用することもできる。
　このように、本技術の第１の実施の形態の第４の変形例によれば、電流制御部２９５が、ＡＤＣの変換ゲインを補正するため、固体撮像素子２００の感度を向上させることができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、タイミング制御部２２０が、制御信号ＡＺＳＷによりオートゼロスイッチ３１３をオン状態からオフ状態に制御していた。しかし、この構成では、オートゼロスイッチ３１３をオン状態からオフ状態にする際に、リセットフィードスルーにより、入力トランジスタ３１２のドレイン電圧が変動するおそれがある。この結果、固定パターンノイズなどのノイズが生じ、画像データの画質が低下することがある。この第２の実施の形態の固体撮像素子２００は、垂直信号線２５９の電圧に応じた制御信号ＡＺＳＷを供給することにより、リセットフィードスルーを抑制した点において第１の実施の形態と異なる。
　図２７は、本技術の第２の実施の形態におけるタイミング制御部２２０の一構成例を示す回路図である。この第２の実施の形態のタイミング制御部２２０は、制御信号生成部２２１およびドライバ４００を備える。ドライバ４００は、サンプルスイッチ４１０、ホールド容量４２０、レベルシフタ４３０およびセレクタ４４０を備える。
　また、第２の実施の形態の固体撮像素子２００には、第１の実施の形態の第２の変形例と同様に、垂直信号線ごとに横繋ぎスイッチ２４１が配置される。
　制御信号生成部２２１は、イネーブル信号ＥＮ、制御信号ＡＺ＿ＳＨ、および、制御信号ＡＺＤｐなどの信号を生成するものである。イネーブル信号ＥＮは横繋ぎスイッチ２４１に供給され、制御信号ＡＺ＿ＳＨおよび制御信号ＡＺＤｐは、ドライバ４００に供給される。
　サンプルスイッチ４１０は、制御信号ＡＺ＿ＳＨに従って、横繋ぎスイッチ２４１とホールド容量４２０の一端との間の経路を開閉するものである。ホールド容量４２０の他端は、接地される。レベルシフタ４３０は、ホールド容量に保持された電圧を、所定の電圧ＶＡＤＤだけ高い電圧にシフトし、加算結果をセレクタ４４０に出力するものである。
　セレクタ４４０は、制御信号ＡＺＤｐに従って、レベルシフタ４３０からのシフト結果と電源電圧ＶＤＤとのいずれかを選択し、制御信号ＡＺＳＷとして比較器３００に出力するものである。
　図６に例示したように、比較器３００内のオートゼロスイッチ３１３のゲートに制御信号ＡＺＳＷが入力される。また、オートゼロスイッチ３１３（ｐＭＯＳトランジスタ）のソースは、入力トランジスタ３１２のドレインに接続されている。このため、このオートゼロスイッチ３１３がオン状態になるのに必要最小限のゲート－ソース間電圧は、入力トランジスタ３１２のソースの電圧（すなわち、入力電圧ＶＶＳＬ）に応じて変動する。
　そこで、ドライバ４００は、画素がリセットされるオートゼロ時に入力電圧ＶＶＳＬの平均をサンプルして保持し、必要最小限のゲート－ソース間電圧にするための電圧をＶＡＤＤとして保持電圧に加算する。そして、ドライバ４００は、オートゼロ時に加算結果を制御信号ＡＺＳＷとして比較器３００に出力する。これにより、ドライバ４００は、オートゼロスイッチ３１３のゲート－ソース間電圧を、オン状態にするのに必要な最小限の値に制御することができる。この制御により、オートゼロスイッチ３１３がオン状態からオフ状態になるときのリセットフィードスルーを抑制し、ノイズを低減して画像データの画質を向上させることができる。
　図２８は、本技術の第２の実施の形態における固体撮像素子２００の動作の一例を示すタイミングチャートである。
　タイミングＴ０乃至Ｔ１のオートゼロ期間のうち、タイミングＴ０からＴ１２までのパルス期間に制御信号生成部２２１は、ハイレベルのイネーブル信号ＥＮを供給し、横繋ぎスイッチ２４１を閉状態にする。タイミングＴ１２以降において、イネーブル信号ＥＮはローレベルに制御される。
　また、タイミングＴ０からＴ１１までのパルス期間に制御信号生成部２２１は、ハイレベルの制御信号ＡＺ＿ＳＨを供給してサンプルスイッチ４１０を閉状態にし、入力電圧ＶＶＳＬの平均を保持させる。タイミングＴ１１以降において、制御信号ＡＺ＿ＳＨはローレベルに制御される。
　タイミングＴ０乃至Ｔ１のオートゼロ期間に亘って制御信号生成部２２１は、ローレベルの制御信号ＡＺＤｐを供給し、セレクタ４４０にレベルシフタ４３０の出力を選択させる。また、ドライバ４００は、保持電圧に応じたローレベルの制御信号ＡＺＳＷを供給する。タイミングＴ１以降において、制御信号ＡＺＤｐおよび制御信号ＡＺＳＷはハイレベルに制御される。
　図２９は、本技術の第２の実施の形態におけるドライバ４００の一構成例を示す回路図である。同図は、図２７に例示したドライバ４００の具体例である。図２９のドライバ４００は、例えば、サンプルスイッチ４１０と、ホールド容量４２０と、ｐＭＯＳトランジスタ４３１乃至４３６と、電流源４３７および４３８と、ｎＭＯＳトランジスタ４３９とを備える。また、ドライバ４００は、ｎＭＯＳトランジスタ４４１と、ｐＭＯＳトランジスタ４４２および４４３とをさらに備える。
　ｐＭＯＳトランジスタ４３１および４３２は、電源電圧ＶＤＤに並列に接続される。電流源４３７は、ｐＭＯＳトランジスタ４３１のドレインと基準電位との間に挿入される。
　サンプルスイッチ４１０は、制御信号ＡＺ＿ＳＨに従って、横繋ぎスイッチ２４１とホールド容量４２０の一端との間の経路を開閉する。ホールド容量４２０の他端は、接地される。
　ｐＭＯＳトランジスタ４３３のゲートは、ホールド容量４２０の一端に接続され、ソースは、ｐＭＯＳトランジスタ４３２のドレインに接続される。ｎＭＯＳトランジスタ４３９は、ｐＭＯＳトランジスタ４３３のドレインと基準電位との間に挿入され、ゲートおよびドレインは短絡される。
　ｐＭＯＳトランジスタ４３４乃至４３６と電流源４３８とは、ｐＭＯＳトランジスタ４３２のドレインと基準電位との間において、直列に接続される。また、ｐＭＯＳトランジスタ４３４乃至４３６のそれぞれのゲートおよびドレインは短絡される。ｐＭＯＳトランジスタ４３６のサイズは必要に応じて調整することができる。
　ｐＭＯＳトランジスタ４４３のソースは、電源電圧ＶＤＤに接続される。ｐＭＯＳトランジスタ４４３のゲートには、制御信号生成部２２１からの制御信号ＡＺＤｐ２が入力される。
　また、ｐＭＯＳトランジスタ４３６および電流源４３８の接続ノードと、ｐＭＯＳトランジスタ４４３のドレインとの間においてｎＭＯＳトランジスタ４４１およびｐＭＯＳトランジスタ４４２が並列に接続される。ｎＭＯＳトランジスタ４４１のゲートには、制御信号生成部２２１からの制御信号ＡＺＤｐ１が入力される。ｐＭＯＳトランジスタ４４２のゲートには、制御信号ＡＺＤｐ１を反転した信号ｘＡＺＤｐ１が入力される。
　上述の接続構成により、ｐＭＯＳトランジスタ４３１乃至４３６と、電流源４３７および４３８と、ｎＭＯＳトランジスタ４３９とからなる回路は、図２７のレベルシフタ４３０として機能する。また、ｎＭＯＳトランジスタ４４１と、ｐＭＯＳトランジスタ４４２および４４３とからなる回路は、図２７のセレクタ４４０として機能する。
　なお、図２９に例示した回路により、図２７のドライバ４００を実現しているが、図２７で説明した機能を実現することができるものであれば、ドライバ４００内の回路は、図２９に例示したものに限定されない。
　図３０は、本技術の第２の実施の形態におけるタイミング制御部の動作の一例を示すタイミングチャートである。同図は、図２９に例示したドライバ４００を制御するためのものである。
　タイミングＴ０からＴ１２までのパルス期間に制御信号生成部２２１は、ハイレベルのイネーブル信号ＥＮを供給する。タイミングＴ１２以降において、イネーブル信号ＥＮはローレベルに制御される。
　また、タイミングＴ０からＴ１１までのパルス期間に制御信号生成部２２１は、ハイレベルの制御信号ＡＺ＿ＳＨを供給する。タイミングＴ１１以降において、制御信号ＡＺ＿ＳＨはローレベルに制御される。
　制御信号生成部２２１は、タイミングＴ０からＴ１までの期間に制御信号ＡＺＤｐ１をハイレベルにする。タイミングＴ１以降において、制御信号ＡＺＤｐ１はローレベルに制御される。
　タイミングＴ０乃至Ｔ１のオートゼロ期間に亘って制御信号生成部２２１は、ハイレベルの制御信号ＡＺＤｐ２を供給する。また、ドライバ４００は、保持電圧に応じたローレベルの制御信号ＡＺＳＷを供給する。タイミングＴ１以降において、制御信号ＡＺＤｐ２はローレベルに、制御信号ＡＺＳＷはハイレベルに制御される。
　なお、入力電圧ＶＶＳＬのサンプルは、行ごとに実行することもできるし、フレームごとに実行することもできる。行ごとに実行する場合、行数をＭ（Ｍは、整数）とすると、フレームごとにＭ回に亘ってサンプルされる。
　なお、第２の実施の形態に、第１の実施の形態の第１乃至第４の変形例のそれぞれを適用することができる。
　このように、本技術の第２の実施の形態によれば、ドライバ４００が、入力電圧ＶＶＳＬをサンプルして保持し、保持電圧に応じた制御信号ＡＺＳＷを供給するため、オートゼロスイッチ３１３のゲート－ソース間電圧を最小限の値に制御することができる。これにより、リセットフィードスルーを抑制し、ノイズを低減して画像データの画質を向上させることができる。
　［第１の変形例］
　上述の第２の実施の形態では、ドライバ４００は、画素回路２５０の画素信号をサンプルしていたが、サンプルする値は、黒レベルであることが望ましい。この第１の実施の形態の第１の変形例の固体撮像素子２００は、遮光された画素の画素信号をサンプルする点において第２の実施の形態と異なる。
　図３１は、本技術の第２の実施の形態の第２の変形例における画素アレイ部２４０の一構成例を示す回路図である。この第２の実施の形態の第２の変形例の画素アレイ部２４０には、複数の有効画素５１０と、複数のＯＰＢ（OPtical Black）画素５２０とが配列される点において第２の実施の形態と異なる。例えば、少なくとも１行分のＯＰＢ画素５２０が配列される。
　有効画素５１０は、遮光されていない画素であり、光電変換素子５１１、転送トランジスタ５１２、リセットトランジスタ５１３、浮遊拡散層５１４、増幅トランジスタ５１５および選択トランジスタ５１６を備える。
　ＯＰＢ画素５２０は、遮光された画素であり、光電変換素子５２１、転送トランジスタ５２２、リセットトランジスタ５２３、浮遊拡散層５２４、増幅トランジスタ５２５および選択トランジスタ５２６を備える。ＯＰＢ画素５２０には、選択信号ＯＰＢ＿ＳＥＬおよびリセット信号ＯＰＢ＿ＲＳＴが供給される。
　有効画素５１０およびＯＰＢ画素５２０の回路構成は、図４に例示した画素回路２５０と同様である。
　オートゼロ期間において垂直走査回路２１０は、ＯＰＢ画素５２０を駆動して、画素信号を垂直信号線２５９を介して出力させる。ＯＰＢ画素５２０は、遮光されているため、読み出される画素信号のレベルは、黒レベルとなる。ドライバ４００は、その黒レベルの平均をサンプルして保持し、保持電圧に応じた電圧の制御信号ＡＺＳＷを供給する。
　図３２は、本技術の第２の実施の形態の第１の変形例における固体撮像素子２００の動作の一例を示すタイミングチャートである。
　垂直走査回路２１０は、タイミングＴ０からＴ１２までの期間にＯＰＢ画素５２０に選択信号ＯＰＢ＿ＳＥＬおよびリセット信号ＯＰＢ＿ＲＳＴを供給し、黒レベルを出力させる。
　第２の実施の形態の第１の変形例のイネーブル信号ＥＮ、制御信号ＡＺ＿ＳＨ、制御信号ＡＺＤｐおよび制御信号ＡＺＳＷのそれぞれの波形は、第２の実施の形態と同様である。ドライバ４００は、黒レベルをサンプルして保持し、その保持電圧に基づいて制御信号ＡＺＳＷを生成する。ＯＰＢ画素５２０は遮光されているため、入射光により黒レベルが変動することは無く、この一定のレベルをサンプルして用いることにより、ノイズを確実に抑制することができる。
　なお、第２の実施の形態の第１の変形例に、第１の実施の形態の第１乃至第４の変形例のそれぞれを適用することができる。
　このように、本技術の第２の実施の形態の第１の変形例によれば、ドライバ４００は、ＯＰＢ画素５２０の黒レベルをサンプルして保持し、その保持電圧に基づいて制御信号ＡＺＳＷを生成するため、ノイズを確実に抑制することができる。
　［第２の変形例］
　上述の第２の実施の形態では、ドライバ４００は、画素信号の平均をサンプルしていたが、この構成では、列ごとに横繋ぎスイッチ２４１が必要となる。この第２の実施の形態の第２の変形例の固体撮像素子２００は、ダミー画素の画素信号をサンプルし、横繋ぎスイッチ２４１を削減した点において第２の実施の形態と異なる。
　図３３は、本技術の第２の実施の形態の第２の変形例における画素アレイ部２４０の一構成例を示す回路図である。この第２の実施の形態の第３の変形例の画素アレイ部２４０には、複数の有効画素５１０と、複数のＯＰＢ画素５２０と、複数のダミー非ＯＰＢ画素５３０と、複数のダミーＯＰＢ画素５４０とが配列される点において第２の実施の形態と異なる。例えば、少なくとも１行分のＯＰＢ画素５２０が配列され、少なくとも１列のダミー非ＯＰＢ画素５３０およびダミーＯＰＢ画素５４０が配列される。
　また、第２の実施の形態の第２の変形例の画素アレイ部２４０は、横繋ぎスイッチ２４１が配置されない点において第２の実施の形態と異なる。
　ダミー非ＯＰＢ画素５３０およびダミーＯＰＢ画素５４０は、画素信号に対してＡＤ変換が行われない（言い換えれば、読出しが行われない）画素である。このダミーカラムには、ＡＤＣが配置されない。ダミーカラムの垂直信号線２５９は、タイミング制御部２２０に接続される。また、ダミー非ＯＰＢ画素５３０は遮光されず、ダミーＯＰＢ画素５４０は遮光される。
　ダミー非ＯＰＢ画素５３０は、光電変換素子５３１、転送トランジスタ５３２、リセットトランジスタ５３３、浮遊拡散層５３４、増幅トランジスタ５３５および選択トランジスタ５３６を備える。ダミー非ＯＰＢ画素５３０には、選択信号ＤＵＭｎ＿ＳＥＬおよびリセット信号ＤＵＭｎ＿ＲＳＴが供給される。
　ダミーＯＰＢ画素５４０は、光電変換素子５４１、転送トランジスタ５４２、リセットトランジスタ５４３、浮遊拡散層５４４、増幅トランジスタ５４５および選択トランジスタ５４６を備える。ダミーＯＰＢ画素５４０には、選択信号ＤＵＭо＿ＳＥＬおよびリセット信号ＤＵＭо＿ＲＳＴが供給される。
　ダミー非ＯＰＢ画素５３０およびダミーＯＰＢ画素５４０の回路構成は、図４に例示した画素回路２５０と同様である。
　オートゼロ期間において垂直走査回路２１０は、ダミー非ＯＰＢ画素５３０を駆動して、画素信号を垂直信号線２５９を介して出力させる。ドライバ４００は、その画素信号をサンプルし、その電圧に基づいて制御信号ＡＺＳＷを生成する。同図に例示するように、ダミーカラムの画素信号をサンプルすることにより、全カラムの平均を求める必要がなくなり、横繋ぎスイッチ２４１が不要となる。
　図３４は、本技術の第２の実施の形態の第２の変形例における固体撮像素子２００の動作の一例を示すタイミングチャートである。
　垂直走査回路２１０は、タイミングＴ０からＴ１２までの期間にダミー非ＯＰＢ画素５３０に選択信号ＯＰＢｎ＿ＳＥＬおよびリセット信号ＯＰＢｎ＿ＲＳＴを供給し、画素信号を出力させる。
　第２の実施の形態の第２の変形例のイネーブル信号ＥＮ、制御信号ＡＺ＿ＳＨ、制御信号ＡＺＤｐおよび制御信号ＡＺＳＷのそれぞれの波形は、第２の実施の形態と同様である。ドライバ４００は、ダミーカラムの画素信号をサンプルし、その電圧に基づいて制御信号ＡＺＳＷを生成する。
　図３５は、本技術の第２の実施の形態の第２の変形例におけるタイミング制御部２２０の一構成例を示す回路図である。この第２の実施の形態の第２の変形例のタイミング制御部２２０は、ドライバ４００内に、サンプルスイッチ４１０およびホールド容量４２０が配置されない点において第２の実施の形態と異なる。
　ドライバ４００内のレベルシフタ４３０は、ダミーカラムの画素信号にＶＡＤＤを加算し、セレクタ４４０に供給する。
　なお、第２の実施の形態の第２の変形例のドライバ４００に、サンプルスイッチ４１０およびホールド容量４２０を設けることもできる。
　また、第２の実施の形態の第２の変形例に、第１の実施の形態の第１乃至第４の変形例のそれぞれを適用することができる。
　このように、本技術の第２の実施の形態の第２の変形例によれば、ドライバ４００が、ダミーのカラムの画素信号をサンプルするため、全カラムの平均を求める必要がなくなり、横繋ぎスイッチ２４１を削減することができる。
　［第３の変形例］
　上述の第２の実施の形態の第２の変形例では、ドライバ４００が、遮光されていないダミー非ＯＰＢ画素５３０の画素信号をサンプルしていたが、サンプルする値は、黒レベルであることが望ましい。この第２の実施の形態の第３の変形例の固体撮像素子２００は、遮光されたダミーＯＰＢ画素５４０の画素信号をサンプルする点において第２の実施の形態の第２の変形例と異なる。
　図３６は、本技術の第２の実施の形態の第３の変形例における固体撮像素子２００の動作の一例を示すタイミングチャートである。
　垂直走査回路２１０は、タイミングＴ０からＴ１２までの期間にダミーＯＰＢ画素５４０に選択信号ＯＰＢо＿ＳＥＬおよびリセット信号ＯＰＢо＿ＲＳＴを供給し、黒レベルを出力させる。
　第２の実施の形態の第４の変形例のイネーブル信号ＥＮ、制御信号ＡＺ＿ＳＨ、制御信号ＡＺＤｐおよび制御信号ＡＺＳＷのそれぞれの波形は、第２の実施の形態と同様である。ドライバ４００は、ダミーＯＰＢ画素５４０の黒レベルをサンプルし、その電圧に基づいて制御信号ＡＺＳＷを生成する。
　なお、第２の実施の形態の第３の変形例に、第１の実施の形態の第１乃至第４の変形例のそれぞれを適用することができる。
　このように、本技術の第２の実施の形態の第３の変形例によれば、ドライバ４００は、ダミーＯＰＢ画素５４０の黒レベルをサンプルし、その電圧に基づいて制御信号ＡＺＳＷを生成するため、ノイズを確実に抑制することができる。
　［第４の変形例］
　上述の第２の実施の形態では、入力トランジスタ３１２のソースに垂直信号線２５９が直接接続される比較器３００をＡＤＣに用いていたが、他の構成の比較器３００を用いることもできる。この第２の実施の形態の第４の変形例の固体撮像素子２００は、入力トランジスタ３１２のソースにｎＭＯＳトランジスタが接続される比較器３００を用いる点において第２の実施の形態と異なる。
　図３７は、本技術の第２の実施の形態の第４の変形例における画素アレイ部２４０およびタイミング制御部２２０の一構成例を示す回路図である。この第２の実施の形態の第４の変形例の固体撮像素子２００は、垂直信号線２５９のそれぞれに負荷電流源２４２が接続される点において第２の実施の形態と異なる。
　第２の実施の形態の第４の変形例のドライバ４００の動作は、第２の実施の形態と同様である。
　図３８は、本技術の第２の実施の形態の第４の変形例における比較器３００の一構成例を示す回路図である。この第２の実施の形態の第４の変形例の比較器３００は、ＶＳＬスイッチ３５１、入力容量３５２、オートゼロスイッチ３５３およびｎＭＯＳトランジスタ３５４を備える。また、比較器３００は、入力アンプ３５５、入力容量３１１、入力トランジスタ３１２、オートゼロスイッチ３１３、電流源３１４および出力アンプ３５６をさらに備える。
　ＶＳＬスイッチ３５１は、タイミング制御部２２０からの制御信号ＶＳＬ＿ＳＷに従って、垂直信号線２５９と入力容量３５２の一端との間の経路を開閉するものである。入力容量３５２の他端は、ｎＭＯＳトランジスタ３５４のゲートに接続される。
　オートゼロスイッチ３５３は、制御信号ＡＺＳＷに従って、ｎＭＯＳトランジスタ３５４のゲートおよびドレインを短絡するものである。ｎＭＯＳトランジスタ３５４は、電源電圧と入力トランジスタ３１２（ｐＭＯＳトランジスタ）のソースとの間に挿入される。なお、ｎＭＯＳトランジスタ３５４は、特許請求の範囲に記載の第２の比較素子の一例である。
　入力アンプ３５５は、参照信号を増幅して入力容量３１１の一端に供給するものである。入力容量３１１、入力トランジスタ３１２、オートゼロスイッチ３１３および電流源３１４の接続構成は、第１の実施の形態と同様である。
　出力アンプ３５６は、入力トランジスタ３１２および電流源３１４の接続ノードの電圧を増幅し、出力信号ＶＣＯとして出力するものである。
　同図に例示するように、入力トランジスタ３１２のソースをｎＭＯＳトランジスタ３５４を介して垂直信号線２５９に接続することにより、そのソースを垂直信号線２５９に直接接続する場合と比較して、ソースの電圧を低下させることができる。このソース電圧の低下に応じて、参照信号の電圧を低下させることができる。
　なお、第２の実施の形態の第４の変形例に、第２の実施の形態の第１、第２および第３の変形例のそれぞれを適用することもできる。
　このように、本技術の第２の実施の形態の第４の変形例によれば、入力トランジスタ３１２のソースをｎＭＯＳトランジスタ３５４を介して垂直信号線２５９に接続するため、そのソースの電圧を低下させることができる。これにより、参照信号の電圧を低下させることができる。
　［第５の変形例］
　上述の第２の実施の形態では、ドライバ４００が比較器３００内のオートゼロスイッチ３１３を駆動していたが、カラムアンプ内のオートゼロスイッチ３１３を駆動することもできる。この第２の実施の形態の第５の変形例の固体撮像素子２００は、ドライバ４００がカラムアンプ内のオートゼロスイッチ３１３を駆動する点において第２の実施の形態と異なる。
　図３９は、本技術の第２の実施の形態の第５の変形例における固体撮像素子２００の一構成例を示すブロック図である。この第２の実施の形態の第５の変形例の固体撮像素子２００は、画素アレイ部２４０とカラム信号処理部２６０との間に定電流源部６００が配置される点において第２の実施の形態と異なる。定電流源部６００は、例えば、回路チップ２０２に設けられる。
　図４０は、本技術の第２の実施の形態の第５の変形例における画素アレイ部２４０、定電流源部６００およびタイミング制御部２２０の一構成例を示す回路図である。
　定電流源部６００には、列ごとに、カラムアンプ６１０が設けられる。このカラムアンプ６１０は、垂直信号線２５９の電圧を増幅してＡＤＣ内の比較器３００内へ供給するものである。また、第２の実施の形態の第６の変形例のタイミング制御部２２０は、カラムアンプ６１０に制御信号ＡＺＳＷを供給する。第２の実施の形態の第５の変形例のタイミング制御部２２０内のドライバ４００の動作は、第２の実施の形態と同様である。これにより、カラムアンプ６１０内のリセットフィードスルーを抑制することができる。
　図４１は、本技術の第２の実施の形態の第５の変形例におけるカラムアンプ６１０の一構成例を示す回路図である。カラムアンプ６１０は、電流リユースカラムアンプ６２０およびブースト回路６５０を備える。電流リユースカラムアンプ６２０は、入力段６２１およびフォールデッド段６４０を備える。
　入力段６２１は、入力トランジスタ６２２、入力側オートゼロスイッチ６２４、帰還容量６２５、基準側容量６２６および基準側電流源トランジスタ６２７を備える。また、入力トランジスタ６２２として、例えば、ｐＭＯＳトランジスタが用いられる。基準側電流源トランジスタ６２７として、例えば、ｎＭＯＳトランジスタが用いられる。
　入力トランジスタ６２２のソースは、垂直信号線２５９－ｎに接続され、ドレインは、基準側電流源トランジスタ６２７のドレインに接続される。入力側オートゼロスイッチ６２４は、オートゼロ信号ＡＺに従って、入力トランジスタ６２２のゲートとドレインとの間の経路を開閉するものである。
　帰還容量６２５は、入力トランジスタ６２２のドレインと入力トランジスタ６２２のゲートとの間に挿入される。また、基準側容量６２６は、入力トランジスタ６２２のゲートと基準電圧との間に挿入される。
　また、基準側電流源トランジスタ６２７のソースは、所定の基準電圧に接続される。基準側電流源トランジスタ６２７のゲートには、所定のバイアス電圧ｎｂｉａｓが印加される。
　上述の構成により、入力トランジスタ６２２のソースに入力される入力電圧ＶＶＳＬに応じて、入力トランジスタ６２２のゲート－ソース間電圧が変動し、入力トランジスタ６２２のドレイン電流が変化する。このドレイン電流に応じたＶｏｕｔが入力トランジスタ６２２のドレインから出力される。このように、入力トランジスタ６２２のゲート－ソース間電圧に応じた電圧が、そのドレインから出力される。また、入力側オートゼロスイッチ６２４、帰還容量６２５および基準側容量６２６からなる帰還回路により、基準側電流源トランジスタ６２７の供給する一定のバイアス電流の一部が、入力トランジスタ６２２のゲートに帰還する。この帰還回路により、消費電力を削減することができる。
　フォールデッド段６４０には、カスコード容量６４１と、電源側電流源トランジスタ６４２と、カスコードトランジスタ６４３および６４５と、オートゼロスイッチ６４４と、中間スイッチ６４６と、基準側電流源トランジスタ６４７とが配置される。
　電源側電流源トランジスタ６４２およびカスコードトランジスタ６４３として、ｐＭＯＳトランジスタが用いられ、カスコードトランジスタ６４５および基準側電流源トランジスタ６４７として、ｎＭＯＳトランジスタが用いられる。
　カスコード容量６４１は、所定の電源電圧の電源ノードと出力側オートゼロスイッチ６４４との間に挿入される。
　電源側電流源トランジスタ６４２、カスコードトランジスタ６４３、カスコードトランジスタ６４５および基準側電流源トランジスタ６４７は、電源電圧に直列に接続される。また、電源側電流源トランジスタ６４２のゲートは、カスコード容量６４１と出力側オートゼロスイッチ６４４との間のノードに接続される。カスコードトランジスタ６４３のゲートにはバイアス電圧ｐｃａｓが印加される。カスコードトランジスタ６４５のゲートには、所定のバイアス電圧ｎｃａｓが印加される。基準側電流源トランジスタ６４７のゲートには、基準側電流源トランジスタ６２７と同一のバイアス電圧ｎｂｉａｓが印加される。
　出力側オートゼロスイッチ６４４は、カスコード容量６４１と出力ノード６２８と間の経路をオートゼロ信号ＡＺに従って開閉するものである。中間スイッチ６４６は、入力トランジスタ６２２および基準側電流源トランジスタ６２７の間のノードと、カスコードトランジスタ６４５および基準側電流源トランジスタ６４７のノードとの間の経路を反転信号ｘＡＺに従って開閉するものである。
　フォールデッド段６４０の追加により、出力レンジを拡大することができる。また、入力段６２１とフォールデッド段６４０とをオートゼロ時に中間スイッチ６４６で分離し、別々にオートゼロを行うことができる。
　ブースト回路６５０には、ブースト側容量６５１、ブースト側電流源トランジスタ６５２、カスコードトランジスタ６５３およびブーストトランジスタ６５４が配置される。ブースト側電流源トランジスタ６５２、カスコードトランジスタ６５３およびブーストトランジスタ６５４として、ｐＭＯＳトランジスタが用いられる。
　ブースト側電流源トランジスタ６５２、カスコードトランジスタ６５３およびブーストトランジスタ６５４は、電源電圧と基準電位との間に直列に挿入される。ブースト側電流源トランジスタ６５２のゲートには、所定のバイアス電圧ｐｂｉａｓが印加され、カスコードトランジスタ６５３のゲートには、所定のバイアス電圧ｐｃａｓが印加される。ブーストトランジスタ６５４のゲートは、出力ノード６２８に接続される。
　また、ブースト側容量６５１は、垂直信号線２５９－ｎとカスコードトランジスタ６５３およびブーストトランジスタ６５４の間のノードとの間に挿入される。
　ブースト回路６５０により、ブーストトランジスタ６５４のソースフォロワを用いて、比較結果Ｖｏｕｔをバッファリングし、垂直信号線２５９－ｎと容量で結合することができる。これにより、垂直信号線２５９－ｎからブースト側容量６５１を充電するための電流が引き抜かれ、セトリングを手助けすることができる。
　なお、フォールデッド段６４０およびブースト回路６５０は、必要に応じて設けられる。
　また、第２の実施の形態の第５の変形例に、第１の実施の形態の第１乃至第４の変形例のそれぞれを適用することができる。また、第２の実施の形態の第５の変形例に、第２の実施の形態の第１乃至第３の変形例のそれぞれを適用することもできる。
　このように、本技術の第２の実施の形態の第５の変形例によれば、ドライバ４００がカラムアンプ６１０に制御信号ＡＺＳＷを供給するため、カラムアンプ６１０内のリセットフィードスルーを抑制することができる。
　＜３．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図４２は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図４２に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図４２の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図４３は、撮像部１２０３１の設置位置の例を示す図である。
　図４３では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図４５には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。具体的には、図１の撮像装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、ダイナミックレンジの拡大やノイズ低減によって、より見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）垂直信号線の電圧に関連する入力電圧がソースに入力され、ゲート－ソース間電圧に応じたドレイン電圧をドレインから出力する第１の比較素子と、
　前記垂直信号線の電圧に応じた信号がゲートに入力され、前記第１の比較素子のドレインにソースが接続されたトランジスタと
を具備する固体撮像素子。
（２）前記第１の比較素子のソースは、前記垂直信号線に接続され、
　前記第１の比較素子のゲートには、所定の参照電圧が入力され、
　前記第１の比較素子は、前記入力電圧と前記参照電圧が略一致する場合にはオフ状態からオン状態に遷移し、
　前記トランジスタは、前記オフ状態のときの前記ドレイン電圧を前記入力電圧に応じたクランプ電圧に固定する第１のクランプトランジスタを含む
前記（１）記載の固体撮像素子。
（３）前記第１のクランプトランジスタのゲートに前記信号を供給するクランプ電圧制御部をさらに具備し、
　前記第１のクランプトランジスタは、前記第１の比較素子のドレインおよびソースの間に挿入される
前記（２）記載の固体撮像素子。
（４）前記第１のクランプトランジスタに並列に接続された第２のクランプトランジスタをさらに含み、
　前記第２のクランプトランジスタのゲートには固定電圧が印加される
前記（３）記載の固体撮像素子。

（５）前記クランプ電圧制御部は、前記垂直信号線と前記第１のクランプトランジスタのゲートとの間に挿入された容量を備える
前記（４）記載の固体撮像素子。
（６）前記クランプ電圧制御部は、前記垂直信号線の電圧と所定の基準電位との間の電圧を分圧して前記第１のクランプトランジスタのゲートに供給する
前記（４）記載の固体撮像素子。
（７）前記垂直信号線の電圧をサンプルして保持電圧として保持し、前記保持電圧に基づいて前記第１のクランプトランジスタのゲート電圧を初期化する初期化回路をさらに具備する
前記（６）記載の固体撮像素子。
（８）前記初期化回路は、画素回路の画素信号をサンプルして保持する
前記（７）記載の固体撮像素子。
（９）前記初期回路は、遮光された遮光画素の画素信号をサンプルして保持する
前記（７）記載の固体撮像素子。
（１０）前記初期回回路は、ダミー画素の画素信号をサンプルして保持する
前記７記載の固体撮像素子。
（１１）前記ドライバは、遮光されたダミー画素の画素信号をサンプルして保持する
前記（７）記載の固体撮像素子。
（１２）前記ドレイン電圧が反転するまでの期間に亘って計数値を計数するカウンタをさらに具備する前記（６）から（１１）のいずれかに記載の固体撮像素子。
（１３）前記入力電圧と前記計数値との比である変換ゲインを補正するための補正係数を演算する補正係数計算部と、
　前記補正係数に基づいて前記計数値を示すデジタル信号を補正する補正部と
をさらに具備する前記（１２）記載の固体撮像素子。
（１４）前記入力電圧と前記計数値との比である変換ゲインを補正するための補正係数を演算し、前記補正係数に基づいて前記参照電圧を制御する制御部をさらに具備する
前記（１２）記載の固体撮像素子。
（１５）前記トランジスタは、前記信号に従って前記第１の比較素子のゲートとドレインとを短絡するオートゼロスイッチを含む
前記（１）から（１４）のいずれかに記載の固体撮像素子。
（１６）前記第１の比較素子のソースは、前記垂直信号線に接続され、
　前記第１の比較素子のゲートには、所定の参照電圧が入力される
前記（１５）記載の固体撮像素子。
（１７）前記垂直信号線の電圧に基づいて所定の制御信号を前記信号として生成するドライバをさらに具備する
前記（１５）または（１６）に記載の固体撮像素子。
（１８）前記ドライバは、２値のいずれかを前記制御信号として供給する
前記（１７）記載の固体撮像素子。
（１９）前記ドライバは、画素回路の画素信号をサンプルして保持し、保持した前記画素信号に基づいて前記制御信号を生成する
前記（１７）または（１８）に記載の固体撮像素子。
（２０）前記ドライバは、遮光された遮光画素の画素信号をサンプルして保持し、保持した前記画素信号に基づいて前記制御信号を生成する
前記（１７）から（１９）のいずれかに記載の固体撮像素子。
（２１）前記ドライバは、ダミー画素の画素信号に基づいて前記制御信号を生成する
前記（１７）から（１９）のいずれかに記載の固体撮像素子。
（２２）前記ドライバは、遮光されたダミー画素の画素信号に基づいて前記制御信号を生成する
前記（２１）記載の固体撮像素子。
（２３）前記第１の比較素子は、前記垂直信号線の電圧を増幅してアナログデジタル変換器へ供給するカラムアンプ内に配置される
前記（１７）から（２２）のいずれかに記載の固体撮像素子。
（２４）前記垂直信号線の電圧がゲートに入力され、ドレインが電源電圧に接続され、ソースが前記第１の比較素子のソースに接続された第２の比較素子をさらに具備する
前記（１７）から（２２）のいずれかに記載の固体撮像素子。
　１００　撮像装置
　１１０　光学部
　１２０　ＤＳＰ回路
　１３０　表示部
　１４０　操作部
　１５０　バス
　１６０　フレームメモリ
　１７０　記憶部
　１８０　電源部
　２００　固体撮像素子
　２０１　受光チップ
　２０２　回路チップ
　２１０　垂直走査回路
　２２０　タイミング制御部
　２２１　制御信号生成部
　２３０　ＤＡＣ
　２３１　可変電流源
　２３２　電流変換部
　２３３、２８５、２８７、３１４、３２０、４３７、４３８　電流源
　２３４　スイッチ
　２３５、３３３、３３４　抵抗
　２４０　画素アレイ部
　２４１　横繋ぎスイッチ
　２４２　負荷電流源
　２５０　画素回路
　２５１、５１１、５２１、５３１、５４１　光電変換素子
　２５２、５１２、５２２、５３２、５４２　転送トランジスタ
　２５３、５１３、５２３、５３３、５４３　リセットトランジスタ
　２５４、５１４、５２４、５３４、５４４　浮遊拡散層
　２５５、５１５、５２５、５３５、５４５　増幅トランジスタ
　２５６、５１６、５２６、５３６、５４６　選択トランジスタ
　２６０　カラム信号処理部
　２６１　カウンタ
　２６２　ラッチ
　２７０　水平走査回路
　２８０　初期化回路
　２８１、２８２、４１０　サンプルスイッチ
　２８３、２８９、４２０　ホールド容量
　２８４　可変抵抗
　２８６　レプリカ回路
　２８８、２９１、３５４、４３９、４４１　ｎＭＯＳトランジスタ
　２９０　テスト電圧供給部
　２９５　電流制御部
　３００　比較器
　３１１、３５２　入力容量
　３１２、６２２　入力トランジスタ
　３１３、３５３、６４４　オートゼロスイッチ
　３１５　帯域制限容量
　３１６、３１７　クランプトランジスタ
　３１８　出力トランジスタ
　３１９、３３５　初期化スイッチ
　３３０　クランプ電圧制御部
　３３１、３３２　容量
　３３６　容量接続スイッチ
　３４０　画像処理部
　３４１　補正係数計算部
　３４２、４４０　セレクタ
　３４３　記憶部
　３４４　補正部
　３５１　ＶＳＬスイッチ
　３５５　入力アンプ
　３５６　出力アンプ
　４００　ドライバ
　４３０　レベルシフタ
　４３１～４３６、４４２、４４３　ｐＭＯＳトランジスタ
　５１０　有効画素
　５２０　ＯＰＢ画素
　５３０　ダミー非ＯＰＢ画素
　５４０　ダミーＯＰＢ画素
　６００　定電流源部
　６１０　カラムアンプ
　６２０　電源リユースカラムアンプ
　６２１　入力段
　６２４　入力側オートゼロスイッチ
　６２５　帰還容量
　６２６　基準側容量
　６２７、６４７　電源側電流源トランジスタ
　６４０　フォールデッド段
　６４１　カスコード容量
　６４２　電源側電流源トランジスタ
　６４３、６４５、６５３　カスコードトランジスタ
　６４４　出力側オートゼロスイッチ
　６４６　中間スイッチ
　６５０　ブースト回路
　６５１　ブースト容量
　６５２　ブースト側電流源トランジスタ
　６５４　ブーストトランジスタ
　１２０３１　撮像部

Claims (24)

  1. 　垂直信号線の電圧に関連する入力電圧がソースに入力され、ゲート－ソース間電圧に応じたドレイン電圧をドレインから出力する第１の比較素子と、
    　前記垂直信号線の電圧に応じた信号がゲートに入力され、前記第１の比較素子のドレインにソースが接続されたトランジスタと
    を具備する固体撮像素子。
  2. 　前記第１の比較素子のソースは、前記垂直信号線に接続され、
    　前記第１の比較素子のゲートには、所定の参照電圧が入力され、
    　前記第１の比較素子は、前記入力電圧と前記参照電圧が略一致する場合にはオフ状態からオン状態に遷移し、
    　前記トランジスタは、前記オフ状態のときの前記ドレイン電圧を前記入力電圧に応じたクランプ電圧に固定する第１のクランプトランジスタを含む
    請求項１記載の固体撮像素子。
  3. 　前記第１のクランプトランジスタのゲートに前記信号を供給するクランプ電圧制御部をさらに具備し、
    　前記第１のクランプトランジスタは、前記第１の比較素子のドレインおよびソースの間に挿入される
    請求項２記載の固体撮像素子。
  4. 　前記第１のクランプトランジスタに並列に接続された第２のクランプトランジスタをさらに含み、
    　前記第２のクランプトランジスタのゲートには固定電圧が印加される
    請求項３記載の固体撮像素子。
  5. 　前記クランプ電圧制御部は、前記垂直信号線と前記第１のクランプトランジスタのゲートとの間に挿入された容量を備える
    請求項３記載の固体撮像素子。
  6. 　前記クランプ電圧制御部は、前記垂直信号線の電圧と所定の基準電位との間の電圧を分圧して前記第１のクランプトランジスタのゲートに供給する
    請求項３記載の固体撮像素子。
  7. 　前記垂直信号線の電圧をサンプルして保持電圧として保持し、前記保持電圧に基づいて前記第１のクランプトランジスタのゲート電圧を初期化する初期化回路をさらに具備する
    請求項６記載の固体撮像素子。
  8. 　前記初期化回路は、画素回路の画素信号をサンプルして保持する
    請求項７記載の固体撮像素子。
  9. 　前記初期回路は、遮光された遮光画素の画素信号をサンプルして保持する
    請求項７記載の固体撮像素子。
  10. 　前記初期回回路は、ダミー画素の画素信号をサンプルして保持する
    請求項７記載の固体撮像素子。
  11. 　前記ドライバは、遮光されたダミー画素の画素信号をサンプルして保持する
    請求項７記載の固体撮像素子。
  12. 　前記ドレイン電圧が反転するまでの期間に亘って計数値を計数するカウンタをさらに具備する請求項６記載の固体撮像素子。
  13. 　前記入力電圧と前記計数値との比である変換ゲインを補正するための補正係数を演算する補正係数計算部と、
    　前記補正係数に基づいて前記計数値を示すデジタル信号を補正する補正部と
    をさらに具備する請求項１２記載の固体撮像素子。
  14. 　前記入力電圧と前記計数値との比である変換ゲインを補正するための補正係数を演算し、前記補正係数に基づいて前記参照電圧を制御する制御部をさらに具備する
    請求項１２記載の固体撮像素子。
  15. 　前記トランジスタは、前記信号に従って前記第１の比較素子のゲートとドレインとを短絡するオートゼロスイッチを含む
    請求項１記載の固体撮像素子。
  16. 　前記第１の比較素子のソースは、前記垂直信号線に接続され、
    　前記第１の比較素子のゲートには、所定の参照電圧が入力される
    請求項１５記載の固体撮像素子。
  17. 　前記垂直信号線の電圧に基づいて所定の制御信号を前記信号として生成するドライバをさらに具備する
    請求項１５記載の固体撮像素子。
  18. 　前記ドライバは、２値のいずれかを前記制御信号として供給する
    請求項１７記載の固体撮像素子。
  19. 　前記ドライバは、画素回路の画素信号をサンプルして保持し、保持した前記画素信号に基づいて前記制御信号を生成する
    請求項１７記載の固体撮像素子。
  20. 　前記ドライバは、遮光された遮光画素の画素信号をサンプルして保持し、保持した前記画素信号に基づいて前記制御信号を生成する
    請求項１７記載の固体撮像素子。
  21. 　前記ドライバは、ダミー画素の画素信号に基づいて前記制御信号を生成する
    請求項１７記載の固体撮像素子。
  22. 　前記ドライバは、遮光されたダミー画素の画素信号に基づいて前記制御信号を生成する
    請求項２１記載の固体撮像素子。
  23. 　前記第１の比較素子は、前記垂直信号線の電圧を増幅してアナログデジタル変換器へ供給するカラムアンプ内に配置される
    請求項１７記載の固体撮像素子。
  24. 　前記垂直信号線の電圧がゲートに入力され、ドレインが電源電圧に接続され、ソースが前記第１の比較素子のソースに接続された第２の比較素子をさらに具備する
    請求項１７記載の固体撮像素子。
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