WO2021181856A1 - 固体撮像素子、撮像装置、および、固体撮像素子の制御方法 - Google Patents

固体撮像素子、撮像装置、および、固体撮像素子の制御方法 Download PDF

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WO2021181856A1
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signal
circuit
reset
solid
diffusion layer
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PCT/JP2021/000636
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圭汰 伊藤
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ソニーセミコンダクタソリューションズ株式会社
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/57—Control of the dynamic range
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/65—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to reset noise, e.g. KTC noise related to CMOS structures by techniques other than CDS
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components

Definitions

  • This technology relates to a solid-state image sensor. More specifically, the present invention relates to a solid-state image sensor that transfers charges from a photoelectric conversion element to a floating diffusion layer, an image pickup device, and a control method for the solid-state image sensor.
  • a solid-state image sensor that transfers a signal charge from a photoelectric conversion element to a floating diffusion layer and reads out a pixel signal corresponding to the amount of the charge by an ADC (Analog to Digital Converter) has been used in an image pickup device or the like.
  • ADC Analog to Digital Converter
  • a solid-state image sensor in which a reset transistor that initializes a floating diffusion layer, a transfer transistor that transfers a signal charge to the floating diffusion layer, and an ADC are arranged for each pixel has been proposed (see, for example, Patent Document 1). .).
  • the reading speed is improved by arranging the ADC for each pixel.
  • the potential of the floating diffusion layer may fluctuate due to the parasitic capacitance between the gate and the source of the reset transistor. This phenomenon is called reset feedthrough. Then, there is a problem that the larger the amount of potential fluctuation in the reset feedthrough, the narrower the dynamic range of the image data.
  • This technology was created in view of this situation, and aims to expand the dynamic range of a solid-state image sensor provided with a reset transistor that initializes the floating diffusion layer.
  • the present technology has been made to solve the above-mentioned problems, and the first aspect thereof is a floating diffusion layer coupled to a predetermined inversion signal line via a capacitance, and is turned on according to a predetermined reset signal.
  • a solid-state image sensor including a reset transistor that shifts to a state and initializes the potential of the floating diffusion layer, and a drive circuit that supplies an inverted signal in which the reset signal is inverted to the inverted signal line, and a control method thereof. Is. This has the effect of reducing reset feedthrough.
  • the drive circuit may include an inverter that inverts the reset signal and supplies it as the inverted signal. This has the effect of reducing reset feedthrough due to the inverting signal.
  • the drive circuit may make the amplitude of the inverted signal larger than the amplitude of the reset signal. This has the effect of further reducing reset feedthrough.
  • the drive circuit may control the amplitude by using a charge pump circuit. This has the effect of controlling the amplitude to the desired value.
  • an analog-to-digital conversion unit that converts an analog signal corresponding to the potential of the floating diffusion layer into a digital signal can be further provided. This has the effect of generating image data in which digital signals are arranged.
  • the analog-to-digital conversion unit may be arranged in each of a plurality of pixels. This has the effect of increasing the reading speed.
  • the analog-to-digital conversion unit may be arranged in association with each of the plurality of columns, and a predetermined number of pixels may be arranged in a predetermined direction in each of the plurality of columns. .. This has the effect of reducing the circuit scale.
  • the floating diffusion layer and the reset transistor may be arranged on a predetermined light receiving chip, and the drive circuit may be arranged on a predetermined circuit chip.
  • the laminated structure has the effect of facilitating miniaturization and high functionality of pixels.
  • the inverted signal line may be wired adjacent to the reset signal line that transmits the reset signal. This has the effect of increasing the coupling capacity.
  • a predetermined signal line may be wired between the inverted signal line and the reset signal line for transmitting the reset signal. This has the effect of reducing the coupling capacity.
  • the second aspect of the present technology is to initialize the potential of the floating diffusion layer which is coupled to a predetermined inversion signal line via a capacitance and shifts to the on state according to a predetermined reset signal.
  • the image pickup apparatus includes a reset transistor, a drive circuit that supplies an inverted signal obtained by inverting the reset signal to the inverted signal line, and a signal processing unit that processes a signal corresponding to the potential of the floating diffusion layer. This has the effect of reducing reset feedthrough and widening the dynamic range.
  • pixel AD Analog to Digital
  • ADC Analog to Digital Converter
  • FD Floating Diffusion
  • FIG. 1 is a block diagram showing a configuration example of an image pickup apparatus 100 according to an embodiment of the present technology.
  • the image pickup device 100 is a device for capturing image data, and includes an optical unit 110, a solid-state image sensor 200, a storage unit 120, a control unit 130, and a communication unit 140.
  • the optical unit 110 collects the incident light and guides it to the solid-state image sensor 200.
  • the solid-state image sensor 200 captures image data.
  • the solid-state image sensor 200 supplies image data to the storage unit 120 via a signal line 209.
  • the storage unit 120 stores image data.
  • the control unit 130 controls the solid-state image sensor 200 to capture image data.
  • the control unit 130 supplies the solid-state image sensor 200 with a vertical synchronization signal VSYNC indicating the image pickup timing, for example, via the signal line 208.
  • the communication unit 140 reads the image data from the storage unit 120 and transmits it to the outside.
  • FIG. 2 is a diagram showing an example of a laminated structure of the solid-state image sensor 200 according to the first embodiment of the present technology.
  • the solid-state image sensor 200 includes a circuit chip 202 and a light receiving chip 201 laminated on the circuit chip 202. These chips are electrically connected via a connection such as a via. In addition to vias, it can also be connected by Cu-Cu bonding or bumps.
  • FIG. 3 is a block diagram showing a configuration example of the light receiving chip 201 according to the first embodiment of the present technology.
  • the light receiving chip 201 is provided with a pixel array unit 210 and a peripheral circuit 212.
  • a plurality of pixel circuits 220 are arranged in a two-dimensional grid pattern in the pixel array unit 210. Further, the pixel array unit 210 is divided into a plurality of pixel blocks 211. In each of these pixel blocks 211, for example, a pixel circuit 220 having 4 rows ⁇ 2 columns is arranged.
  • a circuit that supplies a direct current (direct current) voltage is arranged in the peripheral circuit 212.
  • FIG. 4 is a block diagram showing a configuration example of the circuit chip 202 according to the first embodiment of the present technology.
  • a DAC Digital to Analog Converter
  • a pixel drive circuit 260 a time code generation unit 252, a pixel AD conversion unit 253, and a vertical scanning circuit 254 are arranged on the circuit chip 202.
  • a control circuit 255, a signal processing circuit 256, an image processing circuit 257, and an output circuit 258 are arranged on the circuit chip 202.
  • the DAC 251 generates a reference signal by DA (Digital to Analog) conversion within a predetermined AD conversion period. For example, a saw blade-shaped lamp signal is used as a reference signal.
  • the DAC 251 supplies the reference signal to the pixel AD conversion unit 253.
  • the time code generation unit 252 generates a time code indicating the time within the AD conversion period.
  • the time code generation unit 252 is realized by, for example, a counter. As the counter, for example, a Gray code counter is used.
  • the time code generation unit 252 supplies the time code to the pixel AD conversion unit 253.
  • the pixel drive circuit 260 drives each of the pixel circuits 220 to generate an analog pixel signal.
  • the pixel drive circuit 260 is an example of the drive circuit described in the claims.
  • the pixel AD conversion unit 253 performs AD conversion that converts each analog signal (that is, a pixel signal) of the pixel circuit 220 into a digital signal.
  • the pixel AD conversion unit 253 is divided by a plurality of clusters 300.
  • the cluster 300 is provided for each pixel block 211, and converts the analog signal in the corresponding pixel block 211 into a digital signal.
  • the pixel AD conversion unit 253 generates image data in which digital signals are arranged as a frame by AD conversion, and supplies the image data to the signal processing circuit 256.
  • the vertical scanning circuit 254 drives the pixel AD conversion unit 253 to execute AD conversion.
  • the signal processing circuit 256 performs predetermined signal processing on the frame. As signal processing, various processes including CDS (Correlated Double Sampling) processing are executed. The signal processing circuit 256 supplies the processed frame to the image processing circuit 257.
  • CDS Correlated Double Sampling
  • the image processing circuit 257 executes predetermined image processing on the frame from the signal processing circuit 256. As image processing, image recognition processing, black level correction processing, image correction processing, demosaic processing, and the like are executed. The image processing circuit 257 supplies the processed frame to the output circuit 258.
  • the output circuit 258 outputs the frame after image processing to the outside.
  • the control circuit 255 controls the operation timings of the DAC 251, the pixel drive circuit 260, the vertical scanning circuit 254, the signal processing circuit 256, the image processing circuit 257, and the output circuit 258 in synchronization with the vertical synchronization signal VSYNC.
  • FIG. 5 is a diagram showing a configuration example of the pixel AD conversion unit 253 according to the first embodiment of the present technology.
  • a plurality of ADCs 310 are arranged in a two-dimensional grid pattern in the pixel AD conversion unit 253.
  • the ADC 310 is arranged for each pixel circuit 220.
  • N is an integer
  • M is an integer
  • each of the clusters 300 the same number of ADC 310s as the number of pixel circuits 220 in the pixel block 211 are arranged.
  • the ADC 310 having 4 rows ⁇ 2 columns is also arranged in the cluster 300.
  • the ADC 310 performs AD conversion on an analog pixel signal generated by the corresponding pixel circuit 220.
  • the ADC 310 compares the pixel signal and the reference signal in the AD conversion, and holds the time code when the comparison result is inverted. Then, the ADC 310 outputs the held time code as a digital signal after AD conversion.
  • a repeater unit 360 is arranged for each row of the cluster 300.
  • M / 2 repeater units 360 are arranged.
  • the repeater unit 360 transfers the time code.
  • the repeater unit 360 transfers the time code from the time code generation unit 252 to the ADC 310.
  • the repeater unit 360 transfers a digital signal from the ADC 310 to the signal processing circuit 256. This transfer of digital signals is also referred to as "reading" the digital signals.
  • the numbers in parentheses indicate an example of the reading order of the digital signals of the ADC 310.
  • the odd-numbered column digital signal in the first row is read first, and the even-numbered column digital signal in the first row is read second.
  • the odd-numbered column digital signal in the second row is read out third, and the even-numbered column digital signal in the second row is read out fourth.
  • the odd-numbered columns and even-numbered columns of the digital signals in each row are read out in order.
  • ADC 310 is arranged for each pixel circuit 220, the configuration is not limited to this.
  • a plurality of pixel circuits 220 may be configured to share one ADC 310.
  • FIG. 6 is a block diagram showing a configuration example of the ADC 310 according to the first embodiment of the present technology.
  • the ADC 310 includes a differential input circuit 320, a voltage conversion circuit 330, a positive feedback circuit 340, and a data storage unit 350.
  • the pixel circuit 220 and a part of the differential input circuit 320 are arranged on the light receiving chip 201, and the rest of the differential input circuit 320 and the circuit in the subsequent stage are arranged on the circuit chip 202.
  • the differential input circuit 320 compares the pixel signal from the pixel circuit 220 with the reference signal from the DAC 251.
  • the differential input circuit 320 supplies a comparison result signal indicating the comparison result to the voltage conversion circuit 330.
  • the voltage conversion circuit 330 converts the voltage of the comparison result signal from the differential input circuit 320 and supplies it to the positive feedback circuit 340.
  • the positive feedback circuit 340 adds a part of the output to the input (comparison result signal) and supplies it to the data storage unit 350 as an output signal VCO.
  • the data storage unit 350 holds the time code as pixel data at the timing when the comparison result is inverted. Then, the data storage unit 350 outputs the held time code as pixel data to the signal processing circuit 256 via the repeater unit 360. As a result, the analog pixel signal is converted into digital pixel data.
  • FIG. 7 is a circuit diagram showing a configuration example of a pixel circuit 220, a differential input circuit 320, a voltage conversion circuit 330, and a positive feedback circuit 340 according to the first embodiment of the present technology.
  • the pixel circuit 220 includes a reset transistor 221, a floating diffusion layer 222, a transfer transistor 223, a photoelectric conversion element 224, and an emission transistor 225.
  • a reset transistor 221 and the transfer transistor 223 and the emission transistor 225 for example, an N-type MOS (Metal-Oxide-Semiconductor) transistor is used.
  • the inverted signal line 244 is wired so as to overlap with the floating diffusion layer 222.
  • the inverted signal line 244 is coupled to the floating diffusion layer 222 via the capacitance 227.
  • the pixel drive circuit 260 supplies the inverted signal xRST, which is the inverted reset signal RST, to the inverted signal line 244.
  • the photoelectric conversion element 224 generates an electric charge by photoelectric conversion.
  • the discharge transistor 225 discharges the electric charge accumulated in the photoelectric conversion element 224 at the start of exposure according to the drive signal OFG from the pixel drive circuit 260.
  • the drive signal OFG is supplied via the drive signal line 243.
  • the transfer transistor 223 transfers an electric charge from the photoelectric conversion element 224 to the floating diffusion layer 222 at the end of exposure according to the transfer signal TX from the pixel drive circuit 260.
  • the transfer signal TX is supplied via the transfer signal line 242.
  • the floating diffusion layer 222 accumulates the transferred electric charge and generates a potential VFD according to the amount of the accumulated electric charge.
  • Reset transistor 221 in accordance with a reset signal RST from the floating diffusion layer 222, is to initialize the potential V FD of the floating diffusion layer 222 goes to the on state.
  • the reset signal RST is supplied via the reset signal line 241.
  • the differential input circuit 320 includes pMOS (positive channel MOS) transistors 321 and 324 and 326, and nMOS (negative channel MOS) transistors 322, 323 and 325.
  • the nMOS transistors 322 and 325 form a differential pair, and the source of these transistors is commonly connected to the drain of the nMOS transistor 323. Further, the drain of the nMOS transistor 322 is connected to the drain of the pMOS transistor 321 and the gate of the pMOS transistors 321 and 324. The drain of the nMOS transistor 325 is connected to the drain of the pMOS transistor 324, the gate of the pMOS transistor 326, and the drain of the reset transistor 221. Further, a reference signal REF from the DAC 251 is input to the gate of the nMOS transistor 322.
  • a predetermined bias voltage Vb is applied to the gate of the nMOS transistor 323, and a predetermined reference potential VSS is applied to the source of the nMOS transistor 323.
  • the gate of the nMOS transistor 325 is connected to the reset transistor 221 and the stray diffusion layer 222 and the transfer transistor 223.
  • the pMOS transistors 321, 324 and 326 form a current mirror circuit.
  • a power supply voltage VDDH is applied to the sources of the pMOS transistors 321, 324 and 326. This power supply voltage VDDH is higher than the power supply voltage VDDL. Further, the drain of the pMOS transistor 326 is connected to the voltage conversion circuit 330.
  • the pixel circuit 220 and the nMOS transistors 322, 323 and 325 are arranged on the light receiving chip 201, and the other circuits are arranged on the circuit chip 202.
  • the voltage conversion circuit 330 includes an nMOS transistor 331.
  • a bias voltage VBIAS is applied to the gate of the nMOS transistor 331.
  • the drain of the nMOS transistor 331 is connected to the drain of the pMOS transistor 326, and the source is connected to the positive feedback circuit 340.
  • the positive feedback circuit 340 includes pMOS transistors 341, 342 and 344, and nMOS transistors 343 and 345.
  • the pMOS transistors 341 and 342 and the nMOS transistor 343 are connected in series with the power supply voltage VDDL. Further, a drive signal INI from the vertical scanning circuit 254 is input to the gates of the pMOS transistor 341 and the nMOS transistor 343. Further, the connection nodes of the pMOS transistor 342 and the nMOS transistor 343 are connected to the voltage conversion circuit 330.
  • the pMOS transistor 344 and the nMOS transistor 345 are connected in series with the power supply voltage VDDL.
  • the gates of these transistors are connected to the connection nodes of the pMOS transistor 342 and the nMOS transistor 343. Further, the output signal VCO is output from the connection node of the pMOS transistor 344 and the nMOS transistor 345 to the data storage unit 350.
  • the pixel driving circuit 260 and a reset signal RST from the low level to the high level when the ON state of the reset transistor 221 from the off state, the potential V FD of the floating diffusion layer 222 is increased.
  • the amplitude of this reset signal be ⁇ V.
  • the reset transistor 221 shifts from the on state to the off state.
  • the parasitic capacitance 226 between the gate and the source of the reset transistor 221 is connected in series with the stray diffusion layer 222. Due to this parasitic capacitance 226, the potential of the stray diffusion layer 222 fluctuates when the reset transistor 221 shifts from the on state to the off state. This phenomenon is called reset feedthrough.
  • the amount of fluctuation dV1 of the potential of the stray diffusion layer 222 when the reset transistor 221 shifts from the on state to the off state is a value obtained by dividing ⁇ V by the parasitic capacitance 226 and the stray diffusion layer 222.
  • This fluctuation amount dV1 is expressed by the following equation.
  • ⁇ represents the angular frequency.
  • CFD indicates the capacitance value of the floating diffusion layer 222.
  • CRST is a capacitance value of parasitic capacitance 226.
  • the unit of the fluctuation amount dV1 and the amplitude ⁇ V is, for example, a volt (V).
  • the level of the pixel signal according to the potential VFD at the time of initialization is called the P phase or the reset level.
  • the value of the potential VFD further decreases according to the amount of the charge.
  • the level of the pixel signal according to the potential VFD after this transfer is called the D phase or the signal level.
  • the signal processing circuit 256 performs CDS processing for obtaining the difference between the P phase and the D phase, and outputs the difference as net pixel data.
  • an inverted signal line 244 having a capacitance 227 is wired between the floating diffusion layer 222 and the pixel drive circuit 260, and the pixel drive circuit 260 connects the inverted signal line 244 to the inverted signal of the reset signal RST. It supplies xRST.
  • the amplitude of the inverted signal xRST also the [Delta] V, and the capacitance value of the capacitor 227 and C XRST, variation dV2 of the potential V FD when reset transistor 221 in FIG shifts to the OFF state is represented by the following formula ..
  • the pixel circuit 220, the differential input circuit 320, the voltage conversion circuit 330, and the positive feedback circuit 340 are not limited to the circuits illustrated in FIG. 7 as long as they have the functions described in FIG.
  • a part of the differential input circuit 320 and the pixel circuit 220 are arranged on the light receiving chip 201, and the rest are arranged on the circuit chip 202, but the arrangement method on each chip is not limited to this configuration.
  • the pixel circuit 220 may be arranged on the light receiving chip 201, and the subsequent stages after the differential input circuit 320 may be arranged on the circuit chip 202.
  • the floating diffusion layer 222 is arranged for each pixel, as illustrated in FIG. 8, one floating diffusion layer can be shared by a plurality of pixels.
  • the FD shared block 230 is connected to the differential input circuit 320.
  • a reset transistor 231 and a floating diffusion layer 232 and a plurality of pixel circuits 220 are arranged in the FD shared block 230.
  • a transfer transistor 223, a photoelectric conversion element 224, and an emission transistor 225 are arranged in each of the pixel circuits 220.
  • FIG. 9 is a block diagram showing a configuration example of the pixel drive circuit 260 according to the first embodiment of the present technology.
  • the pixel drive circuit 260 includes a drive signal generation unit 261, drivers 262 to 264, and an inverter 265.
  • the drive signal generation unit 261 generates a reset signal RST, a drive signal OFG, and a transfer signal TX according to the control of the control circuit 255.
  • the drive signal generation unit 261 supplies the reset signal RST to the driver 262, supplies the drive signal OFG to the driver 263, and supplies the transfer signal TX to the driver 264.
  • the driver 262 supplies the reset signal RST to the pixel circuit 220 and the inverter 265 in the light receiving chip 201.
  • the drivers 263 and 264 supply the drive signal OFG and the transfer signal TX to the pixel circuit 220 in the light receiving chip 201.
  • the inverter 265 inverts the reset signal RST and supplies it to the pixel circuit 220 as an inverted signal xRST.
  • FIG. 10 is a diagram showing a signal line wiring example and waveforms of a reset signal and an inverted signal according to the first embodiment of the present technology.
  • a is a plan view of a wiring layer when the inverted signal line 244 is wired adjacent to the reset signal line 241.
  • FIG. B in the figure is a diagram showing waveforms of the reset signal RST and the inverted signal xRST when the inverted signal line 244 is wired adjacent to the reset signal line 241.
  • the transfer signal line 242, the drive signal line 243, the reset signal line 241 and the inverting signal line 244 are wired in the horizontal direction in the predetermined wiring layer.
  • the reset signal line 241 and the inverting signal line 244 are wired adjacent to each other. If there is a coupling capacitance 228 between the reset signal line 241 and the inverting signal line 244, the pulses move in opposite directions at the same timing in those signal lines, so that capacitance looks large.
  • the rise time and fall time of the reset signal become long, and the frame rate may decrease.
  • the frame rate may decrease.
  • FIG. 11 is a diagram showing a wiring example when the inverted signal line 244 is wired not adjacent to the reset signal line 241 and the waveforms of the reset signal and the inverted signal.
  • a is a plan view of a wiring layer when the reset signal line 241 and the inverting signal line 244 are wired without being adjacent to each other.
  • FIG. B in the figure is a diagram showing waveforms of the reset signal RST and the inverted signal xRST when the reset signal line 241 and the inverted signal line 244 are wired not adjacent to each other.
  • the transfer signal line 242 and the drive signal line 243 are connected.
  • the physical distance between them becomes longer.
  • the coupling capacity 228 is smaller than that in the case of wiring adjacent to each other.
  • the transfer signal TX and the drive signal OFG are not supplied as described later. Therefore, the potentials of the transfer signal line 242 and the drive signal line 243 become fixed potentials, and these signal lines function as a shield. Therefore, as illustrated in b in the figure, the rise time and the fall time of the reset signal can be shortened as compared with the case of wiring adjacent to each other.
  • FIG. 12 is a timing chart showing an example of a pixel driving method according to the first embodiment of the present technology.
  • the pixel drive circuit 260 supplies the reset signal RST to the timings T1 and T4 over a predetermined pulse period in synchronization with the vertical synchronization signal.
  • the period from timing T1 to T4 corresponds to the 1V period, which is the period of the vertical synchronization signal.
  • the pixel drive circuit 260 inverts the reset signal RST and supplies it as an inverted signal xRST.
  • the ADC 310 AD-converts the P phase between timings T1 and T2.
  • the pixel drive circuit 260 supplies the transfer signal TX at the timing T2.
  • the ADC 310 AD-converts the D phase.
  • the pixel drive circuit 260 supplies the drive signal OFG. After the timing T4, the same control is performed.
  • the transfer signal TX and the drive signal OFG are not supplied during the period during which the reset signal RST and the inverting signal xRST are supplied (such as between the timing T1 and the lapse of the pulse period). Therefore, as described above, the potentials of the transfer signal line 242 and the drive signal line 243 become fixed potentials, and these signal lines function as shields.
  • FIG. 13 is a diagram showing an example of fluctuations between the reset signal and the inversion signal and the potential of the floating diffusion layer in the first embodiment of the present technology.
  • the reset signal RST rises at timing T1 and falls at timing T11 after the lapse of the pulse period.
  • the inverting signal xRST falls immediately after the timing T1 and rises immediately after the timing T11.
  • the potential V FD of the floating diffusion layer 222 is reduced at the timing T11 to the reset transistor 221 is turned off.
  • the alternate long and short dash line in the figure shows the potential fluctuation of the comparative example in which the inverted signal line 244 is not wired.
  • the solid line in the figure shows the potential fluctuation when the inverted signal line 244 is wired.
  • the amount of fluctuation dV2 of the potential when the inverted signal line 244 is wired is smaller than the amount of fluctuation dV1 of the comparative example in which the inverted signal line 244 is not wired. That is, the wiring of the inverted signal line 244 reduces reset feedthrough. As a result, the dynamic range can be expanded.
  • FIG. 14 is a flowchart showing an example of the operation of the solid-state image sensor according to the first embodiment of the present technology. This operation is started, for example, when a predetermined application for capturing image data is executed.
  • the pixel drive circuit 260 supplies a drive signal including a reset signal RST and an inversion signal xRST (step S901). Further, the ADC 310 converts the P phase (step S902) and the D phase (step S903).
  • the signal processing circuit 256 executes signal processing such as CDS processing and generates image data (step S904). After step S904, the solid-state image sensor 200 ends the operation for capturing image data.
  • steps S901 to S904 are repeatedly executed in synchronization with the vertical synchronization signal.
  • the pixel drive circuit 260 supplies the inverting signal xRST to the inverting signal line 244, the reset feedthrough is reduced as illustrated in Equation 2. Can be done. As a result, the dynamic range can be expanded.
  • the inverted signal line 244 that generates a capacitance 227 is wired between the floating diffusion layer 222 and the floating diffusion layer 222, but by adding the capacitance 227, the conversion efficiency when converting the electric charge into a voltage Will decrease.
  • the equation 2 it can not be sufficiently boosted potential V FD of the floating diffusion layer 222.
  • the solid-state image sensor 200 of the second embodiment is different from the first embodiment in that the amplitude of the inverted signal xRST is increased.
  • FIG. 15 is a block diagram showing a configuration example of the pixel drive circuit 260 according to the second embodiment of the present technology.
  • the pixel drive circuit 260 of the second embodiment further includes a driver 266, an internal reference voltage generation circuit 410, a drive pulse generation circuit 420, a negative voltage generation circuit 430, and an output side capacitance 267. Different from the form.
  • the internal reference voltage generation circuit 410 the drive pulse generation circuit 420, the negative voltage generation circuit 430, and the output side capacitance 267 can be arranged outside the pixel drive circuit 260.
  • the internal reference voltage generation circuit 410 generates a predetermined reference voltage using a voltage from a BGR (Band Gap Reference) circuit or the like, and supplies it to the negative voltage generation circuit 430.
  • BGR Band Gap Reference
  • the drive pulse generation circuit 420 generates a clock signal for operating the negative voltage generation circuit 430 according to the control of the control circuit 255, and supplies the clock signal to the negative voltage generation circuit 430.
  • the negative voltage generation circuit 430 generates a negative voltage lower than the reference potential.
  • the negative voltage generation circuit 430 supplies the negative voltage VCP to the reference terminal of the driver 266.
  • the output side capacitance 267 is inserted between the output node of the negative voltage generation circuit 430 and the node of the reference potential.
  • the driver 266 converts the low level of the inverting signal xRST from the inverter 265 into a negative voltage VCP and outputs it to the pixel circuit 220.
  • FIG. 16 is a circuit diagram showing a configuration example of the negative voltage generation circuit 430 according to the second embodiment of the present technology.
  • the negative voltage generation circuit 430 includes a power supply circuit 431, inverters 432 to 434, an operational amplifier 435, a resistance switching circuit 450, nMOS transistors 436, 439 and 440, an input side capacitance 438, and a pMOS transistor 437. ..
  • the power supply circuit 431 uses the reference signal VS1 from the internal reference voltage generation circuit 410 to generate power and supplies it to the inverters 432 and 433.
  • the inverter 432 inverts the clock signal CLK3 from the drive pulse generation circuit 420 and supplies it to the gate of the nMOS transistor 440.
  • the inverter 433 inverts the clock signal CLK2 from the drive pulse generation circuit 420 and supplies it to the gate of the nMOS transistor 439.
  • the inverter 434 inverts the clock signal CLK1 from the drive pulse generation circuit 420 and supplies it to the gates of the nMOS transistor 436 and the pMOS transistor 437.
  • the resistance switching circuit 450 includes a plurality of resistors 451 and a selector 452.
  • the plurality of resistors 451 are connected in series between the signal line that transmits the reference signal VS1 and the signal line that transmits the negative voltage VCP. Further, each of the connection nodes of these resistors 451 is connected to the input terminal of the selector 452.
  • the selector 452 connects any of a plurality of connection nodes to the input terminal of the operational amplifier 435 according to the set value.
  • the set value indicating the connection destination of the selector 452 is held in a register (not shown) or the like.
  • the user or an external circuit can switch the connection destination of the selector 452 by changing the set value.
  • the feedback signal FB from the selector 452 is input to one of the input terminals of the operational amplifier 435, and the reference signal VS2 from the internal reference voltage generation circuit 410 is input to the other.
  • the operational amplifier 435 amplifies the difference between these signals and outputs it as an input voltage Vin.
  • the nMOS transistor 436 and the pMOS transistor 437 are connected in series between the output terminal of the operational amplifier 435 and the power supply voltage Vdd_cp.
  • the nMOS transistors 439 and 440 are connected in series between the reference potential and the output node of the negative voltage generation circuit 430. Further, the input side capacitance 438 is inserted between the connection node 441 of the nMOS transistor 436 and the pMOS transistor 437 and the connection node 442 of the nMOS transistors 439 and 440.
  • the clock signals CLK1, CLK2, and CLK3 shift the nMOS transistor 436 and the nMOS transistor 439 to the off state for a certain period of time, while the pMOS transistor 437 and the nMOS transistor 440 shift to the on state. Then, these four transistors shift to the off state. Subsequently, the nMOS transistor 436 and the nMOS transistor 439 shift to the on state, while the pMOS transistor 437 and the nMOS transistor 440 shift to the on state.
  • this operation is repeatedly executed.
  • the circuit including the four transistors, the input side capacitance 438, and the output side capacitance 267 functions as a charge pump circuit.
  • the input voltage Vin to this charge pump circuit can be controlled by the set value of the resistance switching circuit 450. Thereby, the value of the negative voltage VCP can be changed.
  • the input voltage Vin is variable, it can also be a fixed value.
  • the selector 452 becomes unnecessary.
  • FIG. 17 is a diagram for explaining a control method of the charge pump circuit in the second embodiment of the present technology.
  • a is a timing chart showing an example of the waveform of the potential Vc of the connection node 441 of the nMOS transistor 436 and the pMOS transistor 437.
  • FIG. B in the figure is a diagram showing an example of the state of the charge pump circuit during the period when the potential Vc is at a high level.
  • FIG. C in the figure is a diagram showing an example of the state of the charge pump circuit when the potential Vc drops.
  • d is a diagram showing an example of the state of the charge pump circuit during the period when the potential Vc is at a low level.
  • the nMOS transistors 439 and 440 are represented by the graphic symbols of the switch.
  • the potential Vc of the connection node 441 becomes the power supply voltage Vdd_cp within the period from timing T1 to T2, and becomes the input voltage Vin within the period from timing T2 to T3. After the timing T3, this potential fluctuation is repeated.
  • the nMOS transistor 439 is turned off and the nMOS transistor 440 is turned on within the period from timing T1 to T2.
  • the potential of the connection node 441 becomes 0 volt (V)
  • a current flows due to the potential difference between the connection nodes 441 and 442, and an electric charge is stored in the input side capacitance 438.
  • the nMOS transistors 439 and 440 are turned off at the timing T2. As a result, the electric charge of the input side capacitance 438 becomes a floating state.
  • the nMOS transistor 439 is turned on and the nMOS transistor 440 is turned off within the period from timing T2 to T3.
  • the potential of the connection node 442 becomes the negative voltage VCP of Vin-Vdd_cp, and the output side capacitance 267 is charged by this negative voltage VCP.
  • a desired voltage value can be obtained by repeating the pumping operation illustrated in the figure.
  • FIG. 18 is a diagram showing an example of fluctuations between the reset signal and the inversion signal and the potential of the floating diffusion layer in the second embodiment of the present technology.
  • the amplitude of the reset signal RST is ⁇ Vr
  • the amplitude ⁇ Vx of the inverting signal xRST is adjusted to be larger than ⁇ Vr by controlling the negative voltage VCP.
  • dV2 ⁇ Vr ⁇ C RST / (C FD + C RST + C XRST ) - ⁇ Vx ⁇ C XRST / (C FD + C RST + C XRST) ⁇ Formula 3
  • ⁇ Vx is made larger than ⁇ Vr
  • dV2 can be made smaller and reset feedthrough can be further reduced as compared with the first embodiment in which ⁇ Vx and ⁇ Vr are made the same from Equation 3.
  • the pixel drive circuit 260 makes the amplitude ⁇ Vx of the inverting signal xRST larger than the amplitude of the reset signal RST, so that the reset feedthrough can be further reduced. can.
  • the ADC 310 is arranged for each pixel, but in this configuration, the circuit scale is larger than that of the column ADC method.
  • the solid-state image sensor of the third embodiment is different from the first embodiment in that the ADC is arranged for each column.
  • FIG. 19 is a block diagram showing a configuration example of the solid-state image sensor 500 according to the third embodiment of the present technology.
  • the solid-state image sensor 500 includes a vertical scanning circuit 511, a pixel array unit 512, a timing control circuit 513, a DAC 514, a load MOS circuit block 550, and a column signal processing circuit 560. These circuits are distributed and arranged on the light receiving chip 201 and the circuit chip 202.
  • the pixel array unit 512 is arranged on the light receiving chip 201, and the other circuits are arranged on the circuit chip 202.
  • a plurality of pixel circuits 520 are arranged in a two-dimensional grid pattern in the pixel array unit 512.
  • the vertical scanning circuit 511 drives the rows of the pixel array unit 512 in order to output an analog pixel signal.
  • DAC514 generates a reference signal by DA conversion.
  • the timing control circuit 513 controls the operation timings of the DAC 514, the vertical scanning circuit 511, and the column signal processing circuit 560 in synchronization with the vertical synchronization signal VSYNC.
  • the column signal processing circuit 560 performs signal processing such as AD conversion processing and CDS processing on the pixel signal for each column.
  • FIG. 20 is a circuit diagram showing a configuration example of the pixel circuit 520 according to the third embodiment of the present technology.
  • the pixel circuit 520 includes a photoelectric conversion element 521, a transfer transistor 522, a floating diffusion layer 523, a reset transistor 524, an amplification transistor 525, and a selection transistor 526. Further, the pixel circuit 520 is wired with an inverted signal line 544 coupled to the floating diffusion layer 523 via a capacitance 546.
  • the configurations of the photoelectric conversion element 521, the transfer transistor 522, the floating diffusion layer 523, and the reset transistor 524 are the same as those of the element having the same name in the first embodiment.
  • the amplification transistor 525 amplifies the potential of the floating diffusion layer 523.
  • the selection transistor 526 supplies the amplified signal as a pixel signal to the column signal processing circuit 560 via the vertical signal line 529 according to the selection signal SEL from the vertical scanning circuit 511.
  • a load MOS circuit 551 is arranged for each row.
  • the vertical scanning circuit 511 supplies the inverted signal xRST to the inverted signal line 544. Thereby, as in the first embodiment, the reset feedthrough due to the parasitic capacitance 547 of the reset transistor 524 can be reduced.
  • FIG. 21 is a block diagram showing a configuration example of the column signal processing circuit 560 according to the third embodiment of the present technology.
  • the column signal processing circuit 560 includes a plurality of ADCs 561.
  • the ADC 561 is provided for each column. By arranging the ADC 561 for each column in this way, the circuit scale can be reduced as compared with the case where the ADC is arranged for each pixel.
  • the ADC 561 performs AD conversion on the pixel signals of the corresponding columns.
  • the ADC 561 includes a comparator 562 and a counter 563.
  • the comparator 562 compares the pixel signal with the reference signal REF.
  • the comparator 562 supplies the comparison result CMP to the counter 563.
  • the counter 563 counts the count value over a period until the comparison result CMP is reversed.
  • the counter 563 outputs a digital signal indicating the count value to the storage unit 120.
  • the counter 563 can further perform the CDS processing by down-counting at the time of P-phase conversion and up-counting at the time of D-phase conversion.
  • the single slope type ADC 310 is arranged for each column, it is also possible to arrange an ADC other than the single slope type such as SARADC (Successive Approximation Register Analog to Digital Converter).
  • SARADC Successessive Approximation Register Analog to Digital Converter
  • the circuit scale can be reduced as compared with the case where the ADC is arranged for each pixel.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on a moving body of any kind such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility, an airplane, a drone, a ship, and a robot. You may.
  • FIG. 22 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technique according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via the communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (interface) 12053 are shown as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 provides a driving force generator for generating the driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism for adjusting and a braking device for generating a braking force of a vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, blinkers or fog lamps.
  • the body system control unit 12020 may be input with radio waves transmitted from a portable device that substitutes for the key or signals of various switches.
  • the body system control unit 12020 receives inputs of these radio waves or signals and controls a vehicle door lock device, a power window device, a lamp, and the like.
  • the vehicle outside information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the imaging unit 12031 is connected to the vehicle exterior information detection unit 12030.
  • the vehicle outside information detection unit 12030 causes the image pickup unit 12031 to capture an image of the outside of the vehicle and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as a person, a vehicle, an obstacle, a sign, or a character on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of the light received.
  • the image pickup unit 12031 can output an electric signal as an image or can output it as distance measurement information. Further, the light received by the imaging unit 12031 may be visible light or invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects the in-vehicle information.
  • a driver state detection unit 12041 that detects the driver's state is connected to the in-vehicle information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing.
  • the microcomputer 12051 calculates the control target value of the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and the drive system control unit.
  • a control command can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions including vehicle collision avoidance or impact mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, and the like. It is possible to perform cooperative control for the purpose of.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform coordinated control for the purpose of automatic driving, etc., which runs autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the vehicle exterior information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the external information detection unit 12030, and performs coordinated control for the purpose of anti-glare such as switching the high beam to the low beam. It can be carried out.
  • the audio / image output unit 12052 transmits an output signal of at least one of audio and an image to an output device capable of visually or audibly notifying the passenger of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an onboard display and a heads-up display.
  • FIG. 23 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, 12105.
  • the imaging units 12101, 12102, 12103, 12104, 12105 are provided at positions such as the front nose, side mirrors, rear bumpers, back doors, and the upper part of the windshield in the vehicle interior of the vehicle 12100, for example.
  • the image pickup unit 12101 provided on the front nose and the image pickup section 12105 provided on the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided in the side mirrors mainly acquire images of the side of the vehicle 12100.
  • the imaging unit 12104 provided on the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100.
  • the imaging unit 12105 provided on the upper part of the windshield in the vehicle interior is mainly used for detecting a preceding vehicle, a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 23 shows an example of the photographing range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging range of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • the imaging range 12114 indicates the imaging range of the imaging units 12102 and 12103.
  • the imaging range of the imaging unit 12104 provided on the rear bumper or the back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 as viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the image pickup units 12101 to 12104 may be a stereo camera composed of a plurality of image pickup elements, or may be an image pickup element having pixels for phase difference detection.
  • the microcomputer 12051 has a distance to each three-dimensional object within the imaging range 12111 to 12114 based on the distance information obtained from the imaging units 12101 to 12104, and a temporal change of this distance (relative velocity with respect to the vehicle 12100). By obtaining can. Further, the microcomputer 12051 can set an inter-vehicle distance to be secured in front of the preceding vehicle in advance, and can perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform coordinated control for the purpose of automatic driving or the like in which the vehicle travels autonomously without depending on the operation of the driver.
  • automatic brake control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 converts three-dimensional object data related to a three-dimensional object into two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, electric poles, and other three-dimensional objects based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that can be seen by the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the microphone 12061 or the display unit 12062 is used. By outputting an alarm to the driver and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging units 12101 to 12104.
  • pedestrian recognition includes, for example, a procedure for extracting feature points in an image captured by an imaging unit 12101 to 12104 as an infrared camera, and pattern matching processing for a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian. It is done by the procedure to determine.
  • the audio image output unit 12052 When the microcomputer 12051 determines that a pedestrian is present in the captured images of the imaging units 12101 to 12104 and recognizes the pedestrian, the audio image output unit 12052 outputs a square contour line for emphasizing the recognized pedestrian.
  • the display unit 12062 is controlled so as to superimpose and display. Further, the audio image output unit 12052 may control the display unit 12062 so as to display an icon or the like indicating a pedestrian at a desired position.
  • the above is an example of a vehicle control system to which the technology according to the present disclosure can be applied.
  • the technique according to the present disclosure can be applied to, for example, the imaging unit 12031 among the configurations described above.
  • the imaging device 100 of FIG. 1 can be applied to the imaging unit 12031.
  • the dynamic range can be expanded and a photographed image that is easier to see can be obtained, so that driver fatigue can be reduced.
  • the present technology can have the following configurations.
  • a floating diffusion layer coupled to a predetermined inverted signal line via a capacitance,
  • a reset transistor that shifts to the on state according to a predetermined reset signal and initializes the potential of the floating diffusion layer
  • a solid-state image sensor including a drive circuit that supplies an inverted signal obtained by inverting the reset signal to the inverted signal line.
  • the drive circuit includes an inverter that inverts the reset signal and supplies the reset signal as the inverted signal.
  • the drive circuit makes the amplitude of the inversion signal larger than the amplitude of the reset signal.
  • the floating diffusion layer and the reset transistor are arranged on a predetermined light receiving chip, and the floating diffusion layer and the reset transistor are arranged on a predetermined light receiving chip.
  • the inverted signal line is wired adjacent to the reset signal line that transmits the reset signal.
  • a predetermined signal line is wired between the inverted signal line and the reset signal line for transmitting the reset signal.

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Abstract

浮遊拡散層を初期化するリセットトランジスタを設けた固体撮像素子において、ダイナミックレンジを拡大する。　固体撮像素子は、浮遊拡散層、リセットトランジスタ、および、駆動回路を具備する。この固体撮像素子において、浮遊拡散層は、容量を介して所定の反転信号線に結合される。また、リセットトランジスタは、所定のリセット信号に従ってオン状態に移行して浮遊拡散層の電位を初期化する。駆動回路は、リセット信号を反転した反転信号を反転信号線に供給する。

Description

固体撮像素子、撮像装置、および、固体撮像素子の制御方法
　本技術は、固体撮像素子に関する。詳しくは、光電変換素子から浮遊拡散層へ電荷を転送する固体撮像素子、撮像装置、および、固体撮像素子の制御方法に関する。
　従来より、光電変換素子から浮遊拡散層へ信号電荷を転送し、その電荷量に応じた画素信号をＡＤＣ（Analog to Digital Converter）により読み出す固体撮像素子が撮像装置などにおいて用いられている。例えば、浮遊拡散層を初期化するリセットトランジスタと、その浮遊拡散層へ信号電荷を転送する転送トランジスタと、ＡＤＣとを画素ごとに配置した固体撮像素子が提案されている（例えば、特許文献１参照。）。
特開２０１８－１４８５２８号公報
　上述の従来技術では、画素ごとにＡＤＣを配置することにより、読出し速度の向上を図っている。しかしながら、上述の固体撮像素子では、リセットトランジスタがオン状態からオフ状態に遷移する際に、そのリセットトランジスタのゲート－ソース間の寄生容量に起因して浮遊拡散層の電位が変動することがある。この現象は、リセットフィードスルーと呼ばれる。そして、そのリセットフィードスルーにおける電位変動量が大きいほど、画像データのダイナミックレンジが狭くなるという問題がある。
　本技術はこのような状況に鑑みて生み出されたものであり、浮遊拡散層を初期化するリセットトランジスタを設けた固体撮像素子において、ダイナミックレンジを拡大することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、容量を介して所定の反転信号線に結合される浮遊拡散層と、所定のリセット信号に従ってオン状態に移行して上記浮遊拡散層の電位を初期化するリセットトランジスタと、上記リセット信号を反転した反転信号を上記反転信号線に供給する駆動回路とを具備する固体撮像素子、および、その制御方法である。これにより、リセットフィードスルーが低減するという作用をもたらす。
　また、この第１の側面において、上記駆動回路は、上記リセット信号を反転して上記反転信号として供給するインバータを備えてもよい。これにより、反転信号によってリセットフィードスルーが低減するという作用をもたらす。
　また、この第１の側面において、上記駆動回路は、上記反転信号の振幅を上記リセット信号の振幅よりも大きくしてもよい。これにより、リセットフィードスルーがさらに低減するという作用をもたらす。
　また、この第１の側面において、上記駆動回路は、チャージポンプ回路を用いて上記振幅を制御してもよい。これにより、所望の値に振幅が制御されるという作用をもたらす。
　また、この第１の側面において、上記浮遊拡散層の電位に応じたアナログ信号をデジタル信号に変換するアナログデジタル変換部をさらに具備することもできる。これにより、デジタル信号を配列した画像データが生成されるという作用をもたらす。
　また、この第１の側面において、上記アナログデジタル変換部は、複数の画素のそれぞれに配置されてもよい。これにより、読出し速度が速くなるという作用をもたらす。
　また、この第１の側面において、上記アナログデジタル変換部は、複数のカラムのそれぞれに対応付けて配置され、上記複数のカラムのそれぞれには、所定数の画素が所定方向に配列されてもよい。これにより、回路規模が削減されるという作用をもたらす。
　また、この第１の側面において、上記浮遊拡散層および上記リセットトランジスタは、所定の受光チップに配置され、上記駆動回路は、所定の回路チップに配置されてもよい。これにより、積層構造によって画素の微細化や高機能化が容易になるという作用をもたらす。
　また、この第１の側面において、上記反転信号線は、上記リセット信号を伝送するリセット信号線に隣接して配線されてもよい。これにより、カップリング容量が大きくなるという作用をもたらす。
　また、この第１の側面において、上記反転信号線と上記リセット信号を伝送するリセット信号線との間に所定の信号線が配線されてもよい。これにより、カップリング容量が小さくなるという作用をもたらす。
　また、本技術の第２の側面は、容量を介して所定の反転信号線に結合される浮遊拡散層と、所定のリセット信号に従ってオン状態に移行して上記浮遊拡散層の電位を初期化するリセットトランジスタと、上記リセット信号を反転した反転信号を上記反転信号線に供給する駆動回路と、上記浮遊拡散層の電位に応じた信号を処理する信号処理部とを具備する撮像装置である。これにより、リセットフィードスルーが低減し、ダイナミックレンジが広くなるという作用をもたらす。
本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の積層構造の一例を示す図である。 本技術の第１の実施の形態における受光チップの一構成例を示すブロック図である。 本技術の第１の実施の形態における回路チップの一構成例を示すブロック図である。 本技術の第１の実施の形態における画素ＡＤ（Analog to Digital）変換部の一構成例を示す図である。 本技術の第１の実施の形態におけるＡＤＣ（Analog to Digital Converter）の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素回路、差動入力回路、電圧変換回路および正帰還回路の一構成例を示す回路図である。 本技術の第１の実施の形態におけるＦＤ（Floating Diffusion）共有ブロック、差動入力回路、電圧変換回路および正帰還回路の一構成例を示す回路図である。 本技術の第１の実施の形態における画素駆動回路の一構成例を示すブロック図である。 本技術の第１の実施の形態における信号線の配線例とリセット信号および反転信号の波形とを示す図である。 本技術の第１の実施の形態における反転信号線をリセット信号線と隣接せずに配線する際の配線例とリセット信号および反転信号の波形とを示す図である。 本技術の第１の実施の形態における画素の駆動方法の一例を示すタイミングチャートである。 本技術の第１の実施の形態におけるリセット信号および反転信号と浮遊拡散層の電位との変動の一例を示す図である。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。 本技術の第２の実施の形態における画素駆動回路の一構成例を示すブロック図である。 本技術の第２の実施の形態における負電圧生成回路の一構成例を示す回路図である。 本技術の第２の実施の形態におけるチャージポンプ回路の制御方法を説明するための図である。 本技術の第２の実施の形態におけるリセット信号および反転信号と浮遊拡散層の電位との変動の一例を示す図である。 本技術の第３の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第３の実施の形態における画素回路の一構成例を示す回路図である。 本技術の第３の実施の形態におけるカラム信号処理部の一構成例を示すブロック図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（反転信号線を配線し、反転信号を供給する例）
　２．第２の実施の形態（反転信号線を配線し、振幅を調整した反転信号を供給する例）
　３．第３の実施の形態（カラムＡＤＣ方式において反転信号線を配線し、反転信号を供給する例）
　４．移動体への応用例
　＜１．第１の実施の形態＞
　［撮像装置の構成例］
　図１は、本技術の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像する装置であり、光学部１１０、固体撮像素子２００、記憶部１２０、制御部１３０および通信部１４０を備える。
　光学部１１０は、入射光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、画像データを撮像するものである。この固体撮像素子２００は、画像データを記憶部１２０に信号線２０９を介して供給する。
　記憶部１２０は、画像データを記憶するものである。制御部１３０は、固体撮像素子２００を制御して画像データを撮像させるものである。この制御部１３０は、例えば、信号線２０８を介して、撮像タイミングを示す垂直同期信号ＶＳＹＮＣを固体撮像素子２００に供給する。
　通信部１４０は、画像データを記憶部１２０から読み出して外部に送信するものである。
　［固体撮像素子の構成例］
　図２は、本技術の第１の実施の形態における固体撮像素子２００の積層構造の一例を示す図である。この固体撮像素子２００は、回路チップ２０２と、その回路チップ２０２に積層された受光チップ２０１とを備える。これらのチップは、ビアなどの接続部を介して電気的に接続される。なお、ビアの他、Ｃｕ－Ｃｕ接合やバンプにより接続することもできる。
　図３は、本技術の第１の実施の形態における受光チップ２０１の一構成例を示すブロック図である。受光チップ２０１には、画素アレイ部２１０および周辺回路２１２が設けられる。
　画素アレイ部２１０には、複数の画素回路２２０が二次元格子状に配列される。また、画素アレイ部２１０は、複数の画素ブロック２１１に分割される。これらの画素ブロック２１１のそれぞれには、例えば、４行×２列の画素回路２２０が配列される。
　周辺回路２１２には、例えば、ＤＣ（Direct Current：直流）電圧を供給する回路などが配置される。
　図４は、本技術の第１の実施の形態における回路チップ２０２の一構成例を示すブロック図である。この回路チップ２０２には、ＤＡＣ（Digital to Analog Converter）２５１、画素駆動回路２６０、時刻コード生成部２５２、画素ＡＤ変換部２５３および垂直走査回路２５４が配置される。さらに回路チップ２０２には、制御回路２５５、信号処理回路２５６、画像処理回路２５７、出力回路２５８が配置される。
　ＤＡＣ２５１は、所定のＡＤ変換期間内に亘って参照信号をＤＡ（Digital to Analog）変換により生成するものである。例えば、のこぎり刃状のランプ信号が参照信号として用いられる。ＤＡＣ２５１は、参照信号を画素ＡＤ変換部２５３に供給する。
　時刻コード生成部２５２は、ＡＤ変換期間内の時刻を示す時刻コードを生成するものである。時刻コード生成部２５２は、例えば、カウンタにより実現される。カウンタとして、例えば、グレイコードカウンタが用いられる。時刻コード生成部２５２は、時刻コードを画素ＡＤ変換部２５３へ供給する。
　画素駆動回路２６０は、画素回路２２０のそれぞれを駆動してアナログの画素信号を生成させるものである。なお、画素駆動回路２６０は、特許請求の範囲に記載の駆動回路の一例である。
　画素ＡＤ変換部２５３は、画素回路２２０のそれぞれのアナログ信号（すなわち、画素信号）をデジタル信号に変換するＡＤ変換を行うものである。この画素ＡＤ変換部２５３は、複数のクラスタ３００により分割される。クラスタ３００は、画素ブロック２１１ごとに設けられ、対応する画素ブロック２１１内のアナログ信号をデジタル信号に変換する。
　画素ＡＤ変換部２５３は、ＡＤ変換によりデジタル信号を配列した画像データをフレームとして生成し、信号処理回路２５６に供給する。
　垂直走査回路２５４は、画素ＡＤ変換部２５３を駆動してＡＤ変換を実行させるものである。
　信号処理回路２５６は、フレームに対して所定の信号処理を行うものである。信号処理として、ＣＤＳ（Correlated Double Sampling）処理を含む各種の処理が実行される。この信号処理回路２５６は、処理後のフレームを画像処理回路２５７に供給する。
　画像処理回路２５７は、信号処理回路２５６からのフレームに対して、所定の画像処理を実行するものである。画像処理として、画像認識処理、黒レベル補正処理、画像補正処理やデモザイク処理などが実行される。この画像処理回路２５７は、処理後のフレームを出力回路２５８に供給する。
　出力回路２５８は、画像処理後のフレームを外部に出力するものである。
　制御回路２５５は、ＤＡＣ２５１、画素駆動回路２６０、垂直走査回路２５４、信号処理回路２５６、画像処理回路２５７および出力回路２５８のそれぞれの動作タイミングを垂直同期信号ＶＳＹＮＣに同期して制御するものである。
　［画素ＡＤ変換部の構成例］
　図５は、本技術の第１の実施の形態における画素ＡＤ変換部２５３の一構成例を示す図である。この画素ＡＤ変換部２５３には、複数のＡＤＣ３１０が二次元格子状に配列される。ＡＤＣ３１０は、画素回路２２０ごとに配置される。画素回路２２０の行数および列数がＮ行（Ｎは、整数）およびＭ列（Ｍは、整数）である場合、Ｎ×Ｍ個のＡＤＣ３１０が配置される。
　クラスタ３００のそれぞれには、画素ブロック２１１内の画素回路２２０の個数と同じ個数のＡＤＣ３１０が配置される。画素ブロック２１１内に４行×２列の画素回路２２０が配列される場合、クラスタ３００内にも４行×２列のＡＤＣ３１０が配列される。
　ＡＤＣ３１０は、対応する画素回路２２０により生成されたアナログの画素信号に対してＡＤ変換を行うものである。このＡＤＣ３１０は、ＡＤ変換において、画素信号と参照信号とを比較し、その比較結果が反転したときの時刻コードを保持する。そして、ＡＤＣ３１０は、保持した時刻コードをＡＤ変換後のデジタル信号として出力する。
　また、クラスタ３００の列ごとにリピータ部３６０が配置される。クラスタ３００の列数がＭ／２である場合、Ｍ／２個のリピータ部３６０が配置される。リピータ部３６０は、時刻コードを転送するものである。リピータ部３６０は、時刻コード生成部２５２からＡＤＣ３１０へ時刻コードを転送する。また、リピータ部３６０は、ＡＤＣ３１０から信号処理回路２５６へデジタル信号を転送する。このデジタル信号の転送は、デジタル信号の「読出し」とも呼ばれる。
　また、同図において、かっこ内の数字は、ＡＤＣ３１０のデジタル信号の読出し順序の一例を示す。例えば、１行目の奇数列のデジタル信号が１番目に読み出され、１行目の偶数列のデジタル信号が２番目に読み出される。２行目の奇数列のデジタル信号が３番目に読み出され、２行目の偶数列のデジタル信号が４番目に読み出される。以下、同様に、各行の奇数列、偶数列のデジタル信号が順に読み出される。
　なお、画素回路２２０ごとに、ＡＤＣ３１０を配置しているが、この構成に限定されない。複数の画素回路２２０が１つのＡＤＣ３１０を共有する構成であってもよい。
　［ＡＤＣの構成例］
　図６は、本技術の第１の実施の形態におけるＡＤＣ３１０の一構成例を示すブロック図である。このＡＤＣ３１０は、差動入力回路３２０と、電圧変換回路３３０と、正帰還回路３４０と、データ記憶部３５０とを備える。
　また、画素回路２２０と差動入力回路３２０の一部とは、受光チップ２０１に配置され、差動入力回路３２０の残りと、その後段の回路とは、回路チップ２０２に配置される。
　差動入力回路３２０は、画素回路２２０からの画素信号と、ＤＡＣ２５１からの参照信号とを比較するものである。この差動入力回路３２０は、比較結果を示す比較結果信号を電圧変換回路３３０に供給する。
　電圧変換回路３３０は、差動入力回路３２０からの比較結果信号の電圧を変換して、正帰還回路３４０へ供給するものである。
　正帰還回路３４０は、出力の一部を入力（比較結果信号）に加算し、出力信号ＶＣＯとしてデータ記憶部３５０に供給するものである。
　データ記憶部３５０は、比較結果が反転したタイミングにおいて時刻コードを画素データとして保持するものである。そして、データ記憶部３５０は、保持した時刻コードを画素データとしてリピータ部３６０を介して信号処理回路２５６に出力する。これにより、アナログの画素信号は、デジタルの画素データに変換される。
　図７は、本技術の第１の実施の形態における画素回路２２０、差動入力回路３２０、電圧変換回路３３０および正帰還回路３４０の一構成例を示す回路図である。
　画素回路２２０は、リセットトランジスタ２２１、浮遊拡散層２２２、転送トランジスタ２２３、光電変換素子２２４および排出トランジスタ２２５を備える。リセットトランジスタ２２１、転送トランジスタ２２３および排出トランジスタ２２５として、例えば、Ｎ型のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタが用いられる。
　また、配線層において、浮遊拡散層２２２とオーバーラップして反転信号線２４４が配線される。この配線により、反転信号線２４４は、浮遊拡散層２２２と容量２２７を介して結合される。また、画素駆動回路２６０は、リセット信号ＲＳＴを反転した反転信号ｘＲＳＴを反転信号線２４４に供給する。
　光電変換素子２２４は、光電変換により電荷を生成するものである。排出トランジスタ２２５は、画素駆動回路２６０からの駆動信号ＯＦＧに従って露光開始時に光電変換素子２２４に蓄積された電荷を排出させるものである。駆動信号ＯＦＧは、駆動信号線２４３を介して供給される。
　転送トランジスタ２２３は、画素駆動回路２６０からの転送信号ＴＸに従って、露光終了時に光電変換素子２２４から浮遊拡散層２２２へ電荷を転送するものである。転送信号ＴＸは、転送信号線２４２を介して供給される。
　浮遊拡散層２２２は、転送された電荷を蓄積し、蓄積した電荷量に応じた電位ＶＦＤを生成するものである。
　リセットトランジスタ２２１は、浮遊拡散層２２２からのリセット信号ＲＳＴに従って、オン状態に移行して浮遊拡散層２２２の電位ＶＦＤを初期化するものである。リセット信号ＲＳＴは、リセット信号線２４１を介して供給される。
　差動入力回路３２０は、ｐＭＯＳ(positive channel MOS)トランジスタ３２１、３２４および３２６と、ｎＭＯＳ(negative channel MOS)トランジスタ３２２、３２３および３２５とを備える。
　ｎＭＯＳトランジスタ３２２および３２５は、差動対を構成し、これらのトランジスタのソースは、ｎＭＯＳトランジスタ３２３のドレインに共通に接続される。また、ｎＭＯＳトランジスタ３２２のドレインは、ｐＭＯＳトランジスタ３２１のドレインとｐＭＯＳトランジスタ３２１および３２４のゲートとに接続される。ｎＭＯＳトランジスタ３２５のドレインは、ｐＭＯＳトランジスタ３２４のドレインとｐＭＯＳトランジスタ３２６のゲートとリセットトランジスタ２２１のドレインとに接続される。また、ｎＭＯＳトランジスタ３２２のゲートには、ＤＡＣ２５１からの参照信号ＲＥＦが入力される。
　ｎＭＯＳトランジスタ３２３のゲートには、所定のバイアス電圧Ｖｂが印加され、ｎＭＯＳトランジスタ３２３のソースには、所定の基準電位ＶＳＳが印加される。ｎＭＯＳトランジスタ３２５のゲートは、リセットトランジスタ２２１および浮遊拡散層２２２および転送トランジスタ２２３に接続される。
　ｐＭＯＳトランジスタ３２１、３２４および３２６は、カレントミラー回路を構成する。ｐＭＯＳトランジスタ３２１、３２４および３２６のソースには、電源電圧ＶＤＤＨが印加される。この電源電圧ＶＤＤＨは、電源電圧ＶＤＤＬよりも高い。また、ｐＭＯＳトランジスタ３２６のドレインは、電圧変換回路３３０に接続される。
　また、画素回路２２０と、ｎＭＯＳトランジスタ３２２、３２３および３２５とは、受光チップ２０１に配置され、それら以外の回路は、回路チップ２０２に配置される。
　電圧変換回路３３０は、ｎＭＯＳトランジスタ３３１を備える。このｎＭＯＳトランジスタ３３１のゲートにはバイアス電圧ＶＢＩＡＳが印加される。また、ｎＭＯＳトランジスタ３３１のドレインは、ｐＭＯＳトランジスタ３２６のドレインに接続され、ソースは、正帰還回路３４０に接続される。
　正帰還回路３４０はｐＭＯＳトランジスタ３４１、３４２および３４４と、ｎＭＯＳトランジスタ３４３および３４５とを備える。ｐＭＯＳトランジスタ３４１および３４２とｎＭＯＳトランジスタ３４３とは、電源電圧ＶＤＤＬに直列に接続される。また、ｐＭＯＳトランジスタ３４１およびｎＭＯＳトランジスタ３４３のゲートには、垂直走査回路２５４からの駆動信号ＩＮＩが入力される。また、ｐＭＯＳトランジスタ３４２およびｎＭＯＳトランジスタ３４３の接続ノードは、電圧変換回路３３０に接続される。
　ｐＭＯＳトランジスタ３４４およびｎＭＯＳトランジスタ３４５は、電源電圧ＶＤＤＬに直列に接続される。これらのトランジスタのゲートは、ｐＭＯＳトランジスタ３４２およびｎＭＯＳトランジスタ３４３の接続ノードに接続される。また、ｐＭＯＳトランジスタ３４４およびｎＭＯＳトランジスタ３４５の接続ノードからデータ記憶部３５０へ、出力信号ＶＣＯが出力される。
　上述の構成において、画素駆動回路２６０が、リセット信号ＲＳＴをローレベルからハイレベルにしてリセットトランジスタ２２１をオフ状態からオン状態にすると、浮遊拡散層２２２の電位ＶＦＤが上昇する。このリセット信号の振幅をΔＶとする。
　そして、画素駆動回路２６０が、リセット信号ＲＳＴをハイレベルからローレベルにすると、リセットトランジスタ２２１がオン状態からオフ状態に移行する。このとき、リセットトランジスタ２２１のゲート－ソース間の寄生容量２２６が浮遊拡散層２２２に直列に接続される。この寄生容量２２６に起因して、リセットトランジスタ２２１がオン状態からオフ状態に移行した際に、浮遊拡散層２２２の電位が変動する。この現象は、リセットフィードスルーと呼ばれる。
　ここで、反転信号線２４４を配線しない構成の比較例を考える。この比較例において、リセットトランジスタ２２１がオン状態からオフ状態に移行した際の浮遊拡散層２２２の電位の変動量ｄＶ１は、ΔＶを寄生容量２２６および浮遊拡散層２２２により分圧した値となる。この変動量ｄＶ１は、次の式により表される。
　　ｄＶ１＝ΔＶ×｛１／（ｊωＣＦＤ）｝／｛１／（ｊｗＣＦＤ）＋１／（ｊωＣＲＳＴ）｝
　　　　　＝ΔＶ×ＣＲＳＴ／（ＣＦＤ＋ＣＲＳＴ）　　　　　　・・・式１
上式において、ωは、角周波数を表す。また、ＣＦＤは、浮遊拡散層２２２の容量値を示す。ＣＲＳＴは、寄生容量２２６の容量値である。また、変動量ｄＶ１および振幅ΔＶの単位は、例えば、ボルト（Ｖ）である。
　変動量ｄＶ１が大きいほど、初期化時の電位ＶＦＤの値が低下する。この初期化時の電位ＶＦＤに応じた画素信号のレベルは、Ｐ相またはリセットレベルと呼ばれる。そして、転送トランジスタ２２３により信号電荷が浮遊拡散層２２２へ転送されると、その電荷量に応じて電位ＶＦＤの値がさらに低下する。この転送後の電位ＶＦＤに応じた画素信号のレベルは、Ｄ相または信号レベルと呼ばれる。信号処理回路２５６は、Ｐ相とＤ相との差分を求めるＣＤＳ処理を行い、その差分を正味の画素データとして出力する。
　前述のように、変動量ｄＶ１が大きいほど、初期化時の電位ＶＦＤの値（すなわち、Ｐ相）が低下するため、Ｐ相およびＤ相の差分（画素データ）の値が小さくなる。これにより、画素データを配列した画像データのダイナミックレンジが低下してしまう。
　このダイナミックレンジの低下を抑制するには、リセットフィードスルーを低減する必要がある。そこで、同図に例示した画素回路２２０では、浮遊拡散層２２２との間で容量２２７の生じる反転信号線２４４を配線し、画素駆動回路２６０は、その反転信号線２４４にリセット信号ＲＳＴの反転信号ｘＲＳＴを供給している。反転信号ｘＲＳＴの振幅もΔＶとし、容量２２７の容量値をＣＸＲＳＴとすると、同図においてリセットトランジスタ２２１がオフ状態に移行した際の電位ＶＦＤの変動量ｄＶ２は、次の式により表される。
　　ｄＶ２＝ΔＶ×ＣＲＳＴ／（ＣＦＤ＋ＣＲＳＴ＋ＣＸＲＳＴ）
　　　　　　－ΔＶ×ＣＸＲＳＴ／（ＣＦＤ＋ＣＲＳＴ＋ＣＸＲＳＴ）…式２
　式１および式２より、反転信号線２４４を配線し、反転信号ｘＲＳＴを供給することによって、比較例と比較してリセットフィードスルーを低減することができる。これにより、比較例よりもダイナミックレンジを拡大することができる。
　なお、画素回路２２０、差動入力回路３２０、電圧変換回路３３０、正帰還回路３４０のそれぞれは、図６で説明した機能を持つのであれば、図７に例示した回路に限定されない。
　また、差動入力回路３２０の一部と画素回路２２０とを受光チップ２０１に配置し、残りを回路チップ２０２に配置しているが、各チップへの配置方法は、この構成に限定されない。例えば、画素回路２２０のみを受光チップ２０１に配置し、差動入力回路３２０以降の後段を回路チップ２０２に配置することもできる。
　また、画素ごとに、浮遊拡散層２２２を配置しているが、図８に例示するように、複数の画素で１つの浮遊拡散層を共有することもできる。同図において、差動入力回路３２０には、ＦＤ共有ブロック２３０が接続される。ＦＤ共有ブロック２３０内には、リセットトランジスタ２３１および浮遊拡散層２３２と、複数の画素回路２２０が配置される。画素回路２２０のそれぞれには、転送トランジスタ２２３、光電変換素子２２４および排出トランジスタ２２５が配置される。
　［画素駆動回路の構成例］
　図９は、本技術の第１の実施の形態における画素駆動回路２６０の一構成例を示すブロック図である。この画素駆動回路２６０は、駆動信号生成部２６１と、ドライバ２６２乃至２６４と、インバータ２６５とを備える。
　駆動信号生成部２６１は、制御回路２５５の制御に従って、リセット信号ＲＳＴ、駆動信号ＯＦＧおよび転送信号ＴＸを生成するものである。駆動信号生成部２６１は、リセット信号ＲＳＴをドライバ２６２に供給し、駆動信号ＯＦＧをドライバ２６３に供給し、転送信号ＴＸをドライバ２６４に供給する。
　ドライバ２６２は、受光チップ２０１内の画素回路２２０とインバータ２６５とへ、リセット信号ＲＳＴを供給するものである。ドライバ２６３および２６４は、受光チップ２０１内の画素回路２２０へ、駆動信号ＯＦＧおよび転送信号ＴＸを供給するものである。
　インバータ２６５は、リセット信号ＲＳＴを反転し、反転信号ｘＲＳＴとして画素回路２２０へ供給するものである。
　図１０は、本技術の第１の実施の形態における信号線の配線例とリセット信号および反転信号の波形とを示す図である。同図におけるａは、リセット信号線２４１と隣接して反転信号線２４４を配線する場合の配線層の平面図である。同図におけるｂは、リセット信号線２４１と隣接して反転信号線２４４を配線する場合のリセット信号ＲＳＴおよび反転信号ｘＲＳＴの波形を示す図である。
　同図におけるａに例示するように、所定の配線層において、水平方向に転送信号線２４２、駆動信号線２４３、リセット信号線２４１および反転信号線２４４が配線される。ここで、リセット信号線２４１および反転信号線２４４は隣接して配線されるものとする。リセット信号線２４１および反転信号線２４４の間にカップリング容量２２８があると、それらの信号線では同じタイミングで逆方向にパルスが動くので、その容量が大きく見える。
　このため、同図におけるｂに例示するようにリセット信号の立ち上がり時間と、立ち下がり時間とが長くなり、フレームレートが低下するおそれがある。このフレームレートの低下を抑制する配線方法について考える。
　図１１は、反転信号線２４４をリセット信号線２４１と隣接せずに配線する際の配線例とリセット信号および反転信号の波形とを示す図である。同図におけるａは、リセット信号線２４１および反転信号線２４４を隣接せずに配線する場合の配線層の平面図である。同図におけるｂは、リセット信号線２４１および反転信号線２４４を隣接せずに配線する場合の場合のリセット信号ＲＳＴおよび反転信号ｘＲＳＴの波形を示す図である。
　同図におけるａに例示するように、リセット信号線２４１と反転信号線２４４との間に、転送信号線２４２および駆動信号線２４３を配線することにより、リセット信号線２４１と反転信号線２４４との間の物理的な距離が長くなる。これにより、隣接して配線する場合よりもカップリング容量２２８が小さくなる。さらに、リセット信号ＲＳＴおよび反転信号ｘＲＳＴを供給する期間は、後述するように転送信号ＴＸおよび駆動信号ＯＦＧは供給されない。このため、転送信号線２４２および駆動信号線２４３の電位は固定電位となり、これらの信号線は、シールドとして機能する。したがって、同図におけるｂに例示するように、隣接して配線する場合と比較して、リセット信号の立ち上がり時間と、立ち下がり時間とを短くすることができる。
　図１２は、本技術の第１の実施の形態における画素の駆動方法の一例を示すタイミングチャートである。画素駆動回路２６０は、垂直同期信号に同期して、タイミングＴ１やＴ４にリセット信号ＲＳＴを所定のパルス期間に亘って供給する。タイミングＴ１からＴ４までの期間は、垂直同期信号の周期である１Ｖ期間に該当する。また、画素駆動回路２６０は、リセット信号ＲＳＴを反転し、反転信号ｘＲＳＴとして供給する。
　タイミングＴ１からＴ２までの間にＡＤＣ３１０は、Ｐ相をＡＤ変換する。画素駆動回路２６０は、タイミングＴ２において、転送信号ＴＸを供給する。タイミングＴ３からＴ４までの間にＡＤＣ３１０は、Ｄ相をＡＤ変換する。転送後のタイミングＴ３において、画素駆動回路２６０は、駆動信号ＯＦＧを供給する。タイミングＴ４以降は、同様の制御が行われる。
　同図に例示したように、リセット信号ＲＳＴおよび反転信号ｘＲＳＴを供給する期間（タイミングＴ１からパルス期間経過までの間など）は転送信号ＴＸおよび駆動信号ＯＦＧは供給されない。このため、前述したように、転送信号線２４２および駆動信号線２４３の電位は固定電位となり、これらの信号線はシールドとして機能する。
　図１３は、本技術の第１の実施の形態におけるリセット信号および反転信号と浮遊拡散層の電位との変動の一例を示す図である。
　同図に例示するように、リセット信号ＲＳＴはタイミングＴ１において立ち上がり、パルス期間経過後のタイミングＴ１１において、立ち下がる。一方、反転信号ｘＲＳＴは、タイミングＴ１の直後に立ち下がり、タイミングＴ１１の直後に立ち上がる。
　また、浮遊拡散層２２２の電位ＶＦＤは、リセットトランジスタ２２１がオフ状態になるタイミングＴ１１において低下する。同図における一点鎖線は、反転信号線２４４を配線しない比較例の電位変動を示す。一方、同図における実線は、反転信号線２４４を配線した場合の電位変動を示す。
　同図に例示するように、反転信号線２４４を配線した場合の電位の変動量ｄＶ２は、反転信号線２４４を配線しない比較例の変動量ｄＶ１よりも小さくなる。すなわち、反転信号線２４４の配線により、リセットフィードスルーが低減する。これにより、ダイナミックレンジを拡大することができる。
　［固体撮像素子の動作例］
　図１４は、本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。この動作は、例えば、画像データを撮像するための所定のアプリケーションが実行されたときに開始される。
　画素駆動回路２６０は、リセット信号ＲＳＴ、反転信号ｘＲＳＴを含む駆動信号を供給する（ステップＳ９０１）。また、ＡＤＣ３１０は、Ｐ相を変換し（ステップＳ９０２）、Ｄ相を変換する（ステップＳ９０３）。信号処理回路２５６は、ＣＤＳ処理などの信号処理を実行し、画像データを生成する（ステップＳ９０４）。ステップＳ９０４の後に、固体撮像素子２００は、画像データを撮像するための動作を終了する。
　なお、複数枚の画像データを連続して撮像する際は、ステップＳ９０１乃至Ｓ９０４が、垂直同期信号に同期して繰り返し実行される。
　このように、本技術の第１の実施の形態によれば、画素駆動回路２６０が、反転信号ｘＲＳＴを反転信号線２４４に供給するため、式２に例示したようにリセットフィードスルーを低減することができる。これにより、ダイナミックレンジを拡大することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、浮遊拡散層２２２との間に容量２２７を生じる反転信号線２４４を配線していたが、この容量２２７の追加により、電荷を電圧に変換する際の変換効率が低下してしまう。変換効率を高くするには、容量２２７を小さくすればよいが、容量２２７を小さくすると、式２より、浮遊拡散層２２２の電位ＶＦＤを十分に昇圧することができない。これを解決するために、第２の実施の形態の固体撮像素子２００は、反転信号ｘＲＳＴの振幅を大きくした点において第１の実施の形態と異なる。
　図１５は、本技術の第２の実施の形態における画素駆動回路２６０の一構成例を示すブロック図である。この第２の実施の形態の画素駆動回路２６０は、ドライバ２６６、内部基準電圧生成回路４１０、駆動パルス生成回路４２０、負電圧生成回路４３０および出力側容量２６７をさらに備える点において第１の実施の形態と異なる。
　なお、内部基準電圧生成回路４１０、駆動パルス生成回路４２０、負電圧生成回路４３０および出力側容量２６７の一部または全てを画素駆動回路２６０の外部に配置することもできる。
　内部基準電圧生成回路４１０は、ＢＧＲ（Band Gap Reference）回路からの電圧などを用いて、所定の基準電圧を生成し、負電圧生成回路４３０に供給するものである。
　駆動パルス生成回路４２０は、制御回路２５５の制御に従って、負電圧生成回路４３０を動作させるためのクロック信号を生成し、負電圧生成回路４３０に供給するものである。
　負電圧生成回路４３０は、基準電位より低い負電圧を生成するものである。この負電圧生成回路４３０は、負電圧ＶＣＰをドライバ２６６の基準側の端子に供給する。
　出力側容量２６７は、負電圧生成回路４３０の出力ノードと、基準電位のノードとの間に挿入される。
　ドライバ２６６は、インバータ２６５からの反転信号ｘＲＳＴのローレベルを負電圧ＶＣＰに変換して画素回路２２０へ出力するものである。
　図１６は、本技術の第２の実施の形態における負電圧生成回路４３０の一構成例を示す回路図である。負電圧生成回路４３０は、電源供給回路４３１と、インバータ４３２乃至４３４と、オペアンプ４３５と、抵抗切替回路４５０と、ｎＭＯＳトランジスタ４３６、４３９および４４０と、入力側容量４３８と、ｐＭＯＳトランジスタ４３７とを備える。
　電源供給回路４３１は、内部基準電圧生成回路４１０からの基準信号ＶＳ１を用いて、電源を生成し、インバータ４３２および４３３に供給するものである。
　インバータ４３２は、駆動パルス生成回路４２０からのクロック信号ＣＬＫ３を反転し、ｎＭＯＳトランジスタ４４０のゲートに供給するものである。
　インバータ４３３は、駆動パルス生成回路４２０からのクロック信号ＣＬＫ２を反転し、ｎＭＯＳトランジスタ４３９のゲートに供給するものである。
　インバータ４３４は、駆動パルス生成回路４２０からのクロック信号ＣＬＫ１を反転し、ｎＭＯＳトランジスタ４３６およびｐＭＯＳトランジスタ４３７のゲートに供給するものである。
　抵抗切替回路４５０は、複数の抵抗４５１と、セレクタ４５２とを備える。複数の抵抗４５１は、基準信号ＶＳ１を伝送する信号線と、負電圧ＶＣＰを伝送する信号線との間に直列に接続される。また、これらの抵抗４５１の接続ノードのそれぞれは、セレクタ４５２の入力端子に接続される。
　セレクタ４５２は、設定値に従って複数の接続ノードのいずれかをオペアンプ４３５の入力端子に接続するものである。セレクタ４５２の接続先を示す設定値は、レジスタ（不図示）などに保持される。ユーザや外部の回路は、その設定値を変更することにより、セレクタ４５２の接続先を切り替えることができる。
　オペアンプ４３５の入力端子の一方には、セレクタ４５２からの帰還信号ＦＢが入力され、他方には、内部基準電圧生成回路４１０からの基準信号ＶＳ２が入力される。オペアンプ４３５は、これらの信号の差分を増幅し、入力電圧Ｖｉｎとして出力する。
　ｎＭＯＳトランジスタ４３６およびｐＭＯＳトランジスタ４３７は、オペアンプ４３５の出力端子と、電源電圧Ｖｄｄ＿ｃｐとの間において、直列に接続される。ｎＭＯＳトランジスタ４３９および４４０は、基準電位と負電圧生成回路４３０の出力ノードとの間において直列に接続される。また、入力側容量４３８は、ｎＭＯＳトランジスタ４３６およびｐＭＯＳトランジスタ４３７の接続ノード４４１と、ｎＭＯＳトランジスタ４３９および４４０の接続ノード４４２との間に挿入される。
　クロック信号ＣＬＫ１、ＣＬＫ２およびＣＬＫ３により、一定期間に亘ってｎＭＯＳトランジスタ４３６およびｎＭＯＳトランジスタ４３９はオフ状態に移行しつつ、ｐＭＯＳトランジスタ４３７およびｎＭＯＳトランジスタ４４０はオン状態に移行する。そして、これらの４つのトランジスタは、オフ状態に移行する。続いて、ｎＭＯＳトランジスタ４３６およびｎＭＯＳトランジスタ４３９はオン状態に移行しつつ、ｐＭＯＳトランジスタ４３７およびｎＭＯＳトランジスタ４４０はオン状態に移行する。以下、この動作が繰り返し実行される。この動作により、４つのトランジスタと、入力側容量４３８と、出力側容量２６７とを含む回路は、チャージポンプ回路として機能する。
　このチャージポンプ回路への入力電圧Ｖｉｎは、抵抗切替回路４５０の設定値により制御することができる。これにより、負電圧ＶＣＰの値を変更することができる。なお、入力電圧Ｖｉｎを可変としているが、固定値とすることもできる。入力電圧Ｖｉｎを固定値とする場合、セレクタ４５２は不要となる。
　図１７は、本技術の第２の実施の形態におけるチャージポンプ回路の制御方法を説明するための図である。同図におけるａは、ｎＭＯＳトランジスタ４３６およびｐＭＯＳトランジスタ４３７の接続ノード４４１の電位Ｖｃの波形の一例を示すタイミングチャートである。同図におけるｂは、電位Ｖｃがハイレベルの期間のチャージポンプ回路の状態の一例を示す図である。同図におけるｃは、電位Ｖｃが立ち下がったときのチャージポンプ回路の状態の一例を示す図である。同図におけるｄは、電位Ｖｃがローレベルの期間のチャージポンプ回路の状態の一例を示す図である。また、同図において、ｎＭＯＳトランジスタ４３９および４４０は、スイッチの図記号により表されている。
　同図におけるａに例示するように、接続ノード４４１の電位Ｖｃは、タイミングＴ１からＴ２までの期間内に電源電圧Ｖｄｄ＿ｃｐとなり、タイミングＴ２からＴ３までの期間内に入力電圧Ｖｉｎとなる。タイミングＴ３以降は、この電位変動が繰り返される。
　同図におけるｂに例示するように、タイミングＴ１からＴ２までの期間内にｎＭＯＳトランジスタ４３９はオフ状態となり、ｎＭＯＳトランジスタ４４０はオン状態となる。これにより、接続ノード４４１の電位は０ボルト（Ｖ）となり、接続ノード４４１および４４２の間の電位差により電流が流れて入力側容量４３８に電荷が蓄えられる。
　同図におけるｃに例示するように、タイミングＴ２においてｎＭＯＳトランジスタ４３９および４４０はオフ状態となる。これにより、入力側容量４３８の電荷は、浮遊状態となる。
　同図におけるｄに例示するように、タイミングＴ２からＴ３までの期間内にｎＭＯＳトランジスタ４３９はオン状態となり、ｎＭＯＳトランジスタ４４０はオフ状態となる。これにより、接続ノード４４２の電位は、Ｖｉｎ－Ｖｄｄ＿ｃｐの負電圧ＶＣＰとなり、この負電圧ＶＣＰにより、出力側容量２６７が充電される。
　同図に例示したポンピング動作を繰り返すことにより、所望の電圧値を得ることができる。
　図１８は、本技術の第２の実施の形態におけるリセット信号および反転信号と浮遊拡散層の電位との変動の一例を示す図である。
　同図に例示するように、リセット信号ＲＳＴの振幅をΔＶｒとすると、負電圧ＶＣＰの制御により、反転信号ｘＲＳＴの振幅ΔＶｘは、ΔＶｒより大きくなるように調整される。
　また、リセットトランジスタ２２１がオフ状態に移行した際の電位ＶＦＤの変動量ｄＶ２は、次の式により表される。
　　ｄＶ２＝ΔＶｒ×ＣＲＳＴ／（ＣＦＤ＋ＣＲＳＴ＋ＣＸＲＳＴ）
　　　　　　－ΔＶｘ×ＣＸＲＳＴ／（ＣＦＤ＋ＣＲＳＴ＋ＣＸＲＳＴ）　　・・・式３
　ΔＶｘをΔＶｒより大きくすれば、式３より、ΔＶｘおよびΔＶｒを同一にする第１の実施の形態と比較して、ｄＶ２を小さくし、リセットフィードスルーをさらに低減することができる。
　このように、本技術の第２の実施の形態によれば、画素駆動回路２６０は、反転信号ｘＲＳＴの振幅ΔＶｘをリセット信号ＲＳＴの振幅よりも大きくするため、リセットフィードスルーをさらに低減することができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、画素ごとにＡＤＣ３１０を配置していたが、この構成では、カラムＡＤＣ方式よりも回路規模が増大してしまう。この第３の実施の形態の固体撮像素子は、カラム毎にＡＤＣを配置した点において第１の実施の形態と異なる。
　図１９は、本技術の第３の実施の形態における固体撮像素子５００の一構成例を示すブロック図である。固体撮像素子５００は、垂直走査回路５１１、画素アレイ部５１２、タイミング制御回路５１３、ＤＡＣ５１４、負荷ＭＯＳ回路ブロック５５０およびカラム信号処理回路５６０を備える。これらの回路は、受光チップ２０１および回路チップ２０２に分散して配置される。例えば、画素アレイ部５１２が受光チップ２０１に配置され、それ以外の回路が回路チップ２０２に配置される。
　画素アレイ部５１２には、複数の画素回路５２０が二次元格子状に配列される。垂直走査回路５１１は、画素アレイ部５１２の行を順に駆動して、アナログの画素信号を出力させるものである。
　ＤＡＣ５１４は、参照信号をＤＡ変換により生成するものである。
　タイミング制御回路５１３は、ＤＡＣ５１４、垂直走査回路５１１およびカラム信号処理回路５６０のそれぞれの動作タイミングを垂直同期信号ＶＳＹＮＣに同期して制御するものである。
　カラム信号処理回路５６０は、列ごとに、画素信号に対して、ＡＤ変換処理やＣＤＳ処理などの信号処理を行うものである。
　図２０は、本技術の第３の実施の形態における画素回路５２０の一構成例を示す回路図である。この画素回路５２０は、光電変換素子５２１、転送トランジスタ５２２、浮遊拡散層５２３、リセットトランジスタ５２４、増幅トランジスタ５２５および選択トランジスタ５２６を備える。また、画素回路５２０には、浮遊拡散層５２３と容量５４６を介して結合される反転信号線５４４が配線される。
　光電変換素子５２１、転送トランジスタ５２２、浮遊拡散層５２３およびリセットトランジスタ５２４の構成は、第１の実施の形態の同名の素子と同様である。
　増幅トランジスタ５２５は、浮遊拡散層５２３の電位を増幅するものである。選択トランジスタ５２６は、垂直走査回路５１１からの選択信号ＳＥＬに従って、増幅された信号を画素信号として、垂直信号線５２９を介してカラム信号処理回路５６０に供給するものである。
　また、負荷ＭＯＳ回路ブロック５５０には、列ごとに負荷ＭＯＳ回路５５１が配置される。
　垂直走査回路５１１は、反転信号ｘＲＳＴを反転信号線５４４に供給する。これにより、第１の実施の形態と同様に、リセットトランジスタ５２４の寄生容量５４７によるリセットフィードスルーを低減することができる。
　図２１は、本技術の第３の実施の形態におけるカラム信号処理回路５６０の一構成例を示すブロック図である。カラム信号処理回路５６０は、複数のＡＤＣ５６１を備える。ＡＤＣ５６１は、カラムごとに設けられる。このように、カラム毎にＡＤＣ５６１を配置することにより、画素ごとにＡＤＣを配置する場合と比較して、回路規模を削減することができる。
　ＡＤＣ５６１は、対応する列の画素信号に対して、ＡＤ変換を行うものである。このＡＤＣ５６１は、コンパレータ５６２およびカウンタ５６３を備える。
　コンパレータ５６２は、画素信号と参照信号ＲＥＦとを比較するものである。このコンパレータ５６２は、比較結果ＣＭＰをカウンタ５６３に供給する。カウンタ５６３は、比較結果ＣＭＰが反転するまでの期間に亘って計数値を計数するものである。このカウンタ５６３は、計数値を示すデジタル信号を記憶部１２０に出力する。
　また、カウンタ５６３は、Ｐ相変換時にダウンカウントし、Ｄ相変換時にアップカウントすることにより、ＣＤＳ処理をさらに行うことができる。
　なお、シングルスロープ型のＡＤＣ３１０をカラムごとに配置しているが、ＳＡＲＡＤＣ（Successive Approximation Register Analog to Digital Converter）など、シングルスロープ型以外のＡＤＣを配置することもできる。
　このように、本技術の第３の実施の形態では、カラム毎にＡＤＣ５６１を配置したため、画素ごとにＡＤＣを配置する場合と比較して、回路規模を削減することができる。
　＜４．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２２は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２２に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２２の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２３は、撮像部１２０３１の設置位置の例を示す図である。
　図２３では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２３には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。具体的には、図１の撮像装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、ダイナミックレンジを拡大して、より見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）容量を介して所定の反転信号線に結合される浮遊拡散層と、
　所定のリセット信号に従ってオン状態に移行して前記浮遊拡散層の電位を初期化するリセットトランジスタと、
　前記リセット信号を反転した反転信号を前記反転信号線に供給する駆動回路と
を具備する固体撮像素子。
（２）前記駆動回路は、前記リセット信号を反転して前記反転信号として供給するインバータを備える
前記（１）記載の固体撮像素子。
（３）前記駆動回路は、前記反転信号の振幅を前記リセット信号の振幅よりも大きくする
前記（２）記載の固体撮像素子。
（４）前記駆動回路は、チャージポンプ回路を用いて前記振幅を制御する
前記（３）記載の固体撮像素子。
（５）前記浮遊拡散層の電位に応じたアナログ信号をデジタル信号に変換するアナログデジタル変換部をさらに具備する
前記（１）から（４）のいずれかに記載の固体撮像素子。
（６）前記アナログデジタル変換部は、複数の画素のそれぞれに配置される
前記（５）記載の固体撮像素子。
（７）前記アナログデジタル変換部は、複数のカラムのそれぞれに対応付けて配置され、
　前記複数のカラムのそれぞれには、所定数の画素が所定方向に配列される
前記（５）記載の固体撮像素子。
（８）前記浮遊拡散層および前記リセットトランジスタは、所定の受光チップに配置され、
　前記駆動回路は、所定の回路チップに配置される
前記（１）から（７）のいずれかに記載の固体撮像素子。
（９）前記反転信号線は、前記リセット信号を伝送するリセット信号線に隣接して配線される
前記（１）から（８）のいずれかに記載の固体撮像素子。
（１０）前記反転信号線と前記リセット信号を伝送するリセット信号線との間に所定の信号線が配線される
前記（１）から（８）のいずれかに記載の固体撮像素子。
（１１）容量を介して所定の反転信号線に結合される浮遊拡散層と、
　所定のリセット信号に従ってオン状態に移行して前記浮遊拡散層の電位を初期化するリセットトランジスタと、
　前記リセット信号を反転した反転信号を前記反転信号線に供給する駆動回路と、
　前記浮遊拡散層の電位に応じた信号を処理する信号処理部と
を具備する撮像装置。
（１２）リセットトランジスタが所定のリセット信号に従ってオン状態に移行して、容量を介して所定の反転信号線に結合される浮遊拡散層の電位を初期化するリセット手順と
　駆動回路が、前記リセット信号を反転した反転信号を前記反転信号線に供給する駆動手順と
を具備する固体撮像素子の制御方法。
　１００　撮像装置
　１１０　光学部
　１２０　記憶部
　１３０　制御部
　１４０　通信部
　２００、５００　固体撮像素子
　２０１　受光チップ
　２０２　回路チップ
　２１０、５１２　画素アレイ部
　２１１　画素ブロック
　２１２　周辺回路
　２２０、５２０　画素回路
　２２１、２３１、５２４　リセットトランジスタ
　２２２、２３２、５２３　浮遊拡散層
　２２３、５２２　転送トランジスタ
　２２４、５２１　光電変換素子
　２２５　排出トランジスタ
　２３０　ＦＤ共有ブロック
　２５１、５１４　ＤＡＣ
　２５２　時刻コード生成部
　２５３　画素ＡＤ変換部
　２５４、５１１　垂直走査回路
　２５５　制御回路
　２５６　信号処理回路
　２５７　画像処理回路
　２５８　出力回路
　２６０　画素駆動回路
　２６１　駆動信号生成部
　２６２～２６４、２６６　ドライバ
　２６５、４３２～４３４　インバータ
　２６７　出力側容量
　３００　クラスタ
　３１０、５６１　ＡＤＣ
　３２０　差動入力回路
　３２１、３２４、３２６、３４１、３４２、３４４、４３７　ｐＭＯＳトランジスタ
　３２２、３２３、３２５、３３１、３４３、３４５、４３６、４３９、４４０　ｎＭＯＳトランジスタ
　３３０　電圧変換回路
　３４０　正帰還回路
　３５０　データ記憶部
　３６０　リピータ
　４１０　内部基準電圧生成回路
　４２０　駆動パルス生成回路
　４３０　負電圧生成回路
　４３１　電源供給回路
　４３５　オペアンプ
　４３８　入力側容量
　４５０　抵抗切替回路
　４５１　抵抗
　４５２　セレクタ
　５１３　タイミング制御回路
　５２５　増幅トランジスタ
　５２６　選択トランジスタ
　５５０　負荷ＭＯＳ回路ブロック
　５５１　負荷ＭＯＳ回路
　５６０　カラム信号処理部
　５６２　コンパレータ
　５６３　カウンタ
　１２０３１　撮像部

Claims (12)

  1. 　容量を介して所定の反転信号線に結合される浮遊拡散層と、
    　所定のリセット信号に従ってオン状態に移行して前記浮遊拡散層の電位を初期化するリセットトランジスタと、
    　前記リセット信号を反転した反転信号を前記反転信号線に供給する駆動回路と
    を具備する固体撮像素子。
  2. 　前記駆動回路は、前記リセット信号を反転して前記反転信号として供給するインバータを備える
    請求項１記載の固体撮像素子。
  3. 　前記駆動回路は、前記反転信号の振幅を前記リセット信号の振幅よりも大きくする
    請求項２記載の固体撮像素子。
  4. 　前記駆動回路は、チャージポンプ回路を用いて前記振幅を制御する
    請求項３記載の固体撮像素子。
  5. 　前記浮遊拡散層の電位に応じたアナログ信号をデジタル信号に変換するアナログデジタル変換部をさらに具備する
    請求項１記載の固体撮像素子。
  6. 　前記アナログデジタル変換部は、複数の画素のそれぞれに配置される
    請求項５記載の固体撮像素子。
  7. 　前記アナログデジタル変換部は、複数のカラムのそれぞれに対応付けて配置され、
    　前記複数のカラムのそれぞれには、所定数の画素が所定方向に配列される
    請求項５記載の固体撮像素子。
  8. 　前記浮遊拡散層および前記リセットトランジスタは、所定の受光チップに配置され、
    　前記駆動回路は、所定の回路チップに配置される
    請求項１記載の固体撮像素子。
  9. 　前記反転信号線は、前記リセット信号を伝送するリセット信号線に隣接して配線される
    請求項１記載の固体撮像素子。
  10. 　前記反転信号線と前記リセット信号を伝送するリセット信号線との間に所定の信号線が配線される
    請求項１記載の固体撮像素子。
  11. 　容量を介して所定の反転信号線に結合される浮遊拡散層と、
    　所定のリセット信号に従ってオン状態に移行して前記浮遊拡散層の電位を初期化するリセットトランジスタと、
    　前記リセット信号を反転した反転信号を前記反転信号線に供給する駆動回路と、
    　前記浮遊拡散層の電位に応じた信号を処理する信号処理部と
    を具備する撮像装置。
  12. 　リセットトランジスタが所定のリセット信号に従ってオン状態に移行して、容量を介して所定の反転信号線に結合される浮遊拡散層の電位を初期化するリセット手順と
    　駆動回路が、前記リセット信号を反転した反転信号を前記反転信号線に供給する駆動手順と
    を具備する固体撮像素子の制御方法。
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