JP2019153944A - 増幅回路、撮像装置、および、増幅回路の制御方法 - Google Patents

増幅回路、撮像装置、および、増幅回路の制御方法 Download PDF

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Abstract

【課題】増幅回路において、ゲインの変動による画質の低下を抑制する。【解決手段】増幅トランジスタは、入力信号を増幅する。カスコードトランジスタは、ドレインおよびソースの間のドレイン−ソース間電圧が所定電圧より高い場合には略一定のドレイン電流を増幅トランジスタを介して所定の基準電位の基準電位線に供給する。また、制御回路は、初期化が指示された場合にはドレイン−ソース間電圧を所定電圧より高い値に制御する。【選択図】図６

Description

本技術は、増幅回路、撮像装置、および、増幅回路の制御方法に関する。詳しくは、シングルエンド信号を増幅する増幅回路、撮像装置、および、増幅回路の制御方法に関する。
従来より、撮像装置などの電子機器において、信号を増幅するために増幅回路が用いられている。例えば、画素からのシングルエンド信号を増幅する増幅回路と、その増幅された信号をＡＤ（Analog to Digital）変換するＡＤ変換器とをカラムごとに配置したＣＩＳ（CMOS Image Sensors）が提案されている（例えば、非特許文献１参照。）。この従来技術においては、増幅回路内に、電源と基準電位（グランドなど）との間に直列に接続された２つのｎＭＯＳ（n-channel MOS）トランジスタと、ゲインの初期化時に入力端子を出力端子に接続するスイッチとが配置される。それらの２つのｎＭＯＳトランジスタのうち接地側のトランジスタのゲートは入力ノードに接続され、電源側のトランジスタのドレインは出力ノードに接続されている。
Assim Boukhayma, et al., A Correlated Multiple Sampling Passive Switched Capacitor Circuit for Low Light CMOS Image, International Conference on Noise and Fluctuations 2015.
上述の従来技術では、ＡＤ変換前のシングルエンド信号を増幅回路が増幅するため、シングルエンド信号が微弱であっても画素データを読み出すことができる。しかしながら、増幅回路のゲインを決める、容量の電荷を初期化したときに、完全に初期化できずにノイズ成分が生じるおそれがある。これは、入力信号の電位が低いと、初期化時に電源側のｎＭＯＳトランジスタのドレイン−ソース間電圧が低下し、そのトランジスタが線形領域で動作して、アンプのゲインが大幅に下がることによる。このため、同一の画素信号がある場合でも、カラムアンプ間に誤差が発生して、画質が低下してしまうという問題がある。
本技術はこのような状況に鑑みて生み出されたものであり、増幅回路において、ゲインの変動による画質の低下を抑制することを目的とする。
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、入力信号を増幅する増幅トランジスタと、ドレインおよびソースの間のドレイン−ソース間電圧が所定電圧より高い場合には略一定のドレイン電流を上記増幅トランジスタを介して所定の基準電位の基準電位線に供給するカスコードトランジスタと、初期化が指示された場合には上記ドレイン−ソース間電圧を上記所定電圧より高い値に制御する制御回路とを具備する増幅回路、および、その制御方法である。これにより、ドレインおよびソースの間のドレイン−ソース間電圧が所定電圧より高い場合にはトランジスタが飽和領域となり、高いゲインを保つことにより、初期化時の増幅回路のゲインを決める、容量の電荷を初期化が完全に近い形ででき、カラムアンプ間の誤差を抑制することができるという作用をもたらす。
また、この第１の側面において、上記制御回路は、ソースの電位より高い電位を上記カスコードトランジスタの上記ドレインに供給するソースフォロワトランジスタと、上記初期化が指示された場合には上記ソースフォロワトランジスタの上記ソースと上記入力信号が入力される入力ノードとを接続し、上記初期化が指示されていない場合には上記ソースを上記入力ノードから切り離す入力側スイッチとを備え、上記ドレインは、上記増幅された入力信号が出力される出力ノードに接続されてもよい。これにより、初期化が指示された場合に、ソースフォロワトランジスタのソースに入力信号が入力されるという作用をもたらす。
また、この第１の側面において、上記制御回路は、上記初期化が指示された場合には上記ソースフォロワトランジスタの上記ゲートと上記出力ノードとを接続し、上記初期化が指示されていない場合には上記ゲートを上記出力ノードから切り離す出力側スイッチをさらに備え、上記ソースフォロワトランジスタは、上記ソースの電位より高い上記ゲートの電位を上記出力側スイッチを介して供給してもよい。これにより、初期化が指示されていない場合には、ソースフォロワトランジスタのゲートが出力ノードから切り離されるという作用をもたらす。
また、この第１の側面において、上記制御回路は、上記初期化が指示されていない場合には上記ソースフォロワトランジスタの上記ゲートと所定のバイアス電位を供給するバイアス電位供給源とを接続するバイアス制御スイッチをさらに備えてもよい。これにより、初期化が指示されていない場合にはソースフォロワトランジスタのゲートに所定のバイアス電位が供給されるという作用をもたらす。
また、本技術の第２の側面は、入力信号を増幅する増幅トランジスタと、ドレインおよびソースの間のドレイン−ソース間電圧が所定電圧より高い場合には略一定のドレイン電流を上記増幅トランジスタを介して所定の基準電位の基準電位線に供給する電流源トランジスタと、初期化が指示された場合には上記ドレイン−ソース間電圧を上記所定電圧より高い値に制御する制御回路と、入射光を光電変換して上記入力信号として上記増幅トランジスタに供給する画素とを具備する撮像装置である。これにより、初期化が指示された場合に略一定のドレイン電流が基準電位線に供給され、画素からの入力信号が増幅されるという作用をもたらす。
また、この第２の側面において、上記制御回路は、ソースの電位より高い電位を上記カスコードトランジスタの上記ドレインに供給するソースフォロワトランジスタと、上記初期化が指示された場合には上記ソースフォロワトランジスタの上記ソースと上記入力信号が入力される入力ノードとを接続し、上記初期化が指示されていない場合には上記ソースを上記入力ノードから切り離す入力側スイッチとを備え、上記ドレインは、上記増幅された入力信号が出力される出力ノードに接続されてもよい。これにより、初期化が指示された場合に、ソースフォロワトランジスタのソースに入力信号が入力されるという作用をもたらす。
また、この第２の側面において、上記入力側スイッチの動作タイミングを制御するタイミング制御部をさらに具備することもできる。これにより、タイミング制御部により入力側スイッチの動作タイミングが制御されるという作用をもたらす。
また、この第２の側面において、上記制御回路は、上記初期化が指示された場合には上記ソースフォロワトランジスタの上記ゲートと上記出力ノードとを接続し、上記初期化が指示されていない場合には上記ゲートを上記出力ノードから切り離す出力側スイッチをさらに備え、上記ソースフォロワトランジスタは、上記ソースの電位より高い上記ゲートの電位を上記出力側スイッチを介して供給し、上記タイミング制御部は、上記入力側スイッチおよび上記出力側スイッチのそれぞれを異なるタイミングで動作させてもよい。これにより、入力側スイッチおよび出力側スイッチのそれぞれが異なるタイミングで制御されるという作用をもたらす。
また、この第２の側面において、上記制御回路は、上記初期化が指示されていない場合には上記ソースフォロワトランジスタの上記ゲートと所定のバイアス電位を供給するバイアス電位供給源とを接続するバイアス制御スイッチをさらに備え、上記タイミング制御部は、上記入力側スイッチ、上記出力側スイッチおよび上記バイアス制御スイッチのそれぞれを互いに異なるタイミングで動作させてもよい。これにより、入力側スイッチ、出力側スイッチおよびバイアス制御スイッチのそれぞれが異なるタイミングで制御されるという作用をもたらす。
本技術によれば、初期化時にアンプのゲインを高く保ち、そのゲインの変動による画質の低下を抑制することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素の一構成例を示す回路図である。 本技術の第１の実施の形態におけるカラム信号処理部の一構成例を示すブロック図である。 本技術の第１の実施の形態における増幅回路の一構成例を示す回路図である。 本技術の第１の実施の形態における増幅回路のリセット時の特性の一例を示すグラフである。 本技術の第１の実施の形態におけるＡＤ変換器の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。 本技術の第２の実施の形態における増幅回路の一構成例を示す回路図である。 本技術の第２の実施の形態における増幅回路を簡易化した回路図である。 本技術の第２の実施の形態における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態における増幅回路の増幅動作時の特性を示すグラフである。 本技術の第３の実施の形態における増幅回路の一構成例を示す回路図である。 本技術の第３の実施の形態における増幅回路を簡易化した回路図である。 本技術の第３の実施の形態における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第３の実施の形態における増幅回路の増幅動作時の特性を示すグラフである。 本技術の第３の実施の形態におけるリセット時の増幅回路の状態の一例を示す図である。 本技術の第３の実施の形態における増幅動作時の増幅回路の状態の一例を示す図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（初期化の際にゲート−ソース間電圧を高くする例）
２．第２の実施の形態（初期化の際にゲート−ソース間電圧を高くし、初期化後にトランジスタを切り離す例）
３．第３の実施の形態（初期化の際にゲート−ソース間電圧を高くし、初期化後にバイアス電位をトランジスタに供給する例）
４．変形例
＜１．第１の実施の形態＞
［撮像装置の構成例］
図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像するための装置であり、光学部１１０、固体撮像素子２００およびＤＳＰ（Digital Signal Processing）回路１２０を備える。さらに撮像装置１００は、表示部１３０、操作部１４０、バス１５０、フレームメモリ１６０、記憶部１７０および電源部１８０を備える。撮像装置１００としては、例えば、デジタルスチルカメラなどのデジタルカメラの他、撮像機能を持つスマートフォンやパーソナルコンピュータ、車載カメラ等が想定される。
光学部１１０は、被写体からの光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、垂直同期信号ＶＳＹＮＣに同期して画像データを撮像するものである。ここで、垂直同期信号ＶＳＹＮＣは、撮像のタイミングを示す所定周波数の周期信号である。固体撮像素子２００は、撮像した画像データをＤＳＰ回路１２０に信号線２０９を介して供給する。
ＤＳＰ回路１２０は、固体撮像素子２００からの画像データに対して所定の信号処理を実行するものである。このＤＳＰ回路１２０は、処理後の画像データをバス１５０を介してフレームメモリ１６０などに出力する。
表示部１３０は、画像データを表示するものである。表示部１３０としては、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネルが想定される。操作部１４０は、ユーザの操作に従って操作信号を生成するものである。
バス１５０は、光学部１１０、固体撮像素子２００、ＤＳＰ回路１２０、表示部１３０、操作部１４０、フレームメモリ１６０、記憶部１７０および電源部１８０が互いにデータをやりとりするための共通の経路である。
フレームメモリ１６０は、画像データを保持するものである。記憶部１７０は、画像データなどの様々なデータを記憶するものである。電源部１８０は、固体撮像素子２００、ＤＳＰ回路１２０や表示部１３０などに電源を供給するものである。
［固体撮像素子の構成例］
図２は、本技術の第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、垂直駆動部２１０、画素アレイ部２２０、タイミング制御部２３０、ＤＡＣ（Digital to Analog Converter）２４０、カラム信号処理部２５０および水平駆動部２６０を備える。
また、画素アレイ部２２０には、複数の画素２２１が二次元格子状に配列される。以下、水平方向に配列された画素２２１の集合を「行」と称し、行に垂直な方向に配列された画素２２１の集合を「列」と称する。
画素２２１は、入射光を光電変換してアナログのシングルエンド信号を生成するものである。垂直駆動部２１０は、行を順に選択して駆動し、シングルエンド信号を出力させるものである。
タイミング制御部２３０は、垂直同期信号ＶＳＹＮＣに同期して垂直駆動部２１０、タイミング制御部２３０、ＤＡＣ２４０、カラム信号処理部２５０および水平駆動部２６０のそれぞれの動作タイミングを制御するものである。
ＤＡＣ２４０は、タイミング制御部２３０からのデジタル信号に対するＤＡ（Digital to Analog）変換により、所定の参照信号を生成し、カラム信号処理部２５０に供給するものである。参照信号として、例えば、のこぎり波状のランプ信号が用いられる。
カラム信号処理部２５０は、シングルエンド信号に対し、ＡＤ変換やＣＤＳ（Correlated Double Sampling）処理などの所定の信号処理を実行するものである。このカラム信号処理部２５０は、処理後の信号を画素データとしてＤＳＰ回路１２０に出力する。
水平駆動部２６０は、カラム信号処理部２５０を駆動して、各列の画素データを順に出力させるものである。
［画素の構成例］
図３は、本技術の第１の実施の形態における画素２２１の一構成例を示す回路図である。この画素２２１は、フォトダイオード２２２、転送トランジスタ２２３、リセットトランジスタ２２４、浮遊拡散層２２５、増幅トランジスタ２２６および選択トランジスタ２２７を備える。
フォトダイオード２２２は、入射光を光電変換して電荷を生成するものである。転送トランジスタ２２３は、垂直駆動部２１０からの転送信号ＴＲＧに従ってフォトダイオード２２２から浮遊拡散層２２５へ電荷を転送するものである。
リセットトランジスタ２２４は、垂直駆動部２１０からのリセット信号ＲＳＴｐに従って浮遊拡散層２２５から電荷を引き抜いて電荷量を初期化するものである。浮遊拡散層２２５は、電荷を蓄積して、蓄積した電荷量に応じた電圧を生成するものである。
増幅トランジスタ２２６は、浮遊拡散層２２５の電圧を増幅するものである。選択トランジスタ２２７は、垂直駆動部２１０からの選択信号ＳＥＬに従って、増幅された電圧のシングルエンド信号を入力信号Ｖｉｎとしてカラム信号処理部２５０に供給するものである。
ここで、浮遊拡散層２２５を初期化した際の入力信号Ｖｉｎのレベルは、リセットレベルまたはＰ相レベルと呼ばれる。また、浮遊拡散層２２５へ電荷を転送した際の入力信号Ｖｉｎのレベルは、信号レベルまたはＤ相レベルと呼ばれる。
なお、画素２２１の回路構成は、光電変換によりシングルエンド信号を生成することができるものであれば、図３に例示した構成に限定されない。
［カラム信号処理部の構成例］
図４は、本技術の第１の実施の形態におけるカラム信号処理部２５０の一構成例を示すブロック図である。このカラム信号処理部２５０は、列ごとに、増幅回路３００、ＡＤ変換器２５１、転送スイッチ２５４およびメモリ２５５を備える。列数がＮ（Ｎは、整数）個である場合には、増幅回路３００、ＡＤ変換器２５１、転送スイッチ２５４およびメモリ２５５は、それぞれＮ個ずつ配置される。
増幅回路３００は、入力信号Ｖｉｎ（すなわち、シングルエンド信号）を増幅して出力信号ＶｏｕｔとしてＡＤ変換器２５１に供給するものである。また、増幅回路３００は、タイミング制御部２３０からのリセット信号ＲＳＴ１が入力された場合には、入力信号を増幅するゲインを決める容量の電荷を初期化する。
ＡＤ変換器２５１は、出力信号Ｖｏｕｔに対してＡＤ変換を行うものである。このＡＤ変換器２５１は、ＡＤ変換後のデータを画素データＤｏｕｔとして転送スイッチ２５４に供給する。
転送スイッチ２５４は、タイミング制御部２３０の制御に従って、ＡＤ変換器２５１とメモリ２５５との間の経路を開閉するものである。
メモリ２５５は、画素データを保持するものである。このメモリ２５５は、水平駆動部２６０の制御にしたがって、画素データをＤＳＰ回路１２０に供給する。
なお、カラム信号処理部２５０において、ＣＤＳ処理を行う回路は、省略されている。
また、増幅回路３００を撮像装置１００内に配置しているが、シングルエンド信号を増幅して処理するものであれば、撮像装置１００以外の装置や機器（通信装置や音響機器など）に増幅回路３００を配置することもできる。
［増幅回路の構成例］
図５は、本技術の第１の実施の形態における増幅回路３００の一構成例を示すブロック図である。この増幅回路３００は、容量３１１および３１２と、制御回路３２０とを備える。また、増幅回路３００は、電流源トランジスタ３３１と、カスコードトランジスタ３３２および３３３と、増幅トランジスタ３３４と、電流源３３５および３３８と、ｎＭＯＳトランジスタ３３６とｐＭＯＳトランジスタ３３７とを備える。また、制御回路３２０は、入力側スイッチ３２１、ソースフォロワトランジスタ３２２および電流源トランジスタ３２３を備える。電流源トランジスタ３３１、カスコードトランジスタ３３２として、例えばｐＭＯＳトランジスタが用いられる。カスコードトランジスタ３３３、増幅トランジスタ３３４、ソースフォロワトランジスタ３２２および電流源トランジスタ３２３として、例えば、ｎＭＯＳトランジスタが用いられる。
容量３１１の一端は、画素アレイ部２２０に接続され、他端は、入力ノード３４１に接続される。容量３１２の一端は入力ノード３４１に接続され、他端は、ＡＤ変換器２５１に接続される。この入力ノード３４１には、容量３１１を介して入力信号Ｖｉｎが入力される。
ソースフォロワトランジスタ３２２および電流源トランジスタ３２３は、電源電位Ｖｄｄの電源線３５１と、基準電位Ｖｓｓの基準電位線３５２との間において直列に接続される。ここで、基準電位Ｖｓｓは、電源電位Ｖｄｄより低い電位（接地電位など）である。また、電流源トランジスタ３２３のゲートには、所定のバイアス電位Ｖｂ１が印加される。
入力側スイッチ３２１は、タイミング制御部２３０からのリセット信号ＲＳＴ１に従って、入力ノード３４１と、ソースフォロワトランジスタ３２２のソースとの間の経路を開閉するものである。ここで、リセット信号ＲＳＴ１は、増幅回路３００のゲインを決める容量の電荷の初期化を指示する信号であり、例えば、初期化する場合にハイレベルが設定され、そうでない場合にローレベルが設定される。入力側スイッチ３２１は、初期化が指示された場合に、閉状態に移行してソースフォロワトランジスタ３２２のソースを入力ノード３４１に接続する。一方、初期化が指示されていない場合に入力側スイッチ３２１は、開状態に移行してソースフォロワトランジスタ３２２のソースを入力ノード３４１から切り離す。この入力側スイッチ３２１として、例えば、ｎＭＯＳトランジスタが用いられる。
電流源トランジスタ３３１、カスコードトランジスタ３３２、カスコードトランジスタ３３３および増幅トランジスタ３３４は、電源線３５１と基準電位線３５２との間において直列に接続される。また、電流源３３５およびｎＭＯＳトランジスタ３３６も電源線３５１と基準電位線３５２との間において直列に接続される。ｐＭＯＳトランジスタ３３７および電流源３３８も同様に電源線３５１と基準電位線３５２との間において直列に接続される。
また、電流源トランジスタ３３１のゲートには、所定のバイアス電位Ｖｂ２が印加される。カスコードトランジスタ３３２のゲートは、ｐＭＯＳトランジスタ３３７および電流源３３８の接続点に接続される。カスコードトランジスタ３３２および３３３の接続点は、出力信号Ｖｏｕｔを出力する出力ノード３４２として用いられ、ＡＤ変換器２５１と、ソースフォロワトランジスタ３２２のゲートとに接続される。カスコードトランジスタ３３３のゲートは、電流源３３５およびｎＭＯＳトランジスタ３３６の接続点に接続される。増幅トランジスタ３３４のゲートは入力ノード３４１に接続される。
上述の構成により、増幅回路３００は、入力信号Ｖｉｎを増幅して出力信号Ｖｏｕｔとして、ＡＤ変換器２５１へ出力する。また、リセット信号ＲＳＴ１により初期化が指示された場合に増幅回路３００は、ゲインを決める容量の電荷を初期化する。
図６は、本技術の第１の実施の形態における増幅回路３００を簡易化した回路図である。同図において、容量３１１および３１２は省略されている。また、電流源トランジスタ３３１は、電流源３４３に置き換えられ、ｐＭＯＳトランジスタ３３７および電流源３３８は、カスコードトランジスタ３３２のゲートに一定のバイアス電位を供給するバイアス電位供給源３４４に置き換えられている。電流源３３５およびｎＭＯＳトランジスタ３３６は、カスコードトランジスタ３３３のゲートに一定のバイアス電位を供給するバイアス電位供給源３４５に置き換えられている。
増幅回路３００において、増幅トランジスタ３３４は、入力信号Ｖｉｎを増幅する。また、カスコードトランジスタ３３３は、ドレイン−ソース間電圧が、境界電圧Ｖｂｏより高い場合には略一定のドレイン電流Ｉｄ２を生成し、増幅トランジスタ３３４を介して基準電位線３５２に供給する。ここで、境界電圧Ｖｂｏは、ドレイン電流が線形に変化する線形領域と、ドレイン電流Ｉｄ２が略一定になる飽和領域との境界のドレイン−ソース間電圧である。
また、カスコードトランジスタ３３２は、出力信号Ｖｏｕｔを所定のクリップ電位未満に制限する。
ソースフォロワトランジスタ３２２は、ソースが電流源トランジスタ３２３を介して基準電位線３５２に接続されており、このような回路は、ソースフォロワ回路と呼ばれる。ソースフォロワ回路においては、ソースフォロワトランジスタ３２２のソースに追従して、ソースフォロワトランジスタ３２２のゲートが変動する。例えば、ソースの電位が変動すると、その変動後のソースの電位に一定値を加えた電位に、ゲートの電位が変動する。
初期化が指示されて入力側スイッチ３２１が閉状態に移行すると、ソースフォロワトランジスタ３２２のソースに入力信号Ｖｉｎが入力される。そして、ソースフォロワトランジスタ３２２のゲートの電位（すなわち、カスコードトランジスタ３３３のドレインの電位）は、そのソースよりも一定値高くなり、その分、カスコードトランジスタ３３３のドレイン−ソース間電圧Ｖｄｓが高くなる。ソースフォロワトランジスタ３２２および電流源トランジスタ３２３のゲート幅やゲート長は、上昇後のドレイン−ソース間電圧Ｖｄｓが境界電圧Ｖｂｏよりも高くなるように調整されている。このため、カスコードトランジスタ３３３は飽和領域で動作する。
ここで、ソースフォロワトランジスタ３２２および電流源トランジスタ３２３を設けずに、入力側スイッチ３２１の一端を出力ノード３４２に直接接続した構成の比較例を想定する。この比較例では、初期化時に入力ノード３４１が出力ノード３４２と接続されるため、入力信号Ｖｉｎの電位が低いと、出力ノード３４２の電位（すなわち、カスコードトランジスタ３３３のドレインの電位）も低くなる。このため、カスコードトランジスタ３３３のドレイン−ソース間電圧Ｖｄｓが、境界電圧Ｖｂｏ以下となることがある。この際には、カスコードトランジスタ３３３が線形領域で動作して、増幅回路３００のゲインが変動する。このため、同一の画素信号がある場合でも、カラムごとの増幅回路３００からの信号に誤差が発生して、画質が低下してしまう。
これに対して、増幅回路３００では、初期化時に制御回路３２０が、境界電圧Ｖｂｏよりも高い値にドレイン−ソース間電圧Ｖｄｓを制御するため、カスコードトランジスタ３３３は飽和領域で動作する。これにより、初期化時にアンプのゲインを高く保ち、ゲインの変動に起因する画質の低下を抑制することができる。
［ＡＤ変換器の構成例］
図７は、本技術の第１の実施の形態におけるＡＤ変換器２５１の一構成例を示すブロック図である。このＡＤ変換器２５１は、比較器２５２およびカウンタ２５３を備える。
比較器２５２は、増幅回路３００からの出力信号Ｖｏｕｔと、ＤＡＣ２４０からの参照信号ＲＥＦとを比較するものである。この比較器２５２は、比較結果をカウンタ２５３に供給する。
カウンタ２５３は、タイミング制御部２３０の制御に従って、比較器２５２の比較結果に基づいて計数値を計数するものである。
タイミング制御部２３０は、増幅回路３００の初期化の際にカウンタ２５３の計数値を初期値にする。そして、カウンタ２５３は、比較結果が反転するまでの期間に亘って、所定周波数のクロック信号に同期して計数値を計数し、計数値を示す画素データＤｏｕｔを出力する。この計数値は、リセットレベル（Ｐ相レベル）を示す。
次いで、浮遊拡散層２２５に電荷が転送された際にタイミング制御部２３０はカウンタ２５３の計数値を初期値にする。そして、カウンタ２５３は、比較結果が反転するまでの期間に亘ってクロック信号に同期して計数値を計数し、計数値を示す画素データＤｏｕｔを出力する。この計数値は、信号レベル（Ｄ相レベル）を示す。
これらのリセットレベルおよび信号レベルの差分を求めるＣＤＳ処理により、画素２２１で生じたリセットノイズを除去することができる。
［固体撮像素子の動作例］
図８は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すタイミングチャートである。タイミング制御部２３０は、ＡＤ変換の直前のタイミングＴ１から、タイミングＴ２までの期間に亘って、ハイレベルのリセット信号ＲＳＴ１を増幅回路３００に供給する。増幅回路３００は、そのリセット信号ＲＳＴ１に従ってゲインを決める容量の電荷を初期化する。
そして、タイミングＴ２から、ＡＤ変換期間が経過したタイミングＴ３までの期間に亘ってＡＤ変換器２５１は、リセットレベルおよび信号レベルを順にＡＤ変換する。
図９は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すフローチャートである。この動作は、例えば、画像データを撮像するための所定のアプリケーションが実行されたときに開始される。
固体撮像素子２００においてタイミング制御部２３０は、増幅回路３００を初期化する（ステップＳ９０１）。そして、増幅回路３００は、駆動回路２１０により選択された行の入力信号Ｖｉｎを増幅し、ＡＤ変換器２５１は、その行のリセットレベルおよび信号レベルを順にＡＤ変換する（ステップＳ９０２）。これにより、１行の画素データが読み出される。
固体撮像素子２００は、全行の読出しが完了したか否かを判断する（ステップＳ９０３）。全行の読出しが完了していない場合に（ステップＳ９０３：Ｎｏ）、固体撮像素子２００は、ステップＳ９０１以降を繰り返し実行する。一方、全行の読出しが完了した場合に（ステップＳ９０３：Ｙｅｓ）、固体撮像素子２００は、画像データを撮像するための動作を終了する。複数枚の画像データを連続して撮像する際には、垂直同期信号ＶＳＹＮＣに同期してステップＳ９０１乃至Ｓ９０３が繰り返し実行される。
このように、本技術の第１の実施の形態によれば、初期化が指示された場合に制御回路３２０が、カスコードトランジスタ３３３のドレイン−ソース間電圧を境界電圧より高くするため、初期化時にゲインを高く保つことができる。これにより、ゲインの変動に起因する画質の低下を抑制することができる。
＜２．第２の実施の形態＞
上述の第１の実施の形態では、ソースフォロワトランジスタ３２２のゲートが常に出力ノード３４２に接続されていた。しかしながら、この構成ではＡＤ変換期間内に出力信号Ｖｏｕｔの変動に応じて、電流源トランジスタ３２３のドレイン−ソース間電圧が変動し、そのトランジスタのドレイン電流Ｉｄ１が変動してしまう。そして、カラムごとのドレイン電流Ｉｄ１の変動により、初期化後のＡＤ変換期間内において、グランドノイズが生じてしまう。この第２の実施の形態の増幅回路３００は、初期化後のＡＤ変換期間内に、ソースフォロワトランジスタ３２２のゲートを出力ノード３４２から切り離す点において第１の実施の形態と異なる。
図１０は、本技術の第２の実施の形態における増幅回路３００の一構成例を示す回路図である。この増幅回路３００は、出力側スイッチ３２４および容量３２５と、ｐＭＯＳトランジスタ３３９と、イネーブルスイッチ３４０とをさらに備える点において第１の実施の形態と異なる。出力側スイッチ３２４として、例えば、ｎＭＯＳトランジスタが用いられる。
出力側スイッチ３２４は、タイミング制御部２３０からのリセット信号ＲＳＴ２に従って、ソースフォロワトランジスタ３２２のゲートと出力ノード３４２との間の経路を開閉するものである。ここで、リセット信号ＲＳＴ２は、初期化を指示する信号であり、例えば、初期化する場合にハイレベルが設定され、そうでない場合にローレベルが設定される。出力側スイッチ３２４は、初期化が指示された場合に、閉状態に移行してソースフォロワトランジスタ３２２のゲートを出力ノード３４２に接続する。一方、初期化が指示されていない場合に出力側スイッチ３２４は、開状態に移行してソースフォロワトランジスタ３２２のゲートを出力ノード３４２から切り離す。ただし、入力側スイッチ３２１と出力側スイッチ３２４とのそれぞれは、異なるタイミングで制御される。
容量３２５の一端は、ソースフォロワトランジスタ３２２のゲートに接続され、他端は、基準電位線３５２に接続される。ｐＭＯＳトランジスタ３３９のゲートは、ｐＭＯＳトランジスタ３３７および電流源３３８の接続点に接続され、ソースは基準電位線３５２に接続され、ドレインは出力ノード３４２に接続される。イネーブルスイッチ３４０は、タイミング制御部２３０からの出力イネーブル信号に従って、出力ノード３４２と基準電位線３５２との間の経路を開閉するものである。
図１１は、本技術の第２の実施の形態における増幅回路３００を簡易化した回路図である。第１の実施の形態と同様に、同図において、容量３１１および３１２や、ｐＭＯＳトランジスタ３３９およびイネーブルスイッチ３４０は、省略されている。
図１２は、本技術の第２の実施の形態における固体撮像素子２００の動作の一例を示すタイミングチャートである。タイミング制御部２３０は、ＡＤ変換の直前のタイミングＴ１から、タイミングＴ２までの期間に亘って、ハイレベルのリセット信号ＲＳＴ２を出力側スイッチ３２４に供給する。また、タイミング制御部２３０は、タイミングＴ１の直後のタイミングＴ１１から、タイミングＴ２の直前のタイミングＴ１２までの期間に亘って、ハイレベルのリセット信号ＲＳＴ１を入力側スイッチ３２１に供給する。このため、ＡＤ変換中、すなわち、増幅回路３００の増幅動作中においては、入力側スイッチ３２１および出力側スイッチ３２４の両方が開状態となる。
上述したように、入力側スイッチ３２１および出力側スイッチ３２４のそれぞれが閉状態になるタイミングが異なり、また、それらのスイッチのそれぞれが開状態になるタイミングも異なる。このため、それらのスイッチが同時に開閉した際と比較して、スイッチングの際に生じるｋＴＣノイズを低減することができる。出力側スイッチ３２４が開状態に遷移する際に若干のｋＴＣノイズが生じるが、ＣＤＳ処理により低減することができるため、大きな問題とはならない。
図１３は、本技術の第２の実施の形態における増幅回路３００の増幅動作時の特性を示すグラフである。同図における縦軸は、増幅動作時におけるドレイン電流Ｉｄ１を示し、横軸は、出力電圧Ｖｏｕｔを示す。同図における実線は、出力側スイッチ３２４を設けた場合のドレイン電流Ｉｄ１の特性を示し、点線は、出力側スイッチ３２４を設けない比較例の特性を示す。
出力側スイッチ３２４を設けない比較例では、増幅トランジスタ３３４が線形領域で動作する際、入力信号Ｖｉｎに応じて、出力ノード３４２（ソースフォロワトランジスタ３２２のゲート）の電位が変動する。この電位変動により、電流源トランジスタ３２３のドレイン−ソース間の電圧が出力に応じて変化し、電流源トランジスタ３２３のドレイン電流Ｉｄ１が変動してしまう。これにより、ドレイン電流Ｉｄ１の和であるカラム電流が変動する。例えば、カラム電流が低下する。
これに対して、増幅回路３００では、増幅回路３００の増幅動作時（すなわち、ＡＤ変換期間内）に、出力側スイッチ３２４が開状態になり、ソースフォロワトランジスタ３２２のゲートを出力ノード３４２から切り離す。初期化時の出力ノード３４２の電位は、容量３２５に保持され、ソースフォロワトランジスタ３２２のゲートの電位は、増幅動作時に一定に保たれる。このため、出力ノード３４２の電位が変動してもカラム電流が変動しない。これにより、カラム電流の変動に起因するグランドノイズを低減することができる。
このように、本技術の第２の実施の形態によれば、ＡＤ変換期間内に出力側スイッチ３２４がソースフォロワトランジスタ３２２のゲートを出力ノードから切り離すため、電流源トランジスタ３２３のドレイン−ソース間電圧の変動を抑制することができる。これにより、そのドレイン−ソース間電圧に応じたドレイン電流Ｉｄ１の変動を抑制し、そのドレイン電流Ｉｄ１の変動に起因するグランドノイズを低減することができる。
＜３．第３の実施の形態＞
上述の第２の実施の形態では、増幅回路３００の増幅動作時（ＡＤ変換期間内）に出力側スイッチ３２４がソースフォロワトランジスタ３２２のゲートを出力ノード３４２から切り離していた。しかし、切り離された後のゲートの電位が容量３２５の放電により変動した際に、その電位の変動に応じて、ドレイン電流Ｉｄ１が変動するおそれがある。この第３の実施の形態の増幅回路３００は、ＡＤ変換期間内において、ソースフォロワトランジスタ３２２のゲートに一定のバイアス電位を供給する点において第２の実施の形態と異なる。
図１４は、本技術の第３の実施の形態における増幅回路３００の一構成例を示す回路図である。この第３の実施の形態の増幅回路３００は、制御回路３２０内において容量３２５を備えず、バイアス制御スイッチ３２６と、電流源３２７と、ｎＭＯＳトランジスタ３２８および３２９とをさらに備える点において第２の実施の形態と異なる。バイアス制御スイッチ３２６として、例えば、ｎＭＯＳトランジスタが用いられる。
電流源３２７、ｎＭＯＳトランジスタ３２８およびｎＭＯＳトランジスタ３２９は、電源線３５１と基準電位線３５２との間において直列に接続されている。また、ｎＭＯＳトランジスタ３２８およびｎＭＯＳトランジスタ３２９のそれぞれにおいて、ゲートおよびドレインは短絡されている。また、ｎＭＯＳトランジスタ３２８および３２９の接続点の電位がバイアス電位Ｖｂ１として電流源トランジスタ３２３のゲートに印加される。
バイアス制御スイッチ３２６は、タイミング制御部２３０からのリセット信号ＲＳＴ３に従って、ソースフォロワトランジスタ３２２のゲートと、電流源３２７およびｎＭＯＳトランジスタ３２８の接続点との間の経路を開閉するものである。ここで、リセット信号ＲＳＴ３は、初期化しない際に一定のバイアス電位の供給を指示する信号であり、例えば、バイアス電位を供給する場合にハイレベルが設定され、そうでない場合にローレベルが設定される。
バイアス制御スイッチ３２６は、初期化しない旨（すなわち、バイアス電位の供給）が指示された場合に、閉状態に移行してソースフォロワトランジスタ３２２のゲートにバイアス電位の供給源を接続する。一方、バイアス電位の供給が指示されていない場合にバイアス制御スイッチ３２６は、開状態に移行してソースフォロワトランジスタ３２２のゲートをバイアス電位の供給源から切り離す。
図１５は、本技術の第３の実施の形態における増幅回路３００を簡易化した回路図である。同図において、電流源３２７、ｎＭＯＳトランジスタ３２８およびｎＭＯＳトランジスタ３２９からなる回路は、電流源３２７およびｎＭＯＳトランジスタ３２８の接続点の電位をバイアス電位として供給するバイアス電位供給源３４６に置き換えられている。
図１６は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すタイミングチャートである。タイミング制御部２３０は、ＡＤ変換の直前のタイミングＴ１から、タイミングＴ２までの期間に亘って、ローレベルのリセット信号ＲＳＴ３をバイアス制御スイッチ３２６に供給する。また、タイミングＴ１より前や、タイミングＴ２の後のＡＤ変換期間において、タイミング制御部２３０は、ハイレベルのリセット信号ＲＳＴ３をバイアス制御スイッチ３２６に供給する。
また、タイミング制御部２３０は、タイミングＴ１の直後のタイミングＴ１１から、タイミングＴ２の直前のタイミングＴ１４までの期間に亘って、ハイレベルのリセット信号ＲＳＴ２を出力側スイッチ３２４に供給する。また、タイミング制御部２３０は、タイミングＴ１１の直後のタイミングＴ１２から、タイミングＴ１４の直前のタイミングＴ１３までの期間に亘って、ハイレベルのリセット信号ＲＳＴ１を入力側スイッチ３２１に供給する。
上述したように、入力側スイッチ３２１、出力側スイッチ３２４およびバイアス制御スイッチ３２６のそれぞれが閉状態になるタイミングが異なり、また、それらのスイッチのそれぞれが開状態になるタイミングも異なる。このため、それらのスイッチが同時に開閉した際と比較して、ｋＴＣノイズを低減することができる。
図１７は、本技術の第３の実施の形態における増幅回路の増幅動作時の特性を示すグラフである。同図における縦軸は、出力信号Ｖｏｕｔのレベル、または、各列のドレイン電流Ｉｄ１の和であるカラム電流のレベルを示す。同図における横軸は、入力信号Ｖｉｎのレベルを示す。同図における細い実線は、出力電圧Ｖｏｕｔの軌跡を示し、太い実線は、カラム電流の軌跡を示す。また、同図における一点鎖線は、バイアス制御スイッチ３２６を設けない比較例のカラム電流の軌跡を示す。
バイアス制御スイッチ３２６を設けない比較例では、容量３２５の放電により制御回路３２０内のドレイン電流Ｉｄ１が変動してしまう。これにより、ドレイン電流Ｉｄ１の和であるカラム電流が変動する。例えば、カラム電流が低下する。
これに対して、増幅回路３００では、増幅回路３００の増幅動作時（すなわち、ＡＤ変換期間内）に、バイアス制御スイッチ３２６を閉状態にすることにより、一定のバイアス電位をソースフォロワトランジスタ３２２のゲートに供給することができる。このため、カラム電流が変動しない。これにより、カラム電流の変動に起因するグランドノイズを低減することができる。
図１８は、本技術の第３の実施の形態におけるリセット時の増幅回路３００の状態の一例を示す図である。タイミング制御部２３０は、リセット信号ＲＳＴ１およびＲＳＴ２により入力側スイッチ３２１、出力側スイッチ３２４を閉状態に制御し、リセット信号ＲＳＴ３によりバイアス制御スイッチ３２６を開状態に制御する。これにより、カスコードトランジスタ３３３のゲート−ソース間電圧Ｖｄｓが境界電圧Ｖｂｏより高くなるため、
高いゲインを保つことができ、容量の電荷の初期化が完全に近い形ができ、カラムアンプ間の誤差を抑制することができる。
図１９は、本技術の第３の実施の形態における増幅動作時（ＡＤ変換中）の増幅回路３００の状態の一例を示す図である。タイミング制御部２３０は、リセット信号ＲＳＴ１およびＲＳＴ２により入力側スイッチ３２１、出力側スイッチ３２４を開状態に制御し、リセット信号ＲＳＴ３によりバイアス制御スイッチ３２６を閉状態に制御する。出力側スイッチ３２４を開状態にすることにより、出力ノード３４２の電位変動によるドレイン電流Ｉｄ１の変動を抑制することができる。また、バイアス制御スイッチ３２６を閉状態にすることにより、一定のバイアス電位をソースフォロワトランジスタ３２２のゲートに供給することができる。これにより、制御回路３２０内のドレイン電流Ｉｄ１の変動を抑制することができる。
電流変動を抑制した効果を検証するために５５ナノメートル（ｎｍ）プロセスにおいてシミュレーションを行った。シミュレーションでは、出力信号Ｖｏｕｔの振幅をダイナミックレンジが最大となる範囲に振った状態で、１列の増幅回路３００の電流変動値を求めた。
入力側スイッチ３２１の一端を出力ノード３４２に直接接続する比較例では、電流変動値は、約７５０ナノアンペア（ｎＡ）である。これに対し、増幅回路３００では、電流変動値は、約７３ピコアンペア（ｐＡ）であり、４桁も小さい。
また、１ＬＳＢ（Least Significant Bit）のストリーキングが生じる電流変動値についてシミュレーションにより算出した。このシミュレーションにおいては、１列の画素２２１のゲインに増幅回路３００のゲインを乗算した値を３０デシベル（ｄＢ）とし、列の総数を４０００とし、基準電位線の配線抵抗を１オーム（Ω）とした。この条件下では、１列当たりの電流変動値は、１．６ナノアンペア（ｎＡ）となる。この値より、比較例では、ストリーキングが４６０ＬＳＢであったのに対し、増幅回路３００では０．１ＬＳＢとなり、ストリーキングが大幅に抑制されている。なお、出力信号Ｖｏｕｔを制限した際の電流変動分を考慮すると、ストリーキングは１ＬＳＢとなる。
このように、本技術の第３の実施の形態によれば、バイアス制御スイッチ３２６は、ＡＤ変換期間内にソースフォロワトランジスタ３２２のゲートに一定のバイアス電位を供給するため、電流源トランジスタ３２３のドレイン−ソース間電圧を一定にすることができる。これにより、制御回路３２０内のドレイン電流Ｉｄ１を一定にすることができる。これにより、ドレイン電流Ｉｄ１の変動に起因するグランドノイズを低減することができる。
＜４．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図２０は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２０に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークI/F(interface)１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２０の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図２１は、撮像部１２０３１の設置位置の例を示す図である。
図２１では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図２１には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、図１の撮像装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、ストリーキングを抑制し、より見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
なお、本技術は以下のような構成もとることができる。
（１）入力信号を増幅する増幅トランジスタと、
ドレインおよびソースの間のドレイン−ソース間電圧が所定電圧より高い場合には略一定のドレイン電流を前記増幅トランジスタを介して所定の基準電位の基準電位線に供給するカスコードトランジスタと、
初期化が指示された場合には前記ドレイン−ソース間電圧を前記所定電圧より高い値に制御する制御回路と
を具備する増幅回路。
（２）前記制御回路は、
ソースの電位より高い電位を前記カスコードトランジスタの前記ドレインに供給するソースフォロワトランジスタと、
前記初期化が指示された場合には前記ソースフォロワトランジスタの前記ソースと前記入力信号が入力される入力ノードとを接続し、前記初期化が指示されていない場合には前記ソースを前記入力ノードから切り離す入力側スイッチと
を備え、
前記ドレインは、前記増幅された入力信号が出力される出力ノードに接続される
前記（１）記載の増幅回路。
（３）前記制御回路は、前記初期化が指示された場合には前記ソースフォロワトランジスタの前記ゲートと前記出力ノードとを接続し、前記初期化が指示されていない場合には前記ゲートを前記出力ノードから切り離す出力側スイッチをさらに備え、
前記ソースフォロワトランジスタは、前記ソースの電位より高い前記ゲートの電位を前記出力側スイッチを介して供給する
前記（２）記載の増幅回路。
（４）前記制御回路は、前記初期化が指示されていない場合には前記ソースフォロワトランジスタの前記ゲートと所定のバイアス電位を供給するバイアス電位供給源とを接続するバイアス制御スイッチをさらに備える
前記（３）記載の増幅回路。
（５）入力信号を増幅する増幅トランジスタと、
ドレインおよびソースの間のドレイン−ソース間電圧が所定電圧より高い場合には略一定のドレイン電流を前記増幅トランジスタを介して所定の基準電位の基準電位線に供給する電流源トランジスタと、
初期化が指示された場合には前記ドレイン−ソース間電圧を前記所定電圧より高い値に制御する制御回路と、
入射光を光電変換して前記入力信号として前記増幅トランジスタに供給する画素と
を具備する撮像装置。
（６）前記制御回路は、
ソースの電位より高い電位を前記カスコードトランジスタの前記ドレインに供給するソースフォロワトランジスタと、
前記初期化が指示された場合には前記ソースフォロワトランジスタの前記ソースと前記入力信号が入力される入力ノードとを接続し、前記初期化が指示されていない場合には前記ソースを前記入力ノードから切り離す入力側スイッチと
を備え、
前記ドレインは、前記増幅された入力信号が出力される出力ノードに接続される
前記（５）記載の撮像装置。
（７）前記入力側スイッチの動作タイミングを制御するタイミング制御部をさらに具備する
前記（６）記載の撮像装置。
（８）前記制御回路は、前記初期化が指示された場合には前記ソースフォロワトランジスタの前記ゲートと前記出力ノードとを接続し、前記初期化が指示されていない場合には前記ゲートを前記出力ノードから切り離す出力側スイッチをさらに備え、
前記ソースフォロワトランジスタは、前記ソースの電位より高い前記ゲートの電位を前記出力側スイッチを介して供給し、
前記タイミング制御部は、前記入力側スイッチおよび前記出力側スイッチのそれぞれを異なるタイミングで動作させる
前記（７）記載の撮像装置。
（９）前記制御回路は、前記初期化が指示されていない場合には前記ソースフォロワトランジスタの前記ゲートと所定のバイアス電位を供給するバイアス電位供給源とを接続するバイアス制御スイッチをさらに備え、
前記タイミング制御部は、前記入力側スイッチ、前記出力側スイッチおよび前記バイアス制御スイッチのそれぞれを互いに異なるタイミングで動作させる
前記（８）記載の撮像装置。
（１０）入力信号を増幅する手順と、
初期化が指示された場合にはドレインおよびソースの間のドレイン−ソース間電圧が所定電圧より高いときに略一定のドレイン電流を前記増幅トランジスタを介して所定の基準電位の基準電位線に供給するカスコードトランジスタの前記ドレイン−ソース間電圧を前記所定電圧より高い値に制御する制御手順と
を具備する増幅回路の制御方法。
１００ 撮像装置
１１０ 光学部
１２０ ＤＳＰ回路
１３０ 表示部
１４０ 操作部
１５０ バス
１６０ フレームメモリ
１７０ 記憶部
１８０ 電源部
２００ 固体撮像素子
２１０ 垂直駆動部
２２０ 画素アレイ部
２２１ 画素
２２２ フォトダイオード
２２３ 転送トランジスタ
２２４ リセットトランジスタ
２２５ 浮遊拡散層
２２６、３３４ 増幅トランジスタ
２２７ 選択トランジスタ
２３０ タイミング制御部
２４０ ＤＡＣ
２５０ カラム信号処理部
２５１ ＡＤ変換器
２５２ 比較器
２５３ カウンタ
２５４ 転送スイッチ
２５５ メモリ
２６０ 水平駆動部
３００ 増幅回路
３１１、３１２、３２５ 容量
３２０ 制御回路
３２１ 入力側スイッチ
３２２ ソースフォロワトランジスタ
３２３、３３１ 電流源トランジスタ
３２４ 出力側スイッチ
３２６ バイアス制御スイッチ
３２７、３３５、３３８、３４３ 電流源
３２８、３２９、３３６、 ｎＭＯＳトランジスタ
３３２、３３３ カスコードトランジスタ
３３７、３３９ ｐＭＯＳトランジスタ
３４０ イネーブルスイッチ
３４４、３４５、３４６ バイアス電位供給源
１２０３１ 撮像部

Claims (10)

  1. 入力信号を増幅する増幅トランジスタと、
    ドレインおよびソースの間のドレイン−ソース間電圧が所定電圧より高い場合には略一定のドレイン電流を前記増幅トランジスタを介して所定の基準電位の基準電位線に供給するカスコードトランジスタと、
    初期化が指示された場合には前記ドレイン−ソース間電圧を前記所定電圧より高い値に制御する制御回路と
    を具備する増幅回路。
  2. 前記制御回路は、
    ソースの電位より高い電位を前記カスコードトランジスタの前記ドレインに供給するソースフォロワトランジスタと、
    前記初期化が指示された場合には前記ソースフォロワトランジスタの前記ソースと前記入力信号が入力される入力ノードとを接続し、前記初期化が指示されていない場合には前記ソースを前記入力ノードから切り離す入力側スイッチと
    を備え、
    前記ドレインは、前記増幅された入力信号が出力される出力ノードに接続される
    請求項１記載の増幅回路。
  3. 前記制御回路は、前記初期化が指示された場合には前記ソースフォロワトランジスタの前記ゲートと前記出力ノードとを接続し、前記初期化が指示されていない場合には前記ゲートを前記出力ノードから切り離す出力側スイッチをさらに備え、
    前記ソースフォロワトランジスタは、前記ソースの電位より高い前記ゲートの電位を前記出力側スイッチを介して供給する
    請求項２記載の増幅回路。
  4. 前記制御回路は、前記初期化が指示されていない場合には前記ソースフォロワトランジスタの前記ゲートと所定のバイアス電位を供給するバイアス電位供給源とを接続するバイアス制御スイッチをさらに備える
    請求項３記載の増幅回路。
  5. 入力信号を増幅する増幅トランジスタと、
    ドレインおよびソースの間のドレイン−ソース間電圧が所定電圧より高い場合には略一定のドレイン電流を前記増幅トランジスタを介して所定の基準電位の基準電位線に供給する電流源トランジスタと、
    初期化が指示された場合には前記ドレイン−ソース間電圧を前記所定電圧より高い値に制御する制御回路と、
    入射光を光電変換して前記入力信号として前記増幅トランジスタに供給する画素と
    を具備する撮像装置。
  6. 前記制御回路は、
    ソースの電位より高い電位を前記カスコードトランジスタの前記ドレインに供給するソースフォロワトランジスタと、
    前記初期化が指示された場合には前記ソースフォロワトランジスタの前記ソースと前記入力信号が入力される入力ノードとを接続し、前記初期化が指示されていない場合には前記ソースを前記入力ノードから切り離す入力側スイッチと
    を備え、
    前記ドレインは、前記増幅された入力信号が出力される出力ノードに接続される
    請求項５記載の撮像装置。
  7. 前記入力側スイッチの動作タイミングを制御するタイミング制御部をさらに具備する
    請求項６記載の撮像装置。
  8. 前記制御回路は、前記初期化が指示された場合には前記ソースフォロワトランジスタの前記ゲートと前記出力ノードとを接続し、前記初期化が指示されていない場合には前記ゲートを前記出力ノードから切り離す出力側スイッチをさらに備え、
    前記ソースフォロワトランジスタは、前記ソースの電位より高い前記ゲートの電位を前記出力側スイッチを介して供給し、
    前記タイミング制御部は、前記入力側スイッチおよび前記出力側スイッチのそれぞれを異なるタイミングで動作させる
    請求項７記載の撮像装置。
  9. 前記制御回路は、前記初期化が指示されていない場合には前記ソースフォロワトランジスタの前記ゲートと所定のバイアス電位を供給するバイアス電位供給源とを接続するバイアス制御スイッチをさらに備え、
    前記タイミング制御部は、前記入力側スイッチ、前記出力側スイッチおよび前記バイアス制御スイッチのそれぞれを互いに異なるタイミングで動作させる
    請求項８記載の撮像装置。
  10. 入力信号を増幅する手順と、
    初期化が指示された場合にはドレインおよびソースの間のドレイン−ソース間電圧が所定電圧より高いときに略一定のドレイン電流を前記増幅トランジスタを介して所定の基準電位の基準電位線に供給するカスコードトランジスタの前記ドレイン−ソース間電圧を前記所定電圧より高い値に制御する制御手順と
    を具備する増幅回路の制御方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112511118A (zh) * 2019-09-13 2021-03-16 株式会社东芝 放大器以及放大方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6208278B1 (en) * 1999-05-07 2001-03-27 Infineon Technologies North America Corp. System and method for logarithmic digital to analog conversion
US7276976B2 (en) * 2004-12-02 2007-10-02 Electronics And Telecommunications Research Institute Triple cascode power amplifier of inner parallel configuration with dynamic gate bias technique
JP4354465B2 (ja) * 2006-03-24 2009-10-28 シャープ株式会社 可変利得増幅器及びこの可変利得増幅器を備えた通信装置
JP2008042224A (ja) * 2006-08-01 2008-02-21 Matsushita Electric Ind Co Ltd 固体撮像装置および撮像装置
JP2010147992A (ja) * 2008-12-22 2010-07-01 Toshiba Corp 増幅回路及びａ／ｄ変換器
US7944290B2 (en) * 2009-01-26 2011-05-17 Sumitomo Electric Industries, Ltd. Trans-impedance amplifier
JP2011029726A (ja) 2009-07-21 2011-02-10 Panasonic Corp 固体撮像装置およびそれを備えたカメラ
JP5672975B2 (ja) * 2010-11-01 2015-02-18 富士通セミコンダクター株式会社 可変利得増幅器
US8975968B2 (en) * 2013-01-25 2015-03-10 Qualcomm Incorporated Amplifiers with improved isolation
US9350074B2 (en) * 2013-03-15 2016-05-24 Teqnovations, LLC Active, electronically scanned array antenna
JP2016171466A (ja) 2015-03-12 2016-09-23 株式会社東芝 光受信回路および光結合装置
KR102316476B1 (ko) * 2015-06-16 2021-10-22 삼성디스플레이 주식회사 데이터 구동 장치 및 이를 포함하는 유기 발광 표시 장치
US10003303B2 (en) * 2016-03-22 2018-06-19 Avago Technologies General Ip (Singapore) Pte. Ltd. Modulated supply amplifier with adjustable input parameter configuration
US10924015B2 (en) * 2018-05-25 2021-02-16 Texas Instruments Incorporated Methods, apparatus, and systems for current sensing in valley current-controlled boost converters

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112511118A (zh) * 2019-09-13 2021-03-16 株式会社东芝 放大器以及放大方法
JP2021044766A (ja) * 2019-09-13 2021-03-18 株式会社東芝 増幅器及び増幅方法
JP7222858B2 (ja) 2019-09-13 2023-02-15 株式会社東芝 増幅器及び増幅方法

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