JP2016184872A - 撮像回路装置及び電子機器 - Google Patents

Abstract

【課題】 画素部、読み出し回路部、制御回路部を効率的に配置して、細長チップに好適なレイアウト配置を実現できる撮像回路装置を提供する。
【解決手段】 撮像回路装置２０は、複数の画素にそれぞれ受光素子ＰＤが配置される画素部３０と、画素部から電荷を読み出す読み出し回路部４０と、読み出された電荷に基づいて画素信号を出力するための制御を行う制御回路部５０とを含む。制御回路部は、読み出し回路部の出力に対して相関二重サンプリング処理を行う相関二重サンプリング回路６０Ｂと、画素信号を出力する出力回路６０Ａとを有する。矩形である撮像回路装置の長辺である第１の辺２０Ａに沿った領域を第１領域ＡＲ１とし、撮像回路装置の第２の辺２０Ｂに沿った領域を第２領域ＡＲ２とした場合に、第１領域に画素部と読み出し回路部とが配置され、第２領域において、相関二重サンプリング回路と、出力回路とが、第２の辺と平行な第１方向Ｄ１に沿って配置される。
【選択図】 図５

Description

本発明は、撮像回路装置及び電子機器等に関する。

特許文献１の図１には、受光素子（フォトダイオード）の画素がＮ行×Ｍ列でマトリクス配置された画素部３の下側に、水平転送部５を配置し、水平転送部５の右側に、画素信号の出力部６を配置した固体撮像装置が開示されている。

特許文献２の図１には、多数の画素が横方向に配置された画素部１０（画素列）と、画素部１０の上側、下側に配置されたシフトレジスター１２、１６（ＣＣＤレジスター）を有する固体撮像装置が開示されている。

特開２０１３−１７２４１号公報 特開２０１０−４１０７７号公報

特許文献１のように画素をＮ行×Ｍ列でマトリクス配置すると、固体撮像装置を細長チップにすることが難しい。このため、例えば主走査方向に撮像素子を配置して副走査方向に移動操作されて原稿をスキャンするコンタクトイメージセンサー等に好適な撮像回路装置を実現できない。

また、特許文献２は、相関二重サンプリング回路を有しておらず、この相関二重サンプリング回路のレイアウト配置や、相関二重サンプリング回路と他の回路（出力回路、読み出し回路部）とのレイアウト配置関係については言及されていない。

本発明の幾つかの態様は、画素部、読み出し回路部、制御回路部を効率的に配置して、細長チップに好適なレイアウト配置を実現できる撮像回路装置及び電子機器を提供する。

（１）本発明の一態様は、
複数の画素にそれぞれ受光素子が配置される画素部と、
前記画素部からの電荷を電圧に変換して読み出す読み出し回路部と、
前記読み出し回路部からの出力電圧に基づいて画素信号を出力するための制御を行う制御回路部と、
を含む撮像回路装置であって、
前記制御回路部は、
前記読み出し回路部からの前記出力電圧を相関二重サンプリング処理する相関二重サンプリング回路と、
前記相関二重サンプリング回路からの出力電圧に基づいて前記画素信号を出力する出力回路と、
を有し、
矩形である前記撮像回路装置の長辺である第１の辺に沿った領域を第１領域とし、前記撮像回路装置の前記第１の辺に対向する第２の辺に沿った領域を第２領域とした場合に、
前記第１領域に、前記画素部と、前記読み出し回路部とが配置され、
前記第２領域に、前記相関二重サンプリング回路と、前記出力回路とが、前記第２の辺と平行な第１方向に沿って配置される撮像回路装置に関する。

本発明の一態様によれば、画素部と読み出し回路部とは撮像回路装置のほぼ全長に亘る長さを有するので、矩形の撮像回路装置の長辺である第１辺に沿った第１領域に配置される。読み出し回路部が画素部の各画素からの電荷を電圧に変換して読み出すので、画素部と読み出し回路とは第１領域に並んで配置される。一方、相関二重サンプリング回路と出力回路とは、第２領域内にて第２の辺と平行な第１方向に沿って配置される。こうして、画素部、読み出し回路部、制御回路部（相関二重サンプリング回路と出力回路）のコンパクトで効率的なレイアウト配置が可能になり、細長の撮像回路装置に好適なレイアウト配置を実現できる。また、第２領域に配置された制御回路部のノイズが、第１領域に配置された画素部及び読み出し回路部に及ぼす悪影響を低減できる。また、この構成によれば読み出し回路部の後段において各画素毎に時分割で一箇所にて相関二重サンプリングすることになる。よって、読み出し回路の前段において各画素で同時に相関二重サンプリングするものと比較して、本構成は低速とはなるが、画素毎のばらつきを低減でき、しかも回路規模を縮小できる。

（２）本発明の一態様では、
前記制御回路部は、前記撮像回路装置の制御処理を行うロジック回路をさらに有し、前記第２領域に、前記ロジック回路と、前記相関二重サンプリング回路と、前記出力回路とを、前記第１方向に沿って配置することができる。読み出し回路部、相関二重サンプリング回路および出力回路に供給される制御信号（ロジック信号）等を生成するロジック回路を、相関二重サンプリング回路および出力回路と共に第２領域に一列で配置することで、コンパクトで効率的なレイアウト配置が可能になる。

（３）本発明の一態様では、前記相関二重サンプリング回路を、前記ロジック回路と前記出力回路との間に配置することができる。こうすると、細長の撮像回路装置の中央付近に相関二重サンプリング回路を配置でき、細長の画素部の各画素から相関二重サンプリング回路までの配線長さのばらつきが低減される。それにより、各画素の画素信号が配線負荷の相違に起因してばらつくことを抑制できる。

（４）本発明の一態様では、前記相関二重サンプリング回路は、平面視にて前記撮像回路装置の前記第２の辺を二等分する中心線と交差する位置に配置することができる。こうすると、細長の撮像回路装置の中央位置に相関二重サンプリング回路を配置でき、細長の画素部の各画素から相関二重サンプリング回路までの配線長さのばらつきがより低減される。それにより、各画素の画素信号が配線負荷の相違に起因してばらつくことを抑制できる。

（５）本発明の一態様では、平面視にて前記制御回路部と重なる端子群配置領域に、前記第１方向にて前記端子群配置領域の両端に配置されるチップスタート信号入力端子とチップスタート信号出力端子とを含む端子群が設けられ、前記相関二重サンプリング回路は、平面視にて、前記チップスタート信号入力端子と前記チップスタート信号出力端子との間に配置することができる。こうすると、細長の撮像回路装置の中央付近に相関二重サンプリング回路を配置でき、細長の画素部の各画素から相関二重サンプリング回路までの配線長さのばらつきが低減される。それにより、各画素の画素信号が配線負荷の相違に起因してばらつくことを抑制できる。なお、撮像回路装置（チップ）は複数個直列接続して用いることができ、そのために端子群は、チップスタート信号入力端子とチップスタート信号出力端子とを含む。この場合、チップスタート信号入力端子とチップスタート信号出力端子とは、端子群の中で長辺方向（第１方向）の両端に設けることで、チップ間で接続し易くなる。

（６）本発明の一態様では、前記読み出し回路部は、前記第１方向に沿って配置され、時分割で読み出し動作する複数の読み出しユニットを有し、前記複数の読み出しユニットは、共通配線を介して前記相関二重サンプリング回路と接続することができる。時分割で読み出される複数の読み出しユニットの出力は、共通接続線を介して相関二重サンプリング回路で順次処理される。こうして、読み出し回路部の後段において各画素毎に時分割で一箇所にて相関二重サンプリングすることができる。

（７）本発明の一態様では、前記読み出し回路部は、前記第１方向に沿って配置され、時分割で読み出し動作する複数の読み出しユニットを有し、前記複数の読み出しユニットの一部は第１共通配線と接続され、前記複数の読み出しユニットの他の一部は第２共通配線と接続され、前記第１共通配線と前記第２共通配線とをセレクターにより切り換えて前記相関二重サンプリング回路と接続することができる。こうすると、第１，第２共通配線の配線負荷が低減される。なお、第１共通配線／第２共通配線への接続は、複数の読み出しユニットの奇数番目／偶数番目とするか、あるいは複数の読み出しユニットの右半分／左半分などとすることができる。また、共通配線は３本以上に分割しても良い。

（８）本発明の他の態様は、上述した（１）〜（７）に記載の撮像回路装置を有する電子機器を定義している。この種の電子機器として、例えば撮像回路装置をイメージセンサーとして用いたスキャナー装置、並びにスキャナー装置にプリンター及び／又はコピー機が併存する複合機を挙げることができる。

本発明に係る電子機器の一実施形態であるコンタクトイメージセンサー（ＣＩＳ）方式のスキャナー装置に用いられるＣＩＳモジュールを示す図である。 図１に示すＣＩＳモジュールとフレキシブル配線を介して接続されるメイン基板を示す図である。 カラースキャンの制御例を示すタイミングチャートである。 撮像回路装置（イメージセンサーチップ）の概略ブロック図である。 撮像回路装置（イメージセンサーチップ）の回路部及び素子の平面レイアウトの一例を示す図である。 相関二重サンプリング回路を第２領域の中央位置に配置した変形例を示す図である。 図６に対する比較例のレイアウトを示す図である。 図６及び図７のイメージセンサーチップの出力電圧の位置依存性を示す特性図である。 図６及び図７のイメージセンサーチップをそれぞれ３個直列接続した場合の出力電圧の位置依存性を示す特性図である。 撮像回路装置（イメージセンサーチップ）の電源配線とバイパスコンデンサー（第１〜第４のキャパシター）のレイアウトの一例を示す図である。 撮像回路装置（イメージセンサーチップ）の端子群の平面レイアウトを示す図である。 一画素とその読み出し部とを示す回路図である。 読み出し回路部からの出力電圧を示す図である。 ４画素の画素部とそれに接続される読み取り回路とで構成される単位ブロックと、単位ブロックに供給される制御信号とを示す図である。 前段側転送ゲートの制御信号を生成する回路を示す図である。 図１５に示す制御信号生成回路の動作タイミングチャートである。 図１４に示す単位ブロックの動作タイミングチャートである。 第１〜第４の制御信号の生成動作を示すタイミングチャートである。 図１４の実施形態に対する比較例を示す図である。 ２ラインに亘る主走査期間での制御信号の生成を示すタイミングチャートである。 単位ブロックのレイアウトを模式的に示す図である。 図２２（Ａ）（Ｂ）は、読み出し回路部と相関二重サンプリング回路とを複数の共通配線とセレクターを介して接続する例を示す図である。

以下、本発明の好適な実施の形態について詳細に説明する。なお、以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．電子機器
図１は、本発明に係る電子機器の一実施形態である例えばコンタクトイメージセンサー（ＣＩＳ）方式のスキャナー装置に用いられるＣＩＳモジュール１０を示す図である。図１において、ＣＩＳモジュール１０は、原稿１に光を照射するライトガイド１１と、原稿１からの反射光を結像させるレンズアレー１２と、結像位置の画素にフォトダイオード等の光学素子を有するイメージセンサー１３とを有する。

ライトガイド１１は、例えばライトガイド１１の端部から光を入射させる光源１４を有する（図２参照）。ライトガイド１１は光源例えばＬＥＤ１４からの光源光が、原稿１の主走査方向の全域に照射されるように光案内する。レンズアレー１２は例えばロッドレンズアレイ等で形成される。イメージセンサー１３は主走査方向Ａに多数の画素を有し、ライトガイド１１及びレンズアレー１２と一体で副走査方向Ｂに移動される。ＣＩＳ方式のスキャナー装置は、光路が短く、薄型化に適し、部品点数が少なく、消費電力が少なく、安価である点で、光学縮小型スキャナー装置よりも優れている。

イメージセンサー１３は、図２に示すように複数のイメージセンサーチップ２０を直列接続して構成しても良く、本実施形態では例えば１２個のイメージセンサーチップ２０を直列接続している。イメージセンサーチップ２０は例えば８６４画素を有し、１２個のイメージセンサーチップは総計で８６４×１２＝１０３６８画素を有する。一つのイメージセンサーチップ２０は、矩形の長辺の長さが例えば１８〜２０ｍｍであり、短辺の長さが例えば０．５ｍｍ以下の細長形状である。

図２に示すように、副走査方向に移動されるＣＩＳモジュール１０は、フレキシブル配線１５を介して、スキャナー装置に固定されたメイン基板１６と接続される。メイン基板１６には、システムオンチップ（ＳｏＣ）１７とアナログフロントエンド（ＡＦＥ）１８とが搭載される。システムオンチップ（ＳｏＣ）１７は、ＣＩＳモジュール１０にクロック信号、制御信号等を供給する。メイン基板１６は、ＣＩＳモジュール１０に電源電圧及び基準電圧等を供給する。ＣＩＳモジュール１０からの画素信号（アナログデータ）は、アナログフロントエンド（ＡＦＥ）１８に供給される。アナログフロントエンド（ＡＦＥ）１８は、画素信号をアナログ／デジタル変換し、システムオンチップ（ＳｏＣ）１７にデジタル画素データを出力する。なお、ＣＩＳモジュール１０に、電源ＩＣ、アナログフロントエンド（ＡＦＥ）１８、または光源ドライバー等を搭載しても良い。

カラースキャナーの場合には、Ｒ，Ｇ，ＢのＬＥＤが図３に示すように時分割でパルス点灯される。イメージセンサー１３は、図３に示すサンプルホールド信号ＳＨに基づいて、原稿１にて反射されたＲ，Ｇ，Ｂ光をサンプルホールドする。

２．撮像回路装置（イメージセンサーチップ）
２．１．回路レイアウト
図４に、イメージセンサーチップ２０の概略ブロック図を示す。イメージセンサーチップ２０は、複数の画素（例えば８６４画素）にそれぞれ受光素子（例えばフォトダイオード）が配置される画素部３０と、画素部３０から電荷を電圧に変換して読み出す読み出し回路部４０と、読み出し回路部４０からの出力電圧に基づいて画素信号を出力するための制御を行う制御回路部５０と、を含むことができる。図４では、制御回路部５０は、出力部６０とロジック部（ロジック回路）７０を有する例を示している。

図５は、イメージセンサーチップ２０のより具体的なブロック図を示す。図５において、矩形のイメージセンサーチップ２０は、長辺である第１の辺２０Ａ及び第２の辺２０Ｂと、短辺である第３の辺２０Ｃ及び第４の辺２０Ｄを有する。長辺に沿った方向を第１方向Ｄ１とし、短辺に沿った方向を第２方向Ｄ２とする。

イメージセンサーチップ２０内の領域は、第２方向Ｄ２で二分され、第１の辺２０Ａに沿った領域を第１領域ＡＲ１とし、第２の辺２０Ｂに沿った領域を第２領域ＡＲ２とする。第１領域ＡＲ１には、画素部３０と読み出し回路部４０とが配置される。画素部３０と読み出し回路部４０とは、第１領域ＡＲ１内にて、第１方向Ｄ１のほぼ全域に亘って配置される。換言すれば、イメージセンサーチップ２０の長辺２０Ａ，２０Ｂの長さは、画素部３０と読み出し回路部４０との第１方向Ｄ１に沿った長さ＋余白部で決定される。つまり、画素部３０及び読み出し回路部４０と第３の辺２０Ｃとの間と、画素部３０及び読み出し回路部４０と第４の辺２０Ｄとの間とには、いずれの回路も配置されない。

読み出し回路部４０が画素部３０の各画素からの電荷を電圧に変換して読み出すので、画素部３０と読み出し回路部４０とは第１領域ＡＲにて第２方向Ｄ２に並んで配置される。画素部３０は第１の辺２０Ａに沿って配置され、読み出し回路部４は画素部３０よりも第２方向Ｄ２にて第２の辺２０Ｂ側にシフトする方向（画素部３０からの電荷読み出し方向）に配置される。

イメージセンサーチップ２０の第２領域ＡＲ２には、画素部３０と読み出し回路部４０とを除く他の回路部として、制御回路部５０が配置される。

ここで、制御回路部５０の出力部６０は、読み出し回路部４０からの出力電圧に基づいて画素信号を出力する出力回路６０Ａを有することができる。制御回路部５０の出力部６０はさらに、読み出し回路部４０の出力電圧を相関二重サンプリング処理する相関二重サンプリング回路（ＣＤＳ：Correlated Double Sampling）６０Ｂをさらに有することができる。相関二重サンプリング回路６０Ｂは、リセット直後と露光後の電圧をサンプリングし、これらの差分処理することで、リセット雑音をキャンセルして、光強度に応じた電圧を出力するものである。出力回路６０Ａと相関二重サンプリング回路６０Ｂとは、第２領域ＡＲ２において、第１方向Ｄ１に沿って配置される。この場合、読み出し回路部４０からの出力電圧を相関二重サンプリング回路６０Ｂが相関二重サンプリング処理し、その後出力回路６０Ａにて増幅されて画素信号が出力される。

こうして、画素部３０、読み出し回路部４０、制御回路部５０（出力回路６０Ａと相関二重サンプリング回路６０Ｂ）のコンパクトで効率的なレイアウト配置が可能になり、細長のイメージセンサーチップ２０に好適なレイアウト配置を実現できる。また、第２領域ＡＲ２に配置された制御回路部５０のノイズが、第１領域ＡＲ１に配置された画素部３０及び読み出し回路部４０に及ぼす悪影響を低減できる。また、この構成によれば読み出し回路部４０の後段において各画素毎に時分割で一箇所にて相関二重サンプリングすることになる。よって、読み出し回路部４０の前段において各画素で同時に相関二重サンプリングするものと比較して、本構成は低速とはなるが、画素毎のばらつきを低減でき、しかも回路規模を縮小できる。

図５に示すように、制御回路部５０は、撮像回路装置の制御処理を行うロジック部（ロジック回路）７０をさらに有することができる。この場合、第２領域ＡＲ２において、ロジック部７０と、相関二重サンプリング回路６０Ｂと、出力回路６０Ａとを、第１方向Ｄ１に沿って配置することができる。読み出し回路部４０、相関二重サンプリング回路６０Ｂおよび出力回路６０Ａに供給される制御信号（ロジック信号）等を生成するロジック部７０を、相関二重サンプリング回路６０Ｂおよび出力回路６０Ａと共に第２領域ＡＲ２に一列で配置することで、コンパクトで効率的なレイアウト配置が可能になる。

相関二重サンプリング回路６０Ｂを、ロジック回路７０と出力回路６０Ａとの間に配置することができる。さらに好ましくは、相関二重サンプリング回路６０Ｂは、図６に示すように、平面視にてイメージセンサーチップ２０の第２の辺２０Ｂを二等分する中心線Ｌ１と交差する位置に配置することができる。ここで、読み出し回路部４０からの出力は、共通配線１２０を経由して相関二重サンプリング回路６０Ｂに供給される。上述したいずれの場合でも、細長のイメージセンサーチップ２０の長手方向の中央付近に相関二重サンプリング回路６０Ｂを配置でき、細長のイメージセンサーチップ２０の画素部３０の各画素から相関二重サンプリング回路６０Ｂまでの配線長さのばらつきが低減される。それにより、各画素の画素信号が配線負荷の相違に起因してばらつくことを抑制できる。

このことを、図６〜図９を参照して説明する。図７は、図６の実施と形態に対する比較例のレイアウトである。図７に示すイメージセンサーチップ２１では、制御回路部５０は第１方向Ｄ１にて図６の実施形態よりもイメージセンサーチップ２１の端部に配置されている。図８に、図６の実施形態による画素信号の主走査方向Ａでの位置依存特性Ｅ１と、図７の比較例による画素信号の主走査方向Ａでの位置依存特性Ｅ２とを示す。実施形態の位置依存特性Ｅ１で出力電圧のばらつきが少ない理由は、上述した通り、細長のイメージセンサーチップ２０の画素部３０の各画素から相関二重サンプリング回路６０Ｂまでの配線長さのばらつきが低減されるからである。比較例の位置依存特性Ｅ２では、主走査方向Ａでの上流から下流に向かうに従い、出力電圧のばらつきが大きくなる。図９は、図６のイメージセンサーチップ２０と、図７のイメージセンサーチップ２１とを、それぞれ３個直列接続した特性を示している。位置依存特性Ｅ２を有する比較例のイメージセンサーチップ２１のチップ間の継ぎ目にて、出力電圧の差が最大となる。このため、副走査方向Ｂに沿って縦縞状に画素値の相違が現われ、画質の低下を招く。位置依存特性Ｅ１を有する実施形態のイメージセンサーチップ２０のチップ間の継ぎ目では、出力電圧の差が抑制されている。

図１０は、イメージセンサーチップ２０の電源配線とカップリングコンデンサー（第１〜第４のキャパシター８０〜８３）のレイアウトの一例を示す図である。図１０において、第１のキャパシター８０の一端に接続される第１の高電位側電源ライン１００と、第１のキャパシター８０の他端に接続される第１の低電位側電源ライン１０１とが、第１領域ＡＲ１内にて第１方向Ｄ１と平行に配線されている。第２のキャパシター８１の一端に接続される第２の高電位側電源ライン１０２と、第２のキャパシター８１の他端に接続される第２の低電位側電源ライン１０３とが、第２領域ＡＲ２内にて第１方向Ｄ１と平行に配線されている。第１の高電位側電源ライン１００と第２の高電位側電源ライン１０２とは、配線１０５で接続されている。第１の低電位側電源ライン１０１と第２の低電位側電源ライン１０３とは、配線１０６で接続されている。こうして、画素部３０及び読み出し回路部４０には、第１領域ＡＲ１に配置された第１の高電位側電源ライン１００と第１の低電位側電源ライン１０１とから最短距離で給電できる。同様に、制御回路部５０には、第２領域ＡＳＲ２に配置された第２の高電位側電源ライン１０２と第２の低電位側電源ライン１０３とから最短距離で給電できる。

図１１は、イメージセンサーチップ２０に設けられる端子群の平面レイアウトを示す図である。図１１において、平面視にて制御回路部５０と重なる領域に、電源端子１１０〜１１２、チップスタート信号入力端子１１３及びチップスタート信号出力端子１１４を含む端子群を設けることができる。ここで、高電位側電源（ＶＤＤ）端子１１０は、第１及び第２の高電位側電源ライン１００，１０２と接続される。低電位側電源（ＶＳＳ）端子１１２は、第１及び第２の低電位側電源ライン１０１，１０３と接続される。基準電源（Ｖｒｅｆ）端子１１１には、後述する信号出力端子１１７に接続されて画素信号を出力する出力回路に与えられる基準電圧Ｖｒｅｆが入力される。

チップスタート信号入力端子１１３及びチップスタート信号出力端子１１４は、図９に示す特性を説明する上で前提としたように、複数のイメージセンサーチップ２０を直列接続する時に用いられる。複数個のイメージセンサーチップ２０を直列接続して使用する場合には、前段のイメージセンサーチップ２０からのチップスタート信号の受信に従って主走査方向Ａでの走査を開始し、主走査終了後に次段のイメージセンサーチップ２０へチップスタート信号を出力することができる。

ここで、図５、図６及び図１１との対比から明らかなように、相関二重サンプリング回路６０Ｂは、平面視にて、チップスタート信号入力端子１１３とチップスタート信号出力端子１１４との間に配置することができる。こうすると、細長のイメージセンサーチップ２０の中央付近に相関二重サンプリング回路６０Ｂを配置できる（図６）。それにより、上述した通り、細長のイメージセンサーチップ２０の画素部３０の各画素から相関二重サンプリング回路６０Ｂまでの配線長さのばらつきが低減される。その結果、各画素の画素信号が配線負荷の相違に起因してばらつくことを抑制できる（図８の位置依存特性Ｅ１参照）。また、チップスタート信号入力端子１１３とチップスタート信号出力端子１１４とは、端子群の中で第１方向Ｄ１の両端部に設けることで、チップ間で接続し易くなる。

なお、端子群のうち、他の端子であるクロック端子１１５、リセット端子（解像度モード入力端子を兼ねる）１１６、信号出力端子１１７等は、電源端子１１０〜１１２と、チップスタート信号入力端子１１３またはチップスタート信号出力端子１１４との間に配置することができる。また、後述するように、読み出し回路部４０に設けられる前段側転送ゲート２００の制御端子に供給される制御信号Ｔｘ１（図１４参照）は、昇圧された電圧で生成することができる。この場合であって、昇圧電圧がイメージセンサーチップ２０の外部より供給される場合には、端子群に昇圧電圧入力端子を設けることができる。

イメージセンサーチップ２０の第２領域ＡＲ２には、制御回路部５０の他に、必要に応じて素子（例えば後述する第１〜第４のキャパシター８０〜８３）を配置することができる。ここで、細長のイメージセンサーチップ２０では、イメージセンサーチップ２０に配置される各部に供給される電源を安定化させる必要がある。そのために、画素部３０及び読み出し回路部４０の電源安定化用の第１のキャパシター８０と、制御回路部５０の電源安定化用の第２のキャパシター８１とを、第２領域ＡＲ２に設けることができる。それにより、画素部３０及び読み出し回路部４０の電源安定化用の第１のキャパシター８０は第２領域ＡＲ２に配置され、第１領域ＡＲ１に第１のキャパシター８０を配置しないことで、イメージセンサーチップ２０の長辺２０Ａ，２０Ｂの長さを短くできる。第１のキャパシター８０は、イメージセンサーチップ２０の第２領域ＡＲ２において、平面視にて制御回路部５０の両外側、好ましくは第１方向Ｄ１にてイメージセンサーチップ２０の両端部にそれぞれ配置することができる。一方、第２のキャパシター８１は、イメージセンサーチップ２０の第２領域ＡＲ２において、第１方向Ｄ１にて制御回路部５０と２つの第１のキャパシター８０との間に配置することができる。

こうして、画素部３０、読み出し回路部４０、制御回路部５０、第１、第２のキャパシター８０，８１のコンパクトで効率的なレイアウト配置が可能になり、細長のイメージセンサーチップ２０に好適なレイアウト配置を実現できる。また、第２領域ＡＲ２に配置された制御回路部５０のノイズが、第１領域ＡＲ１に配置された画素部３０及び読み出し回路部４０に及ぼす悪影響を低減できる。

さらに、出力回路６０Ａの電源安定化用の第３のキャパシター８２を、イメージセンサーチップ２０の第２領域ＡＲ２に配置することができる。制御回路部５０の電源安定化用の第２のキャパシター８１に加えて第３のキャパシター８２を設けることで、出力回路６０Ａの電源安定化を高めることができる。

さらに、相関二重サンプリング回路６０Ｂの電源安定化用の第４のキャパシター８３を、イメージセンサーチップ２０の第２領域ＡＲ２に配置することができる。制御回路部５０の電源安定化用の第２のキャパシター８１に加えて第４のキャパシター８３を設けることで、相関二重サンプリング回路６０Ｂの電源安定化を高めることができる。

２．２．画素部及び読み出し回路部
２．２．１．画素部及び読み出し回路部の動作原理
図１２は、一画素とその読み出し部とを示す回路図である。図１２において、画素部３０の一画素には光電変換機能を有する受光素子例えばフォトダイオードＰＤが配置される。フォトダイオードＰＤは、受光された光強度に応じた電荷をカソードに蓄積する。

一画素のフォトダイオードＰＤから信号電荷を読み出すために、読み出し回路部４０は、第１転送ゲート（前段側転送ゲート）２００、中間蓄積容量Ｃ１、第２転送ゲート（後段側転送ゲート）２１０、電荷−電圧変換容量Ｃ２、リセットトランジスター２２０、画素出力トランジスター２３０及び選択トランジスター３１０を有する。電荷−電圧変換容量Ｃ２は、浮遊拡散領域ＦＤ（フローティングディフュージョン）に設けられる。フォトダイオードＰＤ、第１転送ゲート２００及び第２転送ゲート２１０は、固定電圧ＶＳＳとフローティングディフュージョンＦＤとの間に直列に接続される。また、図５に示す読み出し回路部４０の最終段にアナログシフトレジスターを設ける場合には、選択トランジスター３１０はアナログシフトレジスターに含むことができる。

第１転送ゲート２００は、フォトダイオードＰＤに蓄えられた電荷を中間蓄積容量Ｃ１に転送する。第２転送ゲート２１０は、中間蓄積容量Ｃ１に蓄えられた電荷を電荷−電圧変換容量Ｃ２（フローティングディフュージョンＦＤ）に転送する。電荷−電圧変換容量Ｃ２は、電荷−電圧変換を行う。リセットトランジスター２２０は、電荷−電圧変換容量Ｃ２（フローティングディフュージョンＦＤ）の電位を初期状態の電位にリセットする。画素出力トランジスター２３０は、電荷−電圧変換容量Ｃ２（フローティングディフュージョンＦＤ）で変換された電圧に応じた電圧を出力する。選択トランジスター３１０は、主走査方向に従った順番に画素出力トランジスター２３０の出力を選択する。選択トランジスター３１０の出力は、読み出し回路部４０の出力電圧Ｖｓとなる。

図１３は、リセット制御信号Ｖｒｓｔと読み出し回路部４０の出力電圧Ｖｓとを示している。読み出し回路部４０の出力Ｖｓは、初期電圧Ｖｄｄにリセットされた後、フォトダイオードＰＤに蓄えられる信号電荷量に従い低下する。つまり、信号成分はＶｄｄ−Ｖｓであり、この信号成分は上述した相関二重サンプリング回路６０Ｂにて取得される。

２．２．２．画素部及び読み出し回路の単位ブロック
本実施形態では、解像度を複数段階例えば３段階（例えば１２００ｄｐｉ，６００ｄｐｉ，３００ｄｐｉ）にモード切り換え可能である。そのため、図１４に示すように、主走査方向Ａで連続する４つのフォトダイオード（第１〜第４フォトダイオード）ＰＤａ〜ＰＤｄと、それらから信号電荷を電圧に変換して読み出す読み出し回路部４０とで、単位ブロック４０Ａを構成している。一つのイメージセンサーチップ２０に設けられる単位ブロック４０Ａの個数Ｎ＝２１６である。

単位ブロック４０Ａには、第１〜第４の前段側転送ゲート２００ａ〜２００ｄ、第１〜第４の後段側転送ゲート２１０ａ〜２１０ｄ、一つのリセットトランジスター２２０及び一つの画素出力トランジスター２３０が設けられる。つまり、一つのリセットトランジスター２２０及び一つの画素出力トランジスター２３０が第１〜第４フォトダイオードＰＤａ〜ＰＤｄに共用される。

ここで、解像度のモードに拘わらず、第１〜第４の前段側転送ゲート２００ａ〜２００ｄは同時にオンされる。一方、第１〜第４の後段側転送ゲート２１０ａ〜２１０ｄは、解像度のモードによってオンされるタイミングが異なる。

高解像度モード（１２００ｄｐｉ）の時には、第１〜第４の後段側転送ゲート２１０ａ〜２１０ｄはそれぞれ異なるタイミングでオンされる。それにより、第１〜第４フォトダイオードＰＤａ〜ＰＤｄの信号電荷に応じた電圧Ｖｓ１〜Ｖｓ４が、単位ブロック４０Ａから時分割で出力される。

低解像度モード（３００ｄｐｉ）の時には、第１〜第４の後段側転送ゲート２１０ａ〜２１０ｄは同時にオンされる。それにより、第１〜第４フォトダイオードＰＤａ〜ＰＤｄのトータル信号電荷に応じた電圧Ｖｓが、単位ブロック４０Ａから出力される（第１〜第４フォトダイオードＰＤａ〜ＰＤｄが一画素）。

中解像度モード（６００ｄｐｉ）の時には、第１，第２の後段側転送ゲート２１０ａ，２１０ｂが同時にオンされた後に、第３，第４の後段側転送ゲート２１０ｃ，２１０ｄが同時にオンされる。それにより、第１，第２のフォトダイオードＰＤａ，ＰＤｂのトータル信号電荷に応じた電圧Ｖｓ１と、第３，第４のフォトダイオードＰＤｃ，ＰＤｄのトータル信号電荷に応じた電圧Ｖｓ２とが、単位ブロック４０Ａから時分割で出力される（第１，第２のフォトダイオードＰＤａ，ＰＤｂが一画素、第３，第４のフォトダイオードＰＤｃ，ＰＤｄが他の一画素）。

なお、解像度モードに従って、図１の原稿１を露光する時間も変更される。露光時間は、高解像度モードの時が最も長く、低解像度モードの時に最も短い。よって、低解像度モードの利点としては高速スキャンが可能となる。

２．２．３．前段側転送ゲート及び後段側転送ゲートの制御信号
図１４には、第１〜第４の前段側転送ゲート２００ａ〜２００ｄに供給される制御信号Ｔｘ１と、第１〜第４の後段側転送ゲート２１０ａ〜２１０ｄに供給される第１〜第４の制御信号Ｔｘ２ａ〜Ｔｘ２ｄとが示されている。上述した通り、解像度のモードに拘わらず、第１〜第４の前段側転送ゲート２００ａ〜２００ｄは同時にオンされるため、それぞれの制御端子には共通する制御信号Ｔｘ１が供給される。

ここで、第１〜第４の前段側転送ゲート２００ａ〜２００ｄに供給される制御信号Ｔｘ１と、第１〜第４の後段側転送ゲート２１０ａ〜２１０ｄに供給される第１〜第４の制御信号Ｔｘ２ａ〜Ｔｘ２ｄとは、電圧レベルが相違する。第１〜第４の前段側転送ゲート２００ａ〜２００ｄに供給される制御信号Ｔｘ１は、電源電圧よりも高い電圧レベルである。例えば第１〜第４の前段側転送ゲート２００ａ〜２００ｄに供給される制御信号Ｔｘ１をＮＭＯＳゲートとした時、そのゲートに電源電圧よりも高い電圧レベルの制御信号Ｔｘ１を供給する。そうすると、オン時の第１〜第４の前段側転送ゲート２００ａ〜２００ｄは、規定値以下の露光強度では電荷転送能力が飽和することがなく、あるいはその飽和レベルを向上させることができる。よって、第１〜第４フォトダイオードＰＤａ〜ＰＤｄに蓄えられた信号電荷を第１〜第４の前段側転送ゲート２００ａ〜２００ｄを介して高い転送能力にて転送することができる。それにより、コントラストの高い画像を形成することができる。

一方、第１〜第４の後段側転送ゲート２１０ａ〜２１０ｄに供給される第１〜第４の制御信号Ｔｘ２ａ〜Ｔｘ２ｄは、図１４に示すように、ＣＭＯＳ論理回路５００ａ〜５００ｄを介してそれぞれ生成される。比較例として、ＣＭＯＳ論理回路ではないＮＭＯＳを介して生成される制御信号は、しきい値分だけ電圧降下するので、後段側転送ゲートの電荷転送能力が劣る。ＣＭＯＳ論理回路５００ａ〜５００ｄは電圧降下せずに第１〜第４の制御信号Ｔｘ２ａ〜Ｔｘ２ｄを生成できるので、第１〜第４の後段側転送ゲート２１０ａ〜２１０ｄの転送能力も高めることができる。

本発明者の実験によれば、プロセス条件（閾値Ｖｔｈ）を異ならせて製造した複数種のＣＭＯＳ論理回路と複数種のＮＭＯＳを用いて、暗時の出力と光量飽和５０％時の出力のセンサー出力レベルを比較した。暗時の出力の場合では、各種ＮＭＯＳを用いたセンサー出力レベルの差は約０．６ｍＶであったのが、各種ＣＭＯＳ論理回路を用いたセンサー出力レベルの差は約０．０３ｍＶと格段に低下した。光量飽和５０％時の出力の場合でも、各種ＮＭＯＳを用いたセンサー出力レベルの差は約０．４ｍＶであったのが、各種ＣＭＯＳ論理回路を用いたセンサー出力レベルの差は約０．２ｍＶまで低下した。このことから、ＣＭＯＳ論理回路を用いることで、プロセス変動によるセンサー出力レベルへの影響が小さくなることが分かった。それにより、プロセスマージンを広げることができる。

図１４では、ＣＭＯＳ論理回路５００ａ〜５００ｄを、ＰＭＯＳとＮＭＯＳで構成されるトランスファーゲートで形成しているが、これに限定されない。ＣＭＯＳ論理回路５００ａ〜５００ｄは、他のＣＭＯＳ論理回路、例えばクロックドＣＭＯＳ論理回路、アンドゲート回路等、電圧降下のないものを用いることができる。

図１５は、制御信号Ｔｘ１を生成する制御信号生成回路５１０の一例を示している。この制御信号生成回路５１０は、イメージセンサーチップ２０のロジック部７０に内蔵しても良いし、図２のメイン基板１６に搭載されても良い。図１５に示す制御信号生成回路５１０は、第１〜第４の前段側転送ゲート２００ａ〜２００ｄをオンさせる期間に合わせて昇圧動作し、他の期間では動作停止するように間欠動作する。

図１５に示す制御信号生成回路５１０は、アンドゲート５１１、昇圧回路５１２及びリセットトランジスター５１３を含む。アンドゲート５１１は、図１６に示すクロック信号５２１と昇圧期間信号５２２との論理積信号５２３を、昇圧回路５１２に出力する。昇圧回路５１２は、昇圧期間信号５２２によって規定される昇圧期間に入力されるクロック信号５２３に従って段階的に昇圧された制御信号Ｔｘ１を出力し、それ以外の期間では昇圧動作が停止される。よって、昇圧回路５１２は、第１〜第４の前段側転送ゲート２００ａ〜２００ｄをオンさせる期間に合わせて昇圧動作し、他の期間では動作停止するように間欠動作する。リセットトランジスター５１３のゲートには、昇圧期間信号５２２の反転信号５２４が入力される。リセットトランジスター５１３が昇圧期間以外にオンされることで、制御信号Ｔｘ１は昇圧期間以外ではＬＯＷとなる。

単位ブロック４０Ａの動作を図１７に示すタイミングチャートを参照して説明する。先ず、フォトダイオードＰＤａ〜ＰＤｄに光(ＬＥＤ等)を当て、フォトダイオードＰＤａ〜ＰＤｄで電荷を生成し、電荷を蓄積する。図１５に示す制御信号生成回路５１０は昇圧された制御信号Ｔｘ１を出力する。第１〜第４の前段側転送ゲート２００ａ〜２００ｄは、昇圧された制御信号Ｔｘ１によりオンされ、第１〜第４フォトダイオードＰＤａ〜ＰＤｄに蓄えられた信号電荷を、第１〜第４の前段側転送ゲート２００ａ〜２００ｄのゲート下に転送する。その際、フォトダイオードＰＤａ〜ＰＤｄの面積が大きいため、第１〜第４の前段側転送ゲート２００ａ〜２００ｄのゲート下には広範囲から電荷を集める必要がある。そのため、第１〜第４の前段側転送ゲート２００ａ〜２００ｄのゲートに供給される制御信号Ｔｘ１の電圧を昇圧し、電位勾配を大きくすることで、電荷を集め易くしている。次に、制御信号Ｔｘ１がＬＯＷとしなると、第１〜第４の前段側転送ゲート２００ａ〜２００ｄのゲート下に蓄えられた電荷は中間蓄積領域Ｃ１に転送される。

一方、昇圧が停止されて図１５のリセットトランジスター５１３により制御信号Ｔｘ１がＬＯＷとなると、次にリセット信号ＲＳＴがＨＩＧＨになって、図１４のリセットトランジスター２２０がオンされる。それにより、フローティングディフュージョンＦＤ（電荷−電圧変換容量Ｃ２）が初期電圧Ｖｄｄにリセットされる。

その後、高解像度モード（１２００ｄｐｉ）である時には、第１〜第４制御信号Ｔｘ２ａ〜Ｔｘ２ｄが図１７に示すように順次ＨＩＧＨになる。この第１〜第４制御信号Ｔｘ２ａ〜Ｔｘ２ｄにより、第１〜第４の後段側転送ゲート２１０ａ〜２１０ｄが順次オンされる。それにより、中間蓄積領域Ｃ１にそれぞれ蓄えられていた電荷が第１〜第４の後段側転送ゲート２１０ａ〜２１０ｄのゲート下に転送される。この際、第１〜第４の後段側転送ゲート２１０ａ〜２１０ｄは転送元の面積が小さいので、第１〜第４の前段側転送ゲート２００ａ〜２００ｄのように昇圧電圧がなくても電荷を転送できる。その後、第１〜第４制御信号Ｔｘ２ａ〜Ｔｘ２ｄがＬＯＷになると、第１〜第４の後段側転送ゲート２１０ａ〜２１０ｄのゲート下に蓄えられた電荷が、第１〜第４の後段側転送ゲート２１０ａ〜２１０ｄにそれぞれ接続された各一つのフローティングディフュージョンＦＤ（電荷−電圧変換容量Ｃ２）に転送される。フローティングディフュージョンＦＤの電圧は、信号電荷に応じて図１３と同様に変化する。４つのフローティングディフュージョンＦＤは共通配線を介して画素出力トランジスター２３０のゲートと接続されている。従って、４つのフローティングディフュージョンＦＤの電圧に応じて画素出力トランジスター２３０が駆動される。４つの画素の出力電圧Ｖｓ（図１３参照）は、図１２に示す選択トランジスター３１０により選択されて出力される。

次に、第１〜第４制御信号Ｔｘ２ａ〜Ｔｘ２ｄの生成について、図１８のタイミングチャートを参照して説明する。ロジック部７０は、図１８に示すタイミング信号Ｔｘ２ａ１〜Ｔｘ２ｄ１を生成して、全ての単位ブロック４０Ａに供給する。ロジック部７０はさらに、一つの単位ブロック４０Ａに固有の図１８に示す後段転送期間タイミング信号Ｔｘ２，Ｔｘ２ｒを生成する。図１４に示す第１〜第４のＣＭＯＳ論理回路５００ａ〜５００ｄは、制御端子に入力された後段転送期間タイミング信号Ｔｘ２，Ｔｘ２ｒに基づいて、入力信号であるタイミング信号Ｔｘ２ａ１〜Ｔｘ２ｄ１の電圧を維持したまま転送する。それにより生成される第１〜第４の制御信号Ｔｘ２ａ〜Ｔｘ２ｄも、ハイレベルはＶｄｄとなる。なお、タイミング信号Ｔｘ２ａ１〜Ｔｘ２ｄ１は、解像度モード信号によりＨＩＧＨとなるタイミングが変更され、図１８に示すものは高解像度モード（１２００ｄｐｉ）の例である。

図１９は、図１４の実施形態に対する比較例を示している。図１９では、図１４の第１〜第４のＣＭＯＳ論理回路５００ａ〜５００ｄに代えて、第１〜第４のＮＭＯＳゲート５０１ａ〜５０１ｄを設けている。ＮＭＯＳゲート５０１ａ〜５０１ｄは、ハイレベル信号が入力されると、その出力信号には閾値電圧Ｖｔｈ分の電圧降下が生ずる。従って、図１９の比較例では、図１８の制御信号Ｔｘ２ａに破線で示すように電圧降下した制御信号Ｔｘ２ａ（Ｔｘ２ｂ〜Ｔｘ２ｄも同じ）が生成され、第１〜第４の後段側転送ゲート２１０ａ〜２１０ｄでの転送能力が低下する。

図２０は、２ラインに亘る主走査期間での制御信号の生成を示すタイミングチャートである。図２０において、制御信号ＭＲは、各ラインの主走査を開始する開始タイミング信号であり、かつ、制御信号ＭＲのパルス幅により解像度モード（１２００ｄｐｉ，６００ｄｐｉ，３００ｄｐｉ）を指定することができる。制御信号ＭＲがアクティブになると、図１６に示すタイミングチャートに従って図１５の昇圧回路５１２が昇圧動作を開始する。それにより、昇圧された制御信号Ｔｘ１が生成され、所定の昇圧期間経過後に昇圧動作が停止されて制御信号Ｔｘ１がＬＯＷとなる。それにより、１２個のイメージセンサーチップ２０（１）〜２０（１２）の全画素のフォトダイオードＰＤの信号電荷が、前段側転送ゲート２００（２００ａ〜２００ｄ）によって中間蓄積容量Ｃ１に同時に転送される。

その後、図２０に示すように、１２個のイメージセンサーチップ２０（１）〜２０（１２）について、主走査方向Ａの上流側より順に、単位ブロック４０Ａ毎にリセット信号ＲＳＴ及び第１〜第４の制御信号Ｔｘ２ａ〜Ｔｘ２ｄが生成される。それにより、第１〜第４の後段側転送トランジスター２１０ａ〜２１０ｄにより解像モードに応じた手順で電荷がフローティングディフュージョンＦＤに転送されて、電荷−電圧変換される。以降、一つのイメージセンサーチップ２０の全単位ブロック４０Ａについて動作が繰り返される。主走査方向Ａでの最上流のイメージセンサーチップ２０（１）の動作が終了したら、以降、主走査方向Ａの上流から順に残りの１１個のイメージセンサーチップ２０（２）〜２０（１２）について動作が繰り返される。それにより、１ライン目についての主走査された画素信号を出力することができる。２ライン目以降も、１ライン目と同じ動作が繰り返される。

ここで、昇圧された制御信号Ｔｘ１が生成される期間、つまり図１５の昇圧回路５１２が昇圧動作する期間は、各ラインの主走査期間（２つのアクティブなＭＲ信号間）の僅かな先頭期間のみである。このように、昇圧回路５１２は僅かな昇圧期間だけ動作する間欠動作となり、省電力化が図られる。ただし、昇圧期間に比較的広い面積の受光素子ＰＤａ〜ＰＤｄから電荷を転送する必要上、昇圧期間（制御信号Ｔｘ１のＨＩＧＨ期間）は、制御信号Ｔｘ２ａ〜Ｔｘ２ｄのＨＩＧＨ期間よりも長く設定されている。

２．２．４．画素部及び読み出し回路の単位ブロックのレイアウト
図２１は、単位ブロック４０Ａのレイアウトを模式的に示している。図２１において、第１の前段側転送ゲート２００ａ及び第２の前段側転送ゲート２００ｂは、第１共通ゲート２０１Ａを有する。同様に、第３の前段側転送ゲート２００ｃ及び第４の前段側転送ゲート２００ｄは、第２共通ゲート２０１Ｂを有する。これら第１，第２共通ゲート２０１Ａ，２０１Ｂは、イメージセンサーチップ２０の第１方向Ｄ１に沿って延びる制御信号線２５０と接続され、制御信号Ｔｘ１が供給される。

第１の後段側転送トランジスター２１０ａのゲート２１１ａは、ゲート配線２１１ａ１と第１制御信号線２５１との間に接続されるＣＭＯＳ論理回路５００ａ（図２１では図示せず、図１４参照）と接続され、第１制御信号Ｔｘ２ａが供給される。第２の後段側転送トランジスター２１０ｂのゲート２１１ｂは、ゲート配線と第２制御信号線２５２との間に接続されるＣＭＯＳ論理回路５００ｂ（図２１では図示せず、図１４参照）と接続され、第の制御信号Ｔｘ２ｂが供給される。第３の後段側転送トランジスター２１０ｃのゲート２１１ｃは、ゲート配線と第３制御信号線２５３との間に接続されるＣＭＯＳ論理回路５００ｃ（図２１では図示せず、図１４参照）と接続され、第３制御信号Ｔｘ２ｃが供給される。第４の後段側転送トランジスター２１０ｄのゲート２１１ｄは、ゲート配線２１１ｄ１と第４制御信号線２５４との間に接続されるＣＭＯＳ論理回路５００ｄ（図２１では図示せず、図１４参照）と接続され、第４制御信号Ｔｘ２ｄが供給される。

図２１において、フローティングディフュージョンＦＤと電気的に接続される共通配線２５６は、リセットトランジスター２２０のドレインと画素出力トランジスター２３０のゲート２３１とに接続されている。

第１の前段側転送ゲート２００ａ及び第２の前段側転送ゲート２００ｂは、第１のフォトダイオードＰＤａ及び第２のフォトダイオードＰＤｂの境界線を延長した第１延長線Ｌ１側に偏って配置され、平面視で第１共通ゲート２０１Ａが第１延長線Ｌ１と交差する。また、第１の後段側転送ゲート２１０ａ及び第２の後段側転送ゲート２１０ｂは、第１の前段側転送ゲート２００ａ及び第２の前段側転送ゲート２００ｂよりも第２方向Ｄ２側の位置にて、例えば第１の前段側転送ゲート２００ａ及び第２の前段側転送ゲート２００ｂと正対するように、第１延長線側Ｌ１に偏って配置されている。

本実施形態では、第１の前段側転送ゲート２００ａ及び第２の前段側転送ゲート２００ｂの第１共通ゲート２０１Ａは、そのゲート幅の中心線が第１延長線Ｌ１と実質的に一致する。また、第１の後段側転送ゲート２１０ａ及び第２の後段側転送ゲート２１０ｂのゲート２１１ａ，２１１ｂは、各ゲート幅の中心線が第１延長線Ｌ１に対して線対称となる位置に配置される。

こうすると、第１のフォトダイオードＰＤａ（画素）から第１の前段側転送ゲート２００ａを経て第１の後段側転送ゲート２１０ａの他端（フローティングディフュージョンＦＤ）に至る電荷転送経路の長さと、第２のフォトダイオードＰＤｂ（画素）から第２の前段側転送ゲート２００ｂを経て第２の後段側転送ゲート２１０ｂの他端（フローティングディフュージョンＦＤ）に至る電荷転送経路の長さとの差を少なくできる。よって、２つの画素ＰＤａ，ＰＤｂからの電荷転送経路の長さとの差に起因した画素信号のばらつきが低減される。このため、第１，第２の後段側転送ゲート２１０ａ，２１０ｂを同時にオンさせる低解像度モードでも、第１，第２の後段側転送ゲート２１０ａ，２１０ｂを時分割でオンさせる高解像度モードでも、画素信号間のばらつきが低減される。

また、画素幅の範囲の領域であって、第１，第２の前段側及び後段側転送ゲート２００ａ，２００ｂ，２１０ａ，２１０ｂ両側に空きスペースが確保される。このため、ゲート２０１Ａ，２１１ａ，２１１ｂと同層での配線スペースとして利用できる。本実施形態では、図２１において、第１の前段側及び後段側転送ゲート２００ａ，２１０ａの右側の空きスペースにゲート配線２１１ａ１等を形成している。

第１，第２の前段側及び後段側転送ゲート２００ａ，２００ｂ，２１０ａ，２１０ｂについての上述したレイアウトは、第３，第４の前段側及び後段側転送ゲート２００ｃ，２００ｄ，２１０ｃ，２１０ｄについても適用されている。このため、第１〜第４の後段側転送ゲート２１０ａ〜２１０ｄを同時にオンさせる低解像度モードでも、第１〜第４の後段側転送ゲート２１０ａ〜２１０ｄを４分割でオンさせる高解像度モードでも、第１〜第４の後段側転送ゲート２１０ａ〜２１０ｄを２分割でオンさせる中解像度モードでも、画素信号間のばらつきが低減される。

次に、配線間の容量結合に起因した信号電圧）の劣化の防止について説明する。本発明者の鋭意研究によれば、フローティングディフュージョンＦＤと電気的に接続される共通出力線２５６と、第１の後段側転送トランジスター２１０ａのゲート配線２１１ａ１とが近接していると、配線間の容量結合に起因して、共通出力線２５６の信号電圧が変動することが判明した。同様に、共通出力線２５６と、第４の後段側転送トランジスター２１０ｄのゲート配線２１１ｄ１とが近接していると、配線間の容量結合に起因して、共通出力線２５６の信号電圧が変動する。

ゲート配線２１１ａ１，２１１ｄ１の電圧がＨＩＧＨの時に、第２の後段側転送ゲート２１０ａ，２１０ｄを介してフローティングディフュージョンＦＤに信号電荷が供給され、電荷−電圧変換されて信号電圧が生成される。この信号電圧は共通配線２５６を介して画素出力トランジスター２３０のゲート２３１に供給される。ゲート配線２１１ａ１，２１１ｄ１の電圧がＨＩＧＨの時に、共通配線２５６に悪影響を与える。

本実施形態では、平面視にて、第１の後段側転送ゲート２１０ａの他端側のフローティングディフュージョンＦＤに接続される共通配線２５６と、第１の後段側転送ゲート２１０ａに第１制御信号Ｔｘ２ａを供給するゲート配線２１１ａ１との間に配置されるシールド線を設けている。このシールド線として、リセットトランジスター２２０のゲート２２１にリセット信号を供給するリセット制御信号線２２１ａを用いた。こうすると、リセット制御信号線２２１ａによってゲート配線２１１ａ１と共通配線２５６とは容量結合しないので、ゲート配線２１１ａ１の電位が変化しても、共通配線２５６の電位が変化することを抑制できる。なお、共通配線２５６から信号電圧が出力されるタイミングでは、リセット制御信号線２１１ａ１は固定電位である。

本実施形態ではさらに、平面視にて、第４の後段側転送ゲート２１０ｄの他端側のフローティングディフュージョンＦＤに接続される共通配線２５６と、第４の後段側転送ゲート２１０ｄに第４制御信号Ｔｘ２ｄを供給するゲート配線２１１ｄ１との間に配置されるシールド線を設けている。このシールド線として、リセット制御信号線２２１ａ及び制御信号配線２５５と導通するダミー配線２５７を用いた。こうすると、ダミー配線２５７によってゲート配線２１１ｄ１と共通配線２５６とは容量結合しないので、ゲート配線２１１ｄ１の電位が変化しても、共通配線２５６の電位が変化することを抑制できる。なお、共通配線２５６から信号電圧が出力されるタイミングでは、リセット制御信号線２２１ａ及び制御信号配線２５５と導通するダミー配線２５７は固定電位である。

２．２．６．読み出し回路部と相関二重サンプリング回路との接続形態
図６にて、読み出し回路部４０と相関二重サンプリング回路６０Ｂとを共通配線１２０で接続することを説明したが、画素数が多いと共通配線１２０の配線負荷が無視できなくなる。そこで、図２２（Ａ）（Ｂ）のように複数本例えば２本の共通配線１２０Ａ，１２０Ｂに分割して、配線負荷を低減することができる。図２２（Ａ）（Ｂ）では、読み出し回路部４０が複数の読み出しユニット３０１を有する。図２２（Ａ）の場合、読み出し回路部４０の例えば主走査方向Ａで上流側の読み出しユニット３０１が第１共通配線１２０Ａと接続され、下流側の読み出しユニット３０１が第２共通配線１２０Ｂと接続される。図２２（Ｂ）の場合、読み出し回路部４０の例えば奇数番目の読み出しユニット３０１が第１共通配線１２０Ａと接続され、偶数番目の読み出しユニット３０１が第２共通配線１２０Ｂと接続される。いずれの場合も、第１共通配線１２０Ａと第２共通配線１２０Ｂとをセレクター１３０により切り換えて、相関二重サンプリング回路６０Ｂと接続する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。

２０ 撮像回路装置（イメージセンサーチップ）、２０Ａ 第１の辺、２０Ｂ 第２の辺、３０ 画素部、４０ 読み取り回路部、４０Ａ 単位ブロック、５０ 制御回路部、６０ 出力部、６０Ａ 出力回路、６０Ｂ 相関二重サンプリング回路（ＣＤＳ）、７０ ロジック部（ロジック回路）、１１０ 高電位側電源端子、１１１ 基準電源端子、１１２ 低電位側電源端子、１１３ スタート信号入力端子、１１４ スタート信号出力端子、１２０ 共通配線、１２０Ａ，１２０Ｂ 第１，第２共通配線、１３０ セレクター、３０１ 読み出しユニット（レジスター部）、Ａ 主走査方向、Ｂ 副走査方向、ＡＲ１ 第１領域、ＡＲ２ 第２領域、Ｄ１ 第１方向、Ｄ２ 第２方向、ＦＤ フローティングディフュージョン、ＰＤａ〜ＰＤｄ 受光素子

Claims (8)

1. 複数の画素にそれぞれ受光素子が配置される画素部と、
   前記画素部からの電荷を電圧に変換して読み出す読み出し回路部と、
   前記読み出し回路部からの出力電圧に基づいて画素信号を出力するための制御を行う制御回路部と、
   を含む撮像回路装置であって、
   前記制御回路部は、
   前記読み出し回路部からの前記出力電圧を相関二重サンプリング処理する相関二重サンプリング回路と、
   前記相関二重サンプリング回路からの出力電圧に基づいて前記画素信号を出力する出力回路と、
   を有し、
   矩形である前記撮像回路装置の長辺である第１の辺に沿った領域を第１領域とし、前記撮像回路装置の前記第１の辺に対向する第２の辺に沿った領域を第２領域とした場合に、
   前記第１領域に、前記画素部と、前記読み出し回路部とが配置され、
   前記第２領域に、前記相関二重サンプリング回路と、前記出力回路とが、前記第２の辺と平行な第１方向に沿って配置されることを特徴とする撮像回路装置。
2. 請求項１に記載の撮像回路装置において、
   前記制御回路部は、前記撮像回路装置の制御処理を行うロジック回路をさらに有し、
   前記第２領域に、前記ロジック回路と、前記相関二重サンプリング回路と、前記出力回路とが、前記第１方向に沿って配置されることを特徴とする撮像回路装置。
3. 請求項２に記載の撮像回路装置において、
   前記相関二重サンプリング回路は、前記ロジック回路と前記出力回路との間に配置されることを特徴とする撮像回路装置。
4. 請求項１または２に記載の撮像回路装置において、
   前記相関二重サンプリング回路は、平面視にて前記撮像回路装置の前記第２の辺を二等分する中心線と交差する位置に配置されることを特徴とする撮像回路装置。
5. 請求項１または２に記載の撮像回路装置において、
   平面視にて前記制御回路部と重なる端子群配置領域に、前記第１方向にて前記端子群配置領域の両端に配置されるチップスタート信号入力端子とチップスタート信号出力端子とを含む端子群が設けられ、
   前記相関二重サンプリング回路は、平面視にて、前記チップスタート信号入力端子と前記チップスタート信号出力端子との間に配置されることを特徴とする撮像回路装置。
6. 請求項１乃至５のいずれか一項に記載の撮像回路装置において、
   前記読み出し回路部は、前記第１方向に沿って配置され、時分割で読み出し動作する複数の読み出しユニットを有し、
   前記複数の読み出しユニットは、共通配線を介して前記相関二重サンプリング回路と接続されることを特徴とする撮像回路装置。
7. 請求項１乃至５のいずれか一項に記載の撮像回路装置において、
   前記読み出し回路部は、前記第１方向に沿って配置され、時分割で読み出し動作する複数の読み出しユニットを有し、
   前記複数の読み出しユニットの一部は第１共通配線と接続され、前記複数の読み出しユニットの他の一部は第２共通配線と接続され、前記第１共通配線と前記第２共通配線とをセレクターにより切り換えて前記相関二重サンプリング回路と接続することを特徴とする撮像回路装置。
8. 請求項１乃至７のいずれか一項に記載の撮像回路装置を一つ有し、または直列接続された複数の前記撮像回路装置を有することを特徴とする電子機器。