WO2018198691A1 - 固体撮像素子、撮像装置、および、固体撮像素子の制御方法 - Google Patents

固体撮像素子、撮像装置、および、固体撮像素子の制御方法 Download PDF

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WO2018198691A1
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signal
circuit
pixel
solid
state imaging
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雅樹 榊原
凌平 川崎
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ソニーセミコンダクタソリューションズ株式会社
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    • H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters

Definitions

  • the present technology relates to a solid-state imaging device, an imaging apparatus, and a control method for the solid-state imaging device. Specifically, the present invention relates to a solid-state imaging device that detects an address event, an imaging apparatus, and a control method for the solid-state imaging device.
  • a synchronous solid-state imaging device that captures image data (frame) in synchronization with a synchronization signal such as a vertical synchronization signal has been used in an imaging apparatus or the like.
  • image data can be acquired only every period of the synchronization signal (for example, 1/60 seconds), so that higher-speed processing can be performed in the fields related to traffic and robots. It becomes difficult to respond when requested. Therefore, an asynchronous solid-state imaging device provided with an address event expression (AER: Address Event Representation) circuit for detecting an address event has been proposed (see, for example, Non-Patent Document 1).
  • AER Address Event Representation
  • the address event means that the light amount of the pixel fluctuates at a certain pixel address, and the fluctuation amount exceeds the threshold value.
  • This address event includes an on event indicating that the amount of light of the pixel fluctuates and exceeds a predetermined upper limit, and an off event indicating that the amount of light falls below a predetermined lower limit.
  • 2-bit data including a detection result of a 1-bit on event and a detection result of a 1-bit off event is generated for each pixel.
  • the format of image data that expresses the presence or absence of an on event and an off event for each pixel in this way by 2-bit data is called an AER format.
  • the above-described asynchronous solid-state image sensor can generate and output data much faster than the synchronous solid-state image sensor. For this reason, for example, in the traffic field, it is possible to execute a process for recognizing an image of a person or an obstacle at high speed, thereby improving safety.
  • the address event expression circuit described above can generate only 2-bit data for each pixel, the image quality of the image data is degraded as compared with a synchronous solid-state imaging device.
  • both an asynchronous solid-state image sensor and a synchronous solid-state image sensor can be provided, but the size, number of parts, and cost increase. Undesirable to do. Thus, there is a problem that it is difficult to capture a high-quality image in a solid-state imaging device that detects an address event.
  • the present technology has been created in view of such a situation, and aims to capture a high-quality image in a solid-state image sensor that detects an address event.
  • the present technology has been made to solve the above-described problems.
  • the first aspect of the present technology is a pixel circuit that outputs two analog signals according to the amount of electric charge generated by photoelectric conversion, and the above-described 2
  • a solid-state imaging device having a pixel array unit in which a plurality of pixels including a specific pixel are arranged in a two-dimensional grid, each including two analog-digital converters that convert each of the two analog signals into digital signals with different resolutions; And its control method. As a result, each of the two analog signals is converted into a digital signal with different resolutions.
  • the lower one of the two analog-digital converters detects, as an address event, that the amount of change in the amount of charge exceeds a predetermined threshold based on the analog signal. May be. This brings about the effect that an address event is detected.
  • only one analog-digital converter may be provided in each pixel that does not correspond to the specific pixel in the pixel array section. This brings about the effect that an address event is detected in a specific pixel among the plurality of pixels.
  • the pixel circuit includes a photoelectric conversion unit that converts light into the electric charge, and a current that generates one of the two analog signals by current-voltage conversion with respect to the photocurrent flowing through the photoelectric conversion unit.
  • a voltage conversion unit ; a charge storage unit that stores the charge; a discharge transistor that discharges the charge from the photoelectric conversion unit at the start timing of the exposure period; and the photoelectric conversion unit to the charge storage unit at the end timing.
  • the analog-digital conversion unit is connected to a terminal having a predetermined ground potential, and the substrate provided with the floating diffusion layer and the photoelectric conversion unit is lower than the predetermined ground potential. A potential may be applied. This brings about the effect that charges are less likely to overflow in the floating diffusion layer and the photoelectric conversion unit.
  • the pixel circuit further includes a reset transistor that initializes the voltage of the charge storage unit to a reset level before the end timing, and the pixel signal includes the reset level and the charge.
  • the digital signal may include reset data obtained by converting the reset level and signal data obtained by converting the signal level. As a result, the data obtained by converting the reset level and the data obtained by converting the signal level are output.
  • a correlated double sampling circuit that obtains a difference between the reset data and the signal data and outputs the difference as pixel data may be further provided. This brings about the effect that fixed pattern noise and the like are reduced.
  • the analog-digital converter may hold the reset data and sequentially output the reset data and the signal data to the correlated double sampling circuit when the signal level is converted. . This brings about the effect that the influence of dark current is suppressed.
  • the pixel signal includes first and second reset levels and first and second signal levels
  • the analog-digital converter includes a predetermined reference signal having a slope
  • a comparison unit that compares the pixel signal and outputs a comparison result
  • a data storage unit that stores data including each of the comparison results as the digital signal, the second reset level and the first
  • the slope of the slope when comparing each of the signal levels may be gentler than the slope of comparing each of the first reset level and the second signal level.
  • the first reset level and the second signal level are generated by the pixel circuit with a predetermined sensitivity, and the second reset level and the first signal level are obtained.
  • a drive circuit that generates the pixel circuit with a sensitivity different from the predetermined sensitivity may be further included. As a result, two image data having different resolutions are generated.
  • the lower resolution of the two analog-digital converters includes a differentiation circuit that holds the voltage signal, the held voltage signal, and a threshold value within the predetermined range.
  • a comparator that compares and outputs the comparison result; and a handshake circuit that transmits a request when the address event is detected and initializes the differentiation circuit when a response to the request is received. Good.
  • the detection result of the address event is transferred by handshake.
  • an arbiter that arbitrates the request and returns a response based on the arbitration result can be further provided. This brings about the effect that collision of address events is avoided.
  • a test circuit that outputs a time code of a predetermined number of bits indicating time to one of the two analog-digital converters and detects the presence or absence of a failure for each bit in the time code;
  • a redundant circuit that connects a spare signal line instead of the bit line corresponding to the bit in which a failure occurs in the time code, and the analog-to-digital converter uses the time code to convert the pixel signal to the pixel signal. It can also be converted to a digital signal. This brings about the effect
  • the first and second data storage units holding the different digital signals, and the digital data transferred from the first data storage unit via the first local bit line.
  • a first bidirectional buffer for outputting a signal to a main bit line in accordance with a first control signal; and a second control for the digital signal transferred from the second data storage unit via a second local bit line.
  • a second bidirectional buffer for outputting to the main bit line according to the signal, a column processing unit for reading the digital signal via the main bit line, and a first data storage unit for controlling the digital signal Control to transfer the first digital signal to the first bidirectional buffer via the first local bit line and before the reading of the first digital signal is completed.
  • a pixel circuit that outputs two analog signals corresponding to the amount of charge generated by photoelectric conversion, and converts each of the two analog signals into a digital signal with different resolutions.
  • An image pickup apparatus comprising: a pixel array unit in which a plurality of pixels including specific pixels including two analog-digital converters are arranged in a two-dimensional lattice; and a digital signal processing unit that processes image data including the digital signal It is.
  • the two analog signals are converted into digital signals with different resolutions, and image data is processed in synchronization with the synchronization signal.
  • an excellent effect that a high-quality image can be captured in a solid-state imaging device that detects an address event can be achieved.
  • the effects described here are not necessarily limited, and may be any of the effects described in the present disclosure.
  • FIG. 1 It is a block diagram showing an example of 1 composition of an imaging device in a 1st embodiment of this art. It is a block diagram showing an example of 1 composition of a solid imaging device in a 1st embodiment of this art. It is a block diagram showing an example of 1 composition of a pixel array part in a 1st embodiment of this art. It is a block diagram showing an example of 1 composition of R (Red) pixel in a 1st embodiment of this art. 2 is a circuit diagram illustrating a configuration example of a pixel circuit, a differential input circuit, a voltage conversion circuit, and a positive feedback circuit according to the first embodiment of the present technology.
  • FIG. 1 1 composition of an imaging device in a 1st embodiment of this art. It is a block diagram showing an example of 1 composition of a solid imaging device in a 1st embodiment of this art. It is a block diagram showing an example of 1 composition of a pixel array part in a 1st embodiment of this art. It is a block diagram
  • FIG. 6 is a timing chart illustrating an example of an operation of the solid-state imaging element according to the first embodiment of the present technology. It is a block diagram showing an example of 1 composition of W (White) pixel in a 1st embodiment of this art. It is a block diagram showing an example of 1 composition of an address event detection part in a 1st embodiment of this art. It is a circuit diagram showing an example of 1 composition of W pixel in a 1st embodiment of this art.
  • FIG. 6 is a graph illustrating an example of input / output characteristics of a comparator according to the first embodiment of the present technology. It is a block diagram showing an example of 1 composition of an AER logic circuit in a 1st embodiment of this art. It is a block diagram showing an example of 1 composition of a time code generating part in a 1st embodiment of this art. It is a circuit diagram showing an example of 1 composition of a redundancy circuit in a 1st embodiment of this art. It is a block diagram showing an example of 1 composition of a time code transfer part in a 1st embodiment of this art. It is a block diagram showing an example of 1 composition of a cluster in a 1st embodiment of this art.
  • FIG. 3 is a circuit diagram illustrating a configuration example of a buffer circuit according to the first embodiment of the present technology.
  • FIG. It is a circuit diagram showing an example of 1 composition of a flip flop in a 1st embodiment of this art.
  • It is a block diagram showing an example of 1 composition of a column processing part in a 1st embodiment of this art.
  • 3 is a circuit diagram illustrating a configuration example of a row AER block according to the first embodiment of the present technology.
  • FIG. 7 is a flowchart illustrating an example of an AER process according to the first embodiment of the present technology. It is a block diagram showing an example of 1 composition of a data storage part in a 2nd embodiment of this art. It is a circuit diagram showing an example of 1 composition of a latch control circuit in a 2nd embodiment of this art.
  • 12 is a timing chart illustrating an example of a sampling process of a solid-state imaging device according to a second embodiment of the present technology. 12 is a timing chart illustrating an example of an operation after sampling of the solid-state imaging device according to the second embodiment of the present technology. It is a timing chart which shows an example of the reset level sampling process of the solid-state image sensor in the modification of the 2nd embodiment of this art.
  • FIG. 10 is a timing chart illustrating an example of pixel data read control in a comparative example. It is a block diagram which shows an example of a schematic structure of a vehicle control system. It is explanatory drawing which shows an example of the installation position of a vehicle exterior information detection part and an imaging part.
  • FIG. 1 is a block diagram illustrating a configuration example of the imaging apparatus 100 according to the first embodiment of the present technology.
  • the imaging apparatus 100 is an apparatus for imaging image data, and includes an optical unit 110, a solid-state imaging device 200, and a DSP (Digital Signal Processing) circuit 120. Further, the imaging apparatus 100 includes a display unit 130, an operation unit 140, a bus 150, a frame memory 160, a storage unit 170, and a power supply unit 180.
  • a digital camera such as a digital still camera, a smartphone, a personal computer, an in-vehicle camera, or the like having an imaging function is assumed.
  • the optical unit 110 collects light from the subject and guides it to the solid-state imaging device 200.
  • the solid-state imaging device 200 generates image data by photoelectric conversion in synchronization with the vertical synchronization signal VSYNC.
  • the vertical synchronization signal VSYNC is a periodic signal having a predetermined frequency indicating the timing of imaging.
  • the solid-state imaging device 200 supplies the generated image data to the DSP circuit 120 via the signal line 209.
  • the DSP circuit 120 performs predetermined signal processing on the image data from the solid-state imaging device 200.
  • the DSP circuit 120 outputs the processed image data to the frame memory 160 or the like via the bus 150.
  • the DSP circuit 120 is an example of a digital signal processing unit described in the claims.
  • the display unit 130 displays image data.
  • a liquid crystal panel or an organic EL (Electro Luminescence) panel is assumed.
  • the operation unit 140 generates an operation signal in accordance with a user operation.
  • the bus 150 is a common path for the optical unit 110, the solid-state imaging device 200, the DSP circuit 120, the display unit 130, the operation unit 140, the frame memory 160, the storage unit 170, and the power supply unit 180 to exchange data with each other.
  • the frame memory 160 holds image data.
  • the storage unit 170 stores various data such as image data.
  • the power supply unit 180 supplies power to the solid-state imaging device 200, the DSP circuit 120, the display unit 130, and the like.
  • FIG. 2 is a block diagram illustrating a configuration example of the solid-state imaging device 200 according to the first embodiment of the present technology.
  • the solid-state imaging device 200 includes a DAC (Digital to Analog Converter) 211, a drive circuit 212, a column arbiter 213, a column AER circuit 220, a column address encoder 214, and a time code generator 230.
  • the solid-state imaging device 200 includes a pixel array unit 300, a column processing unit 250, a state machine 215, a row address encoder 216, a row AER circuit 260, and a row arbiter 600.
  • a plurality of pixels are arranged in a two-dimensional lattice pattern.
  • a set of pixels arranged in a predetermined direction in the pixel array unit 300 is referred to as a “row”, and a set of pixels arranged in a direction perpendicular to the row is referred to as a “column”.
  • the DAC 211 generates an analog reference signal that changes in a slope shape by DA (Digital-to-Analog) conversion.
  • the DAC 211 supplies a reference signal to the pixel array unit 300.
  • the drive circuit 212 drives the pixels in the pixel array unit 300 in synchronization with the vertical synchronization signal VSYNC.
  • Each pixel in the pixel array unit 300 generates digital pixel data. Some of the pixels also generate an address event detection result in addition to the pixel data.
  • the address event includes an on event and an off event
  • the detection result includes a detection result of a 1-bit on event and a detection result of a 1-bit off event.
  • the on event means that when the amount of light of the pixel fluctuates to a value larger than a predetermined reference value, the absolute value of the fluctuation amount exceeds a predetermined threshold value.
  • an off event means that when the light amount of a pixel fluctuates to a value smaller than a predetermined reference value, the absolute value of the fluctuation amount exceeds a predetermined threshold value.
  • the reference value is “10” and the threshold is “5”.
  • the variation amount is “+6”, and the absolute value thereof exceeds the threshold value “5”, so that an on event is detected.
  • the variation amount is “ ⁇ 6”, and the absolute value thereof exceeds the threshold value “5”, so that an off event is detected.
  • the pixel supplies pixel data to the column processing unit 250.
  • the pixel transmits and receives a request and a response (hereinafter referred to as “handshake”) to externally output the detection result of the address event with the row AER circuit 260 when the address event is detected. .
  • handshake a request and a response
  • the pixel performs a handshake with the column AER circuit 220.
  • the column arbiter 213 arbitrates a request from the column AER circuit 220 and transmits a response to the column AER circuit 220 based on the arbitration result.
  • the column AER circuit 220 transmits and receives (handshakes) a request and a response for requesting an external output of an address event detection result between each column, the column arbiter 213, and the state machine 215.
  • the column address encoder 214 encodes the address of the column where the address event has occurred and transmits it to the state machine 215.
  • the time code generator 230 generates a time code. This time code indicates a time within a period in which the reference signal changes in a slope shape.
  • the time code generation unit 230 supplies the generated time code to the pixel array unit 300.
  • the column processing unit 250 performs correlated double sampling (CDS: Correlated Double Sampling) processing on the pixel data.
  • Image data composed of processed pixel data is supplied to the DSP circuit 120.
  • the row address encoder 216 encodes the address of the row where the address event has occurred and transmits it to the state machine 215.
  • the row arbiter 600 arbitrates the request from the row AER circuit 260 and transmits a response to the row AER circuit 260 based on the arbitration result.
  • the row AER circuit 260 transmits and receives (handshakes) a request and a response for requesting an external output of an address event detection result between each row, the row arbiter 600, and the state machine 215.
  • the state machine 215 performs handshaking between the column AER circuit 220 and the row AER circuit 260.
  • the state machine 215 receives a request from the column AER circuit 220 and the row AER circuit 260, the state machine 215 decodes data from the column address encoder 214 and the row address encoder 216 to identify the detected address of the address event. Then, the state machine 215 supplies the detection result of the address to the DSP circuit 120.
  • Image data is generated by arranging the detection results of address events for each pixel in a two-dimensional grid.
  • the non-AER format image data from the column processing unit 250 is referred to as “normal image data”, and the AER format image data is referred to as “AER image data”.
  • FIG. 3 is a block diagram illustrating a configuration example of the pixel array unit 300 according to the first embodiment of the present technology.
  • a predetermined number of R (Red) pixels 310, a predetermined number of G (Green) pixels 311, a predetermined number of B (Blue) pixels 312, and a predetermined number of W (White) pixels 400 are arranged in a two-dimensional lattice pattern.
  • the time code transfer unit 500 is arranged between the odd and even columns every two columns.
  • the R pixel 310 receives red light and generates pixel data by photoelectric conversion.
  • the G pixel 311 receives green light and generates pixel data, and the B pixel 312 receives blue light and generates pixel data.
  • the W pixel 400 receives white light and generates pixel data.
  • the W pixel 400 detects an address event.
  • the time code transfer unit 500 transfers time codes. Details of the time code transfer unit 500 will be described later.
  • FIG. 4 is a block diagram illustrating a configuration example of the R pixel 310 according to the first embodiment of the present technology.
  • the R pixel 310 includes a pixel circuit 330 and an ADC 320.
  • the ADC 320 includes a comparison circuit 321 and a data storage unit 370.
  • the comparison circuit 321 includes a differential input circuit 340, a voltage conversion circuit 350, and a positive feedback circuit 360.
  • the configurations of the G pixel 311 and the B pixel 312 are the same as those of the R pixel 310.
  • the pixel circuit 330 generates a reset level or a signal level as a pixel signal SIG by photoelectric conversion.
  • the reset level is a voltage when FD (Floating Diffusion) is initialized after the start of exposure
  • the signal level is a voltage according to the exposure amount at the end of exposure.
  • the pixel circuit 330 sequentially supplies the reset level and the signal level to the differential input circuit 340.
  • the ADC 320 performs AD conversion of the pixel signal SIG (reset level or signal level) into a digital signal.
  • Data obtained by AD converting the reset level is hereinafter referred to as “P-phase data”.
  • data obtained by AD converting the signal level is hereinafter referred to as “D-phase data”.
  • the P-phase data is an example of reset data described in the claims
  • the D-phase data is an example of signal data described in the claims.
  • the differential input circuit 340 in the ADC 320 compares the reference signal REF from the DAC 211 with the pixel signal SIG from the pixel circuit 330.
  • the differential input circuit 340 supplies a comparison result signal indicating the comparison result to the voltage conversion circuit 350.
  • the voltage conversion circuit 350 converts the voltage of the comparison result signal from the differential input circuit 340 and outputs it to the positive feedback circuit 360.
  • the positive feedback circuit 360 adds a part of the output to the input (comparison result signal) and outputs the result to the data storage unit 370 as the output signal VCO.
  • the data storage unit 370 holds a time code when the output signal VCO is inverted.
  • the data storage unit 370 outputs a time code corresponding to the reset level as P-phase data, and outputs a time code corresponding to the signal level as D-phase data.
  • FIG. 5 is a circuit diagram illustrating a configuration example of the pixel circuit 330, the differential input circuit 340, the voltage conversion circuit 350, and the positive feedback circuit 360 according to the first embodiment of the present technology.
  • the pixel circuit 330 includes a reset transistor 331, a capacitor 332, a gain control transistor 333, an FD (FloatingFDiffusion) 334, a transfer transistor 335, a photodiode 336, and a discharge transistor 337.
  • a reset transistor 331, the gain control transistor 333, the transfer transistor 335, and the discharge transistor 337 for example, an N-type MOS (Metal-Oxide-Semiconductor) transistor is used.
  • the photodiode 336 generates electric charge by photoelectric conversion.
  • the discharge transistor 337 discharges the charge accumulated in the photodiode 336 at the start of exposure according to the drive signal OFG from the drive circuit 212.
  • the transfer transistor 335 transfers charges from the photodiode 336 to the FD 334 at the end of exposure according to the transfer signal TX from the drive circuit 212.
  • the FD 334 accumulates the transferred charges and generates a voltage corresponding to the accumulated charge amount.
  • the FD 334 is an example of a charge storage unit described in the claims.
  • the reset transistor 331 initializes the FD 334 in accordance with the reset signal RST from the drive circuit 212.
  • the gain control transistor 333 controls the analog gain with respect to the voltage of the FD 334 in accordance with the control signal FDG from the drive circuit 212.
  • the amount of signal handled by the R pixel 310 that is, the saturation signal amount can be increased.
  • the gain control transistor 333 and the reset transistor 331 are connected in series, and one end of the capacitor 332 is connected to a connection point between the gain control transistor 333 and the reset transistor 331.
  • gain control transistor 333 and the capacitor 332 are provided as needed for gain control, and may be configured without these.
  • the differential input circuit 340 includes PMOS (Positive channel MOS) transistors 341, 344, and 346, and NMOS (Negative channel MOS) transistors 342, 343, and 345.
  • PMOS Positive channel MOS
  • NMOS Negative channel MOS
  • the NMOS transistors 342 and 345 constitute a differential pair, and the sources of these transistors are commonly connected to the drain of the NMOS transistor 343.
  • the drain of the NMOS transistor 342 is connected to the drain of the PMOS transistor 341 and the gates of the PMOS transistors 341 and 344.
  • the drain of the NMOS transistor 345 is connected to the drain of the PMOS transistor 344, the gate of the PMOS transistor 346, and the drain of the reset transistor 331.
  • the reference signal REF is input to the gate of the NMOS transistor 342.
  • a predetermined bias voltage Vb is applied to the gate of the NMOS transistor 343, and a predetermined ground voltage is applied to the source of the NMOS transistor 343.
  • the gate of the NMOS transistor 345 is connected to the gain control transistor 333 and the FD 334 and the transfer transistor 335.
  • the PMOS transistors 341 and 344 constitute a current mirror circuit.
  • a power supply voltage VDDH is applied to the sources of the PMOS transistors 341, 344 and 346.
  • the power supply voltage VDDH is higher than the power supply voltage VDDL.
  • the drain of the PMOS transistor 346 is connected to the voltage conversion circuit 350.
  • the pixel circuit 330 and the NMOS transistors 342, 343, and 345 are formed on the pixel wafer 305.
  • the source potential of the NMOS transistor 343 serving as the current source and the bias of the substrate of the pixel wafer 305 are intentionally changed.
  • the DAC 211 By dropping the DAC 211 to an off level (0 V, ground level, etc.) within a time outside the A / D conversion period, no current flows through the comparison circuit 321, so that power consumption can be reduced.
  • the potential at the drain of the NMOS transistor 343 as the current source and the drains of the NMOS transistors 342 and 345 for amplification becomes the ground due to the drop to the off level. This means that the charge accumulates to the 0V level, and the charge here overflows to the photodiode 336 of the pixel circuit 330.
  • the voltage conversion circuit 350 includes an NMOS transistor 351.
  • a power supply voltage VDDL is applied to the gate of the NMOS transistor 351.
  • the drain of the NMOS transistor 351 is connected to the drain of the PMOS transistor 346, and the source is connected to the positive feedback circuit 360.
  • the power supply voltage VDDH can be converted into a lower power supply voltage VDDL, and a circuit that operates at a low voltage can be arranged in the subsequent stage.
  • the voltage conversion circuit 350 converts the power supply voltage VDDH to the power supply voltage VDDL, the present invention is not limited to this configuration.
  • the power supply voltages VDDH and VDDL may be the same voltage, and the voltage conversion circuit 350 may be unnecessary.
  • the positive feedback circuit 360 includes PMOS transistors 361, 362, 365, and 366, and NMOS transistors 363, 364, and 367.
  • PMOS transistors 361 and 362 are connected in series to power supply voltage VDDL.
  • the drive signal INI2 from the drive circuit 212 is input to the gate of the PMOS transistor 361.
  • the drain of the PMOS transistor 362 is connected to the source of the NMOS transistor 351, the drain of the NMOS transistor 363, and the gates of the PMOS transistor 365 and the NMOS transistor 364.
  • the ground voltage is applied to the source of the NMOS transistor 363, and the drive signal INI1 from the drive circuit 212 is input to the gate.
  • PMOS transistors 365 and 366 are connected in series to the power supply voltage VDDL.
  • the drain of the PMOS transistor 366 is connected to the gate of the PMOS transistor 362 and the drains of the NMOS transistors 364 and 367.
  • a control signal TESTVCO from the drive circuit 212 is input to the gates of the PMOS transistor 366 and the NMOS transistor 367.
  • An output signal VCO is output from the drains of the NMOS transistors 364 and 367.
  • a ground voltage is applied to the sources of the NMOS transistors 364 and 367.
  • each of the pixel circuit 330, the differential input circuit 340, the voltage conversion circuit 350, and the positive feedback circuit 360 is not limited to the circuit illustrated in FIG. 5 as long as it has the function described with reference to FIG.
  • FIG. 6 is a block diagram illustrating a configuration example of the data storage unit 370 according to the first embodiment of the present technology.
  • the data storage unit 370 includes a latch control circuit 380 and the same number of latch circuits 390 as the number of bits D (D is an integer) of the D-phase data.
  • the latch control circuit 380 holds the value of the output signal VCO (logical value “0” or “1”) in one of the latch circuits 390 in accordance with the control signal xWORD from the drive circuit 212.
  • the control signal xWORD is a signal obtained by inverting the control signal WORD.
  • the latch circuit 390 holds the value of the output signal VCO according to the control of the latch control circuit 380.
  • Latch circuit 390 is connected to time code transfer unit 500 via local bit line LBL L.
  • FIG. 7 is a block diagram illustrating a configuration example of the latch control circuit 380 and the latch circuit 390 according to the first embodiment of the present technology.
  • the latch control circuit 380 includes a NOR gate 381 and inverters 382 and 383.
  • the NOR gate 381 outputs a negative logical sum of the control signal xWORD and the output signal VCO to the inverter 382.
  • the inverter 382 inverts the output value from the NOR gate 381 and outputs the inverted value to the latch circuit 390 as the latch control signal T.
  • the inverter 383 inverts the output signal VCO and outputs the inverted signal to the latch circuit 390 as the latch input signal L.
  • the latch circuit 390 includes a switch 391 and inverters 392 and 393.
  • the switch 391 opens and closes a path between the inverter 392 and the local bit line LBL L according to the latch control signal T from the latch control circuit 380.
  • the local bit line LBL L is connected to the time code transfer unit 500.
  • the inverter 392 inverts the signal from the inverter 393 in accordance with the latch input signal L from the latch control circuit 380.
  • the inverter 392 outputs the inverted signal to the input terminal of the inverter 393 and the switch 391.
  • the inverter 393 inverts the signal from the inverter 392 and outputs it to the input terminal of the inverter 392.
  • latch control circuit 380 and the latch circuit 390 are not limited to the circuit illustrated in FIG. 7 as long as they have equivalent functions.
  • FIG. 8 is a timing chart showing an example of the operation of the solid-state imaging device 200 according to the first embodiment of the present technology.
  • the drive circuit 212 initializes the FD from the reset signal RST.
  • the 1V period is the period of the vertical synchronization signal VSYNC. Further, it is assumed that exposure of all the pixels is started before the timing t10.
  • the DAC 211 decreases the reference signal REF in a slope shape over a certain period from the timing t11.
  • the data bus is data of a repeater circuit in the time code transfer unit 500.
  • the latch control circuit 380 continues to write data transmitted from the outside via the local bit line LBL to the latch circuit 390, and the output signal VCO is inverted at timing t12, which is the intersection of the slope of the output signal VCO and the potential of the FD 334. And stop writing.
  • the data is read at timing t13 and held in the memory in the time code transfer unit 500. This data becomes a digital value (P-phase data) obtained by converting the reset level including the voltage value of the FD 334 and the circuit offset.
  • the P-phase data is read and held in the memory in the column processing unit 250.
  • the drive circuit 212 transmits the transfer signal TX to transfer the charge to the FD 334 at the timing t14 at the end of exposure in all pixels.
  • the DAC 211 decreases the reference signal REF in a slope shape over a certain period from the timing t15.
  • the latch control circuit 380 continues to write the data transmitted via the local bit line LBL to the latch circuit 390, and the output signal VCO is inverted at the timing t16 to stop the writing.
  • the data is read at timing t17 and held in the memory in the time code transfer unit 500. This data becomes D-phase data obtained by converting the signal level.
  • the column processing unit 250 obtains the difference between the P-phase data and the D-phase data as net pixel data for each column.
  • the drive circuit 212 discharges the charges of the photodiodes 336 in all the pixels by transmitting the drive signal OFG.
  • the exposure start timing and the exposure end timing are the same for all the pixels, and such exposure control is called a global shutter.
  • the 1V period ends.
  • the control signal FDG is controlled in the same manner as the reset signal RST. For this reason, when the reset signal RST is always at a high level, the conversion efficiency of the FD 334 is lowered (in other words, the capacity of the FD 334 is increased). Accordingly, it can be avoided that the FD 334 cannot receive the electric charge generated in the photodiode 336 when the electric charge is excessively increased.
  • FIG. 9 is a block diagram illustrating a configuration example of the W pixel 400 according to the first embodiment of the present technology.
  • the W pixel 400 includes an ADC 405, a pixel circuit 410, and an address event detection unit 430.
  • the pixel circuit 410 generates a pixel signal SIG (reset level or signal level) and outputs it to the ADC 405, and also generates a voltage signal Vp and outputs it to the address event detection unit 430.
  • the voltage signal Vp is a voltage signal generated by performing current-voltage conversion on a photocurrent corresponding to the amount of charge generated by photoelectric conversion.
  • the ADC 405 converts the pixel signal SIG into a digital signal (P-phase data or D-phase data).
  • the configuration of the ADC 405 is the same as that of the ADC 320 in the R pixel 310.
  • the ADC 405 converts the pixel signal SIG into, for example, a 15-bit digital signal under the control of the drive circuit 212 and outputs the converted signal to the time code transfer unit 500.
  • the address event detection unit 430 detects, based on the voltage signal Vp, that the absolute value of the fluctuation amount of the light reception amount (charge amount) in the W pixel 400 exceeds a predetermined threshold as an address event.
  • the address event detection unit 430 detects an address event, it performs handshaking with the row AER circuit 260 and then performs handshaking with the column AER circuit 220.
  • the detection result of the address event is, for example, 2 bits, and the number of bits is smaller than that of the digital signal from the ADC 405.
  • the W pixel 400 is provided with two ADCs of the ADC 405 and the address event detection unit 430 that is an ADC having a lower resolution than the ADC 405.
  • the address event detection unit 430 is an example of an analog-digital converter described in the claims.
  • FIG. 10 is a block diagram illustrating a configuration example of the address event detection unit 430 according to the first embodiment of the present technology.
  • the address event detection unit 430 includes a buffer 440, a differentiation circuit 450, a comparator 460, and an AER logic circuit 470.
  • the buffer 440 is constituted by, for example, a source follower, and is used for impedance conversion with respect to the voltage signal Vp.
  • the differentiation circuit 450 is constituted by, for example, a switched capacitor circuit, and acquires a differential signal corresponding to a change in Vp with respect to a reference value when reset.
  • the differentiation circuit 450 supplies the differential signal to the comparator 460.
  • Comparator 460 compares the level of the differential signal with each of threshold values Vthon and Vthoff.
  • the comparator 460 outputs the comparison result with the threshold value Vthon to the AER logic circuit 470 as VCH, and outputs the comparison result with the threshold value Vthoff to the AER logic circuit 470 as VCL.
  • the threshold value Vthon is set to a value higher than the threshold value Vthoff.
  • the differential signal exceeds the threshold value Vthon, it means that the amount of fluctuation of the light reception amount of the W pixel 400 exceeds a value corresponding to the threshold value Vthon.
  • the fact that the differential signal falls below the threshold value Vthoff means that the absolute value of the fluctuation amount of the received light amount of the W pixel 400 exceeds the value corresponding to the threshold value Vthoff. For this reason, an on event is detected among the address events when the differential signal exceeds the threshold value Vthon, and an off event is detected when it falls below the threshold value Vthoff.
  • the AER logic circuit 470 performs handshaking based on the comparison results VCH and VCL.
  • the AER logic circuit 470 detects the presence or absence of an address event, and performs handshaking with the row AER circuit 260 when an address event occurs.
  • the AER logic circuit 470 performs handshaking with the column AER circuit 220, and resets the differentiation circuit 450 by the reset signal xrst.
  • the AER logic circuit 470 is an example of a handshake circuit described in the claims.
  • FIG. 11 is a circuit diagram illustrating a configuration example of the W pixel 400 according to the first embodiment of the present technology.
  • the pixel circuit 410 includes a reset transistor 411, a capacitor 412, a gain control transistor 413, an FD 414, a transfer transistor 415, a logarithmic response unit 422, a photodiode 418, and a discharge transistor 419.
  • the configurations of the reset transistor 411, the capacitor 412, the gain control transistor 413, the FD 414, the transfer transistor 415, the photodiode 418, and the discharge transistor 419 are the same as the elements of the same name in the R pixel 310.
  • the logarithmic response unit 422 includes NMOS transistors 416, 417, and 420, and a PMOS transistor 421.
  • the NMOS transistors 416 and 417 are connected in series between the connection point of the transfer transistor 415 and the discharge transistor 419 and the photodiode 418.
  • the PMOS transistor 421 and the NMOS transistor 420 are connected in series between the power supply and the ground terminal.
  • the bias voltage Vbcus is applied to the gate of the NMOS transistor 416
  • the bias voltage Vlog is applied to the gate of the PMOS transistor 421.
  • the gate of the NMOS transistor 420 is connected to the connection point between the NMOS transistor 417 and the photodiode 418
  • the gate of the NMOS transistor 417 is connected to the connection point between the NMOS transistor 420 and the PMOS transistor 421 and the buffer 440. With such connection, the photocurrent flowing through the photodiode 418 is logarithmically converted to the voltage Vp.
  • elements other than the PMOS transistor 421 in the pixel circuit 410, NMOS transistors 423 and 424 of the differential pair of the ADC 405, and NMOS transistor 425 of the current source are provided on the pixel wafer 406.
  • the source potential of the NMOS transistor 425 serving as the current source and the bias of the substrate of the pixel wafer 406 are intentionally changed.
  • the buffer 440 includes PMOS transistors 441 and 442 connected in series between the power supply and the ground terminal.
  • the gate of the PMOS transistor 442 on the ground side is connected to the pixel circuit 410, and the bias voltage Vbsf is applied to the gate of the PMOS transistor 441 on the power supply side.
  • the connection point between the PMOS transistors 441 and 442 is connected to the differentiation circuit 450. By this connection, impedance conversion with respect to Vp is performed.
  • the differentiation circuit 450 includes capacitors 451 and 453, PMOS transistors 452 and 454, and an NMOS transistor 455.
  • One end of the capacitor 451 is connected to the buffer 440, and the other end is connected to one end of the capacitor 453 and the gate of the PMOS transistor 454.
  • the reset signal xrst is input to the gate of the PMOS transistor 452, and the source and drain are connected to both ends of the capacitor 453.
  • the PMOS transistor 454 and the NMOS transistor 455 are connected in series between the power supply and the ground terminal.
  • the other end of the capacitor 453 is connected to a connection point between the PMOS transistor 454 and the NMOS transistor 455.
  • a bias voltage Vba is applied to the gate of the NMOS transistor 455 on the ground side, and the connection point between the PMOS transistor 454 and the NMOS transistor 455 is also connected to the comparator 460. With such connection, a differential signal is generated and output to the comparator 460.
  • the differential signal is initialized by the reset signal xrst.
  • the comparator 460 includes PMOS transistors 461 and 463 and NMOS transistors 462 and 464.
  • the PMOS transistor 461 and the NMOS transistor 462 are connected in series between the power supply and the ground terminal, and the PMOS transistor 463 and the NMOS transistor 464 are also connected in series between the power supply and the ground terminal.
  • the gates of the PMOS transistors 461 and 463 are connected to the differentiation circuit 450.
  • a bias voltage Vbon for generating the threshold value Vthon is applied to the gate of the NMOS transistor 462, and a bias voltage Vboff for generating the threshold value Vthoff is applied to the gate of the NMOS transistor 464.
  • connection point between the PMOS transistor 461 and the NMOS transistor 462 is connected to the AER logic circuit 470, and the voltage at this connection point is output as the comparison result VCH.
  • the connection point between the PMOS transistor 463 and the NMOS transistor 464 is also connected to the AER logic circuit 470, and the voltage at this connection point is output as the comparison result VCL.
  • the comparator 460 outputs a high level comparison result VCH when the differential signal exceeds the threshold value Vthon, and outputs a low level comparison result VCL when the differential signal falls below the threshold value Vthoff.
  • FIG. 12 is a graph illustrating an example of input / output characteristics of the comparator 460 according to the first embodiment of the present technology.
  • the vertical axis indicates the level of the output signal (VCH or VCL) of the comparator 460
  • the horizontal axis indicates the level of the input signal (differential signal) of the comparator 460.
  • the solid line indicates the locus of the comparison result VCH
  • the alternate long and short dash line indicates the locus of the comparison result VCL.
  • the comparison result VCH changes from the low level to the high level. An on event is detected.
  • the absolute value of the negative light amount difference with respect to the reference exceeds a value corresponding to the threshold value Vthoff, the comparison result VCL changes from the high level to the low level, and an off event is detected.
  • the DSP circuit 120 processes the detection result of each address event of the W pixel 400 in various applications. Possible applications include in-vehicle and artificial intelligence image recognition input devices and monitoring applications.
  • the solid-state imaging device 200 outputs a signal when an address event occurs to the vehicle control system at high speed in real time.
  • information that can be obtained only in the period of the vertical synchronization signal in the conventional solid-state imaging device can be detected as a signal of the changed portion without waiting for the period to elapse. For this reason, it is possible to improve the safety by speeding up the feedback up to an instruction to avoid a person or an obstacle.
  • normal image data For artificial intelligence, not high-resolution normal image data, but low-resolution meaningful information (for example, logarithm-compressed luminance difference) is input to reduce the amount of computation by executing processing at high speed. There is a merit that can be. Since normal image data can also be obtained, for example, by using the result of signal processing using LSTM (Long Short Term Memory) for the AER image data of event-driven output and the normal image data together. Highly accurate image recognition can be realized.
  • LSTM Long Short Term Memory
  • FIG. 13 is a block diagram illustrating a configuration example of the AER logic circuit 470 according to the first embodiment of the present technology.
  • the AER logic circuit 470 includes NMOS transistors 471 to 473, 475 to 478, 480 and 481, PMOS transistors 474 and 479, and a capacitor 482.
  • NMOS transistors 471 and 472 are connected in series.
  • the comparison result VCH is input to the gates of the NMOS transistors 472 and 473, and the response AckYp1 is input to the gate of the NMOS transistor 471.
  • the sources of the NMOS transistors 472 and 473 are grounded, and a request ReqHXp1 is output from the drain of the NMOS transistor 471 to the column AER circuit 220.
  • Request ReqYp 1 is output from the drain of NMOS transistor 473 to row AER circuit 260.
  • the PMOS transistor 474 and the NMOS transistor 475 are connected in series between the power supply and the ground terminal.
  • the comparison result VCL is input to the gate of the PMOS transistor 474, and the bias voltage Vbaer is applied to the gate of the NMOS transistor 475.
  • NMOS transistors 476 and 477 are connected in series.
  • the gates of NMOS transistors 477 and 478 are connected to the connection point of PMOS transistor 474 and NMOS transistor 475.
  • the response AckYp1 is input to the gate of the NMOS transistor 476.
  • the sources of the NMOS transistors 477 and 478 are grounded, and a request ReqLXp1 is output from the drain of the NMOS transistor 476 to the column AER circuit 220.
  • Request ReqYp 1 is output from the drain of NMOS transistor 478 to row AER circuit 260.
  • the PMOS transistor 479 and the NMOS transistors 480 and 481 are connected in series between the power supply and the ground terminal.
  • a bias voltage Vbrst is applied to the gate of the PMOS transistor 479.
  • the response AckYp1 is input to the gate of the NMOS transistor 480, and the response AckXp1 is input to the gate of the NMOS transistor 481.
  • One end of the capacitor 482 is connected to the power supply, and the other end is connected to a connection point between the PMOS transistor 479 and the NMOS transistor 480.
  • the voltage at the connection point between the PMOS transistor 479 and the NMOS transistor 480 is output to the differentiation circuit 450 as the reset signal xrst.
  • the AER logic circuit 470 transmits a low-level request ReqYp1 to the row AER circuit 260.
  • the AER logic circuit 470 transmits a low level request ReqHXp1 to the column AER circuit 220.
  • the AER logic circuit 470 outputs a low level reset signal xrst to the differentiation circuit 450.
  • the AER logic circuit 470 transmits a low-level request ReqYp1 to the row AER circuit 260.
  • the AER logic circuit 470 transmits a low level request ReqLXp1 to the column AER circuit 220.
  • the AER logic circuit 470 outputs a low level reset signal xrst to the differentiation circuit 450.
  • FIG. 14 is a block diagram illustrating a configuration example of the time code generation unit 230 according to the first embodiment of the present technology.
  • the time code generation unit 230 includes a test circuit 231, a redundancy circuit 240, a binary / gray conversion unit 232, a binary counter 233, a receiver 235, and a plurality of drivers 236.
  • the receiver 235 receives the master clock MCK from the pixel array unit 300.
  • the receiver 235 supplies the received master clock MCK to the binary counter 233.
  • the binary counter 233 counts binary count values in synchronization with the master clock MCK.
  • the binary counter 233 includes a plurality of stages of flip-flops 234.
  • the master clock MCK is input to the clock terminal of the first flip-flop 234.
  • the inverted output of the preceding flip-flop 234 is input to the clock terminals of the second and subsequent flip-flops 234. Further, the inverted output of the flip-flop 234 of each stage is output to the input terminal of that stage and also output to the binary / gray conversion unit 232 as the corresponding digit bit.
  • the binary / gray conversion unit 232 converts the binary count value from the binary counter 233 into a gray code.
  • the binary gray conversion unit 232 supplies the gray code to the redundancy circuit 240.
  • the redundant circuit 240 connects a spare signal line in place of the signal line corresponding to the failed bit according to the control of the test circuit 231.
  • at least one spare signal line is connected between the redundant circuit 240 and the test circuit 231. For example, when the gray code is 15 bits, 16 signal lines including one spare line are connected.
  • the test circuit 231 detects the presence / absence of a failure of the corresponding signal line for each bit of the Gray code at the time of startup or the like.
  • a failure detected by the test circuit 231 a disconnection or a short circuit of the wiring, a malfunction of the latch circuit, or the like is assumed.
  • the test circuit 231 controls the redundant circuit 240 when a failure occurs, and connects a spare signal line instead of the failed signal line.
  • the test circuit 231 outputs the gray code as a time code.
  • Driver 236 is provided for each bit in the time code.
  • the driver 236 outputs the corresponding bit FFin [k] (k is an integer equal to or greater than 0) in the time code to the pixel array unit 300.
  • time code generation unit 230 is provided with signal lines for transmitting the requests ReqHXp1 and ReqLXp1 and the response AckXp1.
  • FIG. 15 is a circuit diagram illustrating a configuration example of the redundant circuit 240 according to the first embodiment of the present technology.
  • the redundant circuit 240 includes a plurality of switches 241.
  • the number of switches 241 is the same as the number of bits of the gray code (time code).
  • the switch 241 includes one input terminal and two output terminals.
  • a signal line INA [k] for transmitting the k-th bit of the time code from the binary / gray conversion unit 232 is connected to the input terminal of the k-th switch 241.
  • the signal line OUT [0] is connected to the left output terminal of the “0” th switch 241.
  • the right output terminal of the kth switch 241 and the left output terminal of the (k + 1) th switch 241 are connected, and these output terminals are also connected to the signal line OUT [k].
  • a spare signal line OUT [15] is connected to the output terminal on the right side of the last switch 241.
  • the switch 241 switches the connection destination of the input terminal according to the control of the test circuit 231. In the initial state, the input terminals of all the switches 241 are connected to the left output terminal. When the k-th bit fails, the switch 241 after k switches the connection destination of the input terminal to the right output terminal. For example, when a failure occurs at the “1” bit among the 15 bits, the “1” to “14” switch 241 switches the connection destination to the right side. Thus, the signal lines INA [1] to INA [14] are connected to the signal lines OUT [2] to OUT [15], and the failed signal line OUT [1] is disconnected from the input terminal.
  • the test circuit 231 detects the presence or absence of a failure at startup, and the redundant circuit 240 switches based on the detection result. Note that the present invention is not limited to this method.
  • the test circuit 231 may detect the presence / absence of a failure in advance before starting and describe the detection result in a nonvolatile memory.
  • the redundancy circuit 240 may read out the detection result from the memory at the time of activation and perform switching.
  • FIG. 16 is a block diagram illustrating a configuration example of the time code transfer unit 500 according to the first embodiment of the present technology.
  • the time code transfer unit 500 includes a cluster 510, inverters 571 and 572, and a plurality of flip-flops 573.
  • the number of flip-flops 573 is the same as the number of latch circuits 390 (256, etc.) in a certain transmission / reception unit.
  • the configuration of the cluster 510 will be described later.
  • the inverter 571 inverts the master clock MCK from the column processing unit 250.
  • the inverter 571 supplies the inverted clock signal xMCK to the inverter 572 and the cluster 510.
  • the inverter 572 inverts the clock signal xMCK and outputs the inverted signal to the respective clock terminals of the flip-flop 573 as the master clock MCK.
  • the flip-flop 573 holds the bit FFout [k] from the cluster 510 in synchronization with the master clock MCK.
  • the flip-flop 573 outputs the held bits to the column processing unit 250.
  • FIG. 17 is a block diagram illustrating a configuration example of the cluster 510 according to the first embodiment of the present technology.
  • the cluster 510 includes a plurality of unit blocks 520 and inverters 511 to 517.
  • the number of unit blocks 520 is the same as the number of bits in a transmission / reception unit (for example, 16 bits obtained by adding 1 redundant bit to 15 bits).
  • the inverter 511 inverts the clock signal xMCK from the inverter 571 and supplies it as a master clock MCK to each of the unit blocks 520 and the time code generator 230.
  • the inverter 513 inverts the read enable signal REN L from the drive circuit 212.
  • the read enable signal REN L is a signal that instructs reading of pixel data of the left pixel of the time code transfer unit 500.
  • the inverter 512 inverts the signal from the inverter 513 and supplies it to each of the unit blocks 520.
  • the inverter 515 inverts the read enable signal REN R from the drive circuit 212.
  • the read enable signal REN R is a signal that instructs reading of pixel data of the right pixel of the time code transfer unit 500.
  • the inverter 514 inverts the signal from the inverter 515 and supplies it to each of the unit blocks 520.
  • the inverter 517 inverts the write enable signal WEN from the drive circuit 212.
  • the write enable signal WEN is a signal for instructing writing of a time code.
  • the inverter 516 inverts the signal from the inverter 517 and supplies it to each of the unit blocks 520.
  • the unit block 520 reads pixel data or writes a time code in accordance with the read enable signals REN L and REN R and the write enable signal WEN.
  • FIG. 18 is a block diagram illustrating a configuration example of the unit block 520 according to the first embodiment of the present technology.
  • This unit block 520 includes inverters 521, 522, 524 and 527, PMOS transistors 523 and 528, buffers 525 and 526, and a flip-flop 550.
  • the inverter 521 inverts the master clock MCK from the inverter 511. This inverter 521 supplies the inverted signal to the inverter 522.
  • the inverter 522 inverts the signal from the inverter 521 and supplies it as a master clock MCK to the clock terminal of the flip-flop 550.
  • the flip-flop 550 holds the corresponding bit FFin [k] in the time code from the time code generator 230 in synchronization with the master clock MCK.
  • the flip-flop 550 supplies the held bits to the buffers 525 and 526 as FFout [k].
  • the PMOS transistor 523 precharges the local bit line LBL L [k] in accordance with the signal xPC L obtained by inverting the control signal PC L from the drive circuit 212.
  • the control signal PC L is a signal for instructing the precharging of the local bit lines LBL L [k], for example, the precharge is designated immediately before reading the bits via the local bit line LBL L [k]
  • the initial voltage inside the latch circuit 390 fluctuates depending on the impedance ratio between the output (T) of the inverter 382 and the switch 391. It is possible to prevent the signal of the local bit line LBL L [k] from being overwritten. Further, the area of the latch circuit 390 can be minimized.
  • the inverter 524 inverts the bit read through the local bit line LBL L [k] according to the high-level read enable signal REN L, and uses the flip-flop 573 as the k-th bit (FFout [k]) of the pixel data. Is output to the column processing unit 250.
  • the buffer 525 outputs the bit output from the flip-flop 550 to the local bit line LBL L [k] according to the high level write enable signal WEN.
  • These inverter 524 and buffer 525 form a bidirectional buffer circuit 530.
  • a terminal connected to the local bit line LBL L of the buffer circuit 530 is R_IO
  • a terminal connected to the flip-flop 550 is W_IO.
  • PMOS transistor 528 in accordance with a signal xPC R obtained by inverting the control signal PC R from the driving circuit 212 is configured to precharge the local bit line LBL R [k].
  • the control signal PC R is a signal for instructing the precharging of the local bit lines LBL R [k], for example, the precharge is designated immediately before reading the bits via the local bit line LBL R [k]
  • the inverter 527 inverts the bit read through the local bit line LBL R [k] according to the high level read enable signal REN R , and uses the column processing unit via the flip-flop 573 as the k-th bit of the pixel data. This is output to 250.
  • the buffer 526 outputs the bit output from the flip-flop 550 to the local bit line LBL R [k] according to the high level write enable signal WEN.
  • FIG. 19 is a circuit diagram illustrating a configuration example of the buffer circuit 530 according to the first embodiment of the present technology.
  • Buffer circuit 530 includes inverters 531 and 540, a NAND gate 532, a NOR gate 533, PMOS transistors 534, 536 and 537, and NMOS transistors 535, 538 and 539.
  • the inverter 531 inverts the write enable signal WEN and outputs it to the NOR gate 533.
  • the NAND gate 532 outputs a negative logical product of the write enable signal WEN and the input bit from the terminal W_IO to the gate of the PMOS transistor 534.
  • the NOR gate 533 outputs a negative logical sum of the signal from the inverter 531 and the input bit from the terminal W_IO to the gate of the NMOS transistor 535.
  • the PMOS transistor 534 and the NMOS transistor 535 are connected in series between the power supply and the ground terminal.
  • a connection point between the PMOS transistor 534 and the NMOS transistor 535 is connected to the terminal R_IO and the gates of the PMOS transistor 537 and the NMOS transistor 538.
  • the inverter 540 inverts the read enable signal REN L and outputs it to the gate of the PMOS transistor 536.
  • PMOS transistors 536 and 537 and NMOS transistors 538 and 539 are connected in series between the power supply and the ground terminal.
  • the read enable signal REN L is input to the gate of the NMOS transistor 539.
  • the buffer circuit 530 inverts the bit read from the terminal R_IO in accordance with the read enable signal REN L and outputs the inverted signal from the terminal W_IO. Further, the buffer circuit 530 outputs the bit input from the terminal W_IO from the terminal R_IO according to the write enable signal WEN.
  • FIG. 20 is a circuit diagram illustrating a configuration example of the flip-flop 550 according to the first embodiment of the present technology.
  • the flip-flop 550 includes PMOS transistors 551, 553, 554, 556, and 559, and NMOS transistors 552, 555, 557, 558, 560, and 561.
  • the PMOS transistor 551 and the NMOS transistor 552 are connected in series between the power supply and the ground terminal. The gates of these transistors are connected to the D terminal.
  • the PMOS transistors 553 and 554 and the NMOS transistor 555 are connected in series between the power supply and the ground terminal.
  • the gates of the PMOS transistor 553 and the NMOS transistor 555 are connected to the connection point between the PMOS transistor 551 and the NMOS transistor 552.
  • the gate of the PMOS transistor 554 is connected to the clock terminal CK.
  • the PMOS transistor 556 and the NMOS transistors 557 and 558 are connected in series between the power supply and the ground terminal.
  • the gates of the PMOS transistor 556 and the NMOS transistor 558 are connected to the clock terminal CK.
  • the gate of the NMOS transistor 557 is connected to the connection point between the PMOS transistor 554 and the NMOS transistor 555.
  • the PMOS transistor 559 and the NMOS transistors 560 and 561 are connected in series between the power supply and the ground terminal.
  • the gates of PMOS transistor 559 and NMOS transistor 561 are connected to the connection point of PMOS transistor 556 and NMOS transistor 557.
  • the gate of the NMOS transistor 560 is connected to the clock terminal CK.
  • the flip-flop 550 outputs the input of the D terminal to Q at the rising edge of the clock signal input to the clock terminal CK, and sets the node of Q to High-Z at the falling edge. It is possible to hold the signal.
  • the above-described configuration enables the buffer circuit 530 to write data to the Q wiring node.
  • FIG. 21 is a block diagram illustrating a configuration example of the column processing unit 250 according to the first embodiment of the present technology.
  • the column processing unit 250 includes an inverter 253 for each signal line, and includes a redundant circuit 251 and a CDS circuit 252 for each column.
  • the inverter 253 inverts the bit from the pixel array unit 300. Each inverter 253 transmits the inverted bit to the corresponding redundant circuit 251.
  • the configuration of the redundant circuit 251 is the same as that of the redundant circuit 240 illustrated in FIG.
  • the CDS circuit 252 performs CDS processing for calculating the difference between the P-phase data and the D-phase data in the corresponding column as net pixel data.
  • the CDS circuit 252 outputs pixel data to the DSP circuit 120.
  • FIG. 22 is a block diagram illustrating a configuration example of the row AER circuit 260 according to the first embodiment of the present technology.
  • the row AER circuit 260 includes a row AER block 270 for each row.
  • the row AER block 270 performs a handshake between the corresponding row, the row arbiter 600, and the state machine 215.
  • FIG. 23 is a circuit diagram illustrating a configuration example of the row AER block 270 according to the first embodiment of the present technology.
  • Row AER block 270 includes a PMOS transistor 271, NMOS transistors 272 and 273, a NOR gate 276, and inverters 274 and 275.
  • the PMOS transistor 271 and the NMOS transistors 272 and 273 are connected in series between the power supply and the ground terminal.
  • a control signal LOAD from the state machine 215 is input to the gates of the PMOS transistor 271 and the NMOS transistor 272.
  • This control signal LOAD is a signal for instructing reading of the detection result of the address event.
  • xCHIP_ACK obtained by inverting the response CHIP_ACK from the state machine 215 is input to the gate of the NMOS transistor 273.
  • the NOR gate 276 outputs a negative logical sum of two input values to the row arbiter 600 as a request ReqYa1.
  • the response CHIP_ACK from the state machine 215 is input to one of the input terminals of the NOR gate 276.
  • the other input terminal of the NOR gate 276 is connected to a connection point between the PMOS transistor 271 and the NMOS transistor 272 and a signal line for transmitting the request ReqYp1 from the pixel array unit 300.
  • the inverter 275 inverts the response AckYa1 from the row arbiter 600 and outputs it to the inverter 274.
  • the inverter 274 inverts the signal from the inverter 275 and outputs it as a response AckYp1 to the pixel array unit 300.
  • the row AER block 270 when the low level request ReqYp1 is input, the row AER block 270 outputs the low level request ReqYa1 if the response CHIP_ACK is high level. Further, the row AER block 270 delays the high-level response AckYa1 and outputs it as the response AckYp1.
  • FIG. 24 is a block diagram illustrating a configuration example of the column AER circuit 220 according to the first embodiment of the present technology.
  • the column AER circuit 220 includes a column AER block 221 for each column.
  • the column AER block 221 performs handshaking between the corresponding column, the state machine 215, and the column arbiter 213.
  • FIG. 25 is a block diagram illustrating a configuration example of the column AER block 221 according to the first embodiment of the present technology.
  • the column AER block 221 includes an H-side column AER block 222, an L-side column AER block 223, and an OR gate 224.
  • the H side column AER block 222 performs handshake when a low level request ReqHXp1 is input.
  • the H side column AER block 222 outputs a signal obtained by delaying the high level response AckHXa1 to the OR gate 224.
  • the L side column AER block 223 performs handshake when a low level request ReqLXp1 is input.
  • the L side column AER block 223 outputs a signal obtained by delaying the high level response AckLXa1 to the OR gate 224.
  • the low-level request from the pixel array unit 300 is inverted by the H-side column AER block 222 and the L-side column AER block 223.
  • the configurations of the H side column AER block 222 and the L side column AER block 223 are the same as those of the row AER block 270 illustrated in FIG. Note that the configuration of the AER blocks in these rows and columns is not limited to the circuit illustrated in FIG. 23 as long as handshaking can be performed.
  • the OR gate 224 outputs a logical sum of signals from the H side column AER block 222 and the L side column AER block 223 as a response AckXp1.
  • FIG. 26 is a block diagram illustrating a configuration example of the row arbiter 600 according to the first embodiment of the present technology.
  • Arbiter block 610 arbitrates requests from the first line and requests from the second line.
  • the arbiter block 610 performs handshake with the arbiter block 652 and outputs a response to the first or second line based on the arbitration result.
  • the arbiter block 650 arbitrates requests from the third line and requests from the fourth line.
  • the arbiter block 650 performs handshake with the arbiter block 652 and outputs a response to the third or fourth line based on the arbitration result.
  • the arbiter block 651 arbitrates requests from the 5th line and requests from the 6th line.
  • the arbiter block 651 performs handshake with the arbiter block 653, and outputs a response to the fifth or sixth line based on the arbitration result.
  • the arbiter block 652 arbitrates a request from the arbiter block 610 and a request from the arbiter block 650.
  • the arbiter block 652 performs a handshake with the arbiter block 654 and outputs a response to the arbiter block 610 or 650 based on the arbitration result.
  • the arbiter block 653 arbitrates between the request from the arbiter block 651 and the request from the seventh line.
  • the arbiter block 653 performs handshake with the arbiter block 654 and outputs a response to the arbiter block 651 or the seventh line based on the arbitration result.
  • the arbiter block 654 arbitrates between the request from the arbiter block 652 and the request from the arbiter block 653.
  • the arbiter block 654 delays the response to the earlier request by the inverters 601 and 602 and supplies it to the arbiter block 652 or 653.
  • the configuration of the column arbiter 213 is the same as that of the row arbiter 600. Further, the configurations of these arbiters are not limited to the configuration illustrated in FIG. 26 as long as requests can be arbitrated.
  • FIG. 27 is a circuit diagram illustrating a configuration example of the arbiter block 610 according to the first embodiment of the present technology.
  • the arbiter block 610 includes PMOS transistors 611, 614, 615 to 617, 620, 622, 625 and 626, NMOS transistors 612, 613, 618, 619, 623, 624 and 627 and an inverter 621.
  • PMOS transistors 611 and 614 are connected in parallel to the power supply.
  • NMOS transistors 612 and 613 are connected in series between the drains of PMOS transistors 611 and 614 and the ground terminal.
  • the request ReqXa1 from the first row is input to the gates of the PMOS transistor 611 and the NMOS transistor 613.
  • PMOS transistors 615 and 616 are connected in series with the power supply.
  • the request ReqXa1 is input to the gate of the PMOS transistor 615, and the request ReqXa2 from the second row is input to the gate of the PMOS transistor 616.
  • PMOS transistors 617 and 620 are connected in parallel to the power supply.
  • NMOS transistors 618 and 619 are connected in series between the drains of PMOS transistors 617 and 620 and the ground terminal.
  • the gates of the PMOS transistor 617 and the NMOS transistor 618 are connected to the drains of the PMOS transistors 611 and 614.
  • the request ReqXa2 is input to the gates of the PMOS transistor 620 and the NMOS transistor 619.
  • the drains of the PMOS transistors 617 and 620 are connected to the gates of the PMOS transistor 614 and the NMOS transistor 612.
  • connection point of the NMOS transistors 612 and 613, the drain of the PMOS transistor 616, and the connection point of the NMOS transistors 618 and 619 are connected to a signal line that transmits the request ReqXb1.
  • This request ReqXb1 is output to the upper arbiter block 652.
  • the inverter 621 inverts the response AckXb1 from the upper arbiter block 652. This inverter 621 outputs the inverted signal to the gates of the PMOS transistor 625 and the NMOS transistor 624.
  • the PMOS transistors 625 and 626 and the NMOS transistor 627 are connected in series between the power supply and the ground terminal.
  • the PMOS transistor 622 and the NMOS transistor 623 are connected in series between the connection point of the PMOS transistors 625 and 626 and the ground terminal.
  • the source and drain of the NMOS transistor 624 are connected to a connection point between the PMOS transistor 622 and the NMOS transistor 623 and a connection point between the PMOS transistor 626 and the NMOS transistor 627.
  • the gates of the PMOS transistor 622 and the NMOS transistor 623 are connected to the drains of the PMOS transistors 611 and 614.
  • the gates of PMOS transistor 626 and NMOS transistor 627 are connected to the drains of PMOS transistors 617 and 620.
  • a connection point between the PMOS transistor 622 and the NMOS transistor 623 is connected to a signal line that transmits a response AckXa1 to the first row.
  • a connection point between the PMOS transistor 626 and the NMOS transistor 627 is connected to a signal line that transmits a response AckXa2 to the second row.
  • the arbiter block 610 when receiving the request ReqXb1 or the request ReqXb2, the arbiter block 610 outputs the request ReqXb1. Upon receiving the response AckXb1, the arbiter block 610 outputs a response corresponding to the earlier arrival of the request ReqXb1 and the request ReqXb2.
  • the configuration of the arbiter blocks 650 to 654 is the same as that of the arbiter block 610 illustrated in FIG.
  • FIG. 28 is a timing chart illustrating an example of a handshake in the first embodiment of the present technology.
  • the row AER block 270 returns a high-level response AckYp1 if the response CHIP_ACK is high.
  • the W pixel 400 When the response AckYp1 is received, the W pixel 400 outputs a low-level request ReqHXp1 when an on event occurs. When an off event occurs, a low-level request ReqLXp1 is output.
  • the column AER block 221 When the request ReqHXp1 is received, the column AER block 221 returns a high-level response AckXp1 if the response CHIP_ACK is high. Upon receiving the response AckXp1, the W pixel 400 generates a low level reset signal xrst and initializes the requests ReqYp1 and ReqHXp1 to a high level.
  • the column AER block 221 outputs a low-level request CHIP_REQ.
  • the state machine 215 transfers the address event detection result to the DSP circuit 120 and returns a low-level response CHIP_ACK.
  • the row AER block 270 initializes the response AckYp1 to the low level if the request ReqYp1 is at the high level.
  • the column AER block 221 initializes the response AckXp1 to the low level if the request ReqHXp1 is at the high level.
  • the W pixel 400 When the response AckXp1 is initialized, the W pixel 400 initializes the reset signal xrst to the high level, and the column AER block 221 initializes the request CHIP_REQ to the high level. Further, the state machine 215 initializes the response CHIP_ACK to a high level.
  • FIG. 29 is a flowchart illustrating an example of an imaging process according to the first embodiment of the present technology. This imaging process is started, for example, when an application for imaging normal image data is executed.
  • the solid-state imaging device 200 determines whether or not it is the rising timing of VSYNC (step S911). When it is the rising timing of VSYNC (step S911: Yes), each of the pixels in the solid-state imaging device 200 converts the reset level into P-phase data immediately before the end of exposure (step S912). Then, at the end of exposure, the pixel transfers the charge to the FD (step S913), and converts the signal level into D-phase data (step S914). Then, the solid-state imaging device 200 performs CDS processing (step S915). In the case before the rise timing of VSYNC (step S911: No), or after step S915, the solid-state imaging device 200 repeatedly executes step S911 and subsequent steps.
  • FIG. 30 is a flowchart illustrating an example of the AER process according to the first embodiment of the present technology. This AER process is started, for example, when an application for AER is executed.
  • the W pixel 400 in the solid-state imaging device 200 determines whether or not the light amount difference exceeds the value + Th corresponding to the threshold value Vthon (step S921).
  • the W pixel 400 determines whether or not the light amount difference is less than a value ⁇ Th corresponding to the threshold value Vthoff (step S922).
  • the W pixel 400 detects an off event (step S923).
  • the W pixel 400 detects an on event (step S924).
  • step S923 or S924 the W pixel 400 transfers the address event detection result by handshake (step S925), and repeatedly executes step S921 and subsequent steps. If the light amount difference is greater than or equal to -Th (step S922: No), the W pixel 400 repeatedly executes step S921 and subsequent steps.
  • the W pixel 400 since the W pixel 400 detects an address event and converts the pixel signal into a digital signal, the image quality including the digital signal is detected while detecting the address event. Normal image data can be generated.
  • each of the pixels such as the R pixel 310 transfers the P-phase data to the column processing unit 250 after the conversion of the reset level to the P-phase data, and then changes the signal level to D. It was converted to phase data.
  • the sampling period from the start of conversion of the reset level to the end of conversion of the signal level becomes longer by the transfer time of the P-phase data, and the influence of dark current can be sufficiently suppressed. It may not be possible.
  • the solid-state imaging device 200 of the second embodiment is different from the first embodiment in that the sampling period is shortened to suppress the influence of dark current.
  • FIG. 31 is a block diagram illustrating a configuration example of the data storage unit 370 according to the second embodiment of the present technology.
  • the data storage unit 370 of the second embodiment includes a latch circuit 390 for holding both the P-phase data and the D-phase data, and is provided with a latch control circuit 385 for each latch circuit 390. This is different from the embodiment.
  • a latch control circuit 385 and a latch circuit 390 for 30 bits are provided.
  • FIG. 32 is a circuit diagram illustrating a configuration example of the latch control circuit 385 according to the second embodiment of the present technology.
  • the latch control circuit 385 includes a composite gate 386 and a NAND gate 387.
  • the composite gate 386 performs a logical operation on the control signals xWORD and xLATELL from the drive circuit 212 and the signal xVCO from the inverter 371.
  • the composite gate 386 outputs a negative logical sum of the logical product of the control signals xWORD and xVCO and the control signal xLATESELL to the latch circuit 390 as the latch control signal T.
  • the NAND gate 387 outputs a negative logical product of the control signal LATSELL from the drive circuit 212 and the output signal VCO from the positive feedback circuit 360 to the latch circuit 390 as a latch control signal L.
  • FIG. 33 is a timing chart illustrating an example of sampling processing of the solid-state imaging device 200 according to the second embodiment of the present technology.
  • the pixel performs a process of converting the reset level into P-phase data from timing t11 to timing t12.
  • the pixel holds the internal latch circuit 390 without outputting the P-phase data, and subsequently performs a process of converting the signal level into D-phase data from timing t13 to timing t14.
  • FIG. 34 is a timing chart illustrating an example of an operation after sampling of the solid-state imaging device 200 according to the second embodiment of the present technology.
  • the drive circuit 212 outputs the P-phase data by the control signal LATSELL [0].
  • the drive circuit 212 outputs D-phase data in response to the control signal LATSELL [1].
  • the drive circuit 212 outputs the P-phase data by the control signal LATSELL [0].
  • the drive circuit 212 outputs D-phase data in response to the control signal LATSELL [1].
  • the signal level sampling can be started immediately after the reset level sampling. Thereby, a sampling period can be shortened and the influence of dark current can be suppressed.
  • each of the pixels such as the R pixel 310 AD-converts a plurality of signal levels with the same exposure time.
  • the dynamic range may be insufficient under natural light or the like. is there.
  • a method of generating pixel data of short exposure and pixel data of long exposure and combining them is used.
  • this method has a problem that the total exposure time of the long exposure and the short exposure becomes long.
  • the solid-state imaging device 200 according to the modification of the second embodiment is different from the second embodiment in that the dynamic range is expanded while suppressing an increase in exposure time.
  • FIG. 35 is a timing chart illustrating an example of reset level sampling processing of the solid-state imaging device 200 according to the modification of the second embodiment of the present technology.
  • the pixel performs the first reset level conversion process from the timing t11 to the timing t12.
  • the pixel holds the first P-phase data by the control signals WEN and LATSEL [0], and the drive circuit 212 changes the control signal FDG from the high level to the low level to reduce the sensitivity of the pixel.
  • the pixel performs the second reset level conversion process from timing t13 to timing t14.
  • the second P-phase data is held by the control signals WEN and LATSEL [1].
  • the DAC 211 makes the slope of the slope of the reference signal REF gentler than the first time.
  • the second reset level is AD-converted with a higher resolution than the first time due to the decrease in sensitivity and the change in slope slope.
  • the solid-state imaging device 200 performs both the sensitivity control by the control signal FDG and the slope inclination control, but may be configured to perform only one of them.
  • FIG. 36 is a timing chart illustrating an example of signal level sampling processing of the solid-state imaging device 200 according to the modification of the second embodiment of the present technology.
  • the pixel holds the first and second P-phase data, and the first signal level conversion process is performed from timing t15 to timing t16.
  • the pixel further holds the first D-phase data by the control signals WEN and LATSEL [2], and the drive circuit 212 changes the control signal FDG from the low level to the high level to set the pixel sensitivity to the first reset level sampling. Return to the hour value.
  • the pixel performs the second signal level conversion process from timing t17 to timing t18.
  • the second D-phase data is held by the control signals WEN and LATSEL [3].
  • the DAC 211 returns the slope of the reference signal REF to the value at the time of the first reset level sampling. By improving the sensitivity and changing the slope of the slope, the second signal level is AD-converted with a lower resolution than the first.
  • the pixel may be exposed only once, and it is not necessary to perform both the long exposure and the short exposure, so that an increase in the exposure time can be suppressed.
  • FIG. 37 is a timing chart illustrating an example of an operation after sampling of the solid-state imaging device 200 according to the modification of the second embodiment of the present technology.
  • the drive circuit 212 outputs the first P-phase data, and at timing t20, the drive circuit 212 outputs the second P-phase data.
  • the driving circuit 212 outputs the first D-phase data, and at timing t22, the driving circuit 212 can output the second D-phase data.
  • the column processing unit 250 outputs the difference between the first P-phase data and the second D-phase data as low-resolution net pixel data, and the difference between the second P-phase data and the first D-phase data. Are output as high-resolution net pixel data. Then, the DSP circuit 120 synthesizes them to generate composite image data with an expanded dynamic range.
  • the solid-state imaging device 200 since the solid-state imaging device 200 generates two pieces of image data having different resolutions, the dynamic range is expanded by combining them. Can do.
  • FIG. 38 is a block diagram illustrating a configuration example of the solid-state imaging device 200 according to the third embodiment of the present technology.
  • the solid-state imaging device 200 according to the third embodiment includes a pixel chip 306 and a circuit chip 307 that are stacked.
  • a plurality of pixel circuits such as the pixel circuit 330 are arranged in a two-dimensional lattice pattern.
  • each circuit other than the pixel circuit is arranged.
  • a plurality of ADCs such as the ADC 320 and the time code transfer unit 500 are arranged.
  • FIG. 39 is a block diagram illustrating a configuration example of the data storage unit 370 according to the third embodiment of the present technology.
  • a front-stage latch circuit 710 and a rear-stage latch circuit 720 are arranged for each bit.
  • the pixel data is 16 bits
  • 16 sets of the front latch circuit 710 and the rear latch circuit 720 are arranged.
  • the pre-stage latch circuit 710 holds a time code when the output signal VCO from the comparison circuit 321 is inverted.
  • the pre-stage latch circuit 710 includes inverters 711 to 714.
  • the inverter 711 inverts the k-th bit of the time code and outputs it to the inverter 713 when the output signal VCO is at a high level and the inverted signal xVCO of the output signal VCO is at a low level.
  • the inverter 712 inverts the signal from the inverter 713 and outputs it to the inverter 713 when the output signal VCO is at a low level and the inverted signal xVCO of the output signal VCO is at a high level.
  • the inverter 713 inverts the signal from the inverter 711 or the inverter 312 and outputs it to the inverter 714.
  • the inverter 714 inverts the signal from the inverter 713 and outputs it to the subsequent latch circuit 720.
  • the post-latch circuit 720 holds a signal from the pre-latch circuit 710 under the control of the column processing unit 250.
  • the post-stage latch circuit 720 includes an NMOS transistor 721, a PMOS transistor 722, and inverters 723 to 725.
  • the NMOS transistor 721 and the PMOS transistor 722 are connected in parallel between the pre-stage latch circuit 710 and the input terminals of the inverters 723 and 725.
  • a latch control signal TR_k from the column processing unit 250 is input to the gate of the NMOS transistor 721, and an inverted signal xTR_k of the latch control signal TR_k is input to the gate of the PMOS transistor 722.
  • the latch control signal TR_k is input at a predetermined timing immediately after the k-th bit of the time code is updated, for example.
  • the inverter 723 inverts signals from the NMOS transistor 721 and the PMOS transistor 722 and outputs the inverted signal to the inverter 724.
  • the inverter 724 inverts the signal from the inverter 723 and outputs the inverted signal to the inverter 725 when the latch control signal TR_k is at low level and the inverted signal xTR_k is at high level.
  • the inverter 725 inverts the input signal when the control signal WORD_m [k] (m is 0 or 1) from the drive circuit 212 is high level and the inverted signal xWORD_m [k] is low level. This is output to the line LBL L [k].
  • m indicates which of the left pixel data and the right pixel data is read out.
  • the control signal WORD_0 [k] is supplied.
  • the control signal WORD_1 [k] is supplied.
  • the local bit line LBL L [k] is an example of the first local bit line recited in the claims
  • the local bit line LBL R [k] is the second local bit recited in the claims. It is an example of a line.
  • FIG. 40 is a block diagram illustrating a configuration example of the unit block 520 in the time data transfer unit 500 according to the third embodiment of the present technology.
  • the output terminal of the flip-flop 550 is connected to the subsequent flip-flop 573 via the main bit line MBL.
  • the left bidirectional buffer including the inverter 524 and the buffer 525 is inserted between the main bit line MBL and the left rear latch circuit 720.
  • the right bidirectional buffer including the buffer 526 and the inverter 527 is inserted between the main bit line MBL and the subsequent latch circuit 720 corresponding to the right pixel.
  • the input terminal of the inverter 524 and the output terminal of the buffer 525 are connected to the subsequent latch circuit 720 via the local bit line LBL L [k].
  • the input terminal of the inverter 527 and the output terminal of the buffer 526 are connected to the subsequent latch circuit 720 corresponding to the right pixel via the local bit line LBL R [k].
  • FIG. 41 is a timing chart illustrating an example of pixel data readout control according to the third embodiment of the present technology.
  • the driving circuit 212 supplies a low-level control signal xWORD_0 [15] for transferring pixel data to the left bidirectional buffer.
  • the left data storage unit 370 changes the local bit line LBL L [15] from, for example, a low level to a high level, and the data is transferred to the left bidirectional buffer.
  • the local bit line LBL L [15] may transition from a high level to a low level.
  • the 14th bit to the 0th bit are also transferred in parallel via the local bit lines LBL L [14] to LBL L [0]. 0-bit transfer is omitted.
  • the column processing unit 250 supplies a control signal REN L for reading the left pixel data over a predetermined pulse period from immediately before the timing t51.
  • the left bidirectional buffer outputs data to the main bit line MBL, and the main bit line MBL transitions to a high level before the control signal REN L falls.
  • the column processing unit 250 reads the left pixel data (for example, 16 bits) in synchronization with the master clock MCK via the main bit line MBL.
  • Reading of the left pixel data is completed by timing t53. Over the period from timing t52 to timing t54 before the completion of reading the left pixel data, the drive circuit 212 outputs a low-level control signal xWORD_1 [15] for transferring the pixel data to the right bidirectional buffer. Supply. According to the control signal xWORD_1 [15], the right data storage unit 370 changes the local bit line LBL R [15] from, for example, a high level to a low level, and the data is transferred to the right bidirectional buffer. The local bit line LBL R [15] may transition from the low level to the high level.
  • the column processing unit 250 supplies a control signal REN R for reading out the right side pixel data over a predetermined pulse period immediately before the timing t54.
  • the right bidirectional buffer outputs data to the main bit line MBL, and the main bit line MBL transitions to the low level before the control signal REN R falls.
  • the column processing unit 250 reads out right pixel data (for example, 16 bits) in synchronization with the master clock MCK via the main bit line MBL.
  • the bidirectional buffer is connected to the left data storage unit 370 via the local bit line LBL. Further, the bi-directional buffer is also connected to the right data storage unit 370 by branching the local bit line LBL.
  • FIG. 42 is a timing chart illustrating an example of pixel data readout control in the comparative example.
  • the drive circuit 212 supplies the low-level control signal xWORD_0 [15] over a period from the timing t50 to t51.
  • the left data storage unit 370 causes the local bit line LBL L [15] to transition from, for example, a low level to a high level.
  • the column processing unit 250 supplies the control signal REN L over a predetermined pulse period from immediately before the timing t51.
  • the left bidirectional buffer outputs data to the main bit line MBL, and the main bit line MBL transitions to a high level before the control signal REN L falls.
  • the column processing unit 250 reads the left pixel data in synchronization with the master clock MCK via the main bit line MBL.
  • Reading of the left pixel data is completed by timing t53.
  • the drive circuit 212 supplies the low-level control signal xWORD_1 [15] over a period from timing t54 to timing t55 after timing t53.
  • the right data storage unit 370 changes the local bit line LBL R [15] from, for example, a high level to a low level.
  • the local bit line LBL L [k] for transferring the left pixel data and the local bit line LBL R [k] for transferring the right pixel data are set. Wired individually. Therefore, the transfer of the right pixel data to the bidirectional buffer can be started before the reading of the left pixel data is completed. In other words, the transition of the right local bit line LBL R [k] can be concealed within the readout period of the left pixel data. Thereby, pixel data can be read at a higher speed than the comparative example. In addition, since the capacity that can be seen at the time of reading is reduced, the power consumption of the solid-state imaging device 200 can be reduced.
  • the circuits are distributed and arranged in the stacked pixel chip 306 and the circuit chip 307, the light receiving surface is widened compared to the case where the circuits are arranged in a single semiconductor chip. can do.
  • the local bit line LB L [k] and the local bit line LBL R [k] are individually wired, data can be read at high speed.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device that is mounted on any type of mobile body such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, personal mobility, an airplane, a drone, a ship, and a robot. May be.
  • FIG. 43 is a block diagram illustrating a schematic configuration example of a vehicle control system that is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 includes a driving force generator for generating a driving force of a vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism that adjusts and a braking device that generates a braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a headlamp, a back lamp, a brake lamp, a blinker, or a fog lamp.
  • the body control unit 12020 can be input with radio waves transmitted from a portable device that substitutes for a key or signals from various switches.
  • the body system control unit 12020 receives input of these radio waves or signals, and controls a door lock device, a power window device, a lamp, and the like of the vehicle.
  • the vehicle outside information detection unit 12030 detects information outside the vehicle on which the vehicle control system 12000 is mounted.
  • the imaging unit 12031 is connected to the vehicle exterior information detection unit 12030.
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image outside the vehicle and receives the captured image.
  • the vehicle outside information detection unit 12030 may perform an object detection process or a distance detection process such as a person, a car, an obstacle, a sign, or a character on a road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal corresponding to the amount of received light.
  • the imaging unit 12031 can output an electrical signal as an image, or can output it as distance measurement information. Further, the light received by the imaging unit 12031 may be visible light or invisible light such as infrared rays.
  • the vehicle interior information detection unit 12040 detects vehicle interior information.
  • a driver state detection unit 12041 that detects a driver's state is connected to the in-vehicle information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the vehicle interior information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated or it may be determined whether the driver is asleep.
  • the microcomputer 12051 calculates a control target value of the driving force generator, the steering mechanism, or the braking device based on the information inside / outside the vehicle acquired by the vehicle outside information detection unit 12030 or the vehicle interior information detection unit 12040, and the drive system control unit A control command can be output to 12010.
  • the microcomputer 12051 realizes an ADAS (Advanced Driver Assistance System) function including vehicle collision avoidance or impact mitigation, following traveling based on inter-vehicle distance, vehicle speed maintaining traveling, vehicle collision warning, or vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform cooperative control for the purpose of automatic driving that autonomously travels without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on information outside the vehicle acquired by the vehicle outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamp according to the position of the preceding vehicle or the oncoming vehicle detected by the outside information detection unit 12030, and performs cooperative control for the purpose of anti-glare, such as switching from a high beam to a low beam. It can be carried out.
  • the sound image output unit 12052 transmits an output signal of at least one of sound and image to an output device capable of visually or audibly notifying information to a vehicle occupant or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 44 is a diagram illustrating an example of an installation position of the imaging unit 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at positions such as a front nose, a side mirror, a rear bumper, a back door, and an upper part of a windshield in the vehicle interior of the vehicle 12100.
  • the imaging unit 12101 provided in the front nose and the imaging unit 12105 provided in the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided in the side mirror mainly acquire an image of the side of the vehicle 12100.
  • the imaging unit 12104 provided in the rear bumper or the back door mainly acquires an image behind the vehicle 12100.
  • the imaging unit 12105 provided on the upper part of the windshield in the passenger compartment is mainly used for detecting a preceding vehicle or a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 44 shows an example of the shooting range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided in the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided in the side mirrors, respectively
  • the imaging range 12114 The imaging range of the imaging part 12104 provided in the rear bumper or the back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, an overhead image when the vehicle 12100 is viewed from above is obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera including a plurality of imaging elements, or may be an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 based on the distance information obtained from the imaging units 12101 to 12104, the distance to each three-dimensional object in the imaging range 12111 to 12114 and the temporal change in this distance (relative speed with respect to the vehicle 12100).
  • a predetermined speed for example, 0 km / h or more
  • the microcomputer 12051 can set an inter-vehicle distance to be secured in advance before the preceding vehicle, and can perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like.
  • automatic brake control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • cooperative control for the purpose of autonomous driving or the like autonomously traveling without depending on the operation of the driver can be performed.
  • the microcomputer 12051 converts the three-dimensional object data related to the three-dimensional object to other three-dimensional objects such as a two-wheeled vehicle, a normal vehicle, a large vehicle, a pedestrian, and a utility pole based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles.
  • the microcomputer 12051 identifies obstacles around the vehicle 12100 as obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see.
  • the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the microcomputer 12051 is connected via the audio speaker 12061 or the display unit 12062. By outputting an alarm to the driver and performing forced deceleration or avoidance steering via the drive system control unit 12010, driving assistance for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether a pedestrian is present in the captured images of the imaging units 12101 to 12104. Such pedestrian recognition is, for example, whether or not the user is a pedestrian by performing a pattern matching process on a sequence of feature points indicating the outline of an object and a procedure for extracting feature points in the captured images of the imaging units 12101 to 12104 as infrared cameras. It is carried out by the procedure for determining.
  • the audio image output unit 12052 When the microcomputer 12051 determines that there is a pedestrian in the captured images of the imaging units 12101 to 12104 and recognizes the pedestrian, the audio image output unit 12052 has a rectangular contour line for emphasizing the recognized pedestrian.
  • the display unit 12062 is controlled so as to be superimposed and displayed.
  • voice image output part 12052 may control the display part 12062 so that the icon etc. which show a pedestrian may be displayed on a desired position.
  • the technology according to the present disclosure can be applied to the solid-state imaging device in the imaging units 12101 to 12104 among the configurations described above.
  • the technique according to the present disclosure it is possible to capture high-quality image data while detecting an address event.
  • the processing procedure described in the above embodiment may be regarded as a method having a series of these procedures, and a program for causing a computer to execute these series of procedures or a recording medium storing the program. You may catch it.
  • a recording medium for example, a CD (Compact Disc), an MD (MiniDisc), a DVD (Digital Versatile Disc), a memory card, a Blu-ray disc (Blu-ray (registered trademark) Disc), or the like can be used.
  • this technique can also take the following structures.
  • a pixel circuit that outputs two analog signals corresponding to the amount of charge generated by photoelectric conversion;
  • Solid-state imaging comprising a pixel array section in which a plurality of pixels including a specific pixel are arranged in a two-dimensional grid, each having two analog-digital converters that convert each of the two analog signals into digital signals with different resolutions. element.
  • the two analog-digital converters having a lower resolution detects, as an address event, that the amount of change in the amount of charge exceeds a predetermined threshold based on the analog signal.
  • Solid-state image sensor comprising a pixel array section in which a plurality of pixels including a specific pixel are arranged in a two-dimensional grid, each having two analog-digital converters that convert each of the two analog signals into digital signals with different resolutions.
  • the solid-state imaging device according to (1) or (2), wherein in the pixel array unit, only one analog-digital converter is provided for each pixel that does not correspond to the specific pixel.
  • the pixel circuit includes: A photoelectric conversion unit that converts light into the charge; A current-voltage converter that generates one of the two analog signals by current-voltage conversion for the photocurrent flowing through the photoelectric converter; A charge storage section for storing the charge; A discharge transistor that discharges the charge from the photoelectric conversion unit at a start timing of the exposure period; A transfer transistor that transfers the charge from the photoelectric conversion unit to the charge storage unit at the end timing;
  • the solid-state imaging device according to any one of (1) to (3), further including an amplification transistor that amplifies a voltage of the floating diffusion layer and outputs the amplified voltage as the other of the two analog signals.
  • the analog-digital converter is connected to a terminal having a predetermined ground potential
  • the solid-state imaging device according to (4) wherein a potential lower than the predetermined ground potential is applied to a substrate provided with the floating diffusion layer and the photoelectric conversion unit.
  • the pixel circuit further includes a reset transistor that initializes the voltage of the charge storage unit to a reset level before the end timing, The pixel signal includes the reset level and a signal level when the charge is transferred,
  • the solid-state imaging device further including a correlated double sampling circuit that obtains a difference between the reset data and the signal data and outputs the difference as pixel data.
  • the pixel signal includes first and second reset levels and first and second signal levels;
  • the analog-digital converter is A comparison unit that compares a predetermined reference signal having a slope with the pixel signal and outputs a comparison result;
  • a data storage unit for storing data consisting of each of the comparison results as the digital signal, The slope of the slope when comparing each of the second reset level and the first signal level is greater than the slope when comparing each of the first reset level and the second signal level.
  • the solid-state imaging device according to (7) or (8), which is loose.
  • the pixel circuit generates the first reset level and the second signal level with a predetermined sensitivity, and the second reset level and the first signal level with a sensitivity different from the predetermined sensitivity.
  • the solid-state imaging device further including a drive circuit that is generated by the pixel circuit.
  • the lower of the two analog-digital converters is A differentiating circuit for holding the voltage signal;
  • a comparator that compares the held voltage signal with a threshold value within the predetermined range and outputs the comparison result;
  • a solid-state imaging device according to any one of (1) to (10), further comprising: a handshake circuit that transmits a request based on the comparison result and initializes the differentiation circuit when a response to the request is received. .
  • the solid-state imaging device further including an arbiter that arbitrates the request and returns a response based on the arbitration result.
  • (13) a test circuit that outputs a time code of a predetermined number of bits indicating time to one of the two analog-digital converters and detects the presence or absence of a failure for each bit in the time code; A redundant circuit for connecting a spare signal line instead of the bit line corresponding to the bit in which the failure has occurred in the time code,
  • the solid-state imaging device according to any one of (1) to (12), wherein the analog-digital converter converts the pixel signal into the digital signal using the time code.
  • first and second data storage units for holding different digital signals;
  • a first bidirectional buffer that outputs the digital signal transferred from the first data storage unit via a first local bit line to a main bit line according to a first control signal;
  • a second bidirectional buffer for outputting the digital signal transferred from the second data storage unit via a second local bit line to the main bit line according to a second control signal;
  • a column processing unit for reading out the digital signal via the main bit line; Controlling the first data storage unit to transfer the digital signal as the first digital signal to the first bidirectional buffer via the first local bit line; and Driving to control the second data storage unit before the reading is completed and to transfer the digital signal as the second digital signal to the second bidirectional buffer via the second local bit line.
  • the solid-state imaging device according to any one of (1) to (13), further including a circuit.
  • a pixel circuit that outputs two analog signals according to the amount of charge generated by photoelectric conversion, and two analog-digital converters that convert the two analog signals into digital signals with different resolutions.
  • a pixel array unit in which a plurality of pixels including a specific pixel are arranged in a two-dimensional lattice;
  • An imaging apparatus comprising: a digital signal processing unit that processes image data including the digital signal.
  • DESCRIPTION OF SYMBOLS 100 Image pick-up device 110 Optical part 120 DSP circuit 130 Display part 140 Operation part 150 Bus 160 Frame memory 170 Memory

Abstract

アドレスイベントを検出する固体撮像素子において、高画質の画像を撮像する。　固体撮像素子は、特定画素を含む複数の画素が二次元格子状に配列された画素アレイ部を具備する。その特定画素は、画素回路と２つのアナログデジタル変換器とを備える。画素回路は、光電変換により生じた電荷の量に応じた２つのアナログ信号を出力する。２つのアナログデジタル変換器は、２つのアナログ信号のそれぞれを互いに異なる分解能によりデジタル信号に変換する。

Description

固体撮像素子、撮像装置、および、固体撮像素子の制御方法
　本技術は、固体撮像素子、撮像装置、および、固体撮像素子の制御方法に関する。詳しくは、アドレスイベントを検出する固体撮像素子、撮像装置、および、固体撮像素子の制御方法に関する。
　従来より、垂直同期信号などの同期信号に同期して画像データ（フレーム）を撮像する同期型の固体撮像素子が撮像装置などにおいて用いられている。この一般的な同期型の固体撮像素子では、同期信号の周期（例えば、１／６０秒）ごとにしか画像データを取得することができないため、交通やロボットなどに関する分野において、より高速な処理が要求された場合に対応することが困難になる。そこで、アドレスイベントを検出するアドレスイベント表現（ＡＥＲ：Address Event Representation）回路を設けた非同期型の固体撮像素子が提案されている（例えば、非特許文献１参照。）。ここで、アドレスイベントは、ある画素アドレスにおいて、画素の光量が変動して、その変動量が閾値を超えた旨を意味する。このアドレスイベントは、画素の光量が変動して所定の上限を超えた旨を示すオンイベントと、その光量が所定の下限を下回った旨を示すオフイベントとからなる。非同期型の固体撮像素子では、１ビットのオンイベントの検出結果と１ビットのオフイベントの検出結果とからなる２ビットのデータが画素毎に生成される。このように画素ごとにオンイベントおよびオフイベントのそれぞれの有無を２ビットのデータにより表現する画像データの形式は、ＡＥＲフォーマットと呼ばれる。
Patrick Lichtsteiner, et al., A 128 128 120 dB 15  μs Latency Asynchronous Temporal Contrast Vision Sensor, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 43, NO. 2, FEBRUARY 2008.
　上述の非同期型の固体撮像素子では、同期型の固体撮像素子よりも遥かに高速にデータを生成して出力することができる。このため、例えば、交通分野において、人や障害物を画像認識する処理を高速に実行して、安全性を向上させることができる。しかしながら、上述のアドレスイベント表現回路では、画素毎に２ビットのデータしか生成することができないため、同期型の固体撮像素子と比較して画像データの画質が低下してしまう。アドレスイベントを検出しつつ、より高画質の画像データを生成するには、非同期型の個体撮像素子と同期型の固体撮像素子との両方を設ければよいが、サイズ、部品点数やコストが増大するために望ましくない。このように、アドレスイベントを検出する固体撮像素子において、高画質の画像を撮像することが困難であるという問題がある。
　本技術はこのような状況に鑑みて生み出されたものであり、アドレスイベントを検出する固体撮像素子において、高画質の画像を撮像することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、光電変換により生じた電荷の量に応じた２つのアナログ信号を出力する画素回路と、上記２つのアナログ信号のそれぞれを互いに異なる分解能によりデジタル信号に変換する２つのアナログデジタル変換器とを備える特定画素を含む複数の画素が二次元格子状に配列された画素アレイ部を具備する固体撮像素子、および、その制御方法である。これにより、２つのアナログ信号のそれぞれが互いに異なる分解能によりデジタル信号に変換されるという作用をもたらす。
　また、この第１の側面において、２つのアナログデジタル変換器のうち分解能の低い方は、上記アナログ信号に基づいて上記電荷の量の変動量が所定の閾値を超えた旨をアドレスイベントとして検出してもよい。これにより、アドレスイベントが検出されるという作用をもたらす。
　また、この第１の側面において、上記画素アレイ部において、上記特定画素に該当しない画素のそれぞれには、アナログデジタル変換器が１つのみ設けられてもよい。これにより、複数の画素のうち特定の画素においてアドレスイベントが検出されるという作用をもたらす。
　また、この第１の側面において上記画素回路は、光を上記電荷に変換する光電変換部と、上記光電変換部に流れる上記光電流に対する電流電圧変換により上記２つのアナログ信号の一方を生成する電流電圧変換部と、上記電荷を蓄積する電荷蓄積部と、上記露光期間の開始タイミングにおいて上記光電変換部から上記電荷を排出する排出トランジスタと、上記終了タイミングにおいて上記光電変換部から上記電荷蓄積部へ上記電荷を転送する転送トランジスタと、上記浮遊拡散層の電圧を増幅して上記２つのアナログ信号の他方として出力する増幅トランジスタとを備えてもよい。これにより、露光開始時に電荷が排出され、露光終了時に電荷が転送されるという作用をもたらす。
　また、この第１の側面において、上記アナログデジタル変換部は、所定の接地電位の端子に接続され、上記浮遊拡散層および上記光電変換部を設けた基板には、上記所定の接地電位よりも低い電位が印加されてもよい。これにより、浮遊拡散層や光電変換部において電荷が溢れにくくなるという作用をもたらす。
　また、この第１の側面において、上記画素回路は、上記終了タイミングの前に上記電荷蓄積部の電圧をリセットレベルに初期化するリセットトランジスタをさらに備え、上記画素信号は、上記リセットレベルと上記電荷が転送されたときの信号レベルとを含み、上記デジタル信号は、上記リセットレベルを変換したリセットデータと上記信号レベルを変換した信号データとを含んでもよい。これにより、リセットレベルを変換したデータと信号レベルを変換したデータとが出力されるという作用をもたらす。
　また、この第１の側面において、上記リセットデータと上記信号データとの差分を求めて画素データとして出力する相関二重サンプリング回路をさらに具備してもよい。これにより、固定パターンノイズなどが低減されるという作用をもたらす。
　また、この第１の側面において、上記アナログデジタル変換器は、上記リセットデータを保持し、上記信号レベルを変換すると上記リセットデータおよび上記信号データを上記相関二重サンプリング回路に順に出力してもよい。これにより、暗電流の影響が抑制されるという作用をもたらす。
　また、この第１の側面において、上記画素信号は、第１および第２のリセットレベルと第１および第２の信号レベルとを含み、上記アナログデジタル変換器は、スロープを持つ所定の参照信号と上記画素信号とを比較して比較結果を出力する比較部と、上記比較結果のそれぞれからなるデータを上記デジタル信号として記憶するデータ記憶部とを備え、上記第２のリセットレベルと上記第１の信号レベルとのそれぞれを比較するときの上記スロープの傾きは、上記第１のリセットレベルと上記第２の信号レベルとのそれぞれを比較するときの傾きより緩やかであってもよい。これにより、分解能の異なる２枚の画像データが生成されるという作用をもたらす。
　また、この第１の側面において、上記第１のリセットレベルと上記第２の信号レベルとを所定の感度により上記画素回路に生成させ、上記第２のリセットレベルと上記第１の信号レベルとを所定感度と異なる感度により上記画素回路に生成させる駆動回路をさらに具備してもよい。これにより、分解能の異なる２枚の画像データが生成されるという作用をもたらす。
　また、この第１の側面において、上記２つのアナログデジタル変換器のうち分解能の低い方は、上記電圧信号を保持する微分回路と、上記保持された電圧信号と上記所定の範囲内の閾値とを比較して当該比較結果を出力するコンパレータと、上記アドレスイベントが検出されたときにリクエストを送信し、上記リクエストに対する応答を受信したときに上記微分回路を初期化するハンドシェイク回路とを備えてもよい。これにより、アドレスイベントの検出結果がハンドシェイクにより転送されるという作用をもたらす。
　また、この第１の側面において、上記リクエストを調停して当該調停結果に基づいて応答を返信するアービタをさらに具備することもできる。これにより、アドレスイベントの衝突が回避されるという作用をもたらす。
　また、この第１の側面において、時刻を示す所定ビット数の時刻コードを上記２つのアナログデジタル変換器の一方に出力するとともに上記時刻コードにおいてビットごとに故障の有無を検出するテスト回路と、上記時刻コードにおいて故障の生じた上記ビットに対応するビット線の代わりに予備の信号線を接続する冗長回路とをさらに具備し、上記アナログデジタル変換器は、上記時刻コードを用いて上記画素信号を上記デジタル信号に変換することもできる。これにより、固体撮像素子の信頼性が向上するという作用をもたらす。
　また、この第１の側面において、互いに異なる上記デジタル信号を保持する第１および第２のデータ記憶部と、上記第１のデータ記憶部から第１のローカルビット線を介して転送された上記デジタル信号を第１の制御信号に従ってメインビット線へ出力する第１の双方向バッファと、上記第２のデータ記憶部から第２のローカルビット線を介して転送された上記デジタル信号を第２の制御信号に従って上記メインビット線へ出力する第２の双方向バッファと、上記メインビット線を介して上記デジタル信号を読み出す列処理部と、上記第１のデータ記憶部を制御して上記デジタル信号を第１のデジタル信号として上記第１の双方向バッファへ上記第１のローカルビット線を介して転送させる制御と上記第１のデジタル信号の読出し完了前に上記第２のデータ記憶部を制御して上記デジタル信号を第２のデジタル信号として上記第２の双方向バッファへ上記第２のローカルビット線を介して転送させる制御とを行う駆動回路とをさらに具備することもできる。これにより、第１のデジタル信号の読出し完了前に第２の双方向バッファへ第２のデジタル信号が転送されるという作用をもたらす。
　また、本技術の第２の側面は、光電変換により生じた電荷の量に応じた２つのアナログ信号を出力する画素回路と、上記２つのアナログ信号のそれぞれを互いに異なる分解能によりデジタル信号に変換する２つのアナログデジタル変換器とを備える特定画素を含む複数の画素が二次元格子状に配列された画素アレイ部と、上記デジタル信号からなる画像データを処理するデジタル信号処理部とを具備する撮像装置である。これにより、２つのアナログ信号が異なる分解能によりデジタル信号に変換されるとともに、同期信号に同期して画像データが処理されるという作用をもたらす。
　本技術によれば、アドレスイベントを検出する固体撮像素子において、高画質の画像を撮像することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素アレイ部の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるＲ(Red)画素の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素回路、差動入力回路、電圧変換回路および正帰還回路の一構成例を示す回路図である。 本技術の第１の実施の形態におけるデータ記憶部の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるラッチ制御回路およびラッチ回路の一構成例を示す回路図である。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態におけるＷ(White)画素の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるアドレスイベント検出部の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるＷ画素の一構成例を示す回路図である。 本技術の第１の実施の形態におけるコンパレータの入出力特性の一例を示すグラフである。 本技術の第１の実施の形態におけるＡＥＲロジック回路の一構成例を示すブロック図である。 本技術の第１の実施の形態における時刻コード発生部の一構成例を示すブロック図である。 本技術の第１の実施の形態における冗長回路の一構成例を示す回路図である。 本技術の第１の実施の形態における時刻コード転送部の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるクラスタの一構成例を示すブロック図である。 本技術の第１の実施の形態における単位ブロックの一構成例を示す回路図である。 本技術の第１の実施の形態におけるバッファ回路の一構成例を示す回路図である。 本技術の第１の実施の形態におけるフリップフロップの一構成例を示す回路図である。 本技術の第１の実施の形態における列処理部の一構成例を示すブロック図である。 本技術の第１の実施の形態における行ＡＥＲ回路の一構成例を示すブロック図である。 本技術の第１の実施の形態における行ＡＥＲブロックの一構成例を示す回路図である。 本技術の第１の実施の形態における列ＡＥＲ回路の一構成例を示すブロック図である。 本技術の第１の実施の形態における列ＡＥＲブロックの一構成例を示すブロック図である。 本技術の第１の実施の形態における行アービタの一構成例を示すブロック図である。 本技術の第１の実施の形態におけるアービタブロックの一構成例を示す回路図である。 本技術の第１の実施の形態におけるハンドシェイクの一例を示すタイミングチャートである。 本技術の第１の実施の形態における撮像処理の一例を示すフローチャートである。 本技術の第１の実施の形態におけるＡＥＲ処理の一例を示すフローチャートである。 本技術の第２の実施の形態におけるデータ記憶部の一構成例を示すブロック図である。 本技術の第２の実施の形態におけるラッチ制御回路の一構成例を示す回路図である。 本技術の第２の実施の形態における固体撮像素子のサンプリング処理の一例を示すタイミングチャートである。 本技術の第２の実施の形態における固体撮像素子のサンプリング後の動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態の変形例における固体撮像素子のリセットレベルサンプリング処理の一例を示すタイミングチャートである。 本技術の第２の実施の形態の変形例における固体撮像素子の信号レベルサンプリング処理の一例を示すタイミングチャートである。 本技術の第２の実施の形態の変形例における固体撮像素子のサンプリング後の動作の一例を示すタイミングチャートである。 本技術の第３の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第３の実施の形態におけるデータ記憶部の一構成例を示すブロック図である。 本技術の第３の実施の形態における時刻コード転送部内の単位ブロックの一構成例を示すブロック図である。 本技術の第３の実施の形態における画素データの読出し制御の一例を示すタイミングチャートである。 比較例における画素データの読出し制御の一例を示すタイミングチャートである。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（アドレスイベントを検出しつつ、画素信号をＡＤ変換する例）
　２．第２の実施の形態（アドレスイベントを検出しつつ、短いサンプリング期間でＡＤ変換する例）
　３．第３の実施の形態（積層型の固体撮像素子においてアドレスイベントを検出しつつ、画素信号をＡＤ変換する例）
　４．移動体への応用例
　＜１．第１の実施の形態＞
　［撮像装置の構成例］
　図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像するための装置であり、光学部１１０、固体撮像素子２００およびＤＳＰ（Digital Signal Processing）回路１２０を備える。さらに撮像装置１００は、表示部１３０、操作部１４０、バス１５０、フレームメモリ１６０、記憶部１７０および電源部１８０を備える。撮像装置１００としては、例えば、デジタルスチルカメラなどのデジタルカメラの他、撮像機能を持つスマートフォンやパーソナルコンピュータ、車載カメラ等が想定される。
　光学部１１０は、被写体からの光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、垂直同期信号ＶＳＹＮＣに同期して、光電変換により画像データを生成するものである。ここで、垂直同期信号ＶＳＹＮＣは、撮像のタイミングを示す所定周波数の周期信号である。固体撮像素子２００は、生成した画像データをＤＳＰ回路１２０に信号線２０９を介して供給する。
　ＤＳＰ回路１２０は、固体撮像素子２００からの画像データに対して所定の信号処理を実行するものである。このＤＳＰ回路１２０は、処理後の画像データをバス１５０を介してフレームメモリ１６０などに出力する。なお、ＤＳＰ回路１２０は、特許請求の範囲に記載のデジタル信号処理部の一例である。
　表示部１３０は、画像データを表示するものである。表示部１３０としては、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネルが想定される。操作部１４０は、ユーザの操作に従って操作信号を生成するものである。
　バス１５０は、光学部１１０、固体撮像素子２００、ＤＳＰ回路１２０、表示部１３０、操作部１４０、フレームメモリ１６０、記憶部１７０および電源部１８０が互いにデータをやりとりするための共通の経路である。
　フレームメモリ１６０は、画像データを保持するものである。記憶部１７０は、画像データなどの様々なデータを記憶するものである。電源部１８０は、固体撮像素子２００、ＤＳＰ回路１２０や表示部１３０などに電源を供給するものである。
　［固体撮像素子の構成例］
　図２は、本技術の第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、ＤＡＣ（Digital to Analog Converter）２１１、駆動回路２１２、列アービタ２１３、列ＡＥＲ回路２２０、列アドレスエンコーダ２１４および時刻コード発生部２３０を備える。また、固体撮像素子２００は、画素アレイ部３００、列処理部２５０、ステートマシン２１５、行アドレスエンコーダ２１６、行ＡＥＲ回路２６０および行アービタ６００を備える。また、画素アレイ部３００には、二次元格子状に複数の画素が配列される。以下、画素アレイ部３００において所定の方向に配列された画素の集合を「行」と称し、行に垂直な方向に配列された画素の集合を「列」と称する。
　ＤＡＣ２１１は、ＤＡ（Digital to Analog）変換により、スロープ状に変化するアナログの参照信号を生成するものである。このＤＡＣ２１１は、参照信号を画素アレイ部３００に供給する。
　駆動回路２１２は、垂直同期信号ＶＳＹＮＣに同期して画素アレイ部３００内の画素を駆動するものである。
　画素アレイ部３００内の画素のそれぞれは、デジタルの画素データを生成する。また、画素のうち一部は、画素データに加えて、アドレスイベントの検出結果も生成する。ここで、アドレスイベントは、オンイベントおよびオフイベントを含み、検出結果は、１ビットのオンイベントの検出結果と１ビットのオフイベントの検出結果とを含む。オンイベントは、画素の光量が所定の基準値よりも大きな値に変動した際に、その変動量の絶対値が所定の閾値を超えた旨を意味する。一方、オフイベントは、画素の光量が所定の基準値よりも小さな値に変動した際に、その変動量の絶対値が所定の閾値を超えた旨を意味する。例えば、基準値を「１０」とし、閾値を「５」とする。この場合に光量が「１６」に変動すると、変動量は「＋６」であり、その絶対値が閾値「５」を超えるため、オンイベントが検出される。また、光量が「４」に変動すると、変動量は「－６」であり、その絶対値が閾値「５」を超えるため、オフイベントが検出される。
　画素は、画素データを列処理部２５０に供給する。また、画素は、アドレスイベントを検出した際に行ＡＥＲ回路２６０との間で、アドレスイベントの検出結果を外部出力させるためにリクエストおよび応答の送受信（以下、「ハンドシェイク」と称する。）を行う。次に画素は、列ＡＥＲ回路２２０との間でハンドシェイクを行う。
　列アービタ２１３は、列ＡＥＲ回路２２０からのリクエストを調停して調停結果に基づいて応答を列ＡＥＲ回路２２０に送信するものである。
　列ＡＥＲ回路２２０は、列のそれぞれと、列アービタ２１３と、ステートマシン２１５との間で、アドレスイベントの検出結果の外部出力を要求するリクエストと応答とを送受信（ハンドシェイク）するものである。
　列アドレスエンコーダ２１４は、アドレスイベントの発生した列のアドレスをエンコードしてステートマシン２１５に送信するものである。
　時刻コード発生部２３０は、時刻コードを発生するものである。この時刻コードは、参照信号がスロープ状に変化する期間内の時刻を示す。時刻コード発生部２３０は、発生した時刻コードを画素アレイ部３００に供給する。
　列処理部２５０は、画素データに対して相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）処理を行うものである。処理後の画素データからなる画像データは、ＤＳＰ回路１２０へ供給される。
　行アドレスエンコーダ２１６は、アドレスイベントの発生した行のアドレスをエンコードしてステートマシン２１５に送信するものである。
　行アービタ６００は、行ＡＥＲ回路２６０からのリクエストを調停して調停結果に基づいて応答を行ＡＥＲ回路２６０に送信するものである。
　行ＡＥＲ回路２６０は、行のそれぞれと、行アービタ６００と、ステートマシン２１５との間で、アドレスイベントの検出結果の外部出力を要求するリクエストと応答とを送受信（ハンドシェイク）するものである。
　ステートマシン２１５は、列ＡＥＲ回路２２０および行ＡＥＲ回路２６０との間でハンドシェイクを行うものである。このステートマシン２１５は、列ＡＥＲ回路２２０および行ＡＥＲ回路２６０からリクエストを受信すると、列アドレスエンコーダ２１４および行アドレスエンコーダ２１６からのデータをデコードして、アドレスイベントの検出されたアドレスを特定する。そして、ステートマシン２１５は、そのアドレスの検出結果をＤＳＰ回路１２０に供給する。画素毎のアドレスイベントの検出結果を２次元格子状に配列することにより、画像データが生成される。
　以下、列処理部２５０からのＡＥＲフォーマットでない方の画像データを「通常画像データ」と称し、ＡＥＲフォーマットの画像データを「ＡＥＲ画像データ」と称する。
　［画素アレイ部の構成例］
　図３は、本技術の第１の実施の形態における画素アレイ部３００の一構成例を示すブロック図である。この画素アレイ部３００において、所定数のＲ（Red）画素３１０と、所定数のＧ(Green)画素３１１と、所定数のＢ(Blue)画素３１２と、所定数のＷ（White）画素４００とが二次元格子状に配列される。また、２列ごとに、奇数列と偶数列との間に時刻コード転送部５００が配置される。
　Ｒ画素３１０は、赤色の光を受光して光電変換により画素データを生成するものである。また、Ｇ画素３１１は、緑色の光を受光して画素データを生成するものであり、Ｂ画素３１２は、青色の光を受光して画素データを生成するものである。
　Ｗ画素４００は、白色の光を受光して画素データを生成するものである。また、Ｗ画素４００は、アドレスイベントを検出する。
　時刻コード転送部５００は、時刻コードを転送するものである。時刻コード転送部５００の詳細については後述する。
　［Ｒ画素の構成例］
　図４は、本技術の第１の実施の形態におけるＲ画素３１０の一構成例を示すブロック図である。このＲ画素３１０は、画素回路３３０とＡＤＣ３２０とを備える。ＡＤＣ３２０は、比較回路３２１およびデータ記憶部３７０を備える。また、比較回路３２１は、差動入力回路３４０、電圧変換回路３５０および正帰還回路３６０を備える。Ｇ画素３１１およびＢ画素３１２の構成は、Ｒ画素３１０と同様である。
　画素回路３３０は、光電変換によりリセットレベルまたは信号レベルを画素信号ＳＩＧとして生成するものである。ここで、リセットレベルは、露光開始時以降にＦＤ（Floating Diffusion）が初期化された時の電圧であり、信号レベルは、露光終了時の露光量に応じた電圧である。画素回路３３０は、リセットレベルおよび信号レベルを順に差動入力回路３４０に供給する。
　ＡＤＣ３２０は、画素信号ＳＩＧ（リセットレベルまたは信号レベル）をデジタル信号にＡＤ変換するものである。リセットレベルをＡＤ変換したデータを以下、「Ｐ相データ」と称する。また、信号レベルをＡＤ変換したデータを以下、「Ｄ相データ」と称する。なお、Ｐ相データは、特許請求の範囲に記載のリセットデータの一例であり、Ｄ相データは、特許請求の範囲に記載の信号データの一例である。
　ＡＤＣ３２０内の差動入力回路３４０は、ＤＡＣ２１１からの参照信号ＲＥＦと、画素回路３３０からの画素信号ＳＩＧとを比較するものである。この差動入力回路３４０は、比較結果を示す比較結果信号を電圧変換回路３５０に供給する。
　電圧変換回路３５０は、差動入力回路３４０からの比較結果信号の電圧を変換して正帰還回路３６０に出力するものである。
　正帰還回路３６０は、出力の一部を入力（比較結果信号）に加算し、出力信号ＶＣＯとしてデータ記憶部３７０に出力するものである。
　データ記憶部３７０は、出力信号ＶＣＯが反転したときの時刻コードを保持するものである。このデータ記憶部３７０は、リセットレベルに対応する時刻コードをＰ相データとして出力し、信号レベルに対応する時刻コードをＤ相データとして出力する。
　図５は、本技術の第１の実施の形態における画素回路３３０、差動入力回路３４０、電圧変換回路３５０および正帰還回路３６０の一構成例を示す回路図である。
　画素回路３３０は、リセットトランジスタ３３１、容量３３２、ゲイン制御トランジスタ３３３、ＦＤ（Floating Diffusion）３３４、転送トランジスタ３３５、フォトダイオード３３６および排出トランジスタ３３７を備える。リセットトランジスタ３３１、ゲイン制御トランジスタ３３３、転送トランジスタ３３５および排出トランジスタ３３７として、例えば、Ｎ型のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタが用いられる。
　フォトダイオード３３６は、光電変換により電荷を生成するものである。排出トランジスタ３３７は、駆動回路２１２からの駆動信号ＯＦＧに従って露光開始時にフォトダイオード３３６に蓄積された電荷を排出させるものである。
　転送トランジスタ３３５は、駆動回路２１２からの転送信号ＴＸに従って、露光終了時にフォトダイオード３３６からＦＤ３３４へ電荷を転送するものである。
　ＦＤ３３４は、転送された電荷を蓄積して蓄積した電荷量に応じた電圧を生成するものである。なお、ＦＤ３３４は、特許請求の範囲に記載の電荷蓄積部の一例である。
　リセットトランジスタ３３１は、駆動回路２１２からのリセット信号ＲＳＴに従って、ＦＤ３３４を初期化するものである。
　ゲイン制御トランジスタ３３３は、駆動回路２１２からの制御信号ＦＤＧに従って、ＦＤ３３４の電圧に対するアナログゲインを制御するものである。ＦＤ３３４の電圧をアナログゲインにより低減して出力することにより、Ｒ画素３１０の取扱い信号量、すなわち飽和信号量を拡大することができる。
　また、ゲイン制御トランジスタ３３３とリセットトランジスタ３３１とは直列に接続され、容量３３２の一端は、ゲイン制御トランジスタ３３３とリセットトランジスタ３３１との接続点に接続される。
　なお、ゲイン制御トランジスタ３３３および容量３３２は、ゲイン制御の必要に応じて設けられ、これらを設けない構成とすることもできる。
　差動入力回路３４０は、ＰＭＯＳ(Positive channel MOS)トランジスタ３４１、３４４および３４６と、ＮＭＯＳ(Negative channel MOS)トランジスタ３４２、３４３および３４５とを備える。
　ＮＭＯＳトランジスタ３４２および３４５は、差動対を構成し、これらのトランジスタのソースは、ＮＭＯＳトランジスタ３４３のドレインに共通に接続される。また、ＮＭＯＳトランジスタ３４２のドレインは、ＰＭＯＳトランジスタ３４１のドレインとＰＭＯＳトランジスタ３４１および３４４のゲートとに接続される。ＮＭＯＳトランジスタ３４５のドレインは、ＰＭＯＳトランジスタ３４４のドレインとＰＭＯＳトランジスタ３４６のゲートとリセットトランジスタ３３１のドレインとに接続される。また、ＮＭＯＳトランジスタ３４２のゲートには、参照信号ＲＥＦが入力される。
　ＮＭＯＳトランジスタ３４３のゲートには、所定のバイアス電圧Ｖｂが印加され、ＮＭＯＳトランジスタ３４３のソースには、所定の接地電圧が印加される。ＮＭＯＳトランジスタ３４５のゲートは、ゲイン制御トランジスタ３３３およびＦＤ３３４および転送トランジスタ３３５に接続される。
　ＰＭＯＳトランジスタ３４１および３４４は、カレントミラー回路を構成する。ＰＭＯＳトランジスタ３４１、３４４および３４６のソースには、電源電圧ＶＤＤＨが印加される。この電源電圧ＶＤＤＨは、電源電圧ＶＤＤＬよりも高い。また、ＰＭＯＳトランジスタ３４６のドレインは、電圧変換回路３５０に接続される。
　また、画素回路３３０と、ＮＭＯＳトランジスタ３４２、３４３および３４５とは、画素ウェハー３０５上に形成される。
　また、Ｒ画素３１０において，電流源のＮＭＯＳトランジスタ３４３のソース電位と、画素ウェハー３０５の基板のバイアスは意図的に変更している。ＤＡＣ２１１をＡ／Ｄ変換期間外の時間内にオフレベル（０Ｖやグランドレベルなど）に落としておくことにより、比較回路３２１に電流が流れなくなるため、消費電力を低減することができる。しかしながら、オフレベルに落としたことにより、電流源のＮＭＯＳトランジスタ３４３のドレインと、増幅用のＮＭＯＳトランジスタ３４２および３４５のドレインの電位がグランドになる。これは電荷が０Ｖレベルまでたまることを意味し、ここの電荷が画素回路３３０のフォトダイオード３３６へオーバーフローする。これは距離依存と該当部位（電流源のドレインと増幅用のトランジスタのドレイン）とその間のＰ－Ｗｅｌｌの障壁にあまり差がないため、熱励起された電荷がフォトダイオード３３６まで拡散されることに起因する。これを避けるため、Ｐ―Ｗｅｌｌの電位を負に引いている。これにより約２４０ミリボルト（ｍＶ）ほど、グランドより負にすることで、該当部位からの電荷のフォトダイオード３３６への漏れを抑制することができる。
　電圧変換回路３５０は、ＮＭＯＳトランジスタ３５１を備える。このＮＭＯＳトランジスタ３５１のゲートには電源電圧ＶＤＤＬが印加される。また、ＮＭＯＳトランジスタ３５１のドレインは、ＰＭＯＳトランジスタ３４６のドレインに接続され、ソースは、正帰還回路３６０に接続される。この電圧変換回路３５０により、電源電圧ＶＤＤＨを、より低い電源電圧ＶＤＤＬに変換し、低電圧で動作する回路を後段に配置することができる。なお、電圧変換回路３５０により電源電圧ＶＤＤＨを電源電圧ＶＤＤＬに変換する構成としているが、この構成に限定されない。例えば、電源電圧ＶＤＤＨおよびＶＤＤＬを同じ電圧とし、電圧変換回路３５０が不要な構成としてもよい。
　正帰還回路３６０はＰＭＯＳトランジスタ３６１、３６２、３６５および３６６と、ＮＭＯＳトランジスタ３６３、３６４および３６７とを備える。ＰＭＯＳトランジスタ３６１および３６２は、電源電圧ＶＤＤＬに直列に接続される。また、ＰＭＯＳトランジスタ３６１のゲートには、駆動回路２１２からの駆動信号ＩＮＩ２が入力される。ＰＭＯＳトランジスタ３６２のドレインは、ＮＭＯＳトランジスタ３５１のソースとＮＭＯＳトランジスタ３６３のドレインと、ＰＭＯＳトランジスタ３６５およびＮＭＯＳトランジスタ３６４のゲートとに接続される。
　ＮＭＯＳトランジスタ３６３のソースには接地電圧が印加され、ゲートには、駆動回路２１２からの駆動信号ＩＮＩ１が入力される。
　ＰＭＯＳトランジスタ３６５および３６６は、電源電圧ＶＤＤＬに直列に接続される。また、ＰＭＯＳトランジスタ３６６のドレインは、ＰＭＯＳトランジスタ３６２のゲートと、ＮＭＯＳトランジスタ３６４および３６７のドレインとに接続される。ＰＭＯＳトランジスタ３６６およびＮＭＯＳトランジスタ３６７のゲートには、駆動回路２１２からの制御信号ＴＥＳＴＶＣＯが入力される。
　ＮＭＯＳトランジスタ３６４および３６７のドレインからは、出力信号ＶＣＯが出力される。また、ＮＭＯＳトランジスタ３６４および３６７のソースには、接地電圧が印加される。
　なお、画素回路３３０、差動入力回路３４０、電圧変換回路３５０および正帰還回路３６０のそれぞれは、図４で説明した機能を持つのであれば、図５に例示した回路に限定されない。
　［データ記憶部の構成例］
　図６は、本技術の第１の実施の形態におけるデータ記憶部３７０の一構成例を示すブロック図である。このデータ記憶部３７０は、ラッチ制御回路３８０と、Ｄ相データのビット数Ｄ（Ｄは、整数）と同じ個数のラッチ回路３９０とを備える。ラッチ制御回路３８０は、駆動回路２１２からの制御信号ｘＷＯＲＤに従って、出力信号ＶＣＯの値（論理値「０」または「１」）をラッチ回路３９０のいずれかに保持させるものである。制御信号ｘＷＯＲＤは、制御信号ＷＯＲＤを反転した信号である。
　ラッチ回路３９０は、ラッチ制御回路３８０の制御に従って、出力信号ＶＣＯの値を保持するものである。ラッチ回路３９０は、ローカルビット線ＬＢＬＬを介して時刻コード転送部５００と接続される。
　［ラッチ制御回路およびラッチ回路の構成例］
　図７は、本技術の第１の実施の形態におけるラッチ制御回路３８０およびラッチ回路３９０の一構成例を示すブロック図である。このラッチ制御回路３８０は、ＮＯＲゲート３８１と、インバータ３８２および３８３とを備える。
　ＮＯＲゲート３８１は、制御信号ｘＷＯＲＤおよび出力信号ＶＣＯの否定論理和をインバータ３８２に出力するものである。インバータ３８２は、ＮＯＲゲート３８１からの出力値を反転してラッチ制御信号Ｔとしてラッチ回路３９０に出力するものである。
　インバータ３８３は、出力信号ＶＣＯを反転してラッチ入力信号Ｌとしてラッチ回路３９０に出力するものである。
　また、ラッチ回路３９０は、スイッチ３９１と、インバータ３９２および３９３を備える。スイッチ３９１は、ラッチ制御回路３８０からのラッチ制御信号Ｔに従って、インバータ３９２と、ローカルビット線ＬＢＬＬとの間の経路を開閉するものである。このローカルビット線ＬＢＬＬは、時刻コード転送部５００に接続される。
　インバータ３９２は、ラッチ制御回路３８０からのラッチ入力信号Ｌに従って、インバータ３９３からの信号を反転するものである。このインバータ３９２は、反転した信号をインバータ３９３の入力端子とスイッチ３９１とに出力する。
　インバータ３９３は、インバータ３９２からの信号を反転してインバータ３９２の入力端子に出力するものである。
　なお、ラッチ制御回路３８０およびラッチ回路３９０は、同等の機能を持つものであれば、図７に例示した回路に限定されない。
　図８は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すタイミングチャートである。１Ｖ期間の開始タイミングｔ１０において、駆動回路２１２は、リセット信号ＲＳＴより、ＦＤを初期化する。ここで、１Ｖ期間は、垂直同期信号ＶＳＹＮＣの周期である。また、タイミングｔ１０の前において、全画素の露光が開始されているものとする。
　タイミングｔ１１から一定期間に亘って、ＤＡＣ２１１は、参照信号ＲＥＦをスロープ状に減少させる。データバスは、時刻コード転送部５００内のリピータ回路のデータである。ローカルビット線ＬＢＬを介して外部から送信されてくるデータをラッチ制御回路３８０は、ラッチ回路３９０に書き込み続け、出力信号ＶＣＯのスロープとＦＤ３３４の電位との交差点であるタイミングｔ１２において出力信号ＶＣＯが反転し、書込みを停止する。次に、そのデータはタイミングｔ１３において読み出され、時刻コード転送部５００内のメモリに保持される。このデータが、ＦＤ３３４の電圧値と回路のオフセットとを含むリセットレベルを変換したデジタル値（Ｐ相データ）となる。このＰ相データは読み出されて列処理部２５０内のメモリに保持される。
　続いて全画素において露光終了時のタイミングｔ１４に駆動回路２１２は、転送信号ＴＸを送信して電荷をＦＤ３３４に転送する。また、タイミングｔ１５から一定期間に亘って、ＤＡＣ２１１は、参照信号ＲＥＦをスロープ状に減少させる。ローカルビット線ＬＢＬを介して送信されてくるデータをラッチ制御回路３８０は、ラッチ回路３９０に書き込み続け、タイミングｔ１６において出力信号ＶＣＯが反転し、書込みを停止する。そのデータはタイミングｔ１７において読み出され、時刻コード転送部５００内のメモリに保持される。このデータが信号レベルを変換したＤ相データとなる。
　列処理部２５０は、列ごとにＰ相データとＤ相データとの差分を正味の画素データとして求める。露光開始時のタイミングｔ１８において、駆動回路２１２は、駆動信号ＯＦＧの送信により、全画素においてフォトダイオード３３６の電荷を排出させる。このように露光開始および露光終了のタイミングは全画素で同時であり、このような露光制御は、グローバルシャッターと呼ばれる。そして、タイミングｔ１９において１Ｖ期間が終了する。
　なお、制御信号ＦＤＧは、リセット信号ＲＳＴと同様に制御される。このため、リセット信号ＲＳＴが常にハイレベルになるときには、ＦＤ３３４の変換効率が低下している（言い換えれば、ＦＤ３３４の容量が大きくなっている）。これにより、フォトダイオード３３６で発生した電荷が多くなり過ぎた際に、ＦＤ３３４で受けきれなくなることを回避することができる。
　［Ｗ画素の構成例］
　図９は、本技術の第１の実施の形態におけるＷ画素４００の一構成例を示すブロック図である。このＷ画素４００は、ＡＤＣ４０５、画素回路４１０およびアドレスイベント検出部４３０を備える。
　画素回路４１０は、画素信号ＳＩＧ（リセットレベルまたは信号レベル）を生成してＡＤＣ４０５に出力するとともに、電圧信号Ｖｐを生成してアドレスイベント検出部４３０に出力するものである。ここで、電圧信号Ｖｐは、光電変換により生じた電荷の量に応じた光電流に対して電流電圧変換を行って生成した電圧信号である。
　ＡＤＣ４０５は、画素信号ＳＩＧをデジタル信号（Ｐ相データまたはＤ相データ）に変換するものである。ＡＤＣ４０５の構成は、Ｒ画素３１０内のＡＤＣ３２０と同様である。ＡＤＣ４０５は、駆動回路２１２の制御に従って画素信号ＳＩＧを、例えば、１５ビットのデジタル信号に変換し、時刻コード転送部５００に出力する。
　アドレスイベント検出部４３０は、電圧信号Ｖｐに基づいて、Ｗ画素４００における受光量（電荷の量）の変動量の絶対値が所定の閾値を超えた旨をアドレスイベントとして検出するものである。このアドレスイベント検出部４３０は、アドレスイベントを検出したときに、行ＡＥＲ回路２６０との間でハンドシェイクを行い、次に列ＡＥＲ回路２２０との間でハンドシェイクを行う。アドレスイベントの検出結果は、例えば、２ビットであり、ＡＤＣ４０５からのデジタル信号よりもビット数が少ない。このように、Ｗ画素４００には、ＡＤＣ４０５と、そのＡＤＣ４０５よりも分解能の低いＡＤＣであるアドレスイベント検出部４３０との２つのＡＤＣが設けられている。なお、アドレスイベント検出部４３０は、特許請求の範囲に記載のアナログデジタル変換器の一例である。
　［アドレスイベント検出部の構成例］
　図１０は、本技術の第１の実施の形態におけるアドレスイベント検出部４３０の一構成例を示すブロック図である。このアドレスイベント検出部４３０は、バッファ４４０、微分回路４５０、コンパレータ４６０およびＡＥＲロジック回路４７０を備える。
　バッファ４４０は、例えば、ソースフォロワにより構成され、電圧信号Ｖｐに対するインピーダンス変換に用いられる。
　微分回路４５０は、例えば、スイッチトキャパシタ回路により構成され、リセットされたときの基準値に対してＶｐが変化した分の微分信号を取得するものである。この微分回路４５０は、微分信号をコンパレータ４６０に供給する。
　コンパレータ４６０は、微分信号のレベルを閾値ＶｔｈｏｎおよびＶｔｈｏｆｆのそれぞれと比較するものである。このコンパレータ４６０は、閾値Ｖｔｈｏｎとの比較結果をＶＣＨとしてＡＥＲロジック回路４７０に出力し、閾値Ｖｔｈｏｆｆとの比較結果をＶＣＬとしてＡＥＲロジック回路４７０に出力する。
　ここで、閾値Ｖｔｈｏｎは、閾値Ｖｔｈｏｆｆよりも高い値に設定される。微分信号が閾値Ｖｔｈｏｎを越えることは、Ｗ画素４００の受光量の変動量が閾値Ｖｔｈｏｎに対応する値を超えたことを意味する。また、微分信号が閾値Ｖｔｈｏｆｆを下回ることは、Ｗ画素４００の受光量の変動量の絶対値が閾値Ｖｔｈｏｆｆに対応する値を超えたことを意味する。このため、微分信号が閾値Ｖｔｈｏｎを超えた場合にアドレスイベントのうちオンイベントが検出され、閾値Ｖｔｈｏｆｆを下回った場合にオフイベントが検出される。
　ＡＥＲロジック回路４７０は、比較結果ＶＣＨおよびＶＣＬに基づいてハンドシェイクを行うものである。このＡＥＲロジック回路４７０は、アドレスイベントの有無を検出して、アドレスイベントが生じた場合に行ＡＥＲ回路２６０との間でハンドシェイクを行う。次にＡＥＲロジック回路４７０は、列ＡＥＲ回路２２０との間でハンドシェイクを行い、リセット信号ｘｒｓｔにより微分回路４５０をリセットする。なお、ＡＥＲロジック回路４７０は、特許請求の範囲に記載のハンドシェイク回路の一例である。
　図１１は、本技術の第１の実施の形態におけるＷ画素４００の一構成例を示す回路図である。画素回路４１０は、リセットトランジスタ４１１、容量４１２、ゲイン制御トランジスタ４１３、ＦＤ４１４、転送トランジスタ４１５、対数応答部４２２、フォトダイオード４１８および排出トランジスタ４１９を備える。
　リセットトランジスタ４１１、容量４１２、ゲイン制御トランジスタ４１３、ＦＤ４１４、転送トランジスタ４１５、フォトダイオード４１８および排出トランジスタ４１９の構成は、Ｒ画素３１０内の同名の素子と同一である。
　対数応答部４２２は、ＮＭＯＳトランジスタ４１６、４１７および４２０と、ＰＭＯＳトランジスタ４２１とを備える。ＮＭＯＳトランジスタ４１６および４１７は、転送トランジスタ４１５および排出トランジスタ４１９の接続点と、フォトダイオード４１８との間において、直列に接続される。また、ＰＭＯＳトランジスタ４２１およびＮＭＯＳトランジスタ４２０は、電源と接地端子との間において直列に接続される。
　また、ＮＭＯＳトランジスタ４１６のゲートにはバイアス電圧Ｖｂｃｕｓが印加され、ＰＭＯＳトランジスタ４２１のゲートには、バイアス電圧Ｖｂｌｏｇが印加される。ＮＭＯＳトランジスタ４２０のゲートは、ＮＭＯＳトランジスタ４１７およびフォトダイオード４１８の接続点に接続され、ＮＭＯＳトランジスタ４１７のゲートは、ＮＭＯＳトランジスタ４２０およびＰＭＯＳトランジスタ４２１の接続点とバッファ４４０とに接続される。このような接続により、フォトダイオード４１８に流れる光電流は、対数的に電圧Ｖｐに変換される。
　また、画素回路４１０のうちＰＭＯＳトランジスタ４２１以外の素子と、ＡＤＣ４０５のうち差動対のＮＭＯＳトランジスタ４２３および４２４と、電流源のＮＭＯＳトランジスタ４２５とは、画素ウェハー４０６上に設けられる。Ｗ画素４００においても、Ｒ画素３１０と同様に、電流源のＮＭＯＳトランジスタ４２５のソース電位と、画素ウェハー４０６の基板のバイアスは意図的に変更されている。
　また、バッファ４４０は、電源および接地端子の間において直列に接続されたＰＭＯＳトランジスタ４４１および４４２を備える。接地側のＰＭＯＳトランジスタ４４２のゲートは、画素回路４１０に接続され、電源側のＰＭＯＳトランジスタ４４１のゲートには、バイアス電圧Ｖｂｓｆが印加される。また、ＰＭＯＳトランジスタ４４１および４４２の接続点は、微分回路４５０に接続される。この接続により、Ｖｐに対するインピーダンス変換が行われる。
　微分回路４５０は、容量４５１および４５３と、ＰＭＯＳトランジスタ４５２および４５４と、ＮＭＯＳトランジスタ４５５とを備える。
　容量４５１の一端は、バッファ４４０に接続され、他端は、容量４５３の一端とＰＭＯＳトランジスタ４５４のゲートとに接続される。ＰＭＯＳトランジスタ４５２のゲートにはリセット信号ｘｒｓｔが入力され、ソースおよびドレインは容量４５３の両端に接続される。ＰＭＯＳトランジスタ４５４およびＮＭＯＳトランジスタ４５５は電源と接地端子との間において直列に接続される。また、容量４５３の他端は、ＰＭＯＳトランジスタ４５４およびＮＭＯＳトランジスタ４５５の接続点に接続される。接地側のＮＭＯＳトランジスタ４５５のゲートには、バイアス電圧Ｖｂａが印加され、ＰＭＯＳトランジスタ４５４およびＮＭＯＳトランジスタ４５５の接続点はコンパレータ４６０にも接続される。このような接続により、微分信号が生成されてコンパレータ４６０に出力される。また、微分信号は、リセット信号ｘｒｓｔにより初期化される。
　コンパレータ４６０は、ＰＭＯＳトランジスタ４６１および４６３とＮＭＯＳトランジスタ４６２および４６４とを備える。ＰＭＯＳトランジスタ４６１およびＮＭＯＳトランジスタ４６２は、電源と接地端子との間において直列に接続され、ＰＭＯＳトランジスタ４６３およびＮＭＯＳトランジスタ４６４も、電源と接地端子との間において直列に接続される。また、ＰＭＯＳトランジスタ４６１および４６３のゲートは、微分回路４５０に接続される。ＮＭＯＳトランジスタ４６２のゲートには閾値Ｖｔｈｏｎを生成するためのバイアス電圧Ｖｂｏｎが印加され、ＮＭＯＳトランジスタ４６４のゲートには閾値Ｖｔｈｏｆｆを生成するためのバイアス電圧Ｖｂｏｆｆが印加される。
　ＰＭＯＳトランジスタ４６１およびＮＭＯＳトランジスタ４６２の接続点は、ＡＥＲロジック回路４７０に接続され、この接続点の電圧が比較結果ＶＣＨとして出力される。ＰＭＯＳトランジスタ４６３およびＮＭＯＳトランジスタ４６４の接続点も、ＡＥＲロジック回路４７０に接続され、この接続点の電圧が比較結果ＶＣＬとして出力される。このような接続により、微分信号が閾値Ｖｔｈｏｎを超えた場合にコンパレータ４６０は、ハイレベルの比較結果ＶＣＨを出力し、微分信号が閾値Ｖｔｈｏｆｆを下回った場合にローレベルの比較結果ＶＣＬを出力する。
　図１２は、本技術の第１の実施の形態におけるコンパレータ４６０の入出力特性の一例を示すグラフである。同図における縦軸は、コンパレータ４６０の出力信号（ＶＣＨまたはＶＣＬ）のレベルを示し、横軸はコンパレータ４６０の入力信号（微分信号）のレベルを示す。また、実線は、比較結果ＶＣＨの軌跡を示し、一点鎖線は、比較結果ＶＣＬの軌跡を示す。
　微分信号が「０」レベルのときの光量を基準とし、その基準に対する正の光量差（変動量）が閾値Ｖｔｈｏｎに対応する値を超えると、比較結果ＶＣＨはローレベルからハイレベルに変化してオンイベントが検出される。一方、基準に対する負の光量差の絶対値が閾値Ｖｔｈｏｆｆに対応する値を超えると、比較結果ＶＣＬはハイレベルからローレベルに変化してオフイベントが検出される。
　Ｗ画素４００のそれぞれのアドレスイベントの検出結果をＤＳＰ回路１２０は、様々なアプリケーションにおいて処理する。想定されるアプリケーションとしては、車載、人工知能用の画像認識の入力デバイスや監視用途などがあげられる。
　車載であれば、ドライバに視認させるために表示するのは、垂直同期信号ＶＳＹＮＣに同期して撮像された通常画像データである。一方、固体撮像素子２００は、車両制御システムへアドレスイベントが起こったときの信号を高速でリアルタイムに出力する。これにより、従来の固体撮像素子では垂直同期信号の周期でしか取得できなかった情報を、その周期の経過を待たずに変化部分の信号として検出することができる。このため、人や障害物をよけるなどの指示までのフィードバックを高速化して安全性を向上させることができる。
　また、人工知能用としては，高分解能の通常画像データではなく，低分解能の意味ある情報（例えば、対数圧縮の輝度差分）を入力することにより、高速に処理を実行させて演算量を低減することができるメリットがある。また、通常画像データも得られるため、例えば、イベントドリブン出力のＡＥＲ画像データに対してＬＳＴＭ(Long Short Term Memory)を用いた信号処理を行った演算結果と通常画像データとを合わせて用いることで精度の高い画像認識を実現することができる。
　監視用途向けでは、通常動作時は、イベントドリブンで動作し、画像にある一定数以上の差分（ある閾値以上のイベント）が発生した場合は、垂直同期信号に同期した高分解能の通常画像データの記録を開始するなどの用途がある。これにより、高分解能のＡＤＣを常時動作させずに済むため、消費電力を削減することができる。
　［ＡＥＲロジック回路の構成例］
　図１３は、本技術の第１の実施の形態におけるＡＥＲロジック回路４７０の一構成例を示すブロック図である。このＡＥＲロジック回路４７０は、ＮＭＯＳトランジスタ４７１乃至４７３、４７５乃至４７８、４８０および４８１と、ＰＭＯＳトランジスタ４７４および４７９と、容量４８２とを備える。
　ＮＭＯＳトランジスタ４７１および４７２は直列に接続される。ＮＭＯＳトランジスタ４７２および４７３のゲートには、比較結果ＶＣＨが入力され、ＮＭＯＳトランジスタ４７１のゲートには応答ＡｃｋＹｐ１が入力される。また、ＮＭＯＳトランジスタ４７２および４７３のソースは接地され、ＮＭＯＳトランジスタ４７１のドレインから列ＡＥＲ回路２２０へリクエストＲｅｑＨＸｐ１が出力される。ＮＭＯＳトランジスタ４７３のドレインから行ＡＥＲ回路２６０へリクエストＲｅｑＹｐ１が出力される。
　ＰＭＯＳトランジスタ４７４およびＮＭＯＳトランジスタ４７５は電源と接地端子との間において直列に接続される。また、ＰＭＯＳトランジスタ４７４のゲートには比較結果ＶＣＬが入力され、ＮＭＯＳトランジスタ４７５のゲートには、バイアス電圧Ｖｂａｅｒが印加される。
　ＮＭＯＳトランジスタ４７６および４７７は直列に接続される。ＮＭＯＳトランジスタ４７７および４７８のゲートは、ＰＭＯＳトランジスタ４７４およびＮＭＯＳトランジスタ４７５の接続点に接続される。ＮＭＯＳトランジスタ４７６のゲートには応答ＡｃｋＹｐ１が入力される。また、ＮＭＯＳトランジスタ４７７および４７８のソースは接地され、ＮＭＯＳトランジスタ４７６のドレインから列ＡＥＲ回路２２０へリクエストＲｅｑＬＸｐ１が出力される。ＮＭＯＳトランジスタ４７８のドレインから行ＡＥＲ回路２６０へリクエストＲｅｑＹｐ１が出力される。
　ＰＭＯＳトランジスタ４７９とＮＭＯＳトランジスタ４８０および４８１とは、電源と接地端子との間において直列に接続される。また、ＰＭＯＳトランジスタ４７９のゲートにはバイアス電圧Ｖｂｒｓｔが印加される。ＮＭＯＳトランジスタ４８０のゲートには応答ＡｃｋＹｐ１が入力され、ＮＭＯＳトランジスタ４８１のゲートには応答ＡｃｋＸｐ１が入力される。容量４８２の一端は、電源に接続され、他端は、ＰＭＯＳトランジスタ４７９およびＮＭＯＳトランジスタ４８０の接続点に接続される。また、ＰＭＯＳトランジスタ４７９およびＮＭＯＳトランジスタ４８０の接続点の電圧は、リセット信号ｘｒｓｔとして微分回路４５０へ出力される。
　上述の構成により、ハイレベルの比較結果ＶＣＨが入力される（すなわち、オンイベントが検出される）とＡＥＲロジック回路４７０は、ローレベルのリクエストＲｅｑＹｐ１を行ＡＥＲ回路２６０へ送信する。そして、行ＡＥＲ回路２６０からハイレベルの応答ＡｃｋＹｐ１を受信するとＡＥＲロジック回路４７０は、ローレベルのリクエストＲｅｑＨＸｐ１を列ＡＥＲ回路２２０に送信する。次いで列ＡＥＲ回路２２０からハイレベルの応答ＡｃｋＸｐ１を受信するとＡＥＲロジック回路４７０は、ローレベルのリセット信号ｘｒｓｔを微分回路４５０に出力する。
　また、ローレベルの比較結果ＶＣＬが入力される（すなわち、オフイベントが検出される）とＡＥＲロジック回路４７０は、ローレベルのリクエストＲｅｑＹｐ１を行ＡＥＲ回路２６０へ送信する。そして、行ＡＥＲ回路２６０からハイレベルの応答ＡｃｋＹｐ１を受信するとＡＥＲロジック回路４７０は、ローレベルのリクエストＲｅｑＬＸｐ１を列ＡＥＲ回路２２０に送信する。次いで列ＡＥＲ回路２２０からハイレベルの応答ＡｃｋＸｐ１を受信するとＡＥＲロジック回路４７０は、ローレベルのリセット信号ｘｒｓｔを微分回路４５０に出力する。
　［時刻コード発生部の構成例］
　図１４は、本技術の第１の実施の形態における時刻コード発生部２３０の一構成例を示すブロック図である。この時刻コード発生部２３０は、テスト回路２３１と、冗長回路２４０と、バイナリ・グレイ変換部２３２と、バイナリカウンタ２３３と、レシーバ２３５と、複数のドライバ２３６とを備える。
　レシーバ２３５は、画素アレイ部３００からのマスタクロックＭＣＫを受け取るものである。このレシーバ２３５は、受け取ったマスタクロックＭＣＫをバイナリカウンタ２３３に供給する。
　バイナリカウンタ２３３は、マスタクロックＭＣＫに同期して２進数の計数値を計数するものである。このバイナリカウンタ２３３は、複数段のフリップフロップ２３４を備える。初段のフリップフロップ２３４のクロック端子にマスタクロックＭＣＫが入力される。２段目以降のフリップフロップ２３４のクロック端子には、前段のフリップフロップ２３４の反転出力が入力される。また、それぞれの段のフリップフロップ２３４の反転出力は、その段の入力端子に出力されるとともに、対応する桁のビットとしてバイナリ・グレイ変換部２３２にも出力される。
　バイナリ・グレイ変換部２３２は、バイナリカウンタ２３３からのバイナリの計数値をグレイコードに変換するものである。バイナリ・グレイ変換部２３２は、グレイコードを冗長回路２４０に供給する。
　冗長回路２４０は、テスト回路２３１の制御に従って、故障の生じたビットに対応する信号線の代わりに予備の信号線を接続するものである。ここで、冗長回路２４０およびテスト回路２３１との間には、少なくとも１本の予備の信号線が結線される。例えば、グレイコードが１５ビットである場合には、予備の１本を含む１６本の信号線が結線される。
　テスト回路２３１は、起動時などにおいてグレイコードのビットごとに、対応する信号線の故障の有無を検出するものである。ここで、テスト回路２３１が検出する故障としては、配線の断線やショート、ラッチ回路の不具合などが想定される。このテスト回路２３１は、故障が生じた場合に冗長回路２４０を制御して、故障した信号線の代わりに予備の信号線を接続させる。また、テスト回路２３１は、グレイコードを時刻コードとして出力する。
　ドライバ２３６は、時刻コード内のビットごとに設けられる。このドライバ２３６は、時刻コードのうち対応するビットＦＦｉｎ［ｋ］（ｋは０以上の整数）を画素アレイ部３００に出力する。
　また、時刻コード発生部２３０には、リクエストＲｅｑＨＸｐ１およびＲｅｑＬＸｐ１と、応答ＡｃｋＸｐ１とのそれぞれを伝送する信号線が配線される。
　［冗長回路の構成例］
　図１５は、本技術の第１の実施の形態における冗長回路２４０の一構成例を示す回路図である。この冗長回路２４０は、複数のスイッチ２４１を備える。スイッチ２４１の個数は、グレイコード（時刻コード）のビット数と同数である。また、スイッチ２４１は、１つの入力端子と、２つの出力端子とを備える。ｋ個目のスイッチ２４１の入力端子には、バイナリ・グレイ変換部２３２からの時刻コードのうちｋビット目を伝送する信号線ＩＮＡ［ｋ］が接続される。また、「０」個目のスイッチ２４１の左側の出力端子には、信号線ＯＵＴ［０］が接続される。また、ｋ個目のスイッチ２４１の右側の出力端子と、ｋ＋１個目のスイッチ２４１の左側の出力端子とが接続され、それらの出力端子は、信号線ＯＵＴ［ｋ］にも接続される。最後のスイッチ２４１の右側の出力端子には、予備の信号線ＯＵＴ［１５］が接続される。
　スイッチ２４１は、テスト回路２３１の制御に従って、入力端子の接続先を切り替える。初期状態において、全てのスイッチ２４１の入力端子は左側の出力端子に接続される。ｋビット目が故障した場合、ｋ以降のスイッチ２４１が入力端子の接続先を右側の出力端子に切り替える。例えば、１５ビットのうち「１」ビット目で故障が生じた場合、「１」乃至「１４」個目のスイッチ２４１が、接続先を右側に切り替える。これにより、信号線ＩＮＡ［１］乃至ＩＮＡ［１４］は、信号線ＯＵＴ［２］乃至ＯＵＴ［１５］と接続され、故障した信号線ＯＵＴ［１］は入力端子と切り離される。
　テスト回路２３１は、起動時に故障の有無の検出を行い、その検出結果をもとに冗長回路２４０が切り替える。なお、この方法に限定されず、例えば、起動前に予めテスト回路２３１が故障の有無を検出しておき、不揮発性のメモリに検出結果を記載しておいてもよい。この場合には、冗長回路２４０は、起動時にメモリから検出結果を読み出して切替えを行えばよい。
　図１６は、本技術の第１の実施の形態における時刻コード転送部５００の一構成例を示すブロック図である。この時刻コード転送部５００は、クラスタ５１０と、インバータ５７１および５７２と、複数のフリップフロップ５７３とを備える。フリップフロップ５７３の個数は、一定の送受信単位内のラッチ回路３９０の個数（２５６個など）と同数である。クラスタ５１０の構成については後述する。
　インバータ５７１は、列処理部２５０からのマスタクロックＭＣＫを反転するものである。このインバータ５７１は、反転したクロック信号ｘＭＣＫをインバータ５７２およびクラスタ５１０に供給する。
　インバータ５７２は、クロック信号ｘＭＣＫを反転してマスタクロックＭＣＫとして、フリップフロップ５７３のそれぞれのクロック端子に出力するものである。
　フリップフロップ５７３は、マスタクロックＭＣＫに同期して、クラスタ５１０からのビットＦＦｏｕｔ［ｋ］を保持するものである。このフリップフロップ５７３は、保持したビットを列処理部２５０に出力する。
　［クラスタの構成例］
　図１７は、本技術の第１の実施の形態におけるクラスタ５１０の一構成例を示すブロック図である。このクラスタ５１０は、複数の単位ブロック５２０と、インバータ５１１乃至５１７とを備える。単位ブロック５２０の個数は、送受信単位のビット数（例えば，１５ビットに冗長１ビットを加えた１６ビット）と同じである。
　インバータ５１１は、インバータ５７１からのクロック信号ｘＭＣＫを反転してマスタクロックＭＣＫとして単位ブロック５２０のそれぞれと時刻コード発生部２３０とに供給するものである。
　インバータ５１３は、駆動回路２１２からのリードイネーブル信号ＲＥＮＬを反転するものである。このリードイネーブル信号ＲＥＮＬは、時刻コード転送部５００の左側の画素の画素データの読出しを指示する信号である。インバータ５１２は、インバータ５１３からの信号を反転して単位ブロック５２０のそれぞれに供給するものである。
　インバータ５１５は、駆動回路２１２からのリードイネーブル信号ＲＥＮＲを反転するものである。このリードイネーブル信号ＲＥＮＲは、時刻コード転送部５００の右側の画素の画素データの読出しを指示する信号である。インバータ５１４は、インバータ５１５からの信号を反転して単位ブロック５２０のそれぞれに供給するものである。
　インバータ５１７は、駆動回路２１２からのライトイネーブル信号ＷＥＮを反転するものである。このライトイネーブル信号ＷＥＮは、時刻コードの書込みを指示する信号である。インバータ５１６は、インバータ５１７からの信号を反転して単位ブロック５２０のそれぞれに供給するものである。
　単位ブロック５２０は、リードイネーブル信号ＲＥＮＬおよびＲＥＮＲと、ライトイネーブル信号ＷＥＮとに従って画素データの読出し、または、時刻コードの書込みを行うものである。
　図１８は、本技術の第１の実施の形態における単位ブロック５２０の一構成例を示すブロック図である。この単位ブロック５２０は、インバータ５２１、５２２、５２４および５２７と、ＰＭＯＳトランジスタ５２３および５２８と、バッファ５２５および５２６と、フリップフロップ５５０とを備える。
　インバータ５２１は、インバータ５１１からのマスタクロックＭＣＫを反転するものである。このインバータ５２１は、反転した信号をインバータ５２２に供給する。インバータ５２２は、インバータ５２１からの信号を反転してマスタクロックＭＣＫとしてフリップフロップ５５０のクロック端子に供給するものである。
　フリップフロップ５５０は、マスタクロックＭＣＫに同期して、時刻コード発生部２３０からの時刻コードのうち対応するビットＦＦｉｎ［ｋ］を保持するものである。このフリップフロップ５５０は、保持したビットをＦＦｏｕｔ［ｋ］としてバッファ５２５および５２６に供給する。
　ＰＭＯＳトランジスタ５２３は、駆動回路２１２からの制御信号ＰＣＬを反転した信号ｘＰＣＬに従って、ローカルビット線ＬＢＬＬ［ｋ］をプリチャージするものである。ここで、制御信号ＰＣＬは、ローカルビット線ＬＢＬＬ［ｋ］のプリチャージを指示する信号であり、例えば、ローカルビット線ＬＢＬＬ［ｋ］を介してビットを読み出す直前にプリチャージが指示される。これにより、ラッチ回路３９０からローカルビット線ＬＢＬＬ［ｋ］へ信号を出力する際に、インバータ３８２の出力（Ｔ）とスイッチ３９１とのインピーダンスの比でラッチ回路３９０内部の初期電圧が変動し、ローカルビット線ＬＢＬＬ［ｋ］の信号が上書きされることを防止することができる。また、ラッチ回路３９０の面積を最小化することができる。
　インバータ５２４は、ローカルビット線ＬＢＬＬ［ｋ］を介して読み出されたビットを、ハイレベルのリードイネーブル信号ＲＥＮＬに従って反転し、画素データのｋビット目（ＦＦｏｕｔ［ｋ］）としてフリップフロップ５７３を介して列処理部２５０に出力するものである。バッファ５２５は、フリップフロップ５５０から出力されたビットを、ハイレベルのライトイネーブル信号ＷＥＮに従ってローカルビット線ＬＢＬＬ［ｋ］に出力するものである。これらのインバータ５２４およびバッファ５２５により、双方向のバッファ回路５３０が形成される。このバッファ回路５３０のローカルビット線ＬＢＬＬに接続された端子をＲ_ＩＯとし、フリップフロップ５５０に接続された端子をＷ_ＩＯとする。
　ＰＭＯＳトランジスタ５２８は、駆動回路２１２からの制御信号ＰＣＲを反転した信号ｘＰＣＲに従って、ローカルビット線ＬＢＬＲ［ｋ］をプリチャージするものである。ここで、制御信号ＰＣＲは、ローカルビット線ＬＢＬＲ［ｋ］のプリチャージを指示する信号であり、例えば、ローカルビット線ＬＢＬＲ［ｋ］を介してビットを読み出す直前にプリチャージが指示される。
　インバータ５２７は、ローカルビット線ＬＢＬＲ［ｋ］を介して読み出されたビットを、ハイレベルのリードイネーブル信号ＲＥＮＲに従って反転し、画素データのｋビット目としてフリップフロップ５７３を介して列処理部２５０に出力するものである。バッファ５２６は、フリップフロップ５５０から出力されたビットを、ハイレベルのライトイネーブル信号ＷＥＮに従ってローカルビット線ＬＢＬＲ［ｋ］に出力するものである。これらのインバータ５２７およびバッファ５２６により、双方向のバッファ回路が形成される。
　［バッファ回路の構成例］
　図１９は、本技術の第１の実施の形態におけるバッファ回路５３０の一構成例を示す回路図である。このバッファ回路５３０は、インバータ５３１および５４０と、ＮＡＮＤゲート５３２と、ＮＯＲゲート５３３と、ＰＭＯＳトランジスタ５３４、５３６および５３７と、ＮＭＯＳトランジスタ５３５、５３８および５３９とを備える。
　インバータ５３１は、ライトイネーブル信号ＷＥＮを反転してＮＯＲゲート５３３に出力するものである。ＮＡＮＤゲート５３２は、ライトイネーブル信号ＷＥＮと、端子Ｗ_ＩＯからの入力ビットとの否定論理積をＰＭＯＳトランジスタ５３４のゲートに出力するものである。ＮＯＲゲート５３３は、インバータ５３１からの信号と端子Ｗ_ＩＯからの入力ビットとの否定論理和をＮＭＯＳトランジスタ５３５のゲートに出力するものである。
　ＰＭＯＳトランジスタ５３４およびＮＭＯＳトランジスタ５３５は、電源と接地端子との間において直列に接続される。また、ＰＭＯＳトランジスタ５３４およびＮＭＯＳトランジスタ５３５の接続点が、端子Ｒ_ＩＯと、ＰＭＯＳトランジスタ５３７およびＮＭＯＳトランジスタ５３８のそれぞれのゲートとに接続される。
　インバータ５４０は、リードイネーブル信号ＲＥＮＬを反転してＰＭＯＳトランジスタ５３６のゲートに出力するものである。
　ＰＭＯＳトランジスタ５３６および５３７とＮＭＯＳトランジスタ５３８および５３９とは、電源と接地端子との間において直列に接続される。また、ＮＭＯＳトランジスタ５３９のゲートには、リードイネーブル信号ＲＥＮＬが入力される。
　上述の構成により、バッファ回路５３０は、リードイネーブル信号ＲＥＮＬに従って端子Ｒ_ＩＯから読み出されたビットを反転して端子Ｗ_ＩＯから出力する。また、バッファ回路５３０は、ライトイネーブル信号ＷＥＮに従って端子Ｗ_ＩＯから入力されたビットを端子Ｒ_ＩＯから出力する。
　［フリップフロップの構成例］
　図２０は、本技術の第１の実施の形態におけるフリップフロップ５５０の一構成例を示す回路図である。このフリップフロップ５５０は、ＰＭＯＳトランジスタ５５１、５５３、５５４、５５６および５５９と、ＮＭＯＳトランジスタ５５２、５５５、５５７、５５８、５６０および５６１を備える。
　ＰＭＯＳトランジスタ５５１およびＮＭＯＳトランジスタ５５２は、電源と接地端子との間において直列に接続される。これらのトランジスタのゲートは、Ｄ端子に接続される。
　ＰＭＯＳトランジスタ５５３および５５４とＮＭＯＳトランジスタ５５５とは、電源と接地端子との間において直列に接続される。ＰＭＯＳトランジスタ５５３およびＮＭＯＳトランジスタ５５５のゲートは、ＰＭＯＳトランジスタ５５１およびＮＭＯＳトランジスタ５５２の接続点に接続される。また、ＰＭＯＳトランジスタ５５４のゲートは、クロック端子ＣＫに接続される。
　ＰＭＯＳトランジスタ５５６とＮＭＯＳトランジスタ５５７および５５８とは、電源と接地端子との間において直列に接続される。ＰＭＯＳトランジスタ５５６およびＮＭＯＳトランジスタ５５８のゲートは、クロック端子ＣＫに接続される。また、ＮＭＯＳトランジスタ５５７のゲートは、ＰＭＯＳトランジスタ５５４およびＮＭＯＳトランジスタ５５５の接続点に接続される。
　ＰＭＯＳトランジスタ５５９とＮＭＯＳトランジスタ５６０および５６１とは、電源と接地端子との間において直列に接続される。ＰＭＯＳトランジスタ５５９およびＮＭＯＳトランジスタ５６１のゲートは、ＰＭＯＳトランジスタ５５６およびＮＭＯＳトランジスタ５５７の接続点に接続される。また、ＮＭＯＳトランジスタ５６０のゲートは、クロック端子ＣＫに接続される。
　上述の構成により、フリップフロップ５５０は、クロック端子ＣＫに入力されたクロック信号の立ち上がりにてＤ端子の入力をＱへ出力し，立下りにて，ＱのノードをＨｉｇｈ－ＺとすることでＱの信号保持することを可能にする。また、上述の構成により、バッファ回路５３０によるＱの配線ノードへのデータ書き込みを可能にする。
　［列処理部の構成例］
　図２１は、本技術の第１の実施の形態における列処理部２５０の一構成例を示すブロック図である。この列処理部２５０は、信号線ごとにインバータ２５３を備え、列ごとに冗長回路２５１およびＣＤＳ回路２５２を備える。
　インバータ２５３は、画素アレイ部３００からのビットを反転するものである。インバータ２５３のそれぞれは、反転したビットを対応する冗長回路２５１へ送信する。
　冗長回路２５１の構成は、図１５に例示した冗長回路２４０と同様である。また、ＣＤＳ回路２５２は、対応する列のＰ相データとＤ相データとの差分を正味の画素データとして演算するＣＤＳ処理を行うものである。このＣＤＳ回路２５２は、画素データをＤＳＰ回路１２０に出力する。
　［行ＡＥＲ回路の構成例］
　図２２は、本技術の第１の実施の形態における行ＡＥＲ回路２６０の一構成例を示すブロック図である。この行ＡＥＲ回路２６０は、行ごとに、行ＡＥＲブロック２７０を備える。行ＡＥＲブロック２７０は、対応する行と行アービタ６００とステートマシン２１５との間でハンドシェイクを行うものである。
　［行ＡＥＲブロックの構成例］
　図２３は、本技術の第１の実施の形態における行ＡＥＲブロック２７０の一構成例を示す回路図である。この行ＡＥＲブロック２７０は、ＰＭＯＳトランジスタ２７１と、ＮＭＯＳトランジスタ２７２および２７３と、ＮＯＲゲート２７６と、インバータ２７４および２７５とを備える。
　ＰＭＯＳトランジスタ２７１と、ＮＭＯＳトランジスタ２７２および２７３とは、電源と接地端子との間において直列に接続される。また、ＰＭＯＳトランジスタ２７１およびＮＭＯＳトランジスタ２７２のゲートには、ステートマシン２１５からの制御信号ＬＯＡＤが入力される。この制御信号ＬＯＡＤは、アドレスイベントの検出結果の読出しを指示する信号である。また、ＮＭＯＳトランジスタ２７３のゲートには、ステートマシン２１５からの応答ＣＨＩＰ_ＡＣＫを反転したｘＣＨＩＰ_ＡＣＫが入力される。
　ＮＯＲゲート２７６は、２つの入力値の否定論理和をリクエストＲｅｑＹａ１として行アービタ６００に出力するものである。ＮＯＲゲート２７６の入力端子の一方には、ステートマシン２１５からの応答ＣＨＩＰ_ＡＣＫが入力される。ＮＯＲゲート２７６の入力端子の他方は、ＰＭＯＳトランジスタ２７１およびＮＭＯＳトランジスタ２７２の接続点と、画素アレイ部３００からのリクエストＲｅｑＹｐ１を伝送する信号線とに接続される。
　インバータ２７５は、行アービタ６００からの応答ＡｃｋＹａ１を反転してインバータ２７４に出力するものである。インバータ２７４は、インバータ２７５からの信号を反転して応答ＡｃｋＹｐ１として、画素アレイ部３００へ出力するものである。
　上述の構成により、行ＡＥＲブロック２７０は、ローレベルのリクエストＲｅｑＹｐ１が入力されると、応答ＣＨＩＰ_ＡＣＫがハイレベルであれば、ローレベルのリクエストＲｅｑＹａ１を出力する。また、行ＡＥＲブロック２７０は、ハイレベルの応答ＡｃｋＹａ１を遅延させて応答ＡｃｋＹｐ１として出力する。
　［列ＡＥＲ回路の構成例］
　図２４は、本技術の第１の実施の形態における列ＡＥＲ回路２２０の一構成例を示すブロック図である。この列ＡＥＲ回路２２０は、列ごとに列ＡＥＲブロック２２１を備える。列ＡＥＲブロック２２１は、対応する列と、ステートマシン２１５と、列アービタ２１３との間でハンドシェイクを行うものである。
　［列ＡＥＲブロックの構成例］
　図２５は、本技術の第１の実施の形態における列ＡＥＲブロック２２１の一構成例を示すブロック図である。この列ＡＥＲブロック２２１は、Ｈ側列ＡＥＲブロック２２２、Ｌ側列ＡＥＲブロック２２３およびＯＲゲート２２４を備える。
　Ｈ側列ＡＥＲブロック２２２は、ローレベルのリクエストＲｅｑＨＸｐ１が入力されるとハンドシェイクを行うものである。このＨ側列ＡＥＲブロック２２２は、ハイレベルの応答ＡｃｋＨＸａ１を遅延させた信号をＯＲゲート２２４に出力する。Ｌ側列ＡＥＲブロック２２３は、ローレベルのリクエストＲｅｑＬＸｐ１が入力されるとハンドシェイクを行うものである。このＬ側列ＡＥＲブロック２２３は、ハイレベルの応答ＡｃｋＬＸａ１を遅延させた信号をＯＲゲート２２４に出力する。また、Ｈ側列ＡＥＲブロック２２２およびＬ側列ＡＥＲブロック２２３により、画素アレイ部３００からのローレベルのリクエストが反転される。これらのＨ側列ＡＥＲブロック２２２およびＬ側列ＡＥＲブロック２２３の構成は、図２３に例示した行ＡＥＲブロック２７０と同様である。なお、これらの行や列のＡＥＲブロックの構成は、ハンドシェイクを行うことができるものであれば、図２３に例示した回路に限定されない。
　ＯＲゲート２２４は、Ｈ側列ＡＥＲブロック２２２およびＬ側列ＡＥＲブロック２２３からの信号の論理和を応答ＡｃｋＸｐ１として出力するものである。
　［行アービタの構成例］
　図２６は、本技術の第１の実施の形態における行アービタ６００の一構成例を示すブロック図である。この行アービタ６００は、アービタブロック６１０、６５０乃至６５４とインバータ６０１および６０２とを７行ごとに備える。なお、同図は、垂直のイベントドリブンの画素数を７画素とした場合の図である。例えば、垂直のイベントドリブンの画素数が１０００画素であれば、２１０（＝１０２４）段までカバーする１０段のアービタが設けられる。
　アービタブロック６１０は、１行目からのリクエストと２行目からのリクエストとを調停するものである。このアービタブロック６１０は、アービタブロック６５２との間でハンドシェイクを行い、調停結果に基づいて応答を１行目または２行目に出力する。
　アービタブロック６５０は、３行目からのリクエストと４行目からのリクエストとを調停するものである。このアービタブロック６５０は、アービタブロック６５２との間でハンドシェイクを行い、調停結果に基づいて応答を３行目または４行目に出力する。
　アービタブロック６５１は、５行目からのリクエストと６行目からのリクエストとを調停するものである。このアービタブロック６５１は、アービタブロック６５３との間でハンドシェイクを行い、調停結果に基づいて応答を５行目または６行目に出力する。
　アービタブロック６５２は、アービタブロック６１０からのリクエストとアービタブロック６５０からのリクエストとを調停するものである。このアービタブロック６５２は、アービタブロック６５４との間でハンドシェイクを行い、調停結果に基づいて応答をアービタブロック６１０または６５０に出力する。
　アービタブロック６５３は、アービタブロック６５１からのリクエストと７行目からのリクエストとを調停するものである。このアービタブロック６５３は、アービタブロック６５４との間でハンドシェイクを行い、調停結果に基づいて応答をアービタブロック６５１または７行目に出力する。
　アービタブロック６５４は、アービタブロック６５２からのリクエストとアービタブロック６５３からのリクエストとを調停するものである。このアービタブロック６５４は、早い方のリクエストに対する応答をインバータ６０１および６０２で遅延させてアービタブロック６５２または６５３に供給する。
　なお、列アービタ２１３の構成は、行アービタ６００と同様である。また、これらのアービタの構成は、リクエストを調停することができるのであれば、図２６に例示した構成に限定されない。
　［アービタブロックの構成例］
　図２７は、本技術の第１の実施の形態におけるアービタブロック６１０の一構成例を示す回路図である。このアービタブロック６１０は、ＰＭＯＳトランジスタ６１１、６１４、６１５乃至６１７、６２０、６２２、６２５および６２６と、ＮＭＯＳトランジスタ６１２、６１３、６１８、６１９、６２３、６２４および６２７とインバータ６２１とを備える。
　ＰＭＯＳトランジスタ６１１および６１４は、電源に並列に接続される。ＮＭＯＳトランジスタ６１２および６１３は、ＰＭＯＳトランジスタ６１１および６１４のドレインと接地端子との間において直列に接続される。また、ＰＭＯＳトランジスタ６１１およびＮＭＯＳトランジスタ６１３のゲートには、１行目からのリクエストＲｅｑＸａ１が入力される。
　ＰＭＯＳトランジスタ６１５および６１６は、電源に直列に接続される。また、ＰＭＯＳトランジスタ６１５のゲートにはリクエストＲｅｑＸａ１が入力され、ＰＭＯＳトランジスタ６１６のゲートには２行目からのリクエストＲｅｑＸａ２が入力される。
　ＰＭＯＳトランジスタ６１７および６２０は、電源に並列に接続される。ＮＭＯＳトランジスタ６１８および６１９は、ＰＭＯＳトランジスタ６１７および６２０のドレインと接地端子との間において直列に接続される。また、ＰＭＯＳトランジスタ６１７およびＮＭＯＳトランジスタ６１８のゲートは、ＰＭＯＳトランジスタ６１１および６１４のドレインに接続される。ＰＭＯＳトランジスタ６２０およびＮＭＯＳトランジスタ６１９のゲートには、リクエストＲｅｑＸａ２が入力される。ＰＭＯＳトランジスタ６１７および６２０のドレインは、ＰＭＯＳトランジスタ６１４およびＮＭＯＳトランジスタ６１２のゲートに接続される。
　また、ＮＭＯＳトランジスタ６１２および６１３の接続点と、ＰＭＯＳトランジスタ６１６のドレインと、ＮＭＯＳトランジスタ６１８および６１９の接続点とは、リクエストＲｅｑＸｂ１を伝送する信号線に接続される。このリクエストＲｅｑＸｂ１は、上位のアービタブロック６５２に出力される。
　インバータ６２１は、上位のアービタブロック６５２からの応答ＡｃｋＸｂ１を反転するものである。このインバータ６２１は、反転した信号をＰＭＯＳトランジスタ６２５およびＮＭＯＳトランジスタ６２４のゲートへ出力する。
　ＰＭＯＳトランジスタ６２５および６２６とＮＭＯＳトランジスタ６２７とは、電源と接地端子との間に直列に接続される。また、ＰＭＯＳトランジスタ６２２およびＮＭＯＳトランジスタ６２３は、ＰＭＯＳトランジスタ６２５および６２６の接続点と接地端子との間に直列に接続される。ＮＭＯＳトランジスタ６２４のソースおよびドレインは、ＰＭＯＳトランジスタ６２２およびＮＭＯＳトランジスタ６２３の接続点と、ＰＭＯＳトランジスタ６２６およびＮＭＯＳトランジスタ６２７の接続点とに接続される。
　また、ＰＭＯＳトランジスタ６２２およびＮＭＯＳトランジスタ６２３のゲートは、ＰＭＯＳトランジスタ６１１および６１４のドレインに接続される。ＰＭＯＳトランジスタ６２６およびＮＭＯＳトランジスタ６２７のゲートは、ＰＭＯＳトランジスタ６１７および６２０のドレインに接続される。ＰＭＯＳトランジスタ６２２およびＮＭＯＳトランジスタ６２３の接続点は、１行目への応答ＡｃｋＸａ１を伝送する信号線に接続される。ＰＭＯＳトランジスタ６２６およびＮＭＯＳトランジスタ６２７の接続点は、２行目への応答ＡｃｋＸａ２を伝送する信号線に接続される。
　上述の構成により、アービタブロック６１０は、リクエストＲｅｑＸｂ１またはリクエストＲｅｑＸｂ２を受け取ると、リクエストＲｅｑＸｂ１を出力する。そして、応答ＡｃｋＸｂ１を受け取るとアービタブロック６１０は、リクエストＲｅｑＸｂ１およびリクエストＲｅｑＸｂ２のうち到着の早い方に対応する応答を出力する。
　アービタブロック６５０乃至６５４の構成は、図２７に例示したアービタブロック６１０と同様である。
　図２８は、本技術の第１の実施の形態におけるハンドシェイクの一例を示すタイミングチャートである。Ｗ画素４００がローレベルのリクエストＲｅｑＹｐ１を出力すると、行ＡＥＲブロック２７０は、応答ＣＨＩＰ_ＡＣＫがハイレベルであれば、ハイレベルの応答ＡｃｋＹｐ１を返す。
　応答ＡｃｋＹｐ１を受け取るとＷ画素４００は、オンイベントが生じた場合にはローレベルのリクエストＲｅｑＨＸｐ１を出力する。なお、オフイベントが生じた場合にはローレベルのリクエストＲｅｑＬＸｐ１が出力される。
　リクエストＲｅｑＨＸｐ１を受け取ると列ＡＥＲブロック２２１は、応答ＣＨＩＰ_ＡＣＫがハイレベルであれば、ハイレベルの応答ＡｃｋＸｐ１を返す。応答ＡｃｋＸｐ１を受け取るとＷ画素４００は、ローレベルのリセット信号ｘｒｓｔを生成してリクエストＲｅｑＹｐ１およびＲｅｑＨＸｐ１とをハイレベルに初期化する。
　また、応答ＡｃｋＸｐ１を出力すると、列ＡＥＲブロック２２１は、ローレベルのリクエストＣＨＩＰ_ＲＥＱを出力する。リクエストＣＨＩＰ_ＲＥＱを受け取るとステートマシン２１５は、アドレスイベントの検出結果をＤＳＰ回路１２０に転送し、ローレベルの応答ＣＨＩＰ_ＡＣＫを返す。
　応答ＣＨＩＰ_ＡＣＫを受け取ると行ＡＥＲブロック２７０は、リクエストＲｅｑＹｐ１がハイレベルであれば、応答ＡｃｋＹｐ１をローレベルに初期化する。また、応答ＣＨＩＰ_ＡＣＫを受け取ると列ＡＥＲブロック２２１は、リクエストＲｅｑＨＸｐ１がハイレベルであれば、応答ＡｃｋＸｐ１をローレベルに初期化する。
　応答ＡｃｋＸｐ１が初期化されるとＷ画素４００は、リセット信号ｘｒｓｔをハイレベルに初期化し、列ＡＥＲブロック２２１は、リクエストＣＨＩＰ_ＲＥＱをハイレベルに初期化する。また、ステートマシン２１５は、応答ＣＨＩＰ_ＡＣＫをハイレベルに初期化する。
　［固体撮像素子の動作例］
　図２９は、本技術の第１の実施の形態における撮像処理の一例を示すフローチャートである。この撮像処理は、例えば、通常画像データの撮像のためのアプリケーションが実行されたときに開始される。
　固体撮像素子２００は、ＶＳＹＮＣの立上りのタイミングであるか否かを判断する（ステップＳ９１１）。ＶＳＹＮＣの立上りのタイミングである場合に（ステップＳ９１１：Ｙｅｓ）、固体撮像素子２００内の画素のそれぞれは、露光終了の直前においてリセットレベルをＰ相データに変換する（ステップＳ９１２）。そして、画素は、露光終了時に電荷をＦＤに転送し（ステップＳ９１３）、信号レベルをＤ相データに変換する（ステップＳ９１４）。そして、固体撮像素子２００は、ＣＤＳ処理を実行する（ステップＳ９１５）。ＶＳＹＮＣの立上りのタイミング前の場合（ステップＳ９１１：Ｎｏ）、または、ステップＳ９１５の後に固体撮像素子２００は、ステップＳ９１１以降を繰り返し実行する。
　図３０は、本技術の第１の実施の形態におけるＡＥＲ処理の一例を示すフローチャートである。このＡＥＲ処理は、例えば、ＡＥＲのためのアプリケーションが実行されたときに開始される。
　固体撮像素子２００内のＷ画素４００は、光量差が閾値Ｖｔｈｏｎに対応する値＋Ｔｈを超えたか否かを判断する（ステップＳ９２１）。光量差が＋Ｔｈ以下である場合に（ステップＳ９２１：Ｎｏ）、Ｗ画素４００は、光量差が閾値Ｖｔｈｏｆｆに対応する値－Ｔｈを下回ったか否かを判断する（ステップＳ９２２）。光量差が－Ｔｈより小さい場合に（ステップＳ９２２：Ｙｅｓ）、Ｗ画素４００は、オフイベントを検出する（ステップＳ９２３）。一方、光量差が＋Ｔｈを超えた場合に（ステップＳ９２１：Ｙｅｓ）Ｗ画素４００は、オンイベントを検出する（ステップＳ９２４）。
　ステップＳ９２３またはＳ９２４の後にＷ画素４００は、アドレスイベントの検出結果をハンドシェイクにより転送し（ステップＳ９２５）、ステップＳ９２１以降を繰り返し実行する。また、光量差が－Ｔｈ以上の場合（ステップＳ９２２：Ｎｏ）、Ｗ画素４００は、ステップＳ９２１以降を繰り返し実行する。
　このように、本技術の第１の実施の形態によれば、Ｗ画素４００がアドレスイベントを検出するとともに画素信号をデジタル信号に変換するため、アドレスイベントを検出しつつ、デジタル信号からなる高画質の通常画像データを生成することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、Ｒ画素３１０などの画素のそれぞれは、リセットレベルのＰ相データへの変換終了後に、そのＰ相データを列処理部２５０へ転送してから信号レベルをＤ相データに変換していた。しかし、この処理方法では、リセットレベルの変換開始から、信号レベルの変換終了までのサンプリング期間が、Ｐ相データの転送時間の分だけ長くなってしまい、暗電流の影響を十分に抑制することができないおそれがある。この第２の実施の形態の固体撮像素子２００は、サンプリング期間を短くして暗電流の影響を抑制した点において第１の実施の形態と異なる。
　図３１は、本技術の第２の実施の形態におけるデータ記憶部３７０の一構成例を示すブロック図である。この第２の実施の形態のデータ記憶部３７０は、Ｐ相データおよびＤ相データの両方を保持する分のラッチ回路３９０を備え、ラッチ回路３９０ごとにラッチ制御回路３８５を設けた点において第１の実施の形態と異なる。
　例えば、Ｐ相データを１４ビットとし、Ｄ相データを１６ビットとする場合、３０ビット分のラッチ制御回路３８５およびラッチ回路３９０が設けられる。
　図３２は、本技術の第２の実施の形態におけるラッチ制御回路３８５の一構成例を示す回路図である。このラッチ制御回路３８５は、複合ゲート３８６とＮＡＮＤゲート３８７とを備える。
　複合ゲート３８６は、駆動回路２１２からの制御信号ｘＷＯＲＤおよびｘＬＡＴＳＥＬＬとインバータ３７１からの信号ｘＶＣＯとに対して論理演算を行うものである。この複合ゲート３８６は、制御信号ｘＷＯＲＤおよびｘＶＣＯの論理積と、制御信号ｘＬＡＴＳＥＬＬとの否定論理和をラッチ制御信号Ｔとしてラッチ回路３９０へ出力する。
　ＮＡＮＤゲート３８７は、駆動回路２１２からの制御信号ＬＡＴＳＥＬＬと、正帰還回路３６０からの出力信号ＶＣＯとの否定論理積をラッチ制御信号Ｌとしてラッチ回路３９０へ出力するものである。
　図３３は、本技術の第２の実施の形態における固体撮像素子２００のサンプリング処理の一例を示すタイミングチャートである。タイミングｔ１０からの１Ｖ期間において、画素は、タイミングｔ１１からタイミングｔ１２までに亘ってリセットレベルをＰ相データに変換する処理を行う。画素は、Ｐ相データを出力せずに内部のラッチ回路３９０に保持し、続いてタイミングｔ１３からタイミングｔ１４に亘って信号レベルをＤ相データに変換する処理を行う。
　図３４は、本技術の第２の実施の形態における固体撮像素子２００のサンプリング後の動作の一例を示すタイミングチャートである。信号レベルのサンプリングが終了したタイミングｔ１４の直後のタイミングｔ１５において駆動回路２１２は、制御信号ＬＡＴＳＥＬＬ［０］によりＰ相データを出力させる。次にタイミングｔ１６において駆動回路２１２は、制御信号ＬＡＴＳＥＬＬ［１］によりＤ相データを出力させる。
　そして、タイミングｔ１７において駆動回路２１２は、制御信号ＬＡＴＳＥＬＬ［０］によりＰ相データを出力させる。次にタイミングｔ１８において駆動回路２１２は、制御信号ＬＡＴＳＥＬＬ［１］によりＤ相データを出力させる。
　このように、本技術の第２の実施の形態では、画素がＰ相データを保持するため、リセットレベルのサンプリング直後に信号レベルのサンプリングを開始することができる。これにより、サンプリング期間を短くして暗電流の影響を抑制することができる。
　［変形例］
　上述の第２の実施の形態では、Ｒ画素３１０等の画素のそれぞれは、複数の信号レベルを同一の露光時間によりＡＤ変換していたが、自然光の下などでは、ダイナミックレンジが不足するおそれがある。ダイナミックレンジを拡大するには、一般的に、短時間露光の画素データと長時間露光の画素データとを生成し、それらを合成する方法が用いられる。しかし、この方法では、長時間露光と短時間露光との合計の露光時間が長くなってしまうという問題がある。この第２の実施の形態の変形例の固体撮像素子２００は、露光時間の増大を抑制しつつ、ダイナミックレンジを拡大した点において第２の実施の形態と異なる。
　図３５は、本技術の第２の実施の形態の変形例における固体撮像素子２００のリセットレベルサンプリング処理の一例を示すタイミングチャートである。タイミングｔ１０からの１Ｖ期間において、画素は、タイミングｔ１１からタイミングｔ１２までに亘って１回目のリセットレベルの変換処理を行う。画素は、制御信号ＷＥＮおよびＬＡＴＳＥＬ［０］により１回目のＰ相データを保持し、駆動回路２１２は、制御信号ＦＤＧをハイレベルからローレベルにして、画素の感度を低下させる。
　画素は、タイミングｔ１３からタイミングｔ１４までに亘って２回目のリセットレベルの変換処理を行う。２回目のＰ相データは、制御信号ＷＥＮおよびＬＡＴＳＥＬ［１］により保持される。２回目の変換処理においてＤＡＣ２１１は、参照信号ＲＥＦのスロープの傾きを１回目よりも緩やかにする。感度の低下と、スロープの傾きの変更とにより、２回目のリセットレベルは、１回目よりも高い分解能によりＡＤ変換される。
　なお、固体撮像素子２００は、制御信号ＦＤＧによる感度の制御と、スロープの傾きの制御との両方を行っているが一方のみを行う構成であってもよい。
　図３６は、本技術の第２の実施の形態の変形例における固体撮像素子２００の信号レベルサンプリング処理の一例を示すタイミングチャートである。１回目および２回目のＰ相データを画素は保持し、タイミングｔ１５からタイミングｔ１６までに亘って１回目の信号レベルの変換処理を行う。画素は、制御信号ＷＥＮおよびＬＡＴＳＥＬ［２］により１回目のＤ相データをさらに保持し、駆動回路２１２は、制御信号ＦＤＧをローレベルからハイレベルにして、画素の感度を１回目のリセットレベルサンプリング時の値に戻す。
　画素は、タイミングｔ１７からタイミングｔ１８までに亘って２回目の信号レベルの変換処理を行う。２回目のＤ相データは、制御信号ＷＥＮおよびＬＡＴＳＥＬ［３］により保持される。２回目の変換処理においてＤＡＣ２１１は、参照信号ＲＥＦのスロープの傾きを、１回目のリセットレベルサンプリング時の値に戻す。感度の向上と、スロープの傾きの変更とにより、２回目の信号レベルは、１回目よりも低い分解能によりＡＤ変換される。
　このように、分解能を切り替える方式によれば、画素の露光は１回でよく、長時間露光と短時間露光との両方を行わずに済むため、露光時間の増大を抑制することができる。
　図３７は、本技術の第２の実施の形態の変形例における固体撮像素子２００のサンプリング後の動作の一例を示すタイミングチャートである。信号レベルのサンプリングが終了したタイミングｔ１８の直後のタイミングｔ１９において駆動回路２１２は、１回目のＰ相データを出力させ、タイミングｔ２０において駆動回路２１２は、２回目のＰ相データを出力させる。次に、タイミングｔ２１において駆動回路２１２は、１回目のＤ相データを出力させ、タイミングｔ２２において駆動回路２１２は、２回目のＤ相データを出力せる。
　列処理部２５０は、１回目のＰ相データと２回目のＤ相データとの差分を低解像度の正味の画素データとして出力し、２回目のＰ相データと１回目のＤ相データとの差分を高解像度の正味の画素データとして出力する。そして、ＤＳＰ回路１２０は、それらを合成してダイナミックレンジを拡大した合成画像データを生成する。
　このように、本技術の第２の実施の形態の変形例によれば、固体撮像素子２００が解像度の異なる２枚の画像データを生成するため、それらを合成することによりダイナミックレンジを拡大することができる。
　＜３．第３の実施の形態＞
　第３の実施の形態では、固体撮像素子２００の積層構造と、ローカルビット線ＬＢＬＬおよびＬＢＬＲを配線した効果とについて詳細に説明する。
　図３８は、本技術の第３の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この第３の実施の形態の固体撮像素子２００は、積層された画素チップ３０６および回路チップ３０７を備える。
　画素チップ３０６には、画素回路３３０などの複数の画素回路が二次元格子状に配列される。回路チップ３０７には、画素回路以外の回路のそれぞれが配置される。例えば、ＡＤＣ３２０などの複数のＡＤＣや、時刻コード転送部５００が配置される。
　図３９は、本技術の第３の実施の形態におけるデータ記憶部３７０の一構成例を示すブロック図である。第３の実施の形態のデータ記憶部３７０は、前段ラッチ回路７１０および後段ラッチ回路７２０がビットごとに配置される。例えば、画素データが１６ビットである場合には、前段ラッチ回路７１０および後段ラッチ回路７２０からなる組が１６個配置される。
　前段ラッチ回路７１０は、比較回路３２１からの出力信号ＶＣＯが反転したときの時刻コードを保持するものである。この前段ラッチ回路７１０は、インバータ７１１乃至７１４を備える。
　インバータ７１１は、出力信号ＶＣＯがハイレベルであり、出力信号ＶＣＯの反転信号ｘＶＣＯがローレベルである場合に、時刻コードの第ｋビットを反転し、インバータ７１３に出力するものである。
　インバータ７１２は、出力信号ＶＣＯがローレベルであり、出力信号ＶＣＯの反転信号ｘＶＣＯがハイレベルである場合に、インバータ７１３からの信号を反転し、インバータ７１３に出力するものである。
　インバータ７１３は、インバータ７１１またはインバータ３１２からの信号を反転してインバータ７１４に出力するものである。インバータ７１４は、インバータ７１３からの信号を反転して後段ラッチ回路７２０に出力するものである。
　後段ラッチ回路７２０は、列処理部２５０の制御に従って、前段ラッチ回路７１０からの信号を保持するものである。この後段ラッチ回路７２０は、ＮＭＯＳトランジスタ７２１と、ＰＭＯＳトランジスタ７２２と、インバータ７２３乃至７２５とを備える。
　ＮＭＯＳトランジスタ７２１およびＰＭＯＳトランジスタ７２２は、前段ラッチ回路７１０とインバータ７２３および７２５の入力端子との間に並列に接続される。また、ＮＭＯＳトランジスタ７２１のゲートには、列処理部２５０からのラッチ制御信号ＴＲ_ｋが入力され、ＰＭＯＳトランジスタ７２２のゲートには、ラッチ制御信号ＴＲ_ｋの反転信号ｘＴＲ_ｋが入力される。このラッチ制御信号ＴＲ_ｋは、例えば、時刻コードのｋビット目が更新された直後の所定のタイミングにおいて入力される。
　インバータ７２３は、ＮＭＯＳトランジスタ７２１およびＰＭＯＳトランジスタ７２２からの信号を反転してインバータ７２４に出力するものである。インバータ７２４は、ラッチ制御信号ＴＲ_ｋがローレベルで、その反転信号ｘＴＲ_ｋがハイレベルである場合に、インバータ７２３からの信号を反転し、インバータ７２５へ出力するものである。
　インバータ７２５は、駆動回路２１２からの制御信号ＷＯＲＤ_ｍ［ｋ］（ｍは０または１）がハイレベルで、その反転信号ｘＷＯＲＤ_ｍ［ｋ］がローレベルである場合に、入力信号を反転し、ローカルビット線ＬＢＬＬ[ｋ]へ出力するものである。
　ここで、ｍは、左側の画素データと、右側の画素データとのいずれを読み出すかを示す。例えば、左側のローカルビット線ＬＢＬＬ[ｋ]から画素データを読み出す際に、制御信号ＷＯＲＤ_０［ｋ］が供給される。また、右側のローカルビット線ＬＢＬＲ[ｋ]から画素データを読み出す際に、制御信号ＷＯＲＤ_１［ｋ］が供給される。なお、ローカルビット線ＬＢＬＬ[ｋ]は特許請求の範囲に記載の第１のローカルビット線の一例であり、ローカルビット線ＬＢＬＲ[ｋ]は特許請求の範囲に記載の第２のローカルビット線の一例である。
　図４０は、本技術の第３の実施の形態における時刻データ転送部５００内の単位ブロック５２０の一構成例を示すブロック図である。フリップフロップ５５０の出力端子は、メインビット線ＭＢＬを介して後段のフリップフロップ５７３に接続される。また、インバータ５２４およびバッファ５２５からなる左側の双方向バッファは、メインビット線ＭＢＬと左側の後段ラッチ回路７２０との間に挿入される。また、バッファ５２６およびインバータ５２７からなる右側の双方向バッファは、メインビット線ＭＢＬと右側の画素に対応する後段ラッチ回路７２０との間に挿入される。
　また、インバータ５２４の入力端子と、バッファ５２５の出力端子とは、ローカルビット線ＬＢＬＬ［ｋ］を介して後段ラッチ回路７２０に接続される。インバータ５２７の入力端子と、バッファ５２６の出力端子とは、ローカルビット線ＬＢＬＲ［ｋ］を介して右側の画素に対応する後段ラッチ回路７２０に接続される。
　図４１は、本技術の第３の実施の形態における画素データの読出し制御の一例を示すタイミングチャートである。タイミングｔ５０からｔ５１までの期間に亘って、駆動回路２１２は、左側の双方向バッファへ画素データを転送させるためのローレベルの制御信号ｘＷＯＲＤ_０［１５］を供給する。この制御信号ｘＷＯＲＤ_０［１５］に従って左側のデータ記憶部３７０は、ローカルビット線ＬＢＬＬ［１５］を、例えば、ローレベルからハイレベルに遷移させ、データは左側の双方向バッファへ転送される。なお、ローカルビット線ＬＢＬＬ［１５］はハイレベルからローレベルに遷移してもよい。また、ローカルビット線ＬＢＬＬ［１４］乃至ＬＢＬＬ［０］を介して第１４ビット乃至第０ビットの転送も並列に行われているが、記載の便宜上、同図では、第１４ビット乃至第０ビットの転送は省略されている。
　また、タイミングｔ５１の直前から所定のパルス期間に亘って、列処理部２５０は、左側の画素データを読み出すための制御信号ＲＥＮＬを供給する。この制御信号ＲＥＮＬにより左側の双方向バッファはメインビット線ＭＢＬへデータを出力し、制御信号ＲＥＮＬが立ち下がるまでにメインビット線ＭＢＬは、ハイレベルに遷移する。列処理部２５０は、そのメインビット線ＭＢＬを介して、左側の画素データ（例えば、１６ビット）をマスタクロックＭＣＫに同期して読み出す。
　左側の画素データの読出しは、タイミングｔ５３までに完了する。この左側の画素データの読出し完了前のタイミングｔ５２からタイミングｔ５４までの期間に亘って、駆動回路２１２は、右側の双方向バッファへ画素データを転送させるためのローレベルの制御信号ｘＷＯＲＤ_１［１５］を供給する。この制御信号ｘＷＯＲＤ_１［１５］に従って右側のデータ記憶部３７０は、ローカルビット線ＬＢＬＲ［１５］を、例えば、ハイレベルからローレベルに遷移させ、データは右側の双方向バッファへ転送される。なお、ローカルビット線ＬＢＬＲ［１５］はローレベルからハイレベルに遷移してもよい。
　また、タイミングｔ５４の直前から所定のパルス期間に亘って、列処理部２５０は、右側の画素データを読み出すための制御信号ＲＥＮＲを供給する。この制御信号ＲＥＮＲにより右側の双方向バッファはメインビット線ＭＢＬへデータを出力し、制御信号ＲＥＮＲが立ち下がるまでにメインビット線ＭＢＬは、ローレベルに遷移する。列処理部２５０は、そのメインビット線ＭＢＬを介して、右側の画素データ（例えば、１６ビット）をマスタクロックＭＣＫに同期して読み出す。
　ここで、ビットごとに、双方向バッファを１つのみ配置し、ローカルビット線ＬＢＬを１本のみ配置した比較例を想定する。この比較例では、双方向バッファは、ローカルビット線ＬＢＬを介して、左側のデータ記憶部３７０に接続される。また、ローカルビット線ＬＢＬを分岐することにより、双方向バッファは右側のデータ記憶部３７０にも接続される。
　図４２は、比較例における画素データの読出し制御の一例を示すタイミングチャートである。タイミングｔ５０からｔ５１までの期間に亘って、駆動回路２１２は、ローレベルの制御信号ｘＷＯＲＤ_０［１５］を供給する。この制御信号ｘＷＯＲＤ_０［１５］に従って左側のデータ記憶部３７０は、ローカルビット線ＬＢＬＬ［１５］を、例えば、ローレベルからハイレベルに遷移させる。
　また、タイミングｔ５１の直前から所定のパルス期間に亘って、列処理部２５０は、制御信号ＲＥＮＬを供給する。この制御信号ＲＥＮＬにより左側の双方向バッファは、メインビット線ＭＢＬへデータを出力し、制御信号ＲＥＮＬが立ち下がるまでにメインビット線ＭＢＬは、ハイレベルに遷移する。列処理部２５０は、そのメインビット線ＭＢＬを介して、左側の画素データをマスタクロックＭＣＫに同期して読み出す。
　左側の画素データの読出しは、タイミングｔ５３までに完了する。このタイミングｔ５３の後のタイミングｔ５４からタイミングｔ５５までの期間に亘って、駆動回路２１２は、ローレベルの制御信号ｘＷＯＲＤ_１［１５］を供給する。この制御信号ｘＷＯＲＤ_１［１５］に従って右側のデータ記憶部３７０は、ローカルビット線ＬＢＬＲ［１５］を、例えば、ハイレベルからローレベルに遷移させる。
　上述のように、比較例では、左側の画素データの読出し（すなわち、制御信号ＲＥＮによる時刻コードの転送）が完了しないと、右側の双方向バッファへ画素データを転送させるためのローレベルの制御信号ｘＷＯＲＤ_１［１５］を供給することができない。これは、ローカルビット線ＬＢＬがビットごとに１本しかなく、そのローカルビット線ＬＢＬを介して左側の画素データと右側の画素データとを順に双方向バッファに転送する必要があるためである。
　これに対して、時刻コード転送部５００では、ビットごとに、左側の画素データを転送するローカルビット線ＬＢＬＬ［ｋ］と、右側の画素データを転送するローカルビット線ＬＢＬＲ［ｋ］とを個別に配線している。このため、左側の画素データの読出しが完了する前に右側の画素データの双方向バッファへの転送を開始することができる。言い換えれば、左側の画素データの読出し期間内に、右側のローカルビット線ＬＢＬＲ［ｋ］の遷移を隠蔽することができる。これにより、比較例よりも画素データの読出しを高速に行うことができる。また、読出し時に見える容量も軽減されるため、固体撮像素子２００の消費電力を低減することができる。
　このように、本技術の第３の実施の形態では、積層した画素チップ３０６および回路チップ３０７に回路を分散して配置したため、単一に半導体チップに配置する場合と比較して受光面を広くすることができる。また、ローカルビット線ＬＢＬ［ｋ］とローカルビット線ＬＢＬＲ［ｋ］とを個別に配線したため、データの読出しを高速に行うことができる。
　＜４．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図４３は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図４３に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図４３の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図４４は、撮像部１２０３１の設置位置の例を示す図である。
　図４４では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図４４には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２１０１ないし１２１０４内の固体撮像素子に適用され得る。撮像部１２１０１ないし１２１０４に本開示に係る技術を適用することにより、アドレスイベントを検出しつつ、高画質の画像データを撮像することができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）光電変換により生じた電荷の量に応じた２つのアナログ信号を出力する画素回路と、
　前記２つのアナログ信号のそれぞれを互いに異なる分解能によりデジタル信号に変換する２つのアナログデジタル変換器と
を備える特定画素を含む複数の画素が二次元格子状に配列された画素アレイ部を具備する固体撮像素子。
（２）２つのアナログデジタル変換器のうち分解能の低い方は、前記アナログ信号に基づいて前記電荷の量の変動量が所定の閾値を超えた旨をアドレスイベントとして検出する
前記（１）記載の固体撮像素子。
（３）前記画素アレイ部において、前記特定画素に該当しない画素のそれぞれには、アナログデジタル変換器が１つのみ設けられる
前記（１）または（２）に記載の固体撮像素子。
（４）前記画素回路は、
　光を前記電荷に変換する光電変換部と、
　前記光電変換部に流れる前記光電流に対する電流電圧変換により前記２つのアナログ信号の一方を生成する電流電圧変換部と、
　前記電荷を蓄積する電荷蓄積部と、
　前記露光期間の開始タイミングにおいて前記光電変換部から前記電荷を排出する排出トランジスタと、
　前記終了タイミングにおいて前記光電変換部から前記電荷蓄積部へ前記電荷を転送する転送トランジスタと、
　前記浮遊拡散層の電圧を増幅して前記２つのアナログ信号の他方として出力する増幅トランジスタと
を備える
前記（１）から（３）のいずれかに記載の固体撮像素子。
（５）前記アナログデジタル変換部は、所定の接地電位の端子に接続され、
　前記浮遊拡散層および前記光電変換部を設けた基板には、前記所定の接地電位よりも低い電位が印加される
前記（４）記載の固体撮像素子。
（６）前記画素回路は、前記終了タイミングの前に前記電荷蓄積部の電圧をリセットレベルに初期化するリセットトランジスタをさらに備え、
　前記画素信号は、前記リセットレベルと前記電荷が転送されたときの信号レベルとを含み、
　前記デジタル信号は、前記リセットレベルを変換したリセットデータと前記信号レベルを変換した信号データとを含む
前記（４）または（５）に記載の固体撮像素子。
（７）前記リセットデータと前記信号データとの差分を求めて画素データとして出力する相関二重サンプリング回路をさらに具備する
前記（６）記載の固体撮像素子。
（８）前記アナログデジタル変換器は、前記リセットデータを保持し、前記信号レベルを変換すると前記リセットデータおよび前記信号データを前記相関二重サンプリング回路に順に出力する
前記（７）記載の固体撮像素子。
（９）前記画素信号は、第１および第２のリセットレベルと第１および第２の信号レベルとを含み、
　前記アナログデジタル変換器は、
　スロープを持つ所定の参照信号と前記画素信号とを比較して比較結果を出力する比較部と、
　前記比較結果のそれぞれからなるデータを前記デジタル信号として記憶するデータ記憶部と
を備え、
　前記第２のリセットレベルと前記第１の信号レベルとのそれぞれを比較するときの前記スロープの傾きは、前記第１のリセットレベルと前記第２の信号レベルとのそれぞれを比較するときの傾きより緩やかである
前記（７）または（８）に記載の固体撮像素子。
（１０）前記第１のリセットレベルと前記第２の信号レベルとを所定の感度により前記画素回路に生成させ、前記第２のリセットレベルと前記第１の信号レベルとを所定感度と異なる感度により前記画素回路に生成させる駆動回路をさらに具備する
前記（９）記載の固体撮像素子。
（１１）前記２つのアナログデジタル変換器のうち分解能の低い方は、
　前記電圧信号を保持する微分回路と、
　前記保持された電圧信号と前記所定の範囲内の閾値とを比較して当該比較結果を出力するコンパレータと、
　前記比較結果に基づいてリクエストを送信し、前記リクエストに対する応答を受信したときに前記微分回路を初期化するハンドシェイク回路と
を備える前記（１）から（１０）のいずれかに記載の固体撮像素子。
（１２）前記リクエストを調停して当該調停結果に基づいて応答を返信するアービタをさらに具備する前記（１１）記載の固体撮像素子。
（１３）時刻を示す所定ビット数の時刻コードを前記２つのアナログデジタル変換器の一方に出力するとともに前記時刻コードにおいてビットごとに故障の有無を検出するテスト回路と、
　前記時刻コードにおいて故障の生じた前記ビットに対応するビット線の代わりに予備の信号線を接続する冗長回路とをさらに具備し、
　前記アナログデジタル変換器は、前記時刻コードを用いて前記画素信号を前記デジタル信号に変換する
前記（１）から（１２）のいずれかに記載の固体撮像素子。
（１４）互いに異なる前記デジタル信号を保持する第１および第２のデータ記憶部と、
　前記第１のデータ記憶部から第１のローカルビット線を介して転送された前記デジタル信号を第１の制御信号に従ってメインビット線へ出力する第１の双方向バッファと、
　前記第２のデータ記憶部から第２のローカルビット線を介して転送された前記デジタル信号を第２の制御信号に従って前記メインビット線へ出力する第２の双方向バッファと、
　前記メインビット線を介して前記デジタル信号を読み出す列処理部と、
　前記第１のデータ記憶部を制御して前記デジタル信号を第１のデジタル信号として前記第１の双方向バッファへ前記第１のローカルビット線を介して転送させる制御と前記第１のデジタル信号の読出し完了前に前記第２のデータ記憶部を制御して前記デジタル信号を第２のデジタル信号として前記第２の双方向バッファへ前記第２のローカルビット線を介して転送させる制御とを行う駆動回路と
をさらに具備する前記（１）から（１３）のいずれかに記載の固体撮像素子。
（１５）光電変換により生じた電荷の量に応じた２つのアナログ信号を出力する画素回路と、前記２つのアナログ信号のそれぞれを互いに異なる分解能によりデジタル信号に変換する２つのアナログデジタル変換器とを備える特定画素を含む複数の画素が二次元格子状に配列された画素アレイ部と、
　前記デジタル信号からなる画像データを処理するデジタル信号処理部と
を具備する撮像装置。
（１６）光電変換により生じた電荷の量に応じた２つのアナログ信号を画素回路が出力する出力手順と、
　前記２つのアナログ信号のそれぞれを互いに異なる分解能によりデジタル信号に変換する２つのアナログデジタル変換手順と
を具備する固体撮像素子の制御方法。
　１００　撮像装置
　１１０　光学部
　１２０　ＤＳＰ回路
　１３０　表示部
　１４０　操作部
　１５０　バス
　１６０　フレームメモリ
　１７０　記憶部
　１８０　電源部
　２００　固体撮像素子
　２１１　ＤＡＣ
　２１２　駆動回路
　２１３　列アービタ
　２１４　列アドレスエンコーダ
　２１５　スレートマシン
　２１６　行アドレスエンコーダ
　２２０　列ＡＥＲ回路
　２２１　列ＡＥＲブロック
　２２２　Ｈ側列ＡＥＲブロック
　２２３　Ｌ側列ＡＥＲブロック
　２２４　ＯＲゲート
　２３０　時刻コード発生部
　２３１　テスト回路
　２３２　バイナリ・グレイ変換部
　２３３　バイナリカウンタ
　２３４、５５０、５７３　フリップフロップ
　２３５　レシーバ
　２３６　ドライバ
　２４０、２５１　冗長回路
　２４１、３９１　スイッチ
　２５０　列処理部
　２５２　ＣＤＳ回路
　２６０　行ＡＥＲ回路
　２７０　行ＡＥＲブロック
　２７１、３４１、３４４、３４６、３６１、３６２、３６５、３６６、４２１、４４１、４４２、４５２、４５４、４６１、４６３、４７４、４７９、５２３、５２８、５３４、５３６、５３７、５５１、５５３、５５４、５５６、５５９、６１１、６１４、６１５～６１７、６２０、６２２、６２５、６２６、７２２　ＰＭＯＳトランジスタ
　２７２、２７３、３４２、３４３、３４５、３５１、３６３、３６４、３６７、４１６、４１７、４２０、４２３～４２５、４５５、４６２、４６４、４７１～４７３、４７５～４７８、４８０、４８１、５３５、５３８、５３９、５５２、５５５、５５７、５５８、５６０、５６１、６１２、６１３、６１８、６１９、６２３、６２４、６２７、７２１　ＮＭＯＳトランジスタ
　２７６、３８１、５３３　ＮＯＲゲート
　２７４、２７５、３７１、３８２、３８３、３９２、３９３、５１１～５１７、５２１、５２２、５２４、５２７、５３１、５４０、５７１、５７２、６０１、６０２、６２１、７１１～７１４、７２３～７２５　インバータ
　３００　画素アレイ部
　３０５、４０６　画素ウェハー
　３０６　画素チップ
　３０７　回路チップ
　３１０　Ｒ画素
　３１１　Ｇ画素
　３１２　Ｂ画素
　３２０、４０５　ＡＤＣ
　３２１　比較回路
　３３０、４１０　画素回路
　３３１、４１１　リセットトランジスタ
　３３２、４１２、４５１、４５３、４８２　容量
　３３３、４１３　ゲイン制御トランジスタ
　３３４、４１４　ＦＤ
　３３５、４１５　転送トランジスタ
　３３６、４１８　フォトダイオード
　３３７、４１９　排出トランジスタ
　３４０　差動入力回路
　３５０　電圧変換回路
　３６０　正帰還回路
　３７０　データ記憶部
　３８０、３８５　ラッチ制御回路
　３８６　複合ゲート
　３８７、５３２　ＮＡＮＤゲート
　３９０　ラッチ回路
　４００　Ｗ画素
　４２２　対数応答部
　４３０　アドレスイベント検出部
　４４０　バッファ
　４５０　微分回路
　４６０　コンパレータ
　４７０　ＡＥＲロジック回路
　５００　時刻コード転送部
　５１０　クラスタ
　５２０　単位ブロック
　５２５、５２６　バッファ
　５３０　バッファ回路
　６００　行アービタ
　６１０、６５０～６５４　アービタブロック
　７１０　前段ラッチ回路
　７２０　後段ラッチ回路
　１２１０１～１２１０４　撮像部

Claims (16)

  1. 　光電変換により生じた電荷の量に応じた２つのアナログ信号を出力する画素回路と、
    　前記２つのアナログ信号のそれぞれを互いに異なる分解能によりデジタル信号に変換する２つのアナログデジタル変換器と
    を備える特定画素を含む複数の画素が二次元格子状に配列された画素アレイ部を具備する固体撮像素子。
  2. 　２つのアナログデジタル変換器のうち分解能の低い方は、前記アナログ信号に基づいて前記電荷の量の変動量が所定の閾値を超えた旨をアドレスイベントとして検出する
    請求項１記載の固体撮像素子。
  3. 　前記画素アレイ部において、前記特定画素に該当しない画素のそれぞれには、アナログデジタル変換器が１つのみ設けられる
    請求項１記載の固体撮像素子。
  4. 　前記画素回路は、
    　光を前記電荷に変換する光電変換部と、
    　前記光電変換部に流れる前記光電流に対する電流電圧変換により前記２つのアナログ信号の一方を生成する電流電圧変換部と、
    　前記電荷を蓄積する電荷蓄積部と、
    　前記露光期間の開始タイミングにおいて前記光電変換部から前記電荷を排出する排出トランジスタと、
    　前記終了タイミングにおいて前記光電変換部から前記電荷蓄積部へ前記電荷を転送する転送トランジスタと、
    　前記浮遊拡散層の電圧を増幅して前記２つのアナログ信号の他方として出力する増幅トランジスタと
    を備える
    請求項１記載の固体撮像素子。
  5. 　前記アナログデジタル変換部は、所定の接地電位の端子に接続され、
    　前記浮遊拡散層および前記光電変換部を設けた基板には、前記所定の接地電位よりも低い電位が印加される
    請求項４記載の固体撮像素子。
  6. 　前記画素回路は、前記終了タイミングの前に前記電荷蓄積部の電圧をリセットレベルに初期化するリセットトランジスタをさらに備え、
    　前記画素信号は、前記リセットレベルと前記電荷が転送されたときの信号レベルとを含み、
    　前記デジタル信号は、前記リセットレベルを変換したリセットデータと前記信号レベルを変換した信号データとを含む
    請求項４記載の固体撮像素子。
  7. 　前記リセットデータと前記信号データとの差分を求めて画素データとして出力する相関二重サンプリング回路をさらに具備する
    請求項６記載の固体撮像素子。
  8. 　前記アナログデジタル変換器は、前記リセットデータを保持し、前記信号レベルを変換すると前記リセットデータおよび前記信号データを前記相関二重サンプリング回路に順に出力する
    請求項７記載の固体撮像素子。
  9. 　前記画素信号は、第１および第２のリセットレベルと第１および第２の信号レベルとを含み、
    　前記アナログデジタル変換器は、
    　スロープを持つ所定の参照信号と前記画素信号とを比較して比較結果を出力する比較部と、
    　前記比較結果のそれぞれからなるデータを前記デジタル信号として記憶するデータ記憶部と
    を備え、
    　前記第２のリセットレベルと前記第１の信号レベルとのそれぞれを比較するときの前記スロープの傾きは、前記第１のリセットレベルと前記第２の信号レベルとのそれぞれを比較するときの傾きより緩やかである
    請求項７記載の固体撮像素子。
  10. 　前記第１のリセットレベルと前記第２の信号レベルとを所定の感度により前記画素回路に生成させ、前記第２のリセットレベルと前記第１の信号レベルとを所定感度と異なる感度により前記画素回路に生成させる駆動回路をさらに具備する
    請求項９記載の固体撮像素子。
  11. 　前記２つのアナログデジタル変換器のうち分解能の低い方は、
    　前記電圧信号を保持する微分回路と、
    　前記保持された電圧信号と前記所定の範囲内の閾値とを比較して当該比較結果を出力するコンパレータと、
    　前記比較結果に基づいてリクエストを送信し、前記リクエストに対する応答を受信したときに前記微分回路を初期化するハンドシェイク回路と
    を備える請求項１記載の固体撮像素子。
  12. 　前記リクエストを調停して当該調停結果に基づいて応答を返信するアービタをさらに具備する請求項１１記載の固体撮像素子。
  13. 　時刻を示す所定ビット数の時刻コードを前記２つのアナログデジタル変換器の一方に出力するとともに前記時刻コードにおいてビットごとに故障の有無を検出するテスト回路と、
    　前記時刻コードにおいて故障の生じた前記ビットに対応するビット線の代わりに予備の信号線を接続する冗長回路とをさらに具備し、
    　前記アナログデジタル変換器は、前記時刻コードを用いて前記画素信号を前記デジタル信号に変換する
    請求項１記載の固体撮像素子。
  14. 　互いに異なる前記デジタル信号を保持する第１および第２のデータ記憶部と、
    　前記第１のデータ記憶部から第１のローカルビット線を介して転送された前記デジタル信号を第１の制御信号に従ってメインビット線へ出力する第１の双方向バッファと、
    　前記第２のデータ記憶部から第２のローカルビット線を介して転送された前記デジタル信号を第２の制御信号に従って前記メインビット線へ出力する第２の双方向バッファと、
    　前記メインビット線を介して前記デジタル信号を読み出す列処理部と、
    　前記第１のデータ記憶部を制御して前記デジタル信号を第１のデジタル信号として前記第１の双方向バッファへ前記第１のローカルビット線を介して転送させる制御と前記第１のデジタル信号の読出し完了前に前記第２のデータ記憶部を制御して前記デジタル信号を第２のデジタル信号として前記第２の双方向バッファへ前記第２のローカルビット線を介して転送させる制御とを行う駆動回路と
    をさらに具備する請求項１記載の固体撮像素子。
  15. 　光電変換により生じた電荷の量に応じた２つのアナログ信号を出力する画素回路と、前記２つのアナログ信号のそれぞれを互いに異なる分解能によりデジタル信号に変換する２つのアナログデジタル変換器とを備える特定画素を含む複数の画素が二次元格子状に配列された画素アレイ部と、
    　前記デジタル信号からなる画像データを処理するデジタル信号処理部と
    を具備する撮像装置。
  16. 　光電変換により生じた電荷の量に応じた２つのアナログ信号を画素回路が出力する出力手順と、
    　前記２つのアナログ信号のそれぞれを互いに異なる分解能によりデジタル信号に変換する２つのアナログデジタル変換手順と
    を具備する固体撮像素子の制御方法。
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