JP2015130611A - アナログデジタル変換器およびイメージセンサ - Google Patents
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Abstract
【課題】消費電力を低減しつつ高分解能のアナログデジタル変換を行う。
【解決手段】アナログデジタル変換器は、入力信号を所定時間ごとにサンプルしたサンプル信号を保持するサンプラと、時間の経過に応じて信号レベルが単調増加または単調減少するランプ信号の信号レベルがサンプル信号の信号レベルと交差する前に、予測信号を生成する入力信号予測部と、ランプ信号とサンプル信号との信号レベルを比較して、比較結果を示す信号を出力する比較器と、比較器が比較動作を開始してから、予測信号が生成されるまでの期間内に、第1クロック信号に同期して計数動作を行う第1カウンタと、予測信号が生成された以降に、第1クロック信号よりも周波数の高い第2クロック信号に同期して計数動作を行い、比較器の比較結果に応じて計数値を増減する第2カウンタと、を備える。
【選択図】図1
【解決手段】アナログデジタル変換器は、入力信号を所定時間ごとにサンプルしたサンプル信号を保持するサンプラと、時間の経過に応じて信号レベルが単調増加または単調減少するランプ信号の信号レベルがサンプル信号の信号レベルと交差する前に、予測信号を生成する入力信号予測部と、ランプ信号とサンプル信号との信号レベルを比較して、比較結果を示す信号を出力する比較器と、比較器が比較動作を開始してから、予測信号が生成されるまでの期間内に、第1クロック信号に同期して計数動作を行う第1カウンタと、予測信号が生成された以降に、第1クロック信号よりも周波数の高い第2クロック信号に同期して計数動作を行い、比較器の比較結果に応じて計数値を増減する第2カウンタと、を備える。
【選択図】図1
Description
本発明の実施形態は、積分型のアナログデジタル変換器と、このアナログデジタル変換器を備えたイメージセンサに関する。
時間デジタル変換器(TDC:Time-to-Digital Converter)を用いた積分型アナログデジタル変換器(ADC:Analog-to-Digital Converter)が提案されている。この種の積分型ADCでは、ランプ信号を用いた粗いA/D変換を行うことに加えて、TDCを用いた微細なA/D変換を行うことで、A/D変換の分解能を高くするとともに、その高速化を図っている。
しかしながら、TDCは高速クロック信号を必要としており、ランプ信号を用いた粗いA/D変換を行っている間にも、TDCに高速クロック信号を供給するようにすると、消費電力が増大してしまう。
また、ランプ信号を用いた粗いA/D変換と、TDCを用いた微細なA/D変換とでは、それぞれ別個のクロック信号を使用するため、両クロック信号間の位相誤差によりA/D変換性能が低下するおそれがある。
本発明は、上述した課題を解決するためになされたものであり、消費電力を低減しつつ高分解能のアナログデジタル変換を行うことが可能なアナログデジタル変換器およびイメージセンサを提供するものである。
本実施形態では、入力信号を所定時間ごとにサンプルしたサンプル信号を保持するサンプラと、
時間の経過に応じて信号レベルが単調増加または単調減少するランプ信号の信号レベルが前記サンプル信号の信号レベルと交差する前に、予測信号を生成する入力信号予測部と、
前記ランプ信号と前記サンプル信号との信号レベルを比較して、比較結果を示す信号を出力する比較器と、
前記比較器が比較動作を開始してから、前記予測信号が生成されるまでの期間内に、第1クロック信号に同期して計数動作を行う第1カウンタと、
前記予測信号が生成された以降に、前記第1クロック信号よりも周波数の高い第2クロック信号に同期して計数動作を行い、前記比較器の比較結果に応じて計数値を増減する第2カウンタと、を備えるアナログデジタル変換器が提供される。
時間の経過に応じて信号レベルが単調増加または単調減少するランプ信号の信号レベルが前記サンプル信号の信号レベルと交差する前に、予測信号を生成する入力信号予測部と、
前記ランプ信号と前記サンプル信号との信号レベルを比較して、比較結果を示す信号を出力する比較器と、
前記比較器が比較動作を開始してから、前記予測信号が生成されるまでの期間内に、第1クロック信号に同期して計数動作を行う第1カウンタと、
前記予測信号が生成された以降に、前記第1クロック信号よりも周波数の高い第2クロック信号に同期して計数動作を行い、前記比較器の比較結果に応じて計数値を増減する第2カウンタと、を備えるアナログデジタル変換器が提供される。
以下、図面を参照しながら、本発明の一実施形態について説明する。
(第1の実施形態)
図1は第1の実施形態によるアナログデジタル変換器1の概略構成を示すブロック図である。図1のアナログデジタル変換器1は、サンプラ2と、ランプ信号発生器3と、入力信号予測部4と、比較器5と、Fineカウンタ6と、Coarseカウンタ7とを備えている。
(第1の実施形態)
図1は第1の実施形態によるアナログデジタル変換器1の概略構成を示すブロック図である。図1のアナログデジタル変換器1は、サンプラ2と、ランプ信号発生器3と、入力信号予測部4と、比較器5と、Fineカウンタ6と、Coarseカウンタ7とを備えている。
サンプラ2は、入力信号を所定時間ごとにサンプルしたサンプル信号を保持する。ランプ信号発生器3は、ランプ信号を生成する。ランプ信号とは、時間の経過に応じて信号レベルが単調増加または単調減少する信号である。すなわち、ランプ信号とは、ある時間Δtが経過する間に出力電圧がΔvだけ増加する信号か、またはΔtが経過する間に出力電圧がΔvだけ減少する信号である。
ランプ信号発生器3は、積分器により構成可能である。積分器では、Δtは1クロック期間であり、Δvは1クロック期間内の積分電圧を意味する。ランプ信号発生器3は、積分器のリセット動作が解除された後にランプ信号の生成動作を開始する。
入力信号予測部4は、ランプ信号の信号レベルがサンプル信号の信号レベルと交差する前に予測信号を生成する。予測信号を生成とは、予測信号を所定論理に設定することである。入力信号予測部4は、ランプ信号の信号レベルがサンプル信号の信号レベルに近づくと、所定論理の予測信号を出力する。
比較器5は、ランプ信号とサンプル信号との信号レベルを比較して、比較結果を示す信号を出力する。比較器5は、サンプル信号の信号レベルがランプ信号の信号レベル以上になると、例えば1を出力する。
より詳細には、比較器5は、2種類の比較処理を行う。最初の比較処理では、比較器5は、バイアス信号とサンプル信号との比較処理か、またはバイアス信号とランプ信号との比較処理を行う。2回目の比較処理では、比較器5は、ランプ信号とサンプル信号との比較処理を行う。
Coarseカウンタ7は、比較器5が比較動作を開始してから予測信号が生成されるまでの期間内に、第1クロック信号に同期して計数動作(例えばカウントアップ動作)を行う。Coarseカウンタ7は、リセット信号が所定論理になってリセット状態が解除されると、計数動作を開始する。Coarseカウンタ7は、比較器5が2回目の比較処理を行ってランプ信号とサンプル信号との信号レベルの交差を検出すると、計数動作を停止して、その直前のカウント値を保持する。このカウント値が粗いA/D変換値となる。
例えば、ランプ信号の傾きがVref[V]/T[μsec]で、第1クロック信号の周波数が2N/T[μsec]の場合、Coarseカウンタ7の出力がADOであると仮定すると、そのときのランプ信号電圧Vramp(ADO)は、以下の(1)式で表される。
Vramp(ADO)
=(ランプ信号傾き)*(1/クロック周波数)*(Coarseカウンタ7の出力)
=Vref/T*(T*(ADO/2N))
=Vref*(ADO/2N) …(1)
=(ランプ信号傾き)*(1/クロック周波数)*(Coarseカウンタ7の出力)
=Vref/T*(T*(ADO/2N))
=Vref*(ADO/2N) …(1)
Fineカウンタ6は、予測信号が生成された以降に、第1クロック信号よりも周波数の高い第2クロック信号に同期して計数動作を行い、比較器5の比較結果に応じて計数値を増減する。
Fineカウンタ6は、サンプル信号の信号レベルがランプ信号の信号レベルに近づくまでは計数動作を停止しており、サンプル信号の信号レベルがランプ信号の信号レベルに近づいたことを示す予測信号が生成されると、計数動作を開始する。
Fineカウンタ6は、Coarseカウンタ7よりも速い速度で計測動作を行うため、Coarseカウンタ7よりも消費電力が多いが、Fineカウンタ6が計数動作を行う期間は、Coarseカウンタ7が計数動作を行う期間よりも短い。よって、Fineカウンタ6による消費電力の増大を抑制できる。
図2は第1の実施形態によるアナログデジタル変換器1の詳細な具体例を示すブロック図、図3は図2のアナログデジタル変換器1の信号波形図である。
図2のアナログデジタル変換器1は、図1の入力信号予測部4の内部構成として、バイアス信号発生器8と、信号切替部9と、トグル回路10とを有する。
バイアス信号発生器8は、ランプ信号発生器3が生成したランプ信号の信号レベルを変換したバイアス信号を生成する。信号レベルの変換は、ランプ信号の信号レベルを所定量だけ増大させる場合と、減少させる場合とがありうるが、本明細書では、図3に示すように、ランプ信号の信号レベルを所定量だけ増大させたバイアス信号を生成する。
なお、図2に示すように、ランプ信号発生器3とCoarseカウンタ7にはリセット信号が入力されており、図3の時刻t1でリセットが解除になり、時刻t1以降にランプ信号発生器3はランプ信号を生成し、Coarseカウンタ7は計数動作を開始する。
信号切替部9は、トグル回路10が保持する信号論理に基づいて、ランプ信号発生器3が生成したランプ信号とバイアス信号発生器8が生成したバイアス信号とのいずれか一方を切り替えて選択して、比較器5に供給する。
時刻t1の時点では、トグル回路10の出力信号はロウレベルである。よって、信号切替部9はバイアス信号を選択し、比較器5はバイアス信号とサンプル信号とを比較する。上述したように、バイアス信号は、ランプ信号の信号レベルを高くした信号であり、ランプ信号の信号レベルがサンプル信号の信号レベルと交差するよりも速いタイミングで、サンプル信号の信号レベルと交差する。これはすなわち、バイアス信号とサンプル信号とを比較して両信号の信号レベルが交差するタイミングを検出することで、ランプ信号とサンプル信号とが交差するタイミングを予測することを意味する。本実施形態では、バイアス信号とサンプル信号との信号レベルが交差する時点で、入力信号予測部4から予測信号を生成する。この予測信号は、トグル回路10の出力信号がハイの期間である。
トグル回路10は、比較器5での比較結果を示す信号が所定論理になったとき、すなわちバイアス信号とサンプル信号との信号レベルが交差したときの比較器5の出力信号により、初期信号を反転保持する。初期信号は例えばロウレベルであり、比較器5の出力信号が所定論理になると、トグル回路10はハイレベルに変化する。トグル回路10は、トグルフリップフロップ(TFF)やD型フリップフロップ(DFF)を用いて構成可能である。
図3の例だと、時刻t2のときにバイアス信号とサンプル信号との信号レベルが交差し、比較器5の出力信号はハイレベルになる。比較器5の出力信号がハイレベルになると、トグル回路10はそのレベルを保持し、トグル回路10の出力もハイレベルになる。
トグル回路10が保持する信号は、Fineカウンタ6の計数動作を開始する信号、すなわちFineカウンタ6のリセットを解除する信号として用いられる。したがって、Fineカウンタ6は、トグル回路10が保持動作を行うと、計数動作を開始する。図3では、時刻t2以降に、Fineカウンタ6がCoarseカウンタ7よりも速い周期で計数動作を行う様子を示している。
また、トグル回路10が保持する信号は、信号切替部9の信号を切り替えるためにも用いられる。図3に示すように、時刻t2になると、信号切替部9はランプ信号を選択して比較器5に供給する。よって、時刻t2以降は、比較器5はランプ信号とサンプル信号との信号レベルを比較する。
その後、時刻t3になると、ランプ信号の信号レベルがサンプル信号の信号レベルと交差する。これにより、図3に示すように、比較器5の出力論理が再び変化してハイレベルになり、トグル回路10の出力論理が反転する。これにより、Fineカウンタ6は計数動作を停止して、その直前の計数値を保持する。
また、時刻t3で、信号切替部9は、再度バイアス信号を選択する。よって、時刻t3以降は、比較器5はバイアス信号とサンプル信号との信号レベルを比較する。図3からわかるように、サンプル信号よりもバイアス信号の方が信号レベルが大きいため、時刻t3以降はCoarseカウンタ7は計数動作を行わない。
このように、図2の比較器5は、ランプ信号とサンプル信号との信号レベルの比較を行うだけでなく、バイアス信号とサンプル信号との信号レベルの比較も行う。比較処理の順番としては、まず、バイアス信号とサンプル信号との信号レベルの比較を行った後、ランプ信号とサンプル信号との信号レベルの比較を行う。
すなわち、図2の比較器5は、本来は入力信号予測部4の内部で行うべきバイアス信号とサンプル信号との信号レベルの比較処理を行うことから、入力信号予測部4の内部に比較器を設けなくて済み、入力信号予測部4の内部構成を簡略化できる。
図4は図2をより具体化したアナログデジタル変換器1のブロック図である。図4では、図2のバイアス信号発生器8を、スイッチ11とキャパシタ12とで構成している。スイッチ11は、バイアス電圧設定信号の論理により、バイアス電圧をキャパシタ12の一端と信号切替部9に供給するか否かを切り替える。キャパシタ12の他端にはランプ信号が供給されるとともに、信号切替部9が接続されている。
初期状態では、キャパシタ12には、ランプ信号に応じた電荷が蓄積される。例えば、バイアス電圧設定信号がハイになると、キャパシタ12の他端側の電圧は、ランプ信号の電圧にバイアス電圧を加えた電圧値になり、これによりバイアス信号が生成される。
図1〜図4では、ランプ信号の信号レベルを変換してバイアス電圧を生成したが、サンプル信号の信号レベルを変換してバイアス電圧を生成してもよい。
図5は図1の一変形例によるアナログデジタル変換器1のブロック図である。図5のバイアス信号発生器8は、サンプル信号の信号レベルを変換してバイアス電圧を生成する。信号切替部9は、トグル回路10が保持する信号論理に基づいて、サンプラ2がサンプルしたサンプル信号とバイアス信号発生器8が生成したバイアス信号との一つを切り替えて選択し、比較器5に供給する。比較器5は、信号切替部9が選択したサンプル信号またはバイアス信号の信号レベルを、ランプ信号発生器3が生成したランプ信号の信号レベルと比較する。
入力信号予測部4は、ランプ信号とサンプル信号との信号レベルが交差する前に予測信号を生成する必要があることから、図2のように単調増加傾向のランプ信号を用いる場合には、図5のバイアス信号発生器8は、サンプル信号の信号レベルを所定量だけ下げたバイアス信号を生成する。これにより、図2と同様のタイミングで、予測信号が生成されて、その後にFineカウンタ6の計数動作を開始させることができる。
このように、第1の実施形態では、ランプ信号またはサンプル信号の信号レベルを変換したバイアス信号を生成し、バイアス信号がサンプル信号またはランプ信号の信号レベルと交差するタイミングを検出して、予測信号を生成する。予測信号が生成されるまでは、Coarseカウンタ7にておおまかなA/D変換処理を行い、予測信号が生成された後は、Fineカウンタ6にて微細なA/D変換処理を行う。これにより、高分解能のA/D変換処理を行うことができるとともに、高速の第2クロック信号に同期して動作するFineカウンタ6の動作時間を短縮でき、消費電力の削減が図れる。
(第2の実施形態)
図2や図5の信号切替部9が2つの入力信号の切替を行うと、一時的に比較器5の入力信号レベルが大きく変動するおそれがある。図6は信号切替部9と比較器5とを結ぶ信号経路の等価回路図、図7はこの信号経路の信号波形図である。
図2や図5の信号切替部9が2つの入力信号の切替を行うと、一時的に比較器5の入力信号レベルが大きく変動するおそれがある。図6は信号切替部9と比較器5とを結ぶ信号経路の等価回路図、図7はこの信号経路の信号波形図である。
信号切替部9と比較器5とを結ぶ信号経路上には、配線抵抗Rと、比較器5の入力容量Cとが存在する。比較器5の入力容量Cが大きい場合、この入力容量Cに電荷を充電するセトリング動作に起因して、信号経路の信号レベルの急激な変動が生じる。すなわち、信号切替部9が信号の切替を行って、その結果、比較器5に供給される信号の信号レベルが急激に変化すると、図6の配線抵抗Rと比較器5の入力容量Cとで構成される低域通過フィルタの出力電圧は、以下の(2)式で表されるようなステップ応答特性を示す。
出力電圧=信号レベルの差分電圧×(1−et/CR) …(2)
(2)式において、tは経過時間、Cは比較器5の入力容量C、Rは配線抵抗Rである。この(2)式の信号波形は、図7のようになる。
(2)式からわかるように、比較器5の入力容量Cと配線抵抗Rからなる低域通過フィルタの時定数は、CRで決定されるため、入力容量Cと配線抵抗Rがともに大きい場合には、Fineカウンタ6の計数動作を開始する時点で比較器5が誤った比較結果を出力するおそれがあり、A/D変換性能に悪影響を与えてしまう。図7のような一時的な信号の落ち込みが解消されるまで待ってから微細なA/D変換処理を行うことも考えられるが、A/D変換処理に時間がかかる上に、消費電力も増大してしまう。
そこで、図2や図5の信号切替部9と比較器5を一体化した3入力比較器13を用いることが考えられる。図8は図5の信号切替部9と比較器5を3入力比較器13に置換したアナログデジタル変換器1のブロック図である。3入力比較器13には、サンプル信号、ランプ信号およびバイアス信号が入力される他に、トグル回路10の出力信号が入力される。3入力比較器13は、トグル回路10の出力信号の論理に基づいて、サンプル信号とバイアス信号とのいずれか一方を選択して、ランプ信号と比較する。
回路動作的には、図8は図5と同様であるが、3入力比較器13が信号の切替を行っても、比較器5の入力信号が急激に変動することはない。
図9は3入力比較器13の内部構成の一例を示す回路図である。3入力比較器13は、3入力のプリアンプ14と、このプリアンプ14の出力を保持するラッチ15とを有する。
プリアンプ14は、3入力の差動増幅器であり、電源電圧ノードVccと第1出力ノードOUT1との間に接続される第1インピーダンス素子21と、電源電圧ノードVccと第2出力ノードOUT2との間に接続される第2インピーダンス素子22と、第1出力ノードOUT1と電流源23の一端との間に直列接続される第1トランジスタ24および第2トランジスタ25と、第1出力ノードOUT1と電流源23の一端との間に直列接続される第3トランジスタ26および第4トランジスタ27と、第2出力ノードOUT2と電流源23の一端との間に直列接続される第5トランジスタ28および第6トランジスタ29と、トグル回路10の出力信号を反転するインバータ30とを有する。
第2トランジスタ25のゲートにはサンプル信号が供給され、第4トランジスタ27のゲートにはバイアス信号が供給され、第6トランジスタ29のゲートにはランプ信号が供給される。第1トランジスタ24のゲートにはトグル回路10の出力信号が供給され、第3トランジスタ26のゲートにはインバータ30の出力信号が供給される。第5トランジスタ28のゲートは電源電圧に設定されている。
図9の3入力比較器13は、トグル回路10の出力信号の論理により、第1および第2トランジスタ24,25と、第3および第4トランジスタ26,27とのいずれか一方に電流が流れ、この電流と第5および第6トランジスタ28,29を流れる電流との差分に応じた差動電圧が第1および第2出力ノードOUT1,OUT2から出力される。
図9の3入力比較器13では、トグル回路10の出力信号の論理が切り替わっても、第1インピーダンス素子21に流れる電流が急激に変化するわけではないため、図7のような一時的な信号の落ち込みは原理的に起きないと思われる。
図9の3入力比較器13を実際に設計する際には、第2、第4および第6トランジスタ25,27,29よりも、第1および第3トランジスタ24,26のトランジスタサイズを小さくしてもよい。また、図9の3入力比較器13にはオフセットがあるため、オフセットキャンセル用の回路を追加してもよい。その際、1種類のオフセット電圧だけを記憶する回路を有する場合は、サンプル信号またはランプ信号がゲート入力されるトランジスタのオフセットを記憶し、バイアス信号がゲート入力されるトランジスタのオフセットは記憶しなくてもよい。その理由は、バイアス信号のオフセットは、アナログデジタル変換器1の変換精度に影響しないためである。
このように、第2の実施形態では、3入力比較器13を用いて信号の切替と比較を行うため、信号を切り替えた直後に、比較器5の入力信号の信号レベルが急激に変化するような不具合が生じなくなり、安定したA/D変換処理を行うことができる。
(第3の実施形態)
以下に説明する第3の実施形態は、2種類の比較器5を設けるものである。
以下に説明する第3の実施形態は、2種類の比較器5を設けるものである。
図10は第3の実施形態に係るアナログデジタル変換器1の概略構成を示すブロック図、図11は図10のアナログデジタル変換器1の信号波形図である。図10のアナログデジタル変換器1は、図1の信号切替部9と比較器5の代わりに、第1比較部5aと第2比較部5bとを備えている。それ以外の構成は図1と共通する。
第1比較部5aは、バイアス信号とサンプル信号の信号レベルを比較して、比較結果を示す信号を出力する。第2比較部5bは、ランプ信号とサンプル信号の信号レベルを比較して、比較結果を示す信号を出力する。
リセットが解除されて、ランプ信号発生器3がランプ信号の生成を開始すると(図11の時刻t1)、まずは第1比較部5aが比較処理を開始し、Coarseカウンタ7は計数動作を開始する。第1比較部5aの出力信号が反転すると(時刻t2)、すなわち、バイアス信号とサンプル信号の信号レベルが交差すると、第2比較部5bが比較処理を開始するとともに、Fineカウンタ6は計数動作を開始する。その後、第2比較部5bの出力信号が反転すると(時刻t3)、Coarseカウンタ7とFineカウンタ6はともに計数動作を停止する。
なお、図5の信号切替部9と比較器5の代わりに、図10と同様の第1比較部5aと第2比較部5bを設けてもよい。
このように、第3の実施形態では、第1比較部5aと第2比較部5bには、それぞれ別々の信号が入力されて、それぞれ別個に比較動作を行うため、第1の実施形態のように比較を行うべき信号を切り替える必要がない。よって、第1比較部5aと第2比較部5bの入力信号が急激に変化することがなく、第1の実施形態で問題となったような比較結果を示す信号が一時的に大きく変動することも起きなくなる。よって、安定して高分解能のA/D変換処理を行うことができる。
(第4の実施形態)
以下に説明する第4の実施形態では、第3の実施形態で説明した第2比較部5bに、必要最小限の電源を供給するものである。
以下に説明する第4の実施形態では、第3の実施形態で説明した第2比較部5bに、必要最小限の電源を供給するものである。
図12は第4の実施形態に係るアナログデジタル変換器1の概略構成を示すブロック図である。図12のアナログデジタル変換器1は、図10の構成に加えて、第2比較部5bに電源を供給するか否かを切り替える電源切替部16を有する。この電源切替部16は、第1比較部5aがバイアス信号とサンプル信号との信号レベルが交差したことを検出して、トグル回路10の出力信号の論理が反転したときに、第2比較部5bに電源を供給する。したがって、第2比較部5bは、Fineカウンタ6が計数動作を開始するタイミングに同期して、サンプル信号とランプ信号との信号レベルの比較動作を行う。
このように、第4の実施形態では、Fineカウンタ6が計数動作を行う期間に合わせて、第2比較部5bに電源を供給して比較動作を開始させるため、第2比較部5bでの電源消費を最小限に抑えることができ、第3の実施形態よりもさらに消費電力の削減を図れる。
(第5の実施形態)
以下に説明する第5の実施形態では、Fineカウンタ6を動作させるのに用いられる高速の第2クロック信号をアナログデジタル変換器1の内部で生成するものである。
以下に説明する第5の実施形態では、Fineカウンタ6を動作させるのに用いられる高速の第2クロック信号をアナログデジタル変換器1の内部で生成するものである。
図13は第5の実施形態に係るアナログデジタル変換器1の概略構成を示すブロック図である。図13のアナログデジタル変換器1は、図1に高速クロック生成器31を追加したものである。高速クロック生成器31は、入力信号予測部4が予測信号を生成すると、高速の第2クロック信号の生成を開始する。すなわち、高速クロック生成器31は、ランプ信号の信号レベルを変換したバイアス信号とサンプル信号の信号レベルが交差した以降に、第2クロック信号の生成を開始する。Fineカウンタ6は、高速クロック生成器31が生成した第2クロック信号に同期させて、計数動作を開始させる。
第2クロック信号は、Coarseカウンタ7を動作させる第1クロック信号よりも高速であるため、第2クロック信号を生成する回路として、基準となるクロック信号の位相を少しずつずらした多相クロック信号を生成する多相クロック生成器と、多相クロック信号を順に選択して第2クロック信号を生成するデコーダとを設けることが考えられるが、回路構成が複雑化してしまう。そこで、本実施形態では、簡易な回路構成で第2クロック信号を生成する高速クロック生成器31を設けた。
図14は高速クロック生成器31の内部構成の一例を示す回路図である。図14の高速クロック生成器31は、直列接続された複数段のインバータ32と、最終段のインバータ32の出力ノードと初段のインバータ32の入力ノードとの間に接続される第1スイッチ33と、初段のインバータ32の入力ノードと接地ノードとの間に接続される第2スイッチ34と、制御信号を反転するインバータ35とを有する。
図14の制御信号は、入力信号予測部4が生成した予測信号であり、例えば、バイアス信号とサンプル信号の信号レベルが交差すると、ハイレベルになる信号である。
第1スイッチ33と第2スイッチ34は、制御信号により排他的にオンまたはオフに切り替えられる。具体的には、バイアス信号とサンプル信号の信号レベルが交差するまでは、第1スイッチ33がオフして、第2スイッチ34がオンする。よって、高速クロック生成器31は動作停止状態になる。バイアス信号とサンプル信号の信号レベルが交差すると、第1スイッチ33がオンして、第2スイッチ34がオフする。よって、高速クロック生成器31は、複数段のインバータ32がリング状に接続された発振回路となり、高速の第2クロック信号の生成が行われる。
複数段のインバータ32で第2クロック信号を生成するには、3つ以上の奇数個のインバータ32をリング状に接続する必要がある。各インバータ32の信号伝搬遅延時間とインバータ32の接続段数とによって、第2クロック信号の周波数が決定される。
複数段のインバータ32の遅延時間をtdとすると、第2クロック信号の周波数は1/2tdとなる。この遅延量を適切に設定することで、所望のA/D変換を行うことができる。例えば、Fineカウンタ6の分解能をMビットとし、1クロックをΔtとした場合、複数段のインバータ32の遅延量tdは、以下の(3)式で表される。
td=Δt/2M+1 …(3)
このように、第5の実施形態では、Fineカウンタ6を動作させるための第2クロック信号をアナログデジタル変換器1内の高速クロック生成器31で生成するため、外部から高速クロック信号を入力しなくて済み、ノイズやタイミングのずれを防止できる。また、内部に高速クロック生成器31を設けることで、必要最小限の時間だけ第2クロック信号を生成でき、消費電力の削減が図れる。
(第6の実施形態)
図14のように、複数段のインバータ32の遅延時間を利用して高速の第2クロック信号を生成する場合、各インバータ32の遅延時間のばらつきにより周波数が変動してしまうおそれがある。各インバータ32の遅延時間のばらつきは、製造ばらつきや環境変化、経年変化等による各インバータ32内のトランジスタの特性ばらつきにより生じうる。
このため、複数段のインバータ32の遅延時間を補正するための補正部を設けるのが望ましい。
図14のように、複数段のインバータ32の遅延時間を利用して高速の第2クロック信号を生成する場合、各インバータ32の遅延時間のばらつきにより周波数が変動してしまうおそれがある。各インバータ32の遅延時間のばらつきは、製造ばらつきや環境変化、経年変化等による各インバータ32内のトランジスタの特性ばらつきにより生じうる。
このため、複数段のインバータ32の遅延時間を補正するための補正部を設けるのが望ましい。
図15は図13に補正部(周波数調整部)40を追加したアナログデジタル変換器1の概略構成を示すブロック図である。補正部40は、高速クロック生成器31と同様に、入力信号予測部4が生成した予測信号に基づいて、高速クロック生成器31が生成する第2クロック信号の周波数を調整する。
図16は補正部40の内部構成の一例を示すブロック図である。図16の補正部40は、オア回路41と、同期リセット付カウンタ42と、デジタル比較器43と、判定部44と、アップダウンカウンタ45とを有する。
オア回路41は、入力信号予測部4が生成する予測信号に対応する制御信号または補正イネーブル信号の論理和信号を生成して、高速クロック生成器31に供給する。これにより、高速クロック生成器31は、予測信号が入力された場合、あるいは補正イネーブル信号が入力されたときに、第2クロック信号を生成することになる。
同期リセット付カウンタ42は、高速クロック生成器31が生成した第2クロック信号に同期して、カウントアップ動作を継続する。また、同期リセット付カウンタ42は、外部からのクロック信号(以下、外部クロック信号)にてリセットされる。外部クロック信号は、第2クロック信号よりも、かなり周波数が遅い信号である。したがって、同期リセット付カウンタ42は、外部クロック信号の1周期の期間内に、高速クロック生成器31が生成した第2クロック信号の周期を計数する動作を行う。
デジタル比較器43は、同期付カウンタのカウント値と第1設定値とを比較して、例えば、両者が一致すると1を出力し、一致しなければ0を出力する。
アップダウンカウンタ45は、例えばデジタル比較器43の出力が0の間はカウントアップ動作を行い、デジタル比較器43の出力が1の間はカウントダウン動作を行う。
判定部44は、例えばデジタル比較器43の出力が0から1に変わった回数をカウントし、そのカウント値が設定値2と等しくなると、例えば1を出力する。アップダウンカウンタ45は、判定部44の出力が1になると、計数動作を停止し、補正部40による補正シーケンスを終了する。
アップダウンカウンタ45の出力は、図14の制御信号として用いられる。すなわち、アップダウンカウンタ45がカウントアップすると、図14の第1スイッチ33がオンするとともに第2スイッチ34がオフし、高速クロック生成器31は周波数を上げる動作を行う。また、アップダウンカウンタ45がカウントダウンすると、図14の第1スイッチ33がオフするとともに第2スイッチ34がオンして、高速クロック生成器31は周波数を下げる動作を行う。
図17は図16のタイミング図である。以下、図17を用いて補正部40の動作を説明する。まず、時刻t1で補正イネーブル信号がハイになると、補正部40は第2クロック信号の周波数の補正処理を開始する。図17の例では、同期リセット付カウンタ42の初期値を3としている。
その後、時刻t2およびそれ以降に同期リセット付カウンタ42は、カウントアップ動作を行う。当初は、デジタル比較器43の出力は0であるため、アップダウンカウンタ45もカウントアップ動作を行う。
時刻t3のときに、同期リセット付カウンタ42のカウント値は8になり、デジタル比較器43の出力は1に変わる(時刻t4)。これにより、アップダウンカウンタ45はカウントダウン動作を行う。したがって、高速クロック生成器31は、第2クロック信号の周波数を下げる補正処理を行う。同期リセット付カウンタ42は、高速クロック生成器31が生成する第2クロック信号の周波数が下がると、カウントダウン動作を行う。これにより、デジタル比較器43の出力は再び0になり(時刻t5)、アップダウンカウンタ45はカウントアップ動作を行う。
以上のように、同期リセット付カウンタ42とアップダウンカウンタ45が何度かカウントアップ動作とカウントダウン動作を繰り返すと、時刻t6で、判定部44の出力はハイになる。
このように、第6の実施形態では、Fineカウンタ6を動作させるための第2クロック信号を生成する高速クロック生成器31の周波数調整を行う補正部40を設けるため、高速クロック生成器31内のインバータ32の遅延時間にばらつきがあっても、所望の周波数の第2クロック信号を生成でき、高分解のA/D変換処理を行うことができる。
ところで、上述した第1〜第6の実施形態では、アナログデジタル変換器1の内部にランプ信号発生器3を設ける例を示したが、ランプ信号発生器3は、アナログデジタル変換器1の外部に設けてもよい。この場合、アナログデジタル変換器1には、外部のランプ信号発生器が生成したランプ信号が入力されることになる。
(第7の実施形態)
上述した第1〜第6の実施形態で説明したアナログデジタル変換器1は、イメージセンサに組み込むことが可能である。
上述した第1〜第6の実施形態で説明したアナログデジタル変換器1は、イメージセンサに組み込むことが可能である。
図18は第1〜第6の実施形態のいずれかのアナログデジタル変換器1を有するイメージセンサ50の概略構成を示すブロック図である。図18のイメージセンサ50は、CMOSセンサであり、画素アレイ部51と、行選択部52と、読み出し回路53と、選択部54と、演算部55と、ランプ信号発生器3と、基準クロック発生器56とを備えている。
画素アレイ部51は、行方向および列方向に配置された複数のCMOSセンサを有する。行選択部52は、これら複数のCMOSセンサのうち、特定の行に並ぶ複数のCMOSセンサを選択する。
読み出し回路53は、画素アレイ部51内の列方向に並ぶCMOSセンサの数分の複数のアナログデジタル変換器1を有する。これらアナログデジタル変換器1は、上述した第1〜第6の実施形態のいずれかのアナログデジタル変換器1である。ランプ信号発生器3の内部構成は共通であり、すべてのアナログデジタル変換器1で共用できるため、図18の各アナログデジタル変換器1の内部には、ランプ信号発生器3は含んでおらず、読み出し回路53とは別個に設けている。
基準クロック発生器56は、アナログデジタル変換器1内のCoarseカウンタ7を動作させる第1クロック信号を生成する。場合によっては、Fineカウンタ6を動作させる第2クロック信号も、基準クロック発生器56で生成してもよい。
アナログデジタル変換器1内のCoarseカウンタ7のカウント値がA/D変換値となるが、このカウント値を平均化などして最終的なA/D変換値を求めるのが演算部55である。演算部55での演算処理は、すべてのアナログデジタル変換器で共通するため、図18では、演算部55をアナログデジタル変換器1の外部に設けている。選択部54は、いずれか一つのアナログデジタル変換器1の出力信号を選択して、演算部55に供給する。選択部54は、各アナログデジタル変換器1を順に選択するため、演算部55では、すべてのアナログデジタル変換器1のA/D変換値を順に求めることになる。
第1〜第6の実施形態によるアナログデジタル変換器1は、上述したように、消費電力を増大させずに高分解能でA/D変換処理を行うことができることから、図18のように複数のアナログデジタル変換器1を内蔵するイメージセンサ50に適用することで、高分解能かつ低消費電力という特徴をよりいっそう生かすことができる。
図18はCMOSセンサの例を示したが、本実施形態によるイメージセンサ50は、CCD(Charge Coupled Device)にも適用可能である。図19はCCDを内蔵するイメージセンサ50の平面図である。図19のイメージセンサ50は、垂直転送用CCDを有する画素アレイ部51と、水平転送用CCD62と、電荷電圧変換部63と、A/D変換器1と、演算部55とを有する。
画素アレイ部51は、各画素ごとに設けられる光電変換部およびトランスファゲートと、列単位で設けられる垂直転送CCDとを有する。
図18のイメージセンサ50では、各行の複数の光電変換部で光電変換された電気信号が垂直転送用CCDを通って水平転送用CCD62まで転送され、その後、水平転送用CCD62内を順に転送されて、電荷電圧変換部63で電圧信号に変換された後、A/D変換器1でA/D変換される。
図17のCMOSセンサからなるイメージセンサ50は、複数のA/D変換器1が必要であるのに対して、図18のCCDからなるイメージセンサ50は、一つのA/D変換器1のみで足りる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1 アナログデジタル変換器、2 サンプラ、3 ランプ信号発生器、4 入力信号予測部、5 比較器、5a 第1比較部、5b 第2比較部、6 Fineカウンタ、7 Coarseカウンタ、8 バイアス信号発生器、9 信号切替部、10 トグル回路、11 スイッチ、12 キャパシタ、13 3入力比較器、14 プリアンプ、15 ラッチ、16 電源切替部、31 高速クロック生成器、40 調整部、50 イメージセンサ、51 画素アレイ部、52 行選択部、53 ランプ信号発生器、54 選択部、55 演算部、56 基準クロック発生器、62 水平転送用CCD、63 電荷電圧変換部
Claims (13)
- 入力信号を所定時間ごとにサンプルしたサンプル信号を保持するサンプラと、
時間の経過に応じて信号レベルが単調増加または単調減少するランプ信号の信号レベルが前記サンプル信号の信号レベルと交差する前に、予測信号を生成する入力信号予測部と、
前記ランプ信号と前記サンプル信号との信号レベルを比較して、比較結果を示す信号を出力する比較器と、
前記比較器が比較動作を開始してから、前記予測信号が生成されるまでの期間内に、第1クロック信号に同期して計数動作を行う第1カウンタと、
前記予測信号が生成された以降に、前記第1クロック信号よりも周波数の高い第2クロック信号に同期して計数動作を行い、前記比較器の比較結果に応じて計数値を増減する第2カウンタと、を備えるアナログデジタル変換器。 - 前記入力信号予測部は、前記ランプ信号または前記サンプル信号の信号レベルを変換したバイアス信号を生成するバイアス信号発生器を有し、
前記比較器は、前記予測信号が生成されるまでは、前記バイアス信号と前記サンプル信号との信号レベルの比較を行うか、または前記バイアス信号と前記ランプ信号との信号レベルの比較を行い、前記予測信号が生成された後は、前記ランプ信号と前記サンプル信号との信号レベルの比較を行う請求項1に記載のアナログデジタル変換器。 - 前記予測信号が生成されたか否かで、前記バイアス信号と、前記ランプ信号または前記サンプル信号とのいずれかを選択する信号切替部を備え、
前記比較器は、前記信号切替部が選択した信号と、前記ランプ信号または前記サンプル信号との信号レベルを比較する請求項2に記載のアナログデジタル変換器。 - 前記比較器は、
前記サンプル信号、前記ランプ信号および前記バイアス信号がそれぞれ入力される3つの入力端子と、
前記サンプル信号と前記ランプ信号との信号レベルの比較結果を出力するか、あるいは前記サンプル信号または前記ランプ信号と前記バイアス信号との信号レベルの比較結果を出力する出力端子と、
前記予測信号が生成されたか否かで、前記出力端子から、前記バイアス信号と、前記サンプル信号または前記ランプ信号との比較結果を示す信号を出力するか、あるいは前記サンプル信号と前記ランプ信号との比較結果を示す信号を出力するかを切り替える差動増幅器と、を有する請求項2に記載のアナログデジタル変換器。 - 入力信号を所定時間ごとにサンプルしたサンプル信号を保持するサンプラと、
時間の経過に応じて信号レベルが単調増加または単調減少するランプ信号の信号レベルが前記サンプル信号の信号レベルと交差する前に、予測信号を生成する入力信号予測部と、
前記ランプ信号と前記サンプル信号との信号レベルを比較して、比較結果を示す信号を出力する比較器と、
前記比較器が比較動作を開始すると、第1クロック信号に同期して計数動作を行う第1カウンタと、
前記予測信号が生成された以降に、前記第1クロック信号よりも周波数の高い第2クロック信号に同期して計数動作を行い、前記比較器の比較結果に応じて計数値を増減する第2カウンタと、を備え、
前記入力信号予測部は、前記ランプ信号または前記サンプル信号の信号レベルを変換したバイアス信号を生成するバイアス信号発生器を有し、
前記比較器は、
前記サンプル信号または前記ランプ信号と前記バイアス信号との信号レベルを比較して、比較結果を示す信号を出力する第1比較部と、
前記サンプル信号と前記ランプ信号との信号レベルを比較して、比較結果を示す信号を出力する第2比較部と、を有し、
前記第2カウンタは、前記第1比較部が前記サンプル信号または前記ランプ信号と前記バイアス信号との信号レベルが交差したことを検出すると、計数動作を開始し、前記第2比較部の比較結果に基づいて計数値を増減するアナログデジタル変換器。 - 入力信号を所定時間ごとにサンプルしたサンプル信号を保持するサンプラと、
時間の経過に応じて信号レベルが単調増加または単調減少するランプ信号の信号レベルが前記サンプル信号の信号レベルと交差する前に、予測信号を生成する入力信号予測部と、
前記ランプ信号と前記サンプル信号との信号レベルを比較して、比較結果を示す信号を出力する比較器と、
前記比較器が比較動作を開始すると、第1クロック信号に同期して計数動作を行う第1カウンタと、
前記予測信号が生成された以降に、前記第1クロック信号よりも周波数の高い第2クロック信号に同期して計数動作を行い、前記比較器の比較結果に応じて計数値を増減する第2カウンタと、を備え、
前記入力信号予測部は、前記ランプ信号または前記サンプル信号の信号レベルを変換したバイアス信号を生成するバイアス信号発生器を有し、
前記比較器は、
前記サンプル信号または前記ランプ信号と前記バイアス信号との信号レベルを比較して、比較結果を示す信号を出力する第1比較部と、
前記サンプル信号と前記ランプ信号との信号レベルを比較して、比較結果を示す信号を出力する第2比較部と、
前記第1比較部での比較結果に基づいて前記第2比較部に電源を供給するか否かを切り替える電源切替部と、を有し、
前記第2カウンタは、前記第1比較部が前記サンプル信号または前記ランプ信号と前記バイアス信号との信号レベルが交差したことを検出すると、計数動作を開始し、前記第2比較部の比較結果に基づいて計数値を増減するアナログデジタル変換器。 - 前記第1カウンタは、前記リセット信号が前記所定論理になると、計数動作を開始する請求項1乃至6のいずれかに記載のアナログデジタル変換器。
- 前記リセット信号が前記所定論理になると、前記ランプ信号を生成するランプ信号発生器を備える請求項7に記載のアナログデジタル変換器。
- 前記予測信号が生成されると、前記第2クロック信号を生成するクロック生成器を備える請求項1乃至8のいずれかに記載のアナログデジタル変換器。
- 前記クロック生成器が生成する前記第2クロック信号の周波数を調整する周波数調整部を備える請求項9に記載のアナログデジタル変換器。
- 光電変換を行って電気信号を生成する光電変換部と、
前記電気信号を前記入力信号として、前記電気信号に応じたデジタル信号を生成する請求項1乃至10のいずれかに記載のアナログデジタル変換器と、を備えるイメージセンサ。 - 第1方向にm個(mは1以上の整数)ずつ、第2方向にn個(nは1以上の整数)ずつ配置された複数の前記光電変換部が設けられ、
前記第1方向に配置された各光電変換部に対応づけて、m個の前記アナログデジタル変換器が設けられる請求項11に記載のイメージセンサ。 - 第1方向にm個(mは1以上の整数)ずつ、第2方向にn個(nは1以上の整数)ずつ配置された複数の前記光電変換部が設けられ、
前記第2方向に前記電気信号を順に転送する第1転送部と、
前記第1転送部にて転送された前記電気信号を、前記第1方向に順に転送する第2転送部と、を備え、
前記アナログデジタル変換器は、前記第2転送部にて転送された前記電気信号を順にアナログデジタル変換する請求項11に記載のイメージセンサ。
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