CN110291783B - 模数转换器、图像传感器以及模数转换方法 - Google Patents

Abstract

本申请公开了一种模数转换器、图像传感器和模数转换方法。所述模数转换器用以将模拟信号转换为数字信号。所述模数转换器包括比较电路和处理电路。所述比较电路用以将所述模拟信号分别与斜坡信号及所述斜坡信号加上预定偏移作比较，以产生控制信号。所述处理电路耦接到所述比较电路，用以根据所述控制信号选择性地将计数器电路的计数值储存为所述数字信号。当所述控制信号指示出所述模拟信号的信号电平大于所述斜坡信号的信号电平，且小于所述斜坡信号的信号电平加上所述预定偏移时，所述处理电路用以将所述计数值储存为所述数字信号。所述模数转换器能够减少在所述模数转换器与所述计数器电路之间进行数据传输而导致的功耗。

Description

模数转换器、图像传感器以及模数转换方法

相关专利申请

本专利申请要求2018年11月2日提出的第62/754,864号的美国临时专利申请的优先权，其全部公开内容通过引用结合到本文中。

技术领域

本申请涉及模数转换技术，尤其涉及一种可回应于待转换的模拟信号的信号电平，而启用计数器电路所提供的计数值的存储的模数转换器，以及相关的图像传感器和模数转换方法。

背景技术

互补式金属氧化物半导体图像传感器(Complementary metal-oxide-semiconductor image sensor，可称作CMOS图像传感器或CIS)技术已广泛运用于成像装置(imaging device)中，诸如数码相机或采用带有内置相机的移动电话。为了要满足高分辨率和高速成像的需求，CMOS图像传感器通常会使用列并行模数转换(column-parallelanalog-to-digital convers ion)结构来对从像素输出的模拟信号进行采集和转换。列并行模数转换结构包括多个并行的模数转换器(analog-digital converter，ADC)通道(channel)，其中各ADC通道用于转换来自一列像素(a column of pixel s)的模拟信号。因为可并行地处理从不同的列像素各自输出的模拟信号的缘故，列并行模数转换结构可通过使用并行的ADC通道，增加大型像素阵列的读出速度。

发明内容

本申请公开了一种模数转换器以及相关的图像传感器和模数转换方法。

本申请的某些实施例包括一种模数转换器。所述模数转换器用以将模拟信号转换为数字信号。所述模数转换器包括比较电路和处理电路。所述比较电路用以将所述模拟信号分别与斜坡信号及所述斜坡信号加上预定偏移作比较，以产生控制信号。所述处理电路耦接到所述比较电路，用以根据所述控制信号选择性地将计数器电路的计数值储存为所述数字信号。当所述控制信号指示出所述模拟信号的信号电平大于所述斜坡信号的信号电平，且小于所述斜坡信号的信号电平加上所述预定偏移时，所述处理电路用以将所述计数值储存为所述数字信号。

本申请的某些实施例包括一种图像传感器。所述图像传感器包括像素阵列、计数器电路和模数转换电路。所述像素阵列具有多个像素。所述计数器电路用以根据时钟信号提供计数值。所述模数转换电路耦接到所述像素阵列及所述计数器电路，并包括至少一模数转换器。所述模数转换电路用以根据所述计数值将像素所输出的模拟信号转换为数字信号。所述模数转换器包括比较电路和处理电路。所述比较电路用以将所述模拟信号分别与斜坡信号及所述斜坡信号加上预定偏移作比较，以产生控制信号。所述处理电路耦接到所述比较电路，用以根据所述控制信号选择性地将计数器电路的计数值储存为所述数字信号。当所述控制信号指示出所述模拟信号的信号电平大于所述斜坡信号的信号电平且小于所述斜坡信号的信号电平加上所述预定偏移时，所述处理电路用以将所述计数值储存为所述数字信号。

本申请的某些实施例包括模数转换方法。所述模数转换方法包括以下步骤：将模拟信号分别与斜坡信号及所述斜坡信号加上预定偏移作比较，以产生控制信号；以及当所述控制信号指示出所述模拟信号的信号电平大于所述斜坡信号的信号电平，且小于所述斜坡信号的信号电平加上所述预定偏移时，将计数器电路计算的计数值储存为所述模拟信号相对应的数字信号。

通过使用模拟信号电平与不同的斜坡信号电平的比较结果，本申请的模数转换方案可选择性地启用计数器电路提供的计数值的存储，从而减少在模数转换器与计数器电路之间进行数据传输而导致的功耗。举例来说，模数转换器的功耗可减少到现有的像素模数转换器的一小部分，诸如10％，其取决于模拟信号电平和不同的斜坡信号电平所相关的预定偏移两者中的至少一个。此外，由于斜坡信号电平达到模拟信号电平的时间点是可预测的，因此，本申请的模数转换方案可获得接近真实噪声响应的噪声响应。

附图说明

搭配附图来阅读下文的实施方式，能够清楚地理解本申请的多种态样。应注意到，根据本领域的标准惯例，附图中的各种特征并不一定是按比例进行绘制的。事实上，为了能够清楚地描述，可任意放大或缩小某些特征的尺寸。

图1是根据本申请某些实施例的示例性的图像传感器的方框图。

图2是根据本申请某些实施例的图1所示的多个模数转换器其中一个的具体实施方式的示意图。

图3是根据本申请某些实施例的图2所示的模数转换器的具体实施方式的示意图。

图4是根据本申请某些实施例的与图3所示的模数转换器的操作相关的信号波形。

图5是根据本申请某些实施例的图2所示的比较电路的至一部分的具体实施方式的示意图。

图6是根据本申请某些实施例的图2所示的比较电路的至少一部分的另一具体实施方式的示意图。

图7是根据本申请某些实施例的图2所示的多个斜坡信号的具体实施方式的示意图。

图8是根据本申请某些实施例的示例性的模数转换方法的流程图。

具体实施方式

以下提供了用于实施本申请的不同特征的多种实施方式或示例。下文将描述组件与配置的具体例子以简化本申请。当然，这些叙述仅为示例，其本意并非用于限制本申请。举例来说，在以下描述中，将第一特征形成在第二特征上方或形成在第二特征上，可包括形成直接接触的所述第一特征与所述第二特征的实施例，且还可包括所述第一特征与所述第二特征之间可形成额外特征，使所述第一特征与所述第二特征可不直接接触的实施例。此外，本申请可能会在多个实施例中重复使用组件符号和/或标号。此种重复使用是出于简洁与清楚的目的，本身不代表所讨论的不同实施例和/或配置之间的关系。

再者，应可理解若文中描述一组件“连接(connected to)”或“耦接(coupled to)”到另一组件，所述组件可能是直接连接或耦接到所述另一组件，或通过其它组件间接地连接或耦接到所述另一组件。

列并行模数转换结构采用了多种类型的数模转换器(以下称作ADC)。在这些类型的ADC中，列并行模数转换结构通常会使用单斜率(s ingle slope，SS)ADC，这是因为单斜率ADC可利用简单的列电路来实施的缘故。上述列电路所占用的芯片面积较小，从而减少列固定图样噪声(fixed-pattern no i se，FPN)的数量。因此，列并行模数转换结构可使用单斜率ADC来实现具有小像素的图像传感器。然而，当将单斜率ADC应用于具有较高分辨率的图像传感器时，由于单斜率ADC具有较低的转换速度，单斜率ADC会限制此图像传感器的读出速度。此外，单斜率ADC所造成的功耗也随之增加。

某些图像传感器可使用像素并行模数转换结构(pixel-paral lel analog-to-digital convers ion architecture)来实现高分辨率及高速成像。像素并行模数转换结构可对同时曝光的像素所输出的模拟信号进行转换，从而降低成像系统中因为逐行读出(row-by-row readout)造成的时间偏移所导致的图像失真(image di stort ion)。举例来说，通过以一电路层设置在另一电路层上方的方式来设置多个电路层，可提供一种三维堆栈式CMOS图像传感器(3D stacked CMOS image sensor)以实现低噪声及高分辨率成像，其中多个电路层其中的一层包括像素，而多个电路层其中的另一层包括用于处理像素输出的像素ADC(p ixel ADC)。然而，由于三维堆栈式CMOS图像传感器需要大量的像素ADC来进行高分辨率的应用，因此会消耗较多的电能。

本申请公开了多种示例性的模数转换器，其均可回应于待转换的模拟信号的信号电平，而启用(enable)计数器电路所提供的计数值的存储。在某些实施例中，直到所述模拟信号的信号电平达到预定信号电平为止，示例性的模数转换器可停用所述计数值的存储，从而减少由所述计数值的存储所造成的功耗。本申请还公开了示例性的图像传感器及模数转换方法。相似地，通过使用本申请的模数转换方案，示例性的图像传感器及模数转换方法可减少因为在模数转换器与计数器电路之间进行数据传输所造成的功耗。在某些实施例中，计数器电路可作为由多个模数转换器共享的全局计数器电路(global counter circuit)。因此，示例性的图像传感器及模数转换方法可简化模数转换结构的电路设计，诸如像素并行模数转换结构或列并行模数转换结构。

基于说明的目的，以下参照像素并行模数转换结构来描述本申请的模数转换方案的细节。值得注意的是，本申请的模数转换方案不限于像素并行模数转换结构，亦可应用于列并行模数转换结构及其他模数转换应用。

图1是根据本申请某些实施例的示例性的图像传感器的方框图。在此实施例中，图像传感器100可由(但不限于)三维堆栈式图像传感器来实施，诸如三维堆栈式CMOS图像传感器。图像传感器100可包括多个电路层102及104，其中一电路层堆栈/设置于另一电路层上。多个电路层102及104通过导电结构(图1未示出)，诸如导电通孔结构(conduct ivethrough via structure)、键合结构(bonding structure)或其组合，而彼此电连接。

电路层102可包括一像素阵列110，其具有排列成M行与N列的多个像素P_1,1-P_M,N，其中M和N均是大于1的整数。多个像素P_1,1-P_M,N中各像素用以响应/回应入射光以捕获图像数据，从而产生模拟信号，诸如传感电压信号或传感电流信号。

电路层104用以处理从多个像素P_1,1-P_M,N各自输出的多个模拟信号VA_1,1-VA_M,N。电路层104包括(但不限于)一模数转换电路120及一计数器电路130。模数转换电路120耦接到像素阵列110，用以将多个模拟信号VA_1,1-VA_M,N转换为相对应的数字信号。在此实施例中，模数转换电路120可包括一个或多个数模转换器(以下称作ADC)120.1-120.X，其中X是正整数。各ADC用以根据一计数值CT将一像素输出的一模拟信号转换为一数字信号。

在模数转换电路120包括多个ADC(即，X大于1)的某些实施例中，各ADC可分别耦接到在像素阵列110中以一预定方向来排列的多个像素。此外，多个ADC 120.1-120.X中各ADC用以根据计数值CT来转换相关的像素的模拟信号。所述预定方向可以是行方向或列方向。举例来说(但本申请不限于此)，X可等于M乘以N，使设置在电路层104上的多个ADC 120.1-120.X分别耦接到设置在电路层102上的多个像素P_1,1-P_M,N。多个ADC 120.1-120.X中各ADC可由像素并行ADC(pixel-parallel AD)来实施，像素并行ADC亦称作像素ADC(pixel ADC)。因此，多个ADC 120.1-120.X的一部分分别耦接到以行方向来排列的多个像素，诸如像素阵列110中包括多个像素P_1,1-P_1,N的一行像素(a row of p ixels)。多个ADC120.1-120.X的另一部分分别耦接到以列方向来排列的多个像素，诸如像素阵列110中包括多个像素P_1,1-P_M,1的一列像素(a column of pixel s)。

值得注意的是，多个ADC 120.1-120.X中各ADC可由列并行ADC来实施而不会悖离本申请的范围，其中列并行ADC亦称作列ADC(column ADC)。举例来说，X可等于N。多个ADC120.1-120.X可分别耦接到像素阵列110中的N列像素。因此，多个ADC120.1-120.X分别耦接到在像素阵列110中以列方向来排列的多个像素。

计数器电路130耦接到模数转换电路120，用以根据一时钟信号CK提供一计数值CT。举例来说(但本申请不限于此)，当一像素的读出操作开始，使所述像素输出一模拟信号到模数转换电路120时，计数器电路130可开始计算时钟信号CK的时钟周期个数，以产生并更新计数值CT。在此实施例中，计数器电路130可由全局计数器电路来实施，以将计数值CT提供给各ADC。各ADC可根据计数值CT将一像素输出的一模拟信号转换为一数字信号。

相比于一旦计数器电路开始计数并提供计数值时就开始储存所述计数值的模数转换电路，模数转换电路120可通过选择性地启用计数值CT的存储，大幅减少在模数转换电路120与计数器电路130之间进行数据传输所导致的功耗。进一步的说明如下。

参照图2，其示出了根据本申请某些实施例的图1所示的多个ADC 120.1-120.X其中一个的具体实施方式。ADC 220可代表图1所示的多个ADC 120.1-120.X其中至少一个的实施方式，且像素P_I,J可以是图1所示的多个像素P_1,1-P_M,N其中的一个像素，I是介于1到M的整数，J是介于1到N的整数。在此实施例中，ADC 220可回应于待转换的模拟信号VA_I,J的信号电平，而启用(enable)计数器电路130所提供的计数值CT的存储，从而降低由计数值CT的存储所导致的功耗。

ADC 220包括(但不限于)一比较电路222及一处理电路224。比较电路222用以将模拟信号VA_I,J分别与一斜坡信号Vr1和不同于斜坡信号Vr1的一斜坡信号Vr2作比较，从而产生一控制信号VC。举例来说，控制信号VC可指示出斜坡信号Vr1的信号电平是否达到模拟信号VA_I,J的信号电平。在另一示例中，控制信号VC可指示出斜坡信号Vr2的信号电平是否达到模拟信号VA_I,J的信号电平。在又一示例中，控制信号VC可指示出模拟信号VA_I,J的信号电平是否介于斜坡信号Vr1的信号电平与斜坡信号Vr2的信号电平之间。

在此实施例中，斜坡信号Vr2的信号电平可以比斜坡信号Vr1的信号电平多出一预定偏移(offset)。在斜坡信号Vr1的信号电平达到所述模拟信号VA_I,J的信号电平之前，斜坡信号Vr2的信号电平会超过所述模拟信号VA_I,J的信号电平。当斜坡信号Vr2的信号电平超过所述模拟信号VA_I,J的信号电平时，这意味着斜坡信号Vr1的信号电平即将超过模拟信号VA_I,J的信号电平。因此，控制信号VC可作为一指示信号，以指示出斜坡信号Vr1的信号电平是否即将超过模拟信号VA_I,J的信号电平。

处理电路224耦接到比较电路222，用以根据控制信号VC选择性地将计数值CT储存为一数字信号VD。当控制信号VC指示出模拟信号VA_I,J的信号电平大于斜坡信号Vr1的信号电平且小于斜坡信号Vr2的信号电平时，处理电路224用以将计数值CT储存为数字信号VD。

举例来说，当像素P_I,J的读出操作开始时，计数器电路130可开始计算时钟信号CK的时钟周期个数，以产生计数值CV。当斜坡信号Vr2的信号电平小于模拟信号VA_I,J的信号电平时，比较电路222用以产生可指示处理电路224不要储存计数值CT的控制信号VC。当斜坡信号Vr2的信号电平大于模拟信号VA_I,J的信号电平时，比较电路222用以产生可使处理电路224能够储存计数值CT的控制信号VC。由于处理电路224是在斜坡信号Vr2的信号电平超过模拟信号VA_I,J的信号电平时才开始储存计数值CT，而不是在像素P_I,J的读出操作或计数器电路130的计数操作开始就进行计数值CT的存储，因此，在ADC 220与计数器电路130之间进行数据传输所导致的功耗可大幅减少。

在某些实施例中，当斜坡信号Vr1的信号电平大于模拟信号VA_I,J的信号电平时，比较电路222用以产生可指示处理电路224停止储存计数值CT的控制信号VC。因此，处理电路224可在模拟信号VA_I,J的信号电平未处于斜坡信号Vr1的信号电平与斜坡信号Vr2的信号电平之间时停用计数值CT的存储，以进一步减少ADC 220的功耗。

为了便于理解本申请的内容，下文提供某些实施例以进一步说明本申请的模数转换方案。这并非用来限制本申请的范围。其他可以根据模拟信号电平与不同的斜坡信号电平的比较结果来选择性地启用计数值的存储，从而产生数字信号的ADC 220的电路实施方式，均包括在本申请的范围之内。

图3示出了根据本申请某些实施例的图2所示的ADC 220的具体实施方式。ADC 320可代表图2所示ADC 220的一实施方式。在此实施例中，ADC 320用以根据计数器电路330提供的计数值CT，将模拟信号VA_I,J转换为数字信号VD，其中计数器电路330可以是图1及图2所示的计数器电路130的一实施方式。ADC 320包括一比较电路322及一处理电路324。比较电路322及处理电路324可分别代表图2所示的比较电路222及处理电路224的实施方式。

比较电路322包括(但不限于)多个比较器CP1与CP2以及一信号产生电路323。比较器CP1用以将模拟信号VA_I,J与斜坡信号Vr1作比较，以产生一比较信号Vo1。比较器CP2用以将模拟信号VA_I,J与斜坡信号Vr2作比较，以产生一比较信号Vo2。信号产生电路323耦接到多个比较器CP1与CP2，用以根据多个比较信号Vo1与Vo2来产生控制信号CV。

在此实施例中，当比较信号Vo2指示出模拟信号VA_I,J的信号电平大于斜坡信号Vr2的信号电平时，信号产生电路323用以产生具有一第一信号电平的控制信号VC，从而指示处理电路324不要储存计数值CT。当比较信号Vo1指示出模拟信号VA_I,J的信号电平大于斜坡信号Vr1的信号电平，且比较信号Vo2指示出模拟信号VA_I,J的信号电平小于斜坡信号Vr2的信号电平时，信号产生电路323用以产生具有不同于所述第一信号电平的一第二信号电平的控制信号VC，从而启用计数值CT的存储。此外，当比较信号Vo1指示出模拟信号VA_I,J的信号电平小于斜坡信号Vr1的信号电平时，信号产生电路323可产生具有所述第二信号电平的控制信号VC，以停止计数值CT的存储。

举例来说(但本申请不限于此)，信号产生电路323可包括一反相器(inverter)INV以及一与门AG。反相器INV耦接到比较器CP1，用以反相比较信号Vo1以产生一比较信号Vo3。与门AG耦接到比较器CP2与反相器INV，用以接收比较信号Vo2及比较信号Vo3，以产生控制信号VC。

处理电路324包括(但不限于)一存储电路326及一开关电路328。存储电路326用以将计数值CT储存为数字信号VD。存储电路326可由锁存电路(latch circuit)或其他类型的存储电路来实施。开关电路328用以根据控制信号VC将计数器电路330的计数值CT提供给存储电路326。举例来说，开关电路328根据控制信号VC选择性地耦接于存储电路326与计数器电路330之间。当开关电路328根据控制信号VC耦接于存储电路326与计数器电路330之间时，开关电路328用以将计数值CT提供给存储电路326。

在此实施例中，计数值CT可具有Q位(bit)，Q是大于1的整数。开关电路328可利用Q个开关SW₁-SW_Q来实施，其中各开关可由控制信号VC来控制，以选择性地将计数值CT的1位从计数器电路330传输到存储电路326。

计数器电路330可包括一计数器332及一缓冲电路334。计数器332可以是由多个ADC共享的全局计数器(global counter)，诸如全局格雷码计数器(global grey codedcounter)或其他类型的全局计数器。计数器332用以根据时钟信号CK产生Q位的计数值CT。缓冲电路334用以缓冲和传输计数值CT，从而降低ADC 320的负载。应注意到，在某些实施例中，缓冲电路334是可以省略的/可以任选的(optional)。

图4示出了根据本申请某些实施例的与图3所示的ADC 320的操作相关的信号波形。请连同图3参照图4，斜坡信号Vr2的信号电平可以比斜坡信号Vr1的信号电平多出预定偏移Vos。在时间t1之前，模拟信号VA_I,J从像素P_I,J读出，计数器332处于启动/启用状态(activated)以根据时钟信号CK提供并更新计数值CT。由于斜坡信号Vr2的信号电平小于模拟信号VA_I,J的信号电平，因此，比较器CP2可输出具有一信号电平(对应于逻辑低电平)的比较信号Vo2。与门AG可产生具有一信号电平的控制信号VC以关闭开关电路328。在此实施例中，控制信号VC具有的所述信号电平可对应于逻辑低电平。

在时间t1，由于斜坡信号Vr2的信号电平达到或超过模拟信号VA_I,J的信号电平，比较器CP2可输出具有另一信号电平(对应于逻辑高电平)的比较信号Vo2。此外，由于斜坡信号Vr1的信号电平仍小于模拟信号VA_I,J的信号电平，比较器CP1可输出具有对应于逻辑低电平的的信号电平。因此，比较信号Vo3的信号电平对应于逻辑高电平。与门AG可根据比较信号Vo2与比较信号Vo3产生具有另一信号电平的控制信号VC，从而关闭开关电路328以允许存储电路326开始接收/储存计数值CT。在此实施例中，控制信号VC具有的所述另一信号电平可对应于逻辑高电平。值得注意的是，存储电路326是在斜坡信号Vr2的信号电平超过模拟信号VA_I,J的信号电平时开始储存计数值CT，而不是在计数器332开始计数时开始储存计数值CT。

在时间t2，由于斜坡信号Vr1的信号电平达到或超过模拟信号VA_I,J的信号电平，比较器CP1可输出具有另一信号电平(对应于逻辑高电平)的比较信号Vo1，使控制信号VC变成逻辑低电平。因此，开关电路328被关闭。ADC 320可获得模拟信号VA_I,J的转换结果，其为最新储存在存储电路326中的数字信号VD，或是从计数器电路330最新接收的计数值CT

在时间t3，像素P_I,J的另一读出操作可开始进行，使计数器332可以再次启用。然而，如图4所示，在时间t4之前，开关电路328会关闭，其中斜坡信号Vr2的信号电平在时间t4达到或超过模拟信号VA_I,J的信号电平。此外，在时间t5之前，开关电路328会开启，其中斜坡信号Vr1的信号电平在时间t5达到或超过模拟信号VA_I,J的信号电平。因此，在从读出操作开始到信号转换结束两者之间的一段时间TB，存储电路326储存计数值CT的一段时间TA仅占了相对较小/相当小的部分，这可大幅减少在处理电路334与计数器电路330之间进行数据传输所导致的功耗。

图3及图4还示出了一控制信号VC0及一控制信号VC1以供比较。控制信号VC0对应于一旦计数器电路330的计数操作开始时开关电路328就会开启的某些实施例。在这些实施例中，存储电路326会持续执行储存操作，这会消耗大量的电能。控制信号VC1对应于开关电路328根据一延迟脉冲来开启的某些实施例，其中所述延迟脉冲是在斜坡信号Vr1的信号电平达到或超过模拟信号VA_I,J的信号电平时产生。请注意，使用所述延迟脉冲可能无法获得斜坡信号Vr1的信号电平达到模拟信号VA_I,J的信号电平的时间点相对应的信号信息。举例来说，利用控制信号VC1获得的噪声响应并非在斜坡信号Vr1的信号电平达到模拟信号VA_I,J的信号电平的时间点的真实噪声响应。此外，所述延迟脉冲的延迟时间可能会受到电源噪声的影响。

相比之下，通过使用模拟信号电平与不同的斜坡信号电平的比较结果，ADC 320可预测/决定斜坡信号Vr1的信号电平是否即将达到模拟信号VA_I,J的信号电平，从而减少存储电路326连接到计数器电路330的时间。因此，在处理电路324与计数器电路330之间进行数据传输所导致的功耗可大幅减少。此外，由于斜坡信号Vr1的信号电平达到模拟信号VA_I,J的信号电平的时间点是可以预测的，因此，ADC 320可以获得更接近真实噪声响应的噪声响应。

值得注意的是，图3所示的电路结构是出于说明的目的，并非用来限制本申请的范围。在某些实施例中，多个比较器CP1及CP2可由具有两个输出的单一比较器来实施。在某些实施例中，比较器CP2可整合于比较器CP1之中。

在某些实施例中，可根据斜坡信号Vr1来提供斜坡信号Vr2。参照图5，其示出了根据本申请某些实施例的图2所示的比较电路222的至少一部分的具体实施方式。图5所示的比较器电路结构与图3所示的比较器电路结构类似，不同之处在于图5所示的比较器CP21可将模拟信号VA_I,J与斜坡信号Vr1加上预定偏移Vos作比较，其中预定偏移Vos是由比较器CP21外部的一信号源(图5未示)所提供。斜坡信号Vr1的信号电平加上预定偏移Vos等于图3所示的斜坡信号Vr2的信号电平。因此，比较器CP21可通过对模拟信号VA_I,J与斜坡信号Vr1加上预定偏移Vos进行比较，以将模拟信号VA_I,J与斜坡信号Vr2作比较。在此实施例中，比较器CP1可耦接到用以提供斜坡信号Vr1的一斜坡产生器(ramp generator)，而比较器CP2可耦接到所述斜坡产生器以及用以提供预定偏移Vos的所述信号源。

图6示出了根据本申请某些实施例的图2所示的比较电路222的至少一部分的另一具体实施方式。图6所示的比较器电路结构与图3所示的比较器电路类似，不同之处在于图6所示的比较器CP22可将模拟信号VA_I,J与斜坡信号Vr1加上预定偏移Vos作比较，其中预定偏移Vos是比较器CP22内部固有的比较器偏移(inherent comparator offset)。斜坡信号Vr1的信号电平加上预定偏移Vos等于图3所示的斜坡信号Vr2的信号电平。因此，比较器CP22可通过对模拟信号VA_I,J与斜坡信号Vr1加上预定偏移Vos进行比较，以将模拟信号VA_I,J与斜坡信号Vr2作比较。在此实施例中，比较器CP1及比较器CP2均可耦接到相同的斜坡产生器，其用以提供斜坡信号Vr1。

图7示出了根据本申请某些实施例的图2所示的多个斜坡信号Vr1及Vr2的具体实施方式。请连同图2参照图7，比较电路222可在早于比较电路222接收斜坡信号Vr1的时间点一段预定时间TC的时间点，接收斜坡信号Vr2或斜坡信号Vr1的超前副本(advanced replica)。因此，斜坡信号Vr2的信号电平相对于斜坡信号Vr1的信号电平具有一预定偏移Vos1。通过将模拟信号VA_I,J与斜坡信号Vr1的超前副本进行比较，比较电路222可将模拟信号VA_I,J与斜坡信号Vr1加上预定偏移Vos 1作比较。

值得注意的是，模拟信号VA_I,J的信号电平介于斜坡信号Vr2的信号电平与斜坡信号Vr1的信号电平之间的这段时间TD等于预定时间TC。比较电路222可根据预定时间TC启用计数值CT的存储。

在某些实施例中，可根据预定时间TC来决定预定偏移Vos 1或多个斜坡信号Vr2和Vr1各自的信号电平之间的差值。举例来说，当预定时间TC等于图4所示的时间TA时，预定偏移Vos 1等于图4所示的预定偏移Vos。

在某些实施例中，可根据预定时间TC来决定启用计数值的存储的一段时间。举例来说，图3所示的处理电路334可启用计数值CT的存储预定时间TC。

以上所述是出于说明的目的，并非用来限制本申请的范围。只要比较电路可以将一模拟信号与一斜坡信号作比较，以预测/决定是否即将要获得(或传输)所述模拟信号相对应的计数值(或所述模拟信号相对应的数字信号)，相关的修改与替代方案均属于本申请的范围。

图8示出了根据本申请某些实施例的示例性的模数转换方法的流程图。出于说明的目的，以下参照图2所示的ADC 220来描述模数转换方法800。本领域的技术人员应可理解，模数转换方法800亦可用于图1所示的模数转换电路120中的每一ADC和/或图3所示的ADC 320，而不会悖离本申请的范围。此外，在某些实施例中，模数转换方法800亦可包括其他操作。在某些实施例中，可采用不同的顺序来执行模数转换方法800的操作，和/或模数转换方法800可采用不同的操作。

在操作802，将一模拟信号分别与一斜坡信号及所述斜坡信号加上一预定偏移作比较，以产生一控制信号。举例来说，比较电路222用以将像素P_I,J输出的模拟信号VA_I,J分别与斜坡信号Vr1以及斜坡信号Vr1加上一预定偏移作比较，以产生控制信号VC，其中斜坡信号Vr1加上预定偏移可由斜坡信号Vr2来实施。

在操作804，当所述控制信号指示出所述模拟信号的信号电平大于所述斜坡信号的信号电平，且小于所述斜坡信号的信号电平加上所述预定偏移时，将一计数器电路计算的一计数值储存为所述模拟信号相对应的一数字信号。举例来说，当控制信号VC指示出模拟信号VA_I,J的信号电平介于多个斜坡信号Vr1与Vr2各自的信号电平之间时，处理电路224用以将计数值CT储存为数字信号VD。

在某些实施例中，当所述控制信号指示出所述模拟信号的信号电平小于所述斜坡信号的信号电平时，停止储存所述计数器电路计算的所述计数值。举例来说，当控制信号VC指示出模拟信号VA_I,J的信号电平小于斜坡信号Vr1的信号电平，处理电路224可停止储存计数值CT。最新储存在处理电路224的数字信号VD，或计数器电路130最新接收的计数值CT，可作为模拟信号VA_I,J的转换结果。

在某些实施例中，当所述控制信号指示出所述模拟信号的信号电平大于所述斜坡信号的信号电平加上所述预定偏移时，停用所述计数器电路计算的所述计数值的存储。举例来说，当控制信号VC指示出模拟信号VA_I,J的信号电平大于斜坡信号Vr2的信号电平时，处理电路224不启用计数值CT的存储，从而降低因为数据存储的缘故所造成的功耗。

由于本领域的技术人员在阅读了图1至图7的相关段落之后应可理解模数转换方法800的每一操作，为简洁起见，进一步的说明在此不再赘述。

通过使用模拟信号电平与不同的斜坡信号电平的比较结果，本申请的模数转换方案可选择性地启用计数器电路提供的计数值的存储，从而减少在模数转换器与计数器电路之间进行数据传输而导致的功耗。举例来说，模数转换器的功耗可减少到现有的像素模数转换器的一小部分，诸如10％，其取决于模拟信号电平和不同的斜坡信号电平所相关的预定偏移两者中的至少一个。此外，由于斜坡信号电平达到模拟信号电平的时间点是可预测的，因此，本申请的模数转换方案可获得接近真实噪声响应的噪声响应。

上文的叙述简要地提出了本申请某些实施例的特征，使本领域的技术人员可更全面地理解本申请的多个层面。本领域的技术人员应可了解，其可轻易地利用本申请作为基础，来设计或更动其他流程与结构，以实现与上文所述的实施方式相同的目的和/或达到相同的优点。本领域的技术人员应当明白，这些等效的实施方式仍属于本申请的精神与范围，且其可进行各种改变、替代与更改，而不会悖离本申请的精神与范围。

Claims (18)

1.一种模数转换器，用以将模拟信号转换为数字信号，其特征在于，包括：

比较电路，用以将所述模拟信号分别与斜坡信号及所述斜坡信号加上预定偏移作比较，以产生控制信号；以及

处理电路，耦接到所述比较电路，所述处理电路用以根据所述控制信号选择性地将计数器电路计算时钟信号的时钟周期个数所产生的持续更新且输出到所述处理电路的计数值，储存为所述数字信号，其中当所述控制信号指示出所述模拟信号的信号电平大于所述斜坡信号的信号电平加上所述预定偏移时，所述处理电路停止从所述计数器电路输入到所述处理电路的持续更新的所述计数值的存储；当所述控制信号指示出所述模拟信号的信号电平大于所述斜坡信号的信号电平，且小于所述斜坡信号的信号电平加上所述预定偏移时，所述处理电路用以将从所述计数器电路输入到所述处理电路的持续更新的所述计数值储存为所述数字信号。

2.如权利要求1所述的模数转换器，其特征在于，当所述控制信号指示出所述模拟信号的信号电平小于所述斜坡信号的信号电平时，所述处理电路不储存所述计数值。

3.如权利要求1所述的模数转换器，其特征在于，所述比较电路包括：

第一比较器，用以将所述模拟信号与所述斜坡信号作比较以产生第一比较信号；

第二比较器，用以将所述模拟信号与所述斜坡信号加上所述预定偏移作比较以产生第二比较信号；以及

信号产生电路，耦接到所述第一比较器与所述第二比较器，所述信号产生电路用以根据所述第一比较信号与所述第二比较信号来产生所述控制信号。

4.如权利要求3所述的模数转换器，其特征在于，当所述第一比较信号指示出所述模拟信号的信号电平小于所述斜坡信号的信号电平，或所述第二比较信号指示出所述模拟信号的信号电平大于所述斜坡信号的信号电平加上所述预定偏移时，所述信号产生电路用以产生具有第一信号电平的所述控制信号；当所述第一比较信号指示出所述模拟信号的信号电平大于所述斜坡信号的信号电平，且所述第二比较信号指示出所述模拟信号的信号电平小于所述斜坡信号的信号电平加上所述预定偏移时，所述信号产生电路用以产生具有与所述第一信号电平不同的第二信号电平的所述控制信号。

5.如权利要求3所述的模数转换器，其特征在于，所述信号产生电路包括：

反相器，耦接到所述第一比较器，所述反相器用来反相所述第一比较信号以产生第三比较信号；以及

与门，耦接到所述第二比较器及所述反相器，所述与门用来接收所述第二比较信号与所述第三比较信号以产生所述控制信号。

6.如权利要求1所述的模数转换器，其特征在于，所述预定偏移是所述比较电路内部固有的比较器偏移。

7.如权利要求1所述的模数转换器，其特征在于，所述比较电路用以接收所述斜坡信号的超前副本，并通过对所述模拟信号与所述斜坡信号的所述超前副本进行比较，以将所述模拟信号与所述斜坡信号加上所述预定偏移作比较。

8.如权利要求1所述的模数转换器，其特征在于，所述处理电路包括：

存储电路，用以将所述计数值储存为所述数字信号；以及

开关电路，用以根据所述控制信号将所述计数器电路的所述计数值提供给所述存储电路。

9.一种图像传感器，其特征在于，包括：

像素阵列，具有多个像素；

计数器电路，用以根据时钟信号提供计数值；以及

模数转换电路，耦接到所述像素阵列及所述计数器电路，所述模数转换电路包括至少一模数转换器，所述模数转换器用以根据所述计数值将像素所输出的模拟信号转换为数字信号，所述模数转换器包括：

比较电路，用以将所述模拟信号分别与斜坡信号及所述斜坡信号加上预定偏移作比较，以产生控制信号；以及

处理电路，耦接到所述比较电路和所述计数器电路，所述处理电路用以根据所述控制信号选择性地将计数器电路根据所述时钟信号所产生的持续更新且输出到所述处理电路的所述计数值，储存为所述数字信号，其中当所述控制信号指示出所述模拟信号的信号电平大于所述斜坡信号的信号电平加上所述预定偏移时，所述处理电路停止从所述计数器电路输入到所述处理电路的持续更新的所述计数值的存储；当所述控制信号指示出所述模拟信号的信号电平大于所述斜坡信号的信号电平且小于所述斜坡信号的信号电平加上所述预定偏移时，所述处理电路用以将从所述计数器电路输入到所述处理电路的持续更新的所述计数值储存为所述数字信号。

10.如权利要求9所述的图像传感器，其特征在于，所述像素阵列设置在第一电路层上，且所述模数转换电路设置在第二电路层上；所述第一电路层与所述第二电路层其中的一个电路层设置在其中的另一个电路层上。

11.如权利要求9所述的图像传感器，其特征在于，所述模数转换电路的多个模数转换器分别耦接到所述像素阵列中以一预定方向来排列的多个像素；各模数转换器用以根据所述计数值对相对应的像素的模拟信号进行转换。

12.如权利要求11所述的图像传感器，其特征在于，所述预定方向是行方向或列方向。

13.如权利要求9所述的图像传感器，其特征在于，当所述像素的读出操作开始时，所述计数器电路用以开始计算所述时钟信号的时钟周期个数，以产生所述计数值。

14.一种模数转换方法，其特征在于，包括：

将模拟信号分别与斜坡信号及所述斜坡信号加上预定偏移作比较，以产生控制信号；

当所述控制信号指示出所述模拟信号的信号电平大于所述斜坡信号的信号电平加上所述预定偏移时，利用所述控制信号控制处理电路，使所述处理电路停止从计数器电路输入到所述处理电路的持续更新的计数值的存储，其中所述计数值是由所述计数器电路计算时钟信号的时钟周期个数所产生并输出到所述处理电路；以及

当所述控制信号指示出所述模拟信号的信号电平大于所述斜坡信号的信号电平，且小于所述斜坡信号的信号电平加上所述预定偏移时，利用所述控制信号控制所述处理电路，以将从所述计数器电路输入到所述处理电路的持续更新的所述计数值储存为所述模拟信号相对应的数字信号。

15.如权利要求14所述的模数转换方法，其特征在于，还包括：

当所述控制信号指示出所述模拟信号的信号电平小于所述斜坡信号的信号电平时，停止储存所述计数器电路计算的所述计数值。

16.如权利要求14所述的模数转换方法，其特征在于，将所述模拟信号分别与所述斜坡信号及所述斜坡信号加上所述预定偏移作比较，以产生所述控制信号的步骤包括：

将所述模拟信号与所述斜坡信号加上所述预定偏移作比较以产生第一比较信号；

将所述模拟信号与所述斜坡信号作比较以产生第二比较信号；

当所述第一比较信号指示出所述模拟信号的信号电平小于所述斜坡信号的信号电平加上所述预定偏移，且所述第二比较信号指示出所述模拟信号的信号电平大于所述斜坡信号的信号电平时，产生具有第一信号电平的所述控制信号；以及

当所述第一比较信号指示出所述模拟信号的信号电平大于所述斜坡信号的信号电平加上所述预定偏移，或所述第二比较信号指示出所述模拟信号的信号电平小于所述斜坡信号的信号电平时，产生具有与所述第一信号电平不同的第二信号电平的所述控制信号。

17.如权利要求14所述的模数转换方法，其特征在于，将所述模拟信号与所述斜坡信号加上所述预定偏移作比较的步骤包括：

将所述模拟信号与所述斜坡信号的超前副本进行比较，其中所述斜坡信号的所述超前副本的信号电平大于所述斜坡信号的信号电平所述预定偏移。

18.如权利要求14所述的模数转换方法，其特征在于，所述模拟信号是回应于像素的读出操作而从所述像素所输出；所述模数转换方法还包括：

当所述读出操作开始时，利用所述计数器电路来计算所述时钟信号的时钟周期个数，以产生所述计数值。

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