KR102135684B1 - 카운터 회로, 이를 포함하는 아날로그-디지털 컨버터, 이미지 센서 및 이를 이용하는 상관 이중 샘플링 방법 - Google Patents

카운터 회로, 이를 포함하는 아날로그-디지털 컨버터, 이미지 센서 및 이를 이용하는 상관 이중 샘플링 방법 Download PDF

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Abstract

카운터 회로는 제1 카운터 및 제2 카운터를 포함한다. 상기 제1 카운터는 제1 비교 신호에 기초한 제1 카운팅 인에이블 신호에 응답하여 코스(coarse) 카운팅 구간 동안, 제1 주파수로 토글링하는 제1 카운터 클럭 신호를 카운팅하여 N 비트의 카운터 출력 신호 중 상위 N-M 비트 신호들을 발생한다(N은 M 보다 큰 자연수, M은 3이상의 자연수). 상기 제2 카운터는 제1 비교 신호 및 제2 비교 신호에 기초한 제2 카운팅 인에이블 신호에 응답하여 상기 코스 카운팅 구간에 연속하는 파인(fine) 카운팅 구간 동안 상기 제1 주파수보다 높은 제2 주파수로 토글링하는 제2 카운터 클럭 신호를 카운팅하여 상기 N 비트의 카운터 출력 신호 중 하위 M 비트 신호들을 발생한다.

Description

카운터 회로, 이를 포함하는 아날로그-디지털 컨버터, 이미지 센서 및 이를 이용하는 상관 이중 샘플링 방법{Counter circuit, ADC and Image sensor incluing the same and method of correlated double sampling}
본 발명은 카운터에 관한 것으로, 보다 상세하게는 카운터 회로, 이를 포함하는 아날로그-디지털 컨버터, 이미지 센서 및 이를 이용하는 상관 이중 샘플링 방법에 관한 것이다.
빛의 세기, 음향의 세기, 시간 등과 같은 유효한 물리량을 디지털 신호로 변환하기 위하여 다양한 전자 장치에 카운터 회로가 이용될 수 있다.
예를 들어, 이미지 센서는 입사광에 반응하는 반도체의 성질을 이용하여 이미지를 획득하는 장치로서, 픽셀 어레이에서 출력되는 아날로그 신호를 디지털 신호로 변환하기 위하여 아날로그-디지털 컨버터를 포함한다. 상기 아날로그-디지털 컨버터는 클록 신호를 이용하여 카운팅 동작을 수행하는 카운터 회로를 이용하여 구현될 수 있다.
카운터 회로의 동작 속도 및 소모 전력은 이를 포함하는 장치 또는 시스템의 성능에 직접적인 영향을 미친다.
이에 따라, 본 발명의 일 목적은 토글링 횟수를 감소시켜 전력 소모를 감소시킬 수 있는 카운터 회로를 제공하는데 있다.
본 발명의 일 목적은 상기 카운터 회로를 이용하여 전력 소모를 감소시킬 수 있는 아날로그-디지털 컨버터를 제공하는데 있다.
본 발명의 일 목적은 상기 카운터 회로를 이용하여 전력 소모를 감소시킬 수 있는 이미지 센서를 제공하는데 있다.
본 발명의 일 목적은 상기 카운터 회로를 이용하는 상관 이중 샘플링 방법을 제공하는데 있다.
상기 본 발명의 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 카운터 회로는 제1 카운터 및 제2 카운터를 포함한다. 상기 제1 카운터는 제1 비교 신호에 기초한 제1 카운팅 인에이블 신호에 응답하여 코스(coarse) 카운팅 구간 동안, 제1 주파수로 토글링하는 제1 카운터 클럭 신호를 카운팅하여 N 비트의 카운터 출력 신호 중 상위 N-M 비트 신호들을 발생한다(N은 M 보다 큰 자연수, M은 3이상의 자연수). 상기 제2 카운터는 상기 제1 비교 신호 및 제2 비교 신호에 기초한 제2 카운팅 인에이블 신호에 응답하여 상기 코스 카운팅 구간에 연속하는 파인(fine) 카운팅 구간 동안 상기 제1 주파수보다 높은 제2 주파수로 토글링하는 제2 카운터 클럭 신호를 카운팅하여 상기 N 비트의 카운터 출력 신호 중 하위 M 비트 신호들을 발생한다.
예시적인 실시예에 있어서, 상기 제2 주파수는 상기 제1 주파수의 2^(M-1) 배 또는 2^(M-2) 배일 수 있다.
예시적인 실시예에 있어서, 상기 제1 카운터는 상기 제1 카운팅 인에이블 신호에 응답하여 상기 하위 M 비트 신호 중 최상위 비트 신호와 상기 제1 카운터 클럭 신호 중 하나를 선택하는 스위칭부; 및 상기 스위칭부에 연결되고, 상기 코스 카운팅 구간 동안에는 상기 제2 카운터와 분리되고 상기 파인 카운팅 구간 동안에는 상기 제2 카운터와 연결되어 상기 상위 N-M 비트 신호를 발생하는 제1 카운팅 유닛을 포함할 수 있다.
상기 제1 카운팅 유닛은 상기 제1 카운팅 인에이블 신호에 응답하여 상기 최상위 비트 신호와 상기 제1 카운터 클럭 신호 중 하나와 연결되어 상기 상위 N-M 비트 신호들을 발생하는 복수의 디(D)-플립플롭들을 포함할 수 있다. 상기 복수의 디(D)-플립플롭들 각각은 데이터 단자로 피드백되는 반전 출력 단자; 인접 하위 비트 신호가 인가되는 클럭 단자; 및 상기 상위 N-M 비트 신호들을 각각 발생하는 출력 단자를 구비할 수 있다.
상기 제1 카운팅 유닛은 상기 파인 카운팅 구간 동안에는 상기 제2 카운터에 연결되어 리플 카운터로서 동작할 수 있다.
예시적인 실시예에 있어서, 상기 제2 카운터는 상기 코스 카운팅 구간이 비활성화로 트랜지션되는 것에 응답하여 활성화 되는 상기 파인 카운팅 구간 동안에 상기 제2 카운터 클럭 신호를 카운팅할 수 있다.
상기 제2 카운터 회로는 래치 제어 신호에 응답하여 상기 M 비트 신호들 중 최하위 비트를 래치하는 래치; 상기 래치의 출력과 상기 제2 카운터 클럭 신호를 배타적 논리합 연산하는 배타적 논리합 게이트; 상기 배타적 논리합 게이트의 출력을 인가받는 데이터 단자, 상기 제2 카운팅 인에이블 신호를 인가받는 클럭 단자 및 상기 최하위 비트를 제공하는 출력 단자를 구비하는 제1 디(D)-플립플롭; 및 상기 제1 디(D)-플립플롭에 연결되어 제2 내지 제M 비트 신호들을 발생하는 복수의 제2 디(D)-플립플롭들을 포함할 수 있다. 상기 복수의 제2 디(D)-플립플롭들 각각은 데이터 단자로 피드백되는 반전 출력 단자; 인접 하위 비트 신호가 인가되는 클럭 단자; 및 상기 제2 내지 제M 비트 신호들을 각각 발생하는 출력 단자를 구비할 수 있다.
예시적인 실시예에 있어서, 상기 카운터 회로는 상기 제1 비교 신호, 상기 제1 비교 신호가 반전되고 지연된 상기 제2 비교 신호, 상기 제1 주파수를 갖는 제1 입력 클럭 신호 및 상기 제2 주파수를 갖는 제2 입력 클럭 신호에 기초하여 상기 제1 카운팅 인에이블 신호, 상기 제1 카운터 클럭 신호, 상기 제2 카운팅 인에이블 신호 및 상기 제2 카운터 클럭 신호를 발생하는 카운터 제어 로직을 더 포함할 수 있다.
상기 카운터 제어 로직은 상기 제1 비교 신호 및 상기 제1 입력 클럭 신호에 기초하여 상기 제1 카운팅 인에이블 신호 및 상기 제1 카운터 클럭 신호를 발생하는 제1 제어 섹션; 및 상기 제1 비교 신호, 상기 제2 비교 신호, 상기 제2 입력 클럭 신호 및 상기 제1 카운팅 인에이블 신호에 기초하여 상기 제2 카운팅 인에이블 신호 및 상기 제2 카운터 클럭 신호를 발생하는 제2 제어 섹션을 포함할 수 있다.
상기 제1 제어 섹션은 상기 제1 카운팅 인에이블 신호가 상기 제1 비교 신호가 활성화되는 제1 구간과 상기 제1 비교 신호가 비활성화 된 후 상기 제1 구간과 부분적으로도 중첩하지 않는 상기 제1 카운터 클럭 신호의 적어도 하나의 하강 에지까지의 제2 구간을 포함하는 상기 코스 카운팅 구간 동안에 활성화되도록 상기 제1 카운팅 인에이블 신호를 발생할 수 있다.
상기 제2 제어 섹션은 상기 제2 카운팅 인에이블 신호가 상기 코스 카운팅 구간이 비활성화된 시점부터 상기 제2 비교 신호가 활성화되는 시점까지를 포함하는 상기 파인 카운팅 구간 동안에 활성화되도록 상기 제2 카운팅 인에이블 신호를 발생할 수 있다.
예시적인 실시예에 있어서, 상기 하위 M 비트는 적어도 하나의 비트 제어 신호에 응답하여 가변될 수 있다.
상기 제2 카운터는 상기 적어도 하나의 비트 제어 신호에 응답하여 상기 하위 M 비트 신호들 중 제2 최상위 비트와 상기 제1 카운터 클럭 신호 중 하나를 상기 최상위 비트를 출력하는 디-플립플롭의 클럭 단자에 제공하는 멀티플렉서를 더 포함할 수 있다.
예시적인 실시예에 있어서, 상기 상위 N-M 비트 신호들은 상기 제1 카운터 클럭 신호의 하강 에지에 응답하여 토글링하고, 상기 하위 M 비트 신호들을 상기 제2 카운터 클럭 신호의 하강 에지에 응답하여 토글링할 수 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 아날로그-디지털 컨버터는 비교기 및 카운터 회로를 포함한다. 상기 비교기는 물리량을 나타내는 아날로그 신호 및 기준 신호를 비교하여 제1 비교 신호를 발생한다. 상기 카운터 회로는 제1 및 제2 입력 신호들에 기초하여 상기 아날로그 신호에 상응하는 디지털 신호를 발생한다. 상기 카운터 회로는 제1 카운터 및 제2 카운터를 포함한다. 상기 제1 카운터는 상기 제1 비교 신호에 기초한 제1 카운팅 인에이블 신호에 응답하여 코스(coarse) 카운팅 구간 동안, 제1 주파수로 토글링하는 상기 제1 카운터 클럭 신호를 카운팅하여 N 비트의 카운터 출력 신호 중 상위 N-M 비트 신호들을 발생한다(N은 M 보다 큰 자연수, M은 3이상의 자연수). 상기 제2 카운터는 제2 카운팅 인에이블 신호에 응답하여 상기 코스 카운팅 구간에 연속하는 파인(fine) 카운팅 구간 동안 상기 제1 비교 신호 및 제2 비교 신호에 기초한 제2 카운팅 인에이블 신호에 응답하여 상기 제1 주파수보다 높은 제2 주파수로 토글링하는 상기 제2 카운터 클럭 신호를 카운팅하여 상기 N 비트의 카운터 출력 신호 중 하위 M 비트 신호들을 발생한다.
예시적인 실시예에 있어서, 상기 카운터 회로는 상기 제1 비교 신호, 상기 제1 비교 신호가 반전되고 지연된 상기 제2 비교 신호, 상기 제1 주파수를 갖는 상기 제1 입력 클럭 신호 및 상기 제2 주파수를 갖는 상기 제2 입력 클럭 신호에 기초하여 상기 제1 카운팅 인에이블 신호, 상기 제1 카운터 클럭 신호, 상기 제2 카운팅 인에이블 신호 및 상기 제2 카운터 클럭 신호를 발생하는 카운터 제어 로직을 더 포함할 수 있다.
예시적인 실시예에 있어서, 상기 제1 카운터는 상기 제1 카운팅 인에이블 신호에 응답하여 상기 하위 M 비트 신호 중 최상위 비트 신호와 상기 제1 카운터 클럭 신호 중 하나를 선택하는 스위칭부; 및 상기 스위칭부에 연결되고, 상기 코스 카운팅 구간 동안에는 상기 제2 카운터와 분리되고 상기 파인 카운팅 구간 동안에는 상기 제2 카운터와 연결되어 상기 상위 N-M 비트 신호를 제공하는 제1 카운팅 유닛을 포함할 수 있다.
예시적인 실시예에 있어서, 상기 카운터 회로는 상기 제1 및 제2 카운터 클럭 신호의 사이클 주기마다 적어도 두 번 카운팅 하고, 상기 제2 주파수는 상기 제1 주파수의 2^(M-1) 배 또는 2^(M-2) 배일 수 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 이미지 센서는 감지부, 아날로그-디지털 컨버터 및 제어부를 포함한다. 상기 감지부는 물리량을 감지하여 상기 물리량에 상응하는 아날로그 신호를 발생한다. 상기 아날로그-디지털 컨버터는 상기 아날로그 신호를 기준 신호와 비교하고 적어도 하나의 카운터 회로를 이용하여 상기 아날로그 신호에 상응하는 디지털 신호를 발생한다. 상기 제어부는 상기 감지부 및 상기 아날로그-디지털 컨버터의 동작을 제어한다. 상기 카운터 회로는 제1 비교 신호에 기초한 제1 카운팅 인에이블 신호에 응답하여 코스(coarse) 카운팅 구간 동안, 제1 주파수로 토글링하는 제1 카운터 클럭 신호를 카운팅하여 N 비트의 카운터 출력 신호 중 상위 N-M 비트 신호들을 발생하는 제1 카운터(N은 M 보다 큰 자연수, M은 3이상의 자연수); 및 상기 제1 비교 신호 및 제2 비교 신호에 기초한 제2 카운팅 인에이블 신호에 응답하여 상기 코스 카운팅 구간에 연속하는 파인(fine) 카운팅 구간 동안 상기 제1 주파수의 2^(M-1) 배의 제2 주파수로 토글링하는 제2 카운터 클럭 신호를 카운팅하여 상기 N 비트의 카운터 출력 신호 중 하위 M 비트 신호들을 발생하는 제2 카운터를 포함한다.
예시적인 실시예에 있어서, 상기 감지부는 입사광을 감지하여 상기 아날로그 신호를 발생하는 픽셀 어레이를 포함하고, 상기 픽셀 어레이는 상관 이중 샘플링(Correlated Double Sampling)을 위한 리셋 성분을 나타내는 제1 아날로그 신호 및 이미지 신호 성분을 나타내는 제2 아날로그 신호를 순차적으로 출력할 수 있다.
상기 카운터 회로는 상기 제1 아날로그 신호에 대한 카운팅이 완료된 후 상기 제2 아날로그 신호에 대한 카운팅의 개시 전에 적어도 하나의 반전 제어 신호에 응답하여 상기 N 비트의 카운터 출력 신호를 반전할 수 있다.
상기 카운터 회로는 상기 제1 및 제2 아날로그 신호들 각각을 상기 기준 신호와 비교한 제1 비교 신호들, 상기 제1 비교 신호가 적어도 지연된 제2 비교 신호들에 기초하여 상기 제1 아날로그 신호와 상기 제2 아날로그 신호를 순차적으로 출력하는 경우에 각각 상기 상위 N-M 비트 신호들을 제공하는 코스 카운팅과 상기 하위 M 비트 신호들을 제공하는 파인 카운팅 동작을 수행할 수 있다.
예시적인 실시예에 있어서, 상기 제2 주파수는 상기 제1 주파수의 2^(M-1) 배 또는 2^(M-2) 배일 수 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 상관 이중 샘플링 방법은 리셋 성분을 나타내는 제1 아날로그 신호를 카운팅하는 제1 카운팅 단계; 신호 성분을 나타내는 제2 아날로그 신호를 카운팅하는 제2 카운팅 단계; 및 상기 제1 카운팅 결과 및 상기 제2 카운팅 결과에 기초하여 상기 제1 아날로그 신호 및 상기 제2 아날로그 신호의 차이에 상응하는 디지털 신호를 발생하는 단계를 포함한다. 상기 제1 카운팅 단계 및 상기 제2 카운팅 단계의 각각은 제1 비교 신호에 기초한 코스(coarse) 카운팅 구간 동안, 제1 주파수로 토글링하는 제1 카운터 클럭 신호를 카운팅하여 상기 제1 및 제2 아날로그 신호들 각각에 상응하는 N 비트의 카운터 출력 신호 중 상위 N-M 비트 신호들을 발생하는 단계(N은 M 보다 큰 자연수, M은 3이상의 자연수); 및 상기 코스 카운팅 구간에 연속하며 상기 제1 비교 신호 및 제2 비교 신호에 기초한 파인(fine) 카운팅 구간 동안 상기 제1 주파수보다 높은 제2 주파수로 토글링하는 제2 카운터 클럭 신호를 카운팅하여 상기 N 비트의 카운터 출력 신호 중 하위 M 비트 신호들을 발생하는 단계를 포함한다.
예시적인 실시예에 있어서, 상기 상관 이중 샘플링 방법은 상기 제1 카운팅 단계가 완료된 후 상기 제2 카운팅 단계의 개시 전에, 반전 제어 신호에 응답하여 상기 N 비트의 카운터 출력 신호를 반전하는 단계를 더 포함할 수 있다. 상기 제2 주파수는 상기 제1 주파수의 2^(M-1) 배 또는 2^(M-2) 배일 수 있다.
본 발명에 실시예들에 따르면, 코스 카운팅 구간과 파인 카운팅 구간에 서로 다른 주파수를 갖는 카운터 클럭 신호들을 카운팅하여 카운터 출력 신호를 제공함으로써 카운터 클럭 신호의 토글링 회소를 감소시킬 수 있어 전력 소모를 대폭적으로 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 이미지 센서의 구성을 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 이미지 센서의 구성을 구체적으로 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 도 2의 카운터 블록에 포함되는 복수의 카운터 회로들 중 하나의 구성을 나타내는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 도 3의 카운터 제어 로직의 구성을 나타낸다.
도 5는 도 4의 카운터 제어 로직의 여러 신호들을 나타내는 타이밍도이다.
도 6은 본 발명의 일 실시예에 따른 도 3의 카운터 섹션의 구성을 나타내는 블록도이다.
도 7은 본 발명의 일 실시예에 따른 도 6의 카운터 섹션의 구성을 보다 상세히 나타내는 회로도의 일 예를 나타낸다.
도 8은 본 발명의 일 실시예에 따른 도 3의 카운터 회로의 동작을 나타내는 타이밍도이다.
도 9는 본 발명의 일 실시예에 따른 도 6의 카운터 섹션의 구성을 보다 상세히 나타내는 회로도의 일 예를 나타낸다.
도 10은 본 발명의 일 실시예에 따른 반전 기능을 갖는 카운터 회로를 나타내는 블록도이다.
도 11은 본 발명의 일 실시예에 따른 도 10의 카운터 섹션의 구성을 나타내는 블록도이다.
도 12는 본 발명의 일 실시예에 따른 도 11의 카운터 섹션의 구성을 보다 상세히 나타내는 회로도이다.
도 13은 도 12의 서브 카운팅 유닛들 중 하나의 구성을 나타낸다.
도 14는 본 발명의 일 실시예에 따른 도 10의 카운터 회로의 동작을 나타내는 타이밍도이다.
도 15 내지 도 18은 도 3의 이미지 센서의 픽셀 어레이에 포함되는 단위 픽셀의 예들을 나타내는 회로도들이다.
도 19는 본 발명의 일 실시예에 따른 이미지 센서를 카메라에 응용한 예를 나타내는 블록도이다.
도 20a는 본 발명의 일 실시예에 따른 상관 이중 샘플링 방법을 나타내는 순서도이다.
도 20b는 도 20a의 제1 및 제2 카운팅 단계 각각을 보다 상세히 나타내는 흐름도이다.
도 21은 본 발명의 실시예들에 따른 모바일 기기를 나타내는 평면도이다.
도 22는 도 21의 모바일 기기의 일 예를 나타내는 블록도이다.
도 23은 도 21의 모바일 기기에 포함되는 3차원 이미지 센서의 일 예를 나타내는 블록도이다.
도 24는 도 21의 모바일 기기에 포함되는 2차원 이미지 센서의 일 예를 나타내는 블록도이다.
도 25는 본 발명의 실시예들에 따른 모바일 기기의 다른 예를 나타내는 평면도이다.
도 26은 도 25의 모바일 기기의 일 예를 나타내는 블록도이다.
도 27은 본 발명의 실시예들에 따른 모바일 기기의 다른 예를 나타내는 평면도이다.
도 28은 도 27의 모바일 기기의 일 예를 나타내는 블록도이다.
도 29는 도 28의 모바일 기기에 포함되는 이미지 센서의 일 예를 나타내는 블록도이다.
도 30 및 도 31은 도 29의 이미지 센서에 포함되는 센싱부의 예들을 나타내는 도면들이다.
도 32는 본 발명의 실시예들에 따른 모바일 기기에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 이미지 센서의 구성을 나타내는 블록도이다.
도 1을 참조하면, 이미지 센서(100)는 픽셀 어레이(111)로 구성되는 감지부(110), 로우 드라이버(Row Driver, 120), 상관 이중 샘플링(CDS: Correlated Double Sampling) 블록(130), 카운터 블록(160), 램프 신호 생성기(Ramp Generator, 170), 제어부(180), 및 버퍼(Buffer, 190)를 포함한다. 여기서 CDS 블록(130)과 카운터 블록(160)은 아날로그-디지털 컨버터(ADC)를 구성할 수 있다.
상기 이미지 센서(100)는 외부의 이미지 프로세서의 제어에 의해 렌즈(50)를 통해 촬상된 피사체(60)를 센싱하고, 상기 이미지 프로세서는 상기 이미지 센서(100)에 의해 센싱되어 출력된 이미지를 디스플레이 유닛에 출력할 수 있다. 이때, 디스플레이 유닛은 영상을 출력할 수 있는 모든 장치를 포함한다. 예컨대, 상기 디스플레이 유닛은 컴퓨터, 휴대폰 및 기타 영상 출력 단말을 포함할 수 있다.
이미지 신호 프로세서는 상기 버퍼(190)의 출력 신호인 이미지 데이터를 입력받아 이미지를 사람이 보기 좋도록 가공/처리하여 가공/처리된 이미지를 디스플레이 유닛으로 출력한다. 상기 이미지 신호 프로세서는 이미지 센서 외부에 위치하거나 이미지 센서(100) 내부에 위치할 수 있다.
픽셀 어레이(111)는 다수의 광 감지 소자, 예컨대 포토(photo) 다이오드 또는 핀드 포토 다이오드(pinned photo diode) 등의 광 감지 소자(또는 단위 픽셀)를 포함한다. 픽셀 어레이(111)는 다수의 광 감지 소자를 이용하여 빛을 감지하고, 이를 전기적 신호로 변환하여 이미지 신호를 생성한다.
제어부(180)는 로우 드라이버(120), CDS 블록(130), 카운터 블록(160) 및 램프 신호 생성기(170) 각각에 제어 신호(CLT1~CLT4)를 출력하여 상기 로우 드라이버(120), CDS 블록(130) 카운터 블록(160) 및 램프 신호 생성기(170)의 동작을 제어할 수 있다. 또한 제어부(180)는 제1 및 제2 입력 클럭 신호들(SCLK, FCLK)을 발생하여 카운터 블록(160)에 제공할 수 있다.
로우 드라이버(120)는 픽셀 어레이(111)를 행(row) 단위로 구동한다. 예컨대, 로우 드라이버(120)는 제어 신호(CTL1)과 같은 행 선택 신호를 생성할 수 있다. 그리고, 픽셀 어레이(111)는 로우 드라이버(120)로부터 제공된 행 선택 신호에 의해 선택되는 행(row)으로부터 리셋 성분에 해당하는 제1 아날로그 신호와 이미지 신호 성분에 해당하는 제2 아날로그 신호를 CDS 블록(130)으로 출력한다. 상기 CDS 블록(130)은 입력받은 제1 아날로그 신호와 제2 아날로그 신호에 대하여 상관 이중 샘플링을 수행할 수 있다.
카운터 블록(140)는 상기 램프 신호 생성기(170)로부터 제공된 램프 신호(RV)와 픽셀 어레이(111)로부터 출력되는 픽셀 출력 전압 (제1 아날로그 신호 및 제2 아날로그 신호)를 비교하여 제1 및 제2 비교 신호들을 출력하고, 상기 제1 및 제2 비교 신호들에 기초하여 제1 및 제2 입력 클럭 신호들(SCLK, FCLK)을 카운팅하여 상관 이중 샘플링된 신호에 상응하는 디지털 신호(DGS)를 버퍼(190)로 출력한다.
버퍼(190)는 상기 카운터 블록(160)로부터 출력된 디지털 신호(DGS)를 임시 저장한 후 센싱하고 증폭하여 이미지 데이터(IDTA)로 출력한다. 이때, 상기 버퍼(190)는 임시 저장을 위해 각 열에 하나씩 포함된 복수의 컬럼 메모리 블록(예컨대, SRAM) 및 상기 카운터 블록(160)로부터 출력된 디지털 신호를 센싱하고 증폭하기 위한 센스 앰프(SA)를 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른 도 1의 이미지 센서의 구성을 구체적으로 나타내는 블록도이다.
도 2를 참조하면, 상기 이미지 센서(100)는 픽셀 어레이(active pixel array, 111)로 구성되는 감지부(110), 로우 드라이버(row driver, 120), CDS 블록(130), 카운터 블록(160), 램프 신호 생성기(ramp generator, 170), 제어부(180) 및 버퍼(190)를 포함한다. 이때, CDS 블록(130) 및 카운터 블록(160)은 아날로그-디지털 컨버터를 구성할 수 있다.
픽셀 어레이(111)는 각각이 다수의 행(row) 라인들 및 다수의 컬럼(column) 라인들과 접속되는 매트릭스 형태의 다수의 단위 픽셀(112)들을 포함할 수 있다.
다수의 단위 픽셀(112)들 각각은 레드(red) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 레드 픽셀, 그린 (green) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 그린 픽셀, 및 블루(blue) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 블루 픽셀을 포함할 수 있다. 또한, 픽셀 어레이(111)를 구성하는 다수의 단위 픽셀(112)들 각각의 상부에는 특정 스펙트럼 영역의 빛을 투과시키기 위한 각각의 컬러 필터 어레이가 배열될 수 있다.
로우 드라이버(120)는 제어부(180)에서 생성된 행 제어신호(CTL1, 예컨대, 어드레스 신호)를 디코딩하고, 디코딩된 행 제어신호에 응답하여 픽셀 어레이(111)를 구성하는 행 라인들 중에서 적어도 어느 하나의 행 라인을 선택할 수 있다.
CDS 블록(130)은 픽셀 어레이(111)를 구성하는 컬럼 라인(COL)에 접속된 단위 픽셀(112)로부터 출력되는 픽셀 전압 신호(PV)에 대해 상관 이중 샘플링을 수행할 수 있다. CDS 블록(130)은 복수의 비교기(141)들 및 복수의 지연셀(151)을 포함하며, 각 비교기(141)는 칼럼 단위로 단위 픽셀들(UP) 및 램프 신호 생성기(170)와 연결되고, 각 지연셀(151)은 각 비교기(141)의 출력에 연결된다. 단위 픽셀(112)은 비교기(141)의 제1 입력단에, 램프 신호 생성기(170)는 비교기(141)의 제2 입력단에 연결될 수 있다. 또한 비교기(141)에서는 픽셀 출력 전압(PV)과 램프 신호(또는 기준 신호, RV)를 비교하여 제1 비교 신호(CMP1)를 출력하고, 지연 셀(151)은 제1 비교 신호(CMP1)를 반전하고 지연시켜(또는 지연시켜) 제2 비교 신호(CMP2)를 출력할 수 있다.
상기 비교기(141)는 단위 픽셀(112)의 출력인 픽셀 전압 신호(PV)와 상기 램프 신호 생성기(160)로부터 발생된 램프 신호(RV) 값을 입력받아 서로 비교하여 제1 비교 신호(CMP1)를 출력단으로 출력할 수 있다. 여기서, 픽셀 출력 전압(PV)은 빛의 세기와 같은 유효한 임의의 물리량을 나타낼 수 있다. 이 때, 상기 비교기(141)로부터 출력되는 제1 비교 신호(CMP1)는 리셋 성분에 해당하는 제1 아날로그 신호에 대한 제1 카운팅 동작과 이미지 신호 성분에 해당하는 제2 아날로그 신호에 대한 제2 카운팅 동작 각각에서 두 번 출력될 수 있고, 각각 램프 신호(RV)를 이용하여 램프 신호(RV)와의 차이가 픽업되어 램프 신호의 기울기에 따라 출력될 수 있다.
상기 카운터 블록(160)은 복수의 카운터 회로(200)들을 포함하며, 상기 카운터(200)들은 각각 상기 비교기(141)들의 출력단과 지연 셀(151)의 출력단에 연결되며, 제어부(180)로부터 입력되는 제1 및 제2 입력 클럭 신호(SCLK, FCLK)에 따라 상기 제1 및 제2 비교 신호들(CMP1, CMP2)을 카운팅하여 디지털 신호로 출력한다. 이때, 제1 및 제2 입력 클럭 신호들(SCLK, FCLK)은 상기 제어부(180)에 내부에 위치한 카운터 컨트롤러(미도시)에 의해 발생될 수 있다.
이때, 상기 카운터 회로(200)는 업/다운 카운터(Up/Down Counter) 및 비트-와이즈 카운터(Bit-wise Inversion Counter)를 포함한다. 이때, 상기 비트-와이즈 카운터는 상기 업/다운 카운터와 비슷한 동작을 수행할 수 있다. 예컨대, 상기 비트-와이즈 카운터는 업 카운트만 수행하는 기능 및 특정 신호가 들어오면 카운터 내부의 모든 비트를 반전하여 1의 보수(1's complement)로 만드는 기능을 수행할 수 있기 때문에, 이를 이용하여 리셋 카운트(reset count)를 수행한 후 이를 반전하여 1의 보수, 즉, 음수 값으로 변환할 수 있다.
상기 버퍼(190)는 컬럼 메모리 블록(191) 및 센스 엠프(192)를 포함하고, 상기 컬럼 메모리 블록(191)은 복수의 메모리(193)들을 포함한다. 상기 메모리(193)들은 상기 제어부(170)에서 발생된 제어신호에 기초하여, 상기 컬럼 메모리 블록(191) 내부 또는 제어부(180) 내부에 위치한 메모리 컨트롤러(미도시)에 의해 발생된 메모리 제어 신호에 따라 동작할 수 있으며, 상기 메모리(193)는 SRAM에 해당할 수 있다.
상기 컬럼 메모리 블록(191)은 상기 메모리 제어 신호에 따라, 상기 카운터 회로(200)들이 카운팅하여 출력한 디지털 신호를 임시 저장한 후 센스 앰프(192)로 출력하며, 상기 센스 앰프(192)는 이를 센싱하고 증폭해 디지털 신호(IDTA, 또는 이미지 데이터)로서 출력할 수 있다.
도 3은 본 발명의 일 실시예에 따른 도 2의 카운터 블록에 포함되는 복수의 카운터 회로들 중 하나의 구성을 나타내는 블록도이다.
도 3을 참조하면, 카운터 회로(200a)는 카운터 제어 로직(210) 및 카운터 섹션(300)을 포함할 수 있다.
카운터 제어 로직(210)은 제1 비교 신호(CMP1), 상기 제1 비교 신호(CMP1)가 반전되고 지연된 제2 비교 신호(CMP2), 제1 주파수를 갖는 제1 입력 클럭 신호(SCLK) 및 제2 주파수를 갖는 제2 입력 클럭 신호(FCLK)에 기초하여 제1 카운팅 인에이블 신호(CNTEN1), 제1 카운터 클럭 신호(CRCLK), 제2 카운팅 인에이블 신호(CNTEN2) 및 제2 카운터 클럭 신호(FNCLK)를 발생할 수 있다. 여기서 제2 주파수는 제1 주파수의 2^(M-1)배 또는 2^(M-2)배의 주파수를 가질 수 있고, 여기서 M은 3이상의 자연수일 수 있다.
카운터 섹션(300)은 제1 카운팅 인에이블 신호(CNTEN1), 제1 카운터 클럭 신호(CRCLK), 제2 카운팅 인에이블 신호(CNTEN2) 및 제2 카운터 클럭 신호(FNCLK)에 기초하여 N 비트의 카운터 출력 신호(COUT)를 발생할 수 있다. 여기서 N은 M보다 큰 자연수이다. 실시예에 있어서, 카운터 섹션(300)은 N 비트의 카운터 출력 신호(COUT) 중에서 하위 M 비트 신호들과 상위 N-M 비트 신호들의 비율을 조절하기 위한 비트 제어 신호(BCTL)를 더 수신할 수 있다.
도 4는 본 발명의 일 실시예에 따른 도 3의 카운터 제어 로직의 구성을 나타낸다.
도 4를 참조하면, 카운터 제어 로직(210)은 제1 제어 섹션(210) 및 제2 제어 섹션(230)을 포함할 수 있다.
제1 제어 섹션(210)은 제1 비교 신호(CMP1) 및 제1 입력 클럭 신호(SCLK)에 기초하여 제1 카운터 클럭 신호(CRCLK) 및 제1 카운팅 인에이블 신호(CNTEN1)를 발생할 수 있다. 제2 제어 섹션(230)은 제1 비교 신호(CMP1) 및 제2 비교 신호(CMP2), 제2 입력 클럭 신호(FCLK) 및 제1 카운팅 인에이블 신호(CNTEN)에 기초하여 제2 카운터 클럭 신호(FNCLK) 및 제1 카운팅 인에이블 신호(CNTEN2)를 발생할 수 있다.
제1 제어 섹션(210)은 하강 에지-트리거형 디-플립플롭들(211, 213). 낸드 게이트(215) 및 인버터(217)를 포함할 수 있다. 디-플립플롭(211)은 제1 비교 신호(CMP1)가 인가되는 데이터 단자(D) 및 출력 신호(SG2)를 제공하는 출력 단자(Q)를 구비한다. 디-플립플롭(213)은 출력 신호(SG2)가 인가되는 데이터 단자(D), 신호(SG3), 즉 제1 카운팅 인에이블 신호(CNTEN1)를 제공하는 출력 단자(Q) 및 제1 입력 클럭 신호(SCLK)가 인가되는 클럭 단자(CK)를 구비한다. 낸드 게이트(215)는 제1 입력 클럭 신호(SCLK)와 제1 카운팅 인에이블 신호(CNTEN1)에 대하여 낸드 연산하여 신호(SG1)을 제공하고, 인버터(217)는 낸드 게이트(215)의 출력을 반전하여 제1 카운터 클럭 신호(CRCLK)로 제공한다. 신호(SG1)는 디-플립플롭(211)의 클럭 단자(CK)에 인가된다.
제2 제어 섹션(230)은 노어 게이트(231), 앤드 게이트(232), 노어 게이트(233), 인버터(234) 하강 에지-트리거형 디-플립플롭(235) 및 앤드 게이트(236)를 포함할 수 있다. 노어 게이트(231)는 제1 및 제2 비교 신호들(CMP1, CMP2)를 노어 연산하여 신호(SG4)로 제공한다. 앤드 게이트(232)는 제2 입력 클럭 신호(FCLK)와 신호(SG4)를 앤드 연산하여 신호(SG5)로 제공한다. 노어 게이트(233)는 제2 비교 신호(CMP2)와 제1 카운팅 인에이블 신호(CNTEN1)를 노어 연산하여 제2 카운팅 인에이블 신호(CNTEN2)로 제공한다. 인버터(234)는 제1 카운팅 인에이블 신호(CNTEN1)를 반전시키고, 디-플립플롭(235)은 인버터(234)의 출력에 연결되는 데이터 단자(D) 및 신호(SG5)를 인가받는 클럭 단자(CK) 및 신호(SG6)를 제공하는 출력 단자(Q)를 구비한다. 앤드 게이트(235)는 신호들(SG5, SG6)에 대하여 앤드 연산을 수행하여 제2 카운터 클럭 신호(FNCLK)로 제공한다.
도 5는 도 4의 카운터 제어 로직의 여러 신호들을 나타내는 타이밍도이다.
도 4 및 도 5를 참조하면, 제1 비교 신호(CMP)와 제1 입력 클럭 신호(SCLK1)에 기초하여 신호(SG1), 즉 제1 카운팅 인에이블 신호(CNTEN1)가 생성되고, 즉 제1 클럭 인에이블 신호(CNTEN1)가 하이 레벨인 코스 카운팅 구간 동안에는 제1 클럭 카운터 신호(CRCLK)가 제1 입력 클럭 신호(SCLK)와 동일하게 형성됨을 알 수 있다. 즉, 즉 제1 카운팅 인에이블 신호(CNTEN1)가 하이 레벨인 코스 카운팅 구간 동안에는 제1 카운터 클럭 신호(CRCLK)는 제1 입력 클럭 신호(SCLK)와 동일한 제1 주파수로 토글링한다.
또한 제1 및 제2 비교 신호들(CMP1, CMP2)에 따라 신호(SG4)는 제1 비교 신호(CMP1)의 하강 에지부터 제2 비교 신호(CMP2)의 상승 에지까지의 동안에 활성화 된다. 또한 제2 입력 클럭 신호(FCLK)와 신호(SG4)에 기초하여 신호(SG5)는 신호(SG4)의 활성화 구간 동안에 제2 입력 클럭 신호(FCLK)의 주파수로 토글링한다. 제1 카운팅 인에이블 신호(CNTEN1)와 제2 비교 신호(CMP2)에 따라 제2 카운팅 인에이블 신호(CNTEN2)는 제1 카운팅 인에이블 신호(CNTEN1)의 하강 에지부터 제2 비교 신호(CMP2)의 상승 에지까지의 파인 카운팅 구간 동안에 활성화된다. 따라서 신호(SIG5)와 신호(SIG6)에 기초하여 제2 카운터 클럭 신호(FNCLK)는 상기 파인 카운팅 구간 동안에 제2 입력 클럭 신호(FCLK)의 주파수인 제2 주파수로 토글링한다. 여기서, 제2 주파수는 제1 주파수보다 높을 수 있다.
또한 제1 제어 섹션(220)은 상기 제1 카운팅 인에이블 신호(CNTEN1)가 상기 제1 비교 신호(CMP1)가 활성화되는 제1 구간과 상기 제1 비교 신호(CMP1)가 비활성화 된 후 상기 제1 구간과 부분적으로도 중첩하지 않는 상기 제1 카운터 클럭 신호(CRCLK1)의 적어도 하나의 하강 에지까지의 제2 구간을 포함하는 상기 코스 카운팅 구간 동안에 활성화되도록 상기 제1 카운팅 인에이블 신호(CNTEN1)를 발생할 수 있다. 상기 제2 제어 섹션(230)은 상기 제2 카운팅 인에이블 신호(CNTEN2)가 상기 코스 카운팅 구간이 비활성화된 시점부터 상기 제2 비교 신호(CMP2)가 활성화되는 시점까지를 포함하는 상기 파인 카운팅 구간 동안에 활성화되도록 상기 제2 카운팅 인에이블 신호(CNTEN2)를 발생할 수 있다. 따라서 제1 비교 신호(CMP1)가 로우 레벨로 트랜지션 되는 시점이 제1 입력 클럭 신호(SCLK)의 로우 레벨 구간과 중첩되더라도 셋-업 타임 위반 문제를 해결할 수 있다.
참조 번호(241)가 나타내는 바와 같이, 신호(SG4)는 제1 비교 신호(CMP1)가 로우 레벨로 천이하는 것에 응답하여 하이 레벨로 천이하고, 찬조번호(242)가 나타내는 바와 같이 제1 카운터 클럭 신호(CRCLK)는 신호(SG3)가 로우 레벨로 천이하는 것에 따라 토글링을 멈춘다. 또한 참조번호(243)가 나타내는 바와 같이 제1 카운팅 인에이블 신호(CNTEN2)는 제1 비교 신호(CMP2)가 하이 레벨로 천이하는 것에 응답하여 비활성화된다.
따라서 도 4의 카운터 제어 로직(210)은 제1 및 제2 비교 신호들(CMP1, CMP2)을 제어 신호로 사용하여 코스 카운팅 구간 동안에는 제1 입력 클럭 신호(SCLK)와 동일한 제1 주파수로 토글링하는 제1 카운터 클럭 신호(CRCLK)를 발생하고, 파인 카운팅 구간 동안에는 제2 입력 클럭 신호(FCLK)와 동일한 주파수인 제2 주파수로 토글링하는 제2 카운터 클럭 신호(FNCLK)를 발생할 수 있다.
도 6은 본 발명의 일 실시예에 따른 도 3의 카운터 섹션의 구성을 나타내는 블록도이다.
도 6을 참조하면, 카운터 섹션(300a)은 제1 카운터(305) 및 제2 카운터(350)를 포함할 수 있다. 제1 카운터(305)는 멀티플렉서(331)로 구성되는 스위칭부(330)와 제1 카운팅 유닛(310)을 포함할 수 있다.
제1 카운터(305)는 제1 카운팅 인에이블 신호(CNTEN1)에 응답하여 코스(coarse) 카운팅 구간 동안, 제1 주파수로 토글링하는 제1 카운터 클럭 신호(CRCLK)를 카운팅하여 N 비트의 카운터 출력 신호(COUT) 중 상위 N-M 비트 신호들(HBIT)을 발생한다. 여기서 N은 M 보다 큰 자연수이고 M은 2이상의 자연수일 수 있다. 제2 카운터(350)는 제2 카운팅 인에이블 신호(CNTEN1)에 응답하여 상기 코스 카운팅 구간에 연속하는 파인(fine) 카운팅 구간 동안 상기 제1 주파수보다 높은 제2 주파수로 토글링하는 제2 카운터 클럭 신호(FNCLK)를 카운팅하여 상기 N 비트의 카운터 출력 신호(COUT) 중 하위 M 비트 신호들(LBIT)을 발생한다. 여기서 상기 제2 주파수는 상기 제1 주파수의 2^(M-1) 배 또는 2^(M-2) 배일 수 있다.
멀티플렉서(331)로 구성되는 스위칭부(330)는 제1 카운팅 인에이블 신호(CNTEN1)에 응답하여 하위 M 비트 신호들(LBIT) 중 최상위 비트 신호(LMS)와 상기 제1 카운터 클럭 신호(CRCLK) 중 하나를 선택하고, 선택된 하나를 제1 카운팅 유닛(310)에 제공한다. 예를 들어, 멀티플렉서(331)는 제1 카운팅 인에이블 신호(CNTEN1)가 하이 레벨인 코스 카운팅 구간 동안에는 제1 주파수로 토글링하는 제1 카운터 클럭 신호(CRCLK)를 제1 카운팅 유닛(310)에 제공하고, 1 카운팅 인에이블 신호(CNTEN1)가 로우 레벨인 경우에는 하위 M 비트 신호들(LBIT) 중 최상위 비트 신호(LMS)를 제1 카운팅 유닛(310)에 제공할 수 있다. 즉 멀티플렉서(331)는 제1 카운팅 인에이블 신호(CNTEN1)가 하이 레벨인 코스 카운팅 구간 동안에 제1 주파수로 토글링하는 제1 카운터 클럭 신호(CRCLK)를 제1 카운팅 유닛(310)에 제공하는 클럭 경로로서의 역할을 수행한다.
도 7은 본 발명의 일 실시예에 따른 도 6의 카운터 섹션의 구성을 보다 상세히 나타내는 회로도의 일 예를 나타낸다.
도 7은 도 6의 제2 카운터(350a)가 하위 4 비트를 카운팅하는 경우의 실시예를 나타낸다.
도 7을 참조하면, 도 6의 제1 카운터(305)는 스위칭부(330)와 제1 카운팅 유닛(310a)으로 구성될 수 있고, 제2 카운터(350)는 배타적 오어 게이트(351) 및 복수의 하강 에지-트리거형 디-플립플롭들(351~356)을 포함할 수 있다. 또한 제1 카운팅 유닛(310a)은 복수의 하강 에지-트리거형 디-플립플롭들(311, 312, 313,...)을 포함할 수 있다.
제1 카운팅 유닛(310a)은 멀티플렉서(331)에 의하여 카운팅 인에이블 신호(CNTEN1)가 하이 레벨인 코스 카운팅 구간 동안에는 제1 주파수로 토글링하는 제1 카운터 클럭 신호(CRCLK)를 제공받고, 제1 카운팅 인에이블 신호(CNTEN1)가 로우 레벨인 경우에는 제1 카운터 회로(350a)에 연결되어 최상위 비트 신호(D[3])를 제공받는다. 디-플립플롭들(311, 312, 313,...)은 상위 비트 신호들(HBIT)을 발생하고, 디-플립플롭들(311, 312, 313,...) 각각은 데이터 단자(D)로 피드백되는 반전 출력 단자(/Q), 인접 하위 비트 신호가 인가되는 클럭 단자(CK) 및 상위 N-M 비트 신호들(HBIT, 여기서는 D[4], D[5], D[6],...)을 각각 발생하는 출력 단자(Q)를 구비한다. 즉 제1 카운팅 인에이블 신호(CNTEN1)가 하이 레벨인 코스 카운팅 구간 동안에는 디-플립플롭(311)의 클럭 단자(CK)는 제1 카운터 클럭 신호(CRCLK)를 수신하고, 제1 카운팅 인에이블 신호(CNTEN1)가 로우 레벨인 경우에는 최상위 비트 신호(D[3])를 수신한다. 따라서 제1 카운터(310a)는 코스 카운팅 구간에는 제1 주파수로 토글링하는 제1 카운터 클럭 신호(CRCLK)를 카운팅하여 상위 N-M 비트 신호들(HBIT)을 생성할 수 있다.
제2 카운터 회로(350a)의 디-플립플롭(356)은 래치 제어 신호(LAT)에 응답하여 상기 M 비트 신호들 중 최하위 비트(D[0])를 래치로서 동작할 수 있다. 배타적 논리합 게이트(351)는 래치(356)의 출력과 상기 제2 카운터 클럭 신호(FNCLK)를 배타적 논리합 연산한다. 디-플립플롭(352)은 배타적 논리합 게이트(351)의 출력을 인가받는 데이터 단자(D), 상기 제2 카운팅 인에이블 신호(CNTEN)를 인가받는 클럭 단자(CK) 및 상기 최하위 비트(D[0])를 제공하는 출력 단자(Q)를 구비한다. 디-플립플롭들(353~355)은 디-플립플롭(352)에 캐스케이드 구조로 연결되어 제2 내지 제M 비트 신호들(D[1], D[2], D[3])을 발생한다. 디-플립플롭들(353~355) 각각은 데이터 단자(D)로 피드백되는 반전 출력 단자(/Q), 인접 하위 비트 신호가 인가되는 클럭 단자(CK) 및 상기 제2 내지 제M 비트 신호들(D[1], D[2], D[3])을 각각 발생하는 출력 단자(Q)를 구비한다.
디-플립플롭(352)의 클럭 단자(CK)에 제2 카운팅 인에이블 신호(CNTEN2)가 인가되기 때문에 제2 카운터(350a)는 제2 카운팅 인에이블 신호(CNTEN2)가 활성화되는 파인 카운팅 구간 동안에 제2 주파수로 토글링하는 제2 카운터 클럭 신호(FNCLK)를 카운팅하여 하위 M 비트 신호들(D[0], D[1], D[2], D[3])을 발생할 수 있다. 또한 디-플립플롭들(352, 356)이 비트 신호(D[0])를 유지할 수 있는 래치로서 동작하므로 카운터 회로(300a)는 사이클 주기 동안에 두 번 카운팅 동작을 수행할 수 있는 DDR 카운터로서 동작할 수 있다.
도 8은 본 발명의 일 실시예에 따른 도 3의 카운터 회로의 동작을 나타내는 타이밍도이다.
도 2, 도 3, 도 6 내지 도 8을 참조하면, CDS 블록(130)의 비교기(141)는 램프 생성기(170)에서 생성되는 램프 신호(RV, 또는 기준 신호)와 픽셀 출력 전압(PV)을 서로 비교하여 제1 비교 신호(CMP1) 및 제2 비교 신호(CMP2)를 카운터 블록(160)의 각 카운터 회로(200)에 제공한다. 시간(t11)에서 시간(t15)까지 카운터 블록(160)을 활성화시키는 카운터 인에이블 신호(CEN)가 활성화 상태를 유지한다. 이 카운터 인에이블 신호(CEN)는 제어 로직(180)으부터 제공되는 제어 신호(CLT4)에 포함될 수 있다. 제1 비교 신호(CMP1)는 시간(t11)부터 램프 신호(RV)가 픽셀 출력 전압(PV)과 레벨이 같아지는 시간(t12)까지 하이 레벨이 된다. 제1 비교 신호(CMP1)와 제1 입력 클럭 신호(SCLK)에 응답하여 제1 카운팅 인에이블 신호(CNTEN1)가 시간(t11)에서 시간(t13)까지 활성화된다. 즉 시간(t11)에서 시간(t13)까지가 코스 카운팅 구간에 해당한다. 코스 카운팅 구간에 제1 카운터(305a)는 제1 주파수로 토글링하는 제1 카운터 클럭 신호(CRCLK, 여기서는 제1 입력 클럭 신호(SCLK))를 카운팅하여 상위 비트 신호들(D[4], D[5], D[6])을 발생한다.
제1 카운팅 인에이블 신호(CNTEN1)가 시간(t13)에서 비활성화되고, 제2 비교 신호(CMP2)가 시간(t14)에서 하이 레벨로 천이함에 따라 제2 카운팅 인에이블 신호가 시간(t13)에서 시간(t14)까지 활성화된다. 즉 시간(t13)에서 시간(t14)까지가 파인 카운팅 구간에 해당한다. 파인 카운팅 구간에 제2 카운터(350a)는 제2 주파수로 토글링하는 제2 카운터 클럭 신호(FNCLK, 여기서는 제2 입력 클럭 신호(FCLK))를 카운팅하여 하위 비트 신호들(D[0], D[1], D[2], D[3])을 발생할 수 있다.
도 8에서는 카운터 회로(200a)가 7 비트의 카운터 출력 신호(COUT)를 발생하는 경우에 하위 비트 신호(LBIT)가 4 비트인 경우의 예를 설명하였다. 하위 비트 신호(LBIT)가 4 비트이므로 제2 카운터 클럭 신호(FNCLK)의 주파수는 제1 카운터 클럭 신호(CRCLK)의 주파수의 2^(4-1)=8배일 수 있다. 시간(t15)에서 카운터 인에이블 신호(CEN)가 비활성화되고, 시간(t16)에 카운터 회로(300a)에서 제공되는 카운터 출력 신호(COUT)는 카운터 인에이블 신호(CEN)가 활성화되는 구간 동안의 제1 입력 클럭 신호(FCLK)의 클럭들의 개수에 해당하는 '0110010'에 해당하게 된다. 이는 십진수로 50에 해당하게 된다. 카운터 인에이블 신호(CEN)가 활성화되는 구간 동안의 제1 입력 클럭 신호(FCLK)의 클럭들의 개수와 일치하게 되어 카운터 회로(300a)가 정상적으로 동작함을 알 수 있다.
또한 상기 상위 N-M 비트 신호들(HBIT)은 상기 제1 카운터 클럭 신호(CRCLK)의 하강 에지에 응답하여 토글링하고, 상기 하위 M 비트 신호들(LBIT)을 상기 제2 카운터 클럭 신호(FNCLK)의 하강 에지에 응답하여 토글링하는 것을 알 수 있다.
도 9는 본 발명의 일 실시예에 따른 도 6의 카운터 섹션의 구성을 보다 상세히 나타내는 회로도의 일 예를 나타낸다.
도 9의 카운터 섹션(300b)이 도 7의 카운터 섹션(300a)과 차이가 나는 점은 멀티플렉서(357)가 디-플립플롭들(354, 355) 사이에 연결된다는 점이다. 멀티플렉서(357)는 비트 제어 신호(BCTL2)에 응답하여 비트 신호(D[2])와 제1 카운터 클럭 신호(CRCLK) 중 하나를 선택하여 디-플립플롭(355)의 클럭 단자(CK)에 제공하고, 멀티플렉서(331)는 비트 제어 신호(BCTL1)에 응답하여 비트 신호(D[3])와 제1 카운터 클럭 신호(CRCLK) 중 하나를 선택하여 디-플립플롭(311)의 클럭 단자(CK)에 인가한다. 여기서 비트 제어 신호들(BCTL1, BCTL2)은 서로 상보적인 논리 레벨을 갖는 신호들이고, 트 제어 신호들(BCTL1, BCTL2)은 제1 카운팅 인에이블 신호(CNTEN1)에 포함될 수 있다.
따라서 비트 제어 신호(BCTL1)가 하이 레벨인 경우에는 도 9의 카운터 회로(300b)는 도 7의 카운터 회로(300a)와 동일한 동작을 한다. 또한 비트 제어 신호(BCTL1)가 로우 레벨인 경우에는 비트 제어 신호(BCTL2)가 하이 레벨이 되어 제2 카운터 회로(350b)는 코스 카운팅 구간 동안에 3 비트의 하위 비트 신호들(D[0], D[1], D[2])을 생성한다. 또한 이 경우에 제2 카운터 클럭 신호(FNCLK)의 주파수는 제1 카운터 클럭 신호(CRCLK)의 주파수의 2배일 수 있다.
따라서 도 3의 카운터 회로(200a)에서 제공되는 카운터 출력 신호(COUT)의 하위 M 비트 신호들은 적어도 하나의 비트 제어 신호(BCTL)에 응답하여 가변될 수 있다. 이렇게 하위 M 비트 신호들을 가변하는 것은 카운터 회로(200a)의 동작 속도를 높이기 위함이다. 즉 제1 카운터(305)는 제2 주파수의 1/2^(M-1)의 주파수로 동작하게 되는데 카운터 출력 신호(COUT)의 비트수가 증가함에 따라 제1 카운터(305)의 동작 주파수는 더욱 낮아진다. 따라서 하위 M 비트 신호들의 비트 수를 감소시키면 제1 카운터의 동작 주파수를 증가시킬 수 있다.
또한 도 3 내지 도 9를 참조하여 설명한 카운터 회로(200a)에서는 코스 카운팅 구간 동안에 낮은 주파수를 갖는 제1 카운터 클럭 신호를 카운팅하여 상위 비트들을 발생하고, 코스 카운팅 구간에 연속하는 파인 카운팅 구간 동안에 상기 제1 카운터 클럭 신호보다 높은 주파수를 갖는 제2 카운터 클럭 신호를 카운팅하여 상위 비트들을 발생하여 카운터 출력 신호를 제공한다. 따라서 하나의 입력 클럭 신호를 카운팅하는 종래의 카운터에 비하여 카운터 클럭 신호의 토글링 회소를 감소시킬 수 있어 전력 소모를 대폭적으로 감소시킬 수 있다.
도 10은 본 발명의 일 실시예에 따른 반전 기능을 갖는 카운터 회로를 나타내는 블록도이다.
도 10을 참조하면, 카운터 제어 로직(210) 및 카운터 섹션(400)을 포함할 수 있다. 카운터 제어 로직(210)은 제1 비교 신호(CMP1), 상기 제1 비교 신호(CMP1)가 반전되고 지연된 제2 비교 신호(CMP2), 제1 주파수를 갖는 제1 입력 클럭 신호(SCLK) 및 제2 주파수를 갖는 제2 입력 클럭 신호(FCLK)에 기초하여 제1 카운팅 인에이블 신호(CNTEN1), 제1 카운터 클럭 신호(CRCLK), 제2 카운팅 인에이블 신호(CNTEN2) 및 제2 카운터 클럭 신호(FNCLK)를 발생할 수 있다. 여기서 제2 주파수는 제1 주파수의 2^(M-1)배 또는 2^(M-2)배의 주파수를 가질 수 있고, 여기서 M은 3이상의 자연수일 수 있다.
카운터 섹션(400)은 제1 카운팅 인에이블 신호(CNTEN1), 제1 카운터 클럭 신호(CRCLK), 제2 카운팅 인에이블 신호(CNTEN2) 및 제2 카운터 클럭 신호(FNCLK)에 기초하여 N 비트의 카운터 출력 신호(COUT)를 발생할 수 있다. 또한 카운터 섹션(400)은 반전 제어 신호(INVC)에 응답하여 카운터 출력 신호(COUT)를 반전시킬 수 있다. 즉 카운터 섹션(400)은 반전 제어 신호(INVC)에 응답하여 카운터 출력 신호(COUT)의 2의 보수를 저장할 수 있다.
카운터 제어 로직(210)의 구성은 도 4의 카운터 제어 로직(210)의 구성과 동일하므로 이에 대한 상세한 설명은 생략한다.
도 11은 본 발명의 일 실시예에 따른 도 10의 카운터 섹션의 구성을 나타내는 블록도이다.
도 11을 참조하면, 카운터 섹션(400)은 제1 카운터(405) 및 제2 카운터(450)를 포함할 수 있다.
제1 카운터(405)는 멀티플렉서(431)로 구성되는 스위칭부(430)와 제1 카운팅 유닛(410)을 포함할 수 있다. 제1 카운터(405)는 제1 카운팅 인에이블 신호(CNTEN1)에 응답하여 코스(coarse) 카운팅 구간 동안, 제1 주파수로 토글링하는 제1 카운터 클럭 신호(CRCLK)를 카운팅하여 N 비트의 카운터 출력 신호(COUT) 중 상위 N-M 비트 신호들(HBIT)을 발생한다. 여기서 N은 M 보다 큰 자연수이고 M은 2이상의 자연수일 수 있다. 제2 카운터(450)는 제2 카운팅 인에이블 신호(CNTEN1)에 응답하여 상기 코스 카운팅 구간에 연속하는 파인(fine) 카운팅 구간 동안 상기 제1 주파수보다 높은 제2 주파수로 토글링하는 제2 카운터 클럭 신호(FNCLK)를 카운팅하여 상기 N 비트의 카운터 출력 신호(COUT) 중 하위 M 비트 신호들(LBIT)을 발생한다. 여기서 상기 제2 주파수는 상기 제1 주파수의 2^(M-1) 배 또는 2^(M-2) 배일 수 있다.
또한 제1 카운터(405)와 제2 카운터(450)는 반전 제어 신호(INVC)에 응답하여 카운터 출력 신호(COUT)의 2의 보수를 그 출력으로 제공할 수 있다.
멀티플렉서(431)로 구성되는 스위칭부(430)는 제1 카운팅 인에이블 신호(CNTEN1)에 응답하여 하위 M 비트 신호들(LBIT) 중 최상위 비트 신호(LMS)와 상기 제1 카운터 클럭 신호(CRCLK) 중 하나를 선택하고, 선택된 하나를 제1 카운팅 유닛(410)에 제공한다. 예를 들어, 멀티플렉서(431)는 제1 카운팅 인에이블 신호(CNTEN1)가 하이 레벨인 코스 카운팅 구간 동안에는 제1 주파수로 토글링하는 제1 카운터 클럭 신호(CRCLK)를 제1 카운팅 유닛(410)에 제공하고, 1 카운팅 인에이블 신호(CNTEN1)가 로우 레벨인 경우에는 하위 M 비트 신호들(LBIT) 중 최상위 비트 신호(LMS)를 제1 카운팅 유닛(410)에 제공할 수 있다. 즉 멀티플렉서(431)는 제1 카운팅 인에이블 신호(CNTEN1)가 하이 레벨인 코스 카운팅 구간 동안에 제1 주파수로 토글링하는 제1 카운터 클럭 신호(CRCLK)를 제1 카운팅 유닛(410)에 제공하는 클럭 경로로서의 역할을 수행한다.
도 12는 본 발명의 일 실시예에 따른 도 11의 카운터 섹션의 구성을 보다 상세히 나타내는 회로도이다.
도 12는 도 11의 제2 카운터(450)가 하위 4 비트를 카운팅하는 경우의 실시예를 나타낸다.
도 12를 참조하면, 도 11의 제1 카운터(405)는 스위칭부(430)와 제1 카운팅 유닛(410)으로 구성될 수 있고, 제2 카운터(450)는 배타적 오어 게이트(451), 복수의 하강 에지-트리거형 디-플립플롭들(452, 453), 멀티플렉서(454), 인버터(455) 및 복수의 서브-카운팅 유닛들(460, 465, 466)을 포함할 수 있다. 또한 제1 카운팅 유닛(410)은 복수의 서브-카운팅 유닛들(411, 412, 413)을 포함할 수 있다.
제1 카운팅 유닛(410)은 멀티플렉서(431)에 의하여 카운팅 인에이블 신호(CNTEN1)가 하이 레벨인 코스 카운팅 구간 동안에는 제1 주파수로 토글링하는 제1 카운터 클럭 신호(CRCLK)를 제공받고, 제1 카운팅 인에이블 신호(CNTEN1)가 로우 레벨인 경우에는 제1 카운터 회로(450)에 연결되어 최상위 비트 신호(D[3])를 제공받는다. 서브 카운팅 유닛들(411, 412, 413, ,...)은 상위 비트 신호들(HBIT)을 발생하고, 서브 카운팅 유닛들(411, 412, 413, ,...) 각각은 인접 하위 비트 신호가 인가되는 클럭 단자(CK), 상위 N-M 비트 신호들(HBIT, 여기서는 D[4], D[5], D[6],...)을 각각 발생하는 출력 단자(Q), 및 반전 제어 신호(INVC)가 각각 인가되는 반전 단자(INV)를 구비한다. 따라서 제1 카운터(405)는 제1 카운팅 동작의 코스 카운팅 구간에는 제1 주파수로 토글링하는 제1 카운터 클럭 신호(CRCLK)를 카운팅하여 상위 N-M 비트 신호들(HBIT)을 생성하고, 제1 카운팅 동작이 완료된 후에는 반전 제어 신호(INVC)에 응답하여 상위 N-M 비트 신호들(HBIT)을 반전시킬 수 있다.
제2 카운터 회로(450)의 디-플립플롭(453)은 래치 제어 신호(LAT)에 응답하여 상기 M 비트 신호들 중 최하위 비트(D[0])를 래치로서 동작할 수 있다. 배타적 논리합 게이트(451)는 래치(453)의 출력과 상기 제2 카운터 클럭 신호(FNCLK)를 배타적 논리합 연산한다. 디-플립플롭(451)은 배타적 논리합 게이트(451)의 출력을 인가받는 데이터 단자(D), 상기 제2 카운팅 인에이블 신호(CNTEN)를 인가받는 클럭 단자(CK) 및 디-플립플롭(425)의 데이터 단자(D)에 연결되는 출력단자(Q)를 구비한다. 인버터(455)는 디-플립플롭(425)의 출력을 반전시키고, 멀티플렉서(454)는 반전 제어 신호(INVC)에 응답하여 디-플립플롭(425)의 출력 및 인버터(455)의 출력 중 하나를 선택하여 비트 신호(D[0])로 제공한다. 서브-카운팅 유닛들(460, 465, 466)은 디-플립플롭(452)에 캐스케이드 구조로 연결되어 제2 내지 제M 비트 신호들(D[1], D[2], D[3])을 발생한다. 서브-카운팅 유닛들(460, 465, 466) 각각은 인접 하위 비트 신호가 인가되는 클럭 단자(CK), 상기 제2 내지 제M 비트 신호들(D[1], D[2], D[3])을 각각 발생하는 출력 단자(Q), 및 반전 제어 신호(INVC, INVC)이 인가되는 반전 단자(INV)를 구비한다. 따라서 제2 카운터(450)는 제1 카운팅 동작의 파인 카운팅 구간에는 제2 주파수로 토글링하는 제2 카운터 클럭 신호(FNCLK)를 카운팅하여 하위 M 비트 신호들(LBIT)을 생성하고, 제1 카운팅 동작이 완료된 후에는 반전 제어 신호(INVC)에 응답하여 하위 M 비트 신호들(LBIT)을 반전시킬 수 있다.
도 13은 도 12의 서브 카운팅 유닛들 중 하나의 구성을 나타낸다.
도 13에서는 서브 카운팅 유닛(460)의 구성을 나타낸다. 다른 서브 카운팅 유닛들도 서브 카운팅 유닛(460)과 실질적으로 동일한 구성을 가질 수 있다.
도 13을 참조하면, 서브 카운팅 유닛(460)은 디-플립플롭(461), 멀티플렉서(462) 및 인버터(463)를 포함할 수 있다. 인버터(463)의 전단의 출력신호 즉 비트 신호(D[0])를 반전하고 멀티플렉서(462)는 반전 제어 신호(INVC)에 응답하여 전단의 출력신호 즉 비트 신호(D[0])와 인버터(463)의 출력 중 하나를 선택하여 출력한다. 디-플립플롭(461)은 멀티플렉서(462)의 출력(Y)이 인가되는 클럭 단자(CK), 반전 출력(/Q)이 피드백되는 데이터 단자(D) 및 비트 신호(D[1])를 제공하는 출력 단자(Q)를 구비한다. 따라서 q멀티플렉서(462)와 인버터(463)는 디-플립플롭(461)에 대하여 반전 동작을 수행한다.
도 14는 본 발명의 일 실시예에 따른 도 10의 카운터 회로의 동작을 나타내는 타이밍도이다.
도 14에서는 카운터 회로(200b)가 7 비트의 카운터 출력 신호(COUT)를 발생하는 경우에 하위 비트 신호(LBIT)가 4 비트인 경우의 예를 설명하였다. 하위 비트 신호(LBIT)가 4 비트이므로 제2 카운터 클럭 신호(FNCLK)의 주파수는 제1 카운터 클럭 신호(CRCLK)의 주파수의 2^(4-1)=8배일 수 있다.
도 2, 도 10 내지 도 14를 참조하면, 도 10의 반전 기능을 갖는 카운터 회로(200b)는 리셋 성분에 대한 제1 아날로그 신호를 디지털 신호로 카운팅하는 제1 카운팅 동작(1ST COUNT), 상기 제1 카운팅 결과를 반전시키는 반전 동작(INVERSION), 및 상기 반전 동작에 의한 결과에 기초하여 신호 성분에 대한 제2 아날로그 신호를 디지털 신호로 카운팅하는 제2 카운팅 동작(2ND COUNT)에 의해 디지털 더블 샘플링을 수행한다. 도 14에는 하나의 칼럼 라인에 대한 카운터 회로의 동작(또는 상관 이중 샘플링 동작)이 나타나 있다.
CDS 블록(130)은 램프 생성기(170)에서 생성되는 램프 신호(RV, 또는 기준 신호)와 픽셀 출력 전압(PV)를 서로 비교하여 제1 비교 신호(CMP1) 및 제2 비교 신호(CMP2)를 카운터 블록(160)의 각 카운터 회로(200)에 제공한다. 시간(t21)에서 시간(t25)까지 카운터 블록(160)을 활성화시키는 카운터 인에이블 신호(CEN)가 활성화 상태를 유지한다. 이 카운터 인에이블 신호(CEN)는 제어 로직(180)으로부터 제공되는 제어 신호(CLT4)에 포함될 수 있다. 제1 비교 신호(CMP1)는 시간(t21)에서 시간(t22)까지 하이 레벨을 유지하고, 제1 비교 신호(CMP1)와 제1 입력 클럭 신호(SCLK)에 응답하여 제1 카운팅 인에이블 신호(CNTEN1)가 시간(t21)에서 시간(t23)까지 활성화된다. 즉 시간(t21)에서 시간(t23)까지가 코스 카운팅 구간에 해당한다. 코스 카운팅 구간에 제1 카운터(305a)는 제1 주파수로 토글링하는 제1 카운터 클럭 신호(CRCLK, 여기서는 제1 입력 클럭 신호(SCLK))를 카운팅하여 제1 아날로그 신호에 대한 상위 비트 신호들(D[4], D[5], D[6])을 발생한다.
제1 카운팅 인에이블 신호(CNTEN1)가 시간(t23)에서 비활성화되고, 제2 비교 신호(CMP2)가 시간(t24)에서 활성화됨에 따라 제2 카운팅 인에이블 신호가 시간(t23)에서 시간(t24)까지 활성화된다. 즉 시간(t23)에서 시간(t24)까지가 파인 카운팅 구간에 해당한다. 파인 카운팅 구간에 제2 카운터(350a)는 제2 주파수로 토글링하는 제2 카운터 클럭 신호(FNCLK, 여기서는 제2 입력 클럭 신호(FCLK))를 카운팅하여 제1 아날로그 신호에 대한 하위 비트 신호들(D[0], D[1], D[2], D[3])을 발생할 수 있다.
따라서 시간(t25)에서 카운터 인에이블 신호(CEN)가 비활성화되고, 시간(t25)이후에 카운터 회로(200b)에서 제공되는 카운터 출력 신호(COUT)는 카운터 인에이블 신호(CEN)가 활성화되는 구간 동안의 제1 입력 클럭 신호(FCLK)의 클럭들의 개수에 해당하는 '0110010'에 해당하게 된다. 이는 십진수로 50에 해당하게 된다.
시간(t26)에 반전 제어 신호가 논리 하이 레벨로 활성화된 동안에 '0110010'에 해당하는 카운터 출력 신호(COUT)가 반전되어 카운터 회로(200b)에 저장된다.
시간(t27)에 카운터 인에이블 신호(CEN)가 논리 하이로 활성화되고, 램프 신호 발생기(170)는 램프 신호(VR)의 전압 레벨을 감소하기 시작하고, 각각의 카운터 회로(200b)에서는 칼럼 단위로 제2 카운팅 동작이 개시된다. 이 때 화소 전압 신호(VP)는 이미지 신호 성분을 나타내는 제2 아날로그 신호로서 비교기(141)에 제공된다. 제1 비교 신호(CMP1)는 시간(t27)에서 시간(t28)까지 하이 레벨을 유지하고, 제1 비교 신호(CMP1)와 제1 입력 클럭 신호(SCLK)에 응답하여 제1 카운팅 인에이블 신호(CNTEN1)가 시간(t27)에서 시간(t29)까지 활성화된다. 즉 시간(t27)에서 시간(t27)까지가 코스 카운팅 구간에 해당한다. 코스 카운팅 구간에 제1 카운터(405)는 제1 주파수로 토글링하는 제1 카운터 클럭 신호(CRCLK, 여기서는 제1 입력 클럭 신호(SCLK))를 카운팅하여 제2 아날로그 신호에 대한 상위 비트 신호들(D[4], D[5], D[6])을 발생한다.
제1 카운팅 인에이블 신호(CNTEN1)가 시간(t29)에서 비활성화되고, 제2 비교 신호(CMP2)가 시간(t30)에서 활성화됨에 따라 제2 카운팅 인에이블 신호가 시간(t29)에서 시간(t30)까지 활성화된다. 즉 시간(t29)에서 시간(t30)까지가 파인 카운팅 구간에 해당한다. 파인 카운팅 구간에 제2 카운터(350a)는 제2 주파수로 토글링하는 제2 카운터 클럭 신호(FNCLK, 여기서는 제2 입력 클럭 신호(FCLK))를 카운팅하여 제2 아날로그 신호에 대한 하위 비트 신호들(D[0], D[1], D[2], D[3])을 발생할 수 있다.
따라서 시간(t31)에서 카운터 인에이블 신호(CEN)가 비활성화되고, 시간(t31)이후에 카운터 회로(200b)에서 제공되는 카운터 출력 신호(COUT)는 카운터 인에이블 신호(CEN)가 활성화되는 구간 동안의 제1 입력 클럭 신호(FCLK)의 클럭들의 개수에서 제1 카운팅 동작 동안에 카운팅된 제1 아날로그 신호에 대한 '0110010'을 뺀 '0100011'를 제공하게 된다. 이는 십진수로 35에 해당하는 값으로서 이미지 신호 성분에서 리셋 신호 성분을 뺀 값에 해당하게 된다.
도 10 내지 도 14를 참조하여 설명한 반전 기능을 갖는 카운터 회로(200b)에서는 리셋 성분에 해당하는 제1 아날로그 신호를 카운팅하는 제1 카운팅 동작과 이미지 신호 성분에 해당하는 제2 아날로그 신호를 카운팅하는 제2 카운팅 동작 각각에서 코스 카운팅 구간 동안에 낮은 주파수를 갖는 제1 카운터 클럭 신호를 카운팅하여 상위 비트들을 발생하고, 코스 카운팅 구간에 연속하는 파인 카운팅 구간 동안에 상기 제1 카운터 클럭 신호보다 높은 주파수를 갖는 제2 카운터 클럭 신호를 카운팅하여 상위 비트들을 발생하여 카운터 출력 신호를 제공한다. 따라서 하나의 입력 클럭 신호를 카운팅하는 종래의 카운터에 비하여 카운터 클럭 신호의 토글링 회소를 감소시킬 수 있어 전력 소모를 대폭적으로 감소시킬 수 있다.
도 15 내지 도 18은 도 3의 이미지 센서의 픽셀 어레이에 포함되는 단위 픽셀의 예들을 나타내는 회로도들이다.
도 15를 참조하면, 단위 픽셀(111a)은 광 감지기(photo sensitive device(PD)), 전송 트랜지스터(TG), 플로팅 확산 노드 (FD), 리셋 트랜지스터(RT), 드라이브 트랜지스터(DT), 및 선택 트랜지스터(ST)를 포함한다.
단위 픽셀(111a)은 포토다이오드(PD), 포토다이오드(PD)에 집적된 광전 변환 신호를 전송하기 위해 전송 제어 신호(TX)에 따라 제어되는 게이트를 포함하는 전송 트랜지스터(TG), 플로팅 접합에 의한 기생 용량을 통해 전송 트랜지스터(TG)를 통해 전달된 광전 변환 신호 또는 리셋 신호(RST)를 저장하는 플로팅 확산 노드(floating diffusion node; FD), 소스 팔로워(source follower) 구조를 통해 플로팅 확산 노드(FD)의 전압을 소스를 통해 출력하는 드라이브 트랜지스터(DT), 및 단위 픽셀(111a)로부터 생성된 신호를 컬럼 선택 신호(SEL)에 따라 출력하기 위해 해당 타이밍에 맞춰 턴-온되는 선택 트랜지스터(ST)를 포함한다.
여기서, 광 감지기(PD)는 포토다이오드(photo diode), 포토트랜지스터(photo transistor), 포토게이트(photo gate), 핀드 포토다이오드(pinned photo diode(PPD)), 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 15에서는 하나의 광 감지기(PD)와 4개의 MOS트랜지스터들(TG, RT, DT, 및 ST)을 구비하는 4T 구조의 단위 픽셀을 예시하고 있지만, 본 발명에 따른 실시예가 이에 한정되는 것은 아니며, 드라이브 트랜지스터(DT)와 선택 트랜지스터(ST)를 포함하는 적어도 3개의 트랜지스터들과 광 감지기(PD)를 포함하는 모든 회로들에 본 발명에 따른 실시예가 적용될 수 있다. 단위 픽셀의 다른 실시예가 도 16 내지 도 18에 도시된다.
도 16에 도시된 단위 픽셀(111b)은 3-트랜지스터(3T) 구조의 광 감지 소자로서, 광 감지기(PD), 리셋 트랜지스터(RT), 드라이브 트랜지스터(또는, 소스 팔로워 트랜지스터, DT) 및 선택 트랜지스터(ST)를 포함한다.
도 17에 도시된 단위 픽셀(111)은 5-트랜지스터(5T) 구조의 광 감지 소자로서, 광 감지기(PD), 리셋 트랜지스터(RT), 드라이브 트랜지스터(또는, 소스 팔로워 트랜지스터, DT), 및 선택 트랜지스터(ST) 이외에 하나의 트랜지스터(GT)를 더 포함한다.
도 18에 도시된 단위 픽셀(111d)은 5-트랜지스터 광 감지 소자로서, 광 감지기(PD), 리셋 트랜지스터(RT), 드라이브 트랜지스터(또는, 소스 팔로워 트랜지스터, DT), 선택 트랜지스터(ST) 외에 두 개의 트랜지스터(TG와 PT)를 더 포함한다.
한편, 도 15 내지 도 18에 도시된 바와 같은 다양한 형태의 단위 픽셀은 전술한 바와 같이 각 픽셀이 독립적인 구조를 가질 수도 있고, 적어도 하나의 구성 요소를 서로 공유할 수 있다. 예컨대, 도 15의 구성에서 2개 또는 4개의 픽셀이 광 감지기(PD)와 전송 트랜지스터(TG)만을 독립적으로 구성하고, 나머지 부분은 서로 공유한 상태에서 타이밍 컨트롤을 통해 독립된 동작을 할 수 있다.
도 19는 본 발명의 일 실시예에 따른 이미지 센서를 카메라에 응용한 예를 나타내는 블록도이다.
도 19를 참조하면, 카메라(500)는 수광 렌즈(510), 이미지 센서 칩(505) 및 엔진부(540)를 포함할 수 있다. 이미지 센서 칩(505)은 이미지 센서(520) 및 광원 모듈(530)을 포함할 수 있다. 실시예에 따라, 이미지 센서 (520) 및 광원 모듈(530)은 각각 별도의 장치로 구현되거나, 광원 모듈(530) 중 적어도 일부의 구성이 이미지 센서(520)에 포함되도록 구현될 수 있다. 또한 수광 렌즈(510)는 이미지 센서 칩(505)의 일부 구성 요소로서 포함될 수도 있다. 광원 모듈(530)은 광원(531) 및 렌즈(532)를 포함할 수 있다. 이미지 센서(520)는 도 2에 도시된 바와 같이 픽셀 어레이(active pixel array, 111)로 구성되는 감지부(110), 로우 드라이버(row driver, 120), CDS 블록(130), 아날로그 디지털 컨버터(140), 램프 신호 생성기(ramp generator, 170), 제어부(180) 및 버퍼(190)를 포함한다.
이때, 아날로그 디지털 컨버터는 비교 블록(150) 및 카운터 블록(160)을 포함한다. 또한 카운터 블록(160)에 도 3 내지 도 14를 참조하여 설명한 카운터 회로들(200a, 200b)을 포함하여 리셋 성분에 해당하는 제1 아날로그 신호를 카운팅하는 제1 카운팅 동작과 이미지 신호 성분에 해당하는 제2 아날로그 신호를 카운팅하는 제2 카운팅 동작 각각에서 코스 카운팅 구간 동안에 낮은 주파수를 갖는 제1 카운터 클럭 신호를 카운팅하여 상위 비트들을 발생하고, 코스 카운팅 구간에 연속하는 파인 카운팅 구간 동안에 상기 제1 카운터 클럭 신호보다 높은 주파수를 갖는 제2 카운터 클럭 신호를 카운팅하여 상위 비트들을 발생하여 카운터 출력 신호를 제공한다. 따라서 하나의 입력 클럭 신호를 카운팅하는 종래의 카운터에 비하여 카운터 클럭 신호의 토글링 회소를 감소시킬 수 있어 전력 소모를 대폭적으로 감소시킬 수 있다.
수광 렌즈(510)는 이미지 센서 칩(520)의 수광 영역(예를 들어, 도 5의 픽셀 어레이(810))로 입사광을 집광시킬 수 있다. 이미지 센서 칩(520)은 수광 렌즈(510)를 통하여 입사된 광을 처리하여 컬러 및/또는 거리 정보를 포함하는 데이터(DATA1)를 생성할 수 있다. 예를 들어, 이미지 센서 칩(520)에서 생성되는 데이터(DATA1)는 광원 모듈(530)에서 방출된 적외선 또는 근적외선을 이용하여 생성된 거리 데이터 및 외부 가시광선을 이용하여 생성된 베이어 패턴의 RGB 데이터를 포함할 수 있다. 이미지 센서 칩(520)은 클록 신호(CLK)에 기초하여 데이터(DATA1)를 엔진부(540)에 제공할 수 있다. 실시예에 따라, 이미지 센서 칩(520)은 MIPI(Mobile Industry Processor Interface) 및/또는 CSI(Camera Serial Interface)를 통하여 엔진부(540)와 인터페이싱할 수 있다.
엔진부(540)는 이미지 센서(505)를 제어한다. 또한, 엔진부(540)는 이미지 센서 칩(520)으로부터 수신된 데이터(DATA1)를 처리할 수 있다. 예를 들어, 엔진부(540)는 이미지 센서 칩(520)으로부터 수신된 데이터(DATA1)에 기초하여 컬러 데이터를 생성할 수 있다. 다른 예에서, 엔진부(540)는 데이터(DATA1)에 포함된 상기 RGB 데이터에 기초하여 휘도 성분, 상기 휘도 성분과 청색 성분의 차, 및 휘도 성분과 적색 성분의 차를 포함하는 YUV 데이터를 생성하거나, 압축 데이터, 예를 들어 JPEG(Joint Photography Experts Group) 데이터를 생성할 수 있다. 엔진부(540)는 호스트/어플리케이션(550)에 연결될 수 있으며, 엔진부(540)는 마스터 클록(MCLK)에 기초하여 데이터(DATA2)를 호스트/어플리케이션(550)에 제공할 수 있다. 또한, 엔진부(540)는 SPI(Serial Peripheral Interface) 및/또는 I2C(Inter Integrated Circuit)를 통하여 호스트/어플리케이션(550)과 인터페이싱할 수 있다.
도 20a는 본 발명의 일 실시예에 따른 상관 이중 샘플링 방법을 나타내는 순서도이다.
도 20a 및 도 2를 참조하면, 도 2에 도시된 아날로그 디지털 컨버터(140)는 리셋 성분을 나타내는 제1 아날로그 신호를 카운팅하고(제1 카운팅 단계 S110), 신호 성분을 나타내는 제2 아날로그 신호를 카운팅한다(제2 카운팅 단계 1120). 상기 제1 카운팅 결과 및 상기 제2 카운팅 결과에 기초하여 상기 제1 아날로그 신호 및 상기 제2 아날로그 신호의 차이에 상응하는 디지털 신호가 발생된다(S130). 여기서 상기 제1 카운팅 단계 및 상기 제2 카운팅 단계의 각각은 전술한 바와 같은 DDR 카운팅 방식으로 수행된다. 즉 제1 및 제2 카운팅 단계 각각에서 코스 카운팅 구간 동안에 낮은 주파수를 갖는 제1 카운터 클럭 신호를 카운팅하여 상위 비트들을 발생하고, 코스 카운팅 구간에 연속하는 파인 카운팅 구간 동안에 상기 제1 카운터 클럭 신호보다 높은 주파수를 갖는 제2 카운터 클럭 신호를 카운팅하여 상위 비트들을 발생하여 카운터 출력 신호를 제공한다. 따라서 하나의 입력 클럭 신호를 카운팅하는 종래의 카운터에 비하여 카운터 클럭 신호의 토글링 회소를 감소시킬 수 있어 전력 소모를 대폭적으로 감소시킬 수 있다.
각각의 카운터 회로(200)는 상기 제1 카운팅 결과를 저장하고, 후술하는 바와 같은 반전 동작을 수행한 후, 그 결과에 기초하여 제2 카운팅을 수행한다. 따라서 카운터 블록(160)에서 최종적으로 출력되는 디지털 신호는 상관 이중 샘플링에 의해 보상된 유효한 이미지 신호에 상응한다. 또한 본 발명의 실시예에 따른 상관 이중 샘플링 방법은 도 10 내지 도 14를 참조하여 설명한 바와 같이 상기 제1 카운팅 단계(S110)가 완료된 후 상기 제2 카운팅 단계(S120)의 개시 전에, 반전 제어 신호(INVC)에 응답하여 상기 N 비트의 카운터 출력 신호를 반전하는 단계를 더 포함할 수 있다.
도 20b는 도 20a의 제1 및 제2 카운팅 단계 각각을 보다 상세히 나타내는 흐름도이다.
도 20b 및 도 2를 참조하면, 제1 및 제2 카운팅 단계들(S110, S120) 각각은 코스(coarse) 카운팅 구간 동안, 제1 주파수로 토글링하는 제1 카운터 클럭 신호를 카운팅하여 상기 제1 및 제2 아날로그 신호들 각각에 상응하는 N 비트의 카운터 출력 신호 중 상위 N-M 비트 신호들을 발생하는 단계(S111) 및 상기 코스 카운팅 구간에 연속하는 파인(fine) 카운팅 구간 동안 상기 제1 주파수보다 높은 제2 주파수로 토글링하는 제2 카운터 클럭 신호를 카운팅하여 상기 N 비트의 카운터 출력 신호 중 하위 M 비트 신호들을 발생하는 단계(S113)를 포함할 수 있다. 도 20b의 단계들은 도 3 내지 도 14를 참조하여 설명한 카운터 회로(200)의 동작과 실질적으로 동일하므로 상세한 설명은 생략한다.
도 21은 본 발명의 실시예들에 따른 모바일 기기를 나타내는 평면도이다.
도 21을 참조하면, 모바일 기기(600)는 3차원 이미지 센서(700), 2차원 이미지 센서(800) 및 디스플레이 장치(641)를 포함한다. 모바일 기기(600)는 터치 스크린(644), 버튼들(643, 645), 마이크(647) 및 스피커(648)를 더 포함할 수 있다.
3차원 이미지 센서(700)는 모바일 기기(600)의 제1 면(예를 들어, 전면)에 장착되며, 피사체의 근접 여부를 감지하는 제1 센싱 및 상기 피사체에 대한 거리 정보를 획득하여 상기 피사체의 움직임을 인식(gesture recognition)하는 제2 센싱을 수행한다. 3차원 이미지 센서(700)는 복수의 거리 픽셀들을 구비하는 제1 센싱부(710) 및 적외선 광 또는 근적외선 광을 방출하는 광원부(740)를 포함할 수 있다.
2차원 이미지 센서(800)는 모바일 기기(600)의 상기 제1 면에 장착되며, 상기 피사체에 대한 컬러 영상 정보를 획득하는 제3 센싱을 수행할 수 있다. 2차원 이미지 센서(600)는 복수의 컬러 픽셀들을 구비하는 제2 센싱부(810)를 포함할 수 있다.
도 21의 실시예에서, 3차원 이미지 센서(700) 및 2차원 이미지 센서(800)는 두 개의 분리된 집적 회로 칩들로 제조될 수 있다. 즉, 모바일 기기(600)는 두 개의 센싱 모듈들을 포함할 수 있다. 이 경우, 상기 복수의 거리 픽셀들 및 상기 복수의 컬러 픽셀들은 두 개의 분리된 픽셀 어레이들을 형성할 수 있다.
디스플레이 장치(641)는 모바일 기기(600)의 상기 제1 면에 장착되며, 상기 제1 센싱의 결과, 상기 제2 센싱의 결과 및 상기 제3 센싱의 결과를 표시한다.
도 22는 도 21의 모바일 기기의 일 예를 나타내는 블록도이다.
도 22를 참조하면, 모바일 기기(600)는 어플리케이션 프로세서(610), 통신부(620), 메모리 장치(630), 3차원 이미지 센서(700), 2차원 이미지 센서(800), 사용자 인터페이스(640) 및 파워 서플라이(650)를 포함한다. 실시예에 따라서, 모바일 기기(600)는 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 태블릿(Tablet) PC, 노트북(Laptop Computer), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 기기일 수 있다.
어플리케이션 프로세서(610)는 모바일 기기(600)를 구동하기 위한 운영 체제(Operating System; OS)를 실행할 수 있다. 또한, 어플리케이션 프로세서(610)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 다양한 어플리케이션들을 실행할 수 있다. 실시예에 따라서, 어플리케이션 프로세서(610)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 또한, 실시예에 따라서, 어플리케이션 프로세서(610)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(620)는 외부 장치와 통신을 수행할 수 있다. 예를 들어, 통신부(620)는 범용 직렬 버스(Universal Serial Bus; USB) 통신, 이더넷(Ethernet) 통신, 근거리 무선 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신 등을 수행할 수 있다. 예를 들어, 통신부(620)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
메모리 장치(630)는 어플리케이션 프로세서(610)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 또한, 메모리 장치(630)는 모바일 기기(600)를 부팅하기 위한 부트 이미지(boot image), 모바일 기기(600)를 구동하기 위한 상기 운영 체제와 관련된 파일 시스템(file system), 모바일 기기(600)와 연결되는 외부 장치와 관련된 장치 드라이버(device driver), 모바일 기기(600)에서 실행되는 상기 어플리케이션 등을 저장할 수 있다. 예를 들어, 메모리 장치(630)는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM, DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 휘발성 메모리를 포함할 수도 있고, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 비휘발성 메모리를 포함할 수도 있다.
3차원 이미지 센서(700)는 상기 제1 센싱 및 상기 제2 센싱을 수행할 수 있다. 2차원 이미지 센서(800)는 상기 제3 센싱을 수행할 수 있다.
사용자 인터페이스(640)는 키패드, 버튼, 터치 스크린(도 27의 644)과 같은 하나 이상의 입력 장치, 및/또는 스피커(도 27의 648), 디스플레이 장치(도 27의 641)와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(650)는 모바일 기기(600)의 동작 전압을 공급할 수 있다.
모바일 기기(600) 또는 모바일 기기(600)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 23은 도 21의 모바일 기기에 포함되는 3차원 이미지 센서의 일 예를 나타내는 블록도이다.
도 23을 참조하면, 3차원 이미지 센서(700)는 센싱부(710), 로우 구동부(RD)(720), 아날로그-디지털 변환(Analog-to-Digital Converting; ADC)부(730), 광원부(740), 디지털 신호 처리(Digital Signal Processing; DSP)부(750) 및 제어부(760)를 포함할 수 있다.
광원부(740)는 소정의 파장을 가진 광(TX)(예를 들어, 적외선 또는 근적외선)을 출력할 수 있다. 광원부(740)는 동작 모드에 따라서 선택적으로 활성화되거나 다른 휘도의 광을 방출할 수 있다.
광원부(740)는 광원(741) 및 렌즈(743)를 포함할 수 있다. 광원(741)은 광(TL)을 발생할 수 있다. 예를 들어, 광원(741)은 발광 다이오드(light emitting diode, LED), 레이저 다이오드 등으로 구현될 수 있다. 일 실시예에서, 광원(741)은 세기가 주기적으로 변하도록 변조된 광을 발생할 수 있다. 예를 들어, 방출되는 광(TL)의 세기는 연속적인 펄스들을 가지는 펄스 파, 사인 파, 코사인 파 등과 같은 형태를 가지도록 변조될 수 있다. 다른 실시예에서, 광원(741)은 세기가 일정한, 변조되지 않은 광을 발생할 수 있다. 렌즈(743)는 광원(741)에서 방출된 광(TL)을 피사체(780)에 집중시킬 수 있다.
센싱부(710)는 피사체(780)에서 반사되어 되돌아온 광(RX)을 수신하고 수신된 광(RX)을 전기적인 신호로 변환할 수 있다. 일 실시예에서, 수신된 광(RX)은 광원부(740)에서 방출되는 적외선 또는 근적외선(TL)에 기초하여 발생될 수 있다. 다른 실시예에서, 수신된 광(RX)은 주변 광(ambient light)에 포함되는 적외선 또는 근적외선에 기초하여 발생될 수 있다. 또 다른 실시예에서, 수신된 광(RX)은 주변 광에 포함되는 가시광선에 기초하여 발생될 수 있다. 또 다른 실시예에서, 수신된 광(RX)은 적외선 또는 근적외선 및 가시광선 모두에 기초하여 발생될 수 있다.
센싱부(710)는 복수의 거리 픽셀들(depth pixel)(711)을 포함할 수 있다. 복수의 거리 픽셀들(711)은 동작 모드에 따라서 일부 또는 전부가 활성화될 수 있다. 복수의 거리 픽셀들(711)은 픽셀 어레이의 형태로 배치되며, 3차원 이미지 센서(700)로부터 피사체(780)까지의 거리에 대한 정보를 제공할 수 있다. 예를 들어, 적외선 필터 또는 근적외선 필터가 복수의 거리 픽셀들(711) 상에 형성될 수 있다. 복수의 거리 픽셀들(711)에서는 전송 게이트의 길이 방향의 양 측 중 적어도 하나가 소자 분리 영역과 중첩하지 않도록 형성되어 전기장에 의한 노이즈성 전자의 발생을 억제함으로써 다크 특성을 향상시킬 수 있다.
로우 구동부(720)는 센싱부(710)의 각 로우에 연결되고, 상기 각 로우를 구동하는 구동 신호를 생성할 수 있다. 예를 들어, 로우 구동부(720)는 센싱부(710)에 포함되는 복수의 거리 픽셀들(711)을 로우 단위로 구동할 수 있다.
ADC부(730)는 센싱부(710)의 각 컬럼에 연결되고, 센싱부(710)로부터 출력되는 아날로그 신호를 디지털 신호로 변환할 수 있다. 일 실시예에서, ADC부(730)는 복수의 아날로그-디지털 변환기들을 포함하며, 각 컬럼 라인마다 출력되는 아날로그 신호들을 병렬로(즉, 동시에) 디지털 신호들로 변환하는 컬럼 ADC를 수행할 수 있다. 다른 실시예에서, ADC부(730)는 단일의 아날로그-디지털 변환기를 포함하며, 상기 아날로그 신호들을 순차적으로 디지털 신호들로 변환하는 단일 ADC를 수행할 수 있다.
실시예에 따라서, ADC부(730)는 유효 신호 성분을 추출하기 위한 상관 이중 샘플링(Correlated Double Sampling; CDS)부를 포함할 수 있다. 일 실시예에서, 상기 CDS부는 리셋 성분을 나타내는 아날로그 리셋 신호와 신호 성분을 나타내는 아날로그 데이터 신호의 차이에 기초하여 상기 유효 신호 성분을 추출하는 아날로그 더블 샘플링(Analog Double Sampling)을 수행할 수 있다. 다른 실시예에서, 상기 CDS부는 상기 아날로그 리셋 신호와 상기 아날로그 데이터 신호를 디지털 신호들로 각각 변환한 후 상기 유효 신호 성분으로서 두 개의 디지털 신호의 차이를 추출하는 디지털 더블 샘플링(Digital Double Sampling)을 수행할 수 있다. 또 다른 실시예에서, 상기 CDS부는 상기 아날로그 더블 샘플링 및 상기 디지털 더블 샘플링을 모두 수행하는 듀얼 상관 이중 샘플링을 수행할 수 있다. ADC부(730)는 복수의 카운터 회로들을 포함하고, 상기 복수의 카운터 회로들 각각은 도 3의 카운터 회로(200a) 또는 도 10의 카운터 회로(200b)로 구성되어, 리셋 성분에 해당하는 제1 아날로그 신호를 카운팅하는 제1 카운팅 동작과 이미지 신호 성분에 해당하는 제2 아날로그 신호를 카운팅하는 제2 카운팅 동작 각각에서 코스 카운팅 구간 동안에 낮은 주파수를 갖는 제1 카운터 클럭 신호를 카운팅하여 상위 비트들을 발생하고, 코스 카운팅 구간에 연속하는 파인 카운팅 구간 동안에 상기 제1 카운터 클럭 신호보다 높은 주파수를 갖는 제2 카운터 클럭 신호를 카운팅하여 상위 비트들을 발생하여 카운터 출력 신호를 제공한다. 따라서 하나의 입력 클럭 신호를 카운팅하는 종래의 카운터에 비하여 카운터 클럭 신호의 토글링 회소를 감소시킬 수 있어 전력 소모를 대폭적으로 감소시킬 수 있다.
DSP부(750)는 ADC부(730)로부터 출력된 디지털 신호를 수신하고, 상기 디지털 신호에 대하여 이미지 데이터 처리를 수행할 수 있다. 예를 들어, DSP부(750)는 이미지 보간(Image Interpolation), 색 보정(Color Correction), 화이트 밸런스(White Balance), 감마 보정(Gamma Correction), 색 변환(Color Conversion) 등을 수행할 수 있다.
제어부(760)는 로우 구동부(720), ADC부(730), 광원부(740) 및 DSP부(750)를 제어할 수 있다. 제어부(760)는 로우 구동부(720), ADC부(730), 광원부(740) 및 DSP부(750)의 동작에 요구되는 클럭 신호, 타이밍 컨트롤 신호 등과 같은 제어 신호들을 공급할 수 있다. 일 실시예에서, 제어부(760)는 로직 제어 회로, 위상 고정 루프(Phase Lock Loop; PLL) 회로, 타이밍 제어 회로 및 통신 인터페이스 회로 등을 포함할 수 있다.
도 24는 도 21의 모바일 기기에 포함되는 2차원 이미지 센서의 일 예를 나타내는 블록도이다.
도 24를 참조하면, 2차원 이미지 센서(800)는 센싱부(810), 로우 구동부(820), ADC부(830), DSP부(850) 및 제어부(860)를 포함할 수 있다.
센싱부(810)는 입사광(예를 들어, 가시광선)을 전기적인 신호로 변환할 수 있다. 제2 센싱부(810)는 복수의 컬러 픽셀들(811)을 포함할 수 있다. 복수의 컬러 픽셀들(811)은 픽셀 어레이의 형태로 배치되며, 피사체에 대한 컬러 영상 정보를 제공할 수 있다. 예를 들어, 레드 필터, 그린 필터 및 그린 필터가 복수의 컬러 픽셀들(811) 상에 형성될 수 있다. 다른 예에서, 옐로우 필터, 시안 필터 및 마젠타 필터가 복수의 컬러 픽셀들(811) 상에 형성될 수 있다. 복수의 거리 픽셀들(811)에서는 전송 게이트의 길이 방향의 양 측 중 적어도 하나가 소자 분리 영역과 중첩하지 않도록 형성되어 전기장에 의한 노이즈성 전자의 발생을 억제함으로써 다크 특성을 향상시킬 수 있다.
로우 구동부(820)는 센싱부(810)의 각 로우에 연결되고, 상기 각 로우를 구동하는 구동 신호를 생성할 수 있다. ADC부(830)는 센싱부(810)의 각 컬럼에 연결되고, 제2 센싱부(810)로부터 출력되는 아날로그 신호를 디지털 신호로 변환할 수 있다. 실시예에 따라서, ADC부(830)는 유효 신호 성분을 추출하기 위한 CDS부를 포함할 수 있다. DSP부(850)는 ADC부(830)로부터 출력된 디지털 신호를 수신하고, 상기 디지털 신호에 대하여 이미지 데이터 처리를 수행할 수 있다. 제어부(860)는 로우 구동부(820), ADC부(830) DSP부(850)를 제어할 수 있다.
ADC부(860)는 복수의 카운터 회로들을 포함하고, 상기 복수의 카운터 회로들 각각은 도 3의 카운터 회로(200a) 또는 도 10의 카운터 회로(200b)로 구성되어, 리셋 성분에 해당하는 제1 아날로그 신호를 카운팅하는 제1 카운팅 동작과 이미지 신호 성분에 해당하는 제2 아날로그 신호를 카운팅하는 제2 카운팅 동작 각각에서 코스 카운팅 구간 동안에 낮은 주파수를 갖는 제1 카운터 클럭 신호를 카운팅하여 상위 비트들을 발생하고, 코스 카운팅 구간에 연속하는 파인 카운팅 구간 동안에 상기 제1 카운터 클럭 신호보다 높은 주파수를 갖는 제2 카운터 클럭 신호를 카운팅하여 상위 비트들을 발생하여 카운터 출력 신호를 제공한다. 따라서 하나의 입력 클럭 신호를 카운팅하는 종래의 카운터에 비하여 카운터 클럭 신호의 토글링 회소를 감소시킬 수 있어 전력 소모를 대폭적으로 감소시킬 수 있다.
도 25는 본 발명의 실시예들에 따른 모바일 기기의 다른 예를 나타내는 평면도이다.
도 25를 참조하면, 모바일 기기(900)는 이미지 센서(910) 및 디스플레이 장치(641)를 포함한다. 모바일 기기(900)는 터치 스크린(644), 버튼들(643, 645), 마이크(647) 및 스피커(648)를 더 포함할 수 있다.
이미지 센서(910)는 모바일 기기(900)의 제1 면(예를 들어, 전면)에 장착되며, 피사체의 근접 여부를 감지하는 제1 센싱, 상기 피사체에 대한 거리 정보를 획득하여 상기 피사체의 움직임을 인식(gesture recognition)하는 제2 센싱 및 상기 피사체에 대한 컬러 영상 정보를 획득하는 제3 센싱을 수행한다. 이미지 센서(910)는 복수의 거리 픽셀들을 구비하는 제1 센싱부(710), 적외선 광 또는 근적외선 광을 방출하는 광원부(740) 및 복수의 컬러 픽셀들을 구비하는 제2 센싱부(810)를 포함할 수 있다.
도 25의 실시예에서, 3차원 이미지 센서 및 2차원 이미지 센서는 하나의 집적 회로 칩으로 제조될 수 있다. 즉, 모바일 기기(900)는 하나의 센싱 모듈을 포함할 수 있다. 이 경우, 상기 복수의 거리 픽셀들 및 상기 복수의 컬러 픽셀들은 두 개의 분리된 픽셀 어레이들을 형성할 수 있다.
디스플레이 장치(641)는 모바일 기기(900)의 상기 제1 면에 장착되며, 상기 제1 센싱의 결과, 상기 제2 센싱의 결과 및 상기 제3 센싱의 결과를 표시한다.
도 25의 모바일 기기(900)는 3차원 이미지 센서 및 2차원 이미지 센서가 하나의 집적 회로 칩으로 제조되는 것을 제외하면 도 21의 모바일 기기(600)와 실질적으로 동일할 수 있다.
도 26은 도 25의 모바일 기기의 일 예를 나타내는 블록도이다.
도 26을 참조하면, 모바일 기기(900)는 어플리케이션 프로세서(610), 통신부(620), 메모리 장치(630), 이미지 센서(910), 사용자 인터페이스(640) 및 파워 서플라이(650)를 포함한다.
도 22의의 모바일 기기(600)와 비교하였을 때, 도 26의 모바일 기기(900)는 3차원 이미지 센서(700) 및 2차원 이미지 센서(800)가 통합된 하나의 이미지 센서(910)를 포함할 수 있다.
이미지 센서(910)는 상기 제1 센싱, 상기 제2 센싱 및 상기 제3 센싱을 수행할 수 있다. 예를 들어, 이미지 센서(910)는 상기 제1 센싱을 먼저 수행하고, 상기 제1 센싱의 결과에 기초하여 제2 센싱 및 상기 제3 센싱 중 적어도 하나를 수행할 수 있다.
도 27은 본 발명의 실시예들에 따른 모바일 기기의 다른 예를 나타내는 평면도이다.
도 27을 참조하면, 모바일 기기(1110)는 이미지 센서(1115) 및 디스플레이 장치(641)를 포함한다. 모바일 기기(1110)는 터치 스크린(644), 버튼들(643, 645), 마이크(647) 및 스피커(648)를 더 포함할 수 있다.
이미지 센서(1115)는 모바일 기기(1110)의 제1 면(예를 들어, 전면)에 장착되며, 피사체의 근접 여부를 감지하는 제1 센싱, 상기 피사체에 대한 거리 정보를 획득하여 상기 피사체의 움직임을 인식(gesture recognition)하는 제2 센싱 및 상기 피사체에 대한 컬러 영상 정보를 획득하는 제3 센싱을 수행한다. 이미지 센서(1110)는 복수의 거리 픽셀들 및 복수의 컬러 픽셀들을 구비하는 센싱부(1120), 및 적외선 광 또는 근적외선 광을 방출하는 광원부(1140)를 포함할 수 있다.
도 27의 실시예에서, 3차원 이미지 센서 및 2차원 이미지 센서는 하나의 집적 회로 칩으로 제조될 수 있다. 즉, 모바일 기기(1110)는 하나의 센싱 모듈을 포함할 수 있다. 이 경우, 상기 복수의 거리 픽셀들 및 상기 복수의 컬러 픽셀들은 하나의 픽셀 어레이를 형성할 수 있다. 즉, 이미지 센서(1115)는 3차원 컬러 이미지 센서일 수 있으며, 예를 들어 RGBZ 센서일 수 있다.
디스플레이 장치(641)는 모바일 기기(1110)의 상기 제1 면에 장착되며, 상기 제1 센싱의 결과, 상기 제2 센싱의 결과 및 상기 제3 센싱의 결과를 표시한다.
도 27의 모바일 기기(1110)는 3차원 이미지 센서 및 2차원 이미지 센서가 하나의 집적 회로 칩으로 제조되고 복수의 거리 픽셀들 및 복수의 컬러 픽셀들이 하나의 픽셀 어레이를 형성하는 것을 제외하면 도 26의 모바일 기기(600)와 실질적으로 동일할 수 있다.
도 28은 도 27의 모바일 기기의 일 예를 나타내는 블록도이다.
도 27을 참조하면, 모바일 기기(1110)는 어플리케이션 프로세서(610), 통신부(620), 메모리 장치(630), 이미지 센서(1115), 사용자 인터페이스(640) 및 파워 서플라이(650)를 포함한다.
도 22의 모바일 기기(600)와 비교하였을 때, 도 27의 모바일 기기(1110)는 3차원 이미지 센서 및 2차원 이미지 센서가 통합되고 복수의 거리 픽셀들 및 복수의 컬러 픽셀들이 하나의 픽셀 어레이를 형성하는 3차원 컬러 이미지 센서(1115)를 포함할 수 있다.
이미지 센서(1115)는 상기 제1 센싱, 상기 제2 센싱 및 상기 제3 센싱을 수행할 수 있다. 예를 들어, 이미지 센서(1115)는 상기 제1 센싱을 먼저 수행하고, 상기 제1 센싱의 결과에 기초하여 제2 센싱 및 상기 제3 센싱 중 적어도 하나를 수행할 수 있다.
도 29는 도 28의 모바일 기기에 포함되는 이미지 센서의 일 예를 나타내는 블록도이다. 도 30 및 도 31은 도 29의 이미지 센서에 포함되는 센싱부의 예들을 나타내는 도면들이다.
도 29를 참조하면, 이미지 센서(1115)는 센싱부(1120), 제1 로우 구동부(1120a), 제2 로우 구동부(1120b), 제1 ADC부(1130a), 제2 ADC부(1130b), 광원부(1140), DSP부(1150) 및 제어부(1160)를 포함할 수 있다.
광원부(1140)는 소정의 파장을 가진 광(TL)(예를 들어, 적외선 또는 근적외선)을 출력할 수 있다. 광원부(1140)는 동작 모드에 따라서 선택적으로 활성화되거나 다른 휘도의 광을 방출할 수 있다. 광원부(1140)는 광(TL)을 발생하는 광원(1141) 및 방출된 광(TL)을 피사체(780)에 집중시키는 렌즈(1143)를 포함할 수 있다.
센싱부(1120)는 피사체(780)에서 반사되어 되돌아온 광(RX)을 수신하고 수신된 광(RX)을 전기적인 신호로 변환하여 거리 정보를 제공할 수 있다. 또한 센싱부(1120)는 입사광(예를 들어, 가시광선)을 전기적인 신호로 변환하여 컬러 영상 정보를 제공할 수 있다.
센싱부(1120)는 복수의 거리 픽셀들 및 복수의 컬러 픽셀들을 포함할 수 있다. 실시예에 따라서, 센싱부(1120)는 다양한 개수 비 및 사이즈 비로 거리 픽셀들 및 컬러 픽셀들을 포함할 수 있다. 예를 들어, 도 36에 도시된 것처럼 센싱부(1120a)는 거리 픽셀들(1121a) 및 컬러 픽셀들(1123a)을 포함할 수도 있고, 도 37에 도시된 것처럼 센싱부(1120b)는 거리 픽셀들(1121b) 및 컬러 픽셀들(1123b)을 포함할 수도 있다. 또한 센싱부(1120b)는 도 23의 단위 픽셀들을 포함할 수도 있다. 일 실시예에서, 적외선(또는 근적외선) 필터가 상기 거리 픽셀들 상에 형성되고, 컬러 필터(예를 들어, 레드, 그린 및 블루 필터들)가 상기 컬러 픽셀들 상에 형성될 수 있다.
제1 로우 구동부(1120a)는 상기 컬러 픽셀들의 각 로우에 연결되고, 상기 컬러 픽셀들의 각 로우를 구동하는 제1 구동 신호를 생성할 수 있다. 제2 로우 구동부(1120b)는 상기 거리 픽셀들의 각 로우에 연결되고, 상기 거리 픽셀들의 각 로우를 구동하는 제2 구동 신호를 생성할 수 있다. 제1 ADC부(1130a)는 상기 컬러 픽셀들의 각 컬럼에 연결되고, 상기 컬러 픽셀들의 각 컬럼으로부터 출력되는 제1 아날로그 신호를 제1 디지털 신호로 변환할 수 있다. 제2 ADC부(1130b)는 상기 거리 픽셀들의 각 컬럼에 연결되고, 상기 거리 픽셀들의 각 컬럼으로부터 출력되는 제2 아날로그 신호를 제2 디지털 신호로 변환할 수 있다. DSP부(1150)는 제1 및 제2 ADC부들(1130a, 1130b)로부터 출력된 제1 및 제2 디지털 신호들을 수신하고, 상기 제1 및 제2 디지털 신호들에 대하여 이미지 데이터 처리를 수행할 수 있다. 제어부(1160)는 제1 로우 구동부(1120a), 제2 로우 구동부(1120b), 제1 ADC부(1130a), 제2 ADC부(1130b), 광원부(1140) 및 DSP부(1150)를 제어할 수 있다.
제1 ADC부(1130a) 및 제2 ADC부(1130b)는 각각 복수의 카운터 회로들을 포함하고, 상기 복수의 카운터 회로들 각각은 도 3의 카운터 회로(200a) 또는 도 10의 카운터 회로(200b)로 구성되어, 리셋 성분에 해당하는 제1 아날로그 신호를 카운팅하는 제1 카운팅 동작과 이미지 신호 성분에 해당하는 제2 아날로그 신호를 카운팅하는 제2 카운팅 동작 각각에서 코스 카운팅 구간 동안에 낮은 주파수를 갖는 제1 카운터 클럭 신호를 카운팅하여 상위 비트들을 발생하고, 코스 카운팅 구간에 연속하는 파인 카운팅 구간 동안에 상기 제1 카운터 클럭 신호보다 높은 주파수를 갖는 제2 카운터 클럭 신호를 카운팅하여 상위 비트들을 발생하여 카운터 출력 신호를 제공한다. 따라서 하나의 입력 클럭 신호를 카운팅하는 종래의 카운터에 비하여 카운터 클럭 신호의 토글링 회소를 감소시킬 수 있어 전력 소모를 대폭적으로 감소시킬 수 있다.
도 32는 본 발명의 실시예들에 따른 모바일 기기에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.
도 32를 참조하면, 모바일 기기(2000)는 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치(예를 들어, 휴대폰, 개인 정보 단말기, 휴대형 멀티미디어 플레이어, 스마트 폰 등)로 구현될 수 있고, 어플리케이션 프로세서(2111), 이미지 센서(2140) 및 디스플레이(2150) 등을 포함할 수 있다.
어플리케이션 프로세서(2111)의 CSI 호스트(2112)는 카메라 시리얼 인터페이스(Camera Serial Interface; CSI)를 통하여 이미지 센서(2140)의 CSI 장치(2141)와 시리얼 통신을 수행할 수 있다. 일 실시예에서, CSI 호스트(2112)는 광 디시리얼라이저(DES)를 포함할 수 있고, CSI 장치(2141)는 광 시리얼라이저(SER)를 포함할 수 있다. 어플리케이션 프로세서(2111)의 DSI 호스트(2112)는 디스플레이 시리얼 인터페이스(Display Serial Interface; DSI)를 통하여 디스플레이(2150)의 DSI 장치(2151)와 시리얼 통신을 수행할 수 있다. 일 실시예에서, DSI 호스트(2112)는 광 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(2151)는 광 디시리얼라이저(DES)를 포함할 수 있다.
또한, 모바일 기기(2000)는 어플리케이션 프로세서(2111)와 통신을 수행할 수 있는 알에프(Radio Frequency; RF) 칩(2160)을 더 포함할 수 있다. 모바일 기기(2000)의 PHY(2113)와 RF 칩(2160)의 PHY(2161)는 MIPI(Mobile Industry Processor Interface) DigRF에 따라 데이터 송수신을 수행할 수 있다. 또한, 어플리케이션 프로세서(2111)는 PHY(2161)의 MIPI DigRF에 따른 데이터 송수신을 제어하는 DigRF MASTER(2114)를 더 포함할 수 있고, RF 칩(2160)은 DigRF MASTER(2114)를 통하여 제어되는 DigRF SLAVE(2162)를 더 포함할 수 있다.
한편, 모바일 기기(2000)는 지피에스(Global Positioning System; GPS)(2120), 스토리지(2170), 마이크(2180), 디램(Dynamic Random Access Memory; DRAM)(2185) 및 스피커(2190)를 포함할 수 있다. 또한, 모바일 기기(2000)는 초광대역(Ultra WideBand; UWB)(2210), 무선랜(Wireless Local Area Network; WLAN)(2220) 및 와이맥스(Worldwide Interoperability for Microwave Access; WIMAX)(2230) 등을 이용하여 통신을 수행할 수 있다. 다만, 모바일 기기(2000)의 구조 및 인터페이스는 하나의 예시로서 이에 한정되는 것이 아니다.
상술한 바와 같이 본 발명의 실시예들에서는 코스 카운팅 구간과 파인 카운팅 구간에 서로 다른 주파수를 갖는 카운터 클럭 신호들을 카운팅하여 카운터 출력 신호를 제공함으로써 카운터 클럭 신호의 토글링 회소를 감소시킬 수 있어 전력 소모를 대폭적으로 감소시킬 수 있다.
본 발명은 다양한 분야의 이미지 센서 및 이미지 시스템에서 이용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 캠코더(Camcoder), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 스마트 카드(Smart Card), 프린터(Printer) 등에 유용하게 이용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다. 상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 제1 비교 신호에 기초한 제1 카운팅 인에이블 신호에 응답하여, 상기 제1 카운팅 인에이블 신호가 활성화되는 코스(coarse) 카운팅 구간 동안에 제1 주파수로 토글링하는 제1 카운터 클럭 신호를 카운팅하여 N 비트의 카운터 출력 신호 중 상위 N-M 비트 신호들을 발생하는 제1 카운터(N은 M 보다 큰 자연수, M은 3이상의 자연수, 상기 제1 카운터 클럭 신호는 상기 코스 카운팅 동안에만 상기 제1 주파수로 토글링함); 및
    상기 제1 비교 신호 및 제2 비교 신호에 기초한 제2 카운팅 인에이블 신호에 응답하여, 상기 제2 카운팅 인에이블 신호가 활성화되는 파인(fine) 카운팅 구간 동안에, 상기 제1 주파수보다 높은 제2 주파수로 토글링하는 제2 카운터 클럭 신호를 카운팅하여 상기 N 비트의 카운터 출력 신호 중 하위 M 비트 신호들을 발생하는 제2 카운터를 포함하고(상기 제2 카운터 클럭 신호는 상기 파인 카운팅 구간 동안에만 상기 제2 주파수로 토글링하고, 상기 파인 카운팅 구간은 상기 코스 카운팅 구간에 연속함),
    상기 제1 카운터는
    상기 제1 카운팅 인에이블 신호에 응답하여 상기 하위 M 비트 신호 중 최상위 비트 신호와 상기 제1 카운터 클럭 신호 중 하나를 선택하는 스위칭부; 및
    상기 스위칭부에 연결되고, 상기 코스 카운팅 구간 동안에는 상기 스위칭부에 의하여 상기 제2 카운터와 분리되고 상기 파인 카운팅 구간 동안에는 상기 스위칭부에 의하여 상기 제2 카운터와 연결되어 상기 상위 N-M 비트 신호를 발생하는 제1 카운팅 유닛을 포함하는 카운터 회로.
  2. 제1항에 있어서,
    상기 제2 주파수는 상기 제1 주파수의 2^(M-1) 배 또는 2^(M-2) 배인 것을 특징으로 하는 카운터 회로.
  3. 제2항에 있어서,
    상기 제1 카운팅 유닛은 상기 제1 카운팅 인에이블 신호에 응답하여 상기 최상위 비트 신호와 상기 제1 카운터 클럭 신호 중 하나와 연결되어 상기 상위 N-M 비트 신호들을 발생하는 복수의 디(D)-플립플롭들을 포함하고,
    상기 복수의 디(D)-플립플롭들 각각은
    데이터 단자로 피드백되는 반전 출력 단자;
    인접 하위 비트 신호가 인가되는 클럭 단자; 및
    상기 상위 N-M 비트 신호들을 각각 발생하는 출력 단자를 구비하는 것을 특징으로 하는 카운터 회로.
  4. 제3항에 있어서,
    상기 제1 카운팅 유닛은 상기 파인 카운팅 구간 동안에는 상기 제2 카운터에 연결되어 리플 카운터로서 동작하는 것을 특징으로 하는 카운터 회로.
  5. 제1항에 있어서,
    상기 제2 카운터는 상기 코스 카운팅 구간이 비활성화로 트랜지션되는 것에 응답하여 활성화 되는 상기 파인 카운팅 구간 동안에 상기 제2 카운터 클럭 신호를 카운팅하는 것을 특징으로 하는 카운터 회로.
  6. 제5항에 있어서, 상기 제2 카운터 회로는,
    래치 제어 신호에 응답하여 상기 M 비트 신호들 중 최하위 비트를 래치하는 래치;
    상기 래치의 출력과 상기 제2 카운터 클럭 신호를 배타적 논리합 연산하는 배타적 논리합 게이트;
    상기 배타적 논리합 게이트의 출력을 인가받는 데이터 단자, 상기 제2 카운팅 인에이블 신호를 인가받는 클럭 단자 및 상기 최하위 비트를 제공하는 출력 단자를 구비하는 제1 디(D)-플립플롭; 및
    상기 제1 디(D)-플립플롭에 연결되어 제2 내지 제M 비트 신호들을 발생하는 복수의 제2 디(D)-플립플롭들을 포함하고, 상기 복수의 제2 디(D)-플립플롭들 각각은
    데이터 단자로 피드백되는 반전 출력 단자;
    인접 하위 비트 신호가 인가되는 클럭 단자; 및
    상기 제2 내지 제M 비트 신호들을 각각 발생하는 출력 단자를 구비하는 것을 특징으로 하는 카운터 회로.
  7. 제1항에 있어서,
    상기 제1 비교 신호, 상기 제1 비교 신호가 반전되고 지연된 상기 제2 비교 신호, 상기 제1 주파수를 갖는 제1 입력 클럭 신호 및 상기 제2 주파수를 갖는 제2 입력 클럭 신호에 기초하여 상기 제1 카운팅 인에이블 신호, 상기 제1 카운터 클럭 신호, 상기 제2 카운팅 인에이블 신호 및 상기 제2 카운터 클럭 신호를 발생하는 카운터 제어 로직을 더 포함하는 것을 특징으로 하는 카운터 회로.
  8. 제7항에 있어서, 상기 카운터 제어 로직은
    상기 제1 비교 신호 및 상기 제1 입력 클럭 신호에 기초하여 상기 제1 카운팅 인에이블 신호 및 상기 제1 카운터 클럭 신호를 발생하는 제1 제어 섹션; 및
    상기 제1 비교 신호, 상기 제2 비교 신호, 상기 제2 입력 클럭 신호 및 상기 제1 카운팅 인에이블 신호에 기초하여 상기 제2 카운팅 인에이블 신호 및 상기 제2 카운터 클럭 신호를 발생하는 제2 제어 섹션을 포함하는 것을 특징으로 하는 카운터 회로.
  9. 제8항에 있어서,
    상기 제1 제어 섹션은 상기 제1 카운팅 인에이블 신호가 상기 제1 비교 신호가 활성화되는 제1 구간과 상기 제1 비교 신호가 비활성화 된 후 상기 제1 구간과 부분적으로도 중첩하지 않는 상기 제1 카운터 클럭 신호의 적어도 하나의 하강 에지까지의 제2 구간을 포함하는 상기 코스 카운팅 구간 동안에 활성화되도록 상기 제1 카운팅 인에이블 신호를 발생하고,
    상기 제2 제어 섹션은 상기 제2 카운팅 인에이블 신호가 상기 코스 카운팅 구간이 비활성화된 시점부터 상기 제2 비교 신호가 활성화되는 시점까지를 포함하는 상기 파인 카운팅 구간 동안에 활성화되도록 상기 제2 카운팅 인에이블 신호를 발생하는 것을 특징으로 하는 카운터 회로.
  10. 제1항에 있어서,
    상기 하위 M 비트 신호들은 적어도 하나의 비트 제어 신호에 응답하여 가변되도,
    상기 제2 카운터는 상기 적어도 하나의 비트 제어 신호에 응답하여 상기 하위 M 비트 신호들 중 제2 최상위 비트와 상기 제1 카운터 클럭 신호 중 하나를 상기 최상위 비트를 출력하는 디-플립플롭의 클럭 단자에 제공하는 멀티플렉서를 더 포함하는 것을 특징으로 하는 카운터 회로.
  11. 제1항에 있어서,
    상기 상위 N-M 비트 신호들은 상기 제1 카운터 클럭 신호의 하강 에지에 응답하여 토글링하고,
    상기 하위 M 비트 신호들을 상기 제2 카운터 클럭 신호의 하강 에지에 응답하여 토글링하는 것을 특징으로 하는 카운터 회로.
  12. 물리량을 나타내는 아날로그 신호 및 기준 신호를 비교하여 제1 비교 신호를 발생하는 비교기; 및
    제1 및 제2 카운터 클럭 신호들을 카운팅하여 상기 아날로그 신호에 상응하는 디지털 신호를 발생하는 카운터 회로를 포함하고,
    상기 카운터 회로는,
    상기 제1 비교 신호에 기초한 제1 카운팅 인에이블 신호에 응답하여, 상기 제1 카운팅 인에이블 신호가 활성화되는 코스(coarse) 카운팅 구간 동안에 제1 주파수로 토글링하는 제1 카운터 클럭 신호를 카운팅하여 N 비트의 카운터 출력 신호 중 상위 N-M 비트 신호들을 발생하는 제1 카운터(N은 M 보다 큰 자연수, M은 3이상의 자연수, 상기 제1 카운터 클럭 신호는 상기 코스 카운팅 구간 동안에만 상기 제1 주파수로 토글링함); 및
    제2 카운팅 인에이블 신호가 활성화되는 파인(fine) 카운팅 구간 동안에 상기 제1 비교 신호 및 제2 비교 신호에 기초한 상기 제2 카운팅 인에이블 신호에 응답하여, 상기 제1 주파수보다 높은 제2 주파수로 토글링하는 제2 카운터 클럭 신호를 카운팅하여 상기 N 비트의 카운터 출력 신호 중 하위 M 비트 신호들을 발생하는 제2 카운터를 포함하고(상기 제2 카운터 클럭 신호는 상기 파인 카운팅 구간 동안에만 상기 제2 주파수로 토글링하고, 상기 파인 카운팅 구간은 상기 코스 카운팅 구간에 연속함)
    상기 제1 카운터는
    상기 제1 카운팅 인에이블 신호에 응답하여 상기 하위 M 비트 신호 중 최상위 비트 신호와 상기 제1 카운터 클럭 신호 중 하나를 선택하는 스위칭부; 및
    상기 스위칭부에 연결되고, 상기 코스 카운팅 구간 동안에는 상기 스위칭부에 의하여 상기 제2 카운터와 분리되고 상기 파인 카운팅 구간 동안에는 상기 스위칭부에 의하여 상기 제2 카운터와 연결되어 상기 상위 N-M 비트 신호를 제공하는 제1 카운팅 유닛을 포함하는 아날로그-디지털 컨버터.
  13. 제12항에 있어서,
    상기 제1 비교 신호, 상기 제1 비교 신호가 반전되고 지연된 상기 제2 비교 신호, 상기 제1 주파수를 갖는 제1 입력 클럭 신호 및 상기 제2 주파수를 갖는 제2 입력 클럭 신호에 기초하여 상기 제1 카운팅 인에이블 신호, 상기 제1 카운터 클럭 신호, 상기 제2 카운팅 인에이블 신호 및 상기 제2 카운터 클럭 신호를 발생하는 카운터 제어 로직을 더 포함하는 것을 특징으로 하는 아날로그-디지털 컨버터.
  14. 삭제
  15. 제12항에 있어서,
    상기 카운터 회로는 상기 제1 및 제2 카운터 클럭 신호의 사이클 주기마다 적어도 두 번 카운팅 하고,
    상기 제2 주파수는 상기 제1 주파수의 2^(M-1) 배 또는 2^(M-2) 배인 것을 특징으로 하는 아날로그-디지털 컨버터.
  16. 물리량을 감지하여 상기 물리량에 상응하는 아날로그 신호를 발생하는 감지부;
    상기 아날로그 신호를 기준 신호와 비교하고 적어도 하나의 카운터 회로를 이용하여 상기 아날로그 신호에 상응하는 디지털 신호를 발생하는 아날로그-디지털 컨버터; 및
    상기 감지부 및 상기 아날로그-디지털 컨버터의 동작을 제어하는 제어부를 포함하고,
    상기 적어도 하나의 카운터 회로는,
    제1 비교 신호에 기초한 제1 카운팅 인에이블 신호에 응답하여, 상기 제1 카운팅 인이에블 신호가 활성화되는 코스(coarse) 카운팅 구간 동안에 제1 주파수로 토글링하는 제1 카운터 클럭 신호를 카운팅하여 N 비트의 카운터 출력 신호 중 상위 N-M 비트 신호들을 발생하는 제1 카운터(N은 M 보다 큰 자연수, M은 3이상의 자연수, 상기 제1 카운터 클럭 신호는 상기 코스 카운팅 구간 동안에만 상기 제1 주파수로 토글링함); 및
    상기 제1 비교 신호 및 제2 비교 신호에 기초한 제2 카운팅 인에이블 신호에 응답하여, 상기 제2 카운팅 인에이블 신호가 활성화되는 파인(fine) 카운팅 구간 동안에 상기 제1 주파수의 2^(M-1) 배의 제2 주파수로 토글링하는 제2 카운터 클럭 신호를 카운팅하여 상기 N 비트의 카운터 출력 신호 중 하위 M 비트 신호들을 발생하는 제2 카운터를 포함하고(상기 제2 카운터 클럭 신호는 상기 파인 카운팅 구간 동안에만 상기 제2 주파수로 토글링하고, 상기 파인 카운팅 구간은 상기 코스 카운팅 구간에 연속함),
    상기 제1 카운터는
    상기 제1 카운팅 인에이블 신호에 응답하여 상기 하위 M 비트 신호 중 최상위 비트 신호와 상기 제1 카운터 클럭 신호 중 하나를 선택하는 스위칭부; 및
    상기 스위칭부에 연결되고, 상기 코스 카운팅 구간 동안에는 상기 스위칭부에 의하여 상기 제2 카운터와 분리되고 상기 파인 카운팅 구간 동안에는 상기 스위칭부에 의하여 상기 제2 카운터와 연결되어 상기 상위 N-M 비트 신호를 제공하는 제1 카운팅 유닛을 포함하고,
    상기 제2 주파수는 상기 제1 주파수의 2^(M-1) 배 또는 2^(M-2) 배인 이미지 센서.
  17. 제16항에 있어서,
    상기 감지부는 입사광을 감지하여 상기 아날로그 신호를 발생하는 픽셀 어레이를 포함하고,
    상기 픽셀 어레이는 상관 이중 샘플링(Correlated Double Sampling)을 위한 리셋 성분을 나타내는 제1 아날로그 신호 및 이미지 신호 성분을 나타내는 제2 아날로그 신호를 순차적으로 출력하고,
    상기 카운터 회로는 상기 제1 아날로그 신호에 대한 카운팅이 완료된 후 상기 제2 아날로그 신호에 대한 카운팅의 개시 전에 적어도 하나의 반전 제어 신호에 응답하여 상기 N 비트의 카운터 출력 신호를 반전하는 것을 특징으로 하는 이미지 센서.
  18. 제17항에 있어서,
    상기 카운터 회로는 상기 제1 및 제2 아날로그 신호들 각각을 상기 기준 신호와 비교한 제1 비교 신호들, 상기 제1 비교 신호가 적어도 지연된 제2 비교 신호들에 기초하여 상기 제1 아날로그 신호와 상기 제2 아날로그 신호를 순차적으로 출력하는 경우에 각각 상기 상위 N-M 비트 신호들을 제공하는 코스 카운팅과 상기 하위 M 비트 신호들을 제공하는 파인 카운팅 동작을 수행하는 것을 특징으로 하는 이미지 센서.
  19. 삭제
  20. 삭제
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