JP5407523B2 - 積分型ａｄ変換装置、固体撮像素子、およびカメラシステム - Google Patents
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Description
本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子に適用可能な積分型ＡＤ変換装置、固体撮像素子、およびカメラシステムに関するものである。
たとえば高解像度の撮像を高速で行う固体撮像素子に搭載可能な積分型アナログ−デジタル変換装置（以下、ＡＤ変換装置（Analog Digital Converter)という）が提案されている（特許文献１参照）。
特許文献１には、クロック周波数を上げずに分解能を向上させる積分型ＡＤ変換装置が提案されている。
この積分型ＡＤ変換装置は、通常の上位ビットカウンタとリング発振器によって位相の異なるクロック信号をラッチとデコードをする時間量子化器（ＴＤＣ: Time-to-Digital Converter）で下位ビットの情報を得、クロック周波数を上げずに分解能を向上させる。
この積分型ＡＤ変換装置は、通常の上位ビットカウンタとリング発振器によって位相の異なるクロック信号をラッチとデコードをする時間量子化器（ＴＤＣ: Time-to-Digital Converter）で下位ビットの情報を得、クロック周波数を上げずに分解能を向上させる。
図１は、特許文献１に開示されたＡＤ変換装置の構成を示す図である。
このＡＤ変換装置１は、比較器２、ＴＤＣ（時間量子化器、ラッチおよびデコード）３、上位ビットカウンタ４、および転送バス５を有する。
この例は、位相が４５°ずつ異なるクロック信号４本を用いて、上位カウンタで１１ビット（bit）、下位ＴＤＣで３ビットの計１４ビットの分解能を持つ積分型ＡＤ変換器である。
時間とともに電圧値が線形に変化するランプ波形の参照電圧ＲＡＭＰと入力電圧ＶＳＬとを比較器２で比較し、比較結果は信号ＶＣＯとして出力される。
信号ＶＣＯが変化したタイミングで上位カウンタ４は動作を開始もしくは停止し、また下位ＴＤＣでは位相の異なるクロック信号の情報をラッチする。
この例は、位相が４５°ずつ異なるクロック信号４本を用いて、上位カウンタで１１ビット（bit）、下位ＴＤＣで３ビットの計１４ビットの分解能を持つ積分型ＡＤ変換器である。
時間とともに電圧値が線形に変化するランプ波形の参照電圧ＲＡＭＰと入力電圧ＶＳＬとを比較器２で比較し、比較結果は信号ＶＣＯとして出力される。
信号ＶＣＯが変化したタイミングで上位カウンタ４は動作を開始もしくは停止し、また下位ＴＤＣでは位相の異なるクロック信号の情報をラッチする。
図２は、クロック周波数よりこまかな分解能を得る下位ＴＤＣの原理を示す図である。
クロック周波数の１周期の中において、信号ＶＣＯが変化するタイミングで、位相が４５°ずつ異なる４つのクロック信号ＣＬＫＡ、ＣＬＫＢ、ＣＬＫＣ、ＣＬＫＤの値をラッチすると８通りの拡張コードＥＢ[3:0]が得られる。
この８通りのコードをＴＤＣ３のラッチおよびデコード部でデコードして３ビットの下位ビットの情報を得ることができる。
この例では、信号ＶＣＯが変化するタイミングで上位ビットカウンタ４がカウントを開始する後カウント方式の例である。
この８通りのコードをＴＤＣ３のラッチおよびデコード部でデコードして３ビットの下位ビットの情報を得ることができる。
この例では、信号ＶＣＯが変化するタイミングで上位ビットカウンタ４がカウントを開始する後カウント方式の例である。
図３は、信号ＶＣＯが変化するタイミングが各クロックのエッジの前後で変化した場合に得られる拡張コードＥＢ[3:0]のバイナリ値とデコードした結果の変化を示す図である。
通常ではデコード値の変化は±１ＬＳＢであり連続しているが、クロックＣＬＫＡの立ち上りエッジの前後では上位リップルカウンタとの接続によっては±７ＬＳＢの誤差を発生してしまう。これをスパークルエラーと呼ぶ。
図４（Ａ）および（Ｂ）は、上位ビットカウンタと下位ＴＤＣのつなぎ部分において、連続に正しくカウントされる場合と、スパークルエラーが生じてしまう場合を示す図である。
クロック信号ＣＬＫＡは上位ビットカウンタ４のクロック信号と下位ＴＤＣの位相差クロック信号と共通している。
信号ＶＣＯがクロック信号ＣＬＫＡの立ち上りエッジ前後で変化した場合にスパークルエラーは発生する可能性がある。
信号ＶＣＯがクロック信号ＣＬＫＡの立ち上りエッジのわずかに前に変化した場合、拡張コードＥＢ[3:0]は［0000b］が記憶され、直後のクロック信号ＣＬＫＡの立ち上りエッジで上位ビットカウンタ４がカウントした場合正しいカウントとなる。
また、信号ＶＣＯがクロック信号ＣＬＫＡの立ち上りエッジのわずかに後に変化した場合、拡張コードＥＢ[3:0]は［1000b］が記憶される。
そして、直前のクロック信号ＣＬＫＡの立ち上りエッジでは上位ビットカウンタ４がカウントせず次の立ち上りエッジまで待つのも正しいカウントとなる。
信号ＶＣＯがクロック信号ＣＬＫＡの立ち上りエッジ前後で変化した場合にスパークルエラーは発生する可能性がある。
信号ＶＣＯがクロック信号ＣＬＫＡの立ち上りエッジのわずかに前に変化した場合、拡張コードＥＢ[3:0]は［0000b］が記憶され、直後のクロック信号ＣＬＫＡの立ち上りエッジで上位ビットカウンタ４がカウントした場合正しいカウントとなる。
また、信号ＶＣＯがクロック信号ＣＬＫＡの立ち上りエッジのわずかに後に変化した場合、拡張コードＥＢ[3:0]は［1000b］が記憶される。
そして、直前のクロック信号ＣＬＫＡの立ち上りエッジでは上位ビットカウンタ４がカウントせず次の立ち上りエッジまで待つのも正しいカウントとなる。
しかしながら、下位ＴＤＣにおいて拡張コードがラッチされるタイミングと上位ビットカウンタにおいてカウントの開始のタイミングが異なった場合、この関係が逆転する現象が生ずる。
すなわち、信号ＶＣＯがクロック信号ＣＬＫＡの立ち上りエッジのわずかに前に変化した場合において、拡張コードＥＢ[3:0]は［0000b］が記憶されている。
直後のクロック信号ＣＬＫＡの立ち上りエッジで上位カウンタがカウントをしない場合や、信号ＶＣＯがクロック信号ＣＬＫＡの立ち上りエッジのわずかに後に変化した場合において、拡張コードＥＢ[3:0]は［1000b］が記憶されている。
しかし、直前のクロック信号ＣＬＫＡの立ち上りエッジで上位ビットカウンタ４がカウントしてしまう場合が生じうる。このときにスパークルエラーが生じてしまう。
すなわち、信号ＶＣＯがクロック信号ＣＬＫＡの立ち上りエッジのわずかに前に変化した場合において、拡張コードＥＢ[3:0]は［0000b］が記憶されている。
直後のクロック信号ＣＬＫＡの立ち上りエッジで上位カウンタがカウントをしない場合や、信号ＶＣＯがクロック信号ＣＬＫＡの立ち上りエッジのわずかに後に変化した場合において、拡張コードＥＢ[3:0]は［1000b］が記憶されている。
しかし、直前のクロック信号ＣＬＫＡの立ち上りエッジで上位ビットカウンタ４がカウントしてしまう場合が生じうる。このときにスパークルエラーが生じてしまう。
特許文献１に記載された方式では信号ＶＣＯにあたる信号が上位ビットカウンタ４と下位ＴＤＣ３に別々に入力されており、その内部において回路遅延が存在する。
このため、厳密に上位ビットカウンタ４がカウントを停止するタイミングと下位ＴＤＣ３の位相情報をラッチするタイミングが同一であることを保証できないため、スパークルエラーが発生する可能性がある。
このため、厳密に上位ビットカウンタ４がカウントを停止するタイミングと下位ＴＤＣ３の位相情報をラッチするタイミングが同一であることを保証できないため、スパークルエラーが発生する可能性がある。
本発明は、スパークルエラーの発生を防止することが可能な積分型ＡＤ変換装置、固体撮像素子、およびカメラシステムを提供することにある。
本発明の第１の観点の積分型ＡＤ変換装置は、時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、前記比較器の出力信号が反転したことをトリガとして動作開始または動作停止し、主クロック信号の周期ごとに計数する上位ビットカウンタと、位相の異なる前記主クロックを含む複数のクロック信号を用いて前記比較器の出力信号が反転したタイミングで位相情報をラッチし、当該ラッチした値をデコードすることでクロック周期より分解能が高い下位ビットを出力する時間量子化器と、前記比較器の出力信号と前記主クロック信号の同期化を行い、同期化を行った結果の信号を用いて、上位ビットカウンタの動作開始および停止のタイミングと、前記主クロック信号の位相情報をラッチする値を決定する調整部とを有する。
本発明の第２の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、前記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、前記画素信号読み出し部は、画素の列配列に対応して、読み出したアナログ信号をデジタル信号に変換する積分型アナログデジタル（ＡＤ）変換装置を有し、前記積分型ＡＤ変換装置は、ランプ波である参照電圧が供給され、供給された参照電圧と当該列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、時間とともに電圧値が線形に変化するランプ波形の参照電圧と該列の画素の読み出しアナログ信号電位とを比較する比較器と、前記比較器の出力信号が反転したことをトリガとして動作開始または動作停止し、主クロック信号の周期ごとに計数する上位ビットカウンタと、位相の異なる前記主クロックを含む複数のクロック信号を用いて前記比較器の出力信号が反転したタイミングで位相情報をラッチし、当該ラッチした値をデコードすることでクロック周期より分解能が高い下位ビットを出力する時間量子化器と、前記比較器の出力信号と前記主クロック信号の同期化を行い、同期化を行った結果の信号を用いて、上位ビットカウンタの動作開始および停止のタイミングと、前記主クロック信号の位相情報をラッチする値を決定する調整部と、を含む。
本発明の第３の観点のＡＤ変換装置は、固体撮像素子と、前記固体撮像素子に被写体像を結像する光学系と、を有し、前記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、前記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、前記画素信号読み出し部は、画素の列配列に対応して、読み出したアナログ信号をデジタル信号に変換する積分型アナログデジタル（ＡＤ）変換装置を有し、前記積分型ＡＤ変換装置は、ランプ波である参照電圧が供給され、供給された参照電圧と当該列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、時間とともに電圧値が線形に変化するランプ波形の参照電圧と該列の画素の読み出しアナログ信号電位とを比較する比較器と、前記比較器の出力信号が反転したことをトリガとして動作開始または動作停止し、主クロック信号の周期ごとに計数する上位ビットカウンタと、位相の異なる前記主クロックを含む複数のクロック信号を用いて前記比較器の出力信号が反転したタイミングで位相情報をラッチし、当該ラッチした値をデコードすることでクロック周期より分解能が高い下位ビットを出力する時間量子化器と、前記比較器の出力信号と前記主クロック信号の同期化を行い、同期化を行った結果の信号を用いて、上位ビットカウンタの動作開始および停止のタイミングと、前記主クロック信号の位相情報をラッチする値を決定する調整部と、を含む。
本発明によれば、スパークルエラーの発生を防止することができる。
以下、本発明の実施の形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（ＡＤ変換装置の構成例）
２．第２の実施形態（固体撮像素子の全体構成例）
３．第３の実施形態（カメラシステムの構成例）
なお、説明は以下の順序で行う。
１．第１の実施形態（ＡＤ変換装置の構成例）
２．第２の実施形態（固体撮像素子の全体構成例）
３．第３の実施形態（カメラシステムの構成例）
＜１．第１の実施形態＞
［ＡＤ変換装置の構成例］
図５は、本発明の第１の実施形態に係る積分型ＡＤ変換装置に構成例を示す図である。
［ＡＤ変換装置の構成例］
図５は、本発明の第１の実施形態に係る積分型ＡＤ変換装置に構成例を示す図である。
本第１の実施形態に係るＡＤ変換装置１０は、比較器１１、上位ビットカウンタ１２、調整部１３、ＴＤＣ（Time-to-Digital Converter：時間量子化器）１４、および転送バス１５を有する。
比較器１１は、時間とともに電圧値が線形に変化するランプ波形の参照電圧ＲＡＭＰと入力電圧ＶＳＬとを比較し、その結果に応じたレベルの信号ＶＣＯを調整部１３およびＴＤＣ１４に出力する。
上位ビットカウンタ１２は、基本的に、比較器１１の出力信号ＶＣＯが反転したことをトリガとして動作開始もしくは動作停止し、主クロック信号ＣＬＫＡの周期ごとに計数する機能を有する。
上位ビットカウンタ１２は、調整部１３により比較器１１の出力信号ＶＣＯと主クロックＣＬＫＡと同期させて生成されたカウント動作開始信号ＶＣＯ_ＳＹＮＣをトリガとして、調整部１３を介した主クロック信号ＣＬＫＡＯの周期ごとに計数する。
上位ビットカウンタ１２は、調整部１３により比較器１１の出力信号ＶＣＯと主クロックＣＬＫＡと同期させて生成されたカウント動作開始信号ＶＣＯ_ＳＹＮＣをトリガとして、調整部１３を介した主クロック信号ＣＬＫＡＯの周期ごとに計数する。
調整部１３は、比較器１１の出力信号ＶＣＯと主クロック信号ＣＬＫＡの同期化を行い、同期化を行った結果の信号を用いて、上位ビットカウンタ１２の動作開始および停止のタイミングと、主クロック信号ＣＬＫＡの位相情報をラッチする値を決定する。
調整部１３は、比較器１１の出力信号ＶＣＯを主クロック信号ＣＬＫＡの立ち上がりと立ち下がりの両エッジで同期化し、この同期化信号をカウント動作開始信号ＶＣＯ_ＳＹＮＣとして出力する同期化回路１３１を有する。
調整部１３は、カウント動作開始信号ＶＣＯ_ＳＹＮＣを基に主クロック信号ＣＬＫＡの位相情報をラッチするラッチタイミング信号ＶＣＯ_ＳＹＮＣＤを生成し、ラッチタイミング信号ＶＣＯ_ＳＹＮＣＤをＴＤＣ１４に出力する機能を有する。
調整部１３は、カウント動作開始信号ＶＣＯ_ＳＹＮＣを遅延させてラッチタイミング信号ＶＣＯ_ＳＹＮＣＤを生成し、ラッチタイミング信号ＶＣＯ_ＳＹＮＣＤをＴＤＣ１４に出力する遅延部１３２を含む。
調整部１３は、比較器１１の出力信号ＶＣＯを主クロック信号ＣＬＫＡの立ち上がりと立ち下がりの両エッジで同期化し、この同期化信号をカウント動作開始信号ＶＣＯ_ＳＹＮＣとして出力する同期化回路１３１を有する。
調整部１３は、カウント動作開始信号ＶＣＯ_ＳＹＮＣを基に主クロック信号ＣＬＫＡの位相情報をラッチするラッチタイミング信号ＶＣＯ_ＳＹＮＣＤを生成し、ラッチタイミング信号ＶＣＯ_ＳＹＮＣＤをＴＤＣ１４に出力する機能を有する。
調整部１３は、カウント動作開始信号ＶＣＯ_ＳＹＮＣを遅延させてラッチタイミング信号ＶＣＯ_ＳＹＮＣＤを生成し、ラッチタイミング信号ＶＣＯ_ＳＹＮＣＤをＴＤＣ１４に出力する遅延部１３２を含む。
図６は、本実施形態に係る調整部の同期化回路の構成例を示す回路図である。
図６は、同期化回路１３１のゲートレベルの回路図である。
図６は、同期化回路１３１のゲートレベルの回路図である。
同期化回路１３１は、クロック信号ＣＬＫＡの立ち上りと立下りの両エッジで信号ＶＣＯを同期化する必要があるため、２つのＦＦ１３１，ＦＦ１３２、およびＮＡＮＤゲートＮＡ１３１を有している。
また、同期化回路１３１は、主クロック信号ＣＬＫＡを遅延させてクロック信号ＣＬＫＡＯを生成し、上位ビットカウンタ１２に出力する、直列接続されたインバータＩＮＶ１３１，ＩＮＶ１３２を有する。
本例では、インバータＩＮＶ１３１の出力であるクロック信号ＣＫ１およびインバータＩＮＶ１３２の出力であるクロック信号ＣＫ２がＦＦ１３１，ＦＦ１３２にクロック信号として供給される。
なお、主クロックＣＬＫＡとインバータＩＮＶ１３１の出力であるクロック信号ＣＫ１を、ＦＦ１３１，ＦＦ１３２のクロック信号として供給することも可能である。
また、同期化回路１３１は、主クロック信号ＣＬＫＡを遅延させてクロック信号ＣＬＫＡＯを生成し、上位ビットカウンタ１２に出力する、直列接続されたインバータＩＮＶ１３１，ＩＮＶ１３２を有する。
本例では、インバータＩＮＶ１３１の出力であるクロック信号ＣＫ１およびインバータＩＮＶ１３２の出力であるクロック信号ＣＫ２がＦＦ１３１，ＦＦ１３２にクロック信号として供給される。
なお、主クロックＣＬＫＡとインバータＩＮＶ１３１の出力であるクロック信号ＣＫ１を、ＦＦ１３１，ＦＦ１３２のクロック信号として供給することも可能である。
ＦＦ１３１は、入力段の転送ゲートＴＭ１１、ラッチＬＴＣ１１、クロックドインバータＣＩＶ１１、ラッチＬＴＣ１２、およびノードＮＤ１１〜ＮＤ１４を有する。
ラッチＬＴＣ１１は、インバータＩＮＶ１１およびクロックドインバータＣＩＶ１２により形成されている。
ラッチＬＴＣ１２は、インバータＩＮＶ１２およびクロックドインバータＣＩＶ１３により形成されている。
ラッチＬＴＣ１１は、インバータＩＮＶ１１およびクロックドインバータＣＩＶ１２により形成されている。
ラッチＬＴＣ１２は、インバータＩＮＶ１２およびクロックドインバータＣＩＶ１３により形成されている。
転送ゲートＴＭ１１は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのソースドレイン同士を接続して構成される。ＰＭＯＳトランジスタのゲートにクロック信号ＣＫ１が供給され、ＮＭＯＳトランジスタのゲートにクロック信号ＣＫ２が供給される。
転送ゲートＴＭ１１の一方の入出力端子が比較器１１の出力信号ＶＣＯの供給ラインに接続され、他方の入出力端子がノードＮＤ１１に接続されている。
転送ゲートＴＭ１１の一方の入出力端子が比較器１１の出力信号ＶＣＯの供給ラインに接続され、他方の入出力端子がノードＮＤ１１に接続されている。
ラッチＬＴＣ１１は、インバータＩＮＶ１１の入力端子がノードＮＤ１１に接続され、出力端子がノードＮＤ１２に接続されている。クロックドインバータＣＩＶ１２の入力端子がノードＮＤ１２に接続され、出力端子がノードＮＤ１１に接続されている。
クロックドインバータＣＩＶ１２は、正側クロック端子にクロック信号ＣＫ１が供給され、負側クロック端子にクロック信号ＣＫ２が供給される。
クロックドインバータＣＩＶ１２は、正側クロック端子にクロック信号ＣＫ１が供給され、負側クロック端子にクロック信号ＣＫ２が供給される。
クロックドインバータＣＩＶ１１の入力端子がノードＮＤ１２に接続され、出力端子がノードＮＤ１３に接続されている。
クロックドインバータＣＩＶ１１は、正側クロック端子にクロック信号ＣＫ１が供給され、負側クロック端子にクロック信号ＣＫ２が供給される。
クロックドインバータＣＩＶ１１は、正側クロック端子にクロック信号ＣＫ１が供給され、負側クロック端子にクロック信号ＣＫ２が供給される。
ラッチＬＴＣ１２は、インバータＩＮＶ１２の入力端子がノードＮＤ１３に接続され、出力端子がノードＮＤ１４に接続されている。クロックドインバータＣＩＶ１３の入力端子がノードＮＤ１４に接続され、出力端子がノードＮＤ１３に接続されている。
クロックドインバータＣＩＶ１３は、負側クロック端子にクロック信号ＣＫ１が供給され、正側クロック端子にクロック信号ＣＫ２が供給される。
そして、ラッチＬＴＣ１２の出力ノードとしてのノードＮＤ１４がＮＡＮＤゲートＮＡ１３１の一方の入力端子に接続されている。
クロックドインバータＣＩＶ１３は、負側クロック端子にクロック信号ＣＫ１が供給され、正側クロック端子にクロック信号ＣＫ２が供給される。
そして、ラッチＬＴＣ１２の出力ノードとしてのノードＮＤ１４がＮＡＮＤゲートＮＡ１３１の一方の入力端子に接続されている。
このような構成を有するＦＦ１３１は、クロック信号ＣＫ１の立ち下がりで、クロック信号ＣＫ２の立ち上がりのタイミングで比較器１１の出力信号ＶＣＯをラッチＬＴＣ１１側に取り込む。
次に、クロック信号ＣＫ１の立ち上がりで、クロック信号ＣＫ２の立ち下がりのタイミングでクロックドインバータＣＩＶ１２が作動し、信号ＶＣＯがラッチＬＴＣ１１にラッチされる。そして、そのラッチ信号がクロックドインバータＣＩＶ１１を介してラッチＬＴＣ１２側に転送される。
次に、クロック信号ＣＫ１の立ち下がりで、クロック信号ＣＫ２の立ち上がりのタイミングでクロックドインバータＣＩＶ１３が作動し、転送された信号ＶＣＯがラッチＬＴＣ１２にラッチされる。
また、ノードＮＤ１４のラッチ信号がＮＡＮＤゲートＮＡ１３１の一方の入力端子に供給される。
次に、クロック信号ＣＫ１の立ち上がりで、クロック信号ＣＫ２の立ち下がりのタイミングでクロックドインバータＣＩＶ１２が作動し、信号ＶＣＯがラッチＬＴＣ１１にラッチされる。そして、そのラッチ信号がクロックドインバータＣＩＶ１１を介してラッチＬＴＣ１２側に転送される。
次に、クロック信号ＣＫ１の立ち下がりで、クロック信号ＣＫ２の立ち上がりのタイミングでクロックドインバータＣＩＶ１３が作動し、転送された信号ＶＣＯがラッチＬＴＣ１２にラッチされる。
また、ノードＮＤ１４のラッチ信号がＮＡＮＤゲートＮＡ１３１の一方の入力端子に供給される。
このように、ＦＦ１３１では、クロック信号の立ち下がりエッジに同期して比較器１１の出力信号ＶＣＯを取り込み、ラッチする。
ＦＦ１３２は、入力段の転送ゲートＴＭ２１、ラッチＬＴＣ２１、クロックドインバータＣＩＶ２１、ラッチＬＴＣ２２、およびノードＮＤ２１〜ＮＤ２４を有する。
ラッチＬＴＣ２１は、インバータＩＮＶ２１およびクロックドインバータＣＩＶ２２により形成されている。
ラッチＬＴＣ２２は、インバータＩＮＶ２２およびクロックドインバータＣＩＶ２３により形成されている。
ラッチＬＴＣ２１は、インバータＩＮＶ２１およびクロックドインバータＣＩＶ２２により形成されている。
ラッチＬＴＣ２２は、インバータＩＮＶ２２およびクロックドインバータＣＩＶ２３により形成されている。
転送ゲートＴＭ２１は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのソースドレイン同士を接続して構成される。ＮＭＯＳトランジスタのゲートにクロック信号ＣＫ１が供給され、ＰＭＯＳトランジスタのゲートにクロック信号ＣＫ２が供給される。
転送ゲートＴＭ２１の一方の入出力端子が比較器１１の出力信号ＶＣＯの供給ラインに接続され、他方の入出力端子がノードＮＤ２１に接続されている。
転送ゲートＴＭ２１の一方の入出力端子が比較器１１の出力信号ＶＣＯの供給ラインに接続され、他方の入出力端子がノードＮＤ２１に接続されている。
ラッチＬＴＣ２１は、インバータＩＮＶ２１の入力端子がノードＮＤ２１に接続され、出力端子がノードＮＤ２２に接続されている。クロックドインバータＣＩＶ２２の入力端子がノードＮＤ２２に接続され、出力端子がノードＮＤ２１に接続されている。
クロックドインバータＣＩＶ２２は、負側クロック端子にクロック信号ＣＫ１が供給され、正側クロック端子にクロック信号ＣＫ２が供給される。
クロックドインバータＣＩＶ２２は、負側クロック端子にクロック信号ＣＫ１が供給され、正側クロック端子にクロック信号ＣＫ２が供給される。
クロックドインバータＣＩＶ２１の入力端子がノードＮＤ２２に接続され、出力端子がノードＮＤ２３に接続されている。
クロックドインバータＣＩＶ２１は、負側クロック端子にクロック信号ＣＫ１が供給され、正側クロック端子にクロック信号ＣＫ２が供給される。
クロックドインバータＣＩＶ２１は、負側クロック端子にクロック信号ＣＫ１が供給され、正側クロック端子にクロック信号ＣＫ２が供給される。
ラッチＬＴＣ２２は、インバータＩＮＶ２２の入力端子がノードＮＤ２３に接続され、出力端子がノードＮＤ２４に接続されている。クロックドインバータＣＩＶ２３の入力端子がノードＮＤ２４に接続され、出力端子がノードＮＤ２３に接続されている。
クロックドインバータＣＩＶ２３は、正側クロック端子にクロック信号ＣＫ１が供給され、負側クロック端子にクロック信号ＣＫ２が供給される。
そして、ラッチＬＴＣ２２の出力ノードとしてのノードＮＤ２４がＮＡＮＤゲートＮＡ１３１の他方の入力端子に接続されている。
クロックドインバータＣＩＶ２３は、正側クロック端子にクロック信号ＣＫ１が供給され、負側クロック端子にクロック信号ＣＫ２が供給される。
そして、ラッチＬＴＣ２２の出力ノードとしてのノードＮＤ２４がＮＡＮＤゲートＮＡ１３１の他方の入力端子に接続されている。
このような構成を有するＦＦ１３２は、クロック信号ＣＫ１の立ち上がりで、クロック信号ＣＫ２の立ち下がりのタイミングで比較器１１の出力信号ＶＣＯをラッチＬＴＣ２１側に取り込む。
次に、クロック信号ＣＫ１の立ち下がりで、クロック信号ＣＫ２の立ち上がりのタイミングでクロックドインバータＣＩＶ２２が作動し、信号ＶＣＯがラッチＬＴＣ２１にラッチされる。そして、そのラッチ信号がクロックドインバータＣＩＶ２１を介してラッチＬＴＣ２２側に転送される。
次に、クロック信号ＣＫ１の立ち上がりで、クロック信号ＣＫ２の立ち下がりのタイミングでクロックドインバータＣＩＶ２３が作動し、転送された信号ＶＣＯがラッチＬＴＣ２２にラッチされる。
また、ノードＮＤ２４のラッチ信号がＮＡＮＤゲートＮＡ１３１の他方の入力端子に供給される。
次に、クロック信号ＣＫ１の立ち下がりで、クロック信号ＣＫ２の立ち上がりのタイミングでクロックドインバータＣＩＶ２２が作動し、信号ＶＣＯがラッチＬＴＣ２１にラッチされる。そして、そのラッチ信号がクロックドインバータＣＩＶ２１を介してラッチＬＴＣ２２側に転送される。
次に、クロック信号ＣＫ１の立ち上がりで、クロック信号ＣＫ２の立ち下がりのタイミングでクロックドインバータＣＩＶ２３が作動し、転送された信号ＶＣＯがラッチＬＴＣ２２にラッチされる。
また、ノードＮＤ２４のラッチ信号がＮＡＮＤゲートＮＡ１３１の他方の入力端子に供給される。
ＦＦ１３２では、クロック信号の立ち上がりエッジに同期して比較器１１の出力信号ＶＣＯを取り込み、ラッチする。
以上のように、同期化回路１３１においては、比較器１１の出力信号ＶＣＯが２つのＦＦ１３１、ＦＦ１３２に入力され、ＦＦ１３１、ＦＦ１３２は互いに主クロック信号ＣＬＫＡの反対のエッジで取り込まれるように構成されている。
比較器１１の出力信号ＶＣＯと主クロック信号ＣＬＫＡは同期化回路１３１に入力され、信号ＶＣＯは主クロック信号ＣＬＫＡの立ち上りおよび立下りエッジで同期化される。
同期化された信号はＶＣＯ_ＳＹＮＣとして出力され、この信号をトリガとして上位ビットカウンタ１２のカウント動作開始信号となる。
また、信号ＶＣＯ_ＳＹＮＣは遅延素子を間に挟み、ラッチタイミング信号ＶＣＯ_ＳＹＮＣＤとして下位ＴＤＣ１４における主クロック信号ＣＬＫＡのラッチに入力される。
比較器１１の出力信号ＶＣＯと主クロック信号ＣＬＫＡは同期化回路１３１に入力され、信号ＶＣＯは主クロック信号ＣＬＫＡの立ち上りおよび立下りエッジで同期化される。
同期化された信号はＶＣＯ_ＳＹＮＣとして出力され、この信号をトリガとして上位ビットカウンタ１２のカウント動作開始信号となる。
また、信号ＶＣＯ_ＳＹＮＣは遅延素子を間に挟み、ラッチタイミング信号ＶＣＯ_ＳＹＮＣＤとして下位ＴＤＣ１４における主クロック信号ＣＬＫＡのラッチに入力される。
ＴＤＣ１４は、基本的に、位相の異なる主クロックＣＬＫＡを含む複数のクロック信号を用いて比較器１１の出力信号ＶＣＯが反転したタイミングで位相情報をラッチし、ラッチした値をデコードすることでクロック周期より分解能が高い下位ビットを出力する。
本例では、位相の異なる複数のクロック信号として、主クロック信号ＣＬＫＡを基準に位相が４５°ずつ順にずれたクロック信号ＣＬＫＡ，ＣＬＫＢ，ＣＬＢＣ，ＣＬＫＤが用いられる。
本例では、位相の異なる複数のクロック信号として、主クロック信号ＣＬＫＡを基準に位相が４５°ずつ順にずれたクロック信号ＣＬＫＡ，ＣＬＫＢ，ＣＬＢＣ，ＣＬＫＤが用いられる。
図７は、本実施形態に係るＴＤＣ（時間量子化器）のラッチ部の構成例を示す図である。
図５のＴＤＣ１４のラッチ部１４０は、第１のラッチとしてのフリップフロップ（ＦＦ）１４１，１４２，１４３、および第２のラッチとしてのＦＦ１４４を有する。
第１のラッチとしてのＦＦ１４１〜１４３はそれぞれ、比較器１１の出力信号ＶＣＯに同期して主クロック信号ＣＬＫＡを除く、クロック信号ＣＬＫＢ，ＣＬＫＣ，ＣＬＫＤの位相情報をラッチする。
第１のラッチとしてのＦＦ１４１〜１４３はそれぞれ、比較器１１の出力信号ＶＣＯに同期して主クロック信号ＣＬＫＡを除く、クロック信号ＣＬＫＢ，ＣＬＫＣ，ＣＬＫＤの位相情報をラッチする。
ＦＦ１４１は、比較器１１の出力信号ＶＣＯに同期してクロック信号ＣＬＫＤの位相情報をラッチする。ＦＦ１４１のＱ出力からは拡張コードＥＢ［０］が得られる。
ＦＦ１４２は、比較器１１の出力信号ＶＣＯに同期してクロック信号ＣＬＫＣの位相情報をラッチする。ＦＦ１４２のＱ出力からは拡張コードＥＢ［１］が得られる。
ＦＦ１４３は、比較器１１の出力信号ＶＣＯに同期してクロック信号ＣＬＫＢの位相情報をラッチする。ＦＦ１４３のＱ出力からは拡張コードＥＢ［２］が得られる。
ＦＦ１４２は、比較器１１の出力信号ＶＣＯに同期してクロック信号ＣＬＫＣの位相情報をラッチする。ＦＦ１４２のＱ出力からは拡張コードＥＢ［１］が得られる。
ＦＦ１４３は、比較器１１の出力信号ＶＣＯに同期してクロック信号ＣＬＫＢの位相情報をラッチする。ＦＦ１４３のＱ出力からは拡張コードＥＢ［２］が得られる。
ＦＦ１４４は、調整部１３により生成されるラッチタイミング信号ＶＣＯ_ＳＹＮＣＤに同期して主クロック信号ＣＬＫＡの位相情報をラッチする。ＦＦ１４４のＱ出力からは拡張コードＥＢ［３］が得られる。
第２ラッチとしてのＦＦ１４４は、主クロック信号ＣＬＫＡの論理とは反転した値を出力する。
第２ラッチとしてのＦＦ１４４は、主クロック信号ＣＬＫＡの論理とは反転した値を出力する。
図８は、本実施形態に係るＴＤＣ（時間量子化器）の第１のラッチとしてのＦＦの具体的な構成例を示す回路図である。
図８は、第１のラッチとしてのＦＦ１４１〜１４３のゲートレベルの回路図である。
ここでは、ＦＦ１４３の構成が例示されているが、ＦＦ１４１、ＦＦ１４２もＦＦ１４３と同様の構成を有する。
図８は、第１のラッチとしてのＦＦ１４１〜１４３のゲートレベルの回路図である。
ここでは、ＦＦ１４３の構成が例示されているが、ＦＦ１４１、ＦＦ１４２もＦＦ１４３と同様の構成を有する。
ＦＦ１４３は、インバータＩＮＶ３１，ＩＮＶ３２、クロックドインバータＣＩＶ３１、ＣＩＶ３２、ラッチＬＴＣ３１，ＬＴＣ３２、ＮＯＲゲートＮＲ３１、およびノードＮＤ３１〜ＮＤ３４を有している。
ラッチＬＴＣ３１は、インバータＩＮＶ３３およびクロックドインバータＣＩＶ３３により形成されている。
ラッチＬＴＣ３２は、ＮＯＲゲートＮＲ３１およびクロックドインバータＣＩＶ３４により形成されている。
ラッチＬＴＣ３１は、インバータＩＮＶ３３およびクロックドインバータＣＩＶ３３により形成されている。
ラッチＬＴＣ３２は、ＮＯＲゲートＮＲ３１およびクロックドインバータＣＩＶ３４により形成されている。
インバータＩＮＶ３１の入力端子は比較器１１の出力信号ＶＣＯの供給ラインに接続されている。
クロックドインバータＣＩＶ３１の入力端子がクロック信号ＣＬＫＢの供給ラインに接続され、出力端子がノードＮＤ３１に接続されている。
クロックドインバータＣＩＶ３１は、正側クロック端子に比較器１１の出力信号ＶＣＯの反転信号が供給され、負側クロック端子に信号ＶＣＯが供給される。
クロックドインバータＣＩＶ３１の入力端子がクロック信号ＣＬＫＢの供給ラインに接続され、出力端子がノードＮＤ３１に接続されている。
クロックドインバータＣＩＶ３１は、正側クロック端子に比較器１１の出力信号ＶＣＯの反転信号が供給され、負側クロック端子に信号ＶＣＯが供給される。
ラッチＬＴＣ３１は、インバータＩＮＶ３３の入力端子がノードＮＤ３１に接続され、出力端子がノードＮＤ３２に接続されている。クロックドインバータＣＩＶ３３の入力端子がノードＮＤ３２に接続され、出力端子がノードＮＤ３１に接続されている。
クロックドインバータＣＩＶ３３は、負側クロック端子に比較器１１の出力信号ＶＣＯの反転信号が供給され、正側クロック端子に信号ＶＣＯが供給される。
クロックドインバータＣＩＶ３３は、負側クロック端子に比較器１１の出力信号ＶＣＯの反転信号が供給され、正側クロック端子に信号ＶＣＯが供給される。
クロックドインバータＣＩＶ３２は、入力端子がノードＮＤ３２に接続され、出力端子がノードＮＤ３３に接続されている。
クロックドインバータＣＩＶ３２は、負側クロック端子に比較器１１の出力信号ＶＣＯの反転信号が供給され、正側クロック端子に信号ＶＣＯが供給される。
クロックドインバータＣＩＶ３２は、負側クロック端子に比較器１１の出力信号ＶＣＯの反転信号が供給され、正側クロック端子に信号ＶＣＯが供給される。
ラッチＬＴＣ３２は、ＮＯＲゲートＮＲ３１の一方の入力端子がノードＮＤ３３に接続され、出力端子がノードＮＤ３４に接続されている。クロックドインバータＣＩＶ３４の入力端子がノードＮＤ３４に接続され、出力端子がノードＮＤ３３に接続されている。
クロックドインバータＣＩＶ３４は、正側クロック端子に比較器１１の出力信号ＶＣＯの反転信号が供給され、負側クロック端子に信号ＶＣＯが供給される。
また、ＮＯＲゲートＮＲ３１の他方の入力端子はインバータＩＮＶ３２の出力端子に接続され、インバータＩＮＶ３２の入力端子はリセット系信号ＸＲＳＴの供給ラインに接続されている。
クロックドインバータＣＩＶ３４は、正側クロック端子に比較器１１の出力信号ＶＣＯの反転信号が供給され、負側クロック端子に信号ＶＣＯが供給される。
また、ＮＯＲゲートＮＲ３１の他方の入力端子はインバータＩＮＶ３２の出力端子に接続され、インバータＩＮＶ３２の入力端子はリセット系信号ＸＲＳＴの供給ラインに接続されている。
このような構成を有するＦＦ１４３は、比較器１１の出力信号ＶＣＯの立ち下がりのタイミングでクロック信号ＣＬＫＢをラッチＬＴＣ３１側に取り込む。
次に、信号ＶＣＯの立ち上がりのタイミングでクロックドインバータＣＩＶ３３が作動し、クロックＣＬＫＢがラッチＬＴＣ３１にラッチされる。そして、そのラッチ信号がクロックドインバータＣＩＶ３２を介してラッチＬＴＣ３２側に転送される。
次に、信号ＶＣＯの立ち下がりタイミングでクロックドインバータＣＩＶ３４が作動し、転送されたクロック信号ＣＬＫＢがラッチＬＴＣ３２にラッチされる。
そして、ノードＮＤ３４のラッチ信号が拡張コードＥＢ［２］として出力される。
次に、信号ＶＣＯの立ち上がりのタイミングでクロックドインバータＣＩＶ３３が作動し、クロックＣＬＫＢがラッチＬＴＣ３１にラッチされる。そして、そのラッチ信号がクロックドインバータＣＩＶ３２を介してラッチＬＴＣ３２側に転送される。
次に、信号ＶＣＯの立ち下がりタイミングでクロックドインバータＣＩＶ３４が作動し、転送されたクロック信号ＣＬＫＢがラッチＬＴＣ３２にラッチされる。
そして、ノードＮＤ３４のラッチ信号が拡張コードＥＢ［２］として出力される。
このように、図８のＦＦ１４３（１４１，１４２）は、クロック信号ＣＬＫＢ，ＣＬＫＣ，ＣＬＫＤの位相情報をラッチして拡張コードＥＢ[2:0]を出力するＦＦである。
ＦＦ１４３（１４１，１４２）は、ラッチタイミング信号は比較器１１の出力信号ＶＣＯであり、クロック信号ＣＬＫＢ，ＣＬＫＣ，ＣＬＫＤの値がそのまま取り込まれ出力される。
ＦＦ１４３（１４１，１４２）は、ラッチタイミング信号は比較器１１の出力信号ＶＣＯであり、クロック信号ＣＬＫＢ，ＣＬＫＣ，ＣＬＫＤの値がそのまま取り込まれ出力される。
図９は、本実施形態に係る調整部の遅延部およびＴＤＣ（時間量子化器）の第１のラッチとしてのＦＦの具体的な構成例を示す回路図である。
図９は、遅延部および第２のラッチとしてのＦＦ１４４のゲートレベルの回路図である。
図９は、遅延部および第２のラッチとしてのＦＦ１４４のゲートレベルの回路図である。
調整部１３の遅延部１３２は、たとえば図９に示すように、遅延素子であるインバータＩＮＶ１３２−１〜ＩＮＶ１３２−ｎ（図９の例ではｎ＝４）を直列に接続したインバータチェーンにより形成される。
遅延部１３２は、同期化回路１３１から出力されるカウント動作開始信号ＶＣＯ_ＳＹＮＣを所定時間遅延させてラッチタイミング信号ＶＣＯ_ＳＹＮＣＤとしてＴＤＣ１４のＦＦ１４４に供給する。
遅延部１３２は、同期化回路１３１から出力されるカウント動作開始信号ＶＣＯ_ＳＹＮＣを所定時間遅延させてラッチタイミング信号ＶＣＯ_ＳＹＮＣＤとしてＴＤＣ１４のＦＦ１４４に供給する。
ＦＦ１４４は、インバータＩＮＶ４１、クロックドインバータＣＩＶ４１、ＣＩＶ４２、ラッチＬＴＣ４１，ＬＴＣ４２、ＮＡＮＤゲートＮＡ４１、およびノードＮＤ４１〜ＮＤ４４を有している。
ラッチＬＴＣ４１は、インバータＩＮＶ４２およびクロックドインバータＣＩＶ４３により形成されている。
ラッチＬＴＣ４２は、ＮＡＮＤゲートＮＡ４１およびクロックドインバータＣＩＶ４４により形成されている。
ラッチＬＴＣ４１は、インバータＩＮＶ４２およびクロックドインバータＣＩＶ４３により形成されている。
ラッチＬＴＣ４２は、ＮＡＮＤゲートＮＡ４１およびクロックドインバータＣＩＶ４４により形成されている。
インバータＩＮＶ４１の入力端子はラッチタイミング信号ＶＣＯ_ＳＹＮＣＤの供給ラインに接続されている。
クロックドインバータＣＩＶ４１の入力端子が主クロック信号ＣＬＫＡの供給ラインに接続され、出力端子がノードＮＤ４１に接続されている。
クロックドインバータＣＩＶ４１は、正側クロック端子にラッチタイミング信号ＶＣＯ_ＳＹＮＣＤの反転信号が供給され、負側クロック端子にラッチタイミング信号ＶＣＯ_ＳＹＮＣＤが供給される。
クロックドインバータＣＩＶ４１の入力端子が主クロック信号ＣＬＫＡの供給ラインに接続され、出力端子がノードＮＤ４１に接続されている。
クロックドインバータＣＩＶ４１は、正側クロック端子にラッチタイミング信号ＶＣＯ_ＳＹＮＣＤの反転信号が供給され、負側クロック端子にラッチタイミング信号ＶＣＯ_ＳＹＮＣＤが供給される。
ラッチＬＴＣ４１は、インバータＩＮＶ４２の入力端子がノードＮＤ４１に接続され、出力端子がノードＮＤ４２に接続されている。クロックドインバータＣＩＶ４３の入力端子がノードＮＤ４２に接続され、出力端子がノードＮＤ４１に接続されている。
クロックドインバータＣＩＶ４３は、負側クロック端子にラッチタイミング信号ＶＣＯ_ＳＹＮＣＤの反転信号が供給され、正側クロック端子にラッチタイミング信号ＶＣＯ_ＳＹＮＣＤが供給される。
クロックドインバータＣＩＶ４３は、負側クロック端子にラッチタイミング信号ＶＣＯ_ＳＹＮＣＤの反転信号が供給され、正側クロック端子にラッチタイミング信号ＶＣＯ_ＳＹＮＣＤが供給される。
クロックドインバータＣＩＶ４２は、入力端子がノードＮＤ４２に接続され、出力端子がノードＮＤ４３に接続されている。
クロックドインバータＣＩＶ４２は、負側クロック端子にラッチタイミング信号ＶＣＯ_ＳＹＮＣＤの反転信号が供給され、正側クロック端子にラッチタイミング信号ＶＣＯ_ＳＹＮＣＤが供給される。
クロックドインバータＣＩＶ４２は、負側クロック端子にラッチタイミング信号ＶＣＯ_ＳＹＮＣＤの反転信号が供給され、正側クロック端子にラッチタイミング信号ＶＣＯ_ＳＹＮＣＤが供給される。
ラッチＬＴＣ４２は、ＮＡＮＤゲートＮＡ４１の一方の入力端子がノードＮＤ４３に接続され、出力端子がノードＮＤ４４に接続されている。クロックドインバータＣＩＶ４４の入力端子がノードＮＤ４４に接続され、出力端子がノードＮＤ４３に接続されている。
クロックドインバータＣＩＶ４４は、正側クロック端子にラッチタイミング信号ＶＣＯ_ＳＹＮＣＤの反転信号が供給され、負側クロック端子にラッチタイミング信号ＶＣＯ_ＳＹＮＣＤが供給される。
また、ＮＡＮＤゲートＮＡ４１の他方の入力端子はリセット系信号ＸＲＳＴの供給ラインに接続されている。
クロックドインバータＣＩＶ４４は、正側クロック端子にラッチタイミング信号ＶＣＯ_ＳＹＮＣＤの反転信号が供給され、負側クロック端子にラッチタイミング信号ＶＣＯ_ＳＹＮＣＤが供給される。
また、ＮＡＮＤゲートＮＡ４１の他方の入力端子はリセット系信号ＸＲＳＴの供給ラインに接続されている。
このような構成を有するＦＦ１４４は、ラッチタイミング信号ＶＣＯ_ＳＹＮＣＤの立ち下がりのタイミングで主クロック信号ＣＬＫＡをラッチＬＴＣ４１側に取り込む。
次に、ラッチタイミング信号ＶＣＯ_ＳＹＮＣＤの立ち上がりのタイミングでクロックドインバータＣＩＶ４３が作動し、主クロックＣＬＫＡがラッチＬＴＣ４１にラッチされる。そして、そのラッチ信号がクロックドインバータＣＩＶ４２を介してラッチＬＴＣ４２側に転送される。
次に、ラッチタイミング信号ＶＣＯ_ＳＹＮＣＤの立ち下がりタイミングでクロックドインバータＣＩＶ４４が作動し、転送された主クロック信号ＣＬＫＡがラッチＬＴＣ４２にラッチされる。
そして、ノードＮＤ４３のラッチ信号が拡張コードＥＢ［３］として出力される。
次に、ラッチタイミング信号ＶＣＯ_ＳＹＮＣＤの立ち上がりのタイミングでクロックドインバータＣＩＶ４３が作動し、主クロックＣＬＫＡがラッチＬＴＣ４１にラッチされる。そして、そのラッチ信号がクロックドインバータＣＩＶ４２を介してラッチＬＴＣ４２側に転送される。
次に、ラッチタイミング信号ＶＣＯ_ＳＹＮＣＤの立ち下がりタイミングでクロックドインバータＣＩＶ４４が作動し、転送された主クロック信号ＣＬＫＡがラッチＬＴＣ４２にラッチされる。
そして、ノードＮＤ４３のラッチ信号が拡張コードＥＢ［３］として出力される。
このように、ＦＦ１４４は、主クロック信号ＣＬＫＡの位相情報をラッチして拡張コードをＥＢ［３］を出力するＦＦである。
ラッチタイミング信号ＶＣＯ_ＳＹＮＣＤはカウント動作開始信号ＶＣＯ_ＳＹＮＣをインバータチェーンのような遅延部１３２によって遅延させて生成される。
拡張コードＥＢ［３］は記憶されるべき値と実際に取り込む値が逆となるため、拡張コードＥＢ［３］の出力は主クロック信号ＣＬＫＡの論理とは反転した値が出力されるようになっている。
ラッチタイミング信号ＶＣＯ_ＳＹＮＣＤはカウント動作開始信号ＶＣＯ_ＳＹＮＣをインバータチェーンのような遅延部１３２によって遅延させて生成される。
拡張コードＥＢ［３］は記憶されるべき値と実際に取り込む値が逆となるため、拡張コードＥＢ［３］の出力は主クロック信号ＣＬＫＡの論理とは反転した値が出力されるようになっている。
以上の構成を有する積分型ＡＤ変換装置１０は、上位ビットカウンタ１２と下位ビットＴＤＣ１４とのつなぎで生ずるスパークルエラーの発生を防止することを特徴とする。
ここで、本実施形態の積分型ＡＤ変換装置１０がスパークルエラーを防止する原理について、図１０および図１１に関連付けて説明する。
図１０および図１１は、本実施形態に係る積分型ＡＤ変換装置におけるスパークルエラー防止の原理を説明するため図である。
図１０および図１１は、本実施形態に係る積分型ＡＤ変換装置におけるスパークルエラー防止の原理を説明するため図である。
図１１は、比較器の出力信号ＶＣＯが主クロック信号ＣＬＫＡの立ち上りエッジのわずかに前に変化した場合を示している。
拡張コード［2:0］は主クロック信号ＣＬＫＡのエッジ前後にかかわらず［000b］が記憶されるべきなので、比較器１１の出力信号ＶＣＯの変化タイミングそのままでラッチする。
一方、信号ＶＣＯは主クロック信号ＣＬＫＡの立ち上りエッジで同期化される。
この場合、信号ＶＣＯが主クロック信号ＣＬＫＡの立ち上りエッジのわずかに前に変化しているので同期化によって同期化回路１３１の出力であるカウント動作開始信号ＶＣＯ_ＳＹＮＣは立ち上がる。
出力信号ＶＣＯ_ＳＹＮＣの立ち上りをトリガとして上位カウントを開始するため、この主クロック信号ＣＬＫＡの立ち上りでカウントする。
また、ＶＣＯ_ＳＹＮＣを遅延させた信号ＶＣＯ_ＳＹＮＣＤで拡張コードＥＢ[3]は［1b］をとり込む。
一方、信号ＶＣＯは主クロック信号ＣＬＫＡの立ち上りエッジで同期化される。
この場合、信号ＶＣＯが主クロック信号ＣＬＫＡの立ち上りエッジのわずかに前に変化しているので同期化によって同期化回路１３１の出力であるカウント動作開始信号ＶＣＯ_ＳＹＮＣは立ち上がる。
出力信号ＶＣＯ_ＳＹＮＣの立ち上りをトリガとして上位カウントを開始するため、この主クロック信号ＣＬＫＡの立ち上りでカウントする。
また、ＶＣＯ_ＳＹＮＣを遅延させた信号ＶＣＯ_ＳＹＮＣＤで拡張コードＥＢ[3]は［1b］をとり込む。
図１０は、比較器の出力信号ＶＣＯが主クロック信号ＣＬＫＡの立ち上りエッジのわずかに後に変化した場合のスパークルエラー防止の原理を説明するための図である。
拡張コードＥＢ[2:0]は、同様に主クロック信号ＣＬＫＡのエッジ前後に関わらず［000b］が記憶されるべきなので、比較器１１の出力信号ＶＣＯの変化タイミングそのままでラッチする。
一方、信号ＶＣＯは主クロック信号ＣＬＫＡの立ち上りエッジで同期化されるのでこの場合、信号ＶＣＯが主クロック信号ＣＬＫＡの立ち上りエッジのわずかに後に変化しているので同期化によって出力信号ＶＣＯ_ＳＹＮＣは立ち上がることはない。
同期化回路１３１の出力信号であるカウント動作開始信号ＶＣＯ_ＳＹＮＣの立ち上りをトリガとして上位カウントを開始するため、この主クロック信号ＣＬＫＡの立ち上りではカウントは行わない。
出力信号ＶＣＯ_ＳＹＮＣは主クロック信号ＣＬＫＡの次の立下りエッジで同期化された結果立ち上り、次の主クロック信号ＣＬＫＡの立ち上りエッジでカウントを開始することなる。
このとき、主クロック信号ＣＬＫＡの立下りで同期化されているので出力信号ＶＣＯ_ＳＹＮＣを遅延させたラッチタイミング信号ＶＣＯ_ＳＹＮＣＤで拡張コードＥＢ[3]は［0b］をとり込む。
ここで、拡張コードＥＢ[3]は記憶されるべき値と実際に取り込む値が逆となる。
そこで、主クロック信号ＣＬＫＡの位相情報をラッチするＦＦ１４４のみ、入力の反転値を拡張コードＥＢ[3]に出力する構成としている。
一方、信号ＶＣＯは主クロック信号ＣＬＫＡの立ち上りエッジで同期化されるのでこの場合、信号ＶＣＯが主クロック信号ＣＬＫＡの立ち上りエッジのわずかに後に変化しているので同期化によって出力信号ＶＣＯ_ＳＹＮＣは立ち上がることはない。
同期化回路１３１の出力信号であるカウント動作開始信号ＶＣＯ_ＳＹＮＣの立ち上りをトリガとして上位カウントを開始するため、この主クロック信号ＣＬＫＡの立ち上りではカウントは行わない。
出力信号ＶＣＯ_ＳＹＮＣは主クロック信号ＣＬＫＡの次の立下りエッジで同期化された結果立ち上り、次の主クロック信号ＣＬＫＡの立ち上りエッジでカウントを開始することなる。
このとき、主クロック信号ＣＬＫＡの立下りで同期化されているので出力信号ＶＣＯ_ＳＹＮＣを遅延させたラッチタイミング信号ＶＣＯ_ＳＹＮＣＤで拡張コードＥＢ[3]は［0b］をとり込む。
ここで、拡張コードＥＢ[3]は記憶されるべき値と実際に取り込む値が逆となる。
そこで、主クロック信号ＣＬＫＡの位相情報をラッチするＦＦ１４４のみ、入力の反転値を拡張コードＥＢ[3]に出力する構成としている。
本実施形態のポイントは、上位ビットカウンタ１２のカウントの開始タイミングと下位ＴＤＣ１４で記憶されるべき値との依存性を同期化回路１３１によって紐付けしている点にある。
つまり、主クロック信号ＣＬＫＡのエッジの前後で比較器１１の出力信号ＶＣＯが変化しているかどうかを取得する。
そして、その結果をもとに上位ビットカウンタ１２のカウントの開始タイミングと下位ＴＤＣ１４で記憶されるべき値の両方を決めているため、つなぎ部分でスパークルエラーが起こることはなくなる。
つまり、主クロック信号ＣＬＫＡのエッジの前後で比較器１１の出力信号ＶＣＯが変化しているかどうかを取得する。
そして、その結果をもとに上位ビットカウンタ１２のカウントの開始タイミングと下位ＴＤＣ１４で記憶されるべき値の両方を決めているため、つなぎ部分でスパークルエラーが起こることはなくなる。
以上説明したように、本第１の実施形態の積分型ＡＤ変換装置によれば、上位ビットと下位ビットのつなぎで生ずるスパークルエラーを原理的に防止することで、ＡＤ変換装置のＩＮＬ・ＤＮＬ特性を向上させることができる。
また、同期化回路は、一般的な高速クロック、低速クロックを共用して消費電力を削減するＡＤカウンタに搭載されており、ハードウェアの増加がほとんどない。
また、同期化回路は、一般的な高速クロック、低速クロックを共用して消費電力を削減するＡＤカウンタに搭載されており、ハードウェアの増加がほとんどない。
＜２．第２の実施形態＞
［固体撮像素子の全体構成例］
図１２は、本発明の第２の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
図１３は、図１２の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）におけるＡＤＣ群をより具体的に示すブロック図である。
［固体撮像素子の全体構成例］
図１２は、本発明の第２の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
図１３は、図１２の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）におけるＡＤＣ群をより具体的に示すブロック図である。
この固体撮像素子１００は、図１２および図１３に示すように、撮像部としての画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、タイミング制御回路１４０、および画素信号読み出し部としてのＡＤ変換装置（ＡＤＣ）群１５０を有する。なお、画素信号読み出し部は、垂直走査回路１２０等を含んで構成される。
固体撮像素子１００は、ＤＡ変換装置１６１を含むＤＡＣおよびバイアス回路１６０、アンプ回路（Ｓ／Ａ）１７０、信号処理回路１８０、およびラインメモリ１９０を有する。
これらの構成要素のうち、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、ＡＤＣ群１５０、ＤＡＣおよびバイアス回路１６０、並びにアンプ回路（Ｓ／Ａ）１７０はアナログ回路により構成される。
また、タイミング制御回路１４０、信号処理回路１８０、およびラインメモリ１９０はデジタル回路により構成される。
固体撮像素子１００は、ＤＡ変換装置１６１を含むＤＡＣおよびバイアス回路１６０、アンプ回路（Ｓ／Ａ）１７０、信号処理回路１８０、およびラインメモリ１９０を有する。
これらの構成要素のうち、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、ＡＤＣ群１５０、ＤＡＣおよびバイアス回路１６０、並びにアンプ回路（Ｓ／Ａ）１７０はアナログ回路により構成される。
また、タイミング制御回路１４０、信号処理回路１８０、およびラインメモリ１９０はデジタル回路により構成される。
画素部１１０は、フォトダイオードと画素内アンプとを含む画素がマトリクス状（行列状）に配置されている。
図１４は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
この画素回路１０１Ａは、光電変換素子としてたとえばフォトダイオード１１１を有している。
画素回路１０１Ａは、この１個の光電変換素子としてのフォトダイオード１１１を有する。
画素回路１０１Ａは、１個のフォトダイオード１１１に対し転送素子としての転送トランジスタ１１２、リセット素子としてのリセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを能動素子として有する。
画素回路１０１Ａは、この１個の光電変換素子としてのフォトダイオード１１１を有する。
画素回路１０１Ａは、１個のフォトダイオード１１１に対し転送素子としての転送トランジスタ１１２、リセット素子としてのリセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを能動素子として有する。
フォトダイオード１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、フォトダイオード１１１と出力ノードとしてのフローティングディフュージョンＦＤ（Floating Diffusion)との間に接続されている。
転送トランジスタ１１２は、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号ＴＧが与えられることで、フォトダイオード１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
転送トランジスタ１１２は、フォトダイオード１１１と出力ノードとしてのフローティングディフュージョンＦＤ（Floating Diffusion)との間に接続されている。
転送トランジスタ１１２は、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号ＴＧが与えられることで、フォトダイオード１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続されている。
リセットトランジスタ１１３は、リセット制御線ＬＲＳＴを通してそのゲートにリセットＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
リセットトランジスタ１１３は、リセット制御線ＬＲＳＴを通してそのゲートにリセットＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して垂直信号線１１６に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線１１６に出力する。垂直信号線１１６を通じて、各画素から出力された電圧は、画素信号読み出し回路としてのＡＤＣ群１５０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線１１６に出力する。垂直信号線１１６を通じて、各画素から出力された電圧は、画素信号読み出し回路としてのＡＤＣ群１５０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
画素部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、画素駆動部としての垂直走査回路１２０により駆動される。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、画素駆動部としての垂直走査回路１２０により駆動される。
固体撮像素子１００は、画素部１１０の信号を順次読み出すための制御回路として内部クロックを生成するタイミング制御回路１４０、行アドレスや行走査を制御する垂直走査回路１２０、そして列アドレスや列走査を制御する水平転送走査回路１３０が配置される。
タイミング制御回路１４０は、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、ＡＤ変換装置群（ＡＤＣ群）１５０、ＤＡＣおよびバイアス回路１６０、信号処理回路１８０、ラインメモリ１９０の信号処理に必要なタイミング信号を生成する。
画素部１１０においては、たとえばラインシャッタを使用した光子蓄積、排出により、映像や画面イメージを画素行毎に光電変換し、アナログ信号ＶＳＬをＡＤＣ群に出力する。
ＡＤＣ群１５０では、ＡＤＣブロック（各カラム部）でそれぞれ、画素部１１０のアナログ出力をＤＡ変換装置（ＤＡＣ）１６１からの参照電圧ＲＡＭＰを使用したＡＰＧＡ対応積分型ＡＤＣ、およびデジタルＣＤＳを行い、数ビットのデジタル信号を出力する。
ＡＤＣ群１５０では、ＡＤＣブロック（各カラム部）でそれぞれ、画素部１１０のアナログ出力をＤＡ変換装置（ＤＡＣ）１６１からの参照電圧ＲＡＭＰを使用したＡＰＧＡ対応積分型ＡＤＣ、およびデジタルＣＤＳを行い、数ビットのデジタル信号を出力する。
図１５は、図１２および図１３のＤＡＣが生成するランプ（ＲＡＭＰ）波形およびＡＤＣの動作タイミングの一例を示す図である。
ＡＤＣ群１５０は、図５に示した積分型ＡＤ変換装置１０が複数列配列されている。
ＤＡＣ１６１は、図１５に示すような、階段状に変化させた傾斜するランプ波形（ＲＡＭＰ）である参照電圧ＰＡＭＰを生成する。
各ＡＤ変換装置１５０Ａは、比較器１５１、上位ビットカウンタ１５２、調整部１５３、ＴＤＣ（Time-to-Digital Converter：時間量子化器）１５４、および論理回路１５５を有する。
比較器１５１、上位ビットカウンタ１５２、調整部１５３、ＴＤＣ１５４の機能は図５の比較器１１、上位ビットカウンタ１２、調整部１３、ＴＤＣ１４と同様の機能を有することから、ここではその詳細は省略する。
論理回路１５５は、上位ビットカウンタ１５２で生成される上位ビット（たとえば１１ビット）に下位ビットＴＤＣ１５４で生成される下位ビット（たとえば３ビット）を追加してつなぎ合わせる。
この場合も、積分型ＡＤ変換装置１５０Ａは、このつなぎで生ずるスパークルエラーの発生を防止することを特徴とする。
各論理回路１５５の出力は、水平転送線ＬＴＲＦに接続されている。
そして、水平転送線ＬＴＲＦに対応したｋ個のアンプ回路１７０、および信号処理回路１８０が配置される。
ＤＡＣ１６１は、図１５に示すような、階段状に変化させた傾斜するランプ波形（ＲＡＭＰ）である参照電圧ＰＡＭＰを生成する。
各ＡＤ変換装置１５０Ａは、比較器１５１、上位ビットカウンタ１５２、調整部１５３、ＴＤＣ（Time-to-Digital Converter：時間量子化器）１５４、および論理回路１５５を有する。
比較器１５１、上位ビットカウンタ１５２、調整部１５３、ＴＤＣ１５４の機能は図５の比較器１１、上位ビットカウンタ１２、調整部１３、ＴＤＣ１４と同様の機能を有することから、ここではその詳細は省略する。
論理回路１５５は、上位ビットカウンタ１５２で生成される上位ビット（たとえば１１ビット）に下位ビットＴＤＣ１５４で生成される下位ビット（たとえば３ビット）を追加してつなぎ合わせる。
この場合も、積分型ＡＤ変換装置１５０Ａは、このつなぎで生ずるスパークルエラーの発生を防止することを特徴とする。
各論理回路１５５の出力は、水平転送線ＬＴＲＦに接続されている。
そして、水平転送線ＬＴＲＦに対応したｋ個のアンプ回路１７０、および信号処理回路１８０が配置される。
以上のＡＤ変換期間終了後、水平転送走査回路１３０により、論理回路１５５によるデータが、水平転送線ＬＴＲＦに転送され、アンプ回路１７０を経て信号処理回路１８０に入力され、所定の信号処理により２次元画像が生成される。
水平転送走査回路１３０では、転送速度の確保のために数チャンネル同時並列転送を行う。
タイミング制御回路１４０においては、画素部１１０、ＡＤＣ群１５０等の各ブロックでの信号処理に必要なタイミングが生成される。
後段の信号処理回路１８０では、ラインメモリ１９０内に格納された信号より縦線欠陥や点欠陥の補正、信号のクランプを行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
ラインメモリ１９０には、画素行毎に送信されるデジタル信号が格納される。
本実施形態の固体撮像素子１００においては、信号処理回路１８０のデジタル出力がＩＳＰやベースバンド（basＥＢand）ＬＳＩの入力として送信される。
タイミング制御回路１４０においては、画素部１１０、ＡＤＣ群１５０等の各ブロックでの信号処理に必要なタイミングが生成される。
後段の信号処理回路１８０では、ラインメモリ１９０内に格納された信号より縦線欠陥や点欠陥の補正、信号のクランプを行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
ラインメモリ１９０には、画素行毎に送信されるデジタル信号が格納される。
本実施形態の固体撮像素子１００においては、信号処理回路１８０のデジタル出力がＩＳＰやベースバンド（basＥＢand）ＬＳＩの入力として送信される。
次に、上記構成による動作を説明する。
ＤＡＣ１６１において、参照電圧ＰＡＭＰが生成される。
各ＡＤ変換装置１５０Ａにおいて、垂直信号線１１６に読み出されたアナログ信号電位ＶＳＬが列毎に配置された比較器１５１で階段状に変化する参照電圧ＲＡＭＰと比較される。
比較器１５１からは、比較結果に応じたレベルの信号ＶＣＯが調整部１５３およびＴＤＣ１５４に出力される。
調整部１５３においては、比較器１５１の出力信号ＶＣＯと主クロック信号ＣＬＫＡの同期化が行われる。そして、調整部１５３では、同期化を行った結果の信号を用いて、上位ビットカウンタ１５２の動作開始および停止のタイミングと、主クロック信号ＣＬＫＡの位相情報をラッチする値が決定される。
具体的には、調整部１５３においては、比較器１５１の出力信号ＶＣＯを主クロック信号ＣＬＫＡの立ち上がりと立ち下がりの両エッジで同期化され、この同期化信号がカウント動作開始信号ＶＣＯ_ＳＹＮＣとして出力される。
また、調整部１５３においては、カウント動作開始信号ＶＣＯ_ＳＹＮＣを基に主クロック信号ＣＬＫＡの位相情報をラッチするラッチタイミング信号ＶＣＯ_ＳＹＮＣＤが生成される。生成されたラッチタイミング信号ＶＣＯ_ＳＹＮＣＤはＴＤＣ１５４に供給される。
上位ビットカウンタ１５２においては、基本的に、比較器１５１の出力信号ＶＣＯが反転したことをトリガとして動作開始もしくは動作停止し、主クロック信号ＣＬＫＡの周期ごとに計数される。
上位ビットカウンタ１５２では、調整部１５３により比較器１５１の出力信号ＶＣＯと主クロックＣＬＫＡと同期させて生成されたカウント動作開始信号ＶＣＯ_ＳＹＮＣをトリガとして、調整部１５３を介した主クロック信号ＣＬＫＡＯの周期ごとに計数される。
ＴＤＣ１４では、位相の異なる主クロックＣＬＫＡを含む複数のクロック信号ＣＬＫＡ〜ＣＬＫＤを用いて比較器１５１の出力信号ＶＣＯが反転したタイミングで位相情報がラッチされる。そして、ＴＤＣ１５４では、ラッチした値がデコードされて、クロック周期より分解能が高い下位ビットが出力される。
そして、論理回路１５５において、上位ビットカウンタ１５２で生成される上位ビット（たとえば１１ビット）に下位ビットＴＤＣ１５４で生成される下位ビット（たとえば３ビット）が追加されてつなぎ合わされる。
この場合、積分型ＡＤ変換装置１５０Ａでは、このつなぎで生ずるスパークルエラーの発生が防止される。
これにより、ＡＤ変換が完了する。
デジタル信号に変換された信号は、たとえば水平（列）転送走査回路１３０により、順番に水平転送線ＬＴＲＦを介してアンプ回路１７０に読み出され、最終的に出力される。
このようにして、列並列出力処理が行われる。
各ＡＤ変換装置１５０Ａにおいて、垂直信号線１１６に読み出されたアナログ信号電位ＶＳＬが列毎に配置された比較器１５１で階段状に変化する参照電圧ＲＡＭＰと比較される。
比較器１５１からは、比較結果に応じたレベルの信号ＶＣＯが調整部１５３およびＴＤＣ１５４に出力される。
調整部１５３においては、比較器１５１の出力信号ＶＣＯと主クロック信号ＣＬＫＡの同期化が行われる。そして、調整部１５３では、同期化を行った結果の信号を用いて、上位ビットカウンタ１５２の動作開始および停止のタイミングと、主クロック信号ＣＬＫＡの位相情報をラッチする値が決定される。
具体的には、調整部１５３においては、比較器１５１の出力信号ＶＣＯを主クロック信号ＣＬＫＡの立ち上がりと立ち下がりの両エッジで同期化され、この同期化信号がカウント動作開始信号ＶＣＯ_ＳＹＮＣとして出力される。
また、調整部１５３においては、カウント動作開始信号ＶＣＯ_ＳＹＮＣを基に主クロック信号ＣＬＫＡの位相情報をラッチするラッチタイミング信号ＶＣＯ_ＳＹＮＣＤが生成される。生成されたラッチタイミング信号ＶＣＯ_ＳＹＮＣＤはＴＤＣ１５４に供給される。
上位ビットカウンタ１５２においては、基本的に、比較器１５１の出力信号ＶＣＯが反転したことをトリガとして動作開始もしくは動作停止し、主クロック信号ＣＬＫＡの周期ごとに計数される。
上位ビットカウンタ１５２では、調整部１５３により比較器１５１の出力信号ＶＣＯと主クロックＣＬＫＡと同期させて生成されたカウント動作開始信号ＶＣＯ_ＳＹＮＣをトリガとして、調整部１５３を介した主クロック信号ＣＬＫＡＯの周期ごとに計数される。
ＴＤＣ１４では、位相の異なる主クロックＣＬＫＡを含む複数のクロック信号ＣＬＫＡ〜ＣＬＫＤを用いて比較器１５１の出力信号ＶＣＯが反転したタイミングで位相情報がラッチされる。そして、ＴＤＣ１５４では、ラッチした値がデコードされて、クロック周期より分解能が高い下位ビットが出力される。
そして、論理回路１５５において、上位ビットカウンタ１５２で生成される上位ビット（たとえば１１ビット）に下位ビットＴＤＣ１５４で生成される下位ビット（たとえば３ビット）が追加されてつなぎ合わされる。
この場合、積分型ＡＤ変換装置１５０Ａでは、このつなぎで生ずるスパークルエラーの発生が防止される。
これにより、ＡＤ変換が完了する。
デジタル信号に変換された信号は、たとえば水平（列）転送走査回路１３０により、順番に水平転送線ＬＴＲＦを介してアンプ回路１７０に読み出され、最終的に出力される。
このようにして、列並列出力処理が行われる。
本第２の実施形態に係る固体撮像素子はであるＣＭＯＳイメージセンサ１００は図５のＡＤ変換装置(ＡＤＣ)１０を適用した。
したがって、本固体撮像素子によれば、上位ビットと下位ビットのつなぎで生ずるスパークルエラーを原理的に防止することで、ＡＤ変換装置のＩＮＬ・ＤＮＬ特性を向上させることができる。
また、同期化回路は、一般的な高速クロック、低速クロックを共用して消費電力を削減するＡＤカウンタに搭載されており、ハードウェアの増加がほとんどない。
したがって、本固体撮像素子によれば、上位ビットと下位ビットのつなぎで生ずるスパークルエラーを原理的に防止することで、ＡＤ変換装置のＩＮＬ・ＤＮＬ特性を向上させることができる。
また、同期化回路は、一般的な高速クロック、低速クロックを共用して消費電力を削減するＡＤカウンタに搭載されており、ハードウェアの増加がほとんどない。
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
＜３．第３の実施形態＞
［カメラシステムの構成例］
図１６は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
［カメラシステムの構成例］
図１６は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
本カメラシステム２００は、図１６に示すように、本実施形態に係る固体撮像素子１００が適用可能な撮像デバイス２１０を有する。
カメラシステム２００は、撮像デバイス２１０の画素領域に入射光を導く（被写体像を結像する）光学系として、たとえば入射光（像光）を撮像面上に結像させるレンズ２２０を有する。
さらに、カメラシステム２００は、撮像デバイス２１０を駆動する駆動回路(ＤＲＶ)２３０と、撮像デバイス２１０の出力信号を処理する信号処理回路(ＰＲＣ)２４０と、を有する。
カメラシステム２００は、撮像デバイス２１０の画素領域に入射光を導く（被写体像を結像する）光学系として、たとえば入射光（像光）を撮像面上に結像させるレンズ２２０を有する。
さらに、カメラシステム２００は、撮像デバイス２１０を駆動する駆動回路(ＤＲＶ)２３０と、撮像デバイス２１０の出力信号を処理する信号処理回路(ＰＲＣ)２４０と、を有する。
駆動回路２３０は、撮像デバイス２１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス２１０を駆動する。
また、信号処理回路２４０は、撮像デバイス２１０の出力信号に対して所定の信号処理を施す。
信号処理回路２４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路２４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
信号処理回路２４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路２４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス２１０として、先述した固体撮像素子１００を搭載することで、高精度なカメラが実現できる。
１０・・・ＡＤ変換装置、１１・・比較器、１２・・・上位ビットカウンタ、１３・・・調整部、１３１・・・同期化回路、１３２・・・遅延部、１４・・・ＴＤＣ（Time-to-Digital Converter：時間量子化器）、１４１〜１４３・・・ＦＦ（第１のラッチ）、１４４・・・ＦＦ（第２のラッチ）、１５・・・転送バス、１００・・・固体撮像素子、１１０・・・画素部、１２０・・・垂直走査回路、１３０・・・水平転送走査回路、１４０・・・タイミング制御回路、１４１・・・パルス生成部、１５０・・・カラム処理回路群（ＡＤＣ群）、１５１・・・比較器、１５２・・・カウンタ、１５３・・・ラッチ（メモリ）、１６１・・・ＤＡ変換装置（ＤＡＣ）、１７０・・・アンプ回路、１８０・・・信号処理回路、１９０・・・ラインメモリ、ＬＴＲＦ・・・水平転送線、２００・・・カメラシステム、２１０・・・撮像デバイス、２２０・・・レンズ、２３０・・・駆動回路、２４０・・・信号処理回路。
Claims (7)
- 時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、
前記比較器の出力信号が反転したことをトリガとして動作開始または動作停止し、主クロック信号の周期ごとに計数する上位ビットカウンタと、
位相の異なる前記主クロックを含む複数のクロック信号を用いて前記比較器の出力信号が反転したタイミングで位相情報をラッチし、当該ラッチした値をデコードすることでクロック周期より分解能が高い下位ビットを出力する時間量子化器と、
前記比較器の出力信号と前記主クロック信号の同期化を行い、同期化を行った結果の信号を用いて、上位ビットカウンタの動作開始および停止のタイミングと、前記主クロック信号の位相情報をラッチする値を決定する調整部と
を有する積分型ＡＤ変換装置。 - 前記調整部は、
前記比較器の出力信号を前記主クロック信号の立ち上がりと立ち下がりの両エッジで同期化し、当該同期化信号をカウント動作開始信号として出力する同期化回路を含み、
前記カウント動作開始信号を基に前記主クロック信号の位相情報をラッチするラッチタイミング信号を生成し、当該ラッチタイミング信号を前記時間量子化器に出力し、
前記上位ビットカウンタは、
前記カウント動作開始信号をトリガとして計数動作を開始する
請求項１記載の積分型ＡＤ変換装置。 - 前記時間量子化器は、
前記主クロックを含む複数のクロック信号のうち、当該主クロック信号を除くクロック信号の位相情報を前記比較器の出力信号に同期してラッチする少なくとも一つの第１のラッチと、
前記主クロックの位相情報を前記ラッチタイミング信号に同期してラッチする第２のラッチと、を含む
請求項２記載の積分型ＡＤ変換装置。 - 前記第２ラッチは、前記主クロック信号の論理とは反転した値を出力する
請求項３記載の積分型ＡＤ変換装置。 - 前記調整部は、
前記カウント動作開始信号を遅延させて前記ラッチタイミング信号を生成し、当該ラッチタイミング信号を前記時間量子化器に出力する遅延部を含む
請求項２から４のいずれか一に記載の積分型ＡＤ変換装置。 - 光電変換を行う複数の画素が行列状に配列された画素部と、
前記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
前記画素信号読み出し部は、
画素の列配列に対応して、読み出したアナログ信号をデジタル信号に変換する積分型アナログデジタル（ＡＤ）変換装置を有し、
前記積分型ＡＤ変換装置は、
ランプ波である参照電圧が供給され、供給された参照電圧と当該列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、
時間とともに電圧値が線形に変化するランプ波形の参照電圧と該列の画素の読み出しアナログ信号電位とを比較する比較器と、
前記比較器の出力信号が反転したことをトリガとして動作開始または動作停止し、主クロック信号の周期ごとに計数する上位ビットカウンタと、
位相の異なる前記主クロックを含む複数のクロック信号を用いて前記比較器の出力信号が反転したタイミングで位相情報をラッチし、当該ラッチした値をデコードすることでクロック周期より分解能が高い下位ビットを出力する時間量子化器と、
前記比較器の出力信号と前記主クロック信号の同期化を行い、同期化を行った結果の信号を用いて、上位ビットカウンタの動作開始および停止のタイミングと、前記主クロック信号の位相情報をラッチする値を決定する調整部と、を含む
固体撮像素子。 - 固体撮像素子と、
前記固体撮像素子に被写体像を結像する光学系と、を有し、
前記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
前記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
前記画素信号読み出し部は、
画素の列配列に対応して、読み出したアナログ信号をデジタル信号に変換する積分型アナログデジタル（ＡＤ）変換装置を有し、
前記積分型ＡＤ変換装置は、
ランプ波である参照電圧が供給され、供給された参照電圧と当該列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、
時間とともに電圧値が線形に変化するランプ波形の参照電圧と該列の画素の読み出しアナログ信号電位とを比較する比較器と、
前記比較器の出力信号が反転したことをトリガとして動作開始または動作停止し、主クロック信号の周期ごとに計数する上位ビットカウンタと、
位相の異なる前記主クロックを含む複数のクロック信号を用いて前記比較器の出力信号が反転したタイミングで位相情報をラッチし、当該ラッチした値をデコードすることでクロック周期より分解能が高い下位ビットを出力する時間量子化器と、
前記比較器の出力信号と前記主クロック信号の同期化を行い、同期化を行った結果の信号を用いて、上位ビットカウンタの動作開始および停止のタイミングと、前記主クロック信号の位相情報をラッチする値を決定する調整部と、を含む
カメラシステム。
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