JP5728826B2 - カラムａ／ｄ変換器、カラムａ／ｄ変換方法、固体撮像素子およびカメラシステム - Google Patents

カラムａ／ｄ変換器、カラムａ／ｄ変換方法、固体撮像素子およびカメラシステム Download PDF

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Description

本発明は、ＣＭＯＳイメージセンサ等の固体撮像素子等に適用可能なカラムＡ／Ｄ変換器、カラムＡ／Ｄ変換方法、固体撮像素子およびカメラシステムに関するものである。
複数の画素を２次元配列で設けた画素アレイ部を有し、この画素アレイ部の各画素で読み取った画素信号を各画素列毎に順次読み出し、各列信号にＣＤＳ処理などを施して画像信号に変換して出力するＣＭＯＳイメージセンサが提供されている。
ＣＭＯＳイメージセンサは、各画素毎に浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
列並列出力型ＣＭＯＳイメージセンサの画素信号読み出し（出力）回路については実に様々なものが提案されている。
その最も進んだ形態のひとつが列毎にアナログ−デジタル変換装置（以下、ＡＤＣ（Analog Digital Converter)と略す）を備え、デジタル信号として画素信号を取り出すタイプである。
このような列並列型のＡＤＣを搭載したＣＭＯＳイメージセンサは、たとえば非特許文献１や特許文献１に開示されている。
図１は、列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
この固体撮像素子１は、図１に示すように、画素部２、垂直走査回路３、水平転送走査回路４、およびＡＤＣ群からなるカラム処理回路群５を有する。
さらに、固体撮像素子１は、デジタル−アナログ変換装置（以下、ＤＡＣ(Digital - Analog Converter)と略す）６、およびアンプ回路（Ｓ／Ａ）７を有する。
画素部２は、フォトダイオード（光電変換素子）と画素内アンプとを含む単位画素２１がマトリクス状（行列状）に配置されて構成される。
カラム処理回路群５は、列ごとにＡＤＣを形成するカラム処理回路５１が複数列配列されている。
各カラム処理回路（ＡＤＣ）５１は、ＤＡＣ６により生成される参照信号を階段状に変化させたランプ波形（ＲＡＭＰ）である参照信号ＲＡＭＰ（Ｖｓｌｏｐ）と、行線毎に画素から垂直信号線を経由し得られるアナログ信号とを比較する比較器５１−１を有する。
さらに、各カラム処理回路５１は、比較器５１−１の比較時間をカウントし、そのカウント結果を保持するカウンタラッチ５１−２を有する。
カラム処理回路５１は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）８−１〜８−ｎ毎に配置され、これにより列並列ＡＤＣブロックが構成される。
各カウンタラッチ５１−２の出力は、たとえばｋビット幅の水平転送線９に接続されている。
そして、水平転送線９に対応したｋ個のアンプ回路７が配置される。
図２は、図１の回路のタイミングチャートを示す図である。
各カラム処理回路（ＡＤＣ）５１において、垂直信号線８に読み出されたアナログ信号（電位Ｖｓｌ）が列毎に配置された比較器５１−１でたとえば階段状に変化する参照信号ＲＡＭＰ（Ｖｓｌｏｐ）と比較される。
このとき、アナログ電位Ｖｓｌと参照信号ＲＡＭＰ（Ｖｓｌｏｐ）のレベルが交差し比較器５１−１の出力が反転するまで基準クロックＣＫを用いてカウンタラッチ５１−２でカウントが行われる。これにより、垂直信号線８の電位（アナログ信号）Ｖｓｌがデジタル信号に変換される（ＡＤ変換される）。このとき、カウンタはフルビットリップルカウンタとして構成される。
このＡＤ変換は、１度の読出しで２回行われる。
１回目は単位画素２１のリセットレベル（Ｐ相）が垂直信号線８（−１〜−ｎ）に読み出され、ＡＤ変換が実行される。
このリセットレベルＰ相には画素毎のばらつきが含まれる。
２回目は各単位画素２１で光電変換された信号が垂直信号線８（−１〜−ｎ）に読み出され（Ｄ相）、ＡＤ変換が実行される。
このＤ相にも、画素毎のばらつきが含まれるため、（Ｄ相レベル−Ｐ相レベル）を実行することで、相関二重サンプリング（ＣＤＳ）が実現できる。
デジタル信号に変換された信号はカウンタラッチ５１−２に記録され、水平（列）転送走査回路４により、順番に水平転送線９を介してアンプ回路７に読み出され、最終的に出力される。
このようにして、列並列出力処理が行われる。
特開２００５−２７８１３５号公報
W. Yang等 (W. Yang et. Al., "An Integrated 800x600 CMOS Image System," ISSCC Digest of Technical Papers, pp. 304-305、 Feb., 1999)
上述したように、一般的な列並列読み出しを行う電圧スロープ方式の固体撮像素子においては、全カラム列にそれぞれ配置されたリップルカウンタにＡＤ分解能を決める基準クロックＣＫを入力し、カラム毎のカウント動作を行っている。
このため、クロック周波数が高くなり、水平カラム数が大きくなると、各カラムにおけるカウンタで消費する電力が大きくなり、製品性を損なうと同時にＩＲドロップ等による動作マージンの低下等の弊害を生じる。
また、基準クロック配線の負荷が大きいことで、高速な基準クロックになるほどクロックデューティ劣化が大きくなりＡＤ分解能の限界が生じる。
本発明は、消費電力を大幅に低減することが可能なカラムＡ／Ｄ変換器、カラムＡ／Ｄ変換方法、固体撮像素子、およびカメラシステムを提供することにある。
本発明の第１の観点のカラムＡ／Ｄ変換器は、カラム毎または複数のカラム毎に配置され、アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部と、複数のカラム処理部に対応して配置され、基準クロックに応答してデジタルコードを生成するコードカウンタと、を有し、上記コードカウンタは、基準クロックに基づくカウント処理により上記デジタルコードを生成し、上記複数のカラム処理部の各々は、時間とともに電圧値が変化するランプ波形の参照電圧と入力電圧とを比較する複数の比較器と、上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して上記コードカウンタで生成されたデジタルコードをラッチするラッチカウンタ部と、を含み、上記ラッチカウンタ部は、上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して上記コードカウンタで生成された上記デジタルコードを下位ビットとしてそれぞれラッチする下位ビットラッチ部と、上記下位ビットラッチ部のデータをキャリーとしてカウントする上位ビットカウンタ部と、を含む。
本発明の第２の観点のカラムＡ／Ｄ変換方法は、基準クロックに基づくカウント処理によりデジタルコードを生成し、生成したデジタルコードを、カラム毎または複数のカラム毎に配置された複数のカラム処理部に出力し、各カラム処理部において、比較器で時間とともに電圧値が変化するランプ波形の参照電圧と入力電圧とを比較し、上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して供給されるデジタルコードを下位ビットとしてそれぞれ下位ビットラッチ部でラッチし、上位ビットカウンタ部で上記下位ビットラッチ部のデータをキャリーとしてカウントすることにより、アナログ信号をデジタル信号に変換するＡ／Ｄ変換を行う。
本発明の第３の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、読み出したアナログ信号をデジタル信号に変換するカラムＡ／Ｄ変換器を含み、上記カラムＡ／Ｄ変換器は、カラム毎または複数のカラム毎に配置され、アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部と、複数のカラム処理部に対応して配置され、基準クロックに応答してデジタルコードを生成するコードカウンタと、を有し、上記コードカウンタは、基準クロックに基づくカウント処理により上記デジタルコードを生成し、上記複数のカラム処理部の各々は、時間とともに電圧値が変化するランプ波形の参照電圧と入力電圧とを比較する複数の比較器と、上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して上記コードカウンタで生成されたデジタルコードをラッチするラッチカウンタ部と、を含み、上記ラッチカウンタ部は、上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して上記コードカウンタで生成された上記デジタルコードを下位ビットとしてそれぞれラッチする下位ビットラッチ部と、上記下位ビットラッチ部のデータをキャリーとしてカウントする上位ビットカウンタ部と、を含む。
本発明の第４の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、読み出したアナログ信号をデジタル信号に変換するカラムＡ／Ｄ変換器を含み、上記カラムＡ／Ｄ変換器は、カラム毎または複数のカラム毎に配置され、アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部と、複数のカラム処理部に対応して配置され、基準クロックに応答してデジタルコードを生成するコードカウンタと、を有し、上記コードカウンタは、基準クロックに基づくカウント処理により上記デジタルコードを生成し、上記複数のカラム処理部の各々は、時間とともに電圧値が変化するランプ波形の参照電圧と入力電圧とを比較する複数の比較器と、上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して上記コードカウンタで生成されたデジタルコードをラッチするラッチカウンタ部と、を含み、上記ラッチカウンタ部は、上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して上記コードカウンタで生成された上記デジタルコードを下位ビットとしてそれぞれラッチする下位ビットラッチ部と、上記下位ビットラッチ部のデータをキャリーとしてカウントする上位ビットカウンタ部と、を含む。
本発明によれば、消費電力を大幅に低減することができる。
列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。 図１の回路のタイミングチャートを示す図である。 本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。 図３の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）におけるＡＤＣ群をより具体的に示すブロック図である。 本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。 本実施形態に係るＡ／Ｄ変換器の基本的な構成例を示す第１図である。 本実施形態に係るＡ／Ｄ変換器の基本的な構成例を示す第２図である。 本実施形態に係るグレイコードカウンタの出力、下位ビットラッチ部および上位ビットリップルカウンタの基本的な配置関係を示す図である。 本実施形態に係る下位ビットラッチ部にラッチされるグレイコードおよび上位ビットリップルカウンタの各カウンタ出力の一例を示す図である。 本実施形態に係る下位ビットラッチ部におけるラッチ処理に好適な駆動方法である遅延ＶＣＯ駆動について説明するための図である。 本実施形態に係る上位側リップルカウンタの具体的な構成例を示す回路図である。 図１１のリップルカウンタにおけるＰ相およびＤ相切り替え時のデータ反転機能を説明するための図である。 ４つのリップルカウンタが縦続接続されている場合の出力データの状態遷移を含むタイミングチャートを一例として示す図である。 本実施形態における後段の信号処理回路におけるＣＳＤ演算処理を模式的に示す図である。 本実施形態におけるバイナリデータとグレイコードのＣＤＳ演算処理の具体例を示す図である。 下位ビットラッチ回路のラッチデータをカラム内で加算処理してＣＤＳ処理を行うＣＤＳ処理部の構成例を示す回路図である。 ビット非整合性防止回路を配置しない場合の構成およびタイミングチャートを示す図である。 ビット非整合性防止回路を配置した場合の構成およびタイミングチャートを示す図である。 本実施形態に係るキャリーマスク信号について説明するための波形図である。 キャリーマスク信号生成回路、ビット非整合性防止回路を含むカラム処理部の構成例を示す図である。 データラッチタイミング調整回路の構成例を示す図である。 図２１の回路のタイミングチャートを示す図である。 本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
以下、本発明の実施の形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．固体撮像素子の全体構成例
２．カラムＡ／Ｄ変換器の基本構成例
３．グレイコードカウンタの構成例
４．下位ビットラッチ部および上位ビットリップルカウンタの構成例
４．１ 下位ビットラッチ部の構成例
４．２ 上位ビットカウンタ部の構成例
５．ビット非整合性防止回路の構成例
６．カメラシステムの構成例
＜１．固体撮像素子の全体構成例＞
図３は、本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
図４は、図３の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）における要部をより具体的に示すブロック図である。
この固体撮像素子１００は、図３および図４に示すように、撮像部としての画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、タイミング制御回路１４０、および画素信号読み出し部としてのカラムＡ／Ｄ変換器（ＡＤＣ）１５０を有する。なお、画素信号読み出し部は、垂直走査回路１２０等を含んで構成される。
固体撮像素子１００は、Ｄ／Ａ変換器１６１を含むＤＡＣおよびバイアス回路１６０、アンプ回路（Ｓ／Ａ）１７０、および信号処理回路１８０を有する。
これらの構成要素のうち、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、カラムＡ／Ｄ変換器１５０、ＤＡＣおよびバイアス回路１６０、並びにアンプ回路（Ｓ／Ａ）１７０はアナログ回路により構成される。
また、タイミング制御回路１４０、および信号処理回路１８０はデジタル回路により構成される。
本実施形態に係るカラムＡＤＣ１５０は、後で詳述するように、通常のカラムＡＤＣにおいて消費電力の大半を占めるのが各カラム内リップルカウンタの下位側ビットであることから、次のように構成される。
カラムＡＤＣ１５０は、各カラムにおける下位側ビットのカウント動作は行わず、複数カラムにひとつ配置した、基準クロックＰＬＬＣＫに同期してカウントを行うＮビットグレイコードカウンタの出力コードを各カラムでラッチする構成を採用する。これにより、ＡＤ変換値を確定する。
本実施形態に係るカラムＡＤＣ１５０においては、タイミング制御回路１４０のＰＬＬ回路で生成される基準クロックＰＬＬＣＫは数ユニットのグレイコードカウンタのみに入力される。
このため、配線負荷が軽く、動作周波数を大きくすることができる。
また、本実施形態のカラムＡＤＣ１５０においては、カラム毎に下位ビットのカウント動作を行わないことから消費電力を小さく抑えることができる。
カラムＡＤＣ１５０においては、カウンタ上位側ビットに関しては、カウンタ出力Ｎビット目のコード（クロック）を用いて、リップルカウント動作を行うことができる。
これにより、カラム内デジタルＣＤＳ（Correlated Double Sampling；相関二重サンプリング）を行うことができ、水平転送配線面積を抑えることも可能としている。
また、カラムＡＤＣ１５０は、カラム内に加算器等を配置することにより、ラッチした下位ビットに関してもカラム内でいわゆる垂直（Ｖ）方向加算を行う構成をとることも可能である。
本実施形態のカラムＡＤＣ１５０は、同時間分解能をもつ場合のフルビットリップルカウンタ方式と比較して、消費電力を１／８程度まで抑えることが可能となっている。
画素部１１０は、フォトダイオード（光電変換素子）と画素内アンプとを含む複数の単位画素１１０Ａがｍ行ｎ列の２次元状（マトリクス状）に配列されている。
［単位画素の構成例］
図５は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
この単位画素１１０Ａは、光電変換素子としてたとえばフォトダイオード１１１を有している。
単位画素１１０Ａは、１個のフォトダイオード１１１に対して、転送素子としての転送トランジスタ１１２、リセット素子としてのリセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４トランジスタを能動素子として有する。
フォトダイオード１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、フォトダイオード１１１と出力ノードとしてのフローティングディフュージョンＦＤとの間に接続されている。
転送トランジスタ１１２は、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号ＴＧが与えられることで、光電変換素子であるフォトダイオード１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続されている。
リセットトランジスタ１１３は、リセット制御線ＬＲＳＴを通してそのゲートにリセットＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して垂直信号線１１６に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線１１６に出力する。垂直信号線１１６を通じて、各画素から出力された電圧は、画素信号読み出し部としてのカラムＡＤＣ１５０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時並列的に行われる。
画素部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、画素駆動部としての垂直走査回路１２０により駆動される。
固体撮像素子１００は、画素部１１０の信号を順次読み出すための制御回路として内部クロックを生成するタイミング制御回路１４０、行アドレスや行走査を制御する垂直走査回路１２０、列アドレスや列走査を制御する水平転送走査回路１３０が配置される。
タイミング制御回路１４０は、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、カラムＡＤＣ１５０、ＤＡＣおよびバイアス回路１６０、信号処理回路１８０の信号処理に必要なタイミング信号を生成する。
また、タイミング制御回路１４０は、ＰＬＬ回路１４１を含む。
ＰＬＬ回路は、カラムＡＤＣ１５０のカウント動作に用いられる、たとえば周波数９００ＭＨｚの基準クロックＰＬＬＣＫを生成し、カラムＡＤＣ１５０の複数カラムに一つ配置されるグレイコードカウンタにクロック供給線ＬＣＫを通して供給する。
画素部１１０においては、ラインシャッタを使用した光子蓄積、排出により、映像や画面イメージを画素行毎に光電変換し、アナログ信号ＶＳＬをカラム処理回路群としてのカラムＡＤＣ１５０１に出力する。
カラムＡＤＣ１５０では、各カラム部でそれぞれ、画素部１１０のアナログ出力をＤＡＣ１６１からの参照信号（ランプ信号）ＲＡＭＰを使用したＡＤ変換、およびデジタルＣＤＳを行い、数ビットのデジタル信号を出力する。
水平転送走査回路１３０では、転送速度の確保のために数チャンネル同時並列転送を行う。
後段の信号処理回路１８０では、縦線欠陥や点欠陥の補正、信号のクランプ処理を行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
本実施形態の固体撮像素子１００においては、信号処理回路１８０のデジタル出力がＩＳＰやベースバンド（base band）ＬＳＩの入力として送信される。
以下、本実施形態に係る特徴的な構成を有するカラムＡＤＣ１５０の構成、機能について詳細に説明する。
＜２．カラムＡＤＣの基本構成例＞
図６および図７は、本実施形態に係るカラムＡ／Ｄ変換器（カラムＡＤＣ）１５０の基本的な構成例を示す図である。
本実施形態に係るカラムＡＤＣ１５０は、下位Ｎビット、上位ＭビットのＡＤＣとして構成される。
本実施形態に係るカラムＡＤＣ１５０は、たとえば下位５ビット、上位１０ビットのＡＤＣとして構成される。
カラムＡＤＣ１５０は、複数カラムを含む複数のＡＤＣブロック１５１−０〜１５０−Ｐを有する。換言すれば、カラムＡＤＣ１５０は、複数のカラムを一つのＡＤＣブロックとして複数のＡＤＣブロックに区分けされている。
カラムＡＤＣ１５０は、各ＡＤＣブロック１５０−１〜１５０−Ｐに一つのグレイコードカウンタ２００−１〜２００−Ｐが配置されている。グレイコードカウンタ２００−１〜２００−Ｐは、コード変換カウンタとして機能する。
各カラムには、カラム毎に比較処理、下位ビットラッチ、並びに上位ビットカウント動作を行うカラム処理部３００が配置されている。
カラム処理部３００は、ＤＡＣ１６１により生成される傾きを変化させたランプ波形である参照信号ＲＡＭＰ（Ｖｓｌｏｐ）と、行線毎に画素から垂直信号線１１６を経由し得られるアナログ信号ＶＳＬとを比較する比較器（コンパレータ）３１０を有する。
カラム処理部３００は、比較器３１０の出力およびグレイコードカウンタ２００−１〜２００−Ｐのカウント結果を受けてカウント値をラッチする下位Ｎビットの下位ビットラッチ部３２０を有する。
カラム処理部３００は、下位ビットラッチ部３２０の最上位側下位ビットラッチ回路のラッチ出力を受けてカウント動作を行う上位Ｍビット用の上位ビットカウンタ部３３０を有する。
また、カラム処理部３００は、最上位側下位ビットラッチ回路の出力と上位ビットリップルカウンタ部３３０の最下位側上位ビットリップルカウンタ回路との間に、ビット非整合性を防止するビット非整合性防止回路３４０を有する。
なお、下位ビットラッチ部３２０と上位ビットカウンタ部３３０によりラッチカウンタ部が形成される。
また、グレイコードカウンタ２００と下位ビットラッチ部３２０により第１のカウンタが形成され、上位ビットカウンタ部３３０により第２のカウンタが形成される。
本実施形態においては、参照信号ＲＡＭＰは、時間とともに電圧値がたとえば線形に変化するランプ波形として生成される。
各カラム処理部３００の比較器３１０は、この参照信号ＲＡＭＰと画素部１１０のアドレス指定された画素から垂直信号線１１６に読み出されたアナログ信号ＶＳＬとを比較する。
ここでは、比較器３１０は、参照信号ＰＡＭＰとアナログ信号ＶＳＬが一致するまでは出力信号ＶＣＯをハイレベルで出力し、一致すると出力信号ＶＣＯのレベルをハイレベルからローレベルに反転する。
本実施形態では、この比較器３１０の出力信号ＶＣＯの出力レベルが反転したことをトリガとして下位ビットラッチ部３２０におけるグレイコードＧＣ［０］〜ＧＣ「４」のラッチ動作が行われる。
＜３．グレイコードカウンタの構成例＞
各グレイコードカウンタ２００は、タイミング制御回路１４０のＰＬＬ回路１４１で生成され、クロック供給線ＬＰＬＬＣＫを伝搬される、たとえば周波数ｆｎ（ＭＨｚ）の基準クロックＰＬＬＣＫを受けデジタルコードであるＮビットのグレイコードＧＣを生成する。
複数のＮビットのグレイコードＧＣは、１ビットのみ論理［０］と論理［１］間のレベル遷移がおこるコードとして形成される。
本実施形態のグレイコードカウンタ２００は、周波数ｆｎの基準クロックＰＬＬＣＫを受けてカウント動作を行い、分周した周波数の５（＝Ｎ）ビットのグレイコードＧＣ［０］〜ＧＣ［４］を生成する。
グレイコードカウンタ２００は、周波数（１／２）ｆｎの最下位のグレイコードＧＣ［０］を生成し、周波数（１／４）ｆｎのグレイコードＧＣ［１］を生成し、周波数（１／８）ｆｎＭＨｚのグレイコードＧＣ［２］を生成する。
グレイコードカウンタ２００は、周波数（１／１６）ｆｎのグレイコードＧＣ［３］おおび最上位のグレイコードＧＣ［４］を生成する。
各グレイコードカウンタ２００は、生成したグレイコードを同じＡＤＣブロック１５０−１〜１５０−Ｐに含まれる複数カラム分の下位ビットラッチ部３２０に供給する。
グレイコードカウンタ２００は、入力基準クロックＰＬＬＣＫの立ち下りエッジでバイナリコードＰＧ［０］〜ＰＧ［４］を生成し、入力クロックおよびバイナリコードＰＧ「［０］〜ＰＧ［４］を生成する。
そして、基準クロックＰＬＬＣＫと同じ周波数のクロックＣＫおよびその反転信号ＸＣＫで各ビットの同期を取り直して、グレイコードＧＣ［０］〜ＧＣ［４］を出力する。
なお、グレイコードカウンタ２００は、ビット非整合性防止回路３４０で用いられるキャリーマスク信号ＣＭＡＳＫを生成する機能を有するが、その機能については、後述するビット非整合性防止回路３４０の説明のときに併せて行う。
各グレイコードカウンタ２００は、生成したグレイコードを同じＡＤＣブロック１５０−１〜１５０−Ｐに含まれる複数カラム分の下位ビットラッチ部３２０に供給する。
［基準クロックＰＬＬＣＫの伝送］
本実施形態においては、クロック供給線ＬＣＫを伝送される基準クロックＰＬＬＣＫのデューティの崩れを防止するために、図７に示すような構成を採用している。
すなわち、ＰＬＬ回路１４１の出力部からラム全体に配線される主クロック供給線ＭＬＣＫにはひとつのＣＭＯＳバッファによる一つずつの主インバータＭＩＶをリピータとして用いている。
そして、各ＡＤＣブロック１５０−１〜１５０−Ｐのグレイコードカウンタ２００に分岐する副クロック供給線ＳＬＣＫには、基準クロックＰＬＬＣＫが正論理で供給されるように、反転回路としての副インバータＳＩＶが選択的に配置される。
図７の例では、ＡＤＣブロック１５０−１のグレイコードカウンタ２００−１にはリピータとしての主インバータＭＩＶを介していないことから、副クロック供給線ＳＬＣＫには副インバータＳＩＶは配置されていない。
ＡＤＣブロック１５０−２のグレイコードカウンタ２００−２には、リピータとしての主インバータＭＩＶを介していることから、副クロック供給線ＳＬＣＫには副インバータＳＩＶが配置されている。
以下同様に構成される。
このような構成を採用することにより、周波数ｆｎ（ＭＨｚ）程度の高速な基準クロックＰＬＬＣＫのデューティに崩れを防止しながら、略５０％に保持しつつ、供給先のグレイコードカウンタ２００に伝送することができる。
＜４．下位ビットラッチ部３２０および上位ビットリップルカウンタ３３０の構成例＞
下位ビットラッチ部３２０は、同じＡＤＣブロック１５０−１〜１５０−Ｐのグレイコードカウンタ２００で生成されたグレイコードＧＣ［０］〜ＧＣ［４］を、同じカラムの比較器３１０の出力がローレベルに反転したことをトリガとしてラッチする機能を有する。
図８は、本実施形態に係るグレイコードカウンタの出力、下位ビットラッチ部および上位ビットリップルカウンタの基本的な配置関係を示す図である。
図９は、本実施形態に係る下位ビットラッチ部にラッチされるグレイコードおよび上位ビットリップルカウンタの各カウンタ出力の一例を示す図である。
＜４．１ 下位ビットラッチ部の構成例＞
各カラムに配置される下位ビットラッチ部３２０は、各グレイコードＧＣ［０］〜ＧＣ［４］をラッチする下位ビットラッチ回路（ＬＴＣ）３２１〜３２５（３２Ｎ）、および比較器３１０の出力を入力する比較器出力入力部（ＶＣＯ入力部）３２６を有する。
下位ビットラッチ回路３２１は、グレイコードカウンタ２００によるグレイコードＧＣ［０］を取り込んでラッチする。
下位ビットラッチ回路３２２は、グレイコードカウンタ２００によるグレイコードＧＣ［１］を取り込んでラッチする。
下位ビットラッチ回路３２３は、グレイコードカウンタ２００によるグレイコードＧＣ［２］を取り込んでラッチする。
下位ビットラッチ回路３２４は、グレイコードカウンタ２００によるグレイコードＧＣ［３］を取り込んでラッチする。
下位ビットラッチ回路３２５は、グレイコードカウンタ２００によるグレイコードＧＣ［４］を取り込んでラッチする。
そして、最上位側下位ビットラッチ回路３２５の出力がビット非整合性防止回路３４０を介して上位Ｍビット用の上位ビットカウンタ部３３０の最下位側リップルカウンタＣＴ３３１に供給される。
また、各下位ビットラッチ回路３２１〜３２５は、ＣＤＳのためにＰ相時のラッチデータをデータ転送線ＬＴＲＦに転送出力する機能を有する。
この場合、後段の信号処理回路１８０において、Ｐ相のデータ処理が行われる。
［遅延ＶＣＯによる駆動］
図１０（Ａ）〜（Ｃ）は、本実施形態に係る下位ビットラッチ部におけるラッチ処理に好適な駆動方法である遅延ＶＣＯ駆動について説明するための図である。
図１０（Ａ）は、一つのＡＤＣブロックにおける下位ビットラッチ部を模式的に示している。
図１０（Ｂ）は、比較器３１０の出力信号ＶＣＯを遅延させない通常ＶＣＯ駆動のためのタイミングを示している。
図１０（Ｃ）は、比較器３１０の出力信号ＶＣＯを遅延させる遅延ＶＣＯ駆動のためのタイミングを示している。
比較器３１０の出力信号ＶＣＯを遅延させない通常ＶＣＯ駆動の場合、図１０（Ｂ）に示すように、信号ＶＣＯの立ち下がりのタイミングでラッチすることから、データが確定するまではラッチノードＮＤ３２２がトグルしているため、消費電力が大きい。
比較器３１０の出力信号ＶＣＯを遅延させる遅延ＶＣＯ駆動の場合、図１０（Ｃ）に示すように、信号ＶＣＯの立ち下がりのタイミングから数ｎ秒後にラッチする。その結果、信号ＶＣＯのエッジタイミングまでは、ラッチノードＮＤ３２２のトグルが生じないことから消費電力を抑えることが可能となる。
この遅延ＶＣＯ駆動の場合、たとえばＶＣＯ入力部３２６において遅延素子を配置して調整するように構成することが可能である。
＜４．２ 上位ビットカウンタ部の構成例＞
このような構成を有する下位ビットラッチ部３２０の出力側にビット非整合性を防止するビット非整合性防止回路３４０を介して上位ビットカウンタ部３３０が配置されている。
上位ビットカウンタ部３３０は、Ｍビット（本例ではＭ＝１０）のリップルカウンタ（バイナリカウンタ）ＣＴ３３１〜ＣＴ３４０が縦続接続されて構成されている。
リップルカウンタＣＴ３３１〜ＣＴ３４０は、アップダウン（Ｕ／Ｄ）カウンタとして形成される。
上位ビットカウンタ部３３０は、図９に示すように、下位ビットラッチ部３２０の最上位側の下位ビットラッチ回路３２５にラッチされたグレイコードＧＣ［Ｎ（＝４）］の立ち下りのタイミングで最下位側のリップルカウンタＣＴ３３１でカウントされる。
次に、次段のリップルカウンタＣＴ３３２は、前段のリップルカウンタＣＴ３３１の出力信号の立ち下りのタイミングでカウントされる。
以下同様に、前段のリップルカウンタの出力信号の立ち下がりのタイミングでカウント動作が行われる。
［リップルカウンタの具体的な構成例］
図１１は、本実施形態に係る上位側リップルカウンタの具体的な構成例を示す回路図である。
図１１の上位側リップルカウンタは、リップルカウンタＣＴ３３１〜ＣＴ３４０の共通回路構成を示している。
ここでは、リップルカウンタＣＴ３３１を例に説明する。
リップルカウンタＣＴ３３１は、フリップフロップＦＦ３３１、およびフリップフロップＦＦ３３１のクロック入力段に配置されたＯＲＮＡＮＤゲートＯＲＮＡ３３１により構成されている。
ＯＲＮＡＮＤゲートＯＲＮＡ３３１のＯＲゲートＯＲ３３１の第１入力端子に前段のキャリーアウトＣＯＵＴがキャリーインＣＩＮ（クロック入力）として入力され、第２入力端子に第１外部制御信号ＨＬＤＣＫが供給される。
ＮＡＮＤゲートＮＡ３３１の第１入力端子がＯＲゲートＯＲ３３１の出力が供給され、第２入力端子に第２外部制御信号ｘＲＶＤＣＫが供給される。
ＮＡＮＤゲートＮＡ３３１の出力がフリップフロップＦＦ３３１のクロックノードＮＤ３３１に接続されている。
フリップフロップＦＦ３３１は、ＯＲＮＡＮＤゲートＯＲＮＡ３３１の出力ノードＮＤ３３１がローレベルの場合には、出力ノードＮＤ３３２のラッチデータがＱ入力側に供給される。
フリップフロップＦＦ３３１は、ノードＮＤ３３１がハイレベルの場合には、出力ノードＮＤ３３２のラッチデータがＱ入力側レベルの反転レベルとなる。
このような構成を有するリップルカウンタＣＴ３３１では、Ｐ相およびＤ相切り替え時のデータ反転機能を有する。
図１２は、図１１のリップルカウンタＣＴ３３１におけるＰ相およびＤ相切り替え時のデータ反転機能を説明するための図である。
Ｐ相時のデータが第１データに相当し、Ｄ相時のデータが第２データに相当する。
図１１のリップルカウンタＣＴ３３１は、各ビットのクロックラインを外部から直接制御し、カウント動作（データ反転）に必要な立ち上がり（Rise）/立ち下り（Fall）エッジを唯一一回強制付加することで、全ビットのデータ反転を実現可能である。
本例の場合、第１外部制御信号ＨＬＤＣＫをハイレベルに保持した状態で、第２外部制御信号ｘＲＶＤＣＫをハイレベルからローレベルに切り替えることにより、ノードＮＤ３３１のレベルをローレベルからハイレベルに切り替えることができる。
これにより、データを反転させることができる。
図１３は、４つのリップルカウンタが縦続接続されている場合の出力データの状態遷移を含むタイミングチャートを一例として示す図である。
この例では、カウントアップ動作を行い、カウント値が「６」になった後に、第１外部制御信号ＨＬＤＣＫをハイレベルに保持した状態で、第２外部制御信号ｘＲＶＤＣＫをハイレベルからローレベルに切り替えて、データ反転を行っている。
これにより、「−７」からのダウンカウントに切り替えられている。
このように、上位ビットカウンタ部３３０は、各カラムにおいて上記ビットのＣＤＳ処理を行う機能を有する。
したがって、各カラム処理部３００において、下位の５（Ｎ）ビットのグレイコードＧＣ［０］〜ＧＣ［４］はラッチされたデータが、上位の１０（Ｍ）ビットは各カラムのリップルカウンタによりＣＤＳされたデータがデータ転送線ＬＴＲＦに出力される。
これらのデータは、データ転送線ＬＴＲを介して信号処理回路１８０に供給されて、全体的なＣＤＳが行われる。
図１４は、本実施形態における後段の信号処理回路におけるＣＳＤ演算処理を模式的に示す図である。
図１５は、本実施形態におけるバイナリデータとグレイコードのＣＤＳ演算処理の具体例を示す図である。
信号処理回路１８０は、基本的に図１４に示すように、あらかじめＣＤＳされたバイナリデータである上位ビットＢＩＮ［１４：５］、Ｐ相のグレイコードＧＣ Ｐ［４：０］、およびＤ相のグレイコードＧＣ Ｄ［４：０］が入力される。
信号処理回路１８０は、グレイコードからバイナリコードへの変換回路１８１を有している。
変換回路１８１は、Ｐ相のグレイコードＧＣ Ｐ［４：０］をバイナリコードＢＣ Ｐ［４：０］に変換する。
変換回路１８１は、Ｄ相のグレイコードＧＣ Ｄ［４：０］をバイナリコードＢＣ Ｄ［４：０］に変換する。
信号処理回路１８０は、加算部１８２において上位ビットＢＩＮ［１４：５］とＤ相のバイナリコードＢＣ Ｄ［４：０］とを加算する。
そして、信号処理回路１８０は、減算部１８３において、加算部１８２の加算結果Ｓ１８２からＰ相のバイナリコードＢＣ Ｐ［４：０］を減算する。
さらに、信号処理回路１８０は、加算部１８４において、減算器の減算結果に初期値ＦＶ（本実施形態では３２）を加算することにより、全体的にＣＤＳ演算されたデータＣＤＳ ＤＡＴＡ［１４：０］を得る。
図１５の例においては、リセット初期値-32からＰ相およびＤ相カウントを行い、最終的に信号処理回路（ＤＰＵ）１８０にて下位グレイコードの上記ＣＤＳ演算を行う。
その演算式は、次のように表すことができる。
ＣＤＳデータ＝バイナリデータ+Ｄ相グレイデータ-Ｐ相グレイデータ+３２digit
すなわち、
ＣＤＳ ＤＡＴＡ［１４：０］
＝ＢＩＮ［１４：５］＋ＢＣ Ｄ［４：０］−ＢＣ Ｐ［４：０］＋３２
なお、下位ビットラッチ回路３２１〜３２５のラッチデータをカラム内で加算処理してＣＤＳ処理を行うように構成することも可能である。
図１６は、下位ビットラッチ回路のラッチデータをカラム内で加算処理してＣＤＳ処理を行うＣＤＳ処理部の構成例を示す回路図である。
ＣＤＳ処理部３２７は、コードラッチ部ＣＬＴ３２１〜ＣＬＴ３２Ｎ（ここではＣＬＴ３２３まで示している）に加えて、アップダウンカウンタとしてのフリップフロップＦＦ３２１，ＦＦ３２２，ＦＦ３２３（，ＦＦ３２４、ＦＦ３２５）を有する。
ＣＤＳ処理部３２７は、２入力ＮＡＮＤゲートＮＡ３２１，ＮＡ３２２，ＮＡ３２３（，ＮＡ３２４，ＮＡ３２５）、およびコード変換回路としてのＥＸＯＲゲートＥＸ３２１，ＥＸ３２２（，ＥＸ３２３，ＥＸ３２４）を有する。
この処理部は、最下位の下位ビットラッチ回路３２１のコードラッチ部ＣＬＴ３２１にラッチされたグレイコードＧＣ「０」は、そのままバイナリコードＢＤ［０］として扱われる。
最下位のバイナリコードＢＤ［０］はＮＡＮＤゲートＮＡ３２１の第１入力端子に供給される。ＮＡＮＤゲートＮＡ３２１の第２入力端子には、パルス信号ＣＮＴＰＬＳ［０］が供給される。
ＮＡＮＤゲートＮＡ３２１の出力端子はフリップフロップＦＦ３２１の端子ＲＣＫに接続されている。
そして、フリップフロップＦＦ３２１の反転出力端ＸＱが自身のデータ入力端Ｄおよび次段のフリップフロップＦＦ３２２のクロック端に接続されている。
フリップフロップＦＦ３２１は、ラッチデータが「０」から「１」になるとキャリーを出力する。
最下位ビットを除く、下位ビットは自段でラッチされたグレイコードＧＣと前段のバイナリコードＢＤとの排他的論理和（ＥＸＯＲ）をとることによりバイナリコードＢＤ［１］〜ＢＤ［５］に変換される。
すなわち、下位ビットラッチ回路３２２のコードラッチ部ＣＬＴ３２２にラッチされたグレイコードＧＣ「１」はＥＸＯＲゲートＥＸ３２１で前段のバイナリコードＢＤ［０］とＥＸＯＲがとられてバイナリコードＢＤ［１］に変換される。
最下位のバイナリコードＢＤ［１］はＮＡＮＤゲートＮＡ３２２の第１入力端子に供給される。ＮＡＮＤゲートＮＡ３２２の第２入力端子には、パルス信号ＣＮＴＰＬＳ［１］が供給される。
ＮＡＮＤゲートＮＡ３２２の出力端子はフリップフロップＦＦ３２２の端子ＲＣＫに接続されている。
そして、フリップフロップＦＦ３２２の反転出力端ＸＱが自身のデータ入力端Ｄおよび次段のフリップフロップＦＦ３２３のクロック端に接続されている。
フリップフロップＦＦ３２２は、ラッチデータが「０」から「１」になるとキャリーを出力する。
下位ビットラッチ回路３２３のコードラッチ部ＣＬＴ３２３にラッチされたグレイコードＧＣ「２」はＥＸＯＲゲートＥＸ３２２で前段のバイナリコードＢＤ［１］とＥＸＯＲがとられてバイナリコードＢＤ［２］に変換される。
最下位のバイナリコードＢＤ［２］はＮＡＮＤゲートＮＡ３２３の第１入力端子に供給される。ＮＡＮＤゲートＮＡ３２３の第２入力端子には、パルス信号ＣＮＴＰＬＳ［２］が供給される。
ＮＡＮＤゲートＮＡ３２３の出力端子はフリップフロップＦＦ３２３の端子ＲＣＫに接続されている。
そして、フリップフロップＦＦ３２２の反転出力端ＸＱが自身のデータ入力端Ｄおよび次段のフリップフロップＦＦ３２３のクロック端に接続されている。
フリップフロップＦＦ３２３は、ラッチデータが「０」から「１」になるとキャリーを出力する。
以下に、下位ビットラッチ回路３２４，３２５の段においても同様の処理が行われる。
なお、パルス信号ＣＮＴＰＬＳ［０］，［１］，「２」，［３］，［４］は順番に１パルスずつ入力される。
＜５．ビット非整合性防止回路３４０の構成例＞
カラム処理部３００は、前述したように、最上位側下位ビットラッチ回路の出力と上位ビットリップルカウンタ部３３０の最下位側上位ビットリップルカウンタ回路との間に、ビット非整合性を防止するビット非整合性防止回路３４０が配置される。
ビット非整合性防止回路３４０は以下の理由により配置される。
本実施形態のように、グレイコードおよびバイナリコードの複合カウンタ方式においては、グレイコード最上位ビットＧＣ［４］の変化点タイミングでデータがラッチされると、いわゆるメタステーブルが発生するおそれがある。
メタステーブルが発生するとグレイコード最上位ビットデータ（ＧＤ）とバイナリコード最下位ビットデータＢＤ［５］間にデータの非整合性が発生する。その結果、誤カウントを起こす可能性がある。
このことについて、図１７（Ａ）および（Ｂ）に関連付けて説明する。
図１７（Ａ）および（Ｂ）は、ビット非整合性防止回路を配置しない場合の構成およびタイミングチャートを示す図である。
図１７（Ａ）のように、ビット非整合性防止回路を配置しない場合、グレイコードＧＣ［４］の立ち下り変化点においてデータがラッチされる際、そのタイミングによってはメタステーブルが生じる。
これにより、グレイコードデータＧＤ［４］とバイナリデータＢＤ［５］の整合性がとれなくなり、３２digitのデータ飛びが発生する可能性がある。
すなわち、図１７（Ｂ）に示すように、グレイコードデータＧＤ［４］が立ち下がらなかったにもかかわらず、キャリー（ＣＯＵＴ）が発生し、上位のバイナリビットＢＤ［５］が反転し、その結果データ飛びが発生する。
図１８（Ａ）および（Ｂ）は、ビット非整合性防止回路を配置した場合の構成およびタイミングチャートを示す図である。
本実施形態においては、ビット非整合性防止回路３４０において、図１８（Ｂ）に示すように、キャリーマスク信号ＣＭＡＳＫにより、グレイコードデータＧＤ［４］の立ち下りで発生するキャリー（ＣＯＵＴ）を一時マスクしておく。
そして、マスク解除後のグレイコードデータＧＤ［４］の値によりキャリーＣＯＵＴを出力する。
このように、本実施形態においては、ビット非整合性防止回路３４０およびキャリーマスク信号ＣＭＡＳＫを導入することで、コードラッチエラーを防止する。
ビット非整合性防止回路３４０は、ビット非整合性防止用ラッチ回路３４１を有する。
ラッチ回路３４１にはキャリーマスク信号ＣＭＡＳＫが供給される。
ラッチ回路３４１は、キャリーマスク信号ＣＭＡＳＫがハイレベルに保持されているときに、対応するグレイコードデータＧＤ［４］のキャリーＣＯＵＴの出力をマスク（所定期間停止）する。
そして、所定期間経過してキャリーマスク信号ＣＭＡＳＫがローレベルに切り替わったときにキャリーＣＯＵＴを出力する。
このように、最上位側下位ビットラッチ回路３２５の出力がビット非整合性防止回路３４を介して所定期間出力が停止されて後、上位Ｍビット用の上位ビットカウンタ部３３０の最下位側リップルカウンタＣＴ３３１に供給される。
図１９は、本実施形態に係るキャリーマスク信号について説明するための波形図である。
キャリーマスク信号ＣＭＡＳＫは、グレイコード(ＧＣ)最上位ビットの立ち下りタイミングに、ハイレベルとなる信号である必要がある。
グレイコードＮビットの場合、最上位ビット(Ｎビット目)の１つ下の位のビット、すなわち、Ｎ−１ビット目の反転信号をキャリーマスク信号ＣＭＡＳＫとして使用できる。
これは、Ｎがどんな値であっても成り立つ。
本例では、グレイコードＧＣ［３］の反転信号と等価な信号がキャリーマスク信号ＣＭＡＳＫとして採用されている。
図２０は、キャリーマスク信号生成回路、ビット非整合性防止回路３４０を含むカラム処理部の構成例を示す図である。
キャリーマスク信号生成回路３５０は、ＮＯＲゲート３５１およびバッファ３５２を有する。
ＮＯＲ３５１は、最上位ビット(Ｎビット目)の１つ下の位のビットのグレイコードＧＣ［３］が第１入力端子に供給され、リセット信号が第２入力端子に供給される。
このように、キャリーマスク信号ＣＭＡＳＫはグレイコードＧＣ［３］の反転信号と等価な信号として生成される。
図２０の構成では、ビット非整合性防止回路３４０にはキャリーマスク信号ＣＭＡＳＫの供給ラインに対して直列に接続されたインバータＩＶ３４２，３４３を有する。
インバータＩＶ３４２の出力によりキャリーマスク信号ＣＭＡＳＫの反転信号ＸＣＭＡＳＫが得られ、インバータＩＶ３４３の出力によりグレイコードＧＣ［３］と同相のキャリーマスク信号ＣＭＡＳＫが得られる。
このように、メタステーブルが発生する可能性があるグレイコードＧＣ[４]の立ち下りエッジ付近では、キャリーマスク信号ＣＭＡＳＫにより次段へのキャリーをマスクし、マスク解除時のＧＤ［４］の値によりキャリーを生成する。
また、ビット非整合性防止回路３４０を設けずにデータラッチタイミング調整により、メタステーブル発生を防ぐことも可能である。
図２１は、データラッチタイミング調整回路の構成例を示す図である。
図２２は、図２１の回路のタイミングチャートを示す図である。
このデータラッチタイミング調整回路３６０は、たとえばＶＣＯ入力部３２６に配置される。
データラッチタイミング調整回路３６０は、最上位側下位ビットラッチ回路３２５におけるラッチ動作に用いる比較器３１０の出力信号ＶＣＯをグレイコードデータＧＤのレベル、換言すれば下位ビットラッチ回路３２５のラッチノードＮＤ３３２の信号に同期させる。
そして、グレイコードデータＧＤに同期した信号ＶＣＯを、グレイコードＧＣの変化のタイミングでラッチを行わないように遅延させて下位ビットラッチ回路３２５に供給する機能を有している。
データラッチタイミング調整回路３６０は、同期ラッチ回路３６１，３６２、および遅延部３６３を有する。
同期ラッチ回路３６１は、グレイコードデータ信号ＧＤに同期して信号ＶＣＯをラッチして出力する機能を有する。
同期ラッチ回路３６２は、グレイコードデータ信号ＧＤの反転信号ＣＧＤに同期して信号ＶＣＯをラッチして出力する機能を有する。
同期ラッチ回路３６１が信号ＶＣＯの出力を行っているときは、同期ラッチ回路３６２の出力はハイインピーダンス（Ｈｉ−Ｚ）に保持される。
同様に、同期ラッチ回路３６２が信号ＶＣＯの出力を行っているときは、同期ラッチ回路３６１の出力はハイインピーダンス（Ｈｉ−Ｚ）に保持される。
遅延部３６３は、同期ラッチ回路３６１，３６２でグレイコードデータ信号に同期され、遅延された信号ＶＣＯをグレイコードＧＣの変化のタイミングでラッチを行わないように遅延させて下位ビットラッチ回路３２５に供給する。
遅延部３６３は、一または複数の遅延素子ＤＬＹにより形成され、素子数や遅延素子の遅延値により信号ＶＣＯの遅延量が調整される。
このように、データラッチタイミング調整回路３６０により、グレイコードと同期させ、遅延を与えた同期遅延ラッチ信号(ＶＣＯ_delay)をラッチ信号として使用して、ビット変化点タイミングでのデータラッチを行わないようにする。
これにより、図２２に示すように、メタステーブル発生を防止することができる。
なお、データラッチタイミング調整回路３６０において、同期ラッチ回路３６１，３６２を並列に設けている理由は、本カラムＡＤＣ１５０がクロックの半周期の分解能で動作するためである。
すなわち、この分解能を維持するために、グレイコードデータの立ち上がりと立ち下がりのタイミングで並行するように同期ラッチするように同期ラッチ回路３６１，３６２が並列に設けられている。
本実施形態に係るカラムＡＤＣ１５０は、通常のカラムＡＤＣにおいて消費電力の大半を占めるのが各カラム内リップルカウンタの下位側ビットであることから、次のように構成される。
カラムＡＤＣ１５０は、各カラムにおける下位側ビットのカウント動作は行わず、複数カラムにひとつ配置した、基準クロックＰＬＬＣＫに同期してカウントを行うＮビットグレイコードカウンタ２００の出力コードを各カラムでラッチする構成を採用する。これにより、ＡＤ変換値を確定する。
本実施形態に係るカラムＡＤＣ１５０においては、タイミング制御回路１４０のＰＬＬ回路で生成される基準クロックＰＬＬＣＫは数ユニットのグレイコードカウンタのみに入力される。
このため、配線負荷が軽く、動作周波数を大きくすることができる。
また、本実施形態のカラムＡＤＣ１５０においては、カラム毎に下位ビットのカウント動作を行わないことから消費電力を小さく抑えることができる。
カラムＡＤＣ１５０においては、カウンタ上位側ビットに関しては、カウンタ出力Ｎビット目のコード（クロック）を用いて、リップルカウント動作を行うことができる。
これにより、カラム内デジタルＣＤＳを行うことができ、水平転送配線面積を抑えることも可能としている。
また、カラムＡＤＣ１５０は、カラム内に加算器等を配置することにより、ラッチした下位ビットに関してもカラム内でいわゆる垂直（Ｖ）方向加算を行う構成をとることも可能である。
本実施形態のカラムＡＤＣ１５０は、同時間分解能をもつ場合のフルビットリップルカウンタ方式と比較して、消費電力を１／８程度まで抑えることが可能となっている。
また、本実施形態によれば、グレイコードおよびバイナリコード複合カウンタ方式において固有である、グレイおよびバイナリビット非整合によるカウンタ誤カウントを防ぐことができる。
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
＜６．カメラシステムの構成例＞
図２３は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
本カメラシステム４００は、図２３に示すように、本実施形態に係る固体撮像素子１００が適用可能な撮像デバイス４１０を有する。
カメラシステム４００は、撮像デバイス４１０の画素領域に入射光を導く（被写体像を結像する）光学系として、たとえば入射光（像光）を撮像面上に結像させるレンズ４２０を有する。
さらに、カメラシステム４００は、撮像デバイス４１０を駆動する駆動回路(ＤＲＶ)４３０と、撮像デバイス４１０の出力信号を処理する信号処理回路(ＰＲＣ)４４０と、を有する。
駆動回路４３０は、撮像デバイス４１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス４１０を駆動する。
また、信号処理回路４４０は、撮像デバイス４１０の出力信号に対して所定の信号処理を施す。
信号処理回路４４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路４４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス４１０として、先述した固体撮像素子１００を搭載することで、高精度なカメラが実現できる。
１００・・・固体撮像素子、１１０・・・画素部、１２０・・・垂直走査回路、１３０・・・水平転送走査回路、１４０・・・タイミング制御回路、１４１・・・ＤＤＬ回路、１５０・・・カラムＡ／Ｄ変換器（ＡＤＣ）、１５０−１〜１５０−Ｐ・・・ＡＤＣブロック、１６１・・・Ｄ／Ａ変換器（ＤＡＣ）、１７０・・・アンプ回路、１８０・・・信号処理回路、１９０・・・ラインメモリ、ＬＴＲＦ・・・水平転送線、２００・・・グレイコードカウンタ、３００・・・カラム処理部、３１０・・・比較器、３２０・・・下位ビットラッチ部、３３０・・・上位ビットラッチ部、３４０・・・ビット非整合性防止回路３４０、３５０・・・キャリーマスク信号生成回路、３６０・・・データラッチタイミング調整回路、４００・・・カメラシステム、４１０・・・撮像デバイス、４２０・・・レンズ、４３０・・・駆動回路、４４０・・・信号処理回路。

Claims (24)

  1. カラム毎または複数のカラム毎に配置され、アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部と、
    複数のカラム処理部に対応して配置され、基準クロックに応答してデジタルコードを生成するコードカウンタと、を有し、
    上記コードカウンタは、
    基準クロックに基づくカウント処理により上記デジタルコードを生成し、
    上記複数のカラム処理部の各々は、
    時間とともに電圧値が変化するランプ波形の参照電圧と入力電圧とを比較する複数の比較器と、
    上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して上記コードカウンタで生成されたデジタルコードをラッチするラッチカウンタ部と、を含み、
    上記ラッチカウンタ部は、
    上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して上記コードカウンタで生成された上記デジタルコードを下位ビットとしてそれぞれラッチする下位ビットラッチ部と、
    上記下位ビットラッチ部のデータをキャリーとしてカウントする上位ビットカウンタ部と、を含む
    カラムＡ／Ｄ変換器。
  2. 上記上位ビットカウンタ部は、
    縦続接続された複数のリップルカウンタを有し、上記下位ビットラッチ部の最上位側下位ビットラッチ回路のラッチデータ出力を、最下位側リップルカウンタに受けてカウント動作を行う
    請求項１記載のカラムＡ／Ｄ変換器。
  3. 上記コードカウンタは、
    基準クロックに応答して複数のビットのうち一つのビットのレベルが遷移する複数ビットのデジタルコードを生成する
    請求項１または２記載のカラムＡ／Ｄ変換器。
  4. 上記カラム処理部は、
    上記比較器の反転した出力信号を遅延させて上記ラッチカウンタ部の上記下位ビットラッチ部に供給する機能を有する
    請求項１から３のいずれか一に記載のカラムＡ／Ｄ変換器。
  5. 上記基準クロックが伝搬される主クロック供給線と、
    上記主クロック供給線から分岐される複数の副クロック供給線と、
    上記一つのコードカウンタと複数のカラム処理部により形成される複数のＡ／Ｄ変換ブロックと、を有し、
    上記主クロック供給線には、
    上記基準クロックの反転機能を有する複数のリピータが配置され、
    上記副クロック供給線には、
    上記対応する上記Ａ／Ｄ変換ブロックの上記コードカウンタが接続され、
    上記リピータで反転された上記基準クロックが供給される上記副クロック供給線には、上記コードカウンタに上記基準クロックを正論理で入力する反転回路が配置されている
    請求項１から４のいずれか一に記載のカラムＡ／Ｄ変換器。
  6. 上記コードカウンタは、
    上記基準クロックに同期してバイナリコードを生成し、
    上記基準クロックおよび上記バイナリコードを分周して上記複数のデジタルコードを生成して、上記ラッチカウンタ部の上記下位ビットラッチ部に出力する
    請求項１から５のいずれか一に記載のカラムＡ／Ｄ変換器。
  7. データ転送線と、
    上記データ転送線を転送されたデータに対して信号処理を行う信号処理部と、を有し、
    上記アナログ信号は、
    初期状態の第１データと
    通常時の第２データと、含み、
    上記ラッチカウンタ部は、
    上記第１データおよび上記第２データに関するラッチコードを上記データ転送線に転送し、
    上記信号処理部は、
    上記第１データおよび上記第２データに関するラッチコードをバイナリコードに変換する変換部を含む
    請求項１から６のいずれか一に記載のカラムＡ／Ｄ変換器。
  8. 上記ラッチカウンタ部の上記上位ビットカウンタ部は、
    制御信号に応答した、第１データと第２データの切替時のデータ反転機能と、
    当該反転機能に関連付けてカラム内で、演算処理を行う機能と、
    処理後の複数ビットのバイナリデータを上記データ転送線に転送する機能と、を含み、
    上記信号処理部は、
    上記データ転送線を転送されたデータに対して演算処理を行う機能を含む、
    請求項７記載のカラムＡ／Ｄ変換器。
  9. 上記信号処理部は、
    上記上位ビットカウンタ部によるバイナリデータと上記変換部でバイナリコードに変換された下位側の第２データのバイナリコードとを加算し、当該加算結果から上記変換部で変換された上記第１データのバイナリコードを減算する
    請求項８記載のカラムＡ／Ｄ変換器。
  10. 上記アナログ信号は、
    初期状態の第１データと
    通常時の第２データと、含み、
    上記ラッチカウンタ部は、
    カラム内でラッチデータをバイナリコードに変換する機能を含み、
    当該変換機能に関連付けてカラム内で、演算処理を行う機能を含む
    請求項１から６のいずれか一に記載のカラムＡ／Ｄ変換器。
  11. 上記ラッチカウンタ部の上記上位ビットカウンタ部は、
    制御信号に応答した、第１データと第２データの切り替え時のデータ反転機能と、
    当該反転機能に関連付けてカラム内で、演算処理を行う機能と、を含む
    請求項１０記載のカラムＡ／Ｄ変換器。
  12. 基準クロックに基づくカウント処理によりデジタルコードを生成し、
    生成したデジタルコードを、カラム毎または複数のカラム毎に配置された複数のカラム処理部に出力し、
    各カラム処理部において、
    比較器で時間とともに電圧値が変化するランプ波形の参照電圧と入力電圧とを比較し、
    上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して供給されるデジタルコードを下位ビットとしてそれぞれ下位ビットラッチ部でラッチし、
    上位ビットカウンタ部で上記下位ビットラッチ部のデータをキャリーとしてカウントすることにより、アナログ信号をデジタル信号に変換するＡ／Ｄ変換を行う
    カラムＡ／Ｄ変換方法。
  13. 光電変換を行う複数の画素が行列状に配列された画素部と、
    上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
    上記画素信号読み出し部は、
    読み出したアナログ信号をデジタル信号に変換するカラムＡ／Ｄ変換器を含み、
    上記カラムＡ／Ｄ変換器は、
    カラム毎または複数のカラム毎に配置され、アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部と、
    複数のカラム処理部に対応して配置され、基準クロックに応答してデジタルコードを生成するコードカウンタと、を有し、
    上記コードカウンタは、
    基準クロックに基づくカウント処理により上記デジタルコードを生成し、
    上記複数のカラム処理部の各々は、
    時間とともに電圧値が変化するランプ波形の参照電圧と入力電圧とを比較する複数の比較器と、
    上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して上記コードカウンタで生成されたデジタルコードをラッチするラッチカウンタ部と、を含み、
    上記ラッチカウンタ部は、
    上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して上記コードカウンタで生成された上記デジタルコードを下位ビットとしてそれぞれラッチする下位ビットラッチ部と、
    上記下位ビットラッチ部のデータをキャリーとしてカウントする上位ビットカウンタ部と、を含む
    固体撮像素子。
  14. 上記上位ビットカウンタ部は、
    縦続接続された複数のリップルカウンタを有し、上記下位ビットラッチ部の最上位側下位ビットラッチ回路のラッチデータ出力を、最下位側リップルカウンタに受けてカウント動作を行う
    請求項１３記載の固体撮像素子。
  15. 上記コードカウンタは、
    基準クロックに応答して複数のビットのうち一つのビットのレベルが遷移する複数ビットのデジタルコードを生成する
    請求項１３または１４記載の固体撮像素子。
  16. 上記カラム処理部は、
    上記比較器の反転した出力信号を遅延させて上記ラッチカウンタ部の上記下位ビットラッチ部に供給する機能を有する
    請求項１３から１５のいずれか一に記載の固体撮像素子。
  17. 上記基準クロックが伝搬される主クロック供給線と、
    上記主クロック供給線から分岐される複数の副クロック供給線と、
    上記一つのコードカウンタと複数のカラム処理部により形成される複数のＡ／Ｄ変換ブロックと、を有し、
    上記主クロック供給線には、
    上記基準クロックの反転機能を有する複数のリピータが配置され、
    上記副クロック供給線には、
    上記対応する上記Ａ／Ｄ変換ブロックの上記コードカウンタが接続され、
    上記リピータで反転された上記基準クロックが供給される上記副クロック供給線には、上記コードカウンタに上記基準クロックを正論理で入力する反転回路が配置されている
    請求項１３から１６のいずれか一に記載の固体撮像素子。
  18. 上記コードカウンタは、
    上記基準クロックに同期してバイナリコードを生成し、
    上記基準クロックおよび上記バイナリコードを分周して上記複数のデジタルコードを生成して、上記ラッチカウンタ部の上記下位ビットラッチ部に出力する
    請求項１３から１７のいずれか一に記載の固体撮像素子。
  19. データ転送線と、
    上記データ転送線を転送されたデータに対して信号処理を行う信号処理部と、を有し、
    上記アナログ信号は、
    初期状態の第１データと
    通常時の第２データと、含み、
    上記ラッチカウンタ部は、
    上記第１データおよび上記第２データに関するラッチコードを上記データ転送線に転送し、
    上記信号処理部は、
    上記第１データおよび上記第２データに関するラッチコードをバイナリコードに変換する変換部を含む
    請求項１３から１８のいずれか一に記載の固体撮像素子。
  20. 上記ラッチカウンタ部の上記上位ビットカウンタ部は、
    制御信号に応答した、第１データと第２データの切替時のデータ反転機能と、
    当該反転機能に関連付けてカラム内で、演算処理を行う機能と、
    処理後の複数ビットのバイナリデータを上記データ転送線に転送する機能と、を含み、
    上記信号処理部は、
    上記データ転送線を転送されたデータに対して演算処理を行う機能を含む、
    請求項１９記載の固体撮像素子。
  21. 上記信号処理部は、
    上記上位ビットカウンタ部によるバイナリデータと上記変換部でバイナリコードに変換された下位側の第２データのバイナリコードとを加算し、当該加算結果から上記変換部で変換された上記第１データのバイナリコードを減算する
    請求項２０記載の固体撮像素子。
  22. 上記アナログ信号は、
    初期状態の第１データと
    通常時の第２データと、含み、
    上記ラッチカウンタ部は、
    カラム内でラッチデータをバイナリコードに変換する機能を含み、
    当該変換機能に関連付けてカラム内で、演算処理を行う機能を含む
    請求項１３から１８のいずれか一に記載の固体撮像素子。
  23. 上記ラッチカウンタ部の上記上位ビットカウンタ部は、
    制御信号に応答した、第１データと第２データの切り替え時のデータ反転機能と、
    当該反転機能に関連付けてカラム内で、演算処理を行う機能と、を含む
    請求項２２記載の固体撮像素子。
  24. 固体撮像素子と、
    上記固体撮像素子に被写体像を結像する光学系と、を有し、
    上記固体撮像素子は、
    光電変換を行う複数の画素が行列状に配列された画素部と、
    上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
    上記画素信号読み出し部は、
    読み出したアナログ信号をデジタル信号に変換するカラムＡ／Ｄ変換器を含み、
    上記カラムＡ／Ｄ変換器は、
    カラム毎または複数のカラム毎に配置され、アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換機能を含む複数のカラム処理部と、
    複数のカラム処理部に対応して配置され、基準クロックに応答してデジタルコードを生成するコードカウンタと、を有し、
    上記コードカウンタは、
    基準クロックに基づくカウント処理により上記デジタルコードを生成し、
    上記複数のカラム処理部の各々は、
    時間とともに電圧値が変化するランプ波形の参照電圧と入力電圧とを比較する複数の比較器と、
    上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して上記コードカウンタで生成されたデジタルコードをラッチするラッチカウンタ部と、を含み、
    上記ラッチカウンタ部は、
    上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して上記コードカウンタで生成された上記デジタルコードを下位ビットとしてそれぞれラッチする下位ビットラッチ部と、
    上記下位ビットラッチ部のデータをキャリーとしてカウントする上位ビットカウンタ部と、を含む
    カメラシステム。
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