WO2016136500A1 - 撮像素子、処理方法、及び、電子機器 - Google Patents

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WO2016136500A1
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count
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latch circuit
phase
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佐藤　守
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ソニー株式会社
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Definitions

  • the present technology relates to an image sensor, a processing method, and an electronic device, and in particular, for example, in an image sensor that performs AD (Analog-to-Digital) conversion by counting a count value, a captured image resulting from power supply fluctuation of a counter that performs counting
  • the present invention relates to an image sensor, a processing method, and an electronic apparatus that can suppress deterioration in image quality.
  • CMOS Complementary Metal Oxide Semiconductor
  • a slope AD converter is widely used for AD conversion of an electrical signal output from a pixel (hereinafter also referred to as a pixel signal).
  • the ramp waveform is used as a reference signal (voltage)
  • the reference signal and the pixel signal are compared by the comparator, and the time until the comparator output is inverted is counted by the counter.
  • AD conversion of the pixel signal is performed.
  • the slope AD converter is excellent in linearity and noise characteristics.
  • a slope AD converter is arranged for each pixel column, and a column AD converter that performs AD conversion for all columns at the same time is configured. be able to.
  • the column AD converter it is possible to speed up AD conversion by reducing the operating frequency per one slope AD converter. Further, in the column AD converter, since the reference signal generation circuit for generating the reference signal can be shared by the slope AD converters of the respective columns, the area and power consumption efficiency are good.
  • the slope AD converter is more compatible with CMOS image sensors than other AD conversion systems.
  • a counter is configured with a latch circuit that latches the lower bits of the count value of the counter with a gray code, and a binary ripple counter that counts the upper bits of the count value with a binary code.
  • Patent Document 1 proposes first and second latching methods as a latching method for latching gray codes with a latch circuit for lower bits of a count value.
  • the latch circuit In the first latch system, the latch circuit is operated from the start of AD conversion, and the gray code is latched by the latch circuit at the timing when the output of the comparator is inverted.
  • the latch circuit In the second latch method, the latch circuit is operated at the timing when the output of the comparator is inverted, and the gray code is latched by the latch circuit at the timing when the delayed signal obtained by delaying the output of the comparator is inverted.
  • the second latch method can reduce power consumption compared to the first latch method.
  • the upper bits of the count value are counted by a binary counter.
  • the binary counter starts counting from the start of AD conversion, and stops counting at the timing when the output of the comparator is inverted.
  • the period during which the count operation for counting the count value is different for each counter of the slope AD converter that constitutes the column AD converter, depending on the shape and brightness of the subject.
  • the power supply voltage of the counter varies due to the difference in the period during which the count operation is performed for each counter. This fluctuation of the power supply voltage becomes noise that cannot be canceled by digital CDS (Correlated Double Sampling) and appears in the count value.
  • streaking refers to, for example, a phenomenon in which white appears floating on the black on both sides of the rectangular white, or an image having a white background in the middle of the black background, or a central portion of the white background. This is a phenomenon in which black appears to float on the white on both sides of the black rectangle.
  • the present technology has been made in view of such a situation, and makes it possible to suppress or prevent deterioration in image quality of a captured image caused by power fluctuation of a counter.
  • An imaging element or an electronic apparatus includes a photoelectric conversion element that performs photoelectric conversion, a pixel that outputs an electrical signal, a reference signal generation unit that generates a reference signal whose level changes, and the electrical signal A comparison unit that compares the reference signal, and a count unit that performs AD (Analog-to-Digital) conversion of the electric signal by counting a count value according to a comparison result between the electric signal and the reference signal
  • the counting unit includes a count operation unit that performs a count operation for counting the count value, and a dummy operation unit that performs the dummy count operation at a timing complementary to the count operation of the count operation unit. Or an electronic device including such an image sensor.
  • the processing method of the present technology includes a photoelectric conversion element that performs photoelectric conversion, a pixel that outputs an electrical signal, a reference signal generation unit that generates a reference signal whose level changes, and the electrical signal and the reference signal.
  • the count operation unit of the imaging device including a count unit that performs conversion performs a count operation for counting the count value, and the dummy operation unit is complementary to the count operation of the count operation unit. It is a processing method including a step of performing a dummy counting operation at timing.
  • the count operation unit performs a count operation for counting the count value
  • the dummy operation unit performs the dummy count operation at a timing complementary to the count operation of the count operation unit. Done.
  • the image sensor may be an independent device or an internal block constituting one device.
  • FIG. 2 is a block diagram illustrating a configuration example of a pixel array unit 2 and a first configuration example of a column signal processing unit 4.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a pixel 110.
  • FIG. It is a figure explaining the outline
  • 3 is a circuit diagram illustrating a configuration example of a counter 150.
  • FIG. It is a figure which shows the structural example and operation example of D-FF171.
  • 5 is a timing chart for explaining an example of an AD conversion operation when the binary counter 180 is not operated in the counter 150.
  • FIG. 6 is a timing chart for explaining an example of AD conversion operation when the binary counters 170 and 180 are operated in the counter 150.
  • 6 is a block diagram illustrating a second configuration example of the column signal processing unit 4.
  • FIG. 3 is a circuit diagram showing a configuration example of a Gray code latch circuit 221.
  • FIG. It is a circuit diagram showing a configuration example of a latch circuit 231 n .
  • 6 is a timing chart for explaining an example of an AD conversion operation of the column signal processing unit 4;
  • 10 is a block diagram illustrating a third configuration example of the column signal processing unit 4.
  • FIG. 3 is a circuit diagram showing a configuration example of a Gray code latch circuit 311.
  • FIG. 3 is a circuit diagram illustrating a configuration example of a binary counter 312.
  • FIG. 3 is a circuit diagram showing a configuration example of a binary counter 312.
  • FIG. 6 is a timing chart for explaining an example of an AD conversion operation of the column signal processing unit 4;
  • FIG. 10 is a circuit diagram showing another configuration example of the gray code latch circuit 311.
  • 3 is a circuit diagram illustrating a configuration example of a binary counter 312.
  • FIG. It is a figure which shows the usage example which uses an image pick-up element.
  • It is a block diagram which shows the structural example of one Embodiment of the digital camera which is one of the electronic devices to which an image pick-up element is applied.
  • FIG. 1 is a block diagram illustrating a configuration example of an embodiment of an image sensor to which the present technology is applied.
  • the imaging device includes a semiconductor substrate 1, a pixel array unit 2, a row scanning unit 3, a column signal processing unit 4, a column scanning unit 5, a system control unit 6, a pixel driving line 7, a VSL (Vertical signal line). Vertical signal line) 8, transfer line 9, and output terminal 10.
  • the pixel array unit 2 or the output terminal 10 is formed on the semiconductor substrate 1.
  • the pixel array unit 2 includes a plurality of pixels 110 (FIG. 2) that perform photoelectric conversion arranged in a two-dimensional matrix horizontally and vertically.
  • the pixel array unit 2 outputs a pixel signal obtained by photoelectric conversion in each pixel 110 on the VSL 8 under the control of the row scanning unit 3.
  • the row scanning unit 3 controls (drives) the pixels 110 connected to the pixel drive line 7 via the pixel drive line 7 in accordance with the control of the system control unit 6.
  • the pixel drive line 7 is arranged for each pixel 110 in one row.
  • the column signal processing unit 4 is connected to, for example, each of the H pixels 110 arranged in each row via each of the H VSLs 8.
  • the column signal processing unit 4 has an electrical output that the pixels 110 output on the VSL 8.
  • a pixel signal which is a signal (voltage) is supplied as a voltage of VSL8 (VSL voltage).
  • the column signal processing unit 4 performs AD conversion of the VSL voltage (pixel signal) supplied from each of the H pixels 110 arranged in each row via the VSL 8 in parallel under the control of the system control unit 6. Further, the column signal processing unit 4 outputs digital data obtained as a result of AD conversion of the VSL voltage as a pixel value (pixel data) of the pixel 110 on the transfer line 9 under the control of the column scanning unit 5. The pixel value output on the transfer line 9 is transferred to the output terminal 10 and output to the outside.
  • the column signal processing unit 4 performs AD conversion of all the pixel signals of the H pixels 110 arranged in a row in parallel, and a plurality of less than H pixels among the H pixels 110. AD conversion of the pixel signals can be performed in parallel.
  • the column signal processing unit 4 performs AD conversion of the VSL voltages of all the H pixels 110 arranged in a row in parallel.
  • the column scanning unit 5 controls the column signal processing unit 4 according to the control of the system control unit 6 to output the AD conversion result of the VSL voltage (pixel signal) on the transfer line 9.
  • the system control unit 6 controls the row scanning unit 3, the column signal processing unit 4, and the column scanning unit 5.
  • the pixel 110 performs photoelectric conversion of light incident thereon.
  • a pixel signal that is an electrical signal obtained as a result of photoelectric conversion in the pixel 110 is controlled, for example, from the pixel 110 in the first row to the H pixels in one row in accordance with the control through the pixel drive line 7 by the row scanning unit 3. Every 110 is output on VSL8.
  • VSL voltage on the VSL 8 obtained by outputting the pixel signal on the VSL 8 is AD converted in a column-parallel manner for each row in the column signal processing unit 4, and the pixel value as the AD conversion result is transferred to the transfer line. 9 and output from the output terminal 10.
  • FIG. 2 is a block diagram illustrating a configuration example of the pixel array unit 2 and a first configuration example of the column signal processing unit 4.
  • the pixel array unit 2 includes a plurality of pixels 110 that perform photoelectric conversion.
  • the plurality of pixels 110 are arranged in a two-dimensional matrix shape in which horizontal ⁇ vertical is H ⁇ V.
  • the VSL 8 is wired for each column of the pixels 110, and the pixel 110 outputs a pixel signal obtained as a result of photoelectric conversion on the VSL 8.
  • the pixel signal output from the pixel 110 onto the VSL 8 is supplied to the column signal processing unit 4 as a VSL voltage.
  • the column signal processing unit 4 includes H bias circuits 120 having the same number as that of the VSL 8, a comparator 140, a counter 150, a reference signal generation circuit 130, and a reference clock generation circuit 131. Configure AD converter.
  • the bias circuit 120 is a current source, and controls the VSL 8 to a predetermined voltage by passing a current through the VSL 8.
  • the reference signal generation circuit 130 is composed of, for example, a DAC (Digital-to-Analog-Converter), and the level (voltage) changes from a predetermined initial value to a predetermined final value with a constant slope like a ramp signal.
  • a reference signal having a period is generated and supplied to one of the two input terminals of the H comparators 140.
  • the reference clock generation circuit 131 generates a reference clock, which is a clock for the counter 150 to count the count value, and supplies it to the H counters 150.
  • the other input terminal is connected to the VSL8. Therefore, the VSL voltage (pixel signal) is supplied to the other input terminal of the comparator 140 via the VSL8.
  • capacitors 141 and 142 for canceling analog element variations are connected to the two input terminals of the comparator 140, respectively.
  • the reference signal from the reference signal generation circuit 130 is supplied to the comparator 140 via the capacitor 141, and the VSL voltage from the VSL 8 is supplied to the comparator 140 via the capacitor 142.
  • the comparator 140 compares the reference signal supplied to the two input terminals with the VSL voltage, and outputs the comparison result as a comparator output VCO.
  • the comparator 140 when the reference signal is larger than the VSL voltage (or when the reference signal is equal to or higher than the VSL voltage), the comparator 140 is, for example, H of the H (High) and L (Low) levels. The level is output as the comparator output VCO. If the reference signal is not greater than the VSL voltage, the comparator 140 inverts the comparator output VCO and outputs an L level.
  • the comparator output VCO is supplied from the comparator 140 to the counter 150.
  • the counter 150 counts the count value in synchronization with the reference clock supplied from the reference clock generation circuit 131.
  • the count value is counted according to the comparator output VCO from the comparator 140.
  • the counter 150 counts the count value when the comparator output VCO is at the H level, and stops counting when the comparator output VCO is inverted to the L level.
  • the counter 150 takes time required to change the level of the reference signal until the VSL voltage matches the reference signal (voltage) (until the magnitude relationship between the VSL voltage and the reference signal is reversed). Is counted, and AD conversion of the VSL voltage (pixel signal) is performed.
  • the counter 150 outputs the count value, that is, the AD conversion result of the VSL voltage (pixel signal) as a pixel value on the transfer line 9 (FIG. 1).
  • one set of the comparator 140 and the counter 150 constitutes one slope AD converter.
  • a set of the comparator 140 and the counter 150 which is one slope AD converter, is provided for each column (of the pixel 110), but the set of the comparator 140 and the counter 150 is These are provided for each of a plurality of columns, and AD conversion of the plurality of columns can be performed in a time division manner.
  • FIG. 3 is a circuit diagram illustrating a configuration example of the pixel 110.
  • a pixel 110 includes a PD (Photo-Diode) 101 and four NMOS (Negative-Channel MOS) FETs (Field-Effect-Transistors) 102, 103, 104, and 105.
  • PD Photo-Diode
  • NMOS Negative-Channel MOS
  • FETs Field-Effect-Transistors
  • the drain of the FET 102, the source of the FET 103, and the gate of the FET 104 are connected, and an FD (FloatingfusionDiffusion) (capacitance) 106 for converting charges into voltage is formed at the connection point.
  • FD FloatingfusionDiffusion
  • PD 101 is an example of a photoelectric conversion element that performs photoelectric conversion, and performs photoelectric conversion by receiving incident light and charging a charge corresponding to the incident light.
  • the anode of the PD 101 is connected to the ground (grounded), and the cathode of the PD 101 is connected to the source of the FET 102.
  • the FET 102 is an FET for transferring the charge charged in the PD 101 from the PD 101 to the FD 106, and is also referred to as a transfer Tr 102 hereinafter.
  • the source of the transfer Tr 102 is connected to the cathode of the PD 101, and the drain of the transfer Tr 102 is connected to the FD 106.
  • the gate of the transfer Tr 102 is connected to the pixel drive line 7, and the transfer pulse TRF is supplied to the gate of the transfer Tr 102 via the pixel drive line 7.
  • a control signal to be sent to the pixel drive line 7 includes a transfer pulse TRF and will be described later.
  • the FET 103 is an FET for resetting the electric charge (voltage (potential)) charged in the FD 106, and is hereinafter also referred to as a reset Tr 103.
  • the drain of the reset Tr 103 is connected to the power supply Vdd.
  • the gate of the reset Tr 103 is connected to the pixel drive line 7, and the reset pulse RST is supplied to the gate of the reset Tr 103 via the pixel drive line 7.
  • the FET 104 is an FET for amplifying (buffering) the voltage of the FD 106, and is hereinafter also referred to as an amplifying Tr 104.
  • the gate of the amplification Tr 104 is connected to the FD 106, and the drain of the amplification Tr 104 is connected to the power supply Vdd.
  • the source of the amplifying Tr 104 is connected to the drain of the FET 105.
  • the FET 105 is an FET for selecting an output of an electric signal (VSL voltage) to the VSL 8, and is hereinafter also referred to as a selection Tr 105.
  • the source of selected Tr105 is connected to VSL8.
  • the gate of the selection Tr 105 is connected to the pixel drive line 7, and the selection pulse SEL is supplied to the gate of the selection Tr 105 via the pixel drive line 7.
  • the source of the amplification Tr 104 is connected to the bias circuit 120 (FIG. 2) which is a current source via the selection Tr 105 and the VSL 8, so that the amplification Tr 104 and the bias circuit 120 allow SF (Source (Follower) ( Therefore, the voltage of the FD 106 becomes the VSL voltage on the VSL 8 via SF.
  • the bias circuit 120 FIG. 2 which is a current source via the selection Tr 105 and the VSL 8
  • the FD 106 is a region that converts charges into voltage like a capacitor formed at the connection point of the drain of the transfer Tr 102, the source of the FET 103, and the gate of the FET 104.
  • the pixel 110 can be configured without the selection Tr 105.
  • a configuration of a shared pixel (FD shared type) in which the reset Tr 103 to FD 106 are shared by a plurality of sets of the PD 101 and the transfer Tr 102 can be employed.
  • the configuration of the pixel 110 a configuration having a memory function for storing the charge obtained by the PD 101 and capable of operating a global shutter can be adopted.
  • the PD 101 receives light incident thereon and performs photoelectric conversion, thereby starting charge charging according to the amount of incident light received.
  • the selection pulse SEL is at the H level and the selection Tr 105 is in the ON state.
  • the row scanning unit 3 (FIG. 1) temporarily transfers the transfer pulse TRF (from the L (Low) level). Set to H (High) level.
  • the transfer Tr 102 When the transfer Tr 102 is turned on, the charge charged in the PD 101 is transferred to the FD 106 via the transfer Tr 102 and charged.
  • the row scanning unit 3 temporarily sets the reset pulse RST to the H level before temporarily setting the transfer pulse TRF to the H level, thereby temporarily setting the reset Tr 103 to the ON state.
  • the FD 106 When the reset Tr 103 is turned on, the FD 106 is connected to the power source Vdd via the reset Tr 103, and the charge in the FD 106 is swept out to the power source Vdd via the reset Tr 103 and reset.
  • the pixel 110 is reset when the FD 106 is connected to the power supply Vdd and the charge in the FD 106 is reset.
  • the row scanning unit 3 After resetting the charge of the FD 106, the row scanning unit 3 temporarily sets the transfer pulse TRF to the H level as described above. As a result, the transfer Tr 102 is temporarily turned on.
  • the transfer Tr 102 When the transfer Tr 102 is turned on, the charge charged in the PD 101 is transferred to the FD 106 after reset via the transfer Tr 102 and charged.
  • the voltage (potential) corresponding to the electric charge charged in the FD 106 is output on the VSL 8 as the VSL voltage via the amplification Tr 104 and the selection Tr 105.
  • the reset level which is the VSL voltage immediately after the pixel 110 is reset, is AD converted.
  • the signal level (reset) that is the VSL voltage (the voltage corresponding to the charge charged by the PD 101 and transferred to the FD 106) after the transfer Tr 102 is temporarily turned on.
  • a level and a level to be a pixel value are AD-converted.
  • the difference between the AD conversion result at the reset level (hereinafter also referred to as reset level AD value) and the AD conversion result at the signal level (hereinafter also referred to as signal level AD value) is obtained.
  • digital CDS obtained as a pixel value is performed.
  • Digital CDS can be performed after AD conversion of the reset level and the signal level, or can be performed during AD conversion of the reset level and the signal level.
  • FIG. 4 is a diagram for explaining the outline of the operation of the image sensor (FIG. 1).
  • the horizontal axis represents time
  • the vertical axis represents voltage
  • FIG. 4 illustrates an example of a VSL voltage supplied from the pixel 110 to the comparator 140 via the VSL 8 and a reference signal (voltage) supplied from the reference signal generation unit 130 to the comparator 140 in the imaging device.
  • FIG. 4 illustrates an example of a VSL voltage supplied from the pixel 110 to the comparator 140 via the VSL 8 and a reference signal (voltage) supplied from the reference signal generation unit 130 to the comparator 140 in the imaging device.
  • the reset pulse RST is temporarily set to the H level, and thereby the pixel 110 is reset.
  • the FD 106 is connected to the power supply Vdd via the reset Tr 103, and the electric charge in the FD 106 is reset.
  • the FD 106, VSL voltage on VSL8 output via the amplifying Tr104 and selection Tr105 rises at time t 1, a voltage corresponding to the power supply Vdd.
  • the reset pulse RST becomes L level, the less charge in the pixel 110 Due to the movement, a slight charge enters the FD 106, and as a result, the VSL voltage drops slightly.
  • reset feedthrough the drop in the VSL voltage that occurs after the pixel 110 is reset.
  • the reference signal (waveform) is arranged so as to be based on a voltage that is lowered by the reset feedthrough from the VSL voltage during reset of the pixel 110 by auto-zero processing.
  • Reference signal generating circuit 130 at time t 4 after the auto zero processing is completed (end), the reference signal is increased by a predetermined voltage.
  • a reference signal to be raised by a predetermined voltage, hereinafter also referred to as start offset.
  • the reference signal generation circuit 130 decreases the reference signal voltage at a constant rate for AD conversion of the VSL voltage, but the reference signal voltage decreases at a constant rate.
  • the portion of the reference signal is also called a slope.
  • the reference signal generation circuit 130 performs a start offset in which the reference signal is offset by a predetermined voltage in a direction opposite to the slope direction (the direction in which the reference signal voltage changes).
  • the reference signal generation circuit 130 reduces (decreases) the voltage of the reference signal at a constant rate, with the fixed period from time t 5 to time t 7 as the AD conversion period at the reset level. .
  • the reference signal period from time t 5 to time t 7 forms a slope.
  • the reset level VSL voltage immediately after a reset of the pixel 110 (pixel 110 of the VSL voltage is reset, a voltage drop due to the reset feedthrough occurs the VSL voltage)
  • the duration of the slope (the period from time t 5 to time t 7), also referred to as P (Preset) phase.
  • the slope of the P phase is also referred to as the P phase slope.
  • the comparator 140 since the comparator 140 is set so that the VSL voltage at the time of the auto-zero processing and the reference signal (the voltage thereof) coincide with each other by the auto-zero processing after resetting the pixel 110, the comparator 140 after the auto-zero processing is finished.
  • the reference signal At time t 4, the reference signal, according to the starting offset is increased by a predetermined voltage, the reference signal voltage is greater than VSL voltage (reset level).
  • the reference signal (voltage) is gradually diminishes, 4, at time t 6 of the P phase, the VSL voltage as the reference signal and the reset level is matched, the reference signal and VSL voltage and The magnitude relationship is reversed from the beginning of phase P.
  • the comparator output VCO of the comparator 140 is inverted (reversed) from the H level at the start of the P phase to the L level.
  • the counter 150 stops counting the reference clock, and the count value of the counter 150 at that time becomes the AD conversion result (reset level AD value) of the reset level. .
  • the transfer pulse TRF is changed from the L level to the H level from time t 8 to t 9 , and as a result, in the pixel 110 (FIG. 3), the PD 101 is charged by photoelectric conversion. The charged charges are transferred to the FD 106 via the transfer Tr 102 and charged.
  • VSL voltage corresponding to the electric charges charged in the FD 106 is lowered, at time t 9, when the transfer pulse TRF changes from the H level to the L level, the charge from the PD101 to FD 106 When the transfer is completed, the VSL voltage becomes a signal level (voltage) corresponding to the electric charge charged in the FD 106.
  • the reference signal generation circuit 130 raises the reference signal to the same voltage as that at the start of the P phase, for example.
  • the comparator output VCO of the comparator 140 becomes H level.
  • the reference signal generation circuit 130 raises the reference signal to the same voltage as that at the start of the P phase, and then a fixed period from time t 10 to time t 12 (a fixed period from time t 5 to time t 7 ( It is not necessary to coincide with the P phase), and as the AD conversion period of the signal level, for example, the voltage of the reference signal is decreased (decreased) at the same rate of change as in the case of the P phase. .
  • D phase slope Slope of the reference signal period from the time t 10 to the time t 12, the signal level of the VSL voltage (pixel 110 (in FIG. 3), VSL voltage immediately after the transfer of the charge is performed from the PD101 to FD 106) the a slope for AD conversion, below, the duration of the slope (period from the time t 10 to the time t 12), also referred to as D (Data) phase.
  • D phase slope The slope of D phase is also referred to as D phase slope.
  • the reference signal in the starting time t 10 in the D phase, as in the case of start time t 5 of the P phase, the reference signal will greater than VSL voltage.
  • the comparator output VCO of the comparator 140 the starting time t 10 in the D phase, the reference signal becomes the H level indicating that is greater than VSL voltage.
  • Counter 150 the start timing of the AD conversion period of the signal level, i.e., from the start time t 10 the D-phase slope starts counting the clock.
  • the reference signal (voltage) is gradually reduced, the magnitude of FIG. 4, at time t 11 in the D phase, the VSL voltage as the reference signal and the signal level matches the reference signal and VSL voltage The relationship is reversed from the beginning of phase D.
  • the comparator output VCO of the comparator 140 is also inverted from the H level at the start of the D phase to the L level.
  • the counter 150 finishes counting the reference clock.
  • the count value of the counter 150 at that time becomes a signal level AD conversion result (signal level AD value).
  • the reset level AD value is obtained in the P phase
  • the signal level AD value is obtained in the D phase
  • the difference between the reset level AD value and the signal level AD value is obtained. Is performed.
  • the difference obtained as a result of the digital CDS is output as a pixel value.
  • the digital CDS can be executed while performing AD conversion of the P phase and the D phase.
  • the count as the P phase AD conversion is performed in the negative direction
  • the count result of the P phase is the initial value
  • the count as the D phase AD conversion is performed in the positive direction.
  • Digital CDS can be performed together with D-phase AD conversion.
  • P-phase count is performed in the positive direction
  • the complement of the P-phase count result (a value obtained by negating the sign of the count result) is used as the initial value
  • D-phase count is performed in the positive direction.
  • digital CDS can be performed together with P-phase and D-phase AD conversion.
  • FIG. 5 is a circuit diagram showing a configuration example of the counter 150 in FIG.
  • the counter 150 is a binary counter that counts the count value with a binary code.
  • the counter 150 includes AND gates 161 and 162, a NOT gate 163, an AND gate 164, and binary counters 170 and 180.
  • the counter 150 is supplied with a count enable signal CE, a reference clock C, a comparator output VCO, a signal CKH, a signal xCKL, and a counter reset signal xRST.
  • the reference clock C is supplied from the reference clock generation circuit 131 (FIG. 2), and the comparator output VCO is supplied from the comparator 140.
  • the remaining count enable signal CE, signal CKH, signal xCKL, and counter reset signal xRST are supplied from, for example, the system control unit 6 (FIG. 1).
  • the AND gate 161 outputs the AND operation result of the count enable CE and the reference clock C.
  • the count enable signal CE is a signal that permits counting by the counter 150, and becomes H level only during the period of the P phase and the D phase.
  • the reference clock C supplied to the AND gate 161 passes through the AND gate 161 only during the P phase and D phase.
  • the AND gate 162 supplies an AND operation result of the output of the AND gate 161 and the comparator output VCO to the binary counter 170 as a signal CLK1.
  • the reference clock C output from the AND gate 161 (passes through the AND gate 161) is output from the AND gate 162 when the comparator output VCO is at the H level, that is, when the reference signal is larger than the VSL voltage. Passed and supplied (output) to the binary counter 170 as a signal CLK1.
  • the NOT gate 163 inverts the comparator output VCO and supplies it to the AND gate 164.
  • the AND gate 164 supplies an AND operation result of the output of the AND gate 161 and the inverted result of the comparator output VCO from the NOT gate 163 to the binary counter 180 as a signal CLK2.
  • the reference clock C output from the AND gate 161 is set to the AND gate 164 when the comparator output VCO is inverted from the H level to the L level, that is, when the reference signal is no longer larger than the VSL voltage. Passed and supplied (output) to the binary counter 180 as the signal CLK2.
  • the binary counter 170 is a kind of count operation unit that performs a count operation for counting a count value, and the number of bits corresponding to the resolution of AD conversion performed by the column signal processing unit 4 (the number of bits representing an AD conversion result).
  • N D-FFs (Flip Flop) 171 having a number equal to.
  • each of the N D-FFs 171 is connected in series with the terminal Cout connected to the terminal Cin of the D-FF 171 of the next stage, and a ripple counter that counts the count value with a binary code. It is composed.
  • the output of the AND gate 162 is connected to the terminal Cin of the first stage D-FF 171 among the N D-FFs 171. Therefore, the signal CLK1 (reference clock C) output from the AND gate 162 is supplied to the terminal Cin of the first-stage D-FF 171.
  • the comparator output VCO is at the H level, that is, when the reference signal is larger than the VSL voltage, the reference clock C is supplied to the binary counter 170 as the signal CLK1.
  • the counting operation for counting the count value is performed according to the reference clock C when the comparator output VCO is at the H level in the P phase and the D phase.
  • D-FF 171 constituting the binary counter 170 operates in accordance with the signal CKH, the signal xCKL, and the counter reset signal xRST. The operation will be described later.
  • the binary counter 180 is a kind of dummy operation unit that performs a dummy count operation at a timing complementary to the count operation of the binary counter 170.
  • the binary counter 180 is the same as the binary counter 170 in order to perform the same count operation as the binary counter 170. It is configured.
  • the binary counter 180 has N D-FFs 181 similarly to the binary counter 170.
  • the N D-FFs 181 are connected in series such that the terminal Cout is connected to the terminal Cin of the next-stage D-FF 181 to form a ripple counter.
  • the output of the AND gate 164 is connected to the terminal Cin of the first D-FF 181 among the N D-FFs 181. Therefore, the signal CLK2 (reference clock C) output from the AND gate 164 is supplied to the terminal Cin of the first-stage D-FF 181.
  • the reference clock C is supplied to the binary counter 180 as the signal CLK2. Supplied.
  • the binary counter 180 performs a count operation for counting the count value according to the reference clock C when the comparator output VCO is inverted from the H level to the L level in the P phase and the D phase. Is called.
  • the binary counter 170 performs a counting operation when the comparator output VCO is at the H level in the P phase and the D phase, and the binary counter 180 performs the comparator output VCO in the P phase and the D phase. Counting is performed when is at the L level.
  • the binary counter 180 performs the counting operation at the timing complementary to the counting operation of the binary counter 170 in the P phase and the D phase.
  • the counter 150 employs the count value of the binary counter 170 as the AD conversion result of the VSL voltage, and the count value of the binary counter 180 is not particularly used. As described above, since the count value of the binary counter 180 is not used, it can be said that the count operation of the binary counter 180 for counting such a count value is a dummy count operation.
  • the binary counters 170 and 180 are designed to have the same wiring load in order to equalize the charge / discharge currents during the counting operation of the binary counters 170 and 180, respectively.
  • FIG. 6 is a diagram illustrating a configuration example and an operation example of the D-FF 171 of FIG.
  • a in FIG. 6 shows a configuration example of D-FF171.
  • the D-FF 171 includes an AND gate 191, a NOR gate 192, a NOT gate 193, a NAND gate 194, a switch 195, NOT gates 196, 197, 198, and 199.
  • a signal output from the terminal Cout of the (n + 1) -th stage D-FF 171 among the N D-FFs 171 constituting the binary counter 170 is also referred to as Cout [n].
  • the signal Cin [n] is also a signal Cout [n ⁇ 1] output from the terminal Cout of the n-th stage D-FF 171 preceding the n + 1-th stage D-FF 171, and the signal Cout [n] is This is also the signal Cin [n + 1] supplied to the terminal Cin of the (n + 1) -th stage D-FF 171 following the (n + 1) -th stage D-FF 171.
  • the AND gate 191 receives a signal Cin [n] (in the first stage D-FF 171, the reference clock C output as the signal CLK 1 from the AND gate 162 (FIG. 5)), Outputs the AND operation result with signal xCKL.
  • the NOR gate 192 outputs a NOR operation result of the signal CKH and the output of the AND gate 191 as a signal xCLK.
  • the NOT gate 193 outputs a signal CLK obtained by inverting the signal xCLK output from the NOR gate 192.
  • the signal xCLK is supplied to the NOT gates 197 and 199 as a control signal.
  • the signal CLK is supplied to the switch 195 and the NOT gate 198 as a control signal.
  • the NAND gate 194 outputs a NAND operation result of the counter reset signal xRST and the output of the NOT gate 198 or 199.
  • the switch 195 is turned on or off when the signal CLK is at the H level or the L level, and supplies the output of the NAND gate 194 to the NOT gate 196 when turned on.
  • the NOT gate 196 inverts the output of the NAND gate 194 supplied via the switch 195 or the output of the NOT gate 197 and outputs the inverted signal as a signal Cout [n].
  • the NOT gate 197 is in a high impedance state when the signal xCLK is L level, and inverts and outputs the output of the NOT gate 196 (signal Cout [n]) when the signal xCLK is H level.
  • the NOT gate 198 is in a high impedance state when the signal CLK is L level, and inverts and outputs the output of the NAND gate 194 when the signal CLK is H level.
  • the NOT gate 199 enters a high impedance state when the signal xCLK is L level, and inverts and outputs the output of the NOT gate 196 (signal Cout [n]) when the signal xCLK is H level.
  • the counter reset signal xRST is temporarily set to L level, whereby the signal Cout [n] is reset to L level.
  • the signal Cin [n] is divided in the D-FF 171 (the reference clock C output as the signal CLK1 from the AND gate 162 (FIG. 5) in the first stage D-FF 171).
  • the signal Cout [n] is supplied to the subsequent D-FF 171 as the signal Cin [n + 1].
  • the N-bit bit string composed of signals Cout [0] to Cout [N-1] is the binary code count value.
  • the D-FF 181 is configured in the same manner as the D-FF 171 in FIG.
  • FIG. 6B is a timing chart for explaining the operation of the (n + 1) -th stage D-FF 171.
  • Data [n] represents the value of Cout [n] (H or L level) of the (D + 1) -th D-FF 171 and Data [n] with a bar attached to the top. Represents a value obtained by inverting Data [n].
  • the signal xCKL is temporarily set to L level, and then the signal CKH is temporarily set to H level.
  • the timing of the rising edge E1 of the signal CKH at the H level is within the period when the signal xCKL is at the L level, and the timing of the falling edge E2 of the H level of the signal CKH is the signal xCKL at the L level. Is after returning to H level.
  • the signal Cout [n] output from the D-FF 171 is locked when the signal xCKL is set to L level.
  • the signal Cout [n] is inverted at the timing of the rising edge E1 of the signal CKH.
  • the signal xCLK is inverted in accordance with the inversion of the signal Cin [n].
  • the signals Cout [0] to Cout [N-1] of the N D-FFs 171 are inverted, so that the inverted signals Cout [0] to Cout [N-1] are inverted. It is the complement of the binary code represented by the previous signals Cout [0] to Cout [N-1].
  • the D-phase counting operation is performed using the signals Cout [0] to Cout [N-1] after the inversion of the signals Cout [0] to Cout [N-1] obtained by the P-phase counting operation as initial values.
  • the P-phase AD conversion result is subtracted from the D-phase AD conversion result.
  • FIG. 7 is a timing chart for explaining an example of AD conversion operation when the column signal processing unit 4 has the counter 150 having the configuration shown in FIG.
  • the column signal processing unit 4 simultaneously AD converts the VSL voltages (pixel signals) of the H pixels in one row.
  • the pixel signal levels of a large number of pixels are small and the pixel signal levels of a small number of pixels are large.
  • a large number of pixels with a low pixel signal level are also referred to as a large number of pixels
  • a small number of pixels with a high pixel signal level are also referred to as a small number of pixels.
  • the VSL voltage of a large number of pixels is also referred to as a large number VSL voltage
  • the VSL voltage of a small number of pixels is also referred to as a small number VSL voltage.
  • the comparator output VCO of the comparator 140 that compares the majority VSL voltage with the reference signal is also referred to as the majority comparator output VCOj, and the comparator output VCO of the comparator 140 that compares the minority VSL voltage with the reference signal. Is also referred to as a minority comparator output VCOi.
  • the reference supplied as the signal CLK1 to the first D-FF 171 constituting the binary counter 170 constituting the counter 150 (FIG. 5) that counts the count value according to the multiple comparator output VCOj.
  • the clock C is also referred to as a multiple counter clock CLK1j.
  • the reference clock C supplied as the signal CLK1 is supplied to the first stage D-FF 171 constituting the binary counter 170 constituting the counter 150 that counts the count value. Also referred to as counter clock CLK1i.
  • FIG. 7 shows a reference signal, a large number of VSL voltages, a small number of VSL voltages, a count enable signal CE, a large number of comparator outputs VCOj, a small number of comparator outputs VCOi, a counter reset signal xRST, a signal xCKL, a signal CKH, a large number of counter clocks CLK1j, A counter clock CLK1i, a counter power supply potential EV, a counter GND potential EG, and a count value are illustrated.
  • the counter power supply potential EV represents the power supply potential of the counter 150
  • the counter GND potential EG represents the potential of the counter 150 GND.
  • the count value represents the count value of the counter 150, that is, the binary code count value of the binary counter 170.
  • the counter reset signal xRST is temporarily set to the L level, thereby resetting the count value of the binary counter 170. That is, the signals Cout [0] to Cout [N-1] of N D-FFs 171 constituting the binary counter 170 are set to the L level.
  • the count enable signal CE is set to H level only in each of the P phase and D phase.
  • the comparator output VCO (majority comparator output VCOj and minority comparator output VCOi) is at the H level at the start of each of the P phase and the D phase.
  • the binary counter 170 is supplied with the reference clock C (the majority counter clock CLK1j or the minority counter clock CLK1i).
  • the binary counter 170 performs a counting operation in synchronization with the reference clock C when the reference clock C (the majority counter clock CLK1j or the minority counter clock CLK1i) is supplied.
  • the comparator 140 that performs AD conversion of the majority VSL voltage and the comparator 140 that performs AD conversion of the minority VSL voltage At near timing, the comparator output VCO (the majority comparator output VCOj and the minority comparator output VCOi) is inverted.
  • both the majority comparator output VCOj and the minority comparator output VCOi are inverted from the H level to the L level.
  • the reference clock C multi-counter
  • the binary counter 170 of the multi-pixel counter 150 stops the counting operation.
  • the reference clock to the binary counter 170 of the minority pixel counter 150 (counter 150 that counts according to the comparison result between the minority VSL voltage and the reference signal).
  • Supply of C (minority counter clock CLK1i) stops.
  • the binary counter 170 of the minority pixel counter 150 stops the counting operation.
  • the majority comparator output VCOj and the minority comparator output VCOi are inverted to L level, and as a result, all the binary counters 170 of the H counters 150 stop counting. Yes.
  • the count value of the binary counter 170 at that time is the value P.
  • the signal xCKL is temporarily set to the L level, and further, the signal CKH is temporarily set to the H level, as described in FIG.
  • the P-phase count value is inverted to the value -P. With this value -P as an initial value, the subsequent D-phase is counted.
  • the majority comparator output VCOj of the comparator 140 that performs AD conversion of the majority VSL voltage and the minority comparison of the comparator 140 that performs AD conversion of the minority VSL voltage Inverter output VCOi is inverted at a different timing.
  • the multiple comparator output VCOj is inverted from the H level to the L level.
  • the supply of the reference clock C (multiple counter clock CLK1j) to the binary counter 170 of the multi-pixel counter 150 is stopped.
  • the binary counter 170 of the multi-pixel counter 150 stops the counting operation.
  • the count value when the binary counter 170 of the multi-pixel counter 150 stops the count operation is the value Dj-P.
  • Dj represents the AD conversion result of the D-phase multiple VSL voltages.
  • the minority comparator output VCOi is inverted from the H level to the L level at the time T77 after the time T76 in the D phase.
  • the supply of the reference clock C (the minority counter clock CLK1i) to the binary counter 170 of the minority pixel counter 150 is stopped.
  • the binary counter 170 of the minority pixel counter 150 stops the counting operation.
  • the count value when the binary counter 170 of the minority pixel counter 150 stops the count operation at the D-phase time T77 is the value Di-P.
  • Di represents the AD conversion result of the D-phase minority VSL voltage.
  • the binary counter 170 of the H counters 150 performs the counting operation from the start time T72 of the P phase to the time T73 when the majority comparator output VCOj and the minority comparator output VCOi are inverted.
  • the binary counter 170 of the multi-pixel counter 150 performs a count operation from the D-phase start time T75 to the time T76 when the multi-comparator output VCOj is inverted.
  • the binary counter 170 of the minority pixel counter 150 performs a counting operation from the D-phase start time T75 to the time T77 when the minority comparator output VCOi is inverted.
  • the binary counter 170 of the multi-pixel counter 150 stops the counting operation, Since the binary counter 170 of the minority pixel counter 150 performs the counting operation, the power supply voltage Vdd4 of the counter 150 in the period D74 decreases by an amount corresponding to the counting operation of the binary counter 170 of the minority pixel counter 150. Yes.
  • the power supply voltage Vdd1 in the period D71 and the power supply voltage Vdd3 in the period D73 are the smallest because all the binary counters 170 of the H counters 150 are performing the counting operation.
  • the power supply voltage Vdd4 in the period D74 is smaller than the original voltage because the binary counter 170 of only the small number of pixels 150 among the H counters 150 performs the counting operation. It becomes larger than the voltage Vdd1 and the power supply voltage Vdd3 in the period D73.
  • the power supply voltage Vdd2 in the period D72 and the power supply voltage Vdd5 in the period D75 are original voltages, and are the largest among the power supply voltages Vdd1 to Vdd5.
  • the power supply voltage Vdd4 in the period D74 is greatly recovered from the power supply voltage Vdd3 in the period D73 by the binary counter 170 of the multi-pixel counter 150 whose counting operation is stopped.
  • the power supply voltage Vdd4 is recovered as described above, and thus the signal delay amount inside the counter 150 varies from the period D73.
  • the binary counter 170 of the minority pixel counter 150 that performs the counting operation in both the period D73 and the period D74, the count is performed in a unit time of the period D73 and the unit time of the period D74. May not match the number of times performed, and an error may occur in the AD conversion result.
  • FIG. 8 is a timing chart for explaining an example of an AD conversion operation when the binary counter 170 as a dummy operation unit is operated together with the binary counter 170 as a count operation unit in the counter 150 of FIG.
  • the reference signal the majority VSL voltage, the minority VSL voltage, the count enable signal CE, the majority comparator output VCOj, the minority comparator output VCOi, the counter reset signal xRST, the signal xCKL, the signal CKH,
  • the majority counter clock CLK1j, the minority counter clock CLK1i, the counter power supply potential EV, the counter GND potential EG, and the count value are illustrated.
  • FIG. 8 shows a majority counter clock CLK2j and a minority counter clock CLK2i.
  • the multi-counter clock CLK2j is the first stage D constituting the binary counter 180 as a dummy operation unit constituting the counter 150 (FIG. 5) that counts the count value in accordance with the multi-comparator output VCOj.
  • the minority counter clock CLK2i is a reference clock supplied as the signal CLK2 to the first D-FF 181 constituting the binary counter 180 constituting the counter 150 that counts the count value according to the minority comparator output VCOi. Represents C.
  • the majority counter clock CLK2j and the minority counter clock CLK2i toggle between the L level and the H level alternately in the same manner as the majority counter clock CLK1j and the minority counter clock CLK1i.
  • the binary counter 180 of the counter 150 performs a dummy count operation (hereinafter also referred to as a dummy operation). This is the case.
  • the reference signal, the majority VSL voltage, the minority VSL voltage, the count enable signal CE, the counter reset signal xRST, the signal xCKL, the signal CKH, the majority counter clock CLK1j, the minority counter clock CLK1i, and the count value are shown in FIG. 7 is the same as in FIG.
  • the reference clock C (The majority counter clock CLK1j or the minority counter clock CLK1i) is supplied.
  • the binary counter 170 performs a counting operation in synchronization with the reference clock C when the reference clock C (the majority counter clock CLK1j or the minority counter clock CLK1i) is supplied.
  • the binary counter 180 (FIG. 5) as a dummy operation unit, when the count enable signal CE is at the H level and the comparator output VCO is at the L level, the reference clock C (multiple counter Clock CLK2j or minority counter clock CLK2i) is supplied.
  • the binary counter 180 performs a counting operation in synchronization with the reference clock C when the reference clock C (the majority counter clock CLK2j or the minority counter clock CLK2i) is supplied.
  • the comparator 140 that performs AD conversion of the majority VSL voltage, and the AD of the minority VSL voltage
  • the comparator output VCO (the majority comparator output VCOj and the minority comparator output VCOi) is inverted at near timing with the comparator 140 that performs the conversion.
  • both the majority comparator output VCOj and the minority comparator output VCOi are inverted from the H level to the L level.
  • the binary clock 170 of the majority pixel and minority pixel counter 150 receives the reference clock C. (The majority counter clock CLK1j and the minority counter clock CLK1i) are supplied. As a result, the binary counter 170 of the large number of pixels and the small number of counters 150 performs a counting operation.
  • the multiple comparator output VCOj is inverted to L level
  • the supply of the reference clock C (multiple counter clock CLK2j) to the binary counter 180 of the multi-pixel counter 150 is started.
  • the binary counter 180 of the multi-pixel counter 150 starts a counting operation as a dummy operation in synchronization with the reference clock C.
  • the binary counter 170 of the minority pixel counter 150 stops the counting operation.
  • the binary counter 180 of the minority pixel counter 150 starts a count operation as a dummy operation in synchronization with the reference clock C.
  • the majority comparator output VCOj and the minority comparator output VCOi are inverted to the L level, and as a result, all the binary counters 170 of the H counters 150 stop counting. Yes.
  • the count value of the binary counter 170 at that time is the value P.
  • the count enable signal CE changes from the H level to the L level, whereby all the binary counters 180 of the H counters 150 stop the count operation as a dummy operation.
  • the signal xCKL is temporarily set to the L level, and further, the signal CKH is temporarily set to the H level, as described in FIG.
  • the count value of is inverted to the value -P. With this value -P as an initial value, the subsequent D-phase is counted.
  • the majority comparator output VCOj of the comparator 140 that performs AD conversion of the majority VSL voltage and the minority comparison of the comparator 140 that performs AD conversion of the minority VSL voltage Inverter output VCOi is inverted at a different timing.
  • the multi-comparator output VCOj is inverted from the H level to the L level at the time T76 of the D phase.
  • the multiple comparator output VCOj is inverted to L level, the supply of the reference clock C (multiple counter clock CLK1j) to the binary counter 170 of the multi-pixel counter 150 is stopped.
  • the binary counter 170 of the multi-pixel counter 150 stops the counting operation.
  • the count value when the binary counter 170 of the multi-pixel counter 150 stops the count operation is the value Dj-P.
  • the binary counter 180 of the multi-pixel counter 150 starts a counting operation as a dummy operation in synchronization with the reference clock C.
  • the minority comparator output VCOi is inverted from the H level to the L level at the time T77 after the time T76 in the D phase.
  • the supply of the reference clock C (the minority counter clock CLK1i) to the binary counter 170 of the minority pixel counter 150 is stopped.
  • the binary counter 170 of the minority pixel counter 150 stops the counting operation.
  • the count value when the binary counter 170 of the minority pixel counter 150 stops the count operation at the D-phase time T77 is the value Di-P.
  • the binary counter 180 of the minority pixel counter 150 starts a count operation as a dummy operation in synchronization with the reference clock C.
  • the count enable signal CE changes from the H level to the L level, whereby all the binary counters 180 of the H counters 150 stop the counting operation as the dummy operation.
  • the binary counter 170 of the H counters 150 performs the same counting operation as in FIG.
  • the binary counter 170 of the H counters 150 performs a counting operation from the start time T72 of the P phase until the time T73 when the majority comparator output VCOj and the minority comparator output VCOi are inverted.
  • the binary counter 170 of the multi-pixel counter 150 performs a count operation from the D-phase start time T75 to the time T76 when the multi-comparator output VCOj is inverted.
  • the binary counter 170 of the minority pixel counter 150 performs a counting operation from the D-phase start time T75 to the time T77 when the minority comparator output VCOi is inverted.
  • the binary counter 180 of the H counters 150 performs a counting operation as a dummy operation from the time T73 when the majority comparator output VCOj and the minority comparator output VCOi are inverted in the P phase to the end time T73 of the P phase. Do.
  • the binary counter 180 of the multi-pixel counter 150 performs a dummy operation from the time T76 when the multi-comparator output VCOj is inverted in the D phase to the D phase end time T78. Performs count operation.
  • the binary counter 180 of the minority pixel counter 150 performs a dummy operation from the time T77 when the minority comparator output VCOi is inverted in the D phase to the D phase end time T78. Count operation is performed.
  • the binary counter 180 serving as the dummy operation unit when the binary counter 180 serving as the dummy operation unit is operated together with the binary counter 170 serving as the count operation unit, the binary counter 170 in the P phase and the D phase is used for the multi-pixel counter 150.
  • the binary counter 180 stops the dummy operation.
  • the binary counter 180 performs a dummy operation.
  • the binary counter 180 stops the dummy operation.
  • the binary counter 180 performs a dummy operation.
  • the binary counter 170 performs a count operation or the binary counter 180 performs a dummy operation in the P phase and the D phase. Therefore, the operating current of the counter 150 is constant (uniform) over the P phase and the D phase, and the power supply voltage of the counter 150 is also constant regardless of shooting conditions (such as the shape and brightness of the subject).
  • the power supply voltage Vdd5 of the counter 150 is the same.
  • FIG. 9 is a block diagram showing a second configuration example of the column signal processing unit 4 in FIG.
  • the bias circuit 120, the reference signal generation circuit 130, the comparator 140, and the capacitors 141 and 142 are not shown.
  • the column signal processing unit 4 in FIG. 9 is provided with a number of gray code counters 210 smaller than H in place of the H counters 150 that count the binary code count value. And different.
  • the Gray code counter 210 is arranged for each H ′ ( ⁇ H) column, which is a predetermined plurality of columns, and counts as AD conversion of the pixel signals of the pixels 110 of the H ′ column where the Gray code counter 210 is arranged. Responsible for counting values.
  • the gray code counter 210 is supplied with the comparator outputs VCO of the H ′ comparators 140 connected by the VSL 8 to each of the pixels 110 in the H ′ column that the gray code counter 210 is responsible for AD conversion.
  • the gray code counter 210 includes a gray code generator 220 and H ′ gray code latch circuits 221, and counts the gray code count value in accordance with the comparator output VCO of the H ′ comparators 140. I do.
  • the reference clock C is supplied from the reference clock generation circuit 131 to the gray code generator 220.
  • the gray code generator 220 generates an N-bit gray code in synchronization with the reference clock C from the reference clock generation circuit 131 and supplies it to the H ′ gray code latch circuits 221.
  • the gray code latch circuit 221 is supplied with a gray code from the gray code generator 220, and also has a comparator output VCO of the comparator 140 connected to the pixel 110 of the column corresponding to the gray code latch circuit 221 by VSL8. Supplied.
  • the gray code latch circuit 221 is provided for each column of the pixels 110, and the gray code latch circuit 221 is supplied with the comparator output VCO of the comparator 140 in the column corresponding to the gray code latch circuit 221.
  • the gray code latch circuit 221 sequentially latches the gray code synchronized with the reference clock C supplied from the gray code generator 220 when the comparator output VCO supplied thereto is at the H level.
  • the comparator output VCO supplied to the gray code latch circuit 221 is inverted to L level, the gray code latch circuit 221 stops latching a new gray code and maintains the latch of the gray code latched at that time.
  • FIG. 10 is a circuit diagram showing a configuration example of the Gray code latch circuit 221 of FIG.
  • the Gray code latch circuit 221 includes N latch circuits 231 0 to 231 N ⁇ 1 , a conversion circuit 240, a selector 250, a binary adder 260, an AND gate 271, a NOT gate 272, and an AND gate 273. Have.
  • Bit G [n] of the N-bit gray code is supplied from the gray code generator 220 to the latch circuit 231 n .
  • the latch circuit 231 n latches the bit G [n] of the gray code supplied from the gray code generator 220 according to the signals LTOP1 and LTOP2 supplied thereto.
  • the conversion circuit 260 adds N bits consisting of bits G [0] to G [N-1] latched in N latch circuits 231 0 to 231 N ⁇ 1, respectively, in order to add the gray code count values. Are converted into an N-bit binary code and supplied to the selector 250.
  • the conversion circuit 260 includes N ⁇ 1 EXOR (Exclusive OR) gates 241 0 to 241 N ⁇ 2 .
  • EXOR gate 241 n is, EXOR output of the latch circuit 231 n and (bits G of the latch circuit 231 n is latched [n]), an EXOR gate 241 of only one bit higher n + 1 output BC [n + 1] The calculation result is output as the (n + 1) th bit BC [n + 1] from the least significant bit of the N-bit binary code.
  • the conversion circuit 240 uses the output (bit G [N-1]) of the latch circuit 231 N ⁇ 1 as it is as the most significant bit (Nth bit from the least significant bit) BC [N -1] is output.
  • a control signal is supplied to the selector 250 from, for example, the system control unit 6 (FIG. 1).
  • the selector 250 sequentially selects the N-bit binary code supplied from the conversion circuit 240 from the least significant bit, for example, in accordance with the control signal from the system control unit 6, and supplies it to the binary adder 260.
  • the binary adder 260 is supplied with a signal CKH, a signal xCKL, and a counter reset signal xRST from the system controller 6 in addition to being supplied with an N-bit binary code from the selector 250.
  • the binary adder 260 adds the binary code obtained in the P phase and the binary code obtained in the D phase (binary) supplied from the selector 250 in response to the signal CKH, the signal xCKL, and the counter reset signal xRST. Add). Digital CDS is performed by this binary addition.
  • the binary adder 260 outputs an addition value obtained by binary addition as a pixel value obtained as a result of AD conversion and digital CDS.
  • the AND gate 271 outputs an AND operation result of the count enable CE supplied from the system control unit 6 and the comparator output VCO supplied from the comparator 140 as a signal LTOP1.
  • the NOT gate 272 inverts and outputs the comparator output VCO supplied from the comparator 140.
  • the AND gate 273 outputs an AND operation result of the count enable CE supplied from the system control unit 6 and the output of the NOT gate 272, that is, a signal obtained by inverting the comparator output VCO, as a signal LTOP2.
  • the count enable signal CE becomes H level only during the period of the P phase and the D phase.
  • the comparator output VCO becomes H level when the reference signal is larger than the VSL voltage (pixel signal), and when the reference signal is not larger than the VSL voltage (pixel signal) (reference signal and VSL). When the magnitude relationship with the voltage changes), it becomes L level.
  • the signal LTOP1 output by the AND gate 271 is at the H level while the reference signal is larger than the VSL voltage in the P phase or D phase, and when the reference signal is no longer larger than the VSL voltage, Become L level.
  • the signal LTOP2 output from the AND gate 273 is complementary to the signal LTOP1. That is, the signal LTOP2 becomes L level in the P phase or D phase while the reference signal is larger than the VSL voltage, and becomes H level when the reference signal is no longer larger than the VSL voltage.
  • the gray code latch circuit 221 of FIG. 10 since the digital CDS is performed by binary addition of the binary code obtained in the P phase and the binary code obtained in the D phase, the gray code is converted into binary by the conversion circuit 240.
  • the binary code is supplied to the binary adder 260 via the selector 250 and binary added.
  • Digital CDS can be performed inside the Gray code latch circuit 221 as described above, or can be performed outside the Gray code latch circuit 221. That is, the digital CDS can be performed by a processor such as a DPU (Digital Processing Unit) (not shown) outside the Gray code latch circuit 221, for example.
  • the Gray code latch circuit 221 can be configured without the conversion circuit 240, the selector 250, and the binary adder 260 for performing digital CDS.
  • Figure 11 is a circuit diagram showing a configuration example of a latch circuit 231 n in FIG. 10.
  • the latch circuit 231 n includes latch circuits 280 and 290.
  • the latch circuit 280 is a kind of count operation unit that latches the bit G [n] of the gray code count value from the gray code generator 220 as (part of) the count operation for counting the count value. .
  • the latch circuit 280 has NOT gates 281, 282 and 283.
  • the NOT gate 281 is in a high impedance state when the signal LTOP1 is at L level, and inverts the bit G [n] of the Gray code from the Gray code generator 220 (FIG. 10) when the signal LTOP1 is at H level. Output.
  • the NOT gate 282 inverts the output of the NOT gate 281 or 283 and sets it as the bit GD1 [n] of the (n + 1) th bit from the least significant bit of the gray code count value as the AD conversion result of the VSL voltage (pixel signal) Output.
  • the NOT gate 283 is in a high impedance state when the signal LTOP1 is at H level, and inverts and outputs the output (bit GD1 [n]) of the NOT gate 282 when the signal LTOP1 is at L level.
  • the latch circuit 280 performs a counting operation in which the Gray code bit G [n] from the Gray code generator 220 is latched by the NOT gates 281 and 282 as the bit GD1 [n] as the output of the NOT gate 282.
  • the bit GD1 [n] is alternately toggled between H level and L level according to the bit G [n] of the Gray code.
  • the NOT gate 281 enters a high impedance state and the NOT gate 283 enters an operating state.
  • the counting operation by the NOT gates 281 and 282 is stopped.
  • the bit GD1 [n] output from the NOT gate 282 when the comparator output VCO is inverted to L level by the NOT gates 282 and 283 is the bit GD1 that is the output of the NOT gate 282. [n] is maintained as it is.
  • the latch circuit 290 is a kind of dummy operation unit that performs a dummy count operation (dummy operation) at a timing complementary to the count operation of the latch circuit 280. In order to perform the same count operation as the latch circuit 280, the latch circuit 290 The configuration is the same as that of the circuit 280.
  • the latch circuit 290 includes NOT gates 291, 292, and 293 similarly to the latch circuit 280.
  • the NOT gate 291 enters a high impedance state when the signal LTOP2 is at L level, and inverts the bit G [n] of the Gray code from the Gray code generator 220 (FIG. 10) when the signal LTOP2 is at H level. Output.
  • the NOT gate 292 inverts the output of the NOT gate 291 or 293 and outputs it as the bit GD2 [n].
  • the NOT gate 293 is in a high impedance state when the signal LTOP2 is at the H level, and inverts and outputs the output (bit GD2 [n]) of the NOT gate 292 when the signal LTOP2 is at the L level.
  • the bit GD2 [n] output from the NOT gate 292 is maintained as the output of the NOT gate 292 (bit GD2 [n]) by the NOT gates 292 and 293.
  • the latch circuit 290 performs a counting operation in which the Gray code bit G [n] from the Gray code generator 220 is latched by the NOT gates 291 and 292 as the bit GD2 [n] that is the output of the NOT gate 292. Bit GD2 [n] alternately toggles between H and L levels according to Gray code bit G [n].
  • the latch circuit 280 performs the counting operation when the comparator output VCO is at the H level in the P phase and the D phase, and the latch circuit 290 performs the comparator output VCO in the P phase and the D phase. Counting is performed when is at the L level.
  • the latch circuit 290 performs the count operation at a timing complementary to the count operation of the latch circuit 280.
  • the bit GD1 [n] output from the NOT gate 282 of the latch circuit 280 is output as the bit of the gray code count value as the AD conversion result of the VSL voltage (pixel signal).
  • the bit GD2 [n] output from the NOT gate 292 of the latch circuit 290 is not output as the AD conversion result of the VSL voltage.
  • the count operation of the latch circuit 290 that latches the gray code bit G [n] from the gray code generator 220 as the bit GD2 [n] that is not output as the AD conversion result of the VSL voltage is a dummy count. It can be said that this is an operation (dummy operation).
  • latch circuits 280 and 290 are laid out so that the loads are equal in order to equalize the charge / discharge currents during the count operation of the latch circuits 280 and 290, respectively.
  • FIG. 12 is a timing chart for explaining an example of the AD conversion operation of the column signal processing unit 4 in FIG.
  • the reference signal the majority VSL voltage, the minority VSL voltage, the count enable signal CE, the majority comparator output VCOj, the minority comparator output VCOi, the counter reset signal xRST, the signal xCKL, A signal CKH, a counter power supply potential EV, a counter GND potential EG, and a count value are illustrated.
  • FIG. 12 illustrates timing for performing control for binary addition, majority latch values GD1j [n] and GD2j [n], and minority latch values GD1i [n] and GD2i [n].
  • the majority latch value GD1j [n] is a latch as a count operation unit that constitutes the latch circuit 231 n (FIG. 11) that latches the bit G [n] of the Gray code according to the majority comparator output VCOj. It represents the bit GD1 [n] output from the NOT gate 282 of the circuit 280.
  • the number latch value GD2j [n] depending on a number comparator output VCOj, NOT gates of the latch circuit 290 as a dummy operation portions constituting the latch circuit 231 n to latch the bit G [n] of the Gray code
  • the bit GD2 [n] output by 292 is represented.
  • the small latch value GD1i [n] in accordance with the small number comparator output VCOi, NOT gates of the latch circuit 280 as the counting operation portions constituting the latch circuit 231 n to latch the bit G [n] of the Gray code Bit GD1 [n] output by 282 is represented.
  • the small latch value GD2i [n] in accordance with the small number comparator output VCOi, NOT gates of the latch circuit 290 as a dummy operation portions constituting the latch circuit 231 n to latch the bit G [n] of the Gray code
  • the bit GD2 [n] output by 292 is represented.
  • the latch circuit 280 when the latch circuit 280 is performing the counting operation, the bit GD1 [n] output from the NOT gate 282 is toggled, and the latch circuit 290 performs the dummy counting operation (dummy operation).
  • the bit GD2 [n] output from the NOT gate 292 is toggled.
  • the reference signal, the majority VSL voltage, the minority VSL voltage, the count enable signal CE, the majority comparator output VCOj, the minority comparator output VCOi, the counter reset signal xRST, the signal xCKL, and the signal CKH are shown in FIG. And since it is the same as that of FIG.
  • the counter reset signal xRST is temporarily set to the L level, whereby the binary code count value as the stored value of the binary adder 260 is reset.
  • the count enable signal CE is set to H level only in each of the P phase and D phase.
  • the comparator output VCO (majority comparator output VCOj and minority comparator output VCOi) is at the H level at the start of each of the P phase and the D phase.
  • the comparator output VCO becomes H level in the P phase or D phase, that is, in the period when the count enable signal CE is in H level.
  • a counting operation is performed in which the bit GD1 [n] (the majority latch value GD1j [n] or the minority latch value GD1i [n]) is toggled according to the bit G [n] of the Gray code.
  • the bit GD2 [ A dummy count operation is performed in which n] (majority latch value GD2j [n] or minority latch value GD2i [n]) toggles according to bit G [n] of the Gray code.
  • the comparator output VCO (the majority comparator output VCOj and the minority comparator output VCOi) is at the H level
  • the latch circuit 280 as the count operation unit includes the bit GD1 [ n] (a majority latch value GD1j [n] and a minority latch value GD1i [n]) starts to count according to the bit G [n] of the Gray code.
  • both the majority VSL voltage and the minority VSL voltage are at the reset level. Therefore, the comparator 140 that performs AD conversion of the majority VSL voltage, and the minority VSL
  • the comparator output VCO (the majority comparator output VCOj and the minority comparator output VCOi) is inverted at a timing close to that of the comparator 140 that performs voltage AD conversion.
  • both the majority comparator output VCOj and the minority comparator output VCOi are inverted from the H level to the L level at the time T73 of the P phase.
  • the latch circuit 231 of the gray code latch circuit 221 of many pixels (the gray code latch circuit 221 that latches the gray code according to the comparison result between the multiple VSL voltage and the reference signal).
  • the latch circuit 280 constituting n stops the count operation in which the multiple latch value GD1j [n] toggles.
  • the latch circuit 290 constituting the latch circuit 231 n of the gray code latch circuit 221 of the multi-pixel counts as a dummy operation in which the multi-latch value GD2j [n] is toggled. Start operation.
  • the gray code latch circuit 221 of the minority pixels (the Gray code latch circuit 221 that latches the gray code according to the comparison result between the minority VSL voltage and the reference signal).
  • the latch circuit 280 constituting the latch circuit 231 n stops the count operation in which the minority latch value GD1i [n] is toggled.
  • the latch circuit 290 constituting the latch circuit 231 n of the gray code latch circuit 221 of the minority pixel counts as a dummy operation that toggles the minority latch value GD2i [n]. Start operation.
  • the system control unit 6 uses the bits GD1 [0] to GD1 latched in the latch circuits 231 0 to 231 N ⁇ 1 for binary addition.
  • the Gray code latch circuit 221 (FIG. 5) converts the N-bit Gray code count value composed of [N-1] (G [0] to G [N-1]) into a binary code count value. 10) is controlled.
  • the conversion circuit 240 converts the gray code bits GD1 [0] to GD1 [N-1] latched in the latch circuits 231 0 to 231 N ⁇ 1 into the binary code bit BC [0]. Or converted into BC [N ⁇ 1] and supplied to the selector 250.
  • the selector 250 sequentially selects the bits BC [0] to BC [N ⁇ 1] of the binary code supplied from the conversion circuit 240 from the least significant bit under the control of the system control unit 6, and the binary adder 260 To supply.
  • the binary code bits BC [0] to BC [N ⁇ 1] are sequentially supplied from the selector 250 to the binary adder 260 from the least significant bit.
  • the count value of the binary code as the stored value of the binary adder 260 gradually increases, and finally the bit is latched in the latch circuits 231 0 to 231 N-1 (the latch circuit 280 constituting the latch circuit 231 0 ). It becomes a binary code corresponding to the generated gray code.
  • the binary code P-phase count value stored in the binary adder 260 is the binary code bits BC [0] to BC sequentially supplied from the selector 250. It gradually increases according to [N-1] and finally reaches the value P.
  • the signal xCKL is temporarily set to the L level, and further, the signal CKH is temporarily set to the H level, so that the count value P of the P phase is set as described with reference to FIG. Is inverted to the value -P. With this value -P as an initial value, the subsequent D-phase is counted.
  • the latch circuit 280 as the count operation unit starts a count operation in which the bit GD1 [n] (the majority latch value GD1j [n] or the minority latch value GD1i [n]) toggles according to the Gray code bit G [n]. .
  • the majority comparator output VCOj of the comparator 140 that performs AD conversion of the majority VSL voltage and the minority comparison of the comparator 140 that performs AD conversion of the minority VSL voltage Inverter output VCOi is inverted at a different timing.
  • the multi-comparator output VCOj is inverted from the H level to the L level at the D-phase time T76.
  • the latch circuit 280 constituting the latch circuit 231 n of the multi-pixel gray code latch circuit 221 stops the counting operation that the multi-latch value GD1j [n] toggles.
  • the minority comparator output VCOi is inverted from the H level to the L level at time T77 after time T76 in the D phase.
  • the latch circuit 280 constituting the latch circuit 231 n of the gray code latch circuit 221 of the minority pixel stops the count operation to toggle the minority latch value GD1i [n].
  • the system control unit 6 performs bits GD1 [0] to GD1 [N latched in the latch circuits 231 0 to 231 N ⁇ 1 for binary addition.
  • the gray code latch circuit 221 (FIG. 10) is controlled so as to convert the count value of the N-bit gray code composed of ⁇ 1] into the binary code count value.
  • the conversion circuit 240 converts the gray code bits GD1 [0] to GD1 [N-1] latched in the latch circuits 231 0 to 231 N ⁇ 1 into the binary code bit BC [0]. Or converted into BC [N ⁇ 1] and supplied to the selector 250.
  • the selector 250 sequentially selects the bits BC [0] to BC [N ⁇ 1] of the binary code supplied from the conversion circuit 240 from the least significant bit under the control of the system control unit 6, and the binary adder 260 To supply.
  • binary code bits BC [0] to BC [N-1] are sequentially supplied from the selector 250 to the binary adder 260 from the least significant bit.
  • the binary adder 260 stores a value ⁇ P obtained by inverting the count value P of the P phase.
  • Binary addition value 260 adds bit BC [n] of binary code sequentially supplied from selector 250 with value -P as an initial value.
  • the count value of the binary code as the stored value of the binary adder 260 gradually increases, and finally after performing digital CDS for subtracting the P-phase count value from the D-phase count value. It becomes a pixel value.
  • the value Dj-P is obtained as the count value stored in the binary adder 260 of the gray code latch circuit 221 having a large number of pixels. Further, the value Di-P is obtained as the count value stored in the binary adder 260 of the minority pixel gray code latch circuit 221.
  • the latch circuit 280 constituting the latch circuit 231 n of the H gray code latch circuits 221 is from the P-phase start time T72 to the time T73 when the majority comparator output VCOj and the minority comparator output VCOi are inverted.
  • a count operation in which the majority latch value GD1j [n] and the minority latch value GD1i [n] are toggled is performed.
  • a latch circuit 280 constituting the latch circuit 231 n Gray code latch circuit 221 in a few pixels from the start time T75 of the D phase a small number comparator output VCOi is inverted Until the time T77, the count operation for toggling the minority latch value GD1i [n] is performed.
  • the latch circuit 290 constituting the latch circuit 231 n of the H gray code latch circuits 221 starts from the time T73 when the majority comparator output VCOj and the minority comparator output VCOi are inverted in the P phase, and the end time of the P phase. Until T73, a count operation is performed as a dummy operation in which the majority latch value GD2j [n] and the minority latch value GD2i [n] are toggled.
  • a latch circuit 290 constituting the latch circuit 231 n Gray code latch circuit 221 in a few pixels the D-phase, from the time T77 to a few comparator output VCOi inverted Until the D-phase end time T78, a count operation is performed as a dummy operation in which the minority latch value GD2i [n] toggles.
  • the latch circuit 231 n of the gray code latch circuit 221 having a large number of pixels when the latch circuit 280 as the count operation unit is performing the count operation in the P phase and the D phase, The circuit 290 has stopped the dummy operation. On the other hand, when the latch circuit 280 stops the count operation, the latch circuit 290 performs a dummy operation.
  • the latch circuit 290 stops the dummy operation. Yes.
  • the latch circuit 290 performs a dummy operation.
  • the latch circuit 280 performs a count operation in the P phase and the D phase, or the latch circuit 290 performs a dummy operation. Therefore, the operating current of the Gray code latch circuit 221 is constant over the P phase and the D phase, and the power supply voltage of the Gray code latch circuit 221 is also constant regardless of the shooting conditions (the shape and brightness of the subject). become.
  • the time T77 at which the power supply voltage Vdd4 and the minority comparator output VCOi of the gray code latch circuit 221 in the period D74 from the time T76 when the voltage Vdd3 and the majority comparator output VCOj are inverted to the time T77 when the minority comparator output VCOi is inverted are inverted.
  • the binary code count value changes by 1 bit or more at the time of counting, but the gray code count value changes only by 1 bit at the time of counting, so the number of bits toggled in the gray code count value is It becomes less than the number of bits to toggle in the binary code count value. Therefore, when the gray code count value is used, power consumption can be reduced as compared with the case where the binary code count value is used.
  • FIG. 13 is a block diagram showing a third configuration example of the column signal processing unit 4 of FIG.
  • FIG. 13 differs from the case of FIG. 9 in that a hybrid counter 300 is provided instead of the gray code counter 210.
  • the hybrid counter 300 is arranged for each H ′ ( ⁇ H) column, and AD conversion of the pixel signal of the pixel 110 of the H ′ column in which the hybrid counter 300 is arranged. In charge of counting the count value.
  • the hybrid counter 300 is supplied with the comparator outputs VCO of the H ′ comparators 140 connected to each of the pixels 110 in the H ′ column that the hybrid counter 300 is responsible for AD conversion by VSL8.
  • the hybrid counter 300 includes a gray code generator 220, H ′ gray code latch circuits 311 and a binary counter 312. The count value is determined according to the comparator output VCO of the H ′ comparators 140. Count.
  • the hybrid counter 300 the lower bits of the count value are counted by the gray code, and the upper bits of the count value are counted by the binary code.
  • the count value counted by the hybrid count 300 is a so-called hybrid value in which the upper bits are composed of binary codes and the lower bits are composed of gray codes.
  • the hybrid counter 300 is different from the gray code counter 221 of FIG. 9 in that a gray code latch circuit 311 is provided instead of the gray code latch circuit 221.
  • the hybrid counter 300 is different from the gray code counter 221 of FIG. 9 in that a binary counter 312 is newly provided.
  • the gray code is supplied from the gray code generator 220 to the gray code latch circuit 311.
  • the Gray code latch circuit 311 receives from the Gray code generator 220 a bit constituting an M-bit Gray code of less than N bits. G [0] to G [M-1] are supplied.
  • the gray code latch circuit 311 is provided for each column of the pixels 110.
  • the gray code latch circuit 311 is supplied with the comparator output VCO of the comparator 140 in the column corresponding to the gray code latch circuit 311.
  • the gray code latch circuit 311 sequentially latches the M-bit gray code supplied from the gray code generator 220 when the comparator output VCO supplied thereto is at the H level.
  • the comparator output VCO supplied to the gray code latch circuit 311 is inverted to L level, the gray code latch circuit 311 stops latching a new gray code and maintains the latch of the gray code latched at that time.
  • the M-bit gray code maintained by the gray code latch circuit 311 is the N-bit count value as the AD conversion result of the VSL voltage (pixel signal) from the pixel of the column to which the gray code latch circuit corresponds. This is the lower bit.
  • the lower M bits of the count value latched by the Gray code latch circuit 311 are also referred to as lower bit count values hereinafter.
  • the binary counter 312 is provided corresponding to the gray code latch circuit 311.
  • the binary counter 312 carries a carry representing the carry of the lower bit count value (the most significant bit) counted by the gray code latch circuit 311 from the gray code latch circuit 311 corresponding to the binary counter 312. A signal is supplied.
  • the binary counter 312 counts the upper bits (N-M bits) higher than the lower M bits of the N-bit count value in binary code in synchronization with the carry signal from the gray code latch circuit 311.
  • the upper N-M bits of the count value counted by the binary counter 312 are also referred to as an upper bit count value hereinafter.
  • the N bit value obtained from the M bit lower bit count value latched by the Gray code latch circuit 311 and the NM bit upper bit count value counted by the binary counter 312 corresponding to the Gray code latch circuit 311 corresponds to This is the N-bit count value as the AD conversion result of the VSL voltage (pixel signal) from the pixel in the column to be processed.
  • FIG. 14 is a circuit diagram showing a configuration example of the Gray code latch circuit 311 of FIG.
  • M 5
  • the lower bit count value latched by the Gray code latch circuit 311 is a 5-bit Gray code. Note that M is not limited to 5.
  • Gray code latch circuit 311 in FIG. 14 the latch circuit 231 from 0 to 231 4, conversion circuit 240, a selector 250, and in that it has a binary adder 260, in common with the Gray code latch circuit 221 in FIG. 10.
  • the Gray code latch circuit 311 is different from the Gray code latch circuit 221 of FIG. 10 in that a metastable countermeasure latch circuit 261 and a switch 262 are newly provided.
  • the latch circuit 231 m to latch the low-order bit count value, as in the case of the gray code latch circuit 221 in FIG. 10, in the P phase and the D phase, the latch circuit 280 is counting Or the latch circuit 290 is performing a dummy operation.
  • the operating current of the Gray code latch circuit 311 and thus the power supply voltage of the Gray code latch circuit 311 are the same as those of the Gray code latch circuit 221 of FIG. It becomes constant over the D phase.
  • the latch circuit 231 4 As a carry signal representing the carry of the lower bit count value, as it is supplied to the binary counter 312 can do.
  • bit GD1 [4] which is latched by the latch circuit 231 4, a carry signal representative of the carry of the lower bit count value, as it is the case of supplying the binary counter 312, the carry of the lower bit count value
  • the least significant bit of the upper bit count value counted by the binary counter 312 may be carried by the metastable (bit inconsistency).
  • the edge of the bit GD1 [4] as the carry signal is close to the inversion timing of the comparator output VCO, the least significant bit of the upper bit count value counted by the binary counter 312 is L or H level. A metastable that is not fixed to the value may occur.
  • the lower bit count value of the Gray code may not carry, but a carry may occur in the least significant bit of the upper bit count value.
  • M 5
  • the occurrence probability can be reduced by temporarily latching the carry signal when supplying it to the binary counter 312 and providing a mask period with respect to the edge period of the carry signal.
  • Metastable measures latch circuit 261 is latched by the latch circuit 231 4, by latching a most significant bit GD1 [4] of the lower bit count value as a carry signal, as described above, the probability of metastable Is reduced.
  • the most significant bit GD1 [4] of the lower bit count value latched by the metastable countermeasure latch circuit 261 is supplied as a carry signal to the terminal Carry of the binary counter 312 via the switch 262.
  • the metastable countermeasure latch circuit 261 latches the most significant bit GD1 [4] of the lower bit count value according to the mask control signal.
  • the mask control signal is supplied from, for example, the system control unit 6 (FIG. 1).
  • the switch 262 carries a carry signal representing a carry generated by the addition of the lower bit count value performed by the binary adder 260 or a carry signal latched by the metastable countermeasure latch circuit 261 (the most significant bit GD1 of the lower bit count value). [4] (the same frequency signal) is supplied to the terminal Carry of the binary counter 312.
  • the binary adder 260 performs binary addition of the lower bit count value converted into the binary code, but at that time, the most significant bit of the lower bit count value may carry.
  • the binary adder 260 supplies a carry signal representing the carry to the switch 262 when a carry occurs in the most significant bit of the lower bit count value due to the binary addition.
  • the switch 262 selects the carry signal supplied from the binary adder 260 and supplies it to the terminal Carry of the binary counter 312 during the period when the binary adder 260 performs the binary addition.
  • the switch 262 selects the carry signal supplied from the metastable countermeasure latch circuit 261 and supplies it to the terminal Carry of the binary counter 312 during a period other than the period when the binary adder 260 performs binary addition, for example. .
  • latch circuit 231 m is configured as shown in FIG. 11 and includes latch circuits 280 and 290.
  • the most significant bit GD1 [4] of the lower bit count value latched by the latch circuit 280 as the count operation unit is supplied to the terminal Carry of the binary counter 312 as a carry signal.
  • the most significant bit GD2 [4] of the lower bit count value latched by the latch circuit 290 as the dummy operation unit is supplied to the terminal dCarry of the binary counter 312 as a carry signal.
  • the binary counter 312 performs a counting operation for counting the upper bit count value in synchronization with the carry signal supplied to the terminal Carry.
  • the binary counter 312 performs a dummy count operation in synchronization with the carry signal supplied to the terminal dCarry.
  • FIG. 15 is a circuit diagram showing a configuration example of the binary counter 312 of FIG.
  • the binary counter 312 is common to the counter 150 of FIG. 5 in that it includes a binary counter 170 that performs a count operation and a binary counter 180 that performs a dummy count operation (dummy operation).
  • the binary counter 312 is different from the counter 150 of FIG. 5 in that the AND gates 161 and 162, the NOT gate 163, and the AND gate 164 are not provided.
  • the binary counter 170 has a number of D-FFs 171 equal to the number of N-M bits, which is the number of bits of the upper bit count value.
  • the binary counter 180 has a number of D-FFs 181 equal to N-M bits.
  • bit GD1 [n] output from the latch circuit 280 (FIG. 11) constituting the latch circuit 231 m (FIG. 14) is toggled when the comparator output VCO is at the H level in the P phase or the D phase. To do.
  • the carry signal supplied to the terminal Carry is supplied to the binary counter 170, and the binary counter 170 counts the upper bit count value in synchronization with the carry signal supplied to the terminal Carry. I do.
  • the carry signal (bit GD1 [4]) supplied to the terminal Carry toggles when the comparator output VCO is at the H level in the P phase or the D phase. Therefore, in the binary counter 312, the binary counter 170 as the counting operation unit performs the counting operation when the comparator output VCO is at the H level in the P phase or the D phase.
  • bit GD2 [n] output from the latch circuit 290 (FIG. 11) constituting the latch circuit 231 m (FIG. 14) toggles when the comparator output VCO is at the L level in the P phase or the D phase. .
  • the latch circuit 231 4 latch circuit 290 which constitutes the most significant bits of the lower bit count value latched in (FIG. 11) GD2 [4] is, In the P phase or D phase, toggles when the comparator output VCO is at L level.
  • the carry signal supplied to the terminal dCarry is supplied to the binary counter 180, and the binary counter 180 is a dummy for counting the upper bit count value in synchronization with the carry signal supplied to the terminal dCarry. Performs count operation.
  • the carry signal (bit GD2 [4]) supplied to the terminal dCarry toggles when the comparator output VCO is at the L level in the P phase or the D phase. Therefore, in the binary counter 312, the binary counter 180 as a dummy operation unit performs a dummy count operation when the comparator output VCO is at the L level in the P phase or the D phase.
  • FIG. 16 is a timing chart for explaining an example of the AD conversion operation of the column signal processing unit 4 of FIG.
  • the reference signal the majority VSL voltage, the minority VSL voltage, the count enable signal CE, the majority comparator output VCOj, the minority comparator output VCOi, the counter reset signal xRST, the signal xCKL, the signal CKH, Timing for performing control for binary addition, majority latch values GD1j [m] and GD2j [m], minority latch values GD1i [m] and GD2i [m], counter power supply potential EV, counter GND potential EG, and count value Is shown.
  • the count value is the lower bit count value of the M bits latched by the Gray code latch circuit 311 as the lower bit value
  • the upper bit count value of the NM bits counted by the binary counter 312 is the upper bit value. It is a count value that is a bit value.
  • the reference signal, the majority VSL voltage, the minority VSL voltage, the count enable signal CE, the majority comparator output VCOj, the minority comparator output VCOi, the counter reset signal xRST, the signal xCKL, and the signal CKH are as shown in FIG. Since it is the same as FIGS. 8 and 12, the description thereof will be omitted as appropriate.
  • the counter reset signal xRST is temporarily set to the L level, whereby the lower bit count value of the binary code as the stored value of the binary adder 260 is reset.
  • the count enable signal CE is set to H level only in each of the P phase and D phase.
  • the comparator output VCO (majority comparator output VCOj and minority comparator output VCOi) is at the H level at the start of each of the P phase and the D phase.
  • the binary counter 170 constituting the binary counter 312 performs a counting operation for counting the upper bit count value in synchronization with the toggle carry signal supplied to the terminal Carry.
  • the circuit 290 performs a dummy count operation in which the bit GD2 [m] (majority latch value GD2j [m] and minority latch value GD2i [m]) toggles according to the bit G [m] of the Gray code.
  • the binary counter 180 constituting the binary counter 312 is a dummy count operation for counting the upper bit count value in synchronization with the bit GD2 [4] as the toggle carry signal supplied to the terminal dCarry. I do.
  • the binary counter 170 constituting the binary counter 312 performs a count operation for counting the upper bit count value in synchronization with the toggle carry signal (GD1 [4]) supplied to the terminal Carry.
  • the comparator 140 that performs AD conversion of the majority VSL voltage and the comparator 140 that performs AD conversion of the minority VSL voltage At near timing, the comparator output VCO (the majority comparator output VCOj and the minority comparator output VCOi) is inverted.
  • both the majority comparator output VCOj and the minority comparator output VCOi are inverted from the H level to the L level.
  • the latch circuit 231 of the gray code latch circuit 311 of many pixels the gray code latch circuit 311 that latches the gray code according to the comparison result between the multiple VSL voltage and the reference signal.
  • the latch circuit 280 constituting m stops the count operation that the multiple latch value GD1j [m] toggles.
  • the binary counter 170 constituting the binary counter 312 of many pixels stops the count operation for counting the upper bit count value.
  • the latch circuit 290 constituting the latch circuit 231 m Gray code latch circuit 311 of the number of pixels is counted as a dummy operation number latch value GD2j [m] toggles Start operation.
  • the bit GD2 [4] starts to toggle as a carry signal supplied to the terminal dCarry of the binary counter 312 of multiple pixels.
  • the binary counter 180 constituting the binary counter 312 of the large number of pixels synchronizes with the toggle of the bit GD2 [4] as the carry signal.
  • a count operation as a dummy operation for counting the count value is started.
  • the gray code latch circuit 311 of the minority pixels (the Gray code latch circuit 311 that latches the Gray code according to the comparison result between the minority VSL voltage and the reference signal).
  • latch circuit 280 constituting the latch circuit 231 m are few latch value GD1i [m] to stop the counting operation of the toggle.
  • the binary counter 170 constituting the binary counter 312 of the small number of pixels stops the counting operation for counting the upper bit count value.
  • the latch circuit 290 constituting the latch circuit 231 m Gray code latch circuit 311 in a few pixels, counts as a dummy operation a few latch value GD2j [m] toggles Start operation.
  • the bit GD2 [4] starts to toggle as a carry signal supplied to the terminal dCarry of the binary counter 312 of the small number of pixels.
  • the binary counter 180 constituting the binary counter 312 of the small number of pixels synchronizes with the toggle of the bit GD2 [4] as the carry signal.
  • a count operation as a dummy operation for counting the count value is started.
  • the latch circuit 280 (FIG. 11) constituting the latch circuit 231 m of the H gray code latch circuits 311 stops the count operation, and toggles the majority latch value GD1j [m] and the minority latch value GD1i [m]. Has stopped.
  • the binary counter 170 (FIG. 15) that constitutes the H binary counters 312 corresponds to the stop of the toggle of the majority latch value GD1j [m] and the minority latch value GD1i [m] at the time T73 of the P phase. The count operation is stopped.
  • the latch circuits 290 (see FIG. 5) constituting all the latch circuits 231 m of the H gray code latch circuits 311 according to the inversion of the majority comparator output VCOj and the minority comparator output VCOi at the time T73 of the P phase. 11) starts the count operation as the dummy operation, and the toggle of the majority latch value GD2j [m] and the minority latch value GD2i [m] is started.
  • the binary counter 180 constituting the H binary counters 312 is set as a dummy operation. The count operation has started.
  • the binary counters 180 constituting the H binary counters 312 stop the counting operation as the dummy operation. .
  • the upper bit count value is counted by the binary counter 170 constituting the binary counter 312. As a result, the count value increases.
  • the system control unit 6 uses the bits GD1 [0] to GD1 [4 latched in the latch circuits 231 0 to 231 4 for binary addition.
  • the gray code latch circuit 311 (FIG. 14) is controlled so as to convert the lower bit count value of the 5-bit gray code composed of
  • gray code latch circuit 311 conversion circuit 240, a to bit GD1 [0] without the 0 latch circuit 231 to the gray code latched in 231 4 GD1 [4], Bits BC [0] no binary code BC [4 ] And supplied to the selector 250.
  • the selector 250 sequentially selects the bits BC [0] to BC [4] of the binary code supplied from the conversion circuit 240 from the least significant bit and supplies them to the binary adder 260 under the control of the system control unit 6. To do.
  • the binary code bits BC [0] to BC [4] are sequentially supplied from the selector 250 to the binary adder 260 from the least significant bit.
  • the lower bit count value as the stored value of the binary adder 260 gradually increases, and the count value increases as the lower bit count value increases.
  • a count (P-phase) composed of an upper bit count value counted by the binary counter 312 and a lower bit count value stored in the binary adder 260
  • the value is the value P.
  • the signal xCKL is temporarily set to the L level, and further, the signal CKH is temporarily set to the H level, so that the count value P of the P phase is set as described with reference to FIG. Is inverted to the value -P. With this value -P as an initial value, the subsequent D-phase is counted.
  • the latch circuit 280 as the count operation unit starts a count operation in which the bit GD1 [m] (the majority latch value GD1j [m] or the minority latch value GD1i [m]) toggles according to the Gray code bit G [m]. .
  • the binary counter 170 constituting the binary counter 312 counts the upper bit count value in synchronization with the toggle carry signal (GD1 [4]) supplied to the terminal Carry. Start the counting operation.
  • the majority comparator output VCOj of the comparator 140 that performs AD conversion of the majority VSL voltage and the minority comparison of the comparator 140 that performs AD conversion of the minority VSL voltage Inverter output VCOi is inverted at a different timing.
  • the multi-comparator output VCOj is inverted from the H level to the L level at the time T76 of the D phase.
  • the latch circuit 280 constituting the latch circuit 231 m Gray code latch circuit 311 in a number of pixels (Fig. 11) is counting the number latched value GD1j [m] toggles Stop.
  • the bit GD1j [4] as the carry signal constitutes the binary counter 312 of multiple pixels supplied to the terminal Carry.
  • the binary counter 170 (FIG. 15) that stops the count operation for counting the upper bit count value is stopped.
  • the bit GD2j [4] as the carry signal of the multiple latch values GD2j [m] starts toggling
  • the bit GD2j [4] as the carry signal constitutes the binary counter 312 of multiple pixels supplied to the terminal dCarry.
  • the binary counter 180 (FIG. 15) that starts the count operation as a dummy operation that counts the upper bit count value.
  • the binary counter 170 constituting the binary counter 312 of a large number of pixels counts the upper bit count value with the value ⁇ P as an initial value. It has increased.
  • the minority comparator output VCOi is inverted from the H level to the L level at the time T77 after the time T76 in the D phase.
  • the latch circuit 280 constituting the latch circuit 231 m Gray code latch circuit 311 in a few pixels, small latch value GD1i [m] to stop the counting operation of the toggle.
  • the bit GD1i [4] as the carry signal of the minority latch value GD1i [m] stops toggling
  • the bit GD1i [4] as the carry signal constitutes the binary counter 312 of the minority pixel supplied to the terminal Carry.
  • the binary counter 170 that stops the count operation for counting the upper bit count value is stopped.
  • the latch circuit 290 constituting the latch circuit 231 m of the gray code latch circuit 311 of the minority pixel has the minority latch value GD2i [m]. The count operation as a dummy operation to toggle is started.
  • the bit GD2i [4] as the carry signal in the minority latch value GD2i [m] starts toggling
  • the bit GD2i [4] as the carry signal forms the binary counter 312 of the minority pixel supplied to the terminal dCarry.
  • the binary counter 180 that starts the count operation as a dummy operation for counting the upper bit count value.
  • the binary counter 170 constituting the binary counter 312 of the small number of pixels counts the upper bit count value with the value ⁇ P as an initial value, and thereby the count value is It has increased.
  • the binary counter 180 constituting the H binary counters 312 to which the bit GD2 [4] as the carry signal is supplied to the terminal dCarry stops the counting operation as the dummy operation.
  • the system control unit 6 for a binary adder, to bit GD1 [0] not latched to 231 4 to the latch circuit 231 0 In GD1 [4]
  • the gray code latch circuit 311 (FIG. 14) is controlled so as to convert the lower bit count value of the configured 5-bit gray code into the lower bit count value of the binary code.
  • gray code latch circuit 311 conversion circuit 240, a to bit GD1 [0] without the 0 latch circuit 231 to the gray code latched in 231 4 GD1 [4], Bits BC [0] no binary code BC [4 ] And supplied to the selector 250.
  • the selector 250 sequentially selects the bits BC [0] to BC [4] of the binary code supplied from the conversion circuit 240 from the least significant bit and supplies them to the binary adder 260 under the control of the system control unit 6. To do.
  • the binary code bits BC [0] to BC [4] are sequentially supplied from the selector 250 to the binary adder 260 from the least significant bit.
  • the lower bit count value as the stored value of the binary adder 260 gradually increases, and the count value increases as the lower bit count value increases.
  • the count value composed of the upper bit count value counted by the binary counter 312 of the minority pixel and the lower bit count value stored in the binary adder 260 of the gray code latch circuit 311 of the minority pixel is the value Di ⁇ . P.
  • the latch circuit 280 that constitutes the latch circuit 231 m of the H gray code latch circuits 311 and the binary counter 170 that constitutes the H binary counter 312 are compared with each other from the start time T72 of the P phase.
  • the count operation is performed until time T73 when the output VCOj and the minority comparator output VCOi are inverted.
  • a latch circuit 280 constituting the latch circuit 231 m Gray code latch circuit 311 of the number of pixels
  • the binary counter 170 constituting the counter 312 performs a counting operation from the D-phase start time T75 to the time T76 at which the multiple comparator output VCOj is inverted.
  • a latch circuit 280 constituting the latch circuit 231 m Gray code latch circuit 311 in a small number of pixels
  • the binary counter 170 constituting the counter 312 performs a counting operation from the D-phase start time T75 to the time T77 when the minority comparator output VCOi is inverted.
  • the latch circuit 290 that constitutes the latch circuit 231 m of the H gray code latch circuits 311 and the binary counter 180 that constitutes the H binary counter 312 are used for the majority comparator output VCOj and the minority comparison in the P phase.
  • Count operation as a dummy operation is performed from the time T73 when the output VCOi of the detector is inverted to the end time T73 of the P phase.
  • a latch circuit 290 constituting the latch circuit 231 m Gray code latch circuit 311 of the number of pixels
  • the binary counter 180 constituting the counter 312 performs a counting operation as a dummy operation from the time T76 when the multi-comparator output VCOj is inverted in the D phase to the D phase end time T78.
  • a latch circuit 290 constituting the latch circuit 231 Gray code latch circuit 311 in a small number of pixels
  • the binary counter 180 constituting the counter 312 performs a counting operation as a dummy operation from the time T77 when the minority comparator output VCOi is inverted in the D phase to the D phase end time T78.
  • the latch circuit 231 m (FIG. 11) of the Gray code latch circuit 311, in the P phase and the D phase, when the latch circuit 280 as the count operation unit performs the count operation, The latch circuit 290 stops the dummy operation. On the other hand, when the latch circuit 280 stops the count operation, the latch circuit 290 performs a dummy operation.
  • the binary counter 180 stops the dummy operation.
  • the binary counter 180 performs a dummy operation.
  • the latch circuit 280 performs a count operation in the P phase and the D phase, or the latch circuit 290 performs a dummy operation.
  • the binary counter 170 performs a counting operation or the binary counter 180 performs a dummy operation in the P phase and the D phase.
  • the operating currents of the Gray code latch circuit 311 and the binary counter 312 are constant over the P phase and the D phase, and the power supply voltages of the Gray code latch circuit 311 and the binary counter 312 are also set in the shooting conditions ( It is constant regardless of the shape or brightness of the subject.
  • FIG. 17 is a circuit diagram showing another configuration example of the Gray code latch circuit 311 of FIG.
  • the most significant bit GD2 [4] of the lower bit count value latched by the latch circuit 290 as the dummy operation unit constituting the latch circuit 231 m is supplied to the binary counter 312 as a carry signal. Is done.
  • the latch circuit 231 m to latch the low-order bit count value, the P phase and the D phase, or the latch circuit 280 performs the count operation, or,
  • the latch circuit 290 performs a dummy operation.
  • the operating current of the Gray code latch circuit 311, and hence the power supply voltage of the Gray code latch circuit 311 is the same as that of the Gray code latch circuit 221 of FIG. As in the case, it is constant over the P and D phases.
  • FIG. 18 is a circuit diagram showing a configuration example of the binary counter 312 of FIG.
  • FIG. 18 is a circuit diagram showing a configuration example of the binary counter 312 when the gray code latch circuit 311 is configured as shown in FIG.
  • the binary counter 312 is common to the case of FIG. 15 in that it includes a binary counter 170 that performs a counting operation.
  • the binary counter 312 of FIG. 18 is different from the case of FIG. 15 in that the binary counter 180 that performs a dummy count operation (dummy operation) is not provided.
  • the binary counter 312 of FIG. 18 since the binary counter 312 of FIG. 18 is not provided with the binary counter 180 that performs the dummy operation, the binary counter 312 has the bit GD2 [4 as the carry signal as described in FIG. ] Is not supplied.
  • the count operation is performed by the binary counter 170, but the dummy operation is not performed.
  • the Gray code latch circuit 221 In the counter 150 (FIG. 2), the Gray code latch circuit 221 (FIG. 9), and the Gray code latch circuit 311 (FIG. 13) for counting the count value, fluctuations in the operating current, and hence the power supply voltage, are counted. Of the values, the lower bits with the high toggle frequency are greatly affected.
  • the binary counter 180 (FIGS. 5 and 15) and the latch circuit 290 (FIG. 11) that perform the dummy operation are provided not only for all the bits of the count value, but only for the least significant bits from the least significant bit. In this way, it is possible to effectively suppress fluctuations in the operating current, and hence the power supply voltage (the fluctuation amount thereof), and to suppress the occurrence of streaking.
  • the binary counter 180 that performs the dummy operation in the counter 150 in FIG. 5 and the latch circuit 290 that performs the dummy operation in the latch circuit 231 n in FIG. 11 have one or more bits from the least significant bit of the count value. It can be provided only for the lower bits.
  • a latch circuit 290 for performing a dummy operation is not all of the latch circuits 231 0 to 231 4 can be provided partly by. That is, in the gray code latch circuit 311 of FIG. 17, the latch circuit 290 that performs the dummy operation, among the latch circuits 231 0 to 231 4 , outputs one or more lower bits from the least significant bit of the lower bit count value. it can be provided to the latch circuit 231 m to latch only.
  • the present technology has been described for the case where the column AD converter is applied.
  • the pixels 110 of the pixel array unit 2 are divided into a plurality of areas, and the pixels 110 of all the areas 110
  • Area AD converter that performs AD conversion of signals in parallel pixel parallel AD converter that performs AD conversion of pixel signals of a plurality of predetermined pixels 110 in parallel, and other parallel AD conversion of pixel signals of a plurality of pixels 110 It can be applied to the AD converter performed in
  • the number of pixels 110 that perform AD conversion of pixel signals in parallel increases, the degree of streaking caused by fluctuations in the power supply voltage increases. Therefore, in the present technology, the number of pixels 110 that perform AD conversion of pixel signals in parallel increases. The more it is, the more effective.
  • FIG. 19 is a diagram illustrating a usage example in which the image sensor of FIG. 1 is used.
  • the imaging device described above can be used in various electronic devices that sense light such as visible light, infrared light, ultraviolet light, and X-rays as follows.
  • Electronic devices that capture images for viewing such as digital cameras and mobile devices with camera functions
  • Electronic devices used for traffic such as in-vehicle sensors that take pictures of the back, surroundings, inside the car, surveillance cameras that monitor traveling vehicles and roads, and ranging sensors that measure distances between vehicles, etc.
  • Electronic devices used in home appliances such as TVs, refrigerators, air conditioners, etc.
  • Electronic devices used for medical and healthcare purposes such as devices to perform
  • Electronic devices used for security such as surveillance cameras for crime prevention and cameras for personal authentication
  • Skin measuring devices for photographing skin Or micro to shoot the scalp
  • Electronic devices used for beauty such as scopes
  • Electronic devices used for sports such as action cameras and wearable cameras for sports applications etc.
  • Cameras for monitoring the condition of fields and crops, etc.
  • FIG. 20 is a block diagram showing a configuration example of an embodiment of a digital camera which is one of electronic devices to which the image sensor of FIG. 1 is applied.
  • Digital cameras can capture both still images and moving images.
  • the digital camera includes an optical system 401, an image sensor 402, a DSP (Digital Signal Processor) 403, a frame memory 404, a recording device 405, a display device 406, a power supply system 407, an operation system 408, and a bus line 409. Have.
  • the DSP 403 or the operation system 408 is connected to each other via a bus line 409.
  • the optical system 401 collects external light on the image sensor 402.
  • the image sensor 402 is configured in the same manner as the image sensor of FIG. 1, receives the light from the optical system 401, performs photoelectric conversion, and outputs image data as an electrical signal.
  • the DSP 403 performs necessary signal processing on the image data output from the image sensor 402.
  • the frame memory 404 temporarily holds image data subjected to signal processing by the DSP 403 in units of frames.
  • the recording device 405 records moving image or still image data captured by the image sensor 402 on a recording medium such as a semiconductor memory or a hard disk.
  • the display device 406 includes, for example, a panel type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, and displays an image (moving image or still image) corresponding to the image data stored in the frame memory 404.
  • a panel type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, and displays an image (moving image or still image) corresponding to the image data stored in the frame memory 404.
  • the power supply system 407 supplies necessary power to the image sensor 402 or the display device 406 and the operation system 408.
  • the operation system 408 outputs operation commands for various functions of the digital camera in accordance with user operations.
  • this technique can take the following structures.
  • a reference signal generator for generating a reference signal whose level changes;
  • a comparator for comparing the electrical signal with the reference signal;
  • a count unit that performs AD (Analog to Digital) conversion of the electrical signal by counting a count value in accordance with a comparison result between the electrical signal and the reference signal;
  • the counting unit is A count operation unit for performing a count operation for counting the count value;
  • An image pickup device comprising: a dummy operation unit that performs the dummy count operation at a timing complementary to the count operation of the count operation unit.
  • the count operation unit performs the count operation from the start timing of the AD conversion to the timing at which the magnitude relationship between the electrical signal and the reference signal changes
  • the count unit counts the count value with a binary code.
  • the count unit counts the count value with a Gray code.
  • ⁇ 5> The imaging device according to ⁇ 1> or ⁇ 2>, wherein the counting unit counts upper bits of the count value with a binary code and counts lower bits of the count value with a gray code.
  • the counting unit counts upper bits of the count value with a binary code and counts lower bits of the count value with a gray code.
  • the count unit includes the dummy operation unit only for lower bits of the count value.
  • the count unit includes the dummy operation unit only for the lower bits among the lower bits of the count value counted by the Gray code.
  • a reference signal generator for generating a reference signal whose level changes;
  • a comparator for comparing the electrical signal with the reference signal; It has a count operation unit and a dummy operation unit, and performs AD (Analog to Digital) conversion of the electrical signal by counting the count value according to the comparison result between the electrical signal and the reference signal
  • the counting operation unit of the imaging device including a counting unit performs a counting operation for counting the count value,
  • a processing method including a step in which the dummy operation unit performs the dummy count operation at a timing complementary to the count operation of the count operation unit.
  • An optical system that collects the light;
  • An image sensor that receives light and captures an image, The image sensor is A pixel having a photoelectric conversion element for performing photoelectric conversion and outputting an electrical signal;
  • a reference signal generator for generating a reference signal whose level changes;
  • a comparator for comparing the electrical signal with the reference signal;
  • a count unit that performs AD (Analog to Digital) conversion of the electrical signal by counting a count value in accordance with a comparison result between the electrical signal and the reference signal;
  • the counting unit is A count operation unit for performing a count operation for counting the count value;
  • An electronic device comprising: a dummy operation unit that performs the dummy count operation at a timing complementary to the count operation of the count operation unit.

Abstract

　本技術は、電源変動に起因する撮影画像の画質の劣化を低減することができるようにする撮像素子、処理方法、及び、電子機器に関する。 カウント部が、カウント値をカウントするためのカウント動作を行うカウント動作部と、カウント動作部のカウント動作と相補的なタイミングで、ダミーのカウント動作を行うダミー動作部とを有する。本技術は、例えば、カウント値のカウントによりAD変換を行う撮像素子等に適用することができる。

Description

撮像素子、処理方法、及び、電子機器
　本技術は、撮像素子、処理方法、及び、電子機器に関し、特に、例えば、カウント値のカウントによりAD(Analog to Digital)変換を行う撮像素子において、カウントを行うカウンタの電源変動に起因する撮影画像の画質の劣化を抑制することができるようにする撮像素子、処理方法、及び、電子機器に関する。
　近年、コスト等の観点から、（固体）撮像素子として、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサが広く用いられている。
　CMOSイメージセンサでは、画素が出力する電気信号（以下、画素信号ともいう）のAD変換に、スロープ方式AD変換器が、広く利用されている。スロープ方式AD変換器では、ランプ波形を参照信号（電圧）として用い、その参照信号と、画素信号とが、比較器で比較され、比較器の出力が反転するまでの時間が、カウンタでカウントされることにより、画素信号のAD変換が行われる。
　スロープ方式AD変換器は、線形性やノイズ特性に優れており、また、例えば、画素列ごとに、スロープ方式AD変換器を配列し、全列について同時にAD変換を行うカラムAD変換器を構成することができる。
　カラムAD変換器によれば、スロープ方式AD変換器の１個あたりの動作周波数を落として、AD変換を高速化することができる。さらに、カラムAD変換器では、参照信号を生成する参照信号生成回路を、各列のスロープ方式AD変換器で共有することができるため、面積や消費電力の効率が良い。
　以上から、スロープ方式AD変換器は、他のAD変換方式と比較して、CMOSイメージセンサとの相性が良い。
　なお、特許文献１では、カウンタのカウント値の下位ビットを、グレイコードでラッチするラッチ回路と、カウント値の上位ビットを、バイナリコードでカウントするバイナリリップルカウンタとで、カウンタを構成することで、消費電力を低減する技術が提案されている。
　特許文献１では、カウント値の下位ビットについては、グレイコードを、ラッチ回路でラッチするラッチ方式として、第１及び第２のラッチ方式が提案されている。
　第１のラッチ方式では、AD変換の開始時から、ラッチ回路を動作させ、比較器の出力が反転したタイミングで、グレイコードが、ラッチ回路でラッチされる。第２のラッチ方式では、比較器の出力が反転したタイミングで、ラッチ回路を動作させ、比較器の出力を遅延した遅延信号が反転したタイミングで、グレイコードが、ラッチ回路でラッチされる。第２のラッチ方式は、第１のラッチ方式に比較して、消費電力を削減することができる。
　特許文献１では、カウント値の上位ビットについては、バイナリカウンタでカウントが行われる。バイナリカウンタは、AD変換開始からカウントを開始し、比較器の出力が反転したタイミングでカウントを停止する。
特開2011-234326号公報
　上述のようなカウンタにおいて、カウント値をカウントするためのカウント動作が行われる期間は、被写体の形状や輝度等により、カラムAD変換器を構成するスロープ方式AD変換器のカウンタごとに異なる。
　以上のように、カウンタごとに、カウント動作が行われる期間が異なることに起因して、カウンタの電源電圧が変動する。この電源電圧の変動は、ディジタルCDS(Correlated Double Sampling)（相関２重サンプリング）ではキャンセルできないノイズとなって、カウント値に現れる。
　すなわち、カウンタの電源電圧の変動によって、ストリーキングが生じ、CMOSイメージセンサで撮影される撮影画像の画質が劣化する。
　ここで、ストリーキングとは、例えば、黒のバックグランドの中央部分に矩形の白がある画像について、その矩形の白の両側の黒に、白が浮いて見える現象や、白のバックグランドの中央部分に矩形の黒がある画像について、その矩形の黒の両側の白に、黒が浮いて見える現象である。
　本技術は、このような状況に鑑みてなされたものであり、カウンタの電源変動に起因する撮影画像の画質の劣化を抑制又は防止することができるようにするものである。
　本技術の撮像素子、又は、電子機器は、光電変換を行う光電変換素子を有し、電気信号を出力する画素と、レベルが変化する参照信号を生成する参照信号生成部と、前記電気信号と前記参照信号とを比較する比較部と、前記電気信号と前記参照信号との比較結果に応じて、カウント値のカウントを行うことにより、前記電気信号のAD(Analog to Digital)変換を行うカウント部とを備え、前記カウント部は、前記カウント値をカウントするためのカウント動作を行うカウント動作部と、前記カウント動作部のカウント動作と相補的なタイミングで、ダミーの前記カウント動作を行うダミー動作部とを有する撮像素子、又は、そのような撮像素子を備える電子機器である。
　本技術の処理方法は、光電変換を行う光電変換素子を有し、電気信号を出力する画素と、レベルが変化する参照信号を生成する参照信号生成部と、前記電気信号と前記参照信号とを比較する比較部と、カウント動作部と、ダミー動作部とを有し、前記電気信号と前記参照信号との比較結果に応じて、カウント値のカウントを行うことにより、前記電気信号のAD(Analog to Digital)変換を行うカウント部とを備える撮像素子の前記カウント動作部が、前記カウント値をカウントするためのカウント動作を行い、前記ダミー動作部が、前記カウント動作部のカウント動作と相補的なタイミングで、ダミーの前記カウント動作を行うステップを含む処理方法である。
　本技術においては、カウント動作部において、前記カウント値をカウントするためのカウント動作が行われるとともに、ダミー動作部において、前記カウント動作部のカウント動作と相補的なタイミングで、ダミーの前記カウント動作が行われる。
　なお、撮像素子は、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
　本技術によれば、カウンタの電源変動に起因する撮影画像の画質の劣化を低減することができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術を適用した撮像素子の一実施の形態の構成例を示すブロック図である。 画素アレイ部２の構成例、及び、列信号処理部４の第１の構成例を示すブロック図である。 画素１１０の構成例を示す回路図である。 撮像素子の動作の概要を説明する図である。 カウンタ１５０の構成例を示す回路図である。 D-FF１７１の構成例と動作例とを示す図である。 カウンタ１５０において、バイナリカウンタ１８０を動作させない場合のAD変換の動作の例を説明するタイミングチャートである。 カウンタ１５０において、バイナリカウンタ１７０及び１８０を動作させる場合のAD変換の動作の例を説明するタイミングチャートである。 列信号処理部４の第２の構成例を示すブロック図である。 グレイコードラッチ回路２２１の構成例を示す回路図である。 ラッチ回路２３１ｎの構成例を示す回路図である。 列信号処理部４のAD変換の動作の例を説明するタイミングチャートである。 列信号処理部４の第３の構成例を示すブロック図である。 グレイコードラッチ回路３１１の構成例を示す回路図である。 バイナリカウンタ３１２の構成例を示す回路図である。 列信号処理部４のAD変換の動作の例を説明するタイミングチャートである。 グレイコードラッチ回路３１１の他の構成例を示す回路図である。 バイナリカウンタ３１２の構成例を示す回路図である。 撮像素子を使用する使用例を示す図である。 撮像素子を適用した電子機器の１つであるディジタルカメラの一実施の形態の構成例を示すブロック図である。
　＜本技術を適用した撮像素子の一実施の形態＞
　図１は、本技術を適用した撮像素子の一実施の形態の構成例を示すブロック図である。
　図１において、撮像素子は、半導体基板１、画素アレイ部２、行走査部３、列信号処理部４、列走査部５、システム制御部６、画素駆動線７、VSL(Vertical Signal Line)（垂直信号線）８、転送線９、及び、出力端子１０を有する。
　画素アレイ部２ないし出力端子１０は、半導体基板１上に形成されている。
　画素アレイ部２は、後述するように、光電変換を行う画素１１０（図２）が、横と縦とにそれぞれ、H×V個だけ2次元マトリクス状に配列されて構成される。
　画素アレイ部２は、行走査部３の制御に従って、各画素１１０での光電変換により得られる画素信号を、VSL８上に出力する。
　行走査部３は、システム制御部６の制御に従い、画素駆動線７を介して、その画素駆動線７に接続されている画素１１０を制御（駆動）する。ここで、画素駆動線７は、1行の画素１１０ごとに配列されている。
　列信号処理部４は、例えば、各行に並ぶH個の画素１１０それぞれと、H本のVSL８それぞれを介して接続されており、列信号処理部４には、画素１１０がVSL８上に出力する電気信号（電圧）である画素信号が、VSL８の電圧（VSL電圧）として供給される。
　列信号処理部４は、システム制御部６の制御に従って、各行に並ぶH個の画素１１０それぞれから、VSL８を介して供給されるVSL電圧（画素信号）のAD変換を、並列で行う。さらに、列信号処理部４は、列走査部５の制御に従って、VSL電圧のAD変換の結果得られるディジタルデータを、画素１１０の画素値（画素データ）として、転送線９上に出力する。転送線９上に出力された画素値は、出力端子１０に転送され、外部に出力される。
　ここで、列信号処理部４は、一行に並ぶH個の画素１１０すべての画素信号のAD変換を、並列で行う他、そのH個の画素１１０のうちの、H個未満の複数個の画素の画素信号のAD変換を、並列で行うことができる。
　但し、以下では、説明を簡単にするため、列信号処理部４は、一行に並ぶH個の画素１１０すべてのVSL電圧のAD変換を、並列で行うこととする。
　列走査部５は、システム制御部６の制御に従って、列信号処理部４を制御し、VSL電圧（画素信号）のAD変換結果を、転送線９上に出力させる。
　システム制御部６は、行走査部３、列信号処理部４、及び列走査部５を制御する。
　以上のように構成される撮像素子では、画素アレイ部２において、画素１１０は、そこに入射する光の光電変換を行う。画素１１０での光電変換の結果得られる電気信号である画素信号は、行走査部３による画素駆動線７を介した制御に従い、例えば、第1行の画素１１０から、1行のH個の画素１１０ごとに、VSL８上に出力される。
　画素信号がVSL８上に出力されることにより得られるVSL８上のVSL電圧は、列信号処理部４において、1行ごとに列並列でAD変換され、そのAD変換結果である画素値が、転送線９を介して、出力端子１０から出力される。
　＜画素アレイ部２の構成例、及び、列信号処理部４の第１の構成例＞
　図２は、画素アレイ部２の構成例、及び、列信号処理部４の第１の構成例を示すブロック図である。
　画素アレイ部２は、光電変換を行う複数の画素１１０を有する。画素アレイ部２において、複数の画素１１０は、横×縦がH×Vの2次元マトリクス状に配列されている。
　VSL８は、画素１１０の1列ごとに配線されており、画素１１０は、光電変換の結果得られる画素信号を、VSL８上に出力する。
　画素１１０がVSL８上に出力する画素信号は、VSL電圧として、列信号処理部４に供給される。
　列信号処理部４は、VSL８と同一の数であるH個のバイアス回路１２０、比較器１４０、及び、カウンタ１５０、並びに、参照信号生成回路１３０、及び、基準クロック生成回路１３１を有し、カラムAD変換器を構成する。
　バイアス回路１２０は、電流源であり、VSL８に電流を流すことで、VSL８を所定の電圧に制御する。
　参照信号生成回路１３０は、例えば、DAC(Digital to Analog Converter)で構成され、ランプ(ramp)信号のような一定の傾きで、所定の初期値から所定の最終値までレベル（電圧）が変化する期間を有する参照信号を生成し、H個の比較器１４０の2つの入力端子のうちの一方に供給する。
　基準クロック生成回路１３１は、カウンタ１５０がカウント値をカウントするためのクロックである基準クロックを生成し、H個のカウンタ１５０に供給する。
　比較器１４０において、他方の入力端子は、VSL８に接続されており、したがって、比較器１４０の他方の入力端子には、VSL８を介して、VSL電圧（画素信号）が供給される。
　ここで、比較器１４０の２つの入力端子には、それぞれ、アナログ的な素子ばらつきをキャンセルするためのコンデンサ１４１及び１４２が接続されている。参照信号生成回路１３０からの参照信号は、コンデンサ１４１を介して、比較器１４０に供給され、VSL８からのVSL電圧は、コンデンサ１４２を介して、比較器１４０に供給される。
　比較器１４０は、２つの入力端子に供給される参照信号とVSL電圧とを比較し、比較器出力VCOとして、その比較結果を出力する。
　ここで、参照信号がVSL電圧よりも大である場合（又は、参照信号がVSL電圧以上である場合）、比較器１４０は、H(High)及びL(Low)レベルのうちの、例えば、Hレベルを、比較器出力VCOとして出力する。また、参照信号がVSL電圧よりも大でない場合、比較器１４０は、比較器出力VCOを反転し、Lレベルを出力する。
　比較器出力VCOは、比較器１４０からカウンタ１５０に供給される。
　カウンタ１５０は、基準クロック生成回路１３１から供給される基準クロックに同期して、カウント値のカウントを行う。
　カウンタ１５０において、カウント値のカウントは、比較器１４０からの比較器出力VCOに応じて行われる。
　すなわち、カウンタ１５０は、例えば、比較器出力VCOがHレベルのときに、カウント値のカウントを行い、比較器出力VCOがLレベルに反転したときに、カウントを停止する。
　カウンタ１５０は、以上のようにして、VSL電圧と参照信号（電圧）とが一致するまでの（VSL電圧と参照信号との大小関係が逆転するまでの）、参照信号のレベルの変化に要する時間をカウントすることにより、VSL電圧（画素信号）のAD変換を行う。
　カウンタ１５０は、カウント値、すなわち、VSL電圧（画素信号）のAD変換結果を、画素値として、転送線９（図１）上に出力する。
　図２の列信号処理部４において、比較器１４０及びカウンタ１５０の1セットが、1個のスロープ方式AD変換器を構成する。
　なお、図２では、1個のスロープ方式AD変換器である比較器１４０及びカウンタ１５０のセットが、（画素１１０の）1列ごとに設けられているが、比較器１４０及びカウンタ１５０のセットは、複数列ごとに設け、その複数列のAD変換を、時分割で行うことができる。
　＜画素１１０の構成例＞
　図３は、画素１１０の構成例を示す回路図である。
　図３において、画素１１０は、PD(Photo Diode)１０１、並びに、４個のNMOS(negative channel MOS)のFET(Field Effect Transistor)１０２，１０３，１０４、及び、１０５を有する。
　また、画素１１０において、FET１０２のドレイン、FET１０３のソース、及び、FET１０４のゲートが接続されており、その接続点には、電荷を電圧に変換するためのFD(Floating Diffusion)（容量）１０６が形成されている。
　PD１０１は、光電変換を行う光電変換素子の一例であり、入射光を受光して、その入射光に対応する電荷をチャージすることにより、光電変換を行う。
　PD１０１のアノードはグランド(ground)に接続され（接地され）、PD１０１のカソードは、FET１０２のソースに接続されている。
　FET１０２は、PD１０１にチャージされた電荷を、PD１０１からFD１０６に転送するためのFETであり、以下、転送Tr１０２ともいう。
　転送Tr１０２のソースは、PD１０１のカソードに接続され、転送Tr１０２のドレインは、FD１０６に接続されている。
　また、転送Tr１０２のゲートは、画素駆動線７に接続されており、転送Tr１０２のゲートには、画素駆動線７を介して、転送パルスTRFが供給される。
　ここで、行走査部３（図１）が、画素駆動線７を介して、画素１１０を駆動（制御）するために、画素駆動線７に流す制御信号には、転送パルスTRFの他、後述するリセットパルスRST、及び、選択パルスSELがある。
　FET１０３は、FD１０６にチャージされた電荷（電圧（電位））をリセットするためのFETであり、以下、リセットTr１０３ともいう。
　リセットTr１０３のドレインは、電源Vddに接続されている。
　また、リセットTr１０３のゲートは、画素駆動線７に接続されており、リセットTr１０３のゲートには、画素駆動線７を介して、リセットパルスRSTが供給される。
　FET１０４は、FD１０６の電圧を増幅（バッファ）するためのFETであり、以下、増幅Tr１０４ともいう。
　増幅Tr１０４のゲートは、FD１０６に接続され、増幅Tr１０４のドレインは、電源Vddに接続されている。また、増幅Tr１０４のソースは、FET１０５のドレインに接続されている。
　FET１０５は、VSL８への電気信号（VSL電圧）の出力を選択するためのFETであり、以下、選択Tr１０５ともいう。
　選択Tr１０５のソースは、VSL８に接続されている。
　また、選択Tr１０５のゲートは、画素駆動線７に接続されており、選択Tr１０５のゲートには、画素駆動線７を介して、選択パルスSELが供給される。
　ここで、増幅Tr１０４のソースが、選択Tr１０５、及び、VSL８を介して電流源であるバイアス回路１２０（図２）に接続されることで、増幅Tr１０４及びバイアス回路１２０によって、SF(Source Follower)（の回路）が構成されており、したがって、FD１０６の電圧は、SFを介して、VSL８上のVSL電圧となる。
　FD１０６は、転送Tr１０２のドレイン、FET１０３のソース、及び、FET１０４のゲートの接続点に形成された、コンデンサの如く電荷を電圧に変換する領域である。
　なお、画素１１０は、選択Tr１０５なしで構成することができる。
　また、画素１１０の構成としては、リセットTr１０３ないしFD１０６を、PD１０１及び転送Tr１０２の複数セットで共有する共有画素の構成（FD共有型）を採用することができる。
　さらに、画素１１０の構成としては、PD１０１で得られた電荷を記憶するメモリ機能を有し、グローバルシャッタの動作が可能な構成を採用することができる。
　以上のように構成される画素１１０では、PD１０１は、そこに入射する光を受光し、光電変換を行うことにより、受光した入射光の光量に応じた電荷のチャージを開始する。なお、ここでは、説明を簡単にするために、選択パルスSELはHレベルになっており、選択Tr１０５はオン状態であることとする。
　PD１０１での電荷のチャージが開始されてから、所定の時間（露光時間）が経過すると、行走査部３（図１）は、転送パルスTRFを、一時的に、（L(Low)レベルから）H(High)レベルにする。
　転送パルスTRFが一時的にHレベルになることにより、転送Tr１０２は、一時的に、オン状態になる。
　転送Tr１０２がオン状態になると、PD１０１にチャージされた電荷は、転送Tr１０２を介して、FD１０６に転送されてチャージされる。
　行走査部３は、転送パルスTRFを一時的にHレベルにする前に、リセットパルスRSTを、一時的に、Hレベルにし、これにより、リセットTr１０３を、一時的に、オン状態にする。
　リセットTr１０３がオン状態になることにより、FD１０６は、リセットTr１０３を介して、電源Vddに接続され、FD１０６にある電荷は、リセットTr１０３を介して、電源Vddに掃き出されてリセットされる。
　ここで、以上のように、FD１０６が、電源Vddに接続され、FD１０６にある電荷がリセットされることが、画素１１０のリセットである。
　FD１０６の電荷のリセット後、行走査部３は、上述のように、転送パルスTRFを、一時的に、Hレベルにする。これにより、転送Tr１０２は、一時的に、オン状態になる。
　転送Tr１０２がオン状態になることにより、PD１０１にチャージされた電荷は、転送Tr１０２を介して、リセット後のFD１０６に転送されてチャージされる。
　FD１０６にチャージされた電荷に対応する電圧（電位）は、増幅Tr１０４及び選択Tr１０５を介して、VSL電圧として、VSL８上に出力される。
　VSL８に接続されている比較器１４０及びカウンタ１５０のセット（図２）では、画素１１０のリセットが行われた直後のVSL電圧であるリセットレベルがAD変換される。
　さらに、比較器１４０及びカウンタ１５０のセットでは、転送Tr１０２が一時的にオン状態になった後のVSL電圧（PD１０１でチャージされ、FD１０６に転送された電荷に対応する電圧）である信号レベル（リセットレベルと、画素値となるレベルとを含む）がAD変換される。
　また、比較器１４０及びカウンタ１５０のセットでは、リセットレベルのAD変換結果（以下、リセットレベルAD値ともいう）と、信号レベルのAD変換結果（以下、信号レベルAD値ともいう）との差分を、画素値として求めるディジタルCDSが行われる。
　なお、ディジタルCDSは、リセットレベルと信号レベルのAD変換後に行うこともできるし、リセットレベルと信号レベルのAD変換中に行うこともできる。
　＜撮像素子の動作の概要＞
　図４は、撮像素子（図１）の動作の概要を説明する図である。
　なお、図４において、横軸は時間を表し、縦軸は電圧を表す。
　図４は、撮像素子において、画素１１０から、VSL８を介して、比較器１４０に供給されるVSL電圧と、参照信号生成部１３０から、比較器１４０に供給される参照信号（電圧）との例を示す波形図である。
　なお、図４では、VSL電圧、及び、参照信号とともに、転送Tr１０２（図３）（のゲート）に与えられる転送パルスTRF、リセットTr１０３に与えられるリセットパルスRST、及び、比較器１４０の比較器出力VCOをも、図示してある。
　撮像素子では、リセットパルスRSTが一時的にHレベルにされ、これにより、画素１１０がリセットされる。
　画素１１０のリセットでは、図３で説明したように、FD１０６が、リセットTr１０３を介して、電源Vddに接続され、FD１０６にある電荷がリセットされるため、画素１１０が出力するVSL電圧、すなわち、画素１１０において、FD１０６から、増幅Tr１０４及び選択Tr１０５を介して出力されるVSL８上のVSL電圧は上昇し、時刻t1において、電源Vddに対応する電圧となる。
　VSL電圧は、FD１０６が電源Vddに接続されている間、電源Vddに対応する電圧を維持し、その後、時刻t2において、リセットパルスRSTがLレベルになると、画素１１０内での多少の電荷の移動によって、FD１０６に、僅かな電荷が入り込み、その結果、VSL電圧は、僅かに降下する。
　図４では、リセットパルスRSTがLレベルになった時刻t2から、その後の時刻t3にかけて、画素１１０内で生じる電荷の移動によって、VSL電圧が、僅かに降下している。
　以上のように、画素１１０のリセット後に生じるVSL電圧の降下は、リセットフィードスルーと呼ばれる。
　その後、オートゼロ処理が行われ、そのオートゼロ処理時に、比較器１４０に与えられているVSL電圧と参照信号とが一致しているということを基準として、VSL電圧と参照信号との大小関係を判定（比較）することができるように、比較器１４０が設定される。
　図４では、オートゼロ処理により、参照信号（の波形）は、画素１１０のリセット中のVSL電圧から、リセットフィードスルーだけ下降した電圧を、いわば基準とするように配置されている。
　参照信号生成回路１３０は、オートゼロ処理が完了（終了）した後の時刻t4に、参照信号を、所定の電圧だけ上昇させる。
　ここで、オートゼロ処理が終了した後の時刻t4に、参照信号を、所定の電圧だけ上昇させることを、以下、開始オフセットともいう。
　また、参照信号生成回路１３０は、VSL電圧のAD変換のために、参照信号の電圧を、一定の割合で小さくしていくが、この、参照信号の電圧が、一定の割合で小さくなっていく参照信号の部分を、スロープともいう。
　参照信号生成回路１３０は、時刻t4において、参照信号を、スロープの方向（参照信号の電圧が変化していく方向）とは逆方向に、所定の電圧だけオフセットさせる開始オフセットを行う。
　その後、参照信号生成回路１３０は、時刻t5から時刻t7までの一定期間を、リセットレベルのAD変換期間として、参照信号の電圧を、一定の割合で小さくしていく（下降させていく）。
　したがって、時刻t5から時刻t7までの期間の参照信号は、スロープを形成している。
　時刻t5から時刻t7までの期間の参照信号のスロープは、VSL電圧のうちのリセットレベル（画素１１０のリセット直後のVSL電圧（画素１１０がリセットされ、リセットフィードスルーによる電圧の降下が生じた後のVSL電圧））をAD変換するためのスロープであり、以下、このスロープの期間（時刻t5から時刻t7までの期間）を、P(Preset)相ともいう。また、P相のスロープを、P相スロープともいう。
　ここで、比較器１４０は、画素１１０のリセット後のオートゼロ処理によって、そのオートゼロ処理時のVSL電圧と参照信号（の電圧）とが一致するように設定されるので、オートゼロ処理が終了した後の時刻t4に、参照信号が、所定の電圧だけ上昇される開始オフセットによれば、参照信号は、VSL電圧（リセットレベル）より電圧が大になる。したがって、比較器１４０の比較器出力VCOは、P相の開始時刻t5では、参照信号が、VSL電圧より大である旨を表すHレベルになる。
　カウンタ１５０は、リセットレベルのAD変換期間の開始タイミング、すなわち、P相スロープの開始時刻t5から、基準クロックのカウントを開始する。
　P相において、参照信号（の電圧）は徐々に小さくなっていき、図４では、P相の時刻t6において、参照信号とリセットレベルとしてのVSL電圧とが一致し、参照信号とVSL電圧との大小関係が、P相の開始時から逆転する。
　その結果、比較器１４０の比較器出力VCOは、P相の開始時のHレベルからLレベルに反転（逆転）する。
　比較器１４０の比較器出力VCOがLレベルになると、カウンタ１５０は、基準クロックのカウントを停止し、そのときのカウンタ１５０のカウント値が、リセットレベルのAD変換結果（リセットレベルAD値）となる。
　P相の終了後、撮像素子では、時刻t8からt9までの間、転送パルスTRFがLレベルからHレベルにされ、その結果、画素１１０（図３）において、光電変換によってPD１０１にチャージされた電荷が、転送Tr１０２を介して、FD１０６に転送されてチャージされる。
　FD１０６に電荷がチャージされることにより、そのFD１０６にチャージされた電荷に対応するVSL電圧は下降し、時刻t9において、転送パルスTRFがHレベルからLレベルになると、PD１０１からFD１０６への電荷の転送が終了して、VSL電圧は、FD１０６にチャージされた電荷に対応する信号レベル（電圧）となる。
　また、P相の終了後、参照信号生成回路１３０は、参照信号を、例えば、P相の開始時と同一の電圧に上昇させる。
　以上のように、VSL電圧が、FD１０６にチャージされた電荷に対応する電圧となることや、参照信号がP相の開始時と同一の電圧に上昇することにより、参照信号とVSL電圧との大小関係は、再び逆転する。
　その結果、比較器１４０の比較器出力VCOはHレベルになる。
　参照信号生成回路１３０は、参照信号を、P相の開始時と同一の電圧に上昇させた後、時刻t10から時刻t12までの一定期間（時刻t5から時刻t7までの一定期間（P相）と一致している必要はない）、信号レベルのAD変換期間として、参照信号の電圧を、例えば、P相の場合と同一の変化の割合で小さくしていく（下降させていく）。
　したがって、時刻t10から時刻t12までの期間の参照信号は、時刻t5から時刻t7までのP相の参照信号と同様に、スロープを形成している。
　時刻t10から時刻t12までの期間の参照信号のスロープは、VSL電圧のうちの信号レベル（画素１１０（図３）において、PD１０１からFD１０６への電荷の転送が行われた直後のVSL電圧）をAD変換するためのスロープであり、以下、このスロープの期間（時刻t10から時刻t12までの期間）を、D(Data)相ともいう。また、D相のスロープを、D相スロープともいう。
　ここで、D相の開始時刻t10では、P相の開始時刻t5の場合と同様に、参照信号は、VSL電圧より大になる。したがって、比較器１４０の比較器出力VCOは、D相の開始時刻t10では、参照信号が、VSL電圧より大である旨を表すHレベルになる。
　カウンタ１５０は、信号レベルのAD変換期間の開始タイミング、すなわち、D相スロープの開始時刻t10から、クロックのカウントを開始する。
　D相において、参照信号（の電圧）は小さくなっていき、図４では、D相の時刻t11において、参照信号と信号レベルとしてのVSL電圧とが一致し、参照信号とVSL電圧との大小関係が、D相の開始時から逆転する。
　その結果、比較器１４０の比較器出力VCOも、D相の開始時のHレベルからLレベルに反転する。
　比較器出力VCOが反転し、Lレベルとなると、カウンタ１５０は、基準クロックのカウントを終了する。そして、そのときのカウンタ１５０のカウント値が、信号レベルのAD変換結果（信号レベルAD値）となる。
　列信号処理部４では、以上のようにして、P相でリセットレベルAD値が求められるとともに、D相で信号レベルAD値が求められ、さらに、リセットレベルAD値と信号レベルAD値との差分を求めるディジタルCDSが行われる。そして、ディジタルCDSの結果得られる差分が、画素値として出力される。
　なお、カウンタ１５０において、ディジタルCDSは、P相及びD相のAD変換を行いながら実行することができる。
　すなわち、例えば、P相のAD変換としてのカウントを、負方向に行い、そのP相のカウント結果を初期値として、D相のAD変換としてのカウントを、正方向に行うことで、P相及びD相のAD変換とともに、ディジタルCDSを行うことができる。
　また、例えば、P相のカウントを、正方向に行い、そのP相のカウント結果の補数（カウント結果の符号を負にした値）を初期値として、D相のカウントを、正方向に行うことで、P相及びD相のAD変換とともに、ディジタルCDSを行うことができる。
　＜カウンタ１５０の構成例＞
　図５は、図２のカウンタ１５０の構成例を示す回路図である。
　図５では、カウンタ１５０は、カウント値をバイナリコードでカウントするバイナリカウンタになっている。
　図５において、カウンタ１５０は、ANDゲート１６１及び１６２，NOTゲート１６３，ANDゲート１６４、並びに、バイナリカウンタ１７０及び１８０を有する。
　また、カウンタ１５０には、カウントイネーブル信号CE、基準クロックC、比較器出力VCO、信号CKH、信号xCKL、及び、カウンタリセット信号xRSTが供給される。
　ここで、基準クロックCは、基準クロック生成回路１３１（図２）から供給され、比較器出力VCOは、比較器１４０から供給される。残りのカウントイネーブル信号CE、信号CKH、信号xCKL、及び、カウンタリセット信号xRSTは、例えば、システム制御部６（図１）から供給される。
　ANDゲート１６１は、カウントイネーブルCEと基準クロックCとのAND演算結果を出力する。
　ここで、カウントイネーブル信号CEは、カウンタ１５０でのカウントを許可する信号で、P相及びD相の期間だけ、Hレベルになる。
　したがって、ANDゲート１６１に供給される基準クロックCは、P相及びD相の期間だけ、ANDゲート１６１を通過する。
　ANDゲート１６２は、ANDゲート１６１の出力と比較器出力VCOとのAND演算結果を、信号CLK1として、バイナリカウンタ１７０に供給する。
　したがって、ANDゲート１６１が出力する（ANDゲート１６１を通過する）基準クロックCは、比較器出力VCOがHレベルである場合、すなわち、参照信号がVSL電圧より大である場合に、ANDゲート１６２を通過し、信号CLK1として、バイナリカウンタ１７０に供給（出力）される。
　NOTゲート１６３は、比較器出力VCOを反転して、ANDゲート１６４に供給する。
　ANDゲート１６４は、ANDゲート１６１の出力と、NOTゲート１６３からの比較器出力VCOの反転結果とのAND演算結果を、信号CLK2として、バイナリカウンタ１８０に供給する。
　したがって、ANDゲート１６１が出力する基準クロックCは、比較器出力VCOがHレベルから反転してLレベルになった場合、すなわち、参照信号がVSL電圧より大でなくなった場合に、ANDゲート１６４を通過し、信号CLK2として、バイナリカウンタ１８０に供給（出力）される。
　バイナリカウンタ１７０は、カウント値をカウントするためのカウント動作を行うカウント動作部の一種であり、列信号処理部４で行われるAD変換の分解能に応じたビット数（AD変換結果を表すビット数）に等しい数であるN個のD-FF(Flip Flop)１７１を有する。
　バイナリカウンタ１７０において、N個のD-FF１７１は、それぞれ、端子Coutを、次段のD-FF１７１の端子Cinに接続する形で、直列に接続され、カウント値をバイナリコードでカウントするリップルカウンタを構成している。
　なお、N個のD-FF１７１のうちの1段目のD-FF１７１の端子Cinには、ANDゲート１６２の出力が接続されている。したがって、1段目のD-FF１７１の端子Cinには、ANDゲート１６２が出力する信号CLK1（基準クロックC）が供給される。
　上述したように、比較器出力VCOがHレベルである場合、すなわち、参照信号がVSL電圧より大である場合に、基準クロックCは、信号CLK1として、バイナリカウンタ１７０に供給される。
　したがって、バイナリカウンタ１７０では、P相及びD相において、比較器出力VCOがHレベルである場合に、基準クロックCに従って、カウント値をカウントするためのカウント動作が行われる。
　なお、バイナリカウンタ１７０を構成するD-FF１７１は（後述するD-FF１８１も同様）、信号CKH、信号xCKL、及び、カウンタリセット信号xRSTに従って動作するが、その動作については、後述する。
　バイナリカウンタ１８０は、バイナリカウンタ１７０のカウント動作と相補的なタイミングで、ダミーのカウント動作を行うダミー動作部の一種であり、バイナリカウンタ１７０と同一のカウント動作を行うために、バイナリカウンタ１７０と同一構成になっている。
　すなわち、バイナリカウンタ１８０は、バイナリカウンタ１７０と同様に、N個のD-FF１８１を有する。そして、そのN個のD-FF１８１は、それぞれ、端子Coutを、次段のD-FF１８１の端子Cinに接続する形で、直列に接続され、リップルカウンタを構成している。
　なお、N個のD-FF１８１のうちの1段目のD-FF１８１の端子Cinには、ANDゲート１６４の出力が接続されている。したがって、1段目のD-FF１８１の端子Cinには、ANDゲート１６４が出力する信号CLK2（基準クロックC）が供給される。
　上述したように、比較器出力VCOがHレベルから反転してLレベルになっている場合、すなわち、参照信号がVSL電圧より大でない場合に、基準クロックCは、信号CLK2として、バイナリカウンタ１８０に供給される。
　したがって、バイナリカウンタ１８０では、P相及びD相において、比較器出力VCOがHレベルから反転してLレベルになっている場合に、基準クロックCに従って、カウント値をカウントするためのカウント動作が行われる。
　以上のように、バイナリカウンタ１７０は、P相及びD相において、比較器出力VCOがHレベルである場合に、カウント動作を行い、バイナリカウンタ１８０は、P相及びD相において、比較器出力VCOがLレベルである場合に、カウント動作を行う。
　したがって、バイナリカウンタ１８０は、P相及びD相において、バイナリカウンタ１７０のカウント動作と相補的なタイミングで、カウント動作を行う。
　また、図５において、カウンタ１５０は、バイナリカウンタ１７０のカウント値を、VSL電圧のAD変換結果として採用し、バイナリカウンタ１８０のカウント値は、特に使用されない。以上のように、バイナリカウンタ１８０のカウント値は使用されないので、そのようなカウント値をカウントするためのバイナリカウンタ１８０のカウント動作は、ダミーのカウント動作であるということができる。
　なお、バイナリカウンタ１７０及び１８０それぞれのカウント動作時の充放電電流を等しくするため、バイナリカウンタ１７０及び１８０は、配線負荷が等しくなるようにレイアウト設計されている。
　図６は、図５のD-FF１７１の構成例と動作例とを示す図である。
　すなわち、図６のＡは、D-FF１７１の構成例を示している。
　D-FF１７１は、ANDゲート１９１、NORゲート１９２、NOTゲート１９３、NANDゲート１９４、スイッチ１９５、NOTゲート１９６，１９７，１９８、及び、１９９を有する。
　ここで、バイナリカウンタ１７０を構成するN個のD-FF１７１のうちの、n+1段目のD-FF１７１の端子Cinに供給される信号を、Cin[n]とも記載する(n=0,1,...,N-1)。
　また、バイナリカウンタ１７０を構成するN個のD-FF１７１のうちの、n+1段目のD-FF１７１の端子Coutから出力される信号を、Cout[n]とも記載する。
　信号Cin[n]は、n+1段目のD-FF１７１の前段のn段目のD-FF１７１の端子Coutから出力される信号Cout[n-1]でもあり、信号Cout[n]は、n+1段目のD-FF１７１の後段のn+2段目のD-FF171の端子Cinに供給される信号Cin[n+1]でもある。
　n+1段目のD-FF１７１において、ANDゲート１９１は、信号Cin[n]（1段目のD-FF１７１では、ANDゲート１６２（図５）が信号CLK1として出力する基準クロックC）と、信号xCKLとのAND演算結果を出力する。
　NORゲート１９２は、信号CKHと、ANDゲート１９１の出力とのNOR演算結果を、信号xCLKとして出力する。
　NOTゲート１９３は、NORゲート１９２が出力する信号xCLKを反転した信号CLKを出力する。
　信号xCLKは、制御信号として、NOTゲート１９７及び１９９に供給される。信号CLKは、制御信号として、スイッチ１９５、及び、NOTゲート１９８に供給される。
　NANDゲート１９４は、カウンタリセット信号xRSTと、NOTゲート１９８又は１９９の出力とのNAND演算結果を出力する。
　スイッチ１９５は、信号CLKがHレベル又はLレベルのときに、それぞれ、オン又はオフになり、オンになっているときに、NANDゲート１９４の出力を、NOTゲート１９６に供給する。
　NOTゲート１９６は、スイッチ１９５を介して供給されるNANDゲート１９４の出力、又は、NOTゲート１９７の出力を反転して、信号Cout[n]として出力する。
　NOTゲート１９７は、信号xCLKがLレベルのときに、ハイインピーダンス状態となり、信号xCLKがHレベルのときに、NOTゲート１９６の出力（信号Cout[n]）を反転して出力する。
　NOTゲート１９８は、信号CLKがLレベルのときに、ハイインピーダンス状態となり、信号CLKがHレベルのときに、NANDゲート１９４の出力を反転して出力する。
　NOTゲート１９９は、信号xCLKがLレベルのときに、ハイインピーダンス状態となり、信号xCLKがHレベルのときに、NOTゲート１９６の出力（信号Cout[n]）を反転して出力する。
　以上のように構成されるn+1段目のD-FF１７１では、カウンタリセット信号xRSTが、一時的にLレベルにされることで、信号Cout[n]がLレベルにリセットされる。
　そして、D-FF１７１では、信号Cin[n]（1段目のD-FF１７１では、ANDゲート１６２（図５）が信号CLK1として出力する基準クロックC）が分周され、その分周の結果が、信号Cout[n]として、後段のD-FF１７１に、信号Cin[n+1]として供給される。
　信号Cout[0]ないしCout[N-1]で構成されるNビットのビット列が、バイナリコードのカウント値となる。
　なお、D-FF１８１も、図６のＡのD-FF１７１と同様に構成される。
　図６のＢは、n+1段目のD-FF１７１の動作を説明するタイミングチャートである。
　なお、図６のＢにおいて、Data[n]は、n+1段目のD-FF１７１のCout[n]の値（H又はLレベル）を表し、バーが上部に付されたData[n]は、Data[n]を反転した値を表す。
　システム制御部６（図１）では、P相が終了すると、信号xCKLを一時的にLレベルにし、その後、信号CKHを一時的にHレベルにする。
　なお、信号CKHのHレベルの立ち上がりエッジE1のタイミングは、信号xCKLがLレベルになっている期間内であり、信号CKHのHレベルの立ち下がりエッジE2のタイミングは、Lレベルになった信号xCKLがHレベルに復帰した後である。
　D-FF１７１が出力する信号Cout[n]は、信号xCKLがLレベルにされることで、ロックされる。
　さらに、信号xCKLがLレベルの状態で、信号CKHがHレベルされると、その信号CKHの立ち上がりエッジE1のタイミングで、信号Cout[n]は反転する。
　図６のＢでは、信号Cin[n]として、n+1段目のD-FF１７１の前段のn段目のD-FF１７１のCout[n-1]=Data[n-1]が、信号CKHの立ち上がりエッジE1のタイミングで反転している。
　さらに、図６のＢでは、信号Cin[n]の反転に応じて、信号xCLKが反転している。
　以上のようにして、N個のD-FF１７１の信号Cout[0]ないしCout[N-1]が反転されることで、反転後の信号Cout[0]ないしCout[N-1]は、反転前の信号Cout[0]ないしCout[N-1]が表すバイナリコードの補数になる。
　したがって、P相のカウント動作で得られた信号Cout[0]ないしCout[N-1]の反転後の信号Cout[0]ないしCout[N-1]を初期値として、D相のカウント動作を行うことで、D相のAD変換結果から、P相のAD変換結果を減算するディジタルCDSを行うことができる。
　＜AD変換の動作＞
　図７は、列信号処理部４が図５の構成のカウンタ１５０を有する場合のAD変換の動作の例を説明するタイミングチャートである。
　但し、図７では、図５のカウンタ１５０において、カウント動作部としてのバイナリカウンタ１７０は動作させるが、ダミー動作部としてのバイナリカウンタ１８０を動作させないこととする。
　上述したように、列信号処理部４では、1行のH個の画素のVSL電圧（画素信号）が、同時にAD変換される。
　本実施の形態では、VSL電圧が同時にAD変換されるH個の画素については、例えば、多数の画素の画素信号のレベルが小さく、少数の画素の画素信号のレベルが大きくなっていることとする。
　以下、画素信号のレベルが小さい多数の画素を、多数画素ともいい、画素信号のレベルが大きい少数の画素を、少数画素ともいう。さらに、多数画素のVSL電圧を、多数VSL電圧ともいい、少数画素のVSL電圧を、少数VSL電圧ともいう。
　また、以下、多数VSL電圧と参照信号とを比較する比較器１４０の比較器出力VCOを、多数比較器出力VCOjともいい、少数VSL電圧と参照信号とを比較する比較器１４０の比較器出力VCOを、少数比較器出力VCOiともいう。
　さらに、以下、多数比較器出力VCOjに応じて、カウント値のカウントを行うカウンタ１５０（図５）を構成するバイナリカウンタ１７０を構成する1段目のD-FF１７１に、信号CLK1として供給される基準クロックCを、多数カウンタクロックCLK1jともいう。同様に、少数比較器出力VCOiに応じて、カウント値のカウントを行うカウンタ１５０を構成するバイナリカウンタ１７０を構成する1段目のD-FF１７１に、信号CLK1として供給される基準クロックCを、少数カウンタクロックCLK1iともいう。
　多数カウンタクロックCLK1jや少数カウンタクロックCLK1iが、LレベルとHレベルとを、交互にトグルしている場合が、カウンタ１５０のバイナリカウンタ１７０がカウント動作を行っている場合である。
　図７には、参照信号、多数VSL電圧、少数VSL電圧、カウントイネーブル信号CE、多数比較器出力VCOj、少数比較器出力VCOi、カウンタリセット信号xRST、信号xCKL、信号CKH、多数カウンタクロックCLK1j、少数カウンタクロックCLK1i、カウンタ電源電位EV、カウンタGND電位EG、及び、カウント値を図示してある。
　ここで、カウンタ電源電位EVとは、カウンタ１５０の電源の電位を表し、カウンタGND電位EGとは、カウンタ１５０のGNDの電位を表す。
　カウント値は、カウンタ１５０のカウント値、すなわち、バイナリカウンタ１７０のバイナリコードのカウント値を表す。
　P相の開始前の時刻T71において、カウンタリセット信号xRSTが一時的にLレベルにされ、これにより、バイナリカウンタ１７０のカウント値がリセットされる。すなわち、バイナリカウンタ１７０を構成するN個のD-FF１７１の信号Cout[0]ないしCout[N-1]がLレベルにされる。
　カウントイネーブル信号CEは、P相及びD相それぞれにおいてのみ、Hレベルにされる。
　また、比較器出力VCO（多数比較器出力VCOj及び少数比較器出力VCOi）は、P相及びD相それぞれの開始時には、Hレベルになっている。
　カウントイネーブル信号CEがHレベルになっており、かつ、比較器出力VCOがHレベルになっている場合、バイナリカウンタ１７０には、基準クロックC（多数カウンタクロックCLK1j又は少数カウンタクロックCLK1i）が供給される。
　バイナリカウンタ１７０は、基準クロックC（多数カウンタクロックCLK1j又は少数カウンタクロックCLK1i）が供給されている場合に、その基準クロックCに同期して、カウント動作を行う。
　図７では、P相の開始時刻T72において、バイナリカウンタ１７０に、基準クロックC（多数カウンタクロックCLK1j又は少数カウンタクロックCLK1i）の供給が開始され、カウント動作が開始されている。
　P相においては、多数VSL電圧、及び、少数VSL電圧のいずれも、リセットレベルであるため、多数VSL電圧のAD変換を行う比較器１４０と、少数VSL電圧のAD変換を行う比較器１４０とでは、近いタイミングで、比較器出力VCO（多数比較器出力VCOj及び少数比較器出力VCOi）が反転する。
　図７では、P相の時刻T73において、多数比較器出力VCOj及び少数比較器出力VCOiのいずれもが、HレベルからLレベルに反転している。
　多数比較器出力VCOjがLレベルに反転すると、多数画素のカウンタ１５０（多数VSL電圧と参照信号との比較結果に応じて、カウントを行うカウンタ１５０）のバイナリカウンタ１７０への、基準クロックC（多数カウンタクロックCLK1j）の供給が停止する。その結果、多数画素のカウンタ１５０のバイナリカウンタ１７０は、カウント動作を停止する。
　同様に、少数比較器出力VCOiがLレベルに反転すると、少数画素のカウンタ１５０（少数VSL電圧と参照信号との比較結果に応じて、カウントを行うカウンタ１５０）のバイナリカウンタ１７０への、基準クロックC（少数カウンタクロックCLK1i）の供給が停止する。その結果、少数画素のカウンタ１５０のバイナリカウンタ１７０は、カウント動作を停止する。
　図７では、P相の時刻T73において、多数比較器出力VCOj及び少数比較器出力VCOiがLレベルに反転し、その結果、H個のカウンタ１５０のすべてのバイナリカウンタ１７０がカウント動作を停止している。そのときのバイナリカウンタ１７０のカウント値は、値Pになっている。
　そして、P相の終了後、D相の開始前に、信号xCKLが一時的にLレベルにされ、さらに、信号CKHが一時的にHレベルにされることで、図６で説明したように、P相のカウント値が値-Pに反転される。この値-Pを初期値として、その後のD相のカウントが行われる。
　図７では、D相の開始時刻T75において、バイナリカウンタ１７０に、基準クロックC（多数カウンタクロックCLK1j又は少数カウンタクロックCLK1i）の供給が開始され、カウント動作が開始されている。
　D相においては、多数VSL電圧と少数VSL電圧とが異なるため、多数VSL電圧のAD変換を行う比較器１４０の多数比較器出力VCOjと、少数VSL電圧のAD変換を行う比較器１４０の少数比較器出力VCOiとは、異なるタイミングで反転する。
　図７では、D相の時刻T76において、多数比較器出力VCOjが、HレベルからLレベルに反転している。多数比較器出力VCOjがLレベルに反転すると、多数画素のカウンタ１５０のバイナリカウンタ１７０への、基準クロックC（多数カウンタクロックCLK1j）の供給が停止する。その結果、多数画素のカウンタ１５０のバイナリカウンタ１７０は、カウント動作を停止する。
　D相の時刻T76において、多数画素のカウンタ１５０のバイナリカウンタ１７０がカウント動作を停止したときのカウント値は、値Dj-Pになっている。ここで、Djは、D相の多数VSL電圧のAD変換結果を表す。
　また、図７では、D相の、時刻T76の後の時刻T77において、少数比較器出力VCOiが、HレベルからLレベルに反転している。少数比較器出力VCOiがLレベルに反転すると、少数画素のカウンタ１５０のバイナリカウンタ１７０への、基準クロックC（少数カウンタクロックCLK1i）の供給が停止する。その結果、少数画素のカウンタ１５０のバイナリカウンタ１７０は、カウント動作を停止する。
　D相の時刻T77において、少数画素カウンタ１５０のバイナリカウンタ１７０がカウント動作を停止したときのカウント値は、値Di-Pになっている。ここで、Diは、D相の少数VSL電圧のAD変換結果を表す。
　図７では、その後の時刻T78において、D相が終了している。
　以上から、H個のカウンタ１５０のバイナリカウンタ１７０は、P相の開始時刻T72から、多数比較器出力VCOj及び少数比較器出力VCOiが反転する時刻T73まで、カウント動作を行う。
　また、H個のカウンタ１５０のうちの、多数画素のカウンタ１５０のバイナリカウンタ１７０は、D相の開始時刻T75から、多数比較器出力VCOjが反転する時刻T76まで、カウント動作を行う。
　さらに、H個のカウンタ１５０のうちの、少数画素のカウンタ１５０のバイナリカウンタ１７０は、D相の開始時刻T75から、少数比較器出力VCOiが反転する時刻T77まで、カウント動作を行う。
　カウンタ１５０がカウント動作を行う場合には、動作電流が流れるため、カウンタ電源電位EVが低下するとともに、カウンタGND電位EGが上昇し、その結果、カウンタ電源電位EVとカウンタGND電位EGとの差であるカウンタ１５０の電源電圧が低下する。
　図７では、P相の開始時刻T72から、多数比較器出力VCOj及び少数比較器出力VCOiが反転する時刻T73までの期間D71では、多数画素のカウンタ１５０、及び、少数画素のカウンタ１５０のすべてのバイナリカウンタ１７０がカウント動作を行っているので、その期間D71のカウンタ１５０の電源電圧Vdd1は、大きく低下している。
　また、図７では、時刻T73から、P相の終了時刻T74までの期間D72では、多数画素のカウンタ１５０、及び、少数画素のカウンタ１５０のすべてのバイナリカウンタ１７０がカウント動作を停止しているので、その期間D72のカウンタ１５０の電源電圧Vdd2は、ほぼ本来の電圧になっている。
　さらに、図７では、D相の開始時刻T75から、多数比較器出力VCOjが反転する時刻T76までの期間D73では、期間D71の場合と同様に、多数画素のカウンタ１５０、及び、少数画素のカウンタ１５０のすべてのバイナリカウンタ１７０がカウント動作を行っているので、その期間D73のカウンタ１５０の電源電圧Vdd3は、大きく低下している。
　また、図７では、多数比較器出力VCOjが反転する時刻T76から、少数比較器出力VCOiが反転する時刻T77までの期間D74では、多数画素のカウンタ１５０のバイナリカウンタ１７０がカウント動作を停止し、少数画素のカウンタ１５０のバイナリカウンタ１７０がカウント動作を行っているので、その期間D74のカウンタ１５０の電源電圧Vdd4は、少数画素のカウンタ１５０のバイナリカウンタ１７０のカウント動作に対応する分だけ低下している。
　さらに、図７では、少数比較器出力VCOiが反転する時刻T77から、D相の終了時刻T78までの期間D75では、多数画素のカウンタ１５０、及び、少数画素のカウンタ１５０のすべてのバイナリカウンタ１７０がカウント動作を停止しているので、その期間D75のカウンタ１５０の電源電圧Vdd5は、期間D72の場合と同様に、ほぼ本来の電圧になっている。
　図７では、期間D71の電源電圧Vdd1、及び、期間D73の電源電圧Vdd3は、H個のカウンタ１５０すべてのバイナリカウンタ１７０がカウント動作を行っているので、最も小さくなる。
　また、期間D74の電源電圧Vdd4は、H個のカウンタ１５０のうちの、少数画素のカウンタ１５０だけのバイナリカウンタ１７０がカウント動作を行っているので、本来の電圧よりも小さいが、期間D71の電源電圧Vdd1、及び、期間D73の電源電圧Vdd3よりも大になる。
　期間D72の電源電圧Vdd2、及び、期間D75の電源電圧Vdd5は、本来の電圧であり、電源電圧Vdd1ないしVdd5の中で、最も大きい。
　以上のように、図７では、期間D73において、多数画素のカウンタ１５０、及び、少数画素のカウンタ１５０のすべてのバイナリカウンタ１７０がカウント動作を行っているが、期間D74では、多数画素のカウンタ１５０のバイナリカウンタ１７０がカウント動作を停止し、少数画素のカウンタ１５０のバイナリカウンタ１７０がカウント動作を行っている。
　そのため、期間D74の電源電圧Vdd4は、期間D73の電源電圧Vdd3から、カウント動作を停止した多数画素のカウンタ１５０のバイナリカウンタ１７０の分だけ大きく回復する。
　期間D74では、以上のように、電源電圧Vdd4が回復するため、カウンタ１５０の内部の信号遅延量等が、期間D73の場合から変動する。その結果、期間D73と期間D74との両方でカウント動作を行っている少数画素のカウンタ１５０のバイナリカウンタ１７０において、期間D73のある単位時間にカウントが行われる回数と、期間D74の単位時間にカウントが行われる回数とが一致せず、AD変換結果に誤差が生じることがある。
　このような電源電圧の変動によって生じるAD変換結果の誤差は、撮像素子で撮影（撮像）される撮影画像に、ストリーキングとして現れる。
　図８は、図５のカウンタ１５０において、カウント動作部としてのバイナリカウンタ１７０とともに、ダミー動作部としてのバイナリカウンタ１８０を動作させる場合のAD変換の動作の例を説明するタイミングチャートである。
　図８には、図７と同様に、参照信号、多数VSL電圧、少数VSL電圧、カウントイネーブル信号CE、多数比較器出力VCOj、少数比較器出力VCOi、カウンタリセット信号xRST、信号xCKL、信号CKH、多数カウンタクロックCLK1j、少数カウンタクロックCLK1i、カウンタ電源電位EV、カウンタGND電位EG、及び、カウント値を図示してある。
　さらに、図８には、多数カウンタクロックCLK2j、及び、少数カウンタクロックCLK2iを図示してある。
　ここで、多数カウンタクロックCLK2jとは、多数比較器出力VCOjに応じて、カウント値のカウントを行うカウンタ１５０（図５）を構成するダミー動作部としてのバイナリカウンタ１８０を構成する1段目のD-FF１８１に、信号CLK2として供給される基準クロックCを表す。
　少数カウンタクロックCLK2iとは、少数比較器出力VCOiに応じて、カウント値のカウントを行うカウンタ１５０を構成するバイナリカウンタ１８０を構成する1段目のD-FF１８１に、信号CLK2として供給される基準クロックCを表す。
　多数カウンタクロックCLK2jや少数カウンタクロックCLK2iは、多数カウンタクロックCLK1jや少数カウンタクロックCLK1iと同様に、LレベルとHレベルとを、交互にトグルする。
　多数カウンタクロックCLK2jや少数カウンタクロックCLK2iが、LレベルとHレベルとを、交互にトグルしている場合が、カウンタ１５０のバイナリカウンタ１８０がダミーのカウント動作（以下、ダミー動作ともいう）を行っている場合である。
　なお、図８において、参照信号、多数VSL電圧、少数VSL電圧、カウントイネーブル信号CE、カウンタリセット信号xRST、信号xCKL、信号CKH、多数カウンタクロックCLK1j、少数カウンタクロックCLK1i、及び、カウント値は、図７と同様であるため、その説明は、適宜省略する。
　図７で説明したように、カウント動作部としてのバイナリカウンタ１７０については、カウントイネーブル信号CEがHレベルになっており、かつ、比較器出力VCOがHレベルになっている場合、基準クロックC（多数カウンタクロックCLK1j又は少数カウンタクロックCLK1i）が供給される。
　バイナリカウンタ１７０は、基準クロックC（多数カウンタクロックCLK1j又は少数カウンタクロックCLK1i）が供給されている場合に、その基準クロックCに同期して、カウント動作を行う。
　一方、ダミー動作部としてのバイナリカウンタ１８０（図５）については、カウントイネーブル信号CEがHレベルになっており、かつ、比較器出力VCOがLレベルになっている場合、基準クロックC（多数カウンタクロックCLK2j又は少数カウンタクロックCLK2i）が供給される。
　バイナリカウンタ１８０は、基準クロックC（多数カウンタクロックCLK2j又は少数カウンタクロックCLK2i）が供給されている場合に、その基準クロックCに同期して、カウント動作を行う。
　図７で説明したように、P相においては、多数VSL電圧、及び、少数VSL電圧のいずれも、リセットレベルであるため、多数VSL電圧のAD変換を行う比較器１４０と、少数VSL電圧のAD変換を行う比較器１４０とでは、近いタイミングで、比較器出力VCO（多数比較器出力VCOj及び少数比較器出力VCOi）が反転する。
　図８では、図７と同様に、P相の時刻T73において、多数比較器出力VCOj及び少数比較器出力VCOiのいずれもが、HレベルからLレベルに反転している。
　P相において、時刻T73で、多数比較器出力VCOj及び少数比較器出力VCOiが、HレベルからLレベルに反転する前までは、多数画素及び少数画素のカウンタ１５０のバイナリカウンタ１７０に、基準クロックC（多数カウンタクロックCLK1j、少数カウンタクロックCLK1i）が供給される。その結果、多数画素及び少数のカウンタ１５０のバイナリカウンタ１７０は、カウント動作を行う。
　P相の時刻T73において、多数比較器出力VCOjがLレベルに反転すると、多数画素のカウンタ１５０のバイナリカウンタ１７０への、基準クロックC（多数カウンタクロックCLK1j）の供給が停止する。その結果、多数画素のカウンタ１５０のバイナリカウンタ１７０は、カウント動作を停止する。
　但し、多数比較器出力VCOjがLレベルに反転すると、多数画素のカウンタ１５０のバイナリカウンタ１８０への、基準クロックC（多数カウンタクロックCLK2j）の供給が開始される。これにより、多数画素のカウンタ１５０のバイナリカウンタ１８０は、その基準クロックCに同期して、ダミー動作としてのカウント動作を開始する。
　同様に、少数比較器出力VCOiがLレベルに反転すると、少数画素のカウンタ１５０のバイナリカウンタ１７０への、基準クロックC（少数カウンタクロックCLK1i）の供給が停止する。その結果、少数画素のカウンタ１５０のバイナリカウンタ１７０は、カウント動作を停止する。
　但し、少数比較器出力VCOiがLレベルに反転すると、少数画素のカウンタ１５０のバイナリカウンタ１８０への、基準クロックC（少数カウンタクロックCLK2i）の供給が開始される。これにより、少数画素のカウンタ１５０のバイナリカウンタ１８０は、その基準クロックCに同期して、ダミー動作としてのカウント動作を開始する。
　図８では、P相の時刻T73において、多数比較器出力VCOj及び少数比較器出力VCOiがLレベルに反転し、その結果、H個のカウンタ１５０のすべてのバイナリカウンタ１７０がカウント動作を停止している。そのときのバイナリカウンタ１７０のカウント値は、値Pになっている。
　さらに、図８では、P相の時刻T73での、多数比較器出力VCOj及び少数比較器出力VCOiの反転に応じて、H個のカウンタ１５０のすべてのバイナリカウンタ１８０がダミー動作としてのカウント動作を開始している。
　そして、P相の終了時刻T74において、カウントイネーブル信号CEがHレベルからLレベルになり、これにより、H個のカウンタ１５０のすべてのバイナリカウンタ１８０がダミー動作としてのカウント動作を停止する。
　P相の終了後、D相の開始前に、信号xCKLが一時的にLレベルにされ、さらに、信号CKHが一時的にHレベルにされることで、図６で説明したように、P相のカウント値が値-Pに反転される。この値-Pを初期値として、その後のD相のカウントが行われる。
　図８では、図７と同様に、D相の開始時刻T75において、バイナリカウンタ１７０に、基準クロックC（多数カウンタクロックCLK1j又は少数カウンタクロックCLK1i）の供給が開始され、カウント動作が開始されている。
　D相においては、多数VSL電圧と少数VSL電圧とが異なるため、多数VSL電圧のAD変換を行う比較器１４０の多数比較器出力VCOjと、少数VSL電圧のAD変換を行う比較器１４０の少数比較器出力VCOiとは、異なるタイミングで反転する。
　図８では、図７と同様に、D相の時刻T76において、多数比較器出力VCOjが、HレベルからLレベルに反転している。多数比較器出力VCOjがLレベルに反転すると、多数画素のカウンタ１５０のバイナリカウンタ１７０への、基準クロックC（多数カウンタクロックCLK1j）の供給が停止する。その結果、多数画素のカウンタ１５０のバイナリカウンタ１７０は、カウント動作を停止する。
　D相の時刻T76において、多数画素のカウンタ１５０のバイナリカウンタ１７０がカウント動作を停止したときのカウント値は、値Dj-Pになっている。
　D相の時刻T76において、上述のように、多数比較器出力VCOjがLレベルに反転すると、多数画素のカウンタ１５０のバイナリカウンタ１８０への、基準クロックC（多数カウンタクロックCLK2j）の供給が開始される。これにより、多数画素のカウンタ１５０のバイナリカウンタ１８０は、その基準クロックCに同期して、ダミー動作としてのカウント動作を開始する。
　図８では、D相の、時刻T76の後の時刻T77において、少数比較器出力VCOiが、HレベルからLレベルに反転している。少数比較器出力VCOiがLレベルに反転すると、少数画素のカウンタ１５０のバイナリカウンタ１７０への、基準クロックC（少数カウンタクロックCLK1i）の供給が停止する。その結果、少数画素のカウンタ１５０のバイナリカウンタ１７０は、カウント動作を停止する。
　D相の時刻T77において、少数画素カウンタ１５０のバイナリカウンタ１７０がカウント動作を停止したときのカウント値は、値Di-Pになっている。
　D相の時刻T77において、上述のように、少数比較器出力VCOiがLレベルに反転すると、少数画素のカウンタ１５０のバイナリカウンタ１８０への、基準クロックC（少数カウンタクロックCLK2i）の供給が開始される。これにより、少数画素のカウンタ１５０のバイナリカウンタ１８０は、その基準クロックCに同期して、ダミー動作としてのカウント動作を開始する。
　そして、D相の終了時刻T78において、カウントイネーブル信号CEがHレベルからLレベルになり、これにより、H個のカウンタ１５０のすべてのバイナリカウンタ１８０がダミー動作としてのカウント動作を停止する。
　以上から、H個のカウンタ１５０のバイナリカウンタ１７０は、図７の場合と同様のカウント動作を行う。
　すなわち、H個のカウンタ１５０のバイナリカウンタ１７０は、P相の開始時刻T72から、多数比較器出力VCOj及び少数比較器出力VCOiが反転する時刻T73まで、カウント動作を行う。
　また、H個のカウンタ１５０のうちの、多数画素のカウンタ１５０のバイナリカウンタ１７０は、D相の開始時刻T75から、多数比較器出力VCOjが反転する時刻T76まで、カウント動作を行う。
　さらに、H個のカウンタ１５０のうちの、少数画素のカウンタ１５０のバイナリカウンタ１７０は、D相の開始時刻T75から、少数比較器出力VCOiが反転する時刻T77まで、カウント動作を行う。
　一方、H個のカウンタ１５０のバイナリカウンタ１８０は、P相において、多数比較器出力VCOj及び少数比較器出力VCOiが反転する時刻T73から、P相の終了時刻T73まで、ダミー動作としてのカウント動作を行う。
　また、H個のカウンタ１５０のうちの、多数画素のカウンタ１５０のバイナリカウンタ１８０は、D相において、多数比較器出力VCOjが反転する時刻T76から、D相の終了時刻T78まで、ダミー動作としてのカウント動作を行う。
　さらに、H個のカウンタ１５０のうちの、少数画素のカウンタ１５０のバイナリカウンタ１８０は、D相において、少数比較器出力VCOiが反転する時刻T77から、D相の終了時刻T78まで、ダミー動作としてのカウント動作を行う。
　したがって、カウンタ１５０において、カウント動作部としてのバイナリカウンタ１７０とともに、ダミー動作部としてのバイナリカウンタ１８０を動作させる場合には、多数画素のカウンタ１５０については、P相及びD相において、バイナリカウンタ１７０がカウント動作を行っている場合には、バイナリカウンタ１８０がダミー動作を停止している。また、バイナリカウンタ１７０がカウント動作を停止している場合には、バイナリカウンタ１８０がダミー動作を行っている。
　同様に、少数画素のカウンタ１５０についても、P相及びD相において、バイナリカウンタ１７０がカウント動作を行っている場合には、バイナリカウンタ１８０がダミー動作を停止している。また、バイナリカウンタ１７０がカウント動作を停止している場合には、バイナリカウンタ１８０がダミー動作を行っている。
　以上のように、カウンタ１５０では、P相及びD相において、バイナリカウンタ１７０がカウント動作を行っているか、又は、バイナリカウンタ１８０がダミー動作を行っている。したがって、カウンタ１５０の動作電流は、P相及びD相に亘って、一定（均一）になり、カウンタ１５０の電源電圧も、撮影条件（被写体の形状や輝度等）によらず、一定になる。
　すなわち、図８において、P相の開始時刻T72から、多数比較器出力VCOj及び少数比較器出力VCOiが反転する時刻T73までの期間D71のカウンタ１５０の電源電圧Vdd1、時刻T73から、P相の終了時刻T74までの期間D72のカウンタ１５０の電源電圧Vdd2、D相の開始時刻T75から、多数比較器出力VCOjが反転する時刻T76までの期間D73のカウンタ１５０の電源電圧Vdd3、多数比較器出力VCOjが反転する時刻T76から、少数比較器出力VCOiが反転する時刻T77までの期間D74のカウンタ１５０の電源電圧Vdd4、少数比較器出力VCOiが反転する時刻T77から、D相の終了時刻T78までの期間D75のカウンタ１５０の電源電圧Vdd5は、同一になっている。
　その結果、図７で説明したような、カウンタ１５０の電源電圧（の変動量）が変動することにより、AD変換結果に誤差が生じ、ストリーキングが発生することを防止することができる。
　＜列信号処理部４の第２の構成例＞
　図９は、図１の列信号処理部４の第２の構成例を示すブロック図である。
　なお、図中、図２の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　また、図９では、バイアス回路１２０、参照信号生成回路１３０、比較器１４０、並びに、コンデンサ１４１及び１４２の図示は、省略してある。
　図９の列信号処理部４は、バイナリコードのカウント値をカウントするH個のカウンタ１５０に代えて、H個よりも少ない数のグレイコードカウンタ２１０が設けられている点で、図２の場合と相違する。
　グレイコードカウンタ２１０は、所定の複数列であるH'(<H)列ごとに配置されており、そのグレイコードカウンタ２１０が配置されたH'列の画素１１０の画素信号のAD変換としてのカウント値のカウントを担当する。
　グレイコードカウンタ２１０には、そのグレイコードカウンタ２１０がAD変換を担当するH'列の画素１１０それぞれとVSL８で接続されたH'個の比較器１４０の比較器出力VCOが供給される。
　グレイコードカウンタ２１０は、グレイコード発生器２２０、及び、H'個のグレイコードラッチ回路２２１を有し、H'個の比較器１４０の比較器出力VCOに応じて、グレイコードのカウント値のカウントを行う。
　グレイコード発生器２２０には、基準クロック生成回路１３１から、基準クロックCが供給される。
　グレイコード発生器２２０は、基準クロック生成回路１３１からの基準クロックCに同期して、Nビットのグレイコードを発生し、H'個のグレイコードラッチ回路２２１に供給する。
　ここで、Nビットのグレイコードの最下位ビットから、n+1ビット目を、ビットG[n]と記載する(n=0,1,...,N-1)。
　グレイコードラッチ回路２２１には、グレイコード発生器２２０からグレイコードが供給される他、そのグレイコードラッチ回路２２１に対応する列の画素１１０とVSL８で接続された比較器１４０の比較器出力VCOが供給される。
　すなわち、グレイコードラッチ回路２２１は、画素１１０の列ごとに設けられており、グレイコードラッチ回路２２１には、そのグレイコードラッチ回路２２１が対応する列の比較器１４０の比較器出力VCOが供給される。
　グレイコードラッチ回路２２１は、そこに供給される比較器出力VCOがHレベルのときに、グレイコード発生器２２０から供給される、基準クロックCに同期したグレイコードを、順次ラッチする。そして、グレイコードラッチ回路２２１は、そこに供給される比較器出力VCOがLレベルに反転すると、新たなグレイコードのラッチを停止し、そのときラッチしていたグレイコードのラッチを維持する。
　＜グレイコードラッチ回路２２１の構成例＞
　図１０は、図９のグレイコードラッチ回路２２１の構成例を示す回路図である。
　図１０において、グレイコードラッチ回路２２１は、N個のラッチ回路２３１０ないし２３１Ｎ－１、変換回路２４０、セレクタ２５０、バイナリ加算器２６０、ANDゲート２７１、NOTゲート２７２、及び、ANDゲート２７３を有する。
　ラッチ回路２３１ｎには、グレイコード発生器２２０から、Nビットのグレイコードのうちの、ビットG[n]が供給される。ラッチ回路２３１ｎは、グレイコード発生器２２０から供給されるグレイコードのビットG[n]を、そこに供給される信号LTOP1及びLTOP2に応じてラッチする。
　変換回路２６０は、グレイコードのカウント値の加算を行うために、N個のラッチ回路２３１０ないし２３１Ｎ－１それぞれにラッチされたビットG[0]ないしG[N-1]からなるNビットのグレイコードを、Nビットのバイナリコードに変換し、セレクタ２５０に供給する。
　すなわち、変換回路２６０は、N-1個のEXOR(Exclusive OR)ゲート２４１０ないし２４１Ｎ－２を有する。
　EXORゲート２４１ｎは、ラッチ回路２３１ｎの出力（ラッチ回路２３１ｎがラッチしているビットG[n]）と、1ビットだけ上位のEXORゲート２４１ｎ＋１の出力BC[n+1]とのEXOR演算結果を、Nビットのバイナリコードの最下位ビットからn+1番目のビットBC[n+1]として出力する。
　但し、最下位ビットからN-1ビット目のEXORゲート２４１Ｎ－２だけは、ラッチ回路２３１Ｎ－２の出力（ビットG[N-2]）と、ラッチ回路２３１Ｎ－１の出力（ビットG[N-1]）とのEXOR演算結果を、Nビットのバイナリコードの最下位ビットからN-1番目のビットBC[N-2]として出力する。
　また、変換回路２４０は、ラッチ回路２３１Ｎ－１の出力（ビットG[N-1]）を、そのまま、Nビットのバイナリコードの最上位ビット（最下位ビットからN番目のビット）BC[N-1]として出力する。
　セレクタ２５０には、例えば、システム制御部６（図１）から、制御信号が供給される。セレクタ２５０は、システム制御部６からの制御信号に従い、変換回路２４０から供給されるNビットのバイナリコードを、例えば、最下位ビットから、順次選択して、バイナリ加算器２６０に供給する。
　バイナリ加算器２６０には、セレクタ２５０から、Nビットのバイナリコードが供給される他、システム制御部６から、信号CKH、信号xCKL、及び、カウンタリセット信号xRSTが供給される。
　バイナリ加算器２６０は、信号CKH、信号xCKL、及び、カウンタリセット信号xRSTに応じて、セレクタ２５０から供給される、P相で得られるバイナリコードと、D相で得られるバイナリコードとの加算（バイナリ加算）を行う。このバイナリ加算によりディジタルCDSが行われる。
　バイナリ加算器２６０は、バイナリ加算により得られる加算値を、AD変換及びディジタルCDSを行った結果得られる画素値として出力する。
　ANDゲート２７１は、システム制御部６から供給されるカウントイネーブルCEと、比較器１４０から供給される比較器出力VCOとのAND演算結果を、信号LTOP1として出力する。
　NOTゲート２７２は、比較器１４０から供給される比較器出力VCOを反転して出力する。
　ANDゲート２７３は、システム制御部６から供給されるカウントイネーブルCEと、NOTゲート２７２の出力、すなわち、比較器出力VCOを反転した信号とのAND演算結果を、信号LTOP2として出力する。
　ここで、カウントイネーブル信号CEは、図５で説明したように、P相及びD相の期間だけ、Hレベルになる。
　また、比較器出力VCOは、参照信号がVSL電圧（画素信号）よりも大である場合に、Hレベルとなり、参照信号がVSL電圧（画素信号）よりも大でなくなった場合（参照信号とVSL電圧との大小関係が変化した場合）に、Lレベルとなる。
　したがって、ANDゲート２７１が出力する信号LTOP1は、P相又はD相において、参照信号がVSL電圧よりも大である間、Hレベルになり、参照信号がVSL電圧よりも大でなくなった場合に、Lレベルになる。
　一方、ANDゲート２７３が出力する信号LTOP2は、信号LTOP1とは相補的な信号になる。すなわち、信号LTOP2は、P相又はD相において、参照信号がVSL電圧よりも大である間、Lレベルになり、参照信号がVSL電圧よりも大でなくなった場合に、Hレベルになる。
　なお、図１０のグレイコードラッチ回路２２１では、P相で得られるバイナリコードと、D相で得られるバイナリコードとのバイナリ加算により、ディジタルCDSを行うために、変換回路２４０で、グレイコードがバイナリコードに変換され、そのバイナリコードが、セレクタ２５０を介して、バイナリ加算器２６０に供給されてバイナリ加算される。
　ディジタルCDSは、上述のように、グレイコードラッチ回路２２１の内部で行うことができる他、グレイコードラッチ回路２２１の外部で行うことができる。すなわち、ディジタルCDSは、例えば、グレイコードラッチ回路２２１の外部の図示せぬDPU(Digital Processing Unit)等のプロセッサで行うことができる。この場合、グレイコードラッチ回路２２１は、ディジタルCDSを行うための変換回路２４０、セレクタ２５０、及び、バイナリ加算器２６０を設けずに構成することができる。
　図１１は、図１０のラッチ回路２３１ｎの構成例を示す回路図である。
　ラッチ回路２３１ｎは、ラッチ回路２８０及び２９０を有する。
　ラッチ回路２８０は、カウント値をカウントするためのカウント動作（の一部）として、グレイコード発生器２２０からのグレイコードのカウント値のビットG[n]のラッチを行うカウント動作部の一種である。
　ラッチ回路２８０は、NOTゲート２８１，２８２、及び、２８３を有する。
　NOTゲート２８１は、信号LTOP1がLレベルのときに、ハイインピーダンス状態となり、信号LTOP1がHレベルのときに、グレイコード発生器２２０（図１０）からのグレイコードのビットG[n]を反転して出力する。
　NOTゲート２８２は、NOTゲート２８１又は２８３の出力を反転し、VSL電圧（画素信号）のAD変換結果としてのグレイコードのカウント値の最下位ビットからn+1ビット目のビットGD1[n]として出力する。
　NOTゲート２８３は、信号LTOP1がHレベルのときに、ハイインピーダンス状態となり、信号LTOP1がLレベルのときに、NOTゲート２８２の出力（ビットGD1[n]）を反転して出力する。
　ここで、図１０で説明したように、P相又はD相において、比較器出力VCOがHレベルである場合に、信号LTOP1はHレベルになり、比較器出力VCOがLレベルである場合に、信号LTOP1はLレベルになる。
　したがって、P相又はD相において、比較器出力VCOがHレベルである場合には、NOTゲート２８１が動作状態になるとともに、NOTゲート２８３がハイインピーダンス状態（開放状態）になる。
　その結果、ラッチ回路２８０では、グレイコード発生器２２０からのグレイコードのビットG[n]を、NOTゲート２８１及び２８２によって、NOTゲート２８２の出力であるビットGD1[n]としてラッチするカウント動作が行われ、ビットGD1[n]は、グレイコードのビットG[n]に従って、HレベルとLレベルとを交互にトグルする。
　一方、P相又はD相において、比較器出力VCOがLレベルに反転すると、NOTゲート２８１がハイインピーダンス状態になるとともに、NOTゲート２８３が動作状態になる。
　その結果、ラッチ回路２８０では、NOTゲート２８１及び２８２によるカウント動作が停止される。そして、ラッチ回路２８０では、NOTゲート２８２及び２８３によって、比較器出力VCOがLレベルに反転したときにNOTゲート２８２が出力していたビットGD1[n]が、NOTゲート２８２の出力であるビットGD1[n]として、そのまま維持される。
　ラッチ回路２９０は、ラッチ回路２８０のカウント動作と相補的なタイミングで、ダミーのカウント動作（ダミー動作）を行うダミー動作部の一種であり、ラッチ回路２８０と同一のカウント動作を行うために、ラッチ回路２８０と同一構成になっている。
　すなわち、ラッチ回路２９０は、ラッチ回路２８０と同様に、NOTゲート２９１，２９２、及び、２９３を有する。
　NOTゲート２９１は、信号LTOP2がLレベルのときに、ハイインピーダンス状態となり、信号LTOP2がHレベルのときに、グレイコード発生器２２０（図１０）からのグレイコードのビットG[n]を反転して出力する。
　NOTゲート２９２は、NOTゲート２９１又は２９３の出力を反転し、ビットGD2[n]として出力する。
　NOTゲート２９３は、信号LTOP2がHレベルのときに、ハイインピーダンス状態となり、信号LTOP2がLレベルのときに、NOTゲート２９２の出力（ビットGD2[n]）を反転して出力する。
　ここで、図１０で説明したように、P相又はD相において、比較器出力VCOがLレベルである場合に、信号LTOP2はHレベルになり、比較器出力VCOがHレベルである場合に、信号LTOP2はLレベルになる。
　したがって、P相又はD相において、比較器出力VCOがHレベルである場合には、NOTゲート２９１がハイインピーダンス状態になるとともに、NOTゲート２９３が動作状態になる。
　その結果、ラッチ回路２９０では、NOTゲート２９２及び２９３によって、NOTゲート２９２が出力しているビットGD2[n]が、そのまま、NOTゲート２９２の出力（ビットGD2[n]）として維持される。
　一方、P相又はD相において、比較器出力VCOがLレベルに反転すると、NOTゲート２９１が動作状態になるとともに、NOTゲート２９３がハイインピーダンス状態になる。
　その結果、ラッチ回路２９０では、グレイコード発生器２２０からのグレイコードのビットG[n]を、NOTゲート２９１及び２９２によって、NOTゲート２９２の出力であるビットGD2[n]としてラッチするカウント動作が行われ、ビットGD2[n]は、グレイコードのビットG[n]に従って、HレベルとLレベルとを交互にトグルする。
　以上のように、ラッチ回路２８０は、P相及びD相において、比較器出力VCOがHレベルである場合に、カウント動作を行い、ラッチ回路２９０は、P相及びD相において、比較器出力VCOがLレベルである場合に、カウント動作を行う。
　したがって、ラッチ回路２９０は、ラッチ回路２８０のカウント動作と相補的なタイミングで、カウント動作を行う。
　また、図１１のラッチ回路２３１ｎでは、ラッチ回路２８０のNOTゲート２８２が出力するビットGD1[n]が、VSL電圧（画素信号）のAD変換結果としてのグレイコードのカウント値のビットとして出力されるが、ラッチ回路２９０のNOTゲート２９２が出力するビットGD2[n]は、VSL電圧のAD変換結果としては出力されない。このように、VSL電圧のAD変換結果としては出力されないビットGD2[n]として、グレイコード発生器２２０からのグレイコードのビットG[n]をラッチするラッチ回路２９０のカウント動作は、ダミーのカウント動作（ダミー動作）であるということができる。
　なお、ラッチ回路２８０及び２９０それぞれのカウント動作時の充放電電流を等しくするため、ラッチ回路２８０及び２９０は、負荷が等しくなるようにレイアウト設計されている。
　＜AD変換の動作＞
　図１２は、図９の列信号処理部４のAD変換の動作の例を説明するタイミングチャートである。
　図１２には、図７及び図８と同様に、参照信号、多数VSL電圧、少数VSL電圧、カウントイネーブル信号CE、多数比較器出力VCOj、少数比較器出力VCOi、カウンタリセット信号xRST、信号xCKL、信号CKH、カウンタ電源電位EV、カウンタGND電位EG、及び、カウント値を図示してある。
　さらに、図１２には、バイナリ加算のための制御を行うタイミング、多数ラッチ値GD1j[n]及びGD2j[n]、並びに、少数ラッチ値GD1i[n]及びGD2i[n]が図示されている。
　ここで、多数ラッチ値GD1j[n]とは、多数比較器出力VCOjに応じて、グレイコードのビットG[n]をラッチするラッチ回路２３１ｎ（図１１）を構成するカウント動作部としてのラッチ回路２８０のNOTゲート２８２が出力するビットGD1[n]を表す。
　また、多数ラッチ値GD2j[n]とは、多数比較器出力VCOjに応じて、グレイコードのビットG[n]をラッチするラッチ回路２３１ｎを構成するダミー動作部としてのラッチ回路２９０のNOTゲート２９２が出力するビットGD2[n]を表す。
　さらに、少数ラッチ値GD1i[n]とは、少数比較器出力VCOiに応じて、グレイコードのビットG[n]をラッチするラッチ回路２３１ｎを構成するカウント動作部としてのラッチ回路２８０のNOTゲート２８２が出力するビットGD1[n]を表す。
　また、少数ラッチ値GD2i[n]とは、少数比較器出力VCOiに応じて、グレイコードのビットG[n]をラッチするラッチ回路２３１ｎを構成するダミー動作部としてのラッチ回路２９０のNOTゲート２９２が出力するビットGD2[n]を表す。
　図１１で説明したように、ラッチ回路２８０がカウント動作を行っている場合に、NOTゲート２８２が出力するビットGD1[n]はトグルし、ラッチ回路２９０がダミーのカウント動作（ダミー動作）を行っている場合に、NOTゲート２９２が出力するビットGD2[n]はトグルする。
　したがって、多数ラッチ値GD1j[n]や、少数ラッチ値GD1i[n]がトグルしている場合が、ラッチ回路２３１ｎのラッチ回路２８０がカウント動作を行っている場合である。また、多数ラッチ値GD2j[n]や、少数ラッチ値GD2i[n]がトグルしている場合が、ラッチ回路２３１ｎのラッチ回路２９０がダミー動作を行っている場合である。
　なお、図１２において、参照信号、多数VSL電圧、少数VSL電圧、カウントイネーブル信号CE、多数比較器出力VCOj、少数比較器出力VCOi、カウンタリセット信号xRST、信号xCKL、及び、信号CKHは、図７及び図８と同様であるため、その説明は、適宜省略する。
　P相の開始前の時刻T71において、カウンタリセット信号xRSTが一時的にLレベルにされ、これにより、バイナリ加算器２６０の記憶値としてのバイナリコードのカウント値がリセットされる。
　カウントイネーブル信号CEは、P相及びD相それぞれにおいてのみ、Hレベルにされる。
　また、比較器出力VCO（多数比較器出力VCOj及び少数比較器出力VCOi）は、P相及びD相それぞれの開始時には、Hレベルになっている。
　図１１で説明したように、カウント動作部としてのラッチ回路２８０では、P相又はD相において、すなわち、カウントイネーブル信号CEがHレベルになっている期間において、比較器出力VCOがHレベルになっている場合に、ビットGD1[n]（多数ラッチ値GD1j[n]や少数ラッチ値GD1i[n]）がグレイコードのビットG[n]に従ってトグルするカウント動作が行われる。
　一方、ダミー動作部としてのラッチ回路２９０では、P相又はD相（カウントイネーブル信号CEがHレベルになっている期間）において、比較器出力VCOがLレベルになっている場合に、ビットGD2[n]（多数ラッチ値GD2j[n]や少数ラッチ値GD2i[n]）がグレイコードのビットG[n]に従ってトグルするダミーのカウント動作が行われる。
　図１２では、P相の開始時刻T72において、比較器出力VCO（多数比較器出力VCOj及び少数比較器出力VCOi）がHレベルになっており、カウント動作部としてのラッチ回路２８０は、ビットGD1[n]（多数ラッチ値GD1j[n]や少数ラッチ値GD1i[n]）がグレイコードのビットG[n]に従ってトグルするカウント動作を開始する。
　図７及び図８で説明したように、P相においては、多数VSL電圧、及び、少数VSL電圧のいずれも、リセットレベルであるため、多数VSL電圧のAD変換を行う比較器１４０と、少数VSL電圧のAD変換を行う比較器１４０とでは、近いタイミングで、比較器出力VCO（多数比較器出力VCOj及び少数比較器出力VCOi）が反転する。
　図１２では、図７及び図８と同様に、P相の時刻T73において、多数比較器出力VCOj及び少数比較器出力VCOiのいずれもが、HレベルからLレベルに反転している。
　多数比較器出力VCOjがLレベルに反転すると、多数画素のグレイコードラッチ回路２２１（多数VSL電圧と参照信号との比較結果に応じて、グレイコードをラッチするグレイコードラッチ回路２２１）のラッチ回路２３１ｎを構成するラッチ回路２８０は、多数ラッチ値GD1j[n]がトグルするカウント動作を停止する。
　但し、多数比較器出力VCOjがLレベルに反転すると、多数画素のグレイコードラッチ回路２２１のラッチ回路２３１ｎを構成するラッチ回路２９０は、多数ラッチ値GD2j[n]がトグルするダミー動作としてのカウント動作を開始する。
　同様に、少数比較器出力VCOiがLレベルに反転すると、少数画素のグレイコードラッチ回路２２１（少数VSL電圧と参照信号との比較結果に応じて、グレイコードをラッチするグレイコードラッチ回路２２１）のラッチ回路２３１ｎを構成するラッチ回路２８０は、少数ラッチ値GD1i[n]がトグルするカウント動作を停止する。
　但し、少数比較器出力VCOiがLレベルに反転すると、少数画素のグレイコードラッチ回路２２１のラッチ回路２３１ｎを構成するラッチ回路２９０は、少数ラッチ値GD2i[n]がトグルするダミー動作としてのカウント動作を開始する。
　図１２では、P相の時刻T73において、多数比較器出力VCOj及び少数比較器出力VCOiがLレベルに反転し、その結果、H個のグレイコードラッチ回路２２１のすべてのラッチ回路２８０がカウント動作を停止している。
　さらに、図１２では、P相の時刻T73での、多数比較器出力VCOj及び少数比較器出力VCOiの反転に応じて、H個のグレイコードラッチ回路２２１のラッチ回路２３１ｎを構成するすべてのラッチ回路２９０がダミー動作としてのカウント動作を開始している。
　そして、P相の終了時刻T74において、カウントイネーブル信号CEがHレベルからLレベルになり、これにより、H個のグレイコードラッチ回路２２１のラッチ回路２３１ｎを構成するすべてのラッチ回路２９０がダミー動作としてのカウント動作を停止する。
　P相の終了後、D相の開始前の時刻T121において、例えば、システム制御部６は、バイナリ加算のために、ラッチ回路２３１０ないし２３１Ｎ－１にラッチされたビットGD1[0]ないしGD1[N-1]（G[0]ないしG[N-1]）で構成されるNビットのグレイコードのカウント値を、バイナリコードのカウント値に変換するように、グレイコードラッチ回路２２１（図１０）を制御する。
　グレイコードラッチ回路２２１では、変換回路２４０が、ラッチ回路２３１０ないし２３１Ｎ－１にラッチされたグレイコードのビットGD1[0]ないしGD1[N-1]を、バイナリコードのビットBC[0]ないしBC[N-1]に変換し、セレクタ２５０に供給する。
　セレクタ２５０は、システム制御部６の制御に従い、変換回路２４０から供給されるバイナリコードのビットBC[0]ないしBC[N-1]を、最下位ビットから、順次選択して、バイナリ加算器２６０に供給する。
　以上のようにして、バイナリ加算器２６０には、セレクタ２５０から、バイナリコードのビットBC[0]ないしBC[N-1]が、最下位ビットから順次供給される。その結果、バイナリ加算器２６０の記憶値としてのバイナリコードのカウント値は、徐々に増加し、最終的には、ラッチ回路２３１０ないし２３１Ｎ－１（を構成するラッチ回路２８０）にビットがラッチされたグレイコードに対応するバイナリコードになる。
　図１２では、時刻T121のバイナリ加算のための制御において、バイナリ加算器２６０に記憶されたバイナリコードのP相のカウント値は、セレクタ２５０から順次供給されるバイナリコードのビットBC[0]ないしBC[N-1]に応じて徐々に増加し、最終的に、値Pになっている。
　その後、D相の開始前に、信号xCKLが一時的にLレベルにされ、さらに、信号CKHが一時的にHレベルにされることで、図６で説明したように、P相のカウント値Pが値-Pに反転される。この値-Pを初期値として、その後のD相のカウントが行われる。
　図１２では、カウントイネーブル信号CE、及び、H個の比較器１４０すべての比較器出力VCO（多数比較器出力VCOj及び少数比較器出力VCOi）がHレベルになっているD相の開始時刻T75において、カウント動作部としてのラッチ回路２８０は、ビットGD1[n]（多数ラッチ値GD1j[n]や少数ラッチ値GD1i[n]）がグレイコードのビットG[n]に従ってトグルするカウント動作を開始する。
　D相においては、多数VSL電圧と少数VSL電圧とが異なるため、多数VSL電圧のAD変換を行う比較器１４０の多数比較器出力VCOjと、少数VSL電圧のAD変換を行う比較器１４０の少数比較器出力VCOiとは、異なるタイミングで反転する。
　図１２では、図７及び図８と同様に、D相の時刻T76において、多数比較器出力VCOjが、HレベルからLレベルに反転している。多数比較器出力VCOjがLレベルに反転すると、多数画素のグレイコードラッチ回路２２１のラッチ回路２３１ｎを構成するラッチ回路２８０は、多数ラッチ値GD1j[n]がトグルするカウント動作を停止する。
　但し、D相の時刻T76において、多数比較器出力VCOjがLレベルに反転すると、多数画素のグレイコードラッチ回路２２１のラッチ回路２３１ｎを構成するラッチ回路２９０は、多数ラッチ値GD2j[n]がトグルするダミー動作としてのカウント動作を開始する。
　図１２では、D相の、時刻T76の後の時刻T77において、少数比較器出力VCOiが、HレベルからLレベルに反転している。少数比較器出力VCOiがLレベルに反転すると、少数画素のグレイコードラッチ回路２２１のラッチ回路２３１ｎを構成するラッチ回路２８０は、少数ラッチ値GD1i[n]がトグルするカウント動作を停止する。
　但し、D相の時刻T77において、少数比較器出力VCOiがLレベルに反転すると、少数画素のグレイコードラッチ回路２２１のラッチ回路２３１ｎを構成するラッチ回路２９０は、少数ラッチ値GD2i[n]がトグルするダミー動作としてのカウント動作を開始する。
　そして、D相の終了時刻T78において、カウントイネーブル信号CEがHレベルからLレベルになり、これにより、H個のグレイコードラッチ回路２２１のラッチ回路２３１ｎを構成するラッチ回路２９０がダミー動作としてのカウント動作を停止する。
　D相が終了した時刻T78の後の時刻T122において、例えば、システム制御部６は、バイナリ加算のために、ラッチ回路２３１０ないし２３１Ｎ－１にラッチされたビットGD1[0]ないしGD1[N-1]で構成されるNビットのグレイコードのカウント値を、バイナリコードのカウント値に変換するように、グレイコードラッチ回路２２１（図１０）を制御する。
　グレイコードラッチ回路２２１では、変換回路２４０が、ラッチ回路２３１０ないし２３１Ｎ－１にラッチされたグレイコードのビットGD1[0]ないしGD1[N-1]を、バイナリコードのビットBC[0]ないしBC[N-1]に変換し、セレクタ２５０に供給する。
　セレクタ２５０は、システム制御部６の制御に従い、変換回路２４０から供給されるバイナリコードのビットBC[0]ないしBC[N-1]を、最下位ビットから、順次選択して、バイナリ加算器２６０に供給する。
　以上のようにして、バイナリ加算器２６０には、セレクタ２５０から、バイナリコードのビットBC[0]ないしBC[N-1]が、最下位ビットから、順次供給される。
　バイナリ加算器２６０には、上述したように、P相のカウント値Pを反転した値-Pが記憶されている。
　バイナリ加算値２６０は、値-Pを初期値として、セレクタ２５０から順次供給されるバイナリコードのビットBC[n]を加算していく。
　その結果、バイナリ加算器２６０の記憶値としてのバイナリコードのカウント値は、徐々に増加し、最終的には、D相のカウント値からP相のカウント値を減算するディジタルCDSを行った後の画素値となる。
　図１２では、多数画素のグレイコードラッチ回路２２１のバイナリ加算器２６０に記憶されたカウント値として、値Dj-Pが得られている。また、少数画素グレイコードラッチ回路２２１のバイナリ加算器２６０に記憶されたカウント値として、値Di-Pが得られている。
　以上から、H個のグレイコードラッチ回路２２１のラッチ回路２３１ｎを構成するラッチ回路２８０は、P相の開始時刻T72から、多数比較器出力VCOj及び少数比較器出力VCOiが反転する時刻T73まで、多数ラッチ値GD1j[n]及び少数ラッチ値GD1i[n]がトグルするカウント動作を行う。
　また、H個のグレイコードラッチ回路２２１のうちの、多数画素のグレイコードラッチ回路２２１のラッチ回路２３１ｎを構成するラッチ回路２８０は、D相の開始時刻T75から、多数比較器出力VCOjが反転する時刻T76まで、多数ラッチ値GD1j[n]がトグルするカウント動作を行う。
　さらに、H個のグレイコードラッチ回路２２１のうちの、少数画素のグレイコードラッチ回路２２１のラッチ回路２３１ｎを構成するラッチ回路２８０は、D相の開始時刻T75から、少数比較器出力VCOiが反転する時刻T77まで、少数ラッチ値GD1i[n]がトグルするカウント動作を行う。
　一方、H個のグレイコードラッチ回路２２１のラッチ回路２３１ｎを構成するラッチ回路２９０は、P相において、多数比較器出力VCOj及び少数比較器出力VCOiが反転する時刻T73から、P相の終了時刻T73まで、多数ラッチ値GD2j[n]及び少数ラッチ値GD2i[n]がトグルするダミー動作としてのカウント動作を行う。
　また、H個のグレイコードラッチ回路２２１のうちの、多数画素のグレイコードラッチ回路２２１のラッチ回路２３１ｎを構成するラッチ回路２９０は、D相において、多数比較器出力VCOjが反転する時刻T76から、D相の終了時刻T78まで、多数ラッチ値GD2j[n]がトグルするダミー動作としてのカウント動作を行う。
　さらに、H個のグレイコードラッチ回路２２１のうちの、少数画素のグレイコードラッチ回路２２１のラッチ回路２３１ｎを構成するラッチ回路２９０は、D相において、少数比較器出力VCOiが反転する時刻T77から、D相の終了時刻T78まで、少数ラッチ値GD2i[n]がトグルするダミー動作としてのカウント動作を行う。
　したがって、多数画素のグレイコードラッチ回路２２１のラッチ回路２３１ｎについては、P相及びD相において、カウント動作部としてのラッチ回路２８０がカウント動作を行っている場合には、ダミー動作部としてのラッチ回路２９０がダミー動作を停止している。また、ラッチ回路２８０がカウント動作を停止している場合には、ラッチ回路２９０がダミー動作を行っている。
　同様に、少数画素のグレイコードラッチ回路２２１のラッチ回路２３１ｎについても、P相及びD相において、ラッチ回路２８０がカウント動作を行っている場合には、ラッチ回路２９０がダミー動作を停止している。また、ラッチ回路２８０がカウント動作を停止している場合には、ラッチ回路２９０がダミー動作を行っている。
　以上のように、グレイコードラッチ回路２２１のラッチ回路２３１ｎでは、P相及びD相において、ラッチ回路２８０がカウント動作を行っているか、又は、ラッチ回路２９０がダミー動作を行っている。したがって、グレイコードラッチ回路２２１の動作電流は、P相及びD相に亘って、一定になり、グレイコードラッチ回路２２１の電源電圧も、撮影条件（被写体の形状や輝度等）によらず、一定になる。
　すなわち、図１２において、P相の開始時刻T72から、多数比較器出力VCOj及び少数比較器出力VCOiが反転する時刻T73までの期間D71のグレイコードラッチ回路２２１の電源電圧Vdd1、時刻T73から、P相の終了時刻T74までの期間D72のグレイコードラッチ回路２２１の電源電圧Vdd2、D相の開始時刻T75から、多数比較器出力VCOjが反転する時刻T76までの期間D73のグレイコードラッチ回路２２１の電源電圧Vdd3、多数比較器出力VCOjが反転する時刻T76から、少数比較器出力VCOiが反転する時刻T77までの期間D74のグレイコードラッチ回路２２１の電源電圧Vdd4、少数比較器出力VCOiが反転する時刻T77から、D相の終了時刻T78までの期間D75のグレイコードラッチ回路２２１の電源電圧Vdd5は、同一になっている。
　その結果、図７で説明したような、グレイコードラッチ回路２２１の電源電圧（の変動量）が変動することにより、AD変換結果に誤差が生じ、ストリーキングが発生することを防止することができる。
　なお、バイナリコードのカウント値は、カウント時に、1ビット以上が変化するが、グレイコードのカウント値は、カウント時に、1ビットだけが変化するので、グレイコードのカウント値においてトグルするビット数は、バイナリコードのカウント値においてトグルするビット数以下になる。したがって、グレイコードのカウント値を用いる場合には、バイナリコードのカウント値を用いる場合に比較して、消費電力を低減することができる。
　但し、グレイコードのカウント値を用いる場合には、ディジタルCDSのために、グレイコードをバイナリコードに変換する必要があるが、バイナリコードのカウント値を用いる場合には、そのような変換を行う必要がない。
　＜列信号処理部４の第３の構成例＞
　図１３は、図１の列信号処理部４の第３の構成例を示すブロック図である。
　なお、図中、図９の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　また、図１３では、図９の場合と同様に、バイアス回路１２０、参照信号生成回路１３０、比較器１４０、並びに、コンデンサ１４１及び１４２の図示は、省略してある。
　図１３の列信号処理部４は、グレイコードカウンタ２１０に代えて、ハイブリットカウンタ３００が設けられている点で、図９の場合と相違する。
　ハイブリッドカウンタ３００は、図９のグレイコードカウンタ２１０と同様に、H'(<H)列ごとに配置されており、そのハイブリッドカウンタ３００が配置されたH'列の画素１１０の画素信号のAD変換としてのカウント値のカウントを担当する。
　ハイブリッドカウンタ３００には、そのハイブリッドカウンタ３００がAD変換を担当するH'列の画素１１０それぞれとVSL８で接続されたH'個の比較器１４０の比較器出力VCOが供給される。
　ハイブリッドカウンタ３００は、グレイコード発生器２２０、並びに、H'個のグレイコードラッチ回路３１１、及び、バイナリカウンタ３１２を有し、H'個の比較器１４０の比較器出力VCOに応じて、カウント値のカウントを行う。
　ハイブリットカウンタ３００では、カウント値の下位ビットのカウントが、グレイコードで行われ、カウント値の上位ビットのカウントが、バイナリコードで行われる。
　したがって、ハイブリッドカウント３００でカウントされるカウント値は、上位ビットがバイナリコードで構成され、下位ビットがグレイコードで構成される、いわばハイブリッドな値になる。
　ハイブリッドカウンタ３００は、グレイコードラッチ回路２２１に代えて、グレイコードラッチ回路３１１が設けられている点で、図９のグレイコードカウンタ２２１と相違する。
　さらに、ハイブリッドカウンタ３００は、バイナリカウンタ３１２が新たに設けられている点で、図９のグレイコードカウンタ２２１と相違する。
　グレイコードラッチ回路３１１には、グレイコード発生器２２０からグレイコードが供給される。
　いま、ハイブリッドカウンタ３００でカウントされるカウント値がNビットのカウント値であるとすると、グレイコードラッチ回路３１１には、グレイコード発生器２２０から、Nビット未満のMビットのグレイコードを構成するビットG[0]ないしG[M-1]が供給される。
　また、グレイコードラッチ回路３１１は、画素１１０の列ごとに設けられており、グレイコードラッチ回路３１１には、そのグレイコードラッチ回路３１１が対応する列の比較器１４０の比較器出力VCOが供給される。
　グレイコードラッチ回路３１１は、そこに供給される比較器出力VCOがHレベルのときに、グレイコード発生器２２０から供給されるMビットのグレイコードを、順次ラッチする。そして、グレイコードラッチ回路３１１は、そこに供給される比較器出力VCOがLレベルに反転すると、新たなグレイコードのラッチを停止し、そのときラッチしていたグレイコードのラッチを維持する。
　グレイコードラッチ回路３１１がラッチを維持しているMビットのグレイコードが、そのグレイコードラッチ回路が対応する列の画素からのVSL電圧（画素信号）のAD変換結果としてのNビットのカウント値の下位ビットである。
　ここで、グレイコードラッチ回路３１１がラッチする、カウント値の下位のMビットを、以下、下位ビットカウント値ともいう。
　バイナリカウンタ３１２は、グレイコードラッチ回路３１１に対応して設けられている。
　バイナリカウンタ３１２には、そのバイナリカウンタ３１２に対応するグレイコードラッチ回路３１１から、そのグレイコードラッチ回路３１１でカウントされている下位ビットカウント値（の最上位ビット）の桁上げを表すキャリー(carry)信号が供給される。
　バイナリカウンタ３１２は、グレイコードラッチ回路３１１からのキャリー信号に同期して、Nビットのカウント値の、下位Mビットよりも上位の上位ビット（N-Mビット）を、バイナリコードでカウントする。
　ここで、バイナリカウンタ３１２がカウントする、カウント値の上位のN-Mビットを、以下、上位ビットカウント値ともいう。
　グレイコードラッチ回路３１１がラッチするMビットの下位ビットカウント値と、そのグレイコードラッチ回路３１１に対応するバイナリカウンタ３１２がカウントするN-Mビットの上位ビットカウント値とから得られるNビットの値が、対応する列の画素からのVSL電圧（画素信号）のAD変換結果としてのNビットのカウント値になる。
　＜グレイコードラッチ回路３１１の構成例＞
　図１４は、図１３のグレイコードラッチ回路３１１の構成例を示す回路図である。
　なお、図中、図１０のグレイコードラッチ回路２２１と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　図１４では、M=5になっており、したがって、グレイコードラッチ回路３１１がラッチする下位ビットカウント値は、5ビットのグレイコードである。なお、Mは5に限定されるものではない。
　図１４のグレイコードラッチ回路３１１は、ラッチ回路２３１０ないし２３１４、変換回路２４０、セレクタ２５０、及び、バイナリ加算器２６０を有する点で、図１０のグレイコードラッチ回路２２１と共通する。
　但し、グレイコードラッチ回路３１１は、メタステーブル対策ラッチ回路２６１、及び、スイッチ２６２が新たに設けられている点で、図１０のグレイコードラッチ回路２２１と相違する。
　図１４において、ラッチ回路２３１ｍは（m=0,1,2,3,4)、図１１に示したように構成される。
　したがって、グレイコードラッチ回路３１１において、下位ビットカウント値をラッチするラッチ回路２３１ｍでは、図１０のグレイコードラッチ回路２２１の場合と同様に、P相及びD相において、ラッチ回路２８０がカウント動作を行っているか、又は、ラッチ回路２９０がダミー動作を行っている。
　そのため、下位ビットカウント値にのみ注目した場合、グレイコードラッチ回路３１１の動作電流、ひいては、グレイコードラッチ回路３１１の電源電圧は、図１０のグレイコードラッチ回路２２１の場合と同様に、P相及びD相に亘って、一定になる。
　図１４において、メタステーブル対策ラッチ回路２６１には、ラッチ回路２３１４でラッチされているグレイコードのビットGD1[4]=G[4]、すなわち、グレイコードの下位ビットカウント値の最上位ビットGD1[4]が供給される。
　ここで、ラッチ回路２３１４でラッチされている、グレイコードの下位ビットカウント値の最上位ビットGD1[4]は、下位ビットカウント値の桁上げを表すキャリー信号として、そのまま、バイナリカウンタ３１２に供給することができる。
　但し、ラッチ回路２３１４でラッチされているビットGD1[4]を、下位ビットカウント値の桁上げを表すキャリー信号として、そのまま、バイナリカウンタ３１２に供給する場合には、下位ビットカウント値の桁上げが生じていないのにもかかわらず、バイナリカウンタ３１２でカウントされる上位ビットカウント値の最下位ビットが、メタステーブル（ビット不整合性）によって、桁上げすることがある。
　すなわち、キャリー信号としてのビットGD1[4]のエッジと、比較器出力VCOの反転のタイミングが近接している場合、バイナリカウンタ３１２でカウントされる上位ビットカウント値の最下位ビットがL又はHレベルに定まらないメタステーブルが生じることがある。
　ここで、メタステーブルの詳細については、例えば、特許文献１の図１７で説明されている。
　上位ビットカウント値の最下位ビットにメタステーブルが生じると、グレイコードの下位ビットカウント値が桁上げしていないのに、上位ビットカウント値の最下位ビットに桁上げが生じることがある。この場合、M=5では、上位ビットカウント値の最下位ビットは、10進数では、32(=25)に対応するから、カウント値に、32という大きな値のデータ飛びが発生する。
　上述のメタステーブルについては、キャリー信号を、バイナリカウンタ３１２に供給するときに一時ラッチし、キャリー信号のエッジ期間に対してマスク期間を設けることで、発生確率を低減することができる。
　メタステーブル対策ラッチ回路２６１は、ラッチ回路２３１４でラッチされている、キャリー信号となる下位ビットカウント値の最上位ビットGD1[4]をラッチすることで、上述のように、メタステーブルの発生確率を低減させている。
　メタステーブル対策ラッチ回路２６１でラッチされた下位ビットカウント値の最上位ビットGD1[4]は、キャリー信号として、スイッチ２６２を介して、バイナリカウンタ３１２の端子Carryに供給される。
　ここで、メタステーブル対策ラッチ回路２６１は、マスク制御信号に応じて、下位ビットカウント値の最上位ビットGD1[4]をラッチする。マスク制御信号は、例えば、システム制御部６（図１）から供給される。
　スイッチ２６２は、バイナリ加算器２６０で行われる下位ビットカウント値の加算によって生じる桁上げを表すキャリー信号、又は、メタステーブル対策ラッチ回路２６１でラッチされるキャリー信号（下位ビットカウント値の最上位ビットGD1[4]（と同一周波数の信号））を、バイナリカウンタ３１２の端子Carryに供給する。
　すなわち、図１４において、バイナリ加算器２６０では、バイナリコードに変換された下位ビットカウント値のバイナリ加算が行われるが、そのとき、下位ビットカウント値の最上位ビットに桁上げが生じることがある。
　バイナリ加算器２６０は、バイナリ加算により、下位ビットカウント値の最上位ビットに桁上げが生じた場合には、その桁上げを表すキャリー信号を、スイッチ２６２に供給する。
　スイッチ２６２は、バイナリ加算器２６０でバイナリ加算が行われる期間では、バイナリ加算器２６０から供給されるキャリー信号を選択して、バイナリカウンタ３１２の端子Carryに供給する。
　また、スイッチ２６２は、例えば、バイナリ加算器２６０でバイナリ加算が行われる期間以外の期間では、メタステーブル対策ラッチ回路２６１から供給されるキャリー信号を選択して、バイナリカウンタ３１２の端子Carryに供給する。
　なお、ラッチ回路２３１ｍは、図１１に示したように構成され、ラッチ回路２８０及び２９０を有する。
　カウント動作部としてのラッチ回路２８０でラッチされる下位ビットカウント値の最上位ビットGD1[4]は、上述のように、キャリー信号として、バイナリカウンタ３１２の端子Carryに供給される。
　一方、ダミー動作部としてのラッチ回路２９０でラッチされる下位ビットカウント値の最上位ビットGD2[4]は、キャリー信号として、バイナリカウンタ３１２の端子dCarryに供給される。
　バイナリカウンタ３１２では、端子Carryに供給されるキャリー信号に同期して、上位ビットカウント値をカウントするためのカウント動作が行われる。また、バイナリカウンタ３１２では、端子dCarryに供給されるキャリー信号に同期して、ダミーのカウント動作が行われる。
　すなわち、図１４において、ラッチ回路２３１ｍを構成するダミー動作部としてのラッチ回路２９０でラッチされる下位ビットカウント値の最上位ビットGD2[4]は、バイナリカウンタ３１２がダミーのカウント動作を行うために、キャリー信号として、バイナリカウンタ３１２の端子dCarryに供給される。
　＜バイナリカウンタ３１２の構成例＞
　図１５は、図１４のバイナリカウンタ３１２の構成例を示す回路図である。
　なお、図中、図５のカウンタ１５０と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　バイナリカウンタ３１２は、カウント動作を行うバイナリカウンタ１７０と、ダミーのカウント動作（ダミー動作）を行うバイナリカウンタ１８０を有する点で、図５のカウンタ１５０と共通する。
　但し、バイナリカウンタ３１２は、ANDゲート１６１及び１６２、NOTゲート１６３、及び、ANDゲート１６４が設けられていない点で、図５のカウンタ１５０と相違する。
　なお、図１５において、バイナリカウンタ１７０は、上位ビットカウント値のビット数であるN-Mビットに等しい数のD-FF１７１を有する。バイナリカウンタ１８０も、同様に、N-Mビットに等しい数のD-FF１８１を有する。
　ここで、ラッチ回路２３１ｍ（図１４）を構成するラッチ回路２８０（図１１）が出力するビットGD1[n]は、P相又はD相において、比較器出力VCOがHレベルである場合にトグルする。
　したがって、バイナリカウンタ３１２の端子Carryに供給される、キャリー信号としての、ラッチ回路２３１４を構成するラッチ回路２８０でラッチされる下位ビットカウント値の最上位ビットGD1[4]は、P相又はD相において、比較器出力VCOがHレベルである場合にトグルする。
　図１５において、端子Carryに供給されるキャリー信号は、バイナリカウンタ１７０に供給され、バイナリカウンタ１７０は、端子Carryに供給されるキャリー信号に同期して、上位ビットカウント値をカウントするためのカウント動作を行う。
　上述したように、端子Carryに供給されるキャリー信号（ビットGD1[4]）がトグルするのは、P相又はD相において、比較器出力VCOがHレベルである場合である。したがって、バイナリカウンタ３１２において、カウント動作部としてのバイナリカウンタ１７０がカウント動作を行うのは、P相又はD相において、比較器出力VCOがHレベルである場合である。
　一方、ラッチ回路２３１ｍ（図１４）を構成するラッチ回路２９０（図１１）が出力するビットGD2[n]は、P相又はD相において、比較器出力VCOがLレベルである場合にトグルする。
　したがって、バイナリカウンタ３１２の端子dCarryに供給される、キャリー信号としての、ラッチ回路２３１４を構成するラッチ回路２９０（図１１）でラッチされる下位ビットカウント値の最上位ビットGD2[4]は、P相又はD相において、比較器出力VCOがLレベルである場合にトグルする。
　図１５において、端子dCarryに供給されるキャリー信号は、バイナリカウンタ１８０に供給され、バイナリカウンタ１８０は、端子dCarryに供給されるキャリー信号に同期して、上位ビットカウント値をカウントするためのダミーのカウント動作を行う。
　上述したように、端子dCarryに供給されるキャリー信号（ビットGD2[4]）がトグルするのは、P相又はD相において、比較器出力VCOがLレベルである場合である。したがって、バイナリカウンタ３１２において、ダミー動作部としてのバイナリカウンタ１８０がダミーのカウント動作を行うのは、P相又はD相において、比較器出力VCOがLレベルである場合である。
　＜AD変換の動作＞
　図１６は、図１３の列信号処理部４のAD変換の動作の例を説明するタイミングチャートである。
　図１６には、図１２と同様に、参照信号、多数VSL電圧、少数VSL電圧、カウントイネーブル信号CE、多数比較器出力VCOj、少数比較器出力VCOi、カウンタリセット信号xRST、信号xCKL、信号CKH、バイナリ加算のための制御を行うタイミング、多数ラッチ値GD1j[m]及びGD2j[m]、少数ラッチ値GD1i[m]及びGD2i[m]、カウンタ電源電位EV、カウンタGND電位EG、及び、カウント値を図示してある。
　なお、図１６において、カウント値とは、グレイコードラッチ回路３１１でラッチされたMビットの下位ビットカウント値を下位ビットの値とし、バイナリカウンタ３１２でカウントされたN-Mビットの上位ビットカウント値を上位ビットの値とするカウント値である。
　また、図１６において、参照信号、多数VSL電圧、少数VSL電圧、カウントイネーブル信号CE、多数比較器出力VCOj、少数比較器出力VCOi、カウンタリセット信号xRST、信号xCKL、及び、信号CKHは、図７や、図８、図１２と同様であるため、その説明は、適宜省略する。
　P相の開始前の時刻T71において、カウンタリセット信号xRSTが一時的にLレベルにされ、これにより、バイナリ加算器２６０の記憶値としてのバイナリコードの下位ビットカウント値がリセットされる。
　カウントイネーブル信号CEは、P相及びD相それぞれにおいてのみ、Hレベルにされる。
　また、比較器出力VCO（多数比較器出力VCOj及び少数比較器出力VCOi）は、P相及びD相それぞれの開始時には、Hレベルになっている。
　P相又はD相において、すなわち、カウントイネーブル信号CEがHレベルになっている期間において、比較器出力VCOがHレベルになっている場合、グレイコードラッチ回路３１１のラッチ回路２３１ｍを構成するラッチ回路２８０では、ビットGD1[m]（多数ラッチ値GD1j[m]や少数ラッチ値GD1i[m]）がグレイコードのビットG[m]に従ってトグルするカウント動作が行われる。
　さらに、P相又はD相において、比較器出力VCOがHレベルになっている場合、バイナリカウンタ３１２の端子Carryに供給されるキャリー信号（ビットGD1[4]）はトグルする。この場合、バイナリカウンタ３１２を構成するバイナリカウンタ１７０は、端子Carryに供給される、トグルするキャリー信号に同期して、上位ビットカウント値をカウントするためのカウント動作を行う。
　一方、P相又はD相（カウントイネーブル信号CEがHレベルになっている期間）において、比較器出力VCOがLレベルになっている場合、グレイコードラッチ回路３１１のラッチ回路２３１ｍを構成するラッチ回路２９０では、ビットGD2[m]（多数ラッチ値GD2j[m]や少数ラッチ値GD2i[m]）がグレイコードのビットG[m]に従ってトグルするダミーのカウント動作が行われる。
　さらに、P相又はD相において、比較器出力VCOがLレベルになっている場合、バイナリカウンタ３１２の端子dCarryに供給されるキャリー信号としてのビットGD2[4]はトグルする。この場合、バイナリカウンタ３１２を構成するバイナリカウンタ１８０は、端子dCarryに供給される、トグルするキャリー信号としてのビットGD2[4]に同期して、上位ビットカウント値をカウントするためのダミーのカウント動作を行う。
　図１６では、P相の開始時刻T72において、比較器出力VCOがHレベルになっており、グレイコードラッチ回路３１１のラッチ回路２３１ｍを構成するラッチ回路２８０は、ビットGD1[m]（多数ラッチ値GD1j[m]や少数ラッチ値GD1i[m]）がグレイコードのビットG[m]に従ってトグルするカウント動作を開始する。
　さらに、バイナリカウンタ３１２を構成するバイナリカウンタ１７０は、端子Carryに供給される、トグルするキャリー信号（GD1[4]）に同期して、上位ビットカウント値をカウントするためのカウント動作を行う。
　P相においては、多数VSL電圧、及び、少数VSL電圧のいずれも、リセットレベルであるため、多数VSL電圧のAD変換を行う比較器１４０と、少数VSL電圧のAD変換を行う比較器１４０とでは、近いタイミングで、比較器出力VCO（多数比較器出力VCOj及び少数比較器出力VCOi）が反転する。
　図１６では、図７等と同様に、P相の時刻T73において、多数比較器出力VCOj及び少数比較器出力VCOiのいずれもが、HレベルからLレベルに反転している。
　多数比較器出力VCOjがLレベルに反転すると、多数画素のグレイコードラッチ回路３１１（多数VSL電圧と参照信号との比較結果に応じて、グレイコードをラッチするグレイコードラッチ回路３１１）のラッチ回路２３１ｍを構成するラッチ回路２８０は、多数ラッチ値GD1j[m]がトグルするカウント動作を停止する。
　その結果、多数画素のバイナリカウンタ３１２（多数画素のグレイコードラッチ回路３１１からキャリー信号が供給されるバイナリカウンタ３１２）の端子Carryに供給されるキャリー信号としてのビットGD1[4]のトグルが停止する。
　キャリー信号としてのビットGD1[4]のトグルが停止すると、多数画素のバイナリカウンタ３１２を構成するバイナリカウンタ１７０は、上位ビットカウント値をカウントするカウント動作を停止する。
　但し、多数比較器出力VCOjがLレベルに反転すると、多数画素のグレイコードラッチ回路３１１のラッチ回路２３１ｍを構成するラッチ回路２９０は、多数ラッチ値GD2j[m]がトグルするダミー動作としてのカウント動作を開始する。
　その結果、多数画素のバイナリカウンタ３１２の端子dCarryに供給されるキャリー信号としてのビットGD2[4]のトグルが開始される。
　キャリー信号としてのビットGD2[4]のトグルが開始されると、多数画素のバイナリカウンタ３１２を構成するバイナリカウンタ１８０は、そのキャリー信号としてのビットGD2[4]のトグルに同期して、上位ビットカウント値をカウントするダミー動作としてのカウント動作を開始する。
　同様に、少数比較器出力VCOiがLレベルに反転すると、少数画素のグレイコードラッチ回路３１１（少数VSL電圧と参照信号との比較結果に応じて、グレイコードをラッチするグレイコードラッチ回路３１１）のラッチ回路２３１ｍを構成するラッチ回路２８０は、少数ラッチ値GD1i[m]がトグルするカウント動作を停止する。
　その結果、少数画素のバイナリカウンタ３１２（少数画素のグレイコードラッチ回路３１１からキャリー信号が供給されるバイナリカウンタ３１２）の端子Carryに供給されるキャリー信号としてのビットGD1[4]のトグルが停止する。
　キャリー信号としてのビットGD1[4]のトグルが停止すると、少数画素のバイナリカウンタ３１２を構成するバイナリカウンタ１７０は、上位ビットカウント値をカウントするカウント動作を停止する。
　但し、少数比較器出力VCOiがLレベルに反転すると、少数画素のグレイコードラッチ回路３１１のラッチ回路２３１ｍを構成するラッチ回路２９０は、少数ラッチ値GD2j[m]がトグルするダミー動作としてのカウント動作を開始する。
　その結果、少数画素のバイナリカウンタ３１２の端子dCarryに供給されるキャリー信号としてのビットGD2[4]のトグルが開始される。
　キャリー信号としてのビットGD2[4]のトグルが開始されると、少数画素のバイナリカウンタ３１２を構成するバイナリカウンタ１８０は、そのキャリー信号としてのビットGD2[4]のトグルに同期して、上位ビットカウント値をカウントするダミー動作としてのカウント動作を開始する。
　図１６では、P相の時刻T73において、多数比較器出力VCOj及び少数比較器出力VCOiがLレベルに反転している。その結果、H個のグレイコードラッチ回路３１１のラッチ回路２３１ｍを構成するラッチ回路２８０（図１１）がカウント動作を停止し、多数ラッチ値GD1j[m]及び少数ラッチ値GD1i[m]のトグルが停止している。
　さらに、P相の時刻T73での、多数ラッチ値GD1j[m]及び少数ラッチ値GD1i[m]のトグルの停止に応じて、H個のバイナリカウンタ３１２を構成するバイナリカウンタ１７０（図１５）がカウント動作を停止している。
　また、P相の時刻T73での、多数比較器出力VCOj及び少数比較器出力VCOiの反転に応じて、H個のグレイコードラッチ回路３１１のすべてのラッチ回路２３１ｍを構成するラッチ回路２９０（図１１）がダミー動作としてのカウント動作を開始し、多数ラッチ値GD2j[m]及び少数ラッチ値GD2i[m]のトグルが開始されている。
　さらに、P相の時刻T73での、多数ラッチ値GD2j[m]及び少数ラッチ値GD2i[m]のトグルの開始に応じて、H個のバイナリカウンタ３１２を構成するバイナリカウンタ１８０がダミー動作としてのカウント動作を開始している。
　そして、P相の終了時刻T74において、カウントイネーブル信号CEがHレベルからLレベルになり、これにより、H個のグレイコードラッチ回路３１１のラッチ回路２３１ｍを構成するラッチ回路２９０のすべてがダミー動作としてのカウント動作を停止する。
　さらに、P相の終了時刻T74での、カウントイネーブル信号CEのHレベルからLレベルへの反転に応じて、H個のバイナリカウンタ３１２を構成するバイナリカウンタ１８０がダミー動作としてのカウント動作を停止する。
　ここで、時刻T72から時刻T73までの間においては、上位ビットカウント値が、バイナリカウンタ３１２を構成するバイナリカウンタ１７０によってカウントされる。これにより、カウント値は増加している。
　P相の終了後、D相の開始前の時刻T121において、例えば、システム制御部６は、バイナリ加算のために、ラッチ回路２３１０ないし２３１４にラッチされたビットGD1[0]ないしGD1[4]で構成される5ビットのグレイコードの下位ビットカウント値を、バイナリコードの下位ビットカウント値に変換するように、グレイコードラッチ回路３１１（図１４）を制御する。
　グレイコードラッチ回路３１１では、変換回路２４０が、ラッチ回路２３１０ないし２３１４にラッチされたグレイコードのビットGD1[0]ないしGD1[4]を、バイナリコードのビットBC[0]ないしBC[4]に変換し、セレクタ２５０に供給する。
　セレクタ２５０は、システム制御部６の制御に従い、変換回路２４０から供給されるバイナリコードのビットBC[0]ないしBC[4]を、最下位ビットから、順次選択して、バイナリ加算器２６０に供給する。
　以上のようにして、バイナリ加算器２６０には、セレクタ２５０から、バイナリコードのビットBC[0]ないしBC[4]が、最下位ビットから、順次供給される。その結果、バイナリ加算器２６０の記憶値としての下位ビットカウント値は、徐々に増加し、その下位ビットカウント値の増加に伴って、カウント値は増加する。
　図１６では、時刻T121のバイナリ加算のための制御において、バイナリカウンタ３１２でカウントされる上位ビットカウント値と、バイナリ加算器２６０に記憶された下位ビットカウント値で構成される（P相の）カウント値は、値Pになっている。
　その後、D相の開始前に、信号xCKLが一時的にLレベルにされ、さらに、信号CKHが一時的にHレベルにされることで、図６で説明したように、P相のカウント値Pが値-Pに反転される。この値-Pを初期値として、その後のD相のカウントが行われる。
　図１６では、カウントイネーブル信号CE、及び、H個の比較器１４０すべての比較器出力VCO（多数比較器出力VCOj及び少数比較器出力VCOi）がHレベルになっているD相の開始時刻T75において、カウント動作部としてのラッチ回路２８０は、ビットGD1[m]（多数ラッチ値GD1j[m]や少数ラッチ値GD1i[m]）がグレイコードのビットG[m]に従ってトグルするカウント動作を開始する。
　さらに、D相の開始時刻T75では、バイナリカウンタ３１２を構成するバイナリカウンタ１７０は、端子Carryに供給される、トグルするキャリー信号（GD1[4]）に同期して、上位ビットカウント値をカウントするためのカウント動作を開始する。
　D相においては、多数VSL電圧と少数VSL電圧とが異なるため、多数VSL電圧のAD変換を行う比較器１４０の多数比較器出力VCOjと、少数VSL電圧のAD変換を行う比較器１４０の少数比較器出力VCOiとは、異なるタイミングで反転する。
　図１６では、図７等と同様に、D相の時刻T76において、多数比較器出力VCOjが、HレベルからLレベルに反転している。多数比較器出力VCOjがLレベルに反転すると、多数画素のグレイコードラッチ回路３１１のラッチ回路２３１ｍを構成するラッチ回路２８０（図１１）は、多数ラッチ値GD1j[m]がトグルするカウント動作を停止する。
　多数ラッチ値GD1j[m]のうちのキャリー信号としてのビットGD1j[4]のトグルが停止すると、そのキャリー信号としてのビットGD1j[4]が端子Carryに供給される多数画素のバイナリカウンタ３１２を構成するバイナリカウンタ１７０（図１５）は、上位ビットカウント値をカウントするカウント動作を停止する。
　但し、D相の時刻T76において、多数比較器出力VCOjがLレベルに反転すると、多数画素のグレイコードラッチ回路３１１のラッチ回路２３１ｍを構成するラッチ回路２９０（図１１）は、多数ラッチ値GD2j[m]がトグルするダミー動作としてのカウント動作を開始する。
　多数ラッチ値GD2j[m]のうちのキャリー信号としてのビットGD2j[4]がトグルを開始すると、そのキャリー信号としてのビットGD2j[4]が端子dCarryに供給される多数画素のバイナリカウンタ３１２を構成するバイナリカウンタ１８０（図１５）は、上位ビットカウント値をカウントするダミー動作としてのカウント動作を開始する。
　ここで、時刻T75から時刻T76までの間においては、多数画素のバイナリカウンタ３１２を構成するバイナリカウンタ１７０が、値-Pを初期値として、上位ビットカウント値をカウントし、これにより、カウント値は増加している。
　図１６では、D相の、時刻T76の後の時刻T77において、少数比較器出力VCOiが、HレベルからLレベルに反転している。少数比較器出力VCOiがLレベルに反転すると、少数画素のグレイコードラッチ回路３１１のラッチ回路２３１ｍを構成するラッチ回路２８０は、少数ラッチ値GD1i[m]がトグルするカウント動作を停止する。
　少数ラッチ値GD1i[m]のうちのキャリー信号としてのビットGD1i[4]のトグルが停止すると、そのキャリー信号としてのビットGD1i[4]が端子Carryに供給される少数画素のバイナリカウンタ３１２を構成するバイナリカウンタ１７０は、上位ビットカウント値をカウントするカウント動作を停止する。
　但し、D相の時刻T77において、少数比較器出力VCOiがLレベルに反転すると、少数画素のグレイコードラッチ回路３１１のラッチ回路２３１ｍを構成するラッチ回路２９０は、少数ラッチ値GD2i[m]がトグルするダミー動作としてのカウント動作を開始する。
　少数ラッチ値GD2i[m]のうちのキャリー信号としてのビットGD2i[4]がトグルを開始すると、そのキャリー信号としてのビットGD2i[4]が端子dCarryに供給される少数画素のバイナリカウンタ３１２を構成するバイナリカウンタ１８０は、上位ビットカウント値をカウントするダミー動作としてのカウント動作を開始する。
　ここで、時刻T75から時刻T77までの間においては、少数画素のバイナリカウンタ３１２を構成するバイナリカウンタ１７０が、値-Pを初期値として、上位ビットカウント値をカウントし、これにより、カウント値が増加している。
　その後、D相の終了時刻T78において、カウントイネーブル信号CEがHレベルからLレベルになり、これにより、H個のグレイコードラッチ回路３１１のラッチ回路２３１ｍを構成するラッチ回路２９０がダミー動作としてのカウント動作を停止する。
　ラッチ回路２９０のカウント動作の停止により、キャリー信号としてのビットGD2[4]がトグルを停止する。その結果、そのキャリー信号としてのビットGD2[4]が端子dCarryに供給されるH個のバイナリカウンタ３１２を構成するバイナリカウンタ１８０がダミー動作としてのカウント動作を停止する。
　P相が終了した時刻T78の後の時刻T122において、例えば、システム制御部６は、バイナリ加算のために、ラッチ回路２３１０ないし２３１４にラッチされたビットGD1[0]ないしGD1[4]で構成される5ビットのグレイコードの下位ビットカウント値を、バイナリコードの下位ビットカウント値に変換するように、グレイコードラッチ回路３１１（図１４）を制御する。
　グレイコードラッチ回路３１１では、変換回路２４０が、ラッチ回路２３１０ないし２３１４にラッチされたグレイコードのビットGD1[0]ないしGD1[4]を、バイナリコードのビットBC[0]ないしBC[4]に変換し、セレクタ２５０に供給する。
　セレクタ２５０は、システム制御部６の制御に従い、変換回路２４０から供給されるバイナリコードのビットBC[0]ないしBC[4]を、最下位ビットから、順次選択して、バイナリ加算器２６０に供給する。
　以上のようにして、バイナリ加算器２６０には、セレクタ２５０から、バイナリコードのビットBC[0]ないしBC[4]が、最下位ビットから、順次供給される。その結果、バイナリ加算器２６０の記憶値としての下位ビットカウント値は、徐々に増加し、その下位ビットカウント値の増加に伴って、カウント値が増加する。
　その結果、図１６では、多数画素のバイナリカウンタ３１２でカウントされる上位ビットカウント値と、多数画素のグレイコードラッチ回路３１１のバイナリ加算器２６０に記憶された下位ビットカウント値で構成されるカウント値は、値Dj-Pになっている。
　また、少数画素のバイナリカウンタ３１２でカウントされる上位ビットカウント値と、少数画素のグレイコードラッチ回路３１１のバイナリ加算器２６０に記憶された下位ビットカウント値で構成されるカウント値は、値Di-Pになっている。
　以上から、H個のグレイコードラッチ回路３１１のラッチ回路２３１ｍを構成するラッチ回路２８０、及び、H個のバイナリカウンタ３１２を構成するバイナリカウンタ１７０は、P相の開始時刻T72から、多数比較器出力VCOj及び少数比較器出力VCOiが反転する時刻T73まで、カウント動作を行う。
　また、H個のグレイコードラッチ回路３１１のうちの、多数画素のグレイコードラッチ回路３１１のラッチ回路２３１ｍを構成するラッチ回路２８０、及び、H個のバイナリカウンタ３１２のうちの、多数画素のバイナリカウンタ３１２を構成するバイナリカウンタ１７０は、D相の開始時刻T75から、多数比較器出力VCOjが反転する時刻T76まで、カウント動作を行う。
　さらに、H個のグレイコードラッチ回路３１１のうちの、少数画素のグレイコードラッチ回路３１１のラッチ回路２３１ｍを構成するラッチ回路２８０、及び、H個のバイナリカウンタ３１２のうちの、少数画素のバイナリカウンタ３１２を構成するバイナリカウンタ１７０は、D相の開始時刻T75から、少数比較器出力VCOiが反転する時刻T77まで、カウント動作を行う。
　一方、H個のグレイコードラッチ回路３１１のラッチ回路２３１ｍを構成するラッチ回路２９０、及び、H個のバイナリカウンタ３１２を構成するバイナリカウンタ１８０は、P相において、多数比較器出力VCOj及び少数比較器出力VCOiが反転する時刻T73から、P相の終了時刻T73まで、ダミー動作としてのカウント動作を行う。
　また、H個のグレイコードラッチ回路３１１のうちの、多数画素のグレイコードラッチ回路３１１のラッチ回路２３１ｍを構成するラッチ回路２９０、及び、H個のバイナリカウンタ３１２のうちの、多数画素のバイナリカウンタ３１２を構成するバイナリカウンタ１８０は、D相において、多数比較器出力VCOjが反転する時刻T76から、D相の終了時刻T78まで、ダミー動作としてのカウント動作を行う。
　さらに、H個のグレイコードラッチ回路３１１のうちの、少数画素のグレイコードラッチ回路３１１のラッチ回路２３１ｍを構成するラッチ回路２９０、及び、H個のバイナリカウンタ３１２のうちの、少数画素のバイナリカウンタ３１２を構成するバイナリカウンタ１８０は、D相において、少数比較器出力VCOiが反転する時刻T77から、D相の終了時刻T78まで、ダミー動作としてのカウント動作を行う。
　したがって、グレイコードラッチ回路３１１のラッチ回路２３１ｍ（図１１）については、P相及びD相において、カウント動作部としてのラッチ回路２８０がカウント動作を行っている場合には、ダミー動作部としてのラッチ回路２９０がダミー動作を停止している。また、ラッチ回路２８０がカウント動作を停止している場合には、ラッチ回路２９０がダミー動作を行っている。
　バイナリカウンタ３１２（図１５）についても、同様に、P相及びD相において、バイナリカウンタ１７０がカウント動作を行っている場合には、バイナリカウンタ１８０がダミー動作を停止している。また、バイナリカウンタ１７０がカウント動作を停止している場合には、バイナリカウンタ１８０がダミー動作を行っている。
　以上のように、グレイコードラッチ回路３１１のラッチ回路２３１ｍでは、P相及びD相において、ラッチ回路２８０がカウント動作を行っているか、又は、ラッチ回路２９０がダミー動作を行っている。
　さらに、バイナリカウンタ３１２では、P相及びD相において、バイナリカウンタ１７０がカウント動作を行っているか、又は、バイナリカウンタ１８０がダミー動作を行っている。
　したがって、グレイコードラッチ回路３１１、及び、バイナリカウンタ３１２の動作電流は、P相及びD相に亘って、一定になり、グレイコードラッチ回路３１１、及び、バイナリカウンタ３１２の電源電圧も、撮影条件（被写体の形状や輝度等）によらず、一定になる。
　すなわち、図１６において、P相の開始時刻T72から、多数比較器出力VCOj及び少数比較器出力VCOiが反転する時刻T73までの期間D71の電源電圧Vdd1、時刻T73から、P相の終了時刻T74までの期間D72の電源電圧Vdd2、D相の開始時刻T75から、多数比較器出力VCOjが反転する時刻T76までの期間D73の電源電圧Vdd3、多数比較器出力VCOjが反転する時刻T76から、少数比較器出力VCOiが反転する時刻T77までの期間D74の電源電圧Vdd4、少数比較器出力VCOiが反転する時刻T77から、D相の終了時刻T78までの期間D75の電源電圧Vdd5は、同一になっている。
　その結果、図７で説明したような、グレイコードラッチ回路３１１の電源電圧（の変動量）が変動することにより、AD変換結果に誤差が生じ、ストリーキングが発生することを防止することができる。
　＜グレイコードラッチ回路３１１の他の構成例＞
　図１７は、図１３のグレイコードラッチ回路３１１の他の構成例を示す回路図である。
　なお、図中、図１４の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　図１４では、ラッチ回路２３１ｍ（図１１）を構成するダミー動作部としてのラッチ回路２９０でラッチされる下位ビットカウント値の最上位ビットGD2[4]が、キャリー信号として、バイナリカウンタ３１２に供給される。
　一方、図１７では、キャリー信号としてのビットGD2[4]が、バイナリカウンタ３１２に供給されるようにはなっておらず、かかる点で、図１７のグレイコードラッチ回路３１１は、図１４の場合と異なる。
　図１７のグレイコードラッチ回路３１１では、図１４の場合と同様に、下位ビットカウント値をラッチするラッチ回路２３１ｍにおいて、P相及びD相で、ラッチ回路２８０がカウント動作を行うか、又は、ラッチ回路２９０がダミー動作を行う。
　したがって、グレイコードラッチ回路３１１がラッチする下位ビットカウント値にのみ注目した場合、グレイコードラッチ回路３１１の動作電流、ひいては、グレイコードラッチ回路３１１の電源電圧は、図１０のグレイコードラッチ回路２２１の場合と同様に、P相及びD相に亘って、一定になる。
　＜バイナリカウンタ３１２の構成例＞
　図１８は、図１７のバイナリカウンタ３１２の構成例を示す回路図である。
　すなわち、図１８は、グレイコードラッチ回路３１１が図１７に示すように構成される場合の、バイナリカウンタ３１２の構成例を示す回路図である。
　なお、図中、図１５の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
　図１８において、バイナリカウンタ３１２は、カウント動作を行うバイナリカウンタ１７０を有する点で、図１５の場合と共通する。
　但し、図１８のバイナリカウンタ３１２は、ダミーのカウント動作（ダミー動作）を行うバイナリカウンタ１８０が設けられていない点で、図１５の場合と相違する。
　以上のように、図１８のバイナリカウンタ３１２には、ダミー動作を行うバイナリカウンタ１８０が設けられていないため、図１７で説明したように、バイナリカウンタ３１２には、キャリー信号としてのビットGD2[4]が供給されない。
　したがって、図１８のバイナリカウンタ３１２では、バイナリカウンタ１７０によって、カウント動作は行われるが、ダミー動作は行われない。
　その結果、バイナリカウンタ３１２がカウントする上位ビットカウント値にのみ注目した場合、バイナリカウンタ３１２の動作電流、ひいては、バイナリカウンタ３１２の電源電圧は、P相及びD相において、カウント動作が行われている場合と行われていない場合とで変動する。
　但し、グレイコードラッチ回路３１１、及び、バイナリカウンタ３１２の動作電流については、動作周波数が高い下位ビットカウント値のトグルによる充放電が支配的である。
　そのため、グレイコードラッチ回路３１１、及び、バイナリカウンタ３１２のうちの、下位ビットカウント値をラッチするグレイコードラッチ回路３１１の動作電流を一定にするだけで、電源電圧の変動を十分に抑制することができる。その結果、電源電圧（の変動量）が変動することにより、AD変換結果に誤差が生じ、ストリーキングが発生することを抑制することができる。
　なお、カウント値をカウントするためのカウンタ１５０（図２）や、グレイコードラッチ回路２２１（図９）、グレイコードラッチ回路３１１（図１３）において、動作電流、ひいては、電源電圧の変動は、カウント値のうちの、トグルの周波数が高い下位ビットに大きな影響を受ける。
　したがって、ダミー動作を行うバイナリカウンタ１８０（図５、図１５）や、ラッチ回路２９０（図１１）は、カウント値の全ビットではなく、最下位ビットから1ビット以上の下位ビットに対してだけ設けることによっても、動作電流、ひいては、電源電圧（の変動量）の変動を効果的に抑制し、ストリーキングの発生を抑制することができる。
　すなわち、図５のカウンタ１５０における、ダミー動作を行うバイナリカウンタ１８０、及び、図１１のラッチ回路２３１ｎにおける、ダミー動作を行うラッチ回路２９０は、カウント値のうちの最下位ビットから1ビット以上の下位ビットに対してだけ設けることができる。
　さらに、図１７のグレイコードラッチ回路３１１において、ダミー動作を行うラッチ回路２９０（図１１）は、ラッチ回路２３１０ないし２３１４のうちの全部ではなく、一部にだけ設けることができる。すなわち、図１７のグレイコードラッチ回路３１１において、ダミー動作を行うラッチ回路２９０は、ラッチ回路２３１０ないし２３１４の中で、下位ビットカウント値のうちの最下位ビットから1ビット以上の下位ビットをラッチするラッチ回路２３１ｍにだけ設けることができる。
　以上、本技術を、カラムAD変換器を適用した場合について説明したが、本技術は、その他、例えば、画素アレイ部２の画素１１０を複数のエリアに分割して、全エリアの画素１１０の画素信号のAD変換を並列に行うエリアAD変換器や、所定の複数の画素１１０の画素信号のAD変換を並列に行う画素並列AD変換器、その他、複数の画素１１０の画素信号のAD変換を並列で行うAD変換器に適用することができる。
　画素信号のAD変換を並列に行う画素１１０の数が多いほど、電源電圧の変動によって生じるストリーキングの程度は大になるので、本技術は、画素信号のAD変換を並列に行う画素１１０の数が多いほど、有効である。
　＜撮像素子の使用例＞
　図１９は、図１の撮像素子を使用する使用例を示す図である。
　上述した撮像素子は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々な電子機器に使用することができる。
　・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する電子機器
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される電子機器
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される電子機器
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される電子機器
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される電子機器
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される電子機器
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される電子機器
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される電子機器
　＜撮像素子を適用したディジタルカメラ＞
　図２０は、図１の撮像素子を適用した電子機器の１つであるディジタルカメラの一実施の形態の構成例を示すブロック図である。
　ディジタルカメラでは、静止画、及び、動画のいずれも撮像することができる。
　図２０において、ディジタルカメラは、光学系４０１、撮像素子４０２、DSP(Digital Signal Processor)４０３、フレームメモリ４０４、記録装置４０５、表示装置４０６、電源系４０７、操作系４０８、及び、バスライン４０９を有する。ディジタルカメラにおいて、DSP４０３ないし操作系４０８は、バスライン４０９を介して相互に接続されている。
　光学系４０１は、外部からの光を、撮像素子４０２上に集光する。
　撮像素子４０２は、図１の撮像素子と同様に構成され、光学系４０１からの光を受光して光電変換し、電気信号としての画像データを出力する。
　DSP４０３は、撮像素子４０２が出力する画像データに必要な信号処理を施す。
　フレームメモリ４０４は、DSP４０３により信号処理が施された画像データを、フレーム単位で一時的に保持する。
　記録装置４０５は、撮像素子４０２で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。
　表示装置４０６は、例えば、液晶パネルや有機EL（Electro Luminescence）パネル等のパネル型表示装置等からなり、フレームメモリ４０４に記憶された画像データに対応する画像（動画又は静止画）を表示する。
　電源系４０７は、撮像素子４０２ないし表示装置４０６、及び、操作系４０８に、必要な電源を供給する。
　操作系４０８は、ユーザによる操作に従い、ディジタルカメラが有する各種の機能についての操作指令を出力する。
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
　なお、本技術は、以下のような構成をとることができる。
　＜１＞
　光電変換を行う光電変換素子を有し、電気信号を出力する画素と、
　レベルが変化する参照信号を生成する参照信号生成部と、
　前記電気信号と前記参照信号とを比較する比較部と、
　前記電気信号と前記参照信号との比較結果に応じて、カウント値のカウントを行うことにより、前記電気信号のAD(Analog to Digital)変換を行うカウント部と
　を備え、
　前記カウント部は、
　前記カウント値をカウントするためのカウント動作を行うカウント動作部と、
　前記カウント動作部のカウント動作と相補的なタイミングで、ダミーの前記カウント動作を行うダミー動作部と
　を有する
　撮像素子。
　＜２＞
　前記カウント動作部は、前記AD変換の開始タイミングから、前記電気信号と前記参照信号との大小関係が変化するタイミングまで、前記カウント動作を行い、
　前記ダミー動作部は、前記電気信号と前記参照信号との大小関係が変化したタイミングから、前記AD変換の終了タイミングまで、前記カウント動作を行う
　＜１＞に記載の撮像素子。
　＜３＞
　前記カウント部は、前記カウント値を、バイナリコードでカウントする
　＜１＞又は＜２＞に記載の撮像素子。
　＜４＞
　前記カウント部は、前記カウント値を、グレイコードでカウントする
　＜１＞又は＜２＞に記載の撮像素子。
　＜５＞
　前記カウント部は、前記カウント値の上位ビットを、バイナリコードでカウントし、前記カウント値の下位ビットを、グレイコードでカウントする
　＜１＞又は＜２＞に記載の撮像素子。
　＜６＞
　前記カウント部は、前記カウント値の下位ビットについてのみ、前記ダミー動作部を有する
　＜１＞ないし＜５＞のいずれかに記載の撮像素子。
　＜７＞
　前記カウント部は、前記グレイコードでカウントされる、前記カウント値の下位ビットの中の下位ビットについてのみ、前記ダミー動作部を有する
　＜５＞に記載の撮像素子。
　＜８＞
　光電変換を行う光電変換素子を有し、電気信号を出力する画素と、
　レベルが変化する参照信号を生成する参照信号生成部と、
　前記電気信号と前記参照信号とを比較する比較部と、
　カウント動作部と、ダミー動作部とを有し、前記電気信号と前記参照信号との比較結果に応じて、カウント値のカウントを行うことにより、前記電気信号のAD(Analog to Digital)変換を行うカウント部と
　を備える撮像素子の
　前記カウント動作部が、前記カウント値をカウントするためのカウント動作を行い、
　前記ダミー動作部が、前記カウント動作部のカウント動作と相補的なタイミングで、ダミーの前記カウント動作を行う
　ステップを含む処理方法。
　＜９＞
　光を集光する光学系と、
　光を受光し、画像を撮像する撮像素子と
　を備え、
　前記撮像素子は、
　光電変換を行う光電変換素子を有し、電気信号を出力する画素と、
　レベルが変化する参照信号を生成する参照信号生成部と、
　前記電気信号と前記参照信号とを比較する比較部と、
　前記電気信号と前記参照信号との比較結果に応じて、カウント値のカウントを行うことにより、前記電気信号のAD(Analog to Digital)変換を行うカウント部と
　を備え、
　前記カウント部は、
　前記カウント値をカウントするためのカウント動作を行うカウント動作部と、
　前記カウント動作部のカウント動作と相補的なタイミングで、ダミーの前記カウント動作を行うダミー動作部と
　を有する
　電子機器。
　１　半導体基板，　２　画素アレイ部，　３　行走査部，　４　列信号処理部，　５　列走査部，　６　システム制御部，　７　画素駆動線，　８　VSL，　９　転送線，　１０　出力端子，　１０１ないし１０５　FET，　１０６　FD，　１１０　画素，　１２０　バイアス回路，　１３０　参照信号生成回路，　１３１　基準クロック生成回路，　１４０　比較器，　１４１，１４２　コンデンサ，　１５０　カウンタ，　１６１，１６２　ANDゲート，　１６３　NOTゲート，　１６４　ANDゲート，　１７０　バイナリカウンタ，　１７１　D-FF，　１８０　バイナリカウンタ，　１８１　D-FF，　１９１　ANDゲート，　１９２　NORゲート，　１９３　NOTゲート，　１９４　NANDゲート，　１９５　スイッチ，　１９６ないし１９９　NOTゲート，　２１０　グレイコードカウンタ，　２２０　グレイコード発生器，　２２１　グレイコードラッチ回路，　２３１０ないし２３１Ｎ－１　ラッチ回路，　２４０　変換回路，　２４１０ないし２４１Ｎ－２　EXORゲート，　２５０　セレクタ，　２６０　バイナリ加算器，　２６１　メタステーブル対策ラッチ回路，　２７１　ANDゲート，　２７２　NOTゲート，　２７３　ANDゲート，　２８０　ラッチ回路，　２８１ないし２８３　NOTゲート，　２９０　ラッチ回路，　２９１ないし２９３　NOTゲート，　３００　ハイブリッドカウンタ，　３１１　グレイコードラッチ回路，　３１２　バイナリカウンタ，　４０１　光学系，　４０２　撮像素子，　４０３　DSP，　４０４　フレームメモリ，　４０５　記録装置，　４０６　表示装置，　４０７　電源系，　４０８　操作系，　４０９　バスライン

Claims (9)

  1. 　光電変換を行う光電変換素子を有し、電気信号を出力する画素と、
    　レベルが変化する参照信号を生成する参照信号生成部と、
    　前記電気信号と前記参照信号とを比較する比較部と、
    　前記電気信号と前記参照信号との比較結果に応じて、カウント値のカウントを行うことにより、前記電気信号のAD(Analog to Digital)変換を行うカウント部と
    　を備え、
    　前記カウント部は、
    　前記カウント値をカウントするためのカウント動作を行うカウント動作部と、
    　前記カウント動作部のカウント動作と相補的なタイミングで、ダミーの前記カウント動作を行うダミー動作部と
    　を有する
    　撮像素子。
  2. 　前記カウント動作部は、前記AD変換の開始タイミングから、前記電気信号と前記参照信号との大小関係が変化するタイミングまで、前記カウント動作を行い、
    　前記ダミー動作部は、前記電気信号と前記参照信号との大小関係が変化したタイミングから、前記AD変換の終了タイミングまで、前記カウント動作を行う
    　請求項１に記載の撮像素子。
  3. 　前記カウント部は、前記カウント値を、バイナリコードでカウントする
    　請求項１に記載の撮像素子。
  4. 　前記カウント部は、前記カウント値を、グレイコードでカウントする
    　請求項１に記載の撮像素子。
  5. 　前記カウント部は、前記カウント値の上位ビットを、バイナリコードでカウントし、前記カウント値の下位ビットを、グレイコードでカウントする
    　請求項１に記載の撮像素子。
  6. 　前記カウント部は、前記カウント値の下位ビットについてのみ、前記ダミー動作部を有する
    　請求項１に記載の撮像素子。
  7. 　前記カウント部は、前記グレイコードでカウントされる、前記カウント値の下位ビットの中の下位ビットについてのみ、前記ダミー動作部を有する
    　請求項５に記載の撮像素子。
  8. 　光電変換を行う光電変換素子を有し、電気信号を出力する画素と、
    　レベルが変化する参照信号を生成する参照信号生成部と、
    　前記電気信号と前記参照信号とを比較する比較部と、
    　カウント動作部と、ダミー動作部とを有し、前記電気信号と前記参照信号との比較結果に応じて、カウント値のカウントを行うことにより、前記電気信号のAD(Analog to Digital)変換を行うカウント部と
    　を備える撮像素子の
    　前記カウント動作部が、前記カウント値をカウントするためのカウント動作を行い、
    　前記ダミー動作部が、前記カウント動作部のカウント動作と相補的なタイミングで、ダミーの前記カウント動作を行う
    　ステップを含む処理方法。
  9. 　光を集光する光学系と、
    　光を受光し、画像を撮像する撮像素子と
    　を備え、
    　前記撮像素子は、
    　光電変換を行う光電変換素子を有し、電気信号を出力する画素と、
    　レベルが変化する参照信号を生成する参照信号生成部と、
    　前記電気信号と前記参照信号とを比較する比較部と、
    　前記電気信号と前記参照信号との比較結果に応じて、カウント値のカウントを行うことにより、前記電気信号のAD(Analog to Digital)変換を行うカウント部と
    　を備え、
    　前記カウント部は、
    　前記カウント値をカウントするためのカウント動作を行うカウント動作部と、
    　前記カウント動作部のカウント動作と相補的なタイミングで、ダミーの前記カウント動作を行うダミー動作部と
    　を有する
    　電子機器。
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