WO2018123609A1 - 撮像素子、および撮像素子の制御方法、撮像装置、並びに、電子機器 - Google Patents

撮像素子、および撮像素子の制御方法、撮像装置、並びに、電子機器 Download PDF

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WO2018123609A1
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康秋 久松
和貴 高木
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • the present disclosure relates to an imaging element, an imaging element control method, an imaging apparatus, and an electronic device, and more particularly, an imaging element capable of realizing downsizing and power saving of the apparatus, an imaging element control method, and imaging
  • the present invention relates to an apparatus and an electronic device.
  • the column counter used in the ADC (Analog Digital Converter) of the image sensor has a two-stage configuration of a Gray code latch (5 bits) and a ripple counter (12 bits). (For example, refer to Patent Document 1).
  • the column counter according to Patent Document 1 has a two-stage configuration of a Gray code latch (5 bits) and a ripple counter (12 bits), the mounting area is large and the power consumption is also large.
  • the present disclosure has been made in view of such a situation, and in particular, by reducing the mounting area required for the configuration of the column counter, it is possible to reduce the size of the apparatus configuration and realize power saving. It is to make.
  • An imaging device is latched by an imaging unit including a plurality of pixels that capture an image, a gray code latch that latches a gray code corresponding to a pixel signal of the pixel, and the gray code latch
  • a conversion unit that converts gray code into binary code
  • a temporary latch that temporarily latches a predetermined binary code, the binary code converted from the gray code by the conversion unit, and latched in the temporary latch
  • An arithmetic unit that obtains a difference from the predetermined binary code, and after the conversion unit converts the gray code into the binary code, the arithmetic unit is continuously converted by the conversion unit. Imaging to obtain a difference between a binary code of a predetermined bit and the predetermined binary code latched in the temporary latch It is a child.
  • the conversion unit may first calculate the binary code of the least significant bit, and sequentially convert the gray code of the upper bit to the binary code using the binary code of the least significant bit. it can.
  • the conversion unit can calculate the exclusive OR of all the bits latched in the gray code latch as the gray code of the least significant bit.
  • the conversion unit converts the gray code latched in the gray code latch into a binary code by a plurality of bits
  • the arithmetic unit converts the gray code into the binary code by the conversion unit.
  • the difference between the binary code of the same bit converted by the conversion unit and the predetermined binary code latched in the temporary latch can be obtained continuously for each of the plurality of bits.
  • the temporary latch latches a binary code having all bits of 0 as the predetermined binary code, and the arithmetic unit causes the P-phase pixel signal which is the pixel signal in a state where the pixel is initialized.
  • a binary code consisting of a difference between the binary code converted from the gray code and a binary code in which all the bits latched in the temporary latch are 0 is obtained as a binary code of the P-phase pixel signal. And can be latched by the temporary latch.
  • the arithmetic unit includes the binary code converted from the gray code of the D-phase pixel signal, which is the pixel signal corresponding to the amount of light received by the pixel, and the P-phase latched in the temporary latch.
  • the difference from the binary code of the pixel signal can be output as the binary code of the pixel signal subjected to CDS (correlated double sampling).
  • the conversion unit converts the complement of the Gray code latched in the Gray code latch into a binary code, and the arithmetic unit latches the binary code that is the conversion result of the conversion unit and the temporary latch. It is possible to obtain a difference from the predetermined binary code and output the complement of the difference.
  • a gray code counter that sequentially generates the gray code may be further included.
  • the gray code counter includes a gray code lower than the predetermined bit of the predetermined number of gray codes based on a clock signal.
  • a lower Gray code generator for generating a code an upper Gray code generator for generating a higher gray code than a predetermined bit of the predetermined number of Gray codes based on the clock signal, and a lower bit Gray
  • a frequency-divided clock signal generating unit that generates a frequency-divided clock signal obtained by dividing the clock signal by a predetermined number based on a code. Based on the clock, the gray code higher than the predetermined bit in the predetermined number of gray codes. It can be made to generate a.
  • An image sensor control method includes an imaging unit including a plurality of pixels that capture an image, a gray code latch that latches a gray code corresponding to a pixel signal of the pixel, and a latch that is latched in the gray code latch
  • a conversion unit that converts the gray code being converted into a binary code; a temporary latch that temporarily latches a predetermined binary code; the binary code that is converted from the gray code by the conversion unit; and the latch that is latched in the temporary latch
  • a calculation unit for calculating a difference from the predetermined binary code wherein after the conversion unit converts the gray code into the binary code, the calculation unit continuously The binary code of the same bit converted by the conversion unit and the predetermined latch latched in the temporary latch
  • a control method for an imaging device for obtaining the difference between the binary code.
  • An imaging device is latched by an imaging unit including a plurality of pixels that capture an image, a gray code latch that latches a gray code corresponding to a pixel signal of the pixel, and the gray code latch
  • a conversion unit that converts gray code into binary code
  • a temporary latch that temporarily latches a predetermined binary code, the binary code converted from the gray code by the conversion unit, and latched in the temporary latch
  • An arithmetic unit that obtains a difference from the predetermined binary code, and after the conversion unit converts the gray code into the binary code, the arithmetic unit is continuously converted by the conversion unit. Imaging to obtain a difference between a binary code of a predetermined bit and the predetermined binary code latched in the temporary latch It is the location.
  • An electronic apparatus is latched by an imaging unit including a plurality of pixels that capture an image, a gray code latch that latches a gray code corresponding to a pixel signal of the pixel, and the gray code latch
  • a conversion unit that converts gray code into binary code, a temporary latch that temporarily latches a predetermined binary code, the binary code converted from the gray code by the conversion unit, and latched in the temporary latch
  • An arithmetic unit that obtains a difference from the predetermined binary code, and after the conversion unit converts the gray code into the binary code, the arithmetic unit is continuously converted by the conversion unit.
  • An electronic device for obtaining a difference between a binary code of a predetermined bit and the predetermined binary code latched in the temporary latch It is a vessel.
  • an image is captured by an imaging unit including a plurality of pixels, a gray code corresponding to a pixel signal of the pixel is latched by a gray code latch, and a gray code latch is latched by the conversion unit.
  • the latched gray code is converted into a binary code
  • a predetermined binary code is temporarily latched by a temporary latch
  • the binary code converted from the gray code by the conversion unit by the arithmetic unit and the temporary code
  • a difference from the predetermined binary code latched in the latch is obtained, and after the gray code is converted into the binary code by the conversion unit, the conversion unit continuously converts the gray code.
  • the same bit of binary code and the predetermined latch latched in the temporary latch The difference between the Inari code is required.
  • FIG. 1 shows a configuration example of an image sensor according to the present disclosure.
  • the imaging device 11 of the present disclosure includes a pixel array 31, a vertical scanning circuit 32, a DAC (Digital Analog Converter) 33, an ADC (Analog Digital Converter) 34, a horizontal scanning circuit 35, a digital signal arithmetic circuit 36, and a timing control circuit 37. I have.
  • the pixel array 31 is composed of pixels 51-1-1 to 51-nm arranged in an array.
  • the pixels 51-1-1 to 51-nm generate charges according to the amount of light received by each of the pixels 51-1-1 to 51-nm, and output pixel signals corresponding to the generated charges.
  • M and n represent the number of rows and the number of columns, respectively.
  • the vertical scanning circuit 32 Based on the timing control signal supplied from the timing control circuit 37, the vertical scanning circuit 32 converts the pixel signal of each pixel 51 of the pixel array 31 to ADC through the vertical transfer lines 52-1 to 52-m in units of rows. (Analog Digital Converter) 34.
  • the DAC 33 generates a ramp wave by outputting a voltage composed of a digital signal at a predetermined rate based on the timing control signal supplied from the timing control circuit 37, and supplies the ramp wave to the ADC 34.
  • an ADC Analog Digital Converter
  • the ADC 34 includes ADC (Analog Digital Converter) circuits 71-1 to 71-n provided in each of the vertical transfer lines 52-1 to 52-n, and a GC (Gray code) counter 72.
  • the ADC circuits 71-1 to 71-n include comparators 91-1 to 91-n and column counters 92-1 to 92-n, respectively, and the ramp wave supplied from the DAC 33 and the GC counter.
  • the pixel signal supplied from each pixel 51 via each vertical transfer line 52 is converted from an analog signal to a digital signal using the gray code from 72.
  • the comparator 91 compares the pixel signal supplied from the vertical transfer line 52 with the ramp wave supplied from the DAC 33. When the ramp wave exceeds the pixel signal, the comparator 91 informs the column counter 92 of the comparison result. Supply.
  • the column counter 92 latches the gray code supplied from the GC (Gray code) counter 72 that changes at a rate corresponding to the rate at which the ramp wave from the DAC 33 changes at the timing when the comparison result of the comparator 91 is supplied. To the horizontal scanning circuit 35.
  • the horizontal scanning circuit 35 horizontally scans the pixel signal converted into the digital signal supplied from the ADC 34 based on the timing control signal supplied from the timing control circuit 37 in units of rows, and outputs it to the digital signal arithmetic circuit 36. To do.
  • the digital signal calculation circuit 36 calculates a digital signal from the pixel signal transferred by horizontal scanning from the horizontal scanning circuit 35, and outputs the calculation result. Output.
  • the timing control circuit 37 includes a PLL (Phase Locked Loop) 37a (FIG. 2), generates a timing control signal based on the oscillation signal of the PLL 37a, and generates a vertical scanning circuit 32, a DAC 33, an ADC 34, a horizontal scanning circuit 35, And supplied to the digital signal arithmetic circuit 36.
  • PLL Phase Locked Loop
  • the column counters 92-1 to 92-n include GC (Gray code) latches 121-1 to 121-n, ALU (Arithmetic Logic Unit) 122-1 to 122-n, and temporary latches 123-1 to 122-n, respectively. 123-n, and IF (Interface) latches 124-1 to 124-n.
  • GC Gray code
  • ALU Arimetic Logic Unit
  • the GC (gray code) latch 121 operates based on the timing control signal from the timing control circuit 37, and at a timing when a signal indicating that the voltage value of the pixel signal exceeds the ramp wave is supplied from the comparator 91.
  • the gray code supplied from the GC counter 72 is latched.
  • the ALU 122 converts the gray code corresponding to the pixel signal latched in the GC latch 121 into a binary code using the temporary latch 123, and applies CDS (correlated double sampling) to the IF latch 124. Output.
  • the ALUs 122-1 to 122-n include code converters 141-1 to 141-n and full adders 142-1 to 142-n, respectively.
  • the code converter 141 converts the gray code latched in the GC latch 121 into a binary code and outputs the binary code to the full adder 142.
  • the full adder 142 adds the binary code stored in the temporary latch 123 and outputs the result to the IF latch 124.
  • the gray code corresponding to the pixel signal in the state where the pixel 51 is reset which is called the P phase
  • the code converter 141 converts the gray code corresponding to the P-phase pixel signal latched in the GC latch 121 into a binary code and outputs the binary code to the full adder 142.
  • the full adder 142 adds (subtracts) the binary code in which all bits are 0 from the temporary latch 123 in a state where all bits are latched to the temporary latch 123. Let it latch. By the processing so far, the binary code in the P phase is latched in the temporary latch 123.
  • a gray code corresponding to a pixel signal corresponding to the amount of light received by the pixel 51 which is referred to as a D phase
  • the code converter 141 converts the Gray code corresponding to the D-phase pixel signal latched in the GC latch 121 into a binary code and outputs the binary code to the full adder 142.
  • the full adder 142 adds (substantially subtracts) the binary code of the P-phase pixel signal latched in the temporary latch 123 to the binary code of the D-phase pixel signal.
  • the latch 124 is latched.
  • the difference between the binary code of the P-phase pixel signal and the binary code of the D-phase pixel signal is obtained, and the pixel signal composed of the binary code subjected to CDS is substantially latched in the IF latch 124. It will be in the state.
  • the counter latch of the present disclosure converts the pixel signal composed of the P-phase and D-phase gray codes into a binary code by an operation using the ALU 122 and the temporary latch 123, and further calculates the difference between them by calculating the CDS.
  • the multiplied pixel signal is obtained and output.
  • the counter latch may be configured to use, for example, a ripple counter.
  • FIG. 3 shows a configuration example of a counter latch 201 using a ripple counter.
  • the GC counter 72 generates a 5-bit gray code.
  • the counter latch 201 of FIG. 3 includes a 5-bit GC latch 221, a code converter (GC2BIN) 222, a 5-bit ripple counter 223, a clock selector (CKSEL) 224, and a 7-bit ripple counter 225.
  • a GC latch 221, a code converter (GC2BIN) 222, a 5-bit ripple counter 223, a clock selector (CKSEL) 224, a 7-bit ripple counter 225, and a 12-bit IF latch 226 are provided.
  • the GC latch 221, the code converter (GC2BIN) 222, the 5-bit ripple counter 223, the clock selector (CKSEL) 224, the 7-bit ripple counter 225, and the 12-bit IF latch 226 are all supplied from a timing control circuit (not shown). The operation is controlled by a timing control signal.
  • the GC latch 221 latches the gray code corresponding to the pixel signal among the gray codes supplied from the GC counter 72 based on the determination result of a comparator (not shown).
  • the code converter 222 converts the gray code corresponding to the pixel signal latched in the GC latch 221 into a binary code and supplies the binary code to the ripple counter 223.
  • the clock selector 224 reads it as a binary code and supplies it to the ripple counter 225.
  • the ripple counter 223 counts the lower 5 bits of the binary code output at the subsequent stage.
  • the ripple counter 225 counts the upper 7 bits of the binary code output at the subsequent stage.
  • the clock selector 224 combines the lower 5-bit binary code counted by the ripple counter 223 and the upper 7-bit binary code counted by the ripple counter 225 and causes the IF latch 226 to latch it as a 12-bit binary code.
  • the IF latch 226 latches the 12-bit binary code converted from the gray code corresponding to the pixel signal.
  • the ripple counters 223 and 225 store the binary code corresponding to the P-phase pixel signal as a negative value, and add the D-phase pixel signal as it is.
  • the counter latch 201 in FIG. 3 converts the pixel signal composed of the Gray code supplied from the P-phase and D-phase GC counter 72 into a binary code, and obtains the difference between them, thereby obtaining a 12-bit Outputs a pixel signal multiplied by CDS consisting of binary code.
  • FIG. 4 shows a configuration example of a counter latch that omits the ripple counter and uses only the Gray code.
  • the counter latch 231 in FIG. 4 includes an 11-bit GC latch 251 and an 11-bit IF latch 252.
  • the GC latch 251 latches an 11-bit gray code corresponding to the pixel signal supplied from the GC counter 72.
  • the IF latch 252 latches the 11-bit gray code corresponding to the pixel signal latched in the GC latch 251 and horizontally transfers it to the code converter (GC2BIN) 232.
  • the code converter 232 converts the 11-bit gray code horizontally transferred from the IF latch 252 into a binary code, for example, stores the P-phase binary code in the line memory 233-1, and stores the D-phase binary code in the line memory. It is stored in 233-2.
  • the subtractor 234 subtracts the binary code of the P-phase pixel signal from the binary code of the D-phase pixel signal stored in the line memories 233-1 and 233-2, and outputs the result as a pixel signal multiplied by CDS.
  • the horizontal transfer speed in the IF latch 252 is a rule of the frame rate, so a configuration for increasing the horizontal transfer speed is required.
  • timing control such as horizontal transfer to avoid noise caused by horizontal transfer operation becomes complicated.
  • the column counter 92 in the imaging device 11 of the present disclosure converts the P-phase and D-phase gray codes composed of the gray code into the D-phase binary code and the P-phase binary code, respectively, without using a ripple counter. It converts and outputs the pixel signal which multiplied CDS by calculating the difference of both.
  • the GC latch 121 latches, for example, a gray code corresponding to an 11-bit P-phase pixel signal generated by the GC counter 72. Note that the number of bits of the Gray code may be other than 11 bits.
  • the code converter 141 of the ALU 122 converts the gray code corresponding to the P-phase pixel signal latched in the GC latch 121 into a binary code by 2 bits and outputs the binary code to the full adder 142.
  • the full adder 142 adds (subtracts) the binary code 0 stored in the temporary latch 123 from the binary code converted from the gray code by the code converter 141 and causes the temporary latch 123 to latch.
  • the GC latch 121 latches a gray code generated by the GC counter 72, for example, corresponding to an 11-bit D-phase pixel signal.
  • the code converter 141 of the ALU 122 converts the Gray code corresponding to the D-phase pixel signal latched in the GC latch 121 into a binary code by 2 bits and outputs the binary code to the full adder 142.
  • the full adder 142 adds (subtracts) the pixel signal of the P-phase binary code stored in the temporary latch 123 from the pixel signal of the D-phase binary code converted from the gray code by the code converter 141,
  • the IF latch 124 latches it as a 12-bit binary code.
  • the code conversion unit 141 converts the Gray code to the binary code bit by bit, for example, the code conversion unit 141 repeats the calculation as shown in the left part of FIG.
  • the code conversion unit 141 obtains BIn [10] from GC [10] in the process step1 which is the first process.
  • bina [9] which is the 10th bit data in the binary code
  • GC [9] which is the 10th bit data of the gray code
  • bina [10] which is the 11th bit data that is the upper bit.
  • Logical sum (XOR) Therefore, the code conversion unit 141 obtains BIn [9] as an exclusive OR of Bina [10] and GC [9] in process step2.
  • Bina [8] which is the 9th bit data in the binary code
  • GC [8] which is the 9th bit data of the Gray code
  • BINA [9] which is the 10th bit data that is the upper bit.
  • 11-bit gray codes CG [10], CG [9], CG [8],... CG [0] are sequentially transferred from the higher order bits to 11 bits by repeating steps 4 to 11. Are converted to binary code bina [10], bina [9], bina [8], ... bina [0].
  • the full adder 142 repeats the operation shown in the right part of FIG.
  • the binary code that is latched by the temporary latch 123 is expressed as BINb [0] to BINb [10].
  • the binary code latched in advance in the temporary latch 123 is a binary code in which all bits are 0.
  • the binary code latched in the temporary latch 123 is a binary code in which all bits correspond to the P-phase pixel signal.
  • the full adder 142 is read from the temporary latch 123 and the first-bit binary code Bina [0], which is the least significant bit of the binary code supplied from the code converter 141, in the process step1 that is the first process.
  • C [0] is the first carry bit.
  • the full adder 142 in the process step2, the binary code Bina [1] of the second bit of the binary code supplied from the code converter 141 and the 2bit which is the least significant bit of the binary code read from the temporary latch 123. Add (subtract) the binary code BINb [1] of the first bit and C [0], which is the carry bit of the first bit, to obtain the binary code (C [1], BINs [ 1]).
  • C [1] is the second carry bit.
  • the full adder 142 performs the third bit binary code Bina [2] of the binary code supplied from the code converter 141 and the third bit binary code BINb that is the binary code read from the temporary latch 123. Add (subtract) [2] and C [1], which is the second carry bit, to obtain a binary code (C [2], BINs [2]) consisting of the third bit and the carry bit. .
  • C [1] is the second carry bit.
  • the code conversion unit 141 obtains the lower bits in order from the upper bits by processing steps 1 to 11, thereby Binary codes corresponding to the pixel signals are obtained in the following order: Bina [10], Bina [9], Bina [8], ..., Bina [0].
  • the full adder 142 multiplies the CDS by obtaining the upper bits in order from the lower bits by processing steps 1 to 11 as shown in the right part of FIG. 6.
  • a binary code representing the obtained pixel signal is obtained in the order of BINs [1], BINs [2], BINs [3],..., BINs [11].
  • the code converter 141 in the ALU 122 of the present disclosure obtains the gray code of the least significant bit in advance by a predetermined process, and uses this to generate a binary code in order from the least significant bit.
  • BIN [] is a binary code
  • GC [] is a gray code
  • MSB is the most significant bit.
  • nth binary code BIN [n] is expressed by the following equation (2).
  • xor represents exclusive OR
  • the code converter 141 can convert the Gray code from the least significant bit into a binary code.
  • the least significant bit BIN [0] of the binary code is obtained by exclusive OR of all bits of the Gray code.
  • the code converter 141 and the full adder 142 of the ALU 122 convert the Gray code into a binary code by a procedure as shown in FIG. 7, and further execute addition (subtraction) processing related to CDS.
  • P [0] which is the first bit of parity data that is the least significant bit of 11 bits
  • GC [0] which is the first bit of Gray code
  • the code converting unit 141 obtains P [0], which is the first bit of 11-bit parity, as an exclusive OR of GC [0] and 0 in the process step1.
  • P [1] which is the second parity data of 11 bits of parity
  • GC [1] which is the second bit data of the Gray code
  • P [0] the code conversion unit 141 obtains P [1], which is the second bit of 11-bit parity, as an exclusive OR of GC [1] and P [0] in the process step2.
  • P [2] which is the third bit parity data of 11 bits of parity
  • GC [2] which is the third bit data of the Gray code
  • P [1] the code conversion unit 141 obtains P [2], which is the third bit of 11-bit parity, as an exclusive OR of GC [2] and P [1] in process step3.
  • P [9] which is the 10th parity of the 11-bit parity, is obtained by the processing steps 4 to 10.
  • the parity P [9] is obtained as an exclusive OR of GC [0] to GC [8] from the 1st bit to the 10th bit.
  • the code converter 141 exclusively uses the least significant bit Bina [0] of the binary code as GC [10] as the most significant bit of the Gray code and the parity P [9] of the 10th bit. Obtained as a logical sum and output to the full adder 142.
  • the full adder 142 can acquire the least significant bit BINb [0] of the binary code from the temporary latch 123. Therefore, in the process step 11, the full adder 142 continuously reads the binary code Bina [0] of the first bit that is the least significant bit of the binary code supplied from the code converter 141 and the temporary latch 123.
  • the binary code (C [0], BINs [0]) consisting of the least significant bit and the carry bit is added (subtracted) to the first bit binary code BINb [0], which is the least significant bit of the binary code.
  • C [0], BINs [0] consisting of the least significant bit and the carry bit is added (subtracted) to the first bit binary code BINb [0], which is the least significant bit of the binary code.
  • preprocessing of the code conversion unit 141 the processing of the code converter 141 that obtains the least significant bit BINb [0] of the binary code in the processing steps 1 to 11 is referred to as preprocessing of the code conversion unit 141.
  • the code converter 141 converts the binary code Bina [1] of the second bit of the binary code, GC [1] which is the second bit of the gray code, and BINA [which is the least significant bit of the binary code. 0] and output to the full adder 142.
  • the full adder 142 continues the second bit binary code BINA [1] of the binary code supplied from the code converter 141, the second bit binary code BINb [1] of the binary code read from the temporary latch 123, The carry bit C [0] is added (subtracted) to obtain a binary code (C [1], BINs [1]) consisting of the second bit and the carry bit.
  • the code converter 141 converts the binary code Bina [2] of the third bit of the binary code to GC [2], which is the third bit of the gray code, and bina [1] of the second bit of the binary code. Is obtained as an exclusive OR of these and output to the full adder 142.
  • the full adder 142 continues the third bit binary code Bina [2] of the binary code supplied from the code converter 141, the third bit binary code BINb [2] of the binary code read from the temporary latch 123, The carry bit C [1] is added (subtracted) to obtain a binary code (C [2], BINs [2]) composed of the second bit and the carry bit.
  • the binary code BINA [0] of the least significant bit can be obtained by preprocessing in the code converter 141. Further, since the binary code Bina [0] of the least significant bit can be obtained by preprocessing, the code converter 141 can sequentially convert the Gray code into the binary code from the least significant bit to the high order bit. Become. Furthermore, since the code converter 141 can sequentially convert the Gray code to the binary code from the least significant bit to the upper bit, the full adder 142 continuously uses the conversion result of the code converter 141. Thus, it is possible to multiply the CDS by obtaining the difference from the binary code latched by the temporary latch 123 from the least significant bit to the upper bit.
  • the code converter 141 includes, for example, an XOR circuit 301 and a DFF (D-type flop-flop circuit) 302 as shown in FIG.
  • the XOR circuit 301 obtains the exclusive OR of the gray code input value GC [n] and the conversion result Bina [n-1] converted into the binary code immediately before as the binary code conversion result BINA [n] in the DFF 302. Output.
  • the DFF 302 temporarily stores the conversion result Bina [n] converted from the gray code output from the XOR circuit 301 to the binary code, and outputs it to the XOR circuit 301 and the full adder 142 at the next timing.
  • the full adder 142 includes an adder circuit 311 and a DFF 312.
  • the adder circuit 311 has an input terminal A that receives an input of the binary code BIna [n] supplied from the code converter 141, an input terminal B that receives the binary code BINb [n] supplied from the temporary latch 123, and a code converter 141.
  • Output binary code BINs [n] that is the result of addition of binary code BINa [n] supplied from temporary latch 123, binary code BINb [n] supplied from temporary latch 123, and carry bit C [n-1] Terminal S, output terminal CO that outputs carry bit C [n] to DFF 312, and input terminal CI that receives input of carry bit C [n-1] of the bit processed immediately before that is supplied from DFF 312 I have.
  • the adder 311 includes a binary code Bina [n] supplied from the code converter 141 input to the input terminal A, a binary code BINb [n] supplied from the temporary latch 123 input to the input terminal B, and the DFF 312.
  • the addition result of the carry bit C [n-1] of the bit processed immediately before being latched in is output from the output terminal S as the binary code BINs [n].
  • the addition circuit 311 outputs the carry bit C [n] to the DFF 312 and stores it.
  • circuit configuration of FIG. 8 realizes the ALU 122 that converts the Gray code as shown in FIG. 7 into a binary code bit by bit.
  • the Gray code is converted into binary code by 2 bits by applying the circuit configuration of the code converter 141 and the full adder 142 for realizing the ALU 122 that converts the Gray code of FIG. 8 into binary code bit by bit.
  • a circuit configuration example of the code converter 141 and the full adder 142 for realizing the ALU 122 to be converted will be described.
  • the code converter 141 of FIG. 9 is provided with XOR circuits 301-1 and 301-2 instead of the XOR circuit 301 of FIG. 8, and gray codes GC [n] and GC [n + 1] is entered.
  • the XOR circuit 301-1 obtains an exclusive OR of the gray code GC [n] and the binary code BINA [n] which is the processing result processed 1 bit before, and the XOR circuit 301-2 and the full adder 142 is output to the addition circuit 311 ′.
  • the XOR circuit 301-2 obtains an exclusive OR of the gray code GC [n + 1] and the binary code Bina [n + 1] that is the output of the XOR circuit 301-1, and obtains the binary code Bina [n]. As DFF302.
  • the adder 311 ′ has a binary code Bina [n + 1] supplied from the code converter 141 input to the input terminal A1 and a binary code BINb [n +] supplied from the temporary latch 123 input to the input terminal B1. 1] and the carry bit C [n] of the bit processed immediately before stored in the DFF 312 are added, and the binary code BINs [n + 1] resulting from the addition is output from the output terminal S1.
  • the adding circuit 311 ′ has a binary code Bina [n] supplied from the code converter 141 input to the input terminal A0 and a binary code BINb [n] supplied from the temporary latch 123 input to the input terminal B0. , And the carry bit C [n ⁇ 1] of the bit processed immediately before stored in the DFF 312 is added, and the binary code BINs [n] as the addition result is output from the output terminal S0.
  • the addition circuit 311 outputs the carry bits C [n] and C [n + 1] to the DFF 312 and stores them.
  • each process as shown in FIG. 7 is realized by 2 steps, and an ALU 122 in which a gray code is converted into a binary code by 2 bits is realized.
  • the original gray code latched by the GC latch 121 is converted into a gray code consisting of its complement, converted into a complementary binary code by the code converter 141, and the complement binary code by the full adder 142, A normal binary code that is not a complement may be added, logically inverted, and output, so that subtraction is substantially realized, and a binary code that is not a complement corresponding to the pixel signal may be output.
  • Gray code G [n] will be represented as Gray code! GC [n]
  • binary code BIN [n] will be represented as binary code! BIN [n].
  • FIG. 10 shows a configuration example of the ALU 122 in which subtraction is realized by using a complement.
  • the code converter 141 in the ALU 122 in FIG. 10 is provided with XNOR circuits 321-1 and 321-2 that take a negative exclusive OR instead of the XOR circuits 301-1 and 301-2 in FIG. .
  • taking a negative exclusive OR is also simply referred to as taking XNOR.
  • the XNOR circuit 321-1 converts the negative exclusive OR of the gray code! GC [n] and the binary code! BIN [n], which is the processing result processed 1 bit before, into a binary code! BINa [n +1] to the XNOR circuit 321-2 and the adder circuit 351 of the full adder 142.
  • the XNOR circuit 321-2 obtains a negative exclusive OR of the gray code! GC [n + 1] and the binary code! BINa [n + 1] that is the output of the XNOR circuit 321-1 to obtain a conversion result. Output to DFF 302 as binary code! BINa [n].
  • the full adder 142 in FIG. 10 is provided with an adder circuit 311 ′′ instead of the adder circuit 311 ′ in FIG. 9.
  • the adding circuit 311 ′′ has a binary code! BINa [n + 1] supplied from the code converter 141 input to the input terminal A1, and a binary code BINb [supplied from the temporary latch 123 input to the input terminal B1. n + 1] and the carry bit C [n] of the bit processed immediately before being latched in DFF 312 are added, the logic is inverted, and the binary code BINs [n + 1] resulting from the addition is output. Output from S1.
  • the adding circuit 311 ′′ has a binary code! BINa [n] supplied from the code converter 141 inputted to the input terminal A0 and a binary code BINb [n] supplied from the temporary latch 123 inputted to the input terminal B0. , And the carry bit C [n-1] of the bit processed immediately before being latched in DFF 312 is added, logically inverted, and the binary code BINs [n] as the addition result is output from the output terminal S0. .
  • Data is transitioned as shown in FIG. 11 by the ALU 122 having the circuit configuration of FIG.
  • the code converter 141 of the ALU 122 causes the logic inversion Gray code! Pval_gc (GC to be the complement of the Gray code Pval_gc stored in the GC latch 121.
  • Latch 121 output side is converted into binary code! Pval.
  • a binary code (2′b00Fix) in which all bits are 0 is output to the output side of the temporary latch 123.
  • the gray code Dval_gc corresponding to the D-phase pixel signal is stored in the GC latch 121 (FIG. 11). D phase count).
  • the code converter 141 of the ALU 122 converts the gray code! Dval_gc obtained by logically inverting the gray code Dval_gc stored in the GC latch 121 into a binary code! Dval.
  • the full adder 142 adds the binary code! Dval and the binary code Pval stored in the temporary latch 123, and logically inverts the difference between the P-phase pixel signal and the D-phase pixel signal.
  • the difference between the P-phase pixel signal and the D-phase pixel signal can be obtained, so that the pixel signal multiplied by the CDS can be obtained.
  • FIG. 12 is a flowchart for explaining the column counter operation processing.
  • the configuration of the column counter 92 and the transition of data between the respective components are indicated by arrows
  • FIG. 6 is a timing chart for explaining an operation corresponding to a ramp wave.
  • step S11 the GC latch 121 is initialized and cleared. That is, preparation for receiving a Gray code (GC) corresponding to a P-phase pixel signal is made.
  • the process of step S11 is executed, for example, in the period from time t0 to t1 in the waveform of the ramp wave in the lower part of FIG.
  • step S12 the GC latch 121 latches the gray code (GC) from the GC counter 72 as indicated by a one-dot chain line L1 in the upper part of FIG.
  • the process of step S12 is performed, for example, in a period in which the ramp wave changes at a predetermined rate, which is indicated by times t2 to t3 in the ramp wave waveform at the bottom of FIG. More specifically, at the timing when the ramp wave changes and the comparator 91 detects that the ramp wave is larger than the pixel signal, the gray code supplied from the GC counter 72 becomes the P-phase pixel signal. Latched as corresponding Gray code.
  • step S13 the code converter 141 of the ALU 122 executes preprocessing, which is processing of steps 1 to 10 in FIG. 7, as indicated by a two-dot chain line L2 in the upper part of FIG. Find BIN [0].
  • the process in step S13 is executed, for example, during the period from time t4 to t5 in the ramp wave waveform in the lower part of FIG.
  • step S14 the code converter 141 reads the gray code of the P-phase pixel signal latched by the GC latch 121 as shown by the dotted line L3 in the upper part of FIG. Output to adder 142.
  • step S15 the full adder 142, as indicated by the dotted line L3 in the upper part of FIG. 13, and the binary code of the P-phase pixel signal and the binary code of which all bits are 0 latched in the temporary latch 123, Is added (subtracted) and latched by the temporary latch 123.
  • the processes of steps S14 and S15 are executed, for example, during the period from time t5 to t6 in the ramp waveform at the bottom of FIG.
  • step S16 the GC latch 121 is initialized and cleared. That is, preparation for receiving a Gray code (GC) corresponding to a D-phase pixel signal is made.
  • Step S16 is executed, for example, during the period from time t7 to time t8 in the waveform of the ramp wave at the bottom of FIG.
  • step S17 the GC latch 121 latches the gray code (GC) from the GC counter 72 as indicated by the one-dot chain line in the upper part of FIG.
  • the processing in step S17 is performed, for example, during a period in which the ramp wave changes at a predetermined rate, indicated by times t8 to t9 in the ramp wave waveform at the bottom of FIG. More specifically, when the ramp wave changes and the comparator 91 detects that the ramp wave is larger than the pixel signal, the gray code supplied from the GC counter 72 becomes the D-phase pixel signal. Latched as corresponding Gray code.
  • step S18 the code converter 141 of the ALU 122 executes preprocessing which is processing of processing steps 1 to 10 in FIG. 7, as indicated by a two-dot chain line L2 in the upper part of FIG. Find BIN [0].
  • the process of step S18 is executed, for example, during the period from time t9 to t10 in the waveform of the ramp wave at the bottom of FIG.
  • step S19 the code converter 141 reads the gray code of the D-phase pixel signal latched in the GC latch 121 as shown by the dotted line L4 in the upper part of FIG. Output to adder 142.
  • step S20 the full adder 142, as indicated by the dotted line L4 in the upper part of FIG. 13, the binary code of the D-phase pixel signal and the binary code of the P-phase pixel signal latched in the temporary latch 123. Are added (subtracted) to cause the IF latch 124 to latch as a binary code of the pixel signal multiplied by the CDS.
  • steps S19 and S20 are executed, for example, during the period from time t10 to t11 in the ramp waveform at the bottom of FIG.
  • the processing in steps S14 and S15 and the processing in steps S19 and S20 are all performed in advance by the preprocessing in steps S13 and S18.
  • the processing of steps S14 and S15 and the processing of steps S19 and S20 are each continuously executed, for example, even in the case of 2-bit processing as in the ALU 122 of the present disclosure, the processing speed is increased. It becomes possible.
  • a pixel array can be realized with a small number of wires, and the mounting area can be reduced, so that it corresponds to a pixel array with a narrow pitch. It is also possible. Further, since a ripple counter or the like is unnecessary, it is possible to reduce the mounting area and reduce power consumption.
  • the GC counter 72 can be configured by, for example, a binary counter 331, a code conversion unit 332, and an output unit 333 as shown in FIG.
  • the binary counter 331 generates a 5-bit binary code UC [0] to UC [4] according to the clock signal GCK and outputs it to the code conversion unit 332.
  • the code conversion unit 332 converts the 5-bit binary codes UC [0] to UC [4] supplied from the binary counter 331 into 5-bit gray codes PGC [0] to PGC [4], and outputs them to the output unit 333. Output.
  • the output unit 333 outputs the 5-bit gray codes PGC [0] to PGC [4] from the code converter 302 as gray codes GC [0] to GC [4] according to the inverted signal of the clock signal GCK.
  • the binary counter 331 includes a buffer 341, inverters 342-1 to 342-3, DFFs 351-1 to 351-4, XOR circuits 352 to 354, a NOR circuit 355, and a NAND circuit 356.
  • the binary code UC [0] becomes the clock signal GCK itself output via the buffer 341 and the inverters 342-1 and 342-2.
  • DFF 351-1 an inverted signal of the clock signal GCK is input to the clock terminal via the buffer 341.
  • the inverting output terminal XQ of DFF351-1 is connected to the data terminal D.
  • the output terminal Q of the DFF 351-1 is connected to the clock terminal of the DFF 357-1 of the code converter 332.
  • the XOR circuit 352 based on the inputs of the inverting output terminal XQ of the DFF 351-2 and the inverting output terminal XQ of the DFF 351-1, sets 1 (High) when they are different from each other and 0 (Low) when they are the same value. Output to the data terminal D of DFF351-2.
  • the DFF 351-2 holds the signal input to the data terminal D at the timing when the clock terminal becomes High, and the held signal is output from the output terminal Q as a binary code UC [2] of the DFF 357-2 of the code converter 332 In addition to outputting to the clock terminal, an inverted signal of the held signal is output to the XOR circuit 352 and the NOR circuit 355 from the inverted output terminal XQ.
  • the NOR circuit 355 indicates 0 (High) if any of the outputs of the inverting output terminal XQ of the DFF 351-1 and the inverting output terminal XQ of the DFF 351-2 is 1 (High), and 1 otherwise. (Low) is output to the NAND circuit 356 and the XOR circuit 353.
  • the XOR 353 Based on the inverted signal of the output of the NOR circuit 355 and the output signal from the inverted output terminal XQ of the DFF 351-3, the XOR 353 outputs the inverted signal of the output of the NOR circuit 355 and the inverted output terminal XQ of the DFF 351-3.
  • the signal matches 0 (Low) is output to the data terminal D of DFF 351-3, and 1 (High) is output otherwise.
  • the DFF 351-3 receives and holds the output of the XOR circuit 353 from the data terminal D based on the inverted signal of the clock signal GCL input to the clock terminal, and the held signal is output from the output terminal Q to the binary code UC [ 3] and an inverted signal of the held signal is output from the inverted output terminal XQ to the XOR circuit 353 and the NAND circuit 356.
  • the NAND circuit 356 sets 1 (High) if the output of the NOR circuit 355 and the inverted signal of the inverted output terminal XQ of the DFF 351-3 are both 1 (High), and 0 (Low) otherwise. Output to XOR354.
  • the XOR circuit 354 obtains an exclusive OR of the output of the NAND circuit 356 and the signal of the inverted output terminal XQ of the DFF 351-4 and inputs it to the data terminal D of the DFF 351-4.
  • the DFF 351-4 Based on the inverted signal of the clock signal GCL, the DFF 351-4 holds the output signal of the XOR circuit 354, outputs it from the output terminal Q, and outputs the inverted signal of the held signal from the inverted output terminal XQ to the binary code. Output as UC [4] and output to XOR354.
  • the binary counter 331 outputs the 5-bit binary codes UC [0] to UC [4] to the code conversion unit 332 according to the clock signal GCK.
  • the code conversion unit 332 includes DFFs 357-0 to 357-3 and a buffer 358.
  • the DFFs 357-0 to 357-3 receive the binary codes UC [0] to UC [3] at the clock terminals, respectively, and are connected to the data terminal D and the inverted output terminal XQ, and are input to the data terminal D.
  • the held signal is output from the output terminal Q, and the inverted signal of the held signal is output from the inverted output terminal XQ to the output unit 333 as gray codes PGC [0] to PGC [3], respectively.
  • the buffer 358 outputs the binary code UC [4] of the most significant bit as it is to the output unit 333 as the gray code PGC [4].
  • the code converter 332 converts the binary codes UC [0] to UC [4] into gray codes PGC [0] to PGC [4] and outputs them to the output unit 333.
  • the output unit 333 includes DFFs 359-0 to 359-4 and buffers 360-0 to 360-4.
  • DFF359-0 to 359-4 receives the inverted signal of the clock signal GCK at the clock terminal, receives the gray code PGC [0] to PGC [4] corresponding to each bit at the data terminal D, and receives the clock signal. Holds corresponding to GCK.
  • the DFFs 359-0 to 359-4 output the held signals as gray codes GC [0] to PGC [4] from the output terminal Q from the buffers 360-1 to 360-4, respectively.
  • the gray code counter 101 sequentially outputs 5-bit gray codes GC [0] to GC [4] according to the clock GCK.
  • a binary counter that outputs a 6-bit binary code is configured as shown in FIG. 15 in contrast to a binary counter 331 that outputs a 5-bit binary code shown in FIG. 15 includes an inverter 371, DFFs 372-0 to 372-5, XOR circuits 373-1 to 373-5, NAND circuits 374, 376, and 378, and NOR circuits 375 and 377. Yes.
  • binary codes UC [0] to UC [5] are output from the output terminals Q of DFFs 372-0 to 372-5, respectively.
  • setup time means that when DFFs 372-0 to 372-5 are connected in series as shown in FIG. 15, from the timing at which DFF 372-0 operates, other adjacent DFFs 372-1 to This is the time until the operation starts at DFF 372-5 or the like.
  • DFF 372-2 has a division ratio of 2 with respect to the setup time of DFF 372-1.
  • DFF 372-3 to 372-5 have division ratios of 4, 8, 16, 32. That is, the DFF 372 constituting the binary counter 331 ′ increases according to the number of bits of the binary counter, but the setup time increases as the DFF 372 increases.
  • a DFF 391 is provided as a retiming configuration between the NOR circuit 355, the XOR circuit 353, and the NAND circuit 356 for the GC counter 72 of FIG.
  • the DFF 391 has a data terminal D connected to the output of the NOR circuit 355, and an output terminal Q connected to the XOR circuit 353 and the NAND circuit 356. Further, the clock terminal of the DFF 391 receives the clock signal GCK.
  • the DFF 391 can directly receive the clock signal GCK, output it to the XOR circuit 353 and the NAND circuit 356, and perform retiming without being affected by the output timing of the DFFs 351-0 to 331-2. As a result, the setup time can be shortened.
  • DFF 392-0 to 392-2 and a NAND circuit 393 for delay countermeasures are required to make the latency of the lower bits uniform.
  • DFFs 391-11 and 391-12 for retiming are provided for the binary counter 331 'in the upper part of FIG.
  • a retiming DFF 391-11 is provided between the NAND circuit 376, the NOR circuit 377, and the XOR circuit 373-4.
  • the DFF 391-12 is provided between the NOR circuit 379, the NAND circuit 380, and the XOR circuit 373-7.
  • each of the DFFs 391-11 and 391-12 can be retimed, so that the setup time of the binary counter 331 'shown in FIG. 17 can be shortened.
  • the output of the lower bits includes DFF392-11 surrounded by a dotted line for adjusting the delay due to the operation of DFF391-11 and 391-12 for retiming.
  • Thru 392-20 are required.
  • DFF 392 for adjusting the delay is Two each are required.
  • the GC counter 72 of the present disclosure may be configured as shown in FIG. 18, for example, in order to reduce the setup time while reducing the mounting area.
  • 18 includes an inverter 421, NAND circuits 422-0 to 422-12, DFF 423-0 to 423-12, NAND circuits 424-1 and 424-2, XNOR circuits 425-1 to 425-3, XOR Circuits 426-1 to 426-4, XNOR circuits 427-1 to 427-3, NOR circuit 428, NOR circuits 429-1 to 429-6, NAND circuits 430-1 to 430-4, and an inverter 431.
  • the inverter 421 generates an inverted signal of the clock signal CLK and outputs it to the input terminal of the NAND circuit 422-0.
  • the NAND circuit 422-0 takes the NAND of the inverted signal of the clock signal CLK and the Hi signal and outputs the NAND to the clock terminal of the DFF 423-0.
  • the DFF 423-0 is connected to the data terminal D and the inverted output terminal XQ, operates in accordance with a signal input to the clock terminal from the NAND circuit 422-0, and outputs the gray code GC [0] from the output terminal Q. .
  • the NAND circuits 422-1 to 422-5 take NAND of the input signal of the clock signal CLK and the Hi signal and output them to the clock terminals of the DFFs 423-0 to 423-5, respectively.
  • the DFF 423-1 is connected to the data terminal D, the inverted output terminal XQ, and the input terminal of the XNOR 425-1.
  • the DFF 423-1 operates according to the signal input to the clock terminal from the NAND circuit 422-1.
  • the signal f1 is output to the input terminals of the NAND circuits 424-1 and 424-2 and the NOR circuit 428.
  • DFF 423-2 the data terminal D is connected to the output terminal of the XNOR circuit 425-1, the output terminal Q is connected to the input terminals of the XNOR circuit 425-1 and the NAND circuit 424-1, Gray code GC [1] is output from output terminal Q. Further, the DFF 423-2 is connected to the inverting output terminal XQ and the input terminals of the NAND circuit 424-2 and the NOR circuit 428.
  • the XNOR 425-1 takes the XNOR of the signal of the inverted output terminal XQ of the DFF 423-1 and the signal of the output terminal Q of the DFF 423-2 and outputs it to the data terminal D of the DFF 423-2.
  • the NAND circuit 424-1 takes the NAND of the output terminal Q of the DFFs 423-1 and 423-2 and outputs it as a signal f2 to the input terminal of the XNOR 425-2.
  • the data terminal D is connected to the output terminal of the XNOR circuit 425-2, and the output terminal Q is connected to the input terminals of the XNOR circuit 425-2, NAND circuit 424-2, and NOR circuit 428.
  • the gray code GC [2] is output from the output terminal Q.
  • the XNOR 425-2 takes the XNOR of the signal at the output terminal Q of the DFF 423-3 and the signal f2 and outputs it to the data terminal D of the DFF 423-3.
  • the NAND circuit 424-2 takes the NAND of the output terminal Q of the DFF 423-1 and 423-3 and the inverted output terminal XQ of the DFF 423-2 and outputs it as a signal f3 to the input terminal of the XNOR 425-3.
  • the DFF 423-4 has a data terminal D connected to the output terminal of the XNOR circuit 425-3, and an output terminal Q connected to the XNOR circuit 425-3, NOR circuits 429-1 and 429-2, and the XOR circuit 426-1. It is connected to each input terminal, and outputs Gray code GC [3] from the output terminal Q.
  • the XOR 428 takes the NOR of the signal at the output terminal Q of the DFF 423-1 and 423-3 and the signal at the inverted output terminal XQ of the DFF 423-2 and outputs it as a signal fdv to the data terminal D of the DFF 423-5.
  • the DFF 423-5 receives the signal fdv at the data terminal D and outputs the signal qdv from the output terminal Q to each of the NAND circuits 422-6 to 422-12 based on the signal supplied from the NAND circuit 422-5 to the clock terminal. Output to the input terminal.
  • the NAND circuits 422-6 to 422-12 take NAND of the signal qdv and the clock signal CLK, and input the result to the clock terminals of the DFFs 423-6 to 423-12, respectively.
  • the output terminal Q is connected to the input terminals of the XOR circuit 426-1 and the NOR circuit 429-1, and the Gray code GC [4] is output from the output terminal Q.
  • the inverting output terminal XQ is connected to the input terminal of the NOR circuit 429-2.
  • the XOR circuit 426-1 takes an XOR between the Gray code GC [4] which is the signal at the output terminal Q of the DFF 423-6 and the Gray code GC [3] which is the signal at the output terminal Q of the DFF 423-4, The result is output to the data terminal D of DFF 423-6.
  • the NOR circuit 429-1 takes a NOR between the Gray code GC [4] which is the signal at the output terminal Q of the DFF 423-6 and the Gray code GC [3] which is the signal at the output terminal Q of the DFF 423-4. Output to the input terminals of the NAND circuits 430-1 and 430-2.
  • the NOR circuit 429-2 takes a NOR between the signal of the inverting output terminal XQ of DFF423-6 and the gray code GC [3] which is the signal of the output terminal Q of DFF423-4, and uses it as a signal f5, XOR 426-2. Output to the input terminal.
  • the DFF 423-7 has an output terminal Q connected to the input terminals of the XOR circuit 426-2 and the NAND circuit 430-2, and outputs the Gray code GC [5] from the output terminal Q.
  • the inverting output terminal XQ is connected to the input terminal of the NAND circuit 430-1.
  • the XOR circuit 426-2 takes the XOR of the gray code GC [5], which is the signal at the output terminal Q of the DFF 423-7, and the signal f5, and outputs the result to the data terminal D of the DFF 423-7.
  • the NAND circuit 430-1 takes the NAND of the output signal of the NOR circuit 429-1 and the signal of the inverted output terminal XQ of the DFF 423-7, and outputs it to the input terminals of the NOR circuits 429-3 and 429-4.
  • the NAND circuit 430-2 takes the NOR of the output signal of the NOR circuit 429-1 and the gray code GC [5] which is the signal of the output terminal Q of the DFF 423-7, and inputs the XNOR 427-1 as the signal f6. Output to the terminal.
  • the DFF 423-8 has an output terminal Q connected to the input terminals of the XNOR circuit 427-1 and the NOR circuit 429-3, and outputs the Gray code GC [6] from the output terminal Q.
  • the inverting output terminal XQ is connected to the input terminal of the NOR circuit 429-4.
  • the XNOR circuit 427-1 takes the XNOR of the gray code GC [6], which is the signal at the output terminal Q of the DFF 423-8, and the signal f6, and outputs the result to the data terminal D of the DFF 423-8.
  • the NOR circuit 429-3 takes the NOR of the Gray code GC [6], which is the signal of the output terminal Q of the DFF 423-8, and the output signal of the NAND circuit 430-1, and then NAND circuits 430-3 and 430-4. Output to the input terminal.
  • the NOR circuit 429-4 takes a NOR between the signal of the inverted output terminal XQ of the DFF 423-8 and the output signal of the NAND circuit 430-1, and outputs it as a signal f7 to the input terminal of the XOR 426-3.
  • the DFF 423-9 has an output terminal Q connected to the input terminals of the XOR circuit 426-3 and the NAND circuit 430-4, and outputs the Gray code GC [7] from the output terminal Q.
  • the inverting output terminal XQ is connected to the input terminal of the NAND circuit 430-3.
  • the XOR circuit 426-3 takes the XOR of the gray code GC [7], which is the signal at the output terminal Q of the DFF 423-9, and the signal f7, and outputs the result to the data terminal D of the DFF 423-9.
  • the NAND circuit 430-3 takes the NAND of the output signal of the NOR circuit 429-3 and the signal of the inverting output terminal XQ of the DFF 423-9 and outputs it to the input terminals of the NOR circuits 429-5 and 429-6.
  • the NAND circuit 430-4 takes the NAND of the output signal of the NOR circuit 429-3 and the gray code GC [7] which is the signal of the output terminal Q of the DFF 423-9, and inputs the XNOR 427-2 as the signal f8. Output to the terminal.
  • the DFF 423-10 has an output terminal Q connected to the input terminals of the XNOR circuit 427-2 and the NOR circuit 429-5, and outputs the Gray code GC [8] from the output terminal Q.
  • the inverting output terminal XQ is connected to the input terminal of the NOR circuit 429-6.
  • the XNOR circuit 427-2 takes the XNOR of the gray code GC [8], which is the signal at the output terminal Q of the DFF 423-10, and the signal f8, and outputs the result to the data terminal D of the DFF 423-10.
  • the NOR circuit 429-5 takes the NOR of the Gray code GC [8], which is the signal of the output terminal Q of the DFF 423-10, and the output signal of the NAND circuit 430-3, and outputs the result to the input terminal of the inverter 431.
  • the NOR circuit 429-6 takes the NOR between the signal at the inverting output terminal XQ of the DFF 423-10 and the output signal from the NAND circuit 430-3, and outputs it as a signal f9 to the input terminal of the XOR 426-4.
  • the output terminal Q is connected to the input terminal of the XOR circuit 426-4, and the Gray code GC [9] is output from the output terminal Q.
  • the XOR circuit 426-4 takes the XOR of the gray code GC [9], which is the signal at the output terminal Q of the DFF 423-11, and the signal f9, and outputs the result to the data terminal D of the DFF 423-11.
  • the inverter 431 inverts the output signal of the NOR circuit 429-5 and outputs it as a signal f10 to the input terminal of the XNOR circuit 427-3.
  • the output terminal Q is connected to the input terminal of the XNOR circuit 427-3, and gray code GC [10] is output from the output terminal Q.
  • the XNOR circuit 427-3 takes the XNOR of the Gray code GC [10], which is the signal at the output terminal Q of the DFF 423-12, and the signal f10, and outputs the result to the data terminal D of the DFF 423-12.
  • the GC counter 72 of FIG. 18 can generate Gray codes GC [0] to GC [10] indicated by waveforms as shown in FIG.
  • the gray codes GC [1] to [3] are directly decoded so as to correspond to the gray code pattern.
  • Gray codes GC [4] to GC [10] can be inverted at the point where the value one bit before itself is High and the bit before it is Low. Propagated serially and takes the logic of that and the previous bit to generate an inverted signal.
  • the example in which the number of bits of the Gray code is 10 bits has been described, but other numbers of bits may be used. Further, an example has been described in which the Gray codes GC [1] to GC [3] are directly decoded as a Gray code pattern, and the subsequent Gray codes GC [4] to GC [10] are generated based on the thinning clock. However, the number of bits directly decoded and the number of bits generated based on the thinning clock may be other combinations.
  • the imaging device 11 described above can be applied to various electronic devices such as an imaging device such as a digital still camera and a digital video camera, a mobile phone having an imaging function, or other devices having an imaging function. .
  • FIG. 20 is a block diagram illustrating a configuration example of an imaging apparatus as an electronic apparatus to which the present technology is applied.
  • An imaging apparatus 501 shown in FIG. 20 includes an optical system 502, a shutter apparatus 503, a solid-state imaging element 504, a drive circuit 505, a signal processing circuit 506, a monitor 507, and a memory 508, and displays a still image and a moving image. Imaging is possible.
  • the optical system 502 includes one or a plurality of lenses, guides light (incident light) from the subject to the solid-state image sensor 504, and forms an image on the light-receiving surface of the solid-state image sensor 504.
  • the shutter device 503 is disposed between the optical system 502 and the solid-state imaging element 504, and controls the light irradiation period and the light-shielding period to the solid-state imaging element 504 according to the control of the drive circuit 505.
  • the solid-state image sensor 504 is configured by a package including the above-described solid-state image sensor.
  • the solid-state imaging device 504 accumulates signal charges for a certain period in accordance with light imaged on the light receiving surface via the optical system 502 and the shutter device 503.
  • the signal charge accumulated in the solid-state image sensor 504 is transferred according to a drive signal (timing signal) supplied from the drive circuit 505.
  • the drive circuit 505 outputs a drive signal for controlling the transfer operation of the solid-state image sensor 504 and the shutter operation of the shutter device 503 to drive the solid-state image sensor 504 and the shutter device 503.
  • the signal processing circuit 506 performs various types of signal processing on the signal charges output from the solid-state imaging device 504.
  • An image (image data) obtained by the signal processing by the signal processing circuit 506 is supplied to the monitor 507 and displayed, or supplied to the memory 508 and stored (recorded).
  • the power consumption is reduced while the mounting area is reduced by applying the imaging element 11 instead of the optical system 502, the shutter apparatus 503, and the solid-state imaging element 504 described above. Can be reduced.
  • FIG. 21 is a diagram illustrating a usage example in which the above-described imaging element 11 is used.
  • the camera module described above can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-ray as follows.
  • Devices for taking images for viewing such as digital cameras and mobile devices with camera functions
  • Devices used for traffic such as in-vehicle sensors that capture the back, surroundings, and interiors of vehicles, surveillance cameras that monitor traveling vehicles and roads, and ranging sensors that measure distances between vehicles, etc.
  • Equipment used for home appliances such as TVs, refrigerators, air conditioners, etc. to take pictures and operate the equipment according to the gestures ⁇ Endoscopes, equipment that performs blood vessel photography by receiving infrared light, etc.
  • Equipment used for medical and health care ⁇ Security equipment such as security surveillance cameras and personal authentication cameras ⁇ Skin measuring instrument for photographing skin and scalp photography Such as a microscope to do beauty Equipment used for sports-Equipment used for sports such as action cameras and wearable cameras for sports applications-Used for agriculture such as cameras for monitoring the condition of fields and crops apparatus
  • this indication can also take the following structures.
  • a gray code latch that latches a gray code corresponding to a pixel signal of the pixel;
  • a conversion unit that converts the gray code latched in the gray code latch into a binary code;
  • a temporary latch that temporarily latches a given binary code;
  • An arithmetic unit for obtaining a difference between the binary code converted from the Gray code by the conversion unit and the predetermined binary code latched in the temporary latch; After the conversion unit converts the Gray code into the binary code, the arithmetic unit is continuously latched in the temporary code and the binary code of the same bit converted by the conversion unit.
  • An image sensor that calculates the difference from a predetermined binary code.
  • the conversion unit first calculates the binary code of the least significant bit, and sequentially converts the gray code of the upper bit to the binary code using the binary code of the least significant bit.
  • the conversion unit converts the gray code latched in the gray code latch into a binary code by a plurality of bits, After the gray code is converted into the binary code by the conversion unit, the arithmetic unit continuously converts the plurality of bits into the binary code of the same bit converted by the conversion unit and the temporary latch.
  • the imaging device according to any one of ⁇ 1> to ⁇ 3>, wherein a difference from the latched predetermined binary code is obtained.
  • the temporary latch latches a binary code in which all bits are 0 as the predetermined binary code
  • the arithmetic unit is configured such that the binary code converted from the gray code of the P-phase pixel signal, which is the pixel signal in a state where the pixel is initialized, and the all bits latched in the temporary latch are 0.
  • the imaging device according to any one of ⁇ 1> to ⁇ 4>, wherein a binary code that is a difference from a binary code consisting of is obtained as a binary code of the P-phase pixel signal and is latched by the temporary latch.
  • the arithmetic unit is latched in the binary code converted from the gray code of the D-phase pixel signal, which is the pixel signal according to the amount of light received by the pixel, and the temporary latch,
  • the imaging device according to ⁇ 5> wherein a difference from a binary code of a P-phase pixel signal is output as a binary code of a CDS (correlated double sampling) pixel signal.
  • CDS correlated double sampling
  • the conversion unit converts the complement of the Gray code latched in the Gray code latch into a binary code
  • the calculation unit obtains a difference between the binary code that is a conversion result of the conversion unit and the predetermined binary code latched in the temporary latch, and outputs a complement of the difference ⁇ 1> to ⁇ 6 >
  • the imaging device according to any one of the above.
  • a gray code counter that sequentially generates the gray codes
  • the Gray code counter A lower gray code generator for generating a lower gray code than the predetermined bit of a predetermined number of gray codes based on a clock signal; Based on the clock signal, an upper gray code generation unit that generates a higher gray code than a predetermined bit of the predetermined number of gray codes; A frequency-divided clock signal generating unit that generates a frequency-divided clock signal obtained by dividing the clock signal by a predetermined number based on the gray code of the lower bits; The imaging according to any one of ⁇ 1> to ⁇ 7>, wherein the upper gray code generation unit generates a higher gray code than a predetermined bit of the predetermined number of gray codes based on the divided clock.
  • an imaging unit including a plurality of pixels that capture an image; A gray code latch that latches a gray code corresponding to a pixel signal of the pixel; A conversion unit that converts the gray code latched in the gray code latch into a binary code; A temporary latch that temporarily latches a given binary code; An image sensor control method including an arithmetic unit for obtaining a difference between the binary code converted from the gray code by the conversion unit and the predetermined binary code latched in the temporary latch, After the conversion unit converts the Gray code into the binary code, the arithmetic unit is continuously latched in the temporary code and the binary code of the same bit converted by the conversion unit.
  • a method for controlling an image sensor that calculates a difference from a predetermined binary code ⁇ 10>
  • An imaging unit including a plurality of pixels that capture an image; A gray code latch that latches a gray code corresponding to a pixel signal of the pixel; A conversion unit that converts the gray code latched in the gray code latch into a binary code; A temporary latch that temporarily latches a given binary code; An arithmetic unit for obtaining a difference between the binary code converted from the Gray code by the conversion unit and the predetermined binary code latched in the temporary latch; After the conversion unit converts the Gray code into the binary code, the arithmetic unit is continuously latched in the temporary code and the binary code of the same bit converted by the conversion unit.
  • An imaging device that calculates a difference from a predetermined binary code.
  • An imaging unit including a plurality of pixels that capture an image; A gray code latch that latches a gray code corresponding to a pixel signal of the pixel; A conversion unit that converts the gray code latched in the gray code latch into a binary code; A temporary latch that temporarily latches a given binary code; An arithmetic unit for obtaining a difference between the binary code converted from the Gray code by the conversion unit and the predetermined binary code latched in the temporary latch; After the conversion unit converts the Gray code into the binary code, the arithmetic unit is continuously latched in the temporary code and the binary code of the same bit converted by the conversion unit.
  • An electronic device that calculates the difference from a predetermined binary code.

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Abstract

本開示は、撮像素子の小型化と省電力化を実現することができるようにする撮像素子、および撮像素子の制御方法、撮像装置、並びに、電子機器に関する。 まず、各画素のP相の画素信号に対応するグレイコードがバイナリコードに変換された後、連続的に、変換された同一のビットのバイナリコードと、一時ラッチにラッチされている全ビットが0の画素信号のバイナリコードとの差分を求め、P相の画素信号のバイナリコードとして、一時ラッチにラッチさせる。次に、各画素のD相の画素信号に対応するグレイコードがバイナリコードに変換された後、連続的に、変換された同一のビットのバイナリコードと、一時ラッチにラッチされているP相の画素信号のバイナリコードとの差分を求める。本開示は、撮像装置に適応することができる。

Description

撮像素子、および撮像素子の制御方法、撮像装置、並びに、電子機器
　本開示は、撮像素子、および撮像素子の制御方法、撮像装置、並びに、電子機器に関し、特に、装置の小型化と省電力化を実現できるようにした撮像素子、および撮像素子の制御方法、撮像装置、並びに、電子機器に関する。
　撮像素子のADC（Analog Digital Converter）に用いられるカラムカウンタは、グレイコードラッチ（5bit）、およびリップルカウンタ（12bit）の２段構成で形成されている。（例えば、特許文献１参照）。
特開２０１１－２３４３２６号公報
　しかしながら、特許文献１に係るカラムカウンタにおいては、グレイコードラッチ（5bit）、およびリップルカウンタ（12bit）の２段構成であるので、実装面積が大きく、また、消費電力も大きい。
　本開示は、このような状況に鑑みてなされたものであり、特に、カラムカウンタの構成に必要とされる実装面積を小さくすることで装置構成を小型化すると共に、省電力化を実現できるようにするものである。
　本開示の一側面の撮像素子は、画像を撮像する複数の画素からなる撮像部と、前記画素の画素信号に対応するグレイコードをラッチするグレイコードラッチと、前記グレイコードラッチにラッチされているグレイコードをバイナリコードに変換する変換部と、所定のバイナリコードを一時的にラッチする一時ラッチと、前記変換部により前記グレイコードから変換された前記バイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める演算部とを含み、前記変換部が、前記グレイコードを前記バイナリコードに変換した後、前記演算部が、連続的に、前記変換部により変換された同一のビットのバイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める撮像素子である。
　前記変換部には、最初に最下位ビットの前記バイナリコードを算出し、前記最下位ビットのバイナリコードを用いて、順次上位のビットの前記グレイコードを前記バイナリコードに変換させるようにすることができる。
　前記変換部には、前記グレイコードラッチにラッチされている全ビットの排他的論理和を、前記最下位ビットのグレイコードとして算出させることができる。
　前記変換部には、複数ビットずつ、前記グレイコードラッチにラッチされているグレイコードをバイナリコードに変換させ、前記演算部には、前記変換部により前記グレイコードが前記バイナリコードに変換された後に、連続的に、前記複数ビットずつ、前記変換部により変換された同一ビットの前記バイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求めるようにさせることができる。
　前記一時ラッチには、全ビットが0からなるバイナリコードを、前記所定のバイナリコードとしてラッチさせ、前記演算部には、前記画素が初期化された状態の前記画素信号であるP相の画素信号の前記グレイコードから変換された前記バイナリコードと、前記一時ラッチにラッチされている前記全ビットが0からなるバイナリコードとの差分からなるバイナリコードを、前記P相の画素信号のバイナリコードとして求めさせ、前記一時ラッチにラッチさせるようにすることができる。
　前記演算部には、前記画素が受光した光量に応じた前記画素信号であるD相の画素信号の前記グレイコードから変換された前記バイナリコードと、前記一時ラッチにラッチされている、前記P相の画素信号のバイナリコードとの差分を、CDS（相関二重サンプリング）された画素信号のバイナリコードとして出力させるようにすることができる。
　前記変換部には、前記グレイコードラッチにラッチされているグレイコードの補数をバイナリコードに変換させ、前記演算部には、前記変換部の変換結果である前記バイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求めさせ、前記差分の補数を出力させるようにすることができる。
　前記グレイコードを順次発生するグレイコードカウンタをさらに含ませるようにすることができ、前記グレイコードカウンタには、クロック信号に基づいて、所定ビット数のグレイコードのうちの前記所定ビットより下位のグレイコードを発生する下位グレイコード発生部と、前記クロック信号に基づいて、前記所定ビット数のグレイコードのうちの所定ビットより上位のグレイコードを発生する上位グレイコード発生部と、前記下位ビットのグレイコードに基づいて、前記クロック信号を所定数分周した分周クロック信号を発生する分周クロック信号発生部とを含ませるようにすることができ、前記上位グレイコード発生部には、前記分周クロックに基づいて、前記所定ビット数のグレイコードのうちの所定ビットより上位のグレイコードを発生させるようにすることができる。
　本開示の一側面の撮像素子の制御方法は、画像を撮像する複数の画素からなる撮像部と、前記画素の画素信号に対応するグレイコードをラッチするグレイコードラッチと、前記グレイコードラッチにラッチされているグレイコードをバイナリコードに変換する変換部と、所定のバイナリコードを一時的にラッチする一時ラッチと、前記変換部により前記グレイコードから変換された前記バイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める演算部とを含む撮像素子の制御方法であって、前記変換部が、前記グレイコードを前記バイナリコードに変換した後、前記演算部が、連続的に、前記変換部により変換された同一のビットのバイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める撮像素子の制御方法である。
　本開示の一側面の撮像装置は、画像を撮像する複数の画素からなる撮像部と、前記画素の画素信号に対応するグレイコードをラッチするグレイコードラッチと、前記グレイコードラッチにラッチされているグレイコードをバイナリコードに変換する変換部と、所定のバイナリコードを一時的にラッチする一時ラッチと、前記変換部により前記グレイコードから変換された前記バイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める演算部とを含み、前記変換部が、前記グレイコードを前記バイナリコードに変換した後、前記演算部が、連続的に、前記変換部により変換された同一のビットのバイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める撮像装置である。
　本開示の一側面の電子機器は、画像を撮像する複数の画素からなる撮像部と、前記画素の画素信号に対応するグレイコードをラッチするグレイコードラッチと、前記グレイコードラッチにラッチされているグレイコードをバイナリコードに変換する変換部と、所定のバイナリコードを一時的にラッチする一時ラッチと、前記変換部により前記グレイコードから変換された前記バイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める演算部とを含み、前記変換部が、前記グレイコードを前記バイナリコードに変換した後、前記演算部が、連続的に、前記変換部により変換された同一のビットのバイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める電子機器である。
　本開示の一側面においては、複数の画素からなる撮像部により、画像が撮像され、グレイコードラッチにより、前記画素の画素信号に対応するグレイコードがラッチされ、変換部により、前記グレイコードラッチにラッチされているグレイコードがバイナリコードに変換され、一時ラッチにより、所定のバイナリコードが一時的にラッチされ、演算部により、前記変換部により前記グレイコードから変換された前記バイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分が求められ、前記変換部により、前記グレイコードが前記バイナリコードに変換された後、前記演算部により、連続的に、前記変換部により変換された同一のビットのバイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分が求められる。
　本開示の一側面によれば、実装面積を小さくすることで装置構成を小型化することが可能になると共に、消費電力を低減することが可能となる。
本開示の撮像素子の構成例を説明する図である。 図１のカラムカウンタ周辺の構成例を説明する図である。 リップルカウンタを用いた場合のカラムカウンタの構成例を説明する図である。 グレイコードのみで処理を実現するカラムカウンタの構成例を説明する図である。 図１のカラムカウンタの構成例を説明する図である。 カラムカウンタにおけるALUの処理例を説明する図である。 本開示のカラムカウンタにおけるALUの処理例を説明する図である。 １ビットずつコードを変換し、全加算する場合のALUの構成例を説明する図である。 ２ビットずつコードを変換し、全加算する場合のALUの構成例を説明する図である。 グレイコードの補数を用いて２ビットずつコードを変換し、全加算する場合のALUの構成例を説明する図である。 図１０のALUの動作を説明する図である。 図５のカラムカウンタの動作処理を説明するフローチャートである。 図５のカラムカウンタの動作処理を説明する図である。 バイナリカウンタとコード変換部とを含むGCカウンタの構成例を説明する図である。 グレイコードのビット数を増やすためにバイナリコードのビット数を増やす場合のバイナリカウンタの構成例を説明する図である。 グレイコードのビット数を増やす場合のグレイコードカウンタの構成例を説明する図である。 図１６のグレイコードカウンタの構成を応用してバイナリコードカウンタのビット数を増やす場合のバイナリコードカウンタの構成例を説明する図である。 本開示のグレイコードカウンタの構成例を説明する図である。 図１８のグレイコードカウンタにより発生されるグレイコードを説明する波形図である。 本開示のカメラモジュールを適用した電子機器としての撮像装置の構成例を示すブロック図である。 本開示の技術を適用したカメラモジュールの使用例を説明する図である。
　以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
　＜撮像素子の構成例＞
　本開示の技術を適用した撮像素子の構成例について説明する。
　図１は、本開示の撮像素子の構成例を示している。本開示の撮像素子１１は、画素アレイ３１、垂直走査回路３２、DAC（Digital Analog Converter）３３、ADC（Analog Digital Converter）３４、水平走査回路３５、デジタル信号演算回路３６、およびタイミング制御回路３７を備えている。
　画素アレイ３１は、アレイ状に配置された画素５１－１－１乃至５１－ｎ－ｍから構成されている。画素５１－１－１乃至５１－ｎ－ｍは、それぞれが受光する光量に応じて電荷を発生し、発生した電荷に対応する画素信号を出力する。尚、以降において、画素５１－１－１乃至５１－ｎ－ｍのそれぞれを特に区別する必要がない場合、単に、画素５１と称し、その他の構成についても同様に称する。また、ｍ，ｎは、それぞれ行数、および列数を表したものである。
　垂直走査回路３２は、タイミング制御回路３７より供給されてくるタイミング制御信号に基づいて、画素アレイ３１の各画素５１の画素信号を行単位で垂直転送線５２－１乃至５２－ｍを介してADC（Analog Digital Converter）３４に出力させる。
　DAC３３は、タイミング制御回路３７より供給されてくるタイミング制御信号に基づいて、デジタル信号からなる電圧を所定のレートで変化させながら出力することで、ランプ波を発生し、ADC３４に供給する。
　ADC（Analog Digital Converter）３４は、タイミング制御回路３７より供給されてくるタイミング制御信号に基づいて、画素アレイ３１の各画素５１より供給されてくるアナログ信号からなる画素信号を、行単位で取得し、DAC３３より供給されてくるランプ波を用いて、順次デジタル信号に変換して水平走査回路３５に供給する。
　より詳細には、ADC３４は、各垂直転送線５２－１乃至５２－ｎのそれぞれに設けられたADC（Analog Digital Converter）回路７１－１乃至７１－ｎ、およびGC（グレイコード）カウンタ７２より構成されている。また、ADC回路７１－１乃至７１－ｎは、それぞれ比較器９１－１乃至９１－ｎ、およびカラムカウンタ９２－１乃至９２－ｎを備えており、DAC３３より供給されるランプ波と、GCカウンタ７２からのグレイコードとを用いて、各垂直転送線５２を介して各画素５１より供給される画素信号をアナログ信号からデジタル信号に変換する。
　比較器９１は、垂直転送線５２より供給されてくる画素信号と、DAC３３より供給されるランプ波とを比較し、ランプ波が画素信号を超えるとき、その旨を知らせる比較結果をカラムカウンタ９２に供給する。
　カラムカウンタ９２は、比較器９１の比較結果が供給されるタイミングにおいて、DAC３３からのランプ波が変化するレートに対応するレートで変化するGC（グレイコード）カウンタ７２から供給されるグレイコードをラッチして、水平走査回路３５に出力する。
　水平走査回路３５は、タイミング制御回路３７より供給されるタイミング制御信号に基づいて、ADC３４より供給されたデジタル信号に変換された画素信号を、行単位で水平走査してデジタル信号演算回路３６に出力する。
　デジタル信号演算回路３６は、タイミング制御回路３７より供給されてくるタイミング制御信号に基づいて、水平走査回路３５より水平走査されることで転送されてくる画素信号よりデジタル信号を演算し、演算結果を出力する。
　タイミング制御回路３７は、PLL（Phase Locked Loop）３７ａ（図２）を備えており、PLL３７ａの発振信号に基づいてタイミング制御信号を生成し、垂直走査回路３２、DAC３３、ADC３４、水平走査回路３５、およびデジタル信号演算回路３６に供給する。
　＜図１のカウンタラッチの構成＞
　次に、図２を参照して、図１のADC３４におけるカラムカウンタ９２の構成について説明する。尚、図２においては、図１の撮像素子１１におけるカラムカウンタ９２を含むADC３４の周辺の詳細な構成が示されている。
　カラムカウンタ９２－１乃至９２－ｎは、それぞれGC（グレイコード）ラッチ１２１－１乃至１２１－ｎ、ALU（Arithmetic Logic Unit：論理演算回路）１２２－１乃至１２２－ｎ、一時ラッチ１２３－１乃至１２３－ｎ、およびIF（Interface）ラッチ１２４－１乃至１２４－ｎを備えている。
　GC（グレイコード）ラッチ１２１は、タイミング制御回路３７からのタイミング制御信号に基づいて動作し、画素信号の電圧値が、ランプ波を超えたことを示す信号が比較器９１より供給されるタイミングにおける、GCカウンタ７２から供給されるグレイコードをラッチする。
　ALU１２２は、GCラッチ１２１にラッチされている、画素信号に対応するグレイコードを、一時ラッチ１２３を利用して、バイナリコードに変換すると共に、CDS（相関二重サンプリング）を掛けてIFラッチ１２４に出力する。
　より詳細には、ALU１２２－１乃至１２２－ｎは、それぞれコード変換器１４１－１乃至１４１－ｎ、および全加算器１４２－１乃至１４２－ｎを備えている。コード変換器１４１は、GCラッチ１２１にラッチされているグレイコードをバイナリコードに変換し、全加算器１４２に出力する。全加算器１４２は、一時ラッチ１２３に格納されているバイナリコードを加算してIFラッチ１２４に出力する。
　すなわち、まず、GCラッチ１２１には、P相と言われる、画素５１がリセットされた状態における画素信号に対応するグレイコードがラッチされる。そこで、コード変換器１４１は、GCラッチ１２１にラッチされている、P相の画素信号に対応するグレイコードを、バイナリコードに変換し、全加算器１４２に出力する。このとき、全加算器１４２は、リセットされた後、全bitが0の値がラッチされた状態の、一時ラッチ１２３より全bitが0となるバイナリコードを加算（減算）して一時ラッチ１２３にラッチさせる。ここまでの処理により、P相におけるバイナリコードが一時ラッチ１２３にラッチされた状態となる。
　その後、GCラッチ１２１がリセットされると、GCラッチ１２１には、D相と言われる、画素５１が受光した光量に応じた画素信号に対応するグレイコードがラッチされる。そこで、コード変換器１４１は、GCラッチ１２１にラッチされている、D相の画素信号に対応するグレイコードを、バイナリコードに変換し、全加算器１４２に出力する。このとき、全加算器１４２は、D相の画素信号のバイナリコードに、一時ラッチ１２３にラッチされているP相の画素信号のバイナリコードを加算して（実質的には、減算して）IFラッチ１２４にラッチさせる。すなわち、この処理により、P相の画素信号のバイナリコードとD相の画素信号のバイナリコードとの差分が求められ、実質的に、CDSがなされたバイナリコードからなる画素信号がIFラッチ１２４にラッチされた状態となる。
　＜リップルカウンタを用いたカウンタラッチの構成例＞
　本開示のカウンタラッチは、ALU１２２と一時ラッチ１２３とを用いた演算により、P相、およびD相のグレイコードからなる画素信号をバイナリコードに変換し、さらに、それらの差分を求めることでCDSを掛けた画素信号を求めて出力する。
　しかしながら、カウンタラッチは、例えば、リップルカウンタを用いた構成にしてもよい。
　図３は、リップルカウンタを用いたカウンタラッチ２０１の構成例を示している。尚、図３においては、GCカウンタ７２が、5bitのグレイコードを発生することを前提とする。
　図３のカウンタラッチ２０１は、5bitのGCラッチ２２１、コード変換器（GC2BIN）２２２、5bitのリップルカウンタ２２３、クロックセレクタ（CKSEL）２２４、7bitのリップルカウンタ２２５を備えている。GCラッチ２２１、コード変換器（GC2BIN）２２２、5bitのリップルカウンタ２２３、クロックセレクタ（CKSEL）２２４、7bitのリップルカウンタ２２５、および12bitのIFラッチ２２６を備えている。
　GCラッチ２２１、コード変換器（GC2BIN）２２２、5bitのリップルカウンタ２２３、クロックセレクタ（CKSEL）２２４、7bitのリップルカウンタ２２５、および12bitのIFラッチ２２６は、いずれも図示せぬタイミング制御回路より供給されるタイミング制御信号により動作が制御される。
　GCラッチ２２１は、GCカウンタ７２より供給されるグレイコードのうち、図示せぬ比較器の判定結果に基づいて、画素信号に対応するグレイコードをラッチする。
　コード変換器２２２は、GCラッチ２２１にラッチされている画素信号に対応するグレイコードをバイナリコードに変換してリップルカウンタ２２３に供給する。
　GCラッチ２２１にラッチされるグレイコードの最上位のコードは、バイナリコードと同値であるので、クロックセレクタ２２４は、バイナリコードとして読み出し、リップルカウンタ２２５に供給する。
　リップルカウンタ２２３は、後段で出力されるバイナリコードのうちの下位の5bitをカウントする。また、リップルカウンタ２２５は、後段で出力されるバイナリコードのうちの上位の7bitをカウントする。
　クロックセレクタ２２４は、リップルカウンタ２２３でカウントされる下位の5bitのバイナリコードと、リップルカウンタ２２５にカウントされた上位の7bitバイナリコードとを合体させて12bitのバイナリコードとしてIFラッチ２２６にラッチさせる。
　IFラッチ２２６は、画素信号に対応するグレイコードから変換された12bitのバイナリコードをラッチする。
　リップルカウンタ２２３，２２５は、P相の画素信号に対応するバイナリコードについては、負の値として格納させ、D相の画素信号をそのまま加算させる。この結果、図３のカウンタラッチ２０１は、P相およびD相のGCカウンタ７２より供給されるグレイコードからなる画素信号をそれぞれバイナリコードに変換した上で、両者の差分を求めることで、12bitのバイナリコードからなるCDSが掛けられた画素信号を出力する。
　しかしながら、図３のカウンタラッチ２０１においては、コード変換器２２２、リップルカウンタ２２３，２２５が必須とされるため、これらを構成するD型フリップフロップ（以下、DFFとも称する）を多数配置する必要があり、実装面積が増大しする上、消費電力も増大てしまう。
　＜グレイコードのみを用いたカウンタラッチの構成例＞
　そこで、カウンタラッチ内においては、グレイコードのみを用いるようにすることで、リップルカウンタを省略することが考えられる。
　図４は、リップルカウンタを省略し、グレイコードのみを用いたカウンタラッチの構成例を示している。
　図４のカウンタラッチ２３１は、11bitのGCラッチ２５１、および11bitのIFラッチ２５２より構成されている。
　GCラッチ２５１は、GCカウンタ７２より供給される画素信号に対応する11bitのグレイコードをラッチする。
　IFラッチ２５２は、GCラッチ２５１にラッチされている画素信号に対応する11bitのグレイコードをラッチして、コード変換器（GC2BIN）２３２に水平転送する。
　コード変換器２３２は、IFラッチ２５２より水平転送される11bitのグレイコードをバイナリコードに変換し、例えば、P相のバイナリコードをラインメモリ２３３－１に格納させ、D相のバイナリコードをラインメモリ２３３－２に格納させる。
　減算器２３４は、ラインメモリ２３３－１，２３３－２に格納されたD相の画素信号のバイナリコードからP相の画素信号のバイナリコードを減算することでCDSを掛けた画素信号として出力する。
　すなわち、図４のカウンタラッチ２３１においては、P相およびD相のグレイコードをそれぞれ１回ずつ、コード変換器（GC2BIN）２３２に水平転送する必要がある。
　図４のカウンタラッチ２３１の構成においては、IFラッチ２５２における水平転送の速度がフレームレートの律則となるので、水平転送速度を高速化するための構成が必要となる。
　また、ラインメモリ２３３－１，２３３－２や水平転送速度を高速化するための構成を設けるための実装面積を確保する必要がある。
　さらに、高速水平転送を実現するための消費電力が増大する恐れがある。
　また、水平転送の動作起因で生じるノイズを回避するための水平転送などのタイミング制御が複雑になる。
　＜図２のカラムカウンタの動作＞
　そこで、本開示の撮像素子１１におけるカラムカウンタ９２は、リップルカウンタを用いることなく、グレイコードからなるP相およびD相のグレイコードを、それぞれD相のバイナリコードと、P相のバイナリコードとに変換し、両者の差分を演算することでCDSを掛けた画素信号として出力する。
　ここで、図５を参照して、カラムカウンタ９２の動作について説明する。
　例えば、GCラッチ１２１、ALU１２２、一時ラッチ１２３、およびIFラッチ１２４がリセットされており、GCラッチ１２１、および一時ラッチ１２３は、全ビットが0のグレイコードおよびバイナリコードがラッチされているものとする。
　ここで、GCラッチ１２１は、GCカウンタ７２が発生する、例えば、11bitのP相の画素信号に対応するグレイコードをラッチする。尚、グレイコードのbit数は、11bit以外のbit数であってもよいものである。
　ALU１２２のコード変換器１４１は、GCラッチ１２１にラッチされているP相の画素信号に対応するグレイコードを2bitずつバイナリコードに変換し、全加算器１４２に出力する。
　全加算器１４２は、コード変換器１４１によりグレイコードから変換されたバイナリコードより、一時ラッチ１２３に格納されているバイナリコードである0を加算（減算）して、一時ラッチ１２３にラッチさせる。
　以上の処理が、2bitずつ繰り返されることにより、一時ラッチ１２３に11bitのP相の画素信号に対応するバイナリデータがラッチされる。
　次に、GCラッチ１２１がリセットされた後、GCラッチ１２１は、GCカウンタ７２が発生する、例えば、11bitのD相の画素信号に対応するグレイコードをラッチする。
　ALU１２２のコード変換器１４１は、GCラッチ１２１にラッチされているD相の画素信号に対応するグレイコードを2bitずつバイナリコードに変換し、全加算器１４２に出力する。
　全加算器１４２は、コード変換器１４１によりグレイコードから変換されたD相のバイナリコードの画素信号から一時ラッチ１２３に格納されているP相のバイナリコードの画素信号を加算（減算）して、12bitのバイナリコードとしてIFラッチ１２４にラッチさせる。
　以上の処理が、2bitずつ繰り返されることにより、IFラッチ１２４に12bitのCDSが掛けられた画素信号のバイナリデータがラッチされる。
　＜ALUを用いた演算＞
　上述したALU１２２のコード変換部１４１、および全加算器１４２による演算について説明する。
　コード変換部１４１は、グレイコードをバイナリコードに1bitずつ変換する場合、例えば、図６の左部で示されるような演算を繰り返す。
　まず、11bitからなるグレイコードの最上位ビットである11bit目のデータであるGC[10]は、11bitのバイナリコードにおける最上位ビットである11bit目のデータであるBINa[10]と同値である。そこで、コード変換部１４１は、最初の処理である処理step1において、BINa[10]を、GC[10]より求める。
　次に、バイナリコードにおける10bit目のデータであるBINa[9]は、グレイコードの10bit目のデータであるGC[9]と、上位ビットである11bit目のデータであるBINa[10]の排他的論理和（XOR）である。そこで、コード変換部１４１は、処理step2において、BINa[9]を、BINa[10]とGC[9]との排他的論理和として求める。
　さらに、バイナリコードにおける9bit目のデータであるBINa[8]は、グレイコードの9bit目のデータであるGC[8]と、上位ビットである10bit目のデータであるBINa[9]の排他的論理和（XOR）である。そこで、コード変換部１４１は、処理step3において、BINa[8]を、BINa[9]とGC[8]との排他的論理和として求める。
　以下、同様に、処理step4乃至step11が繰り返されることにより、11bitビットのグレイコードCG[10]，CG[9]，CG[8]，・・・CG[0]が、順次上位のbitから11bitのバイナリコードBINa[10]，BINa[9]，BINa[8]，・・・BINa[0]に変換される。
　また、図６の左部で示されるようにグレイコードがバイナリコードに変換された後、全加算器１４２は、図６の右部で示されるような演算を繰り返す。
　尚、図６においては、例えば、予め一時ラッチ１２３にラッチされているバイナリコードが存在するので、一時ラッチ１２３にラッチされているバイナリコードをBINb[0]乃至BINb[10]として表現する。また、P相の画素信号に対応するグレイコードをバイナリコードに変換する場合、一時ラッチ１２３に予めラッチされているバイナリコードは、全bitが0のバイナリコードである。さらに、D相の画素信号に対応するグレイコードをバイナリコードに変換する場合、一時ラッチ１２３にラッチされているバイナリコードは、全bitがP相の画素信号に対応するバイナリコードである。
　すなわち、全加算器１４２は、最初の処理である処理step1において、コード変換器１４１より供給されるバイナリコードの最下位ビットである1bit目のバイナリコードBINa[0]と、一時ラッチ１２３より読み出されるバイナリコードの最下位ビットである1bit目のバイナリコードBINb[0]とを加算（減算）して、最下位ビットと桁上がりビットからなるバイナリコード(C[0],BINs[0])を求める。ここで、C[0]は、1bit目の桁上がりビットである。
　次に、全加算器１４２は、処理step2において、コード変換器１４１より供給されるバイナリコードの2bit目のバイナリコードBINa[1]と、一時ラッチ１２３より読み出されるバイナリコードの最下位ビットである2bit目のバイナリコードBINb[1]と、1bit目の桁上がりbitであるC[0]とを加算（減算）して、2bit目とその桁上がりビットからなるバイナリコード(C[1],BINs[1])を求める。ここで、C[1]は、2bit目の桁上がりビットである。
　さらに、全加算器１４２は、処理step3において、コード変換器１４１より供給されるバイナリコードの3bit目のバイナリコードBINa[2]と、一時ラッチ１２３より読み出されるバイナリコードである3bit目のバイナリコードBINb[2]と、2bit目の桁上がりbitであるC[1]とを加算（減算）して、3bit目とその桁上がりビットからなるバイナリコード(C[2],BINs[2])を求める。ここで、C[1]は、2bit目の桁上がりビットである。
　以下、同様に、処理step4乃至step11が繰り返されることにより、一時ラッチ１２３より読み出されるバイナリコードBINb[0]乃至BINb[10]と、コード変換器１４１より供給されるバイナリコードBINa[0]乃至BINa[10]とが加算（減算）されて、12bitのバイナリコードBINs[0]乃至BINs[11]からなるCDS（相関二重サンプリング）が掛けられた画素信号が求められる。
　しかしながら、図６を参照して説明した処理の場合、図６の左部で示されるように、コード変換部１４１は、処理step1乃至step11により、上位ビットから順に下位ビットを求めることにより、D相の画素信号に対応するバイナリコードがBINa[10],BINa[9],BINa[8],・・・,BINa[0]の順序、で求められる。
　一方、図６の右部で示されるように、全加算器１４２は、図６の右部で示されるように、処理step1乃至step11により、下位ビットから順に上位ビットを求めることにより、CDSが掛けられた画素信号を表すバイナリコードがBINs[1],BINs[2],BINs[3],・・・,BINs[11]の順序で求められる。
　従って、例えば、処理step1において、コード変換器１４１は、11bit目のバイナリコードBINa[10]を、そのまま全加算器１４２に出力しても、全加算器１４２の処理step1において、必要とされる1bit目のバイナリコードBINa[0]は、求められていないので、演算することができない。
　すなわち、全加算器１４２による処理step1を実行するには、コード変換器１４１により処理sutep1乃至step11の処理が完了した後に実行する必要がある。
　結果として、コード変換器１４１と全加算器１４２とのそれぞれにおいて、同一ビットのバイナリコードを連続的に演算することができない。このため、処理速度を高速化することができないだけでなく、一旦、コード変換器１４１による変換結果である11bit分のバイナリコードを格納する構成が必要となり、実装面積が増大する恐れがある。
　＜同一bitの演算を連続的に実現する演算＞
　そこで、本開示のALU１２２におけるコード変換器１４１は、予め所定の処理により、最下位ビットのグレイコードを求め、これを利用して最下位ビットから順にバイナリコードを生成する。
　すなわち、上述したように、最上位ビットにおいて、バイナリコードとグレイコードとは、同値であるので、以下の式（１）で示される関係が成り立つ。
　BIN[MSB]＝GC[MSB]
　　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（１）
　ここで、BIN[]はバイナリコードであり、GC[]はグレイコードであり、MSBは最上位ビットであることを表している。
　また、nbit目のバイナリコードBIN[n]は、以下の式（２）で表される。
　BIN[n]＝GC[n] xor BIN[n+1]
　　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（２）
　ここで、xorは、排他的論理和を表している。
　この式（２）の関係は、以下の式（３）のように変形することができる。
　BIN[n+1]＝GC[n] xor BIN[n]
　　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（３）
　従って、この式（３）に対して、最下位ビットのバイナリコードBIN[0]を求めることができれば、コード変換器１４１は、最下位ビットからグレイコードをバイナリコードに変換することができる。
　ここで、バイナリコードの最下位ビットBIN[LSB]（＝BIN[0]）は、以下の式（４）により演算することができる。
　BIN[0]＝GC[MSB] xor GC[MSB-1] xor GC[MSB-2] xor ・・・xor GC[1]
　　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（４）
　すなわち、バイナリコードの最下位ビットBIN[0]は、グレイコードの全bitの排他的論理和より求められる。
　＜本開示のALUによる演算＞
　そこで、本開示のALU１２２のコード変換器１４１および全加算器１４２は、図７で示されるような手順でグレイコードをバイナリコードに変換し、さらに、CDSに係る加算（減算）処理を実行する。
　11bitからなるパリティの最下位ビットである1bit目のパリティデータであるP[0]は、グレイコードの1bit目のデータであるGC[0]と0の排他的論理和である。そこで、コード変換部１４１は、処理step1において、11bitからなるパリティの1bit目であるP[0]を、GC[0]と0との排他的論理和として求める。
　次に、11bitからなるパリティの2bit目のパリティデータであるP[1]は、グレイコードの2bit目のデータであるGC[1]と1bit目のパリティP[0]の排他的論理和である。そこで、コード変換部１４１は、処理step2において、11bitからなるパリティの2bit目であるP[1]を、GC[1]とP[0]との排他的論理和として求める。
　さらに、11bitからなるパリティの3bit目のパリティデータであるP[2]は、グレイコードの3bit目のデータであるGC[2]と2bit目のパリティP[1]の排他的論理和である。そこで、コード変換部１４１は、処理step3において、11bitからなるパリティの3bit目であるP[2]を、GC[2]とP[1]との排他的論理和として求める。
　以下同様に、処理step4乃至step10により、11bitからなるパリティの10bit目のパリティであるP[9]が求められる。この結果、パリティP[9]が、1bit目から10bit目までのGC[0]乃至GC[8]の排他的論理和として求められる。
　そして、処理step11において、コード変換器１４１は、バイナリコードの最下位ビットBINa[0]を、グレイコードの最上位ビットとなるGC[10]と、10bit目のパリティP[9]との排他的論理和として求め、全加算器１４２に出力する。
　すなわち、処理step1乃至step11により、式（４）で示されるバイナリコードの最下位ビットBINa[0]が求められる。
　ここで、全加算器１４２は、一時ラッチ１２３よりバイナリコードの最下位ビットBINb[0]を取得できる。そこで、処理step11において、さらに、連続的に、全加算器１４２は、コード変換器１４１より供給されるバイナリコードの最下位ビットである1bit目のバイナリコードBINa[0]と、一時ラッチ１２３より読み出されるバイナリコードの最下位ビットである1bit目のバイナリコードBINb[0]とを加算（減算）して、最下位ビットと桁上がりビットからなるバイナリコード(C[0],BINs[0])を求める。
　尚、以降において、処理step1乃至step11の、バイナリコードの最下位ビットBINb[0]を求める、コード変換器１４１の処理は、コード変換部１４１の前処理と称するものとする。
　次に、処理step12において、コード変換器１４１は、バイナリコードの2bit目のバイナリコードBINa[1]を、グレイコードの2bit目となるGC[1]と、バイナリコードの最下位ビットであるBINa[0]との排他的論理和として求め、全加算器１４２に出力する。
　さらに、引き続き、全加算器１４２は、コード変換器１４１より供給されるバイナリコードの2bit目のバイナリコードBINa[1]、一時ラッチ１２３より読み出されるバイナリコードの2bit目のバイナリコードBINb[1]、および、桁上がりビットC[0]を加算（減算）して、2bit目と桁上がりビットからなるバイナリコード(C[1],BINs[1])を求める。
　また、処理step13において、コード変換器１４１は、バイナリコードの3bit目のバイナリコードBINa[2]を、グレイコードの3bit目となるGC[2]と、2bit目のバイナリコードのBINa[1]との排他的論理和として求め、全加算器１４２に出力する。
　さらに、引き続き、全加算器１４２は、コード変換器１４１より供給されるバイナリコードの3bit目のバイナリコードBINa[2]、一時ラッチ１２３より読み出されるバイナリコードの3bit目のバイナリコードBINb[2]、および、桁上がりビットC[1]を加算（減算）して、2bit目と桁上がりビットからなるバイナリコード(C[2],BINs[2])を求める。
　以下、同様の処理step14乃至step21が繰り返されることにより、12bitからなるバイナリコードBINs[0]乃至BINs[11])が求められる。
　以上の処理により、コード変換器１４１における前処理により最下位ビットのバイナリコードBINa[0]が求めることが可能となる。また、最下位ビットのバイナリコードBINa[0]を前処理により求めることができるので、コード変換器１４１が、最下位ビットから上位ビットに向かってグレイコードをバイナリコードに順次変換することが可能となる。さらに、コード変換器１４１が最下位ビットから上位ビットに向かってグレイコードをバイナリコードに順次変換することができるので、全加算器１４２は、コード変換器１４１の変換結果を、連続的に利用して、最下位ビットから上位ビットに向かって、一時ラッチ１２３によりラッチされているバイナリコードとの差分を求めることでCDSを掛けることが可能となる。
　＜1bitずつグレイコードをバイナリコードに変換するALUを実現するコード変換器と全加算器の回路構成例＞
　次に、図８を参照して、１bitずつグレイコードをバイナリコードに変換する場合のALU１２２を実現するコード変換器１４１と全加算器１４２を実現する回路構成例について説明する。
　コード変換器１４１は、例えば、図８で示されるように、XOR回路３０１およびDFF（D型フロップフロップ回路）３０２より構成される。
　XOR回路３０１は、グレイコードの入力値GC[n]と、直前にバイナリコードに変換した変換結果BINa[n-1]との排他的論理和をバイナリコードの変換結果BINa[n]としてDFF３０２に出力する。
　DFF３０２は、XOR回路３０１より出力されるグレイコードからバイナリコードに変換した変換結果BINa[n]を一時的に格納し、次のタイミングにおいて、XOR回路３０１および全加算器１４２に出力する。
　全加算器１４２は、加算回路３１１、およびDFF３１２より構成される。
　加算回路３１１は、コード変換器１４１より供給されるバイナリコードBINa[n]の入力を受け付ける入力端子A、一時ラッチ１２３より供給されるバイナリコードBINb[n]を受け付ける入力端子B、コード変換器１４１より供給されるバイナリコードBINa[n]、一時ラッチ１２３より供給されるバイナリコードBINb[n]、および桁上がりビットC[n-1]の加算結果となるバイナリコードBINs[n]を出力する出力端子S、桁上がりビットC[n]をDFF３１２に出力する出力端子CO、およびDFF３１２より供給される、直前に処理されたビットの桁上がりビットC[n-1]の入力を受け付ける入力端子CIを備えている。
　加算回路３１１は、入力端子Aに入力されたコード変換器１４１より供給されるバイナリコードBINa[n]、入力端子Bに入力された一時ラッチ１２３より供給されるバイナリコードBINb[n]、およびDFF３１２にラッチされている直前に処理されたビットの桁上がりビットC[n-1]の加算結果を、バイナリコードBINs[n]として出力端子Sより出力する。この際、加算回路３１１は、桁上がりビットC[n]をDFF３１２に出力して格納させる。
　すなわち、図８の回路構成により、図７で示されるようなグレイコードをバイナリコードに1bitずつ変換するALU１２２が実現される。
　＜2bitずつグレイコードをバイナリコードに変換するALUを実現するコード変換器と全加算器の回路構成例＞
　ところで、本開示の図５のカラムカウンタ９２のALUは、2ビットずつグレイコードをバイナリコードに変換している。
　そこで、図９を参照して、図８のグレイコードをバイナリコードに1bitずつ変換するALU１２２を実現するコード変換器１４１と全加算器１４２の回路構成を応用した、グレイコードをバイナリコードに2bitずつ変換するALU１２２を実現するコード変換器１４１と全加算器１４２の回路構成例について説明する。
　尚、図９の構成において、図８の構成と同一の機能を備える構成については、同一の符号を付しており、その説明は、適宜省略する。
　図９のコード変換器１４１は、図８のXOR回路３０１に代えて、XOR回路３０１－１，３０１－２が設けられており、それぞれビットが連続するグレイコードGC[n]，GC[n+1]が入力される。XOR回路３０１－１は、グレイコードGC[n]と1bit前に処理された処理結果であるバイナリコードBINa[n]との排他的論理和を求めてXOR回路３０１－２、および、全加算器１４２の加算回路３１１’に出力する。
　XOR回路３０１－２は、グレイコードGC[n+1]と、XOR回路３０１－１の出力であるバイナリコードBINa[n+1]との排他的論理和を求めて、バイナリコードBINa[n]としてDFF３０２に出力する。
　図９の全加算器１４２は、図８の加算回路３１１に代えて、加算回路３１１’が設けられている。
　加算回路３１１’は、入力端子A1に入力されたコード変換器１４１より供給されるバイナリコードBINa[n+1]、入力端子B1に入力された一時ラッチ１２３より供給されるバイナリコードBINb[n+1]、および、DFF３１２に格納されている直前に処理されたビットの桁上がりビットC[n]を加算して加算結果となるバイナリコードBINs[n+1]を出力端子S1より出力する。
　さらに、加算回路３１１’は、入力端子A0に入力されたコード変換器１４１より供給されるバイナリコードBINa[n]、入力端子B0に入力された一時ラッチ１２３より供給されるバイナリコードBINb[n]、およびDFF３１２に格納されている直前に処理されたビットの桁上がりビットC[n-1]を加算して加算結果となるバイナリコードBINs[n]を出力端子S0より出力する。
　この際、加算回路３１１’は、桁上がりビットC[n]，C[n+1]をそれぞれDFF３１２に出力して格納させる。
　すなわち、図９の回路構成により、図７で示されるような各処理が2stepずつ実現され、2bitずつグレイコードがバイナリコードに変換されるALU１２２が実現される。
　＜補数を用いたALU＞
　図８および図９のALU１２２においては、加算回路３１１，３１１’において、実際には加算処理がなされているため、一時ラッチ１２３において、値の正負を反転させる必要があった。
　そこで、GCラッチ１２１がラッチした、本来のグレイコードを、その補数からなるグレイコードに変換させて、コード変換器１４１により補数のバイナリコードに変換させ、全加算器１４２により補数のバイナリコードと、補数ではない通常のバイナリコードとを加算させ、論理反転させて出力させることで、実質的に減算を実現し、画素信号に対応する補数ではないバイナリコードとして出力させるようにしてもよい。
　尚、以降においては、グレイコードG[n]の補数をグレイコード!GC[n]と表すものとし、バイナリコードBIN[n]の補数をバイナリコード!BIN[n]と表すものとする。
　図１０は、補数を用いることで、減算を実現させるようにしたALU１２２の構成例を示している。
　すなわち、図１０のALU１２２におけるコード変換器１４１は、図９におけるXOR回路３０１－１，３０１－２に代えて、否定排他的論理和を取るXNOR回路３２１－１，３２１－２が設けられている。尚、以降において、否定排他的論理和を取ることを単にXNORを取るとも称する。
　XNOR回路３２１－１は、グレイコード!GC[n]と1bit前に処理された処理結果であるバイナリコード!BIN[n]との否定排他的論理和を変換結果となるバイナリコード!BINa[n+1]としてXNOR回路３２１－２、および、全加算器１４２の加算回路３５１に出力する。
　XNOR回路３２１－２は、グレイコード!GC[n+1]と、XNOR回路３２１－１の出力であるバイナリコード!BINa[n+1]との否定排他的論理和を求めて変換結果となるバイナリコード!BINa[n]としてDFF３０２に出力する。
　図１０の全加算器１４２は、図９の加算回路３１１’に代えて、加算回路３１１’’が設けられている。
　加算回路３１１’’は、入力端子A1に入力されたコード変換器１４１より供給されるバイナリコード!BINa[n+1]、入力端子B1に入力された一時ラッチ１２３より供給されるバイナリコードBINb[n+1]、およびDFF３１２にラッチされている直前に処理されたビットの桁上がりビットC[n]を加算し、論理反転させて、加算結果となるバイナリコードBINs[n+1]を出力端子S1より出力する。
　加算回路３１１’’は、入力端子A0に入力されたコード変換器１４１より供給されるバイナリコード!BINa[n]、入力端子B0に入力された一時ラッチ１２３より供給されるバイナリコードBINb[n]、およびDFF３１２にラッチされている直前に処理されたビットの桁上がりビットC[n-1]を加算し、論理反転させて、加算結果となるバイナリコードBINs[n]を出力端子S0より出力する。
　＜図１０のALUにおけるデータの遷移＞
　図１０の回路構成からなるALU１２２により、図１１で示されるようにデータが遷移される。
　すなわち、P相の画素信号が検出されて、対応するグレイコードがGCカウンタ７２より供給されると、GCラッチ１２１において、P相の画素信号に対応するグレイコードPval_gcが格納される（図１１のP相カウント）。
　例えば、GCラッチ１２１の出力端子などに論理反転機能を設けることで、ALU１２２のコード変換器１４１は、GCラッチ１２１に格納されたグレイコードPval_gcの補数となる論理反転させたグレイコード!Pval_gc（GCラッチ１２１出力側）を、バイナリコード!Pvalに変換する。このとき、一時ラッチ１２３の出力側には、全bitが0のバイナリコード（2'b00Fix）が出力されている。そして、全加算器１４２は、バイナリコード!Pvalと、一時ラッチ１２３に格納されている0とを加算（減算）し、さらに、論理反転させることで、P相の画素信号であるバイナリコードPval（＝!(!Pval＋0)）として出力し、一時ラッチ１２３に格納させる（図１１のP相ラッチ転送）。
　次に、D相の画素信号が検出されて、対応するグレイコードがGCカウンタ７２より供給されると、GCラッチ１２１において、D相の画素信号に対応するグレイコードDval_gcが格納される（図１１のD相カウント）。
　ALU１２２のコード変換器１４１は、GCラッチ１２１に格納されたグレイコードDval_gcの補数となる論理反転させたグレイコード!Dval_gcを、バイナリコード!Dvalに変換する。そして、全加算器１４２は、バイナリコード!Dvalと、一時ラッチ１２３に格納されているバイナリコードPvalとを加算し、論理反転させることで、P相の画素信号とD相の画素信号の差分であるCDSが掛けられた画素信号のバイナリコードDval-Pval(＝!(!Dval＋Pval)＝!((-Dval+1)＋Pval)＝(-(-Dval+1)＋Pval)+1))としてIFラッチ１２４に出力する（図１１のD相ラッチ転送（CDS））。
　以上の処理により、P相の画素信号とD相の画素信号との差分が求められるので、CDSが掛けられた画素信号を求めることが可能となる。
　＜カラムカウンタ動作処理＞
　次に、図１２，図１３を用いて、カラムカウンタ９２によるカラムカウンタ動作処理を説明する。尚、図１２は、カラムカウンタ動作処理を説明するフローチャートであり、図１３の上部は、カラムカウンタ９２の構成と、各構成間におけるデータの遷移が矢印で示されており、図１３の下部は、ランプ波と対応する動作を説明するタイミングチャートである。
　ステップＳ１１において、GCラッチ１２１は、初期化されクリアされる。すなわち、P相の画素信号に対応するグレイコード（GC）を受け入れるための準備が行われる。ステップＳ１１の処理は、例えば、図１３の下部のランプ波の波形における時刻ｔ０乃至ｔ１の期間において実行される。
　ステップＳ１２において、GCラッチ１２１は、図１３の上部における１点鎖線Ｌ１で示されるようにGCカウンタ７２からのグレイコード（GC）をラッチする。ステップＳ１２の処理は、例えば、図１３の下部のランプ波の波形における時刻ｔ２乃至ｔ３で示される、所定のレートでランプ波が変化する期間になされる。より詳細には、ランプ波が変化し、比較器９１によりランプ波が画素信号よりも大きくなったことが検出されたタイミングにおいて、GCカウンタ７２より供給されているグレイコードがP相の画素信号に対応するグレイコードとしてラッチされる。
　ステップＳ１３において、ALU１２２のコード変換器１４１は、図１３の上部における２点鎖線Ｌ２で示されるように、図７における処理step1乃至10の処理である前処理を実行し、最下位ビットのバイナリコードBIN[0]を求める。ステップＳ１３の処理は、例えば、図１３の下部のランプ波の波形における時刻ｔ４乃至ｔ５の期間に実行される。
　ステップＳ１４において、コード変換器１４１は、図１３の上部における点線Ｌ３で示されるように、GCラッチ１２１にラッチされているP相の画素信号のグレイコードを読み出して、バイナリコードに変換し、全加算器１４２に出力する。
　ステップＳ１５において、全加算器１４２は、図１３の上部における点線Ｌ３で示されるように、P相の画素信号のバイナリコードと、一時ラッチ１２３にラッチされている、全bitが0のバイナリコードとを加算（減算）して、一時ラッチ１２３にラッチさせる。ステップＳ１４，Ｓ１５の処理は、例えば、図１３の下部のランプ波の波形における時刻ｔ５乃至ｔ６の期間に実行される。
　ステップＳ１６において、GCラッチ１２１は、初期化されクリアされる。すなわち、D相の画素信号に対応するグレイコード（GC）を受け入れるための準備が行われる。ステップＳ１６処理は、例えば、図１３の下部のランプ波の波形における時刻ｔ７乃至ｔ８の期間において実行される。
　ステップＳ１７において、GCラッチ１２１は、図１３の上部における１点鎖線で示されるようにGCカウンタ７２からのグレイコード（GC）をラッチする。ステップＳ１７の処理は、例えば、図１３の下部のランプ波の波形における時刻ｔ８乃至ｔ９で示される、所定のレートでランプ波が変化する期間になされる。より詳細には、ランプ波が変化し、比較器９１によりランプ波が画素信号よりも大きくなったことが検出されたタイミングにおいて、GCカウンタ７２より供給されているグレイコードがD相の画素信号に対応するグレイコードとしてラッチされる。
　ステップＳ１８において、ALU１２２のコード変換器１４１は、図１３の上部における２点鎖線Ｌ２で示されるように、図７における処理step1乃至10の処理である前処理を実行し、最下位ビットのバイナリコードBIN[0]を求める。ステップＳ１８の処理は、例えば、図１３の下部のランプ波の波形における時刻ｔ９乃至ｔ１０の期間に実行される。
　ステップＳ１９において、コード変換器１４１は、図１３の上部における点線Ｌ４で示されるように、GCラッチ１２１にラッチされているD相の画素信号のグレイコードを読み出して、バイナリコードに変換し、全加算器１４２に出力する。
　ステップＳ２０において、全加算器１４２は、図１３の上部における点線Ｌ４で示されるように、D相の画素信号のバイナリコードと、一時ラッチ１２３にラッチされている、P相の画素信号のバイナリコードとを加算（減算）して、CDSが掛けられた画素信号のバイナリコードとしてIFラッチ１２４にラッチさせる。ステップＳ１９，Ｓ２０の処理は、例えば、図１３の下部のランプ波の波形における時刻ｔ１０乃至ｔ１１の期間に実行される。
　以上の処理により、ステップＳ１４，Ｓ１５の処理、およびステップＳ１９，Ｓ２０の処理は、図７を参照して説明したように、いずれも事前にステップＳ１３，Ｓ１８の前処理がなされることで、最下位ビットのバイナリコードが求められることで、順次上位のビットを求める処理とすることができる。このため、ステップＳ１４，Ｓ１５の処理、およびステップＳ１９，Ｓ２０の処理が、それぞれ連続的に実行されるので、例えば、本開示のALU１２２のように2bitずつの処理であっても処理を高速化することが可能となる。
　また、2bitずつの処理であっても処理を高速化することが可能であるので、少ない配線数でも画素アレイを実現することができ、実装面積を低減できるので、狭ピッチの画素配列に対応することも可能となる。また、リップルカウンタなどが不要なので、実装面積の低減を実現すると共に、消費電力を低減させることが可能となる。
　＜GCカウンタの構成例＞
　次に、GCカウンタ７２の構成例について説明する。
　GCカウンタ７２は、例えば、図１４で示されるように、バイナリカウンタ３３１、コード変換部３３２、および出力部３３３より構成されるようにすることができる。
　バイナリカウンタ３３１は、クロック信号GCKに応じて5ビットのバイナリコードUC[0]乃至UC[4]を発生し、コード変換部３３２に出力する。
　コード変換部３３２は、バイナリカウンタ３３１より供給される5bitのバイナリコードUC[0]乃至UC[4]を、5bitのグレイコードPGC[0]乃至PGC[4]に変換して、出力部３３３に出力する。
　出力部３３３は、コード変換器３０２から5bitのグレイコードPGC[0]乃至PGC[4]をクロック信号GCKの反転信号に合わせてグレイコードGC[0]乃至GC[4]として出力する。
　より詳細には、バイナリカウンタ３３１は、バッファ３４１、インバータ３４２－１乃至３４２－３、DFF３５１－１乃至３５１－４、XOR回路３５２乃至３５４、NOR回路３５５、およびNAND回路３５６を備えている。
　バイナリコードUC[0]は、バッファ３４１およびインバータ３４２－１，３４２－２を介して出力されるクロック信号GCKそのものとなる。
　DFF３５１－１は、クロック端子にバッファ３４１を介してクロック信号GCKの反転信号が入力される。DFF３５１－１の反転出力端子XQは、データ端子Dと接続されている。DFF３５１－１の出力端子Qは、コード変換器３３２のDFF３５７－１のクロック端子に接続されている。このような構成により、DFF３５１－１は、クロック信号GCKが入力される度に、データ端子Dには、現在保持している信号の反転信号が入力されることになるので、出力端子Qより2bit目のバイナリコードUC[1]として1,0（High，Low）を交互に出力する。また、DFF３５１－１は、反転出力端子XQより、出力端子Qの反転信号をXOR回路３５２に出力する。
　XOR回路３５２は、DFF３５１－２の反転出力端子XQとDFF３５１－１の反転出力端子XQとの入力に基づいて、相互が異なるとき1（High）を、相互が同値であるとき0（Low）をDFF３５１－２のデータ端子Dに出力する。
　DFF３５１－２は、データ端子Dに入力される信号を、クロック端子がHighとなるタイミングで保持し、保持した信号を出力端子QよりバイナリコードUC[2]としてコード変換器３３２のDFF３５７－２のクロック端子に出力すると共に、保持した信号の反転信号を反転出力端子XQよりXOR回路３５２およびNOR回路３５５に出力する。
　NOR回路３５５は、DFF３５１－１の反転出力端子XQと、DFF３５１－２の反転出力端子XQとの出力のいずれかが1（High）であれば、0（High）を、それ以外の場合、1（Low）を、NAND回路３５６、およびXOR回路３５３に出力する。
　XOR３５３は、NOR回路３５５の出力の反転信号と、DFF３５１－３の反転出力端子XQからの出力信号とに基づいて、NOR回路３５５の出力の反転信号と、DFF３５１－３の反転出力端子XQからの信号とが一致するとき、0（Low）を、それ以外のとき1（High）をDFF３５１－３のデータ端子Dに出力する。
　DFF３５１－３は、クロック端子に入力されるクロック信号GCLの反転信号に基づいて、XOR回路３５３の出力をデータ端子Dより受け付けて保持し、保持している信号を出力端子QからバイナリコードUC[3]として出力し、保持している信号の反転信号を反転出力端子XQよりXOR回路３５３、およびNAND回路３５６に出力する。
　NAND回路３５６は、NOR回路３５５の出力と、DFF３５１－３の反転出力端子XQの反転信号とが共に1（High）であれば、1（High）を、それ以外の場合、0（Low）をXOR３５４に出力する。
　XOR回路３５４は、NAND回路３５６の出力と、DFF３５１－４の反転出力端子XQの信号との排他的論理和を取って、DFF３５１－４のデータ端子Dに入力する。
　DFF３５１－４は、クロック信号GCLの反転信号に基づいて、XOR回路３５４の出力信号を保持し、出力端子Qより出力すると共に、保持している信号の反転信号を反転出力端子XQより、バイナリコードUC[4]として出力すると共に、XOR３５４に出力する。
　このような構成により、バイナリカウンタ３３１は、クロック信号GCKに応じて、5bitのバイナリコードUC[0]乃至UC[4]をコード変換部３３２に出力する。
　コード変換部３３２は、DFF３５７－０乃至３５７－３、およびバッファ３５８より構成されている。
　DFF３５７－０乃至３５７－３は、それぞれバイナリコードUC[0]乃至UC[3]をクロック端子で受け付けると共に、データ端子Dと反転出力端子XQとが接続されており、データ端子Dに入力されて保持されている信号を出力端子Qから出力し、保持している信号の反転信号を反転出力端子XQよりそれぞれグレイコードPGC[0]乃至PGC[3]として出力部３３３に出力する。バッファ３５８は、最上位ビットのバイナリコードUC[4]をそのままグレイコードPGC[4]として出力部３３３に出力する。
　このような構成によりコード変換器３３２は、バイナリコードUC[0]乃至UC[4]を、グレイコードPGC[0]乃至PGC[4]に変換して出力部３３３に出力する。
　出力部３３３は、DFF３５９－０乃至３５９－４、およびバッファ３６０－０乃至３６０－４より構成されている。DFF３５９－０乃至３５９－４は、いずれもクロック端子でクロック信号GCKの反転信号を受け付け、データ端子Dでそれぞれのbitに対応するグレイコードPGC[0]乃至PGC[4]を受け付けて、クロック信号GCKに対応して保持する。DFF３５９－０乃至３５９－４は、それぞれ保持している信号を出力端子Qよりバッファ３６０－１乃至３６０－４よりグレイコードGC[0]乃至PGC[4]として出力する。
　以上のような構成により、グレイコードカウンタ１０１は、クロックGCKに応じて、順次、5bitのグレイコードGC[0]乃至GC[4]を出力する。
　＜GCカウンタの多ビット化＞
　ところで、GCカウンタ７２を多ビット化する場合、上述したバイナリカウンタ３３１を多ビット化する必要がある。
　図１４で示される5bitのバイナリコードを出力するバイナリカウンタ３３１に対して、6bitのバイナリコードを出力するバイナリカウンタは、例えば、図１５で示されるような構成になる。すなわち、図１５のバイナリカウンタ３３１’は、インバータ３７１、DFF３７２－０乃至３７２－５、XOR回路３７３－１乃至３７３－５、NAND回路３７４，３７６，３７８、およびNOR回路３７５，３７７より構成されている。
　図１５のバイナリカウンタ３３１’においては、DFF３７２－０乃至３７２－５の出力端子QよりそれぞれバイナリコードUC[0]乃至UC[5]が出力される。
　しかしながら、図１５で示されるように、DFF３７２が増大すると、セットアップ時間が増大する。ここで、セットアップ時間とは、DFF３７２－０乃至３７２－５が、図１５で示されるように、シリーズに接続されている際、DFF３７２－０の動作したタイミングから、隣接する他のDFF３７２－１乃至DFF３７２－５等に動作が開始されるタイミングまでの時間である。
　すなわち、図１５の場合、DFF３７２－２は、DFF３７２－１のセットアップ時間に対して、分周比が２となり、同様に、DFF３７２－３乃至３７２－５は、それぞれ分周比が４，８，１６，３２となる。すなわち、バイナリカウンタ３３１’を構成するDFF３７２は、バイナリカウンタのビット数に応じて増えることになるが、DFF３７２が増大するに従って、セットアップ時間が増大する。
　そこで、データを転送する経路上でリタイミングして、セットアップ時間を短縮させる方法が考えられる。
　例えば、図１６で示されるように、図１４のGCカウンタ７２に対して、NOR回路３５５と、XOR回路３５３およびNAND回路３５６との間に、リタイミング用の構成としてDFF３９１を設けるようにする。DFF３９１は、データ端子Dが、NOR回路３５５の出力と接続されており、出力端子Qは、XOR回路３５３およびNAND回路３５６と接続されている。また、DFF３９１のクロック端子は、クロック信号GCKを受け付ける。
　このような構成により、DFF３９１は、クロック信号GCKを直接受け付けて、XOR回路３５３およびNAND回路３５６に出力し、DFF３５１－０乃至３３１－２の出力タイミングの影響を受けることなく、リタイミングすることができるので、セットアップ時間を短縮することが可能となる。
　しかしながら、図１６の場合、DFF３９１の動作に伴って、遅延が生じるので、下位ビットのレイテンシを揃えるため、遅延対策のDFF３９２－０乃至３９２－２、およびNAND回路３９３が必要となる。
　同様に、図１７の上段で示されるように、XOR回路３７１－１乃至３７１－９、DFF３７２－０乃至３７２－９、NAND回路３７４，３７６，３７８，３８０、およびNOR回路３７５，３７７，３７９，３８１からなる10bitのバイナリコードUC[0]乃至UC[9]を出力するバイナリカウンタ３３１’を考える。
　このような場合、図１７の上段のバイナリカウンタ３３１’に対して、図１７の下段で示されるように、リタイミング用のDFF３９１－１１，３９１－１２を設ける。
　より詳細には、図１７の下段の場合、リタイミング用のDFF３９１－１１が、NAND回路３７６と、NOR回路３７７、およびXOR回路３７３－４との間に設けられ、同様に、リタイミング用のDFF３９１－１２が、NOR回路３７９と、NAND回路３８０、およびXOR回路３７３－７との間に設けられている。
　このような構成により、DFF３９１－１１，３９１－１２のそれぞれが、リタイミングすることができるので、図１７で示されるバイナリカウンタ３３１’のセットアップ時間を短縮することが可能となる。
　しかしながら、図１７の下段で示されるように、下位ビットの出力には、リタイミング用のDFF３９１－１１，３９１－１２の動作による遅延を調整するための点線で囲まれて表示されるDFF３９２－１１乃至３９２－２０が必要となる。特に、DFF３９１－１１より前段の下位ビットについては、DFF３９１－１１，３９１－１２の両方の遅延を吸収する必要があるため、それぞれに対して、遅延を調整するためのDFF３９２が、各ビットについて、それぞれ2個ずつ必要となる。
　いずれにおいても、結果として、バイナリカウンタを多ビット化すると、DFF３９２が増大することにより、実装面積と消費電力が増大してしまう。
　＜本開示のGCカウンタの構成例＞
　そこで、本開示のGCカウンタ７２は、実装面積を低減しつつ、セットアップ時間を短縮するため、例えば、図１８で示されるような構成とするようにしてもよい。
　図１８のGCカウンタ７２は、インバータ４２１、NAND回路４２２－０乃至４２２－１２、DFF４２３－０乃至４２３－１２、NAND回路４２４－１，４２４－２、XNOR回路４２５－１乃至４２５－３、XOR回路４２６－１乃至４２６－４、XNOR回路４２７－１乃至４２７－３、NOR回路４２８、NOR回路４２９－１乃至４２９－６、NAND回路４３０－１乃至４３０－４、およびインバータ４３１を備えている。
　インバータ４２１は、クロック信号CLKの反転信号を生成し、NAND回路４２２－０の入力端子に出力する。
　NAND回路４２２－０は、クロック信号CLKの反転信号と、Hi信号とのNANDをとって、それぞれDFF４２３－０のクロック端子に出力する。
　DFF４２３－０は、データ端子Dと反転出力端子XQとが接続され、NAND回路４２２－０よりクロック端子に入力される信号に応じて動作し、出力端子QよりグレイコードGC[0]を出力する。
　NAND回路４２２－１乃至４２２－５は、クロック信号CLKの入力信号と、Hi信号とのNANDをとって、それぞれDFF４２３－０乃至４２３－５のクロック端子に出力する。
　DFF４２３－１は、データ端子D、反転出力端子XQ、およびXNOR４２５－１の入力端子が接続されており、NAND回路４２２－１よりクロック端子に入力される信号に応じて動作し、出力端子Qより信号f1を、NAND回路４２４－１，４２４－２、およびNOR回路４２８のそれぞれの入力端子に出力する。
　DFF４２３－２は、データ端子DがXNOR回路４２５－１の出力端子に接続されており、出力端子QがXNOR回路４２５－１、およびNAND回路４２４－１のそれぞれの入力端子に接続されており、出力端子QよりグレイコードGC[1]を出力する。また、DFF４２３－２は、反転出力端子XQと、NAND回路４２４－２、およびNOR回路４２８のそれぞれの入力端子とが接続される。
　XNOR４２５－１は、DFF４２３－１の反転出力端子XQの信号と、DFF４２３－２の出力端子Qの信号とのXNORを取ってDFF４２３－２のデータ端子Dに出力する。
　NAND回路４２４－１は、DFF４２３－１，４２３－２の出力端子QのNANDを取って信号f2としてXNOR４２５－２の入力端子に出力する。
　DFF４２３－３は、データ端子DがXNOR回路４２５－２の出力端子に接続されており、出力端子QがXNOR回路４２５－２、NAND回路４２４－２、およびNOR回路４２８のそれぞれの入力端子に接続されており、出力端子QよりグレイコードGC[2]を出力する。
　XNOR４２５－２は、DFF４２３－３の出力端子Qの信号と、信号f2とのXNORを取ってDFF４２３－３のデータ端子Dに出力する。
　NAND回路４２４－２は、DFF４２３－１，４２３－３の出力端子Q、およびDFF４２３－２の反転出力端子XQのNANDを取って信号f3としてXNOR４２５－３の入力端子に出力する。
　DFF４２３－４は、データ端子DがXNOR回路４２５－３の出力端子に接続されており、出力端子QがXNOR回路４２５－３、NOR回路４２９－１，４２９－２、およびXOR回路４２６－１のそれぞれの入力端子に接続されており、出力端子QよりグレイコードGC[3]を出力する。
　XOR４２８は、DFF４２３－１，４２３－３の出力端子Qの信号、およびDFF４２３－２の反転出力端子XQの信号のNORを取って信号fdvとしてDFF４２３－５のデータ端子Dに出力する。
　DFF４２３－５は、データ端子Dに信号fdvが入力され、NAND回路４２２－５よりクロック端子に供給される信号に基づいて、出力端子Qより信号qdvをNAND回路４２２－６乃至４２２－１２のそれぞれの入力端子に出力する。
　NAND回路４２２－６乃至４２２－１２は、信号qdvと、クロック信号CLKとのNANDを取り、その結果を、それぞれDFF４２３－６乃至４２３－１２のクロック端子に入力する。
　DFF４２３－６は、出力端子QがXOR回路４２６－１、およびNOR回路４２９－１の入力端子と接続されており、出力端子QよりグレイコードGC[4]を出力する。DFF４２３－６は、反転出力端子XQが、NOR回路４２９－２の入力端子と接続されている。XOR回路４２６－１は、DFF４２３－６の出力端子Qの信号であるグレイコードGC[4]と、DFF４２３－４の出力端子Qの信号であるグレイコードGC[3]とのXORを取って、その結果を、DFF４２３－６のデータ端子Dに出力する。
　NOR回路４２９－１は、DFF４２３－６の出力端子Qの信号であるグレイコードGC[4]と、DFF４２３－４の出力端子Qの信号であるグレイコードGC[3]とのNORを取って、NAND回路４３０－１，４３０－２の入力端子に出力する。
　NOR回路４２９－２は、DFF４２３－６の反転出力端子XQの信号と、DFF４２３－４の出力端子Qの信号であるグレイコードGC[3]とのNORを取って、信号f5として、XOR４２６－２の入力端子に出力する。
　DFF４２３－７は、出力端子QがXOR回路４２６－２、およびNAND回路４３０－２の入力端子と接続されており、出力端子QよりグレイコードGC[5]を出力する。DFF４２３－７は、反転出力端子XQが、NAND回路４３０－１の入力端子と接続されている。XOR回路４２６－２は、DFF４２３－７の出力端子Qの信号であるグレイコードGC[5]と、信号f5とのXORを取って、その結果を、DFF４２３－７のデータ端子Dに出力する。
　NAND回路４３０－１は、NOR回路４２９－１の出力信号と、DFF４２３－７の反転出力端子XQの信号とのNANDを取って、NOR回路４２９－３，４２９－４の入力端子に出力する。
　NAND回路４３０－２は、NOR回路４２９－１の出力信号と、DFF４２３－７の出力端子Qの信号であるグレイコードGC[5]とのNORを取って、信号f6として、XNOR４２７－１の入力端子に出力する。
　DFF４２３－８は、出力端子QがXNOR回路４２７－１、およびNOR回路４２９－３の入力端子と接続されており、出力端子QよりグレイコードGC[6]を出力する。DFF４２３－８は、反転出力端子XQが、NOR回路４２９－４の入力端子と接続されている。XNOR回路４２７－１は、DFF４２３－８の出力端子Qの信号であるグレイコードGC[6]と、信号f6とのXNORを取って、その結果を、DFF４２３－８のデータ端子Dに出力する。
　NOR回路４２９－３は、DFF４２３－８の出力端子Qの信号であるグレイコードGC[6]と、NAND回路４３０－１の出力信号とのNORを取って、NAND回路４３０－３，４３０－４の入力端子に出力する。
　NOR回路４２９－４は、DFF４２３－８の反転出力端子XQの信号と、NAND回路４３０－１の出力信号とのNORを取って、信号f7として、XOR４２６－３の入力端子に出力する。
　DFF４２３－９は、出力端子QがXOR回路４２６－３、およびNAND回路４３０－４の入力端子と接続されており、出力端子QよりグレイコードGC[7]を出力する。DFF４２３－９は、反転出力端子XQが、NAND回路４３０－３の入力端子と接続されている。XOR回路４２６－３は、DFF４２３－９の出力端子Qの信号であるグレイコードGC[7]と、信号f7とのXORを取って、その結果を、DFF４２３－９のデータ端子Dに出力する。
　NAND回路４３０－３は、NOR回路４２９－３の出力信号と、DFF４２３－９の反転出力端子XQの信号とのNANDを取って、NOR回路４２９－５，４２９－６の入力端子に出力する。
　NAND回路４３０－４は、NOR回路４２９－３の出力信号と、DFF４２３－９の出力端子Qの信号であるグレイコードGC[7]とのNANDを取って、信号f8として、XNOR４２７－２の入力端子に出力する。
　DFF４２３－１０は、出力端子QがXNOR回路４２７－２、およびNOR回路４２９－５の入力端子と接続されており、出力端子QよりグレイコードGC[8]を出力する。DFF４２３－１０は、反転出力端子XQが、NOR回路４２９－６の入力端子と接続されている。XNOR回路４２７－２は、DFF４２３－１０の出力端子Qの信号であるグレイコードGC[8]と、信号f8とのXNORを取って、その結果を、DFF４２３－１０のデータ端子Dに出力する。
　NOR回路４２９－５は、DFF４２３－１０の出力端子Qの信号であるグレイコードGC[8]と、NAND回路４３０－３の出力信号とのNORを取って、インバータ４３１の入力端子に出力する。
　NOR回路４２９－６は、DFF４２３－１０の反転出力端子XQの信号と、NAND回路４３０－３の出力信号とのNORを取って、信号f9として、XOR４２６－４の入力端子に出力する。
　DFF４２３－１１は、出力端子QがXOR回路４２６－４の入力端子と接続されており、出力端子QよりグレイコードGC[9]を出力する。XOR回路４２６－４は、DFF４２３－１１の出力端子Qの信号であるグレイコードGC[9]と、信号f9とのXORを取って、その結果を、DFF４２３－１１のデータ端子Dに出力する。
　インバータ４３１は、NOR回路４２９－５の出力信号を反転出力して、信号f10としてXNOR回路４２７－３の入力端子に出力する。
　DFF４２３－１２は、出力端子QがXNOR回路４２７－３の入力端子と接続されており、出力端子QよりグレイコードGC[10]を出力する。XNOR回路４２７－３は、DFF４２３－１２の出力端子Qの信号であるグレイコードGC[10]と、信号f10とのXNORを取って、その結果を、DFF４２３－１２のデータ端子Dに出力する。
　このような構成により、バイナリカウンタと、コード変換器等を別構成とする必要がなく、グレイコードのビット数に加えて２個のDFFで構成できるので、DFFの個数を低減させることが可能となり、実装面積を低減させることが可能になると共に、消費電力を低減させることが可能となる。
　また、このような構成により、図１８のGCカウンタ７２は、図１９で示されるような波形で示されるグレイコードGC[0]乃至GC[10]を発生することが可能となる。
　尚、図１９においては、上からクロック信号CLK、信号f1乃至f10、信号fdv、信号qdv、信号ckb（NAND回路４２２－５乃至４２２－１２より出力される信号）、および、グレイコードGC[0]乃至GC[10]のそれぞれの波形を示している。
　すなわち、図１８のGCカウンタ７２においては、グレイコードGC[1]乃至[3]が、グレイコードパターンに対応するように直接デコードされる。
　また、グレイコードGC[4]乃至GC[10]は、自身よりも１bit前の値がHighで、それより前のbitがLowになるポイントで反転させればよく、それぞれがLowになるタイミングをシリアルに伝搬させ、それと1個前のbitとの論理を取って反転信号を生成している。
　これによりシリアル伝搬は遅いが、間引きクロックによりセットアップ時間を確保することが可能となる。
　グレイコードGC[1]乃至GC[3]の出力から、グレイコードGC[4]乃至GC[10]を発生させるにあたって、DFF４２３－５を設けることで、図１９の点線の矢印で示されるように、クロック信号CLKをマスクする信号qdvを発生させることができるので、DFF４２２－５乃至４２２－１２をクロック信号CLKに対して8分周分のクロック信号で動作させることが可能となる。
　これによりセットアップ時間を低減させることが可能になると共に、消費電力を低減させることが可能となる。
　尚、以上においては、グレイコードのビット数が10bitである例について説明してきたが、それ以外のビット数でもよい。また、グレイコードGC[1]乃至GC[3]がグレイコードパターンとして直接デコードされ、それ以降のグレイコードGC[4]乃至GC[10]が、間引きクロックに基づいて生成される例について説明してきたが、直接デコードされるビット数と、間引きクロックに基づいて生成されるbit数は、これ以外の組み合わせであってもよい。
　＜電子機器への適用例＞
　上述した撮像素子１１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像装置、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
　図２０は、本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。
　図２０に示される撮像装置５０１は、光学系５０２、シャッタ装置５０３、固体撮像素子５０４、駆動回路５０５、信号処理回路５０６、モニタ５０７、およびメモリ５０８を備えて構成され、静止画像および動画像を撮像可能である。
　光学系５０２は、１枚または複数枚のレンズを有して構成され、被写体からの光（入射光）を固体撮像素子５０４に導き、固体撮像素子５０４の受光面に結像させる。
　シャッタ装置５０３は、光学系５０２および固体撮像素子５０４の間に配置され、駆動回路５０５の制御に従って、固体撮像素子５０４への光照射期間および遮光期間を制御する。
　固体撮像素子５０４は、上述した固体撮像素子を含むパッケージにより構成される。固体撮像素子５０４は、光学系５０２およびシャッタ装置５０３を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。固体撮像素子５０４に蓄積された信号電荷は、駆動回路５０５から供給される駆動信号（タイミング信号）に従って転送される。
　駆動回路５０５は、固体撮像素子５０４の転送動作、および、シャッタ装置５０３のシャッタ動作を制御する駆動信号を出力して、固体撮像素子５０４およびシャッタ装置５０３を駆動する。
　信号処理回路５０６は、固体撮像素子５０４から出力された信号電荷に対して各種の信号処理を施す。信号処理回路５０６が信号処理を施すことにより得られた画像（画像データ）は、モニタ５０７に供給されて表示されたり、メモリ５０８に供給されて記憶（記録）されたりする。
　このように構成されている撮像装置５０１においても、上述した光学系５０２、シャッタ装置５０３、および固体撮像素子５０４に代えて、撮像素子１１を適用することにより、実装面積を低減させつつ、消費電力を低減させることが可能となる。
　＜撮像素子の使用例＞
　図２１は、上述の撮像素子１１を使用する使用例を示す図である。
　上述したカメラモジュールは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
　・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
　尚、本開示は、以下のような構成も取ることができる。
＜１＞　画像を撮像する複数の画素からなる撮像部と、
　前記画素の画素信号に対応するグレイコードをラッチするグレイコードラッチと、
　前記グレイコードラッチにラッチされているグレイコードをバイナリコードに変換する変換部と、
　所定のバイナリコードを一時的にラッチする一時ラッチと、
　前記変換部により前記グレイコードから変換された前記バイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める演算部とを含み、
　前記変換部が、前記グレイコードを前記バイナリコードに変換した後、前記演算部が、連続的に、前記変換部により変換された同一のビットのバイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める
　撮像素子。
＜２＞　前記変換部は、最初に最下位ビットの前記バイナリコードを算出し、前記最下位ビットのバイナリコードを用いて、順次上位のビットの前記グレイコードを前記バイナリコードに変換する
　＜１＞に記載の撮像素子。
＜３＞　前記変換部は、前記グレイコードラッチにラッチされている全ビットの排他的論理和を、前記最下位ビットのグレイコードとして算出する
　＜２＞に記載の撮像素子。
＜４＞　前記変換部は、複数ビットずつ、前記グレイコードラッチにラッチされているグレイコードをバイナリコードに変換し、
　前記演算部は、前記変換部により前記グレイコードが前記バイナリコードに変換された後に、連続的に、前記複数ビットずつ、前記変換部により変換された同一ビットの前記バイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める
　＜１＞乃至＜３＞のいずれかに記載の撮像素子。
＜５＞　前記一時ラッチは、全ビットが0からなるバイナリコードを、前記所定のバイナリコードとしてラッチし、
　前記演算部は、前記画素が初期化された状態の前記画素信号であるP相の画素信号の前記グレイコードから変換された前記バイナリコードと、前記一時ラッチにラッチされている前記全ビットが0からなるバイナリコードとの差分からなるバイナリコードを、前記P相の画素信号のバイナリコードとして求め、前記一時ラッチにラッチさせる
　＜１＞乃至＜４＞のいずれかに記載の撮像素子。
＜６＞　前記演算部は、前記画素が受光した光量に応じた前記画素信号であるD相の画素信号の前記グレイコードから変換された前記バイナリコードと、前記一時ラッチにラッチされている、前記P相の画素信号のバイナリコードとの差分を、CDS（相関二重サンプリング）された画素信号のバイナリコードとして出力する
　＜５＞に記載の撮像素子。
＜７＞　前記変換部は、前記グレイコードラッチにラッチされているグレイコードの補数をバイナリコードに変換し、
　前記演算部は、前記変換部の変換結果である前記バイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求め、前記差分の補数を出力する
　＜１＞乃至＜６＞のいずれかに記載の撮像素子。
＜８＞　前記グレイコードを順次発生するグレイコードカウンタをさらに含み、
　前記グレイコードカウンタは、
　　クロック信号に基づいて、所定ビット数のグレイコードのうちの前記所定ビットより下位のグレイコードを発生する下位グレイコード発生部と、
　　前記クロック信号に基づいて、前記所定ビット数のグレイコードのうちの所定ビットより上位のグレイコードを発生する上位グレイコード発生部と、
　　前記下位ビットのグレイコードに基づいて、前記クロック信号を所定数分周した分周クロック信号を発生する分周クロック信号発生部とを含み、
　　前記上位グレイコード発生部は、前記分周クロックに基づいて、前記所定ビット数のグレイコードのうちの所定ビットより上位のグレイコードを発生する
　＜１＞乃至＜７＞のいずれかに記載の撮像素子。
＜９＞　画像を撮像する複数の画素からなる撮像部と、
　前記画素の画素信号に対応するグレイコードをラッチするグレイコードラッチと、
　前記グレイコードラッチにラッチされているグレイコードをバイナリコードに変換する変換部と、
　所定のバイナリコードを一時的にラッチする一時ラッチと、
　前記変換部により前記グレイコードから変換された前記バイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める演算部とを含む撮像素子の制御方法であって、
　前記変換部が、前記グレイコードを前記バイナリコードに変換した後、前記演算部が、連続的に、前記変換部により変換された同一のビットのバイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める
　撮像素子の制御方法。
＜１０＞　画像を撮像する複数の画素からなる撮像部と、
　前記画素の画素信号に対応するグレイコードをラッチするグレイコードラッチと、
　前記グレイコードラッチにラッチされているグレイコードをバイナリコードに変換する変換部と、
　所定のバイナリコードを一時的にラッチする一時ラッチと、
　前記変換部により前記グレイコードから変換された前記バイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める演算部とを含み、
　前記変換部が、前記グレイコードを前記バイナリコードに変換した後、前記演算部が、連続的に、前記変換部により変換された同一のビットのバイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める
　撮像装置。
＜１１＞　画像を撮像する複数の画素からなる撮像部と、
　前記画素の画素信号に対応するグレイコードをラッチするグレイコードラッチと、
　前記グレイコードラッチにラッチされているグレイコードをバイナリコードに変換する変換部と、
　所定のバイナリコードを一時的にラッチする一時ラッチと、
　前記変換部により前記グレイコードから変換された前記バイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める演算部とを含み、
　前記変換部が、前記グレイコードを前記バイナリコードに変換した後、前記演算部が、連続的に、前記変換部により変換された同一のビットのバイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める
　電子機器。
　１１　撮像素子，　３１　画素アレイ，　３２　垂直捜査回路，　３３　DAC，　３４　ADC，　３５　水平走査回路，　３６　デジタル信号演算回路，　３７　タイミング制御回路，　５１，５１－１－１乃至５１－ｎ－ｍ　画素，　５２，５２－１乃至５２－ｎ　垂直転送線，　７１，７１－１乃至７１－ｎ　ADC回路，　９１，９１－１乃至９１－ｎ　比較器，　９２，９２－１乃至９２－ｎ　カラムカウンタ，　１２１，１２１－１乃至１２１－ｎ　GCラッチ，　１２２，１２２－１乃至１２２－ｎ　ALU，　１２３，１２３－１乃至１２３－ｎ　一時ラッチ，　１２４，１２４－１乃至１２４－ｎ　IFラッチ

Claims (11)

  1. 　画像を撮像する複数の画素からなる撮像部と、
    　前記画素の画素信号に対応するグレイコードをラッチするグレイコードラッチと、
    　前記グレイコードラッチにラッチされているグレイコードをバイナリコードに変換する変換部と、
    　所定のバイナリコードを一時的にラッチする一時ラッチと、
    　前記変換部により前記グレイコードから変換された前記バイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める演算部とを含み、
    　前記変換部が、前記グレイコードを前記バイナリコードに変換した後、前記演算部が、連続的に、前記変換部により変換された同一のビットのバイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める
    　撮像素子。
  2. 　前記変換部は、最初に最下位ビットの前記バイナリコードを算出し、前記最下位ビットのバイナリコードを用いて、順次上位のビットの前記グレイコードを前記バイナリコードに変換する
    　請求項１に記載の撮像素子。
  3. 　前記変換部は、前記グレイコードラッチにラッチされている全ビットの排他的論理和を、前記最下位ビットのグレイコードとして算出する
    　請求項２に記載の撮像素子。
  4. 　前記変換部は、複数ビットずつ、前記グレイコードラッチにラッチされているグレイコードをバイナリコードに変換し、
    　前記演算部は、前記変換部により前記グレイコードが前記バイナリコードに変換された後に、連続的に、前記複数ビットずつ、前記変換部により変換された同一ビットの前記バイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める
    　請求項１に記載の撮像素子。
  5. 　前記一時ラッチは、全ビットが0からなるバイナリコードを、前記所定のバイナリコードとしてラッチし、
    　前記演算部は、前記画素が初期化された状態の前記画素信号であるP相の画素信号の前記グレイコードから変換された前記バイナリコードと、前記一時ラッチにラッチされている前記全ビットが0からなるバイナリコードとの差分からなるバイナリコードを、前記P相の画素信号のバイナリコードとして求め、前記一時ラッチにラッチさせる
    　請求項１に記載の撮像素子。
  6. 　前記演算部は、前記画素が受光した光量に応じた前記画素信号であるD相の画素信号の前記グレイコードから変換された前記バイナリコードと、前記一時ラッチにラッチされている、前記P相の画素信号のバイナリコードとの差分を、CDS（相関二重サンプリング）された画素信号のバイナリコードとして出力する
    　請求項５に記載の撮像素子。
  7. 　前記変換部は、前記グレイコードラッチにラッチされているグレイコードの補数をバイナリコードに変換し、
    　前記演算部は、前記変換部の変換結果である前記バイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求め、前記差分の補数を出力する
    　請求項１に記載の撮像素子。
  8. 　前記グレイコードを順次発生するグレイコードカウンタをさらに含み、
    　前記グレイコードカウンタは、
    　　クロック信号に基づいて、所定ビット数のグレイコードのうちの前記所定ビットより下位のグレイコードを発生する下位グレイコード発生部と、
    　　前記クロック信号に基づいて、前記所定ビット数のグレイコードのうちの所定ビットより上位のグレイコードを発生する上位グレイコード発生部と、
    　　前記下位ビットのグレイコードに基づいて、前記クロック信号を所定数分周した分周クロック信号を発生する分周クロック信号発生部とを含み、
    　　前記上位グレイコード発生部は、前記分周クロックに基づいて、前記所定ビット数のグレイコードのうちの所定ビットより上位のグレイコードを発生する
    　請求項１に記載の撮像素子。
  9. 　画像を撮像する複数の画素からなる撮像部と、
    　前記画素の画素信号に対応するグレイコードをラッチするグレイコードラッチと、
    　前記グレイコードラッチにラッチされているグレイコードをバイナリコードに変換する変換部と、
    　所定のバイナリコードを一時的にラッチする一時ラッチと、
    　前記変換部により前記グレイコードから変換された前記バイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める演算部とを含む撮像素子の制御方法であって、
    　前記変換部が、前記グレイコードを前記バイナリコードに変換した後、前記演算部が、連続的に、前記変換部により変換された同一のビットのバイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める
    　撮像素子の制御方法。
  10. 　画像を撮像する複数の画素からなる撮像部と、
    　前記画素の画素信号に対応するグレイコードをラッチするグレイコードラッチと、
    　前記グレイコードラッチにラッチされているグレイコードをバイナリコードに変換する変換部と、
    　所定のバイナリコードを一時的にラッチする一時ラッチと、
    　前記変換部により前記グレイコードから変換された前記バイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める演算部とを含み、
    　前記変換部が、前記グレイコードを前記バイナリコードに変換した後、前記演算部が、連続的に、前記変換部により変換された同一のビットのバイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める
    　撮像装置。
  11. 　画像を撮像する複数の画素からなる撮像部と、
    　前記画素の画素信号に対応するグレイコードをラッチするグレイコードラッチと、
    　前記グレイコードラッチにラッチされているグレイコードをバイナリコードに変換する変換部と、
    　所定のバイナリコードを一時的にラッチする一時ラッチと、
    　前記変換部により前記グレイコードから変換された前記バイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める演算部とを含み、
    　前記変換部が、前記グレイコードを前記バイナリコードに変換した後、前記演算部が、連続的に、前記変換部により変換された同一のビットのバイナリコードと、前記一時ラッチにラッチされている前記所定のバイナリコードとの差分を求める
    　電子機器。
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