WO2023063005A1

WO2023063005A1 - 撮像素子、撮像素子の信号処理方法、および、電子機器

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Publication number: WO2023063005A1
Application number: PCT/JP2022/034296
Authority: WO
Inventors: 貴範佐伯; 義則田中
Original assignee: ソニーセミコンダクタソリューションズ株式会社
Priority date: 2021-10-15
Filing date: 2022-09-14
Publication date: 2023-04-20
Also published as: CN118044220A

Abstract

本技術の撮像素子は、光電変換部を含む画素が複数配置された画素アレイ部と、画素から読み出されるアナログの画素信号をデジタルの画素信号に変換するアナログ－デジタル変換部とを具備する。アナログ－デジタル変換部は、画素から読み出されるアナログの画素信号に対応するグレイコードをラッチするグレイコードラッチ回路と、グレイコードラッチ回路にラッチされているグレイコードをバイナリコードにコード変換するコード変換器と、所定のバイナリコードを一時的にラッチする一時ラッチ回路と、コード変換器でコード変換された同一ビットのバイナリコードと、一時ラッチにラッチされている所定のバイナリコードとの差分を求める演算部とを有する。そして、グレイコードラッチ回路とコード変換器との間でのデータ転送を並列処理とする。

Description

撮像素子、撮像素子の信号処理方法、および、電子機器

　本技術は、撮像素子に関する。特に、アナログ－デジタル変換回路を搭載した撮像素子、その信号処理方法、および、電子機器に関する。

　ＣＭＯＳイメージセンサ等の撮像素子には、画素から読み出されるアナログの画素信号をデジタルの画素信号に変換するアナログ－デジタル変換回路が搭載されている。アナログ－デジタル変換回路の一つとして、所謂、シングルスロープ型アナログ－デジタル変換回路が知られている。シングルスロープ型アナログ－デジタル変換回路を搭載した撮像素子では、低消費電力化のために、各カラムではカウンタの代わりにグレイコードをラッチする方式を用いている。また、グレイコードを用いる場合、相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）処理を行うためにバイナリ変換する必要がある。そのため、グレイコードラッチ回路の配列の次にコード変換器が配列されている（例えば、特許文献１参照）。

国際公開第２０１８／１２３６０９号

　上述の従来技術では、グレイコードラッチ回路とコード変換器との間のデータ転送について、信号数を減らすためにシリアル転送とする構成がとられている。一方で、カラム処理部の動作の高速化を図る上では、シリアル転送に必要なクロック数が問題になってくる。クロック数の削減を図る上では、全ビット並列処理する構成が最も効果が大きい。しかし、全ビット並列処理する構成の場合、カラム処理部の配線数の増加や面積の増大が問題となる。

　本技術は、このような状況に鑑みて生み出されたものであり、シリアル転送数を削減し、カラム処理部の動作の高速化を図ることを目的とする。

　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、光電変換部を含む画素が複数配置された画素アレイ部と、上記画素から読み出されるアナログの画素信号をデジタルの画素信号に変換するアナログ－デジタル変換部とを具備し、上記アナログ－デジタル変換部は、上記画素から読み出されるアナログの画素信号に対応するグレイコードをラッチするグレイコードラッチ回路と、当該グレイコードラッチ回路にラッチされているグレイコードをバイナリコードにコード変換するコード変換器と、所定のバイナリコードを一時的にラッチする一時ラッチ回路と、上記コード変換器でコード変換された同一ビットのバイナリコードと、上記一時ラッチ回路にラッチされている上記所定のバイナリコードとの差分を求める演算部とを有し、上記グレイコードラッチ回路と上記コード変換器との間でのデータ転送を所定のビット数ずつ並列処理とし、上記コード変換器の出力を上記所定のビット数に対応した本数のデータ線を通して上記演算部に転送する撮像素子である。これにより、シリアル転送数を削減し、カラム処理部の動作の高速化を図ることができるという作用をもたらす。

　また、この第１の側面において、上記コード変換器について、ビットごとに、上記グレイコードラッチ回路に対して並列配置された構成とすることができる。これにより、シリアル転送系の構成の簡略化を図ることができるという作用をもたらす。

　また、この第１の側面において、上記コード変換器について、最上位ビット側から信号が送られてくるとき、上記グレイコードラッチ回路の最下位ビット側に並列配置されるようにしてもよい。これにより、アナログ－デジタル変換部内の信号線数を増やさずに、データ転送の並列処理を実現できるという作用をもたらす。

　また、この第１の側面において、上記グレイコードラッチ回路および上記コード変換器について、ビット単位でセル化するようにしてもよい。これにより、回路を構成する素子数の低減や回路面積の削減を図ることができるという作用をもたらす。

　また、この第１の側面において、さらに、上記コード変換器と上記一時ラッチ回路との間でのデータ転送を所定のビット数ずつ並列処理とし、上記コード変換器の出力を上記所定のビット数に対応した本数の第１のデータ線を通して上記演算部に転送し、上記一時ラッチ回路の出力を上記所定のビット数に対応した本数の第２のデータ線を通して上記演算部に転送するようにしてもよい。これにより、さらに、シリアル転送数を削減し、シリアル転送系の構成の簡略化を図ることができるとともに、カラム処理部の動作の高速化を図ることができるという作用をもたらす。

　また、この第１の側面において、上記一時ラッチ回路について、ビットごとに、上記グレイコードラッチ回路の最下位ビット側に並列配置された上記コード変換器に対して並列配置されるようにしてもよい。これにより、さらに、シリアル転送系の構成の簡略化を図ることができるという作用をもたらす。

　また、この第１の側面において、上記グレイコードラッチ回路、上記コード変換器、および、上記一時ラッチ回路について、ビット単位でセル化するようにしてもよい。これにより、さらに、回路を構成する素子数の低減や回路面積の削減を図ることができるという作用をもたらす。

　また、この第１の側面において、さらに、上記一時ラッチ回路と上記演算部との間でのデータ転送を所定のビット数ずつ並列処理とし、上記演算部の出力を上記所定のビット数に対応した本数のデータ線を通して外部に出力するようにしてもよい。これにより、さらに、シリアル転送数を削減し、カラム処理部の動作の高速化を図ることができるという作用をもたらす。

　また、この第１の側面において、上記演算部について、ビットごとに、上記グレイコードラッチ回路の最下位ビット側に並列配置された上記コード変換器に対して、上記一時ラッチ回路と並んで並列配置されるようにしてもよい。これにより、さらに、シリアル転送系の構成の簡略化を図ることができるという作用をもたらす。

　また、この第１の側面において、上記グレイコードラッチ回路、上記コード変換器、上記一時ラッチ回路、および、上記演算部について、ビット単位でセル化するようにしてもよい。これにより、さらに、回路を構成する素子数の低減や回路面積の削減を図ることができるという作用をもたらす。

　また、本技術の第２の側面は、光電変換部を含む画素が複数配置された画素アレイ部と、上記画素から読み出されるアナログの画素信号をデジタルの画素信号に変換するアナログ－デジタル変換部とを具備し、上記アナログ－デジタル変換部は、上記画素から読み出されるアナログの画素信号に対応するグレイコードをラッチするグレイコードラッチ回路と、上記グレイコードラッチ回路にラッチされているグレイコードをバイナリコードにコード変換するコード変換器と、所定のバイナリコードを一時的にラッチする一時ラッチ回路と、上記コード変換器でコード変換された同一ビットのバイナリコードと、上記一時ラッチ回路にラッチされている上記所定のバイナリコードとの差分を求める演算部とを有する撮像素子において、上記グレイコードラッチ回路と上記コード変換器との間でのデータ転送を所定のビット数ずつ並列処理とし、上記コード変換器の出力を上記所定のビット数に対応した本数のデータ線を通して上記演算部に転送する撮像素子の信号処理方法である。これにより、シリアル転送数を削減し、カラム処理部の動作の高速化を図ることができるという作用をもたらす。

　また、この第２の側面において、さらに、上記コード変換器と上記一時ラッチ回路との間でのデータ転送を所定のビット数ずつ並列処理とし、上記コード変換器の出力を上記所定のビット数に対応した本数の第１のデータ線を通して上記演算部に転送し、上記一時ラッチ回路の出力を上記所定のビット数に対応した本数の第２のデータ線を通して上記演算部に転送するようにしてもよい。これにより、さらに、シリアル転送数を削減し、シリアル転送系の構成の簡略化を図ることができるとともに、カラム処理部の動作の高速化を図ることができるという作用をもたらす。

　また、この第２の側面において、さらに、上記一時ラッチ回路と上記演算部との間でのデータ転送を所定のビット数ずつ並列処理とし、上記演算部の出力を上記所定のビット数に対応した本数のデータ線を通して外部に出力するようにしてもよい。これにより、さらに、シリアル転送数を削減し、カラム処理部の動作の高速化を図ることができるという作用をもたらす。

　また、本技術の第３の側面は、光電変換部を含む画素が複数配置された画素アレイ部と、上記画素から読み出されるアナログの画素信号をデジタルの画素信号に変換するアナログ－デジタル変換部とを具備し、上記アナログ－デジタル変換部は、上記画素から読み出されるアナログの画素信号に対応するグレイコードをラッチするグレイコードラッチ回路と、当該グレイコードラッチ回路にラッチされているグレイコードをバイナリコードにコード変換するコード変換器と、所定のバイナリコードを一時的にラッチする一時ラッチ回路と、上記コード変換器でコード変換された同一ビットのバイナリコードと、上記一時ラッチ回路にラッチされている上記所定のバイナリコードとの差分を求める演算部とを有し、上記グレイコードラッチ回路と上記コード変換器との間でのデータ転送を所定のビット数ずつ並列処理とし、上記コード変換器の出力を上記所定のビット数に対応した本数のデータ線を通して上記演算部に転送する撮像素子を有する電子機器である。これにより、シリアル転送数を削減し、カラム処理部の動作の高速化を図ることができるという作用をもたらす。

　また、この第３の側面において、さらに、上記コード変換器と上記一時ラッチ回路との間でのデータ転送を所定のビット数ずつ並列処理とし、上記コード変換器の出力を上記所定のビット数に対応した本数の第１のデータ線を通して上記演算部に転送し、上記一時ラッチ回路の出力を上記所定のビット数に対応した本数の第２のデータ線を通して上記演算部に転送するようにしてもよい。これにより、さらに、シリアル転送数を削減し、シリアル転送系の構成の簡略化を図ることができるとともに、カラム処理部の動作の高速化を図ることができるという作用をもたらす。

　また、この第３の側面において、さらに、上記一時ラッチ回路と上記演算部との間でのデータ転送を所定のビット数ずつ並列処理とし、上記演算部の出力を上記所定のビット数に対応した本数のデータ線を通して外部に出力するようにしてもよい。これにより、さらに、シリアル転送数を削減し、カラム処理部の動作の高速化を図ることができるという作用をもたらす。

本技術の実施の形態における撮像素子の一構成例を示すシステム構成図である。本技術の実施の形態における撮像素子の画素（画素回路）の一回路例を示す回路図である。本技術の実施の形態における撮像素子のアナログ－デジタル変換部の基本構成例を示すブロック図である。グレイコードラッチ回路およびコード変換器を用いるカラムカウンタの比較例を示すブロック図である。論理演算回路の演算例１について説明する図である。論理演算回路の演算例２について説明する図である。１ビットずつグレイコードをバイナリコードに変換する論理演算回路の回路一構成例を示すブロック図である。２ビットずつグレイコードをバイナリコードに変換する論理演算回路の回路一構成例を示すブロック図である。比較例に係るカラムカウンタの動作処理例について説明するためのタイミングチャートである。実施例１に係るカラムカウンタの一構成例を示すブロック図である。実施例１に係るカラムカウンタにおけるグレイコードラッチ回路に対するコード変換器の配置関係を示す回路図である。コード変換器の回路例を示す回路図である。実施例１に係るカラムカウンタの動作処理例について説明するためのタイミングチャートである。実施例２に係るカラムカウンタの一構成例を示すブロック図である。実施例２に係るカラムカウンタの動作処理例について説明するためのタイミングチャートである。実施例３に係るカラムカウンタの一構成例を示すブロック図である。実施例３に係るカラムカウンタの動作処理例について説明するためのタイミングチャートである。一時ラッチ回路の一構成例を示す回路図である。全加算器の一構成例を示す回路図である。実施例４に係るカラムカウンタの一構成例を示すブロック図である。実施例４に係るカラムカウンタの動作処理例について説明するためのタイミングチャートである。全加算器の一構成例を示す回路図である。制御クロック数などについて、従来例と各実施例とを比較した一例を示す図である。各パラメータについて、従来例と各実施例とを比較した一例を示す図である。本技術を適用した電子機器の一例である撮像装置の一構成例を示すブロック図である。本技術の実施の形態が適用される分野の例を示す図である。

　以下、本技術を実施するための形態（以下、実施の形態と称する）について図面を用いて詳細に説明する。本技術は、実施の形態に限定されるものではない。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。なお、説明は以下の順序により行う。
　１．本技術の撮像素子
　　１－１．撮像素子の一構成例
　　１－２．画素の一回路例
　　１－３．アナログ－デジタル変換部の一構成例
　　１－４．カラムカウンタの従来例
　２．本技術の実施の形態におけるアナログ－デジタル変換部
　　２－１．実施例１（グレイコードラッチ回路とコード変換器との間でのデータ転送を並列処理化する例）
　　２－２．実施例２（実施例１の変形例）
　　２－３．実施例３（グレイコードラッチ回路とコード変換器との間でのデータ転送、および、コード変換器と一時ラッチ回路との間でのデータ転送を並列処理化する例）
　　２－４．実施例４（グレイコードラッチ回路とコード変換器との間でのデータ転送、コード変換器と一時ラッチ回路との間でのデータ転送、および、一時ラッチ回路と全加算器との間でのデータ転送を並列処理化する例）
　　２－５．従来例と各実施例との比較
　　２－６．本技術の実施の形態の作用、効果
　３．変形例
　４．電子機器への適用例
　５．本技術の実施の形態の適用例
　６．本技術がとることができる構成

＜１．本技術の撮像素子＞
　本技術の撮像素子としては、例えば、Ｘ－Ｙアドレス方式の撮像素子の一種であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサを例示することができる。ＣＭＯＳイメージセンサは、ＣＭＯＳプロセスを応用して、又は、部分的に使用して作製されたイメージセンサである。

［１－１．撮像素子の一構成例］
　図１は、本技術の撮像素子の一構成例を示すシステム構成図である。撮像素子１０は、画素アレイ部１１および当該画素アレイ部１１の周辺回路部を有する構成となっている。画素アレイ部１１の周辺回路部は、例えば、垂直走査部１２、カラム処理部１３、水平走査部１４、デジタル信号演算部１５、および、タイミング制御部１６等によって構成されている。

　画素アレイ部１１は、光電変換素子を含む画素（画素回路）２０が行方向および列方向に、即ち、行列状に２次元配置された構成となっている。ここで、行方向とは、画素行の画素２０の配列方向を言い、列方向とは、画素列の画素２０の配列方向を言う。画素２０は、光電変換を行うことにより、受光した光量に応じた光電荷を生成し、蓄積する。図１に示す例では、画素アレイ部１１の画素配列を、ｍ行ｎ列の画素配列としている。すなわち、ｍは行数を表し、ｎは列数を表している。

　画素アレイ部１１において、ｍ行ｎ列の画素配列に対し、画素行ごとに画素制御線３１（３１_1～３１_m）が行方向に沿って配線されている。また、画素列ごとに垂直信号線３２（３２_1～３２_n）が列方向に沿って配線されている。

　画素制御線３１（３１_1～３１_m）は、画素２０から信号を読み出す際に、垂直走査部１２から出力される駆動信号を画素行単位で伝送する。図１では、画素制御線３１について、１本の配線として図示しているが、１本に限られるものではない。画素制御線３１の一端は、垂直走査部１２の各行に対応した出力端に接続されている。垂直信号線３２（３２_1～３２_n）は、画素２０から読み出される信号をカラム処理部１３に伝送する。

　以下に、画素アレイ部１１の周辺回路部の各構成要素、即ち、垂直走査部１２、カラム処理部１３、水平走査部１４、デジタル信号演算部１５、および、タイミング制御部１６について説明する。

　垂直走査部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２０の選択に際して、タイミング制御部１６から供給されるタイミング制御信号に基づいて、画素行の走査や画素行のアドレスを制御する。この垂直走査部１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。

　カラム処理部１３は、タイミング制御部１６から供給されるタイミング制御信号に基づいて、画素アレイ部１１の画素列ごとに垂直信号線３２（３２_1～３２_n）を通して各画素２０から信号を読み出して、アナログ－デジタル変換処理や相関二重サンプリング処理（ＣＤＳ処理）などを行って画素信号として出力する。カラム処理部１３の機能部の一つであるアナログ－デジタル変換部の詳細については後述する。

　水平走査部１４は、シフトレジスタやアドレスデコーダなどによって構成され、タイミング制御部１６から供給されるタイミング制御信号に基づいて、カラム処理部１３の画素列に対応する単位回路を順番に選択走査する。この水平走査部１４による選択走査により、カラム処理部１３において単位回路ごとにデジタル信号に変換された画素信号が順番にデジタル信号演算部１５に出力される。

　デジタル信号演算部１５は、タイミング制御部１６から供給されるタイミング制御信号に基づいて、水平走査部１４から順番に出力される画素信号に対して所定のデジタル演算を行い、その演算結果を撮像出力とする。

　タイミング制御部１６は、外部から与えられる同期信号に基づいて、各種のタイミング信号、クロック信号、および、制御信号等を生成する。そして、タイミング制御部１６は、これら生成した信号を基に、垂直走査部１２、カラム処理部１３、水平走査部１４、および、デジタル信号演算部１５等の駆動制御を行う。

［１－２．画素の一回路例］
　図２は、本技術の実施の形態における撮像素子１０の画素（画素回路）２０の一回路例を示す回路図である。画素アレイ部１１の各画素２０は、光電変換部２１、電荷転送部２２、電荷電圧変換部２３、電荷リセット部２４、信号増幅部２５、および、画素選択部２６を有する構成となっている。

　ここで、電荷転送部２２、電荷リセット部２４、信号増幅部２５、および、画素選択部２６としては、例えば、ＮチャネルのＭＯＳ型電界効果トランジスタを用いることができる。ただし、ここで例示した４つのトランジスタ２２，２４，２５，２６の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。

　この画素２０に対して、先述した画素制御線３１（３１_1～３１_m）として、複数の画素制御線が同一画素行の各画素２０に対して共通に配線されている。これら複数の画素制御線は、垂直走査部１２の各画素行に対応した出力端に画素行単位で接続されている。垂直走査部１２は、複数の画素制御線に対して転送信号ＴＲＧ、リセット信号ＲＳＴ、および、選択信号ＳＥＬを適宜出力する。

　なお、画素アレイ部１１の画素列ごとに配線された垂直信号線３２の一端には、定電流源３３が接続されている。

　光電変換部２１は、ＰＮ接合のフォトダイオード（ＰＤ：Photo Diode）である。フォトダイオードは、アノード電極が低電位側電源(例えば、グランド)に接続されており、入射光の光量に応じた電荷を生成して蓄積する。

　電荷転送部２２は、垂直走査部１２から与えられる転送信号ＴＲＧに従って、光電変換部２１に蓄積された電荷を電荷電圧変換部２３に転送する。具体的には、電荷転送部２２を構成するトランジスタのゲート電極には、高レベルがアクティブとなる転送信号ＴＲＧが垂直走査部１２から与えられる。すると、電荷転送部２２を構成するトランジスタは、導通状態となり、光電変換部２１に蓄積された電荷を電荷電圧変換部２３に転送する。

　電荷電圧変換部２３は、電荷転送部２２を構成するトランジスタのドレイン領域と、電荷リセット部２４を構成するトランジスタのソース領域との間に形成される浮遊拡散（ＦＤ：Floating Diffusion）領域の容量である。この電荷電圧変換部２３は、電荷転送部２２によって光電変換部２１から転送された電荷を電圧に変換する。

　電荷リセット部２４は、垂直走査部１２から与えられるリセット信号ＲＳＴに従って、電荷電圧変換部２３に蓄積された電荷をリセットする。具体的には、電荷リセット部２４を構成するトランジスタのゲート電極には、高レベルがアクティブとなるリセット信号ＲＳＴが垂直走査部１２から与えられる。すると、電荷リセット部２４を構成するトランジスタは、導通状態となり、電荷電圧変換部２３に蓄積された電荷をリセットする。

　信号増幅部２５は、電荷電圧変換部２３で変換された電圧を増幅して、電荷電圧変換部２３に蓄積された電荷に応じたレベルの画素信号を出力する。この信号増幅部２５を構成するトランジスタのゲート電極は電荷電圧変換部２３に接続され、ドレイン電極は電源電圧Ｖddのノードに接続されている。そして、信号増幅部２５を構成するトランジスタは、光電変換部２１における光電変換によって得られる電荷を読み出す読出し回路、即ち、ソースフォロワ回路の入力部となる。つまり、信号増幅部２５を構成するトランジスタは、ソース電極が画素選択部２６を介して垂直信号線３２に接続されることにより、垂直信号線３２の一端に接続されている定電流源３３とソースフォロワ回路を構成する。

　画素選択部２６は、垂直走査部１２による選択走査の下に、画素アレイ部１１におけるいずれかの画素２０を選択する。この画素選択部２６を構成するトランジスタは、信号増幅部２５を構成するトランジスタのソース電極と垂直信号線３２との間に接続され、そのゲート電極には垂直走査部１２から高レベルがアクティブとなる選択信号ＳＥＬが供給される。そして、選択信号ＳＥＬが高レベルになると、画素選択部２６を構成するトランジスタは導通状態となる。これにより、画素２０が選択状態となる。画素２０が選択状態とされると、信号増幅部２５から出力される信号が垂直信号線３２を介してカラム処理部１３に読み出される。

　上記の回路構成例の画素２０からは、電荷リセット部２４による電荷電圧変換部２３のリセット時のリセットレベルであるリセット信号（所謂、Ｐ相信号）と、光電変換部２１での光電変換に基づく電荷に応じた信号レベルであるデータ信号（所謂、Ｄ相信号）とが順に出力される。すなわち、画素２０から出力される画素信号は、リセット時のリセット信号、および、光電変換部２１での光電変換時のデータ信号を含んでいる。

［１－３．アナログ－デジタル変換部の基本構成例］
　続いて、カラム処理部１３の機能部の一つであるアナログ－デジタル変換部の基本構成例について説明する。図３は、本技術の実施の形態における撮像素子１０のアナログ－デジタル変換部の基本構成例を示すブロック図である。図３には、アナログ－デジタル変換部の周辺回路部についても図示している。

　カラム処理部１３の機能部の一つであるアナログ－デジタル変換部５０は、タイミング制御部１６から供給されるタイミング制御信号に基づいて、画素アレイ部１１の各画素２０から垂直信号線３２_1～３２_nを通して供給されてくるアナログの画素信号を画素行単位で取得し、順次、デジタルの画素信号に変換する。

　アナログ－デジタル変換部５０は、画素アレイ部１１の画素列に対応して設けられた複数（ｎ個）のアナログ－デジタル変換回路５１_1～５１_n、および、グレイコード発生器５２によって構成されている。本技術の実施の形態における撮像素子１０では、アナログ－デジタル変換回路５１_1～５１_nとして、例えば、参照信号比較型のアナログ－デジタル変換回路の一例である、所謂、シングルスロープ型アナログ－デジタル変換回路が用いられている。

　シングルスロープ型アナログ－デジタル変換回路を用いるアナログ－デジタル変換部５０においては、時間経過に応じてレベル（電圧）が変化する（例えば、単調減少する）、所謂、ランプ波の参照信号ＲＡＭＰが、アナログ－デジタル変換の際の基準信号として用いられる。ランプ波の参照信号ＲＡＭＰは、参照信号生成部６０において、タイミング制御部１６から供給されるタイミング制御信号に基づいて生成される。参照信号生成部６０については、例えば、デジタル－アナログ変換回路を用いて構成することができる。

　グレイコード発生器５２は、タイミング制御部１６による制御の下に、参照信号生成部６０での参照信号ＲＡＭＰの生成に同期して、２進数の表現で、隣り合う値でビットの変化が１ビットしかないグレイコード（ＧＣ）を発生する。具体的には、グレイコード発生器５２は、タイミング制御部１６から供給されるクロック信号ＡＤＣＫに基づいて、参照信号生成部６０で生成される参照信号ＲＡＭＰの波形（レベル）が変化するレートに対応するグレイコードを生成する。

　アナログ－デジタル変換回路５１_1～５１_nは、それぞれ、比較器５３_1～５３_nおよびカラムカウンタ５４_1～５４_nを有する構成となっている。

　比較器５３_1～５３_nは、画素アレイ部１１の各画素２０から垂直信号線３２_1～３２_nを通して供給されてくるアナログの画素信号Ｖsigを比較入力とし、参照信号生成部６０で生成される参照信号ＲＡＭＰを基準入力として両信号を比較する。そして、例えば、ランプ波の参照信号ＲＡＭＰがアナログの画素信号Ｖsigの電圧値を超えるタイミングで、その旨を知らせる信号（比較結果）Ｖcoをカラムカウンタ５４_1～５４_nに供給する。カラムカウンタ５４_1～５４_nは、アナログの画素信号Ｖsigの電圧値が参照信号ＲＡＭＰを超える旨を知らせる信号Ｖcoが比較器５３_1～５３_nから供給されるタイミングで、グレイコード発生器５２から供給されるグレイコードをラッチし、水平走査部１４に出力する。

　上述したシングルスロープ型アナログ－デジタル変換回路５１_1～５１_nを有するアナログ－デジタル変換部５０によれば、画素２０から垂直信号線３２_1～３２_nを通して読み出されるアナログの画素信号Ｖsigと、参照信号生成部６０で生成される参照信号ＲＡＭＰとの大小関係が変化するまでの時間情報からデジタル値を得ることができる。

［１－４．カラムカウンタの従来例］
　以上では、グレイコード（ＧＣ）を用いるシングルスロープ型のアナログ－デジタル変換部５０の基本構成例について説明したが、実際には、カラムカウンタ５４_1～５４_nでは、カウンタ回路の低消費電力化のために、グレイコードラッチ回路が用いられる。また、グレイコードラッチ回路の出力に対して、ＣＤＳ処理（相関二重サンプリング処理）を行うために、グレイコードからバイナリコードへ変換する変換器（以下、単に、「コード変換器」と記述する）が用いられる。

　ここで、グレイコードラッチ回路およびコード変換器を用いるカラムカウンタ５４_1～５４_nの従来例について説明する。図４は、グレイコードラッチ回路およびコード変換器を用いるカラムカウンタ５４_1～５４_nの比較例を示すブロック図である。図４には、カラムカウンタ５４_1～５４_nの１画素列分についてカラムカウンタ５４として図示している。

　従来例に係るカラムカウンタ５４は、グレイコードラッチ回路５４１、コード変換器５４２、演算部としての全加算器５４３、一時ラッチ（ＷＫＬ：Work Latch）回路５４４、および、ＩＦ（インタフェース）ラッチ回路５４５を有する構成となっている。ここで、コード変換器５４２および全加算器５４３は、論理演算回路（Arithmetic Logic Unit：ＡＬＵ）５４６を構成している。

　上述した構成の従来例に係るカラムカウンタ５４において、グレイコードラッチ回路５４１は、タイミング制御部１６による制御の下に、ランプ波の参照信号ＲＡＭＰがアナログの画素信号Ｖsigの電圧値を超える旨を知らせる信号（比較結果）Ｖcoが比較器５３_1～５３_nから供給されるタイミングで、グレイコード発生器５２から供給されるグレイコードをラッチする。

　コード変換器５４２は、タイミング制御部１６による制御の下に、グレイコードラッチ回路５４１にラッチされている、アナログの画素信号Ｖsigの電圧値に対応するグレイコードをバイナリコードに変換し、全加算器５４３に出力する。全加算器５４３は、タイミング制御部１６による制御の下に、一時ラッチ回路５４４に格納されているバイナリコードを加算してＩＦラッチ回路５４５に出力する。

　すなわち、コード変換器５４２および全加算器５４３からなる論理演算回路（ＡＬＵ）５４６は、グレイコードラッチ回路５４１にラッチされている、アナログの画素信号Ｖsigの電圧値に対応するグレイコードを、一時ラッチ回路５４４を利用して、バイナリコードに変換する。このコード変換の際に、論理演算回路５４６は、ノイズ除去処理の一例であるＣＤＳ（相関二重サンプリング）処理を行う。このＣＤＳ処理について、以下に具体的に説明する。

（ＣＤＳ処理例）
　グレイコードラッチ回路５４１には、まず、画素２０の電荷電圧変換部２３がリセットされた状態にあるときに、画素２０から読み出される信号、即ち、Ｐ相信号に対応するグレイコードがラッチされる。そして、コード変換器５４２は、グレイコードラッチ回路５４１にラッチされている、Ｐ相信号に対応するグレイコードをバイナリコードに変換し、全加算器５４３に出力する。このとき、全加算器５４３は、タイミング制御部１６による制御の下に、リセットされた後に、一時ラッチ回路５４４に格納されている全ビットが０となるバイナリコードを演算（加算／減算）して一時ラッチ回路５４４にラッチさせる。ここまでの処理によって、画素２０から読み出されるＰ相信号について、グレイコードからコード変換されて得られるバイナリコードが一時ラッチ回路５４４にラッチされた状態となる。

　その後、タイミング制御部１６による制御の下に、グレイコードラッチ回路５４１がリセットされると、グレイコードラッチ回路５４１には、画素２０での光電変換に基づく、受光光量に応じた信号、即ち、Ｄ相信号に対応するグレイコードがラッチされる。そして、コード変換器５４２は、グレイコードラッチ回路５４１にラッチされている、Ｄ相信号に対応するグレイコードをバイナリコードに変換し、全加算器５４３に出力する。このとき、全加算器５４３は、Ｄ相信号についてのバイナリコードに、一時ラッチ回路５４４にラッチされているＰ相信号についてのバイナリコードを加算し（実質的には、減算し）、その演算結果をＩＦラッチ回路５４５にラッチさせる。

　上述した一連の処理によって、Ｐ相信号についてのバイナリコードと、Ｄ相信号についてのバイナリコードとの差分が求められ、実質的に、ＣＤＳ処理が施されたバイナリコードからなる画素信号がＩＦラッチ回路５４５にラッチされた状態となる。

（カラムカウンタの動作例）
　ここで、タイミング制御部１６による制御の下に実行される、従来例に係るカラムカウンタ５４の動作例について具体的に説明する。

　タイミング制御部１６による制御の下に、例えば、グレイコードラッチ回路５４１、コード変換器５４２、全加算器５４３、一時ラッチ回路５４４、および、ＩＦラッチ回路５４５がリセットされた状態にあるものとする。そして、グレイコードラッチ回路５４１には、全ビットが０のグレイコードがラッチされ、一時ラッチ回路５４４には、全ビットが０のバイナリコードがラッチされているものとする。

　ここで、グレイコードラッチ回路５４１は、グレイコード発生器５２が発生する、例えば、１１ビットのＰ相信号に対応するグレイコードをラッチする。なお、グレイコードのビット数については、１１ビットに限られるものではない、即ち、１１ビット以外の数ビットであってもよい。この点については、Ｄ相信号に対応するグレイコードにあっても同様である。

　グレイコードラッチ回路５４１にラッチされている１１ビットのＰ相信号に対応するグレイコードは、２ビットずつコード変換器５４２にシリアル転送される。これにより、コード変換器５４２は、グレイコードラッチ回路５４１にラッチされている１１ビットのＰ相信号に対応するグレイコードを２ビットずつバイナリコードに変換し、全加算器５４３にシリアル転送する。

　全加算器５４３は、コード変換器５４２でグレイコードから変換された、Ｐ相信号に対応するバイナリコードに対して、一時ラッチ回路５４４に格納されている全ビットが０のバイナリコードを演算（加算／減算）処理する。全加算器５４３の演算結果は、Ｐ相信号に対応するバイナリコードとして一時ラッチ回路５４４にラッチされる。

　以上の処理が、２ビットずつ繰り返され、シリアル転送されることにより、一時ラッチ回路５４４に１１ビットのＰ相信号に対応するバイナリコードがラッチされる。

　次に、グレイコードラッチ回路５４１がリセットされた後、グレイコードラッチ回路５４１は、グレイコード発生器５２が発生する、例えば、１１ビットのＤ相信号に対応するグレイコードをラッチする。

　グレイコードラッチ回路５４１にラッチされている１１ビットのＤ相信号に対応するグレイコードは、２ビットずつコード変換器５４２にシリアル転送される。これにより、コード変換器５４２は、グレイコードラッチ回路５４１にラッチされている１１ビットのＤ相信号に対応するグレイコードを２ビットずつバイナリコードに変換し、全加算器５４３に出力する。

　全加算器５４３は、コード変換器５４２でグレイコードから変換された、Ｄ相信号に対応するバイナリコードに対して、一時ラッチ回路５４４に格納されているＰ相信号に対応するバイナリコードを演算（加算／減算）処理する。全加算器５４３の演算結果は、１２ビットのバイナリコードとしてＩＦラッチ回路５４５にラッチされる。

　以上の処理が、２ビットずつ繰り返され、シリアル転送されることにより、ＣＤＳ処理が施された１２ビットのバイナリコードのデータが、ＩＦラッチ回路５４５にラッチされることになる。

（論理演算回路の演算例１）
　ここで、コード変換器５４２および全加算器５４３からなる論理演算回路（ＡＬＵ）５４６の演算例（演算例１）について説明する。

　コード変換器５４２は、グレイコードをバイナリコードに１ビットずつ変換する場合、例えば、図５の左側の図で示されるような演算を繰り返す。

　まず、１１ビットからなるグレイコード（ＧＣ）の最上位ビットである１１ビット目のデータであるＧＣ［１０］は、１１ビットのバイナリコード（ＢＩＮａ）における最上位ビットである１１ビット目のデータであるＢＩＮａ［１０］と同値である。そこで、コード変換器５４２は、最初の処理である処理ｓｔｅｐ１において、ＢＩＮａ［１０］を、ＧＣ［１０］から求める。

　次に、バイナリコードにおける１０ビット目のデータであるＢＩＮａ［９］は、グレイコードの１０ビット目のデータであるＧＣ［９］と、上位ビットである１１ビット目のデータであるＢＩＮａ［１０］の排他的論理和（ＸＯＲ）である。そこで、コード変換器５４２は、処理ｓｔｅｐ２において、ＢＩＮａ［９］を、ＢＩＮａ［１０］とＧＣ［９］との排他的論理和として求める。

　さらに、バイナリコードにおける９ビット目のデータであるＢＩＮａ［８］は、グレイコードの９ビット目のデータであるＧＣ［８］と、上位ビットである１０ビット目のデータであるＢＩＮａ［９］の排他的論理和（ＸＯＲ）である。そこで、コード変換器５４２は、処理ｓｔｅｐ３において、ＢＩＮａ［８］を、ＢＩＮａ［９］とＧＣ［８］との排他的論理和として求める。

　以下、同様に、処理ｓｔｅｐ４乃至ｓｔｅｐ１１が繰り返されることにより、１１ビットのグレイコードＧＣ［１０］，ＧＣ［９］，ＧＣ［８］，・・・，ＧＣ［０］が、順次、上位ビットから１１ビットのバイナリコードＢＩＮａ［１０］，ＢＩＮａ［９］，ＢＩＮａ［８］，・・・，ＢＩＮａ［０］に変換される。

　また、図５の左側の図で示されるように、グレイコードがバイナリコードに変換された後、全加算器５４３は、図５の右側の図で示されるような演算を繰り返す。

　なお、図５においては、例えば、予め一時ラッチ回路５４４にラッチされているバイナリコードが存在するので、一時ラッチ回路５４４にラッチされているバイナリコードをＢＩＮｂ［０］乃至ＢＩＮｂ［１０］として表現する。また、Ｐ相信号に対応するグレイコードをバイナリコードに変換する場合、一時ラッチ回路５４４に予めラッチされているバイナリコードは、全ビットが０のバイナリコードである。さらに、Ｄ相信号に対応するグレイコードをバイナリコードに変換する場合、一時ラッチ回路５４４にラッチされているバイナリコードは、全ビットがＰ相信号に対応するバイナリコードである。

　すなわち、全加算器５４３は、最初の処理である処理ｓｔｅｐ１において、コード変換器５４２から供給されるバイナリコードの最下位ビットである１ビット目のバイナリコードＢＩＮａ［０］と、一時ラッチ回路５４４から読み出されるバイナリコードの最下位ビットである１ビット目のバイナリコードＢＩＮｂ［０］とを演算（加算／減算）処理して、最下位ビットと桁上がりビットからなるバイナリコード（Ｃ［０］，ＢＩＮｓ［０］）を求める。ここで、Ｃ［０］は、１ビット目の桁上がりビットである。

　次に、全加算器５４３は、処理ｓｔｅｐ２において、コード変換器５４２から供給されるバイナリコードの２ビット目のバイナリコードＢＩＮａ［１］と、一時ラッチ回路５４４から読み出されるバイナリコードの最下位ビットである２ビット目のバイナリコードＢＩＮｂ［１］と、１ビット目の桁上がりビットであるＣ［０］とを演算（加算／減算）処理して、２ビット目とその桁上がりビットからなるバイナリコード（Ｃ［１］，ＢＩＮｓ［１］）を求める。ここで、Ｃ［１］は、２ビット目の桁上がりビットである。

　さらに、全加算器５４３は、処理ｓｔｅｐ３において、コード変換器５４２から供給されるバイナリコードの３ビット目のバイナリコードＢＩＮａ［２］と、一時ラッチ回路５４４から読み出されるバイナリコードである３ビット目のバイナリコードＢＩＮｂ［２］と、２ビット目の桁上がりビットであるＣ［１］とを演算（加算／減算）処理して、３ビット目とその桁上がりビットからなるバイナリコード（Ｃ［２］，ＢＩＮｓ［２］）を求める。ここで、Ｃ［２］は、３ビット目の桁上がりビットである。

　以下、同様に、処理ｓｔｅｐ４乃至ｓｔｅｐ１１の各処理が繰り返されることにより、一時ラッチ回路５４４から読み出されるバイナリコードＢＩＮｂ［０］乃至ＢＩＮｂ［１０］と、コード変換器５４２から供給されるＢＩＮａ［０］乃至ＢＩＮａ［１０］とが演算（加算／減算）されて、１２ビットのバイナリコードＢＩＮｓ［０］乃至ＢＩＮｓ［１０］からなる、ＣＤＳ（相関二重サンプリング）処理が施された画素信号が求められる。

　しかしながら、図５を参照して説明した処理の場合、図５の左側の図で示されるように、コード変換器５４２は、処理ｓｔｅｐ１乃至ｓｔｅｐ１１の処理によって、上位ビットから順に下位ビットを求めることにより、Ｄ相信号に対応するバイナリコードがＢＩＮａ［１０］，ＢＩＮａ［９］，ＢＩＮａ［８］，・・・，ＢＩＮａ［０］の順序で求められる。

　一方、図５の右側の図で示されるように、全加算器５４３は、処理ｓｔｅｐ１乃至ｓｔｅｐ１１により、下位ビットから順に上位ビットを求めることにより、ＣＤＳ処理が施された画素信号を表すバイナリコードがＢＩＮｓ［１］，ＢＩＮｓ［２］，ＢＩＮｓ［３］，・・・，ＢＩＮｓ［１１］の順序で求められる。

　従って、例えば、処理ｓｔｅｐ１において、コード変換器５４２は、１１ビット目のバイナリコードＢＩＮａ［１０］を、そのまま全加算器５４３に出力しても、全加算器５４３の処理ｓｔｅｐ１において、必要とされる１ビット目のバイナリコードＢＩＮａ［０］は、求められていないので演算することができない。

　すなわち、全加算器５４３による処理ｓｔｅｐ１を実行するには、コード変換器５４２によって処理ｓｔｅｐ１乃至ｓｔｅｐ１１の処理が完了した後に実行する必要がある。

　結果として、コード変換器５４２と全加算器５４３とのそれぞれにおいて、同一ビットのバイナリコードを連続的に演算することができない。このため、処理速度を高速化することができないだけでなく、一旦、コード変換器５４２による変換結果である１１ビット分のバイナリコードを格納する構成が必要となり、実装面積が増大する懸念がある。

（同一ビットの演算を連続的に実現する演算）
　そこで、従来例に係るカラムカウンタ５４の論理演算回路（ＡＬＵ）５４６におけるコード変換器５４２は、予め所定の処理により、最下位ビットのグレイコードを求め、これを利用して最下位ビットから順にバイナリコードを生成する。

　すなわち、上述したように、最上位ビットにおいて、バイナリコードとグレイコードとは、同値であるので、次式（１）で示される関係が成り立つ。
　　ＢＩＮ［ＭＳＢ］＝ＧＣ［ＭＳＢ］　　　　　　　　　　・・・（１）
ここで、ＢＩＮ［］はバイナリコードであり、ＧＣ［］はグレイコードであり、ＭＳＢは最上位ビットであることを表している。

　また、ｎビット目のバイナリコードＢＩＮ［ｎ］は、次式（２）で表される。
　　ＢＩＮ［ｎ］＝ＧＣ［ｎ］ｘｏｒＢＩＮ［ｎ＋１］　　・・・（２）
ここで、ｘｏｒは、排他的論理和を表している。
　この式（２）の関係は、次式（３）のように変形することができる。
　　ＢＩＮ［ｎ＋１］＝ＧＣ［ｎ］ｘｏｒＢＩＮ［ｎ］　　・・・（３）

　従って、この式（３）に対して、最下位ビットのバイナリコードＢＩＮ［０］を求めることができれば、コード変換器５４２は、最下位ビットからグレイコードをバイナリコードに変換することができる。

　ここで、バイナリコードの最下位ビットＢＩＮ［ＬＳＢ］（＝ＢＩＮ［０］）は、次式（４）により演算することができる。
　　ＢＩＮ［０］＝ＧＣ［ＭＳＢ］ｘｏｒＧＣ［ＭＳＢ－１］
　　　ｘｏｒＧＣ［ＭＳＢ－２］ｘｏｒ・・・ｘｏｒＧＣ［１］
　　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（４）

　すなわち、バイナリコードの最下位ビットＢＩＮ［０］は、グレイコードの全ビットの排他的論理和から求められる。

（論理演算回路の演算例２）
　そこで、カラムカウンタ５４における論理演算回路（ＡＬＵ）５４６のコード変換器５４２および全加算器５４３は、論理演算回路５４６の演算例２として、図６で示されるような手順でグレイコードをバイナリコードに変換し、さらに、ＣＤＳに係る演算（加算／減算）処理を実行する。

　１１ビットからなるパリティの最下位ビット、即ち１ビット目のパリティデータであるＰ［０］は、グレイコードの１ビット目のデータであるＧＣ［０］と０との排他的論理和である。そこで、コード変換器５４２は、処理ｓｔｅｐ１において、１１ビットからなるパリティの１ビット目のデータであるＰ［０］を、ＧＣ［０］と０との排他的論理和として求める。

　次に、１１ビットからなるパリティの２ビット目のパリティデータであるＰ［１］は、グレイコードの２ビット目のデータであるＧＣ［１］と１ビット目のパリティデータであるＰ［０］との排他的論理和である。そこで、コード変換器５４２は、処理ｓｔｅｐ２において、１１ビットからなるパリティの２ビット目のパリティデータであるＰ［１］を、ＧＣ［１］とＰ［０］との排他的論理和として求める。

　さらに、１１ビットからなるパリティの３ビット目のパリティデータであるＰ［２］は、グレイコードの３ビット目のデータであるＧＣ［２］と２ビット目のパリティデータであるＰ［１］との排他的論理和である。そこで、コード変換器５４２は、処理ｓｔｅｐ３において、１１ビットからなるパリティの３ビット目のパリティデータであるＰ［２］を、ＧＣ［２］とＰ［１］との排他的論理和として求める。

　以下同様に、処理ｓｔｅｐ４乃至ｓｔｅｐ１０により、１１ビットからなるパリティの１０ビット目のパリティであるＰ［９］が求められる。この結果、パリティＰ［９］が、１ビット目から１０ビット目までのＧＣ［０］乃至ＧＣ［８］の排他的論理和として求められる。

　そして、処理ｓｔｅｐ１１において、コード変換器５４２は、バイナリコードの最下位ビットＢＩＮａ［０］を、グレイコードの最上位ビットとなるＧＣ［１０］と、１０ビット目のパリティＰ［９］との排他的論理和として求め、全加算器５４３に出力する。

　すなわち、処理ｓｔｅｐ１乃至ｓｔｅｐ１１の処理により、式（４）で示されるバイナリコードの最下位ビットＢＩＮａ［０］が求められる。

　ここで、全加算器５４３は、一時ラッチ回路５４４からバイナリコードの最下位ビットＢＩＮｂ［０］を取得できる。そこで、処理ｓｔｅｐ１１において、さらに、連続的に、全加算器５４３は、コード変換器５４２から供給されるバイナリコードの最下位ビットである１ビット目のバイナリコードＢＩＮａ［０］と、一時ラッチ回路５４４から読み出されるバイナリコードの最下位ビットである１ビット目のバイナリコードＢＩＮｂ［０］とを演算（加算／減算）処理して、最下位ビットと桁上がりビットからなるバイナリコード（Ｃ［０］，ＢＩＮｓ［０］）を求める。

　なお、以降において、処理ｓｔｅｐ１乃至ｓｔｅｐ１１の処理、即ち、バイナリコードの最下位ビットＢＩＮｂ［０］を求めるコード変換器５４２の処理は、コード変換器５４２の前処理と称するものとする。

　次に、処理ｓｔｅｐ１２において、コード変換器５４２は、バイナリコードの２ビット目のバイナリコードＢＩＮａ［１］を、グレイコードの２ビット目となるＧＣ［１］と、バイナリコードの最下位ビットであるＢＩＮａ［０］との排他的論理和として求め、全加算器５４３に出力する。

　さらに、引き続き、全加算器５４３は、コード変換器５４２から供給されるバイナリコードの２ビット目のバイナリコードＢＩＮａ［１］、一時ラッチ回路５４４から読み出されるバイナリコードの２ビット目のバイナリコードＢＩＮｂ[1]、および、桁上がりビットＣ［０］を演算（加算／減算）処理して、２ビット目と桁上がりビットからなるバイナリコード（Ｃ［１］，ＢＩＮｓ［１］）を求める。

　また、処理ｓｔｅｐ１３において、コード変換器５４２は、バイナリコードの３ビット目のバイナリコードＢＩＮａ［２］を、グレイコードの３ビット目となるＧＣ［２］と、２ビット目のバイナリコードのＢＩＮａ［１］との排他的論理和として求め、全加算器５４３に出力する。

　さらに、引き続き、全加算器５４３は、コード変換器５４２から供給されるバイナリコードの３ビット目のバイナリコードＢＩＮａ［２］、一時ラッチ回路５４４から読み出されるバイナリコードの３ビット目のバイナリコードＢＩＮｂ［２］、および、桁上がりビットＣ［１］を演算（加算／減算）処理して、２ビット目と桁上がりビットからなるバイナリコード（Ｃ［２］，ＢＩＮｓ［２］）を求める。

　以下、同様の処理ｓｔｅｐ１４乃至ｓｔｅｐ２１の処理が繰り返されることにより、１２ビットからなるバイナリコードＢＩＮｓ［０］乃至ＢＩＮｓ［１１］)が求められる。

　以上の処理により、コード変換器５４２における前処理によって最下位ビットのバイナリコードＢＩＮａ［０］を求めることが可能となる。また、最下位ビットのバイナリコードＢＩＮａ［０］を前処理によって求めることができるので、コード変換器５４２が、最下位ビットから上位ビットに向かってグレイコードをバイナリコードに順次変換することが可能となる。さらに、コード変換器５４２が最下位ビットから上位ビットに向かってグレイコードをバイナリコードに順次変換することができるので、全加算器５４３は、コード変換器５４２の変換結果を、連続的に利用して、最下位ビットから上位ビットに向かって、一時ラッチ回路５４４によってラッチされているバイナリコードとの差分を求めることによってＣＤＳ処理を実行することが可能となる。

（１ビットずつグレイコードをバイナリコードに変換する場合の論理演算回路を実現するコード変換器および全加算器の回路構成例）
　次に、図７を参照して、１ビットずつグレイコードをバイナリコードに変換する場合の論理演算回路５４６を実現するコード変換器５４２および全加算器５４３の回路構成例について説明する。

　コード変換器５４２は、例えば、図７に示されるように、ＸＯＲ回路（排他的論理和回路）３０１、および、ＤＦＦ（Ｄ型フロップフロップ回路）３０２によって構成されている。

　ＸＯＲ回路３０１は、グレイコードの入力値ＧＣ［ｎ］と、直前にバイナリコードに変換した変換結果ＢＩＮａ［ｎ－１］との排他的論理和をバイナリコードの変換結果ＢＩＮａ［ｎ］としてＤＦＦ３０２に出力する。

　ＤＦＦ３０２は、ＸＯＲ回路３０１から出力されるグレイコードからバイナリコードに変換した変換結果ＢＩＮａ［ｎ］を一時的に格納し、次のタイミングにおいて、ＸＯＲ回路３０１および全加算器５４３に出力する。

　全加算器５４３は、加算回路３１１およびＤＦＦ３１２によって構成されている。

　加算回路３１１は、入力端子Ａ、入力端子Ｂ、出力端子Ｓ、出力端子ＣＯ、および、入力端子ＣＩを備えている。入力端子Ａは、コード変換器５４２から供給されるバイナリコードＢＩＮａ［ｎ］の入力を受け付ける端子である。入力端子Ｂは、一時ラッチ回路５４４から供給されるバイナリコードＢＩＮｂ［ｎ］を受け付ける端子である。出力端子Ｓは、コード変換器５４２から供給されるバイナリコードＢＩＮａ［ｎ］、一時ラッチ回路５４４から供給されるバイナリコードＢＩＮｂ［ｎ］、および、桁上がりビットＣ［ｎ－１］の加算結果となるバイナリコードＢＩＮｓ［ｎ］を出力する端子である。入力端子ＣＩは、桁上がりビットＣ［ｎ］をＤＦＦ３１２に出力する出力端子ＣＯ、並びに、ＤＦＦ３１２から供給される、直前に処理されたビットの桁上がりビットＣ［ｎ－１］の入力を受け付ける端子である。

　加算回路３１１は、入力端子Ａに入力されたコード変換器５４２から供給されるバイナリコードＢＩＮａ［ｎ］、入力端子Ｂに入力された一時ラッチ回路５４４から供給されるバイナリコードＢＩＮｂ［ｎ］、および、ＤＦＦ３１２にラッチされている直前に処理されたビットの桁上がりビットＣ［ｎ－１］の加算結果を、バイナリコードＢＩＮｓ［ｎ］として出力端子Ｓから出力する。この際、加算回路３１１は、桁上がりビットＣ［ｎ］をＤＦＦ３１２に出力して格納させる。

　すなわち、図７の回路構成により、図６で示されるようなグレイコードをバイナリコードに１ビットずつ変換する論理演算回路５４６が実現される。

（２ビットずつグレイコードをバイナリコードに変換する論理演算回路を実現するコード変換器と全加算器の回路構成例）
　ところで、図４のカラムカウンタ５４の論理演算回路５４６は、２ビットずつグレイコードをバイナリコードに変換している。

　そこで、図８を参照して、２ビットずつグレイコードをバイナリコードに変換する論理演算回路５４６を実現するコード変換器５４２および全加算器５４３の回路構成例について説明する。図８に示す回路構成例は、グレイコードをバイナリコードに１ビットずつ変換する論理演算回路５４６を実現する、図７のコード変換器５４２および全加算器５４３の回路構成を応用したものである。

　なお、図８の構成において、図７の構成と同一の機能を備える構成については、同一の符号を付しており、その説明は、適宜省略する。

　図８のコード変換器５４２は、図７のＸＯＲ回路３０１に代えて、ＸＯＲ回路３０１_1，３０１_2が設けられており、それぞれビットが連続するグレイコードＧＣ［ｎ］，ＧＣ［ｎ＋１］が入力される。ＸＯＲ回路３０１_1は、グレイコードＧＣ［ｎ］と１ビット前に処理された処理結果であるバイナリコードＢＩＮａ［ｎ］との排他的論理和を求めてＸＯＲ回路３０１_2、および、全加算器５４３の加算回路３１１'に出力する。

　ＸＯＲ回路３０１_2は、グレイコードＧＣ［ｎ＋１］と、ＸＯＲ回路３０１_1の出力であるバイナリコードＢＩＮａ［ｎ＋１］との排他的論理和を求めて、バイナリコードＢＩＮａ［ｎ］としてＤＦＦ３０２に出力する。

　図８の全加算器５４３では、図７の加算回路３１１に代えて、加算回路３１１'が設けられている。

　加算回路３１１'は、入力端子Ａ１に入力されたコード変換器５４２から供給されるバイナリコードＢＩＮａ［ｎ＋１］、入力端子Ｂ１に入力された一時ラッチ回路５４４から供給されるバイナリコードＢＩＮｂ［ｎ＋１］、および、ＤＦＦ３１２に格納されている直前に処理されたビットの桁上がりビットＣ［ｎ］を加算する。そして、その加算結果となるバイナリコードＢＩＮｓ［ｎ＋１］を出力端子Ｓ１から出力する。

　さらに、加算回路３１１'は、入力端子Ａ０に入力されたコード変換器５４２から供給されるバイナリコードＢＩＮａ［ｎ］、入力端子Ｂ０に入力された一時ラッチ回路５４４から供給されるバイナリコードＢＩＮｂ［ｎ］、および、ＤＦＦ３１２に格納されている直前に処理されたビットの桁上がりビットＣ［ｎ＋１］を加算する。そして、その加算結果となるバイナリコードＢＩＮｓ［ｎ］を出力端子Ｓ０から出力する。

　この際、加算回路３１１'は、桁上がりビットＣ［ｎ］，Ｃ［ｎ＋１］をそれぞれＤＦＦ３１２に出力して格納させる。

　すなわち、図８の回路構成により、図６で示されるような各処理が２ｓｔｅｐずつ実現され、２ビットずつグレイコードがバイナリコードに変換される論理演算回路５４６が実現される。

（カラムカウンタ動作処理例）
　次に、図９を用いて、図４に示す従来例に係るカラムカウンタ５４の動作処理例について説明する。図９は、従来例に係るカラムカウンタ５４の動作処理例について説明するためのタイミングチャートである。以下に説明するカラムカウンタ５４の動作処理は、タイミング制御部１６による制御の下に実行されることとする。

　時刻ｔ₁₁～時刻ｔ₁₂の期間において、グレイコード（ＧＣ）ラッチ回路５４１がリセットされ、初期化が行われる。すなわち、当該期間の処理では、Ｐ相信号に対応するグレイコードを受け入れるための準備が行われる。

　次に、時刻ｔ₁₂～時刻ｔ₁₃の期間において、グレイコード発生器５２からグレイコード（ＧＣ）が出力され、グレイコードラッチ回路５４１にラッチされる。ここでの処理は、例えば、参照信号ＲＡＭＰのランプ波が所定のレートで変化する期間において行われる。より詳細には、参照信号ＲＡＭＰが所定のレートで変化し、比較器５３_1～５３_n（図３参照）により、参照信号ＲＡＭＰが画素信号Ｖsigよりも大きくなったことが検出されたタイミングにおいて、グレイコード発生器５２から供給されているグレイコードがＰ相信号に対応するグレイコードとしてラッチされる。

　次に、時刻ｔ₁₃～時刻ｔ₁₄の期間において、全加算器５４３のリセット（加算リセット）が行われ、次いで、時刻ｔ₁₄～時刻ｔ₁₅の期間において、論理演算回路５４６のコード変換器５４２は、Ｐ相信号に対応するグレイコードをバイナリコードに変換するための前処理を実行し、最下位ビットのバイナリコードＢＩＮ［０］を求める。

　次に、時刻ｔ₁₅～時刻ｔ₁₆の期間において、コード変換器５４２は、グレイコードラッチ回路５４１にラッチされているＰ相信号に対応するグレイコードを読み出してバイナリコードに変換し、全加算器５４３に出力する。このとき、全加算器５４３は、Ｐ相信号のバイナリコードと、一時ラッチ回路５４４にラッチされている、全ビットが０のバイナリコードとを演算（加算／減算）処理し、一時ラッチ回路５４４にラッチさせる。

　次に、時刻ｔ₁₆～時刻ｔ₁₇の期間において、グレイコードラッチ回路５４１がリセットされ、初期化が行われる。すなわち、当該期間の処理では、Ｄ相信号に対応するグレイコードを受け入れるための準備が行われる。

　次に、時刻ｔ₁₇～時刻ｔ₁₈の期間において、グレイコード発生器５２からグレイコードが出力され、グレイコードラッチ回路５４１にラッチされる。ここでの処理は、例えば、所定のレートで参照信号ＲＡＭＰのランプ波が変化する期間において行われる。より詳細には、参照信号ＲＡＭＰのランプ波が変化し、比較器５３_1～５３_n（図３参照）により参照信号ＲＡＭＰが画素信号Ｖsigよりも大きくなったことが検出されたタイミングにおいて、グレイコード発生器５２から供給されているグレイコードが、Ｄ相信号に対応するグレイコードとしてラッチされる。

　次に、時刻ｔ₁₈～時刻ｔ₁₉の期間において、全加算器５４３のリセット（加算リセット）が行われ、次いで、時刻ｔ₁₉～時刻ｔ₂₀の期間において、論理演算回路５４６のコード変換器５４２は、Ｄ相信号に対応するグレイコードをバイナリコードに変換するための前処理を実行し、最下位ビットのバイナリコードＢＩＮ［０］を求める。

　次に、時刻ｔ₂₀～時刻ｔ₂₁の期間において、コード変換器５４２は、グレイコードラッチ回路５４１にラッチされているＤ相信号に対応するグレイコードを読み出してバイナリコードに変換し、全加算器５４３に出力する。このとき、全加算器５４３は、Ｄ相信号に対応するバイナリコードと、一時ラッチ回路５４４にラッチされている、Ｐ相信号に対応するバイナリコードとを演算（加算／減算）処理し、ＣＤＳ処理が施された画素信号のバイナリコードとしてＩＦラッチ回路５４５にラッチさせる。

　時刻ｔ₂₁以降では、ＩＦラッチ回路５４５にラッチされている、ＣＤＳ処理が施された画素信号のバイナリコードがＩＦラッチ回路５４５から読み出され、後段のロジック回路へ出力される。

　以上説明した従来技術では、グレイコードラッチ回路５４１とコード変換器５４２とが機能部別にまとめて配置されており、グレイコードラッチ回路５４１でラッチするビット数が増える場合は、グレイコードラッチ回路５４１からコード変換器５４２へのデータをシリアル転送する構成がとられる。一方で、カラム処理部１３の動作の高速化を図る上では、シリアル転送に必要なクロック数が問題になってくる。クロック数の削減を図る上では、全ビット並列処理する構成が最も効果が大きい。しかし、全ビット並列処理する構成の場合、カラム処理部１３の配線数の増加や面積の増大が問題となる。

＜２．本技術の実施の形態におけるアナログ－デジタル変換部＞
　本技術の実施の形態における撮像素子およびその信号処理方法では、グレイコードラッチ回路５４１、コード変換器５４２、一時ラッチ回路５４４、および、演算部の一例である全加算器５４３を具備するアナログ－デジタル変換部５０において、次のような構成をとる。具体的には、少なくとも、グレイコードラッチ回路５４１とコード変換器５４２との間でのデータ転送を所定のビット数ずつ並列処理とし、コード変換器５４２の出力を所定のビット数に対応した本数のデータ線を通して演算部の一例である全加算器５４３に転送する。

　データ転送の並列処理化については、グレイコードラッチ回路５４１とコード変換器５４２との間でのデータ転送に限られるものではない。グレイコードラッチ回路５４１とコード変換器５４２との間でのデータ転送の他、コード変換器５４２と一時ラッチ回路５４４との間でのデータ転送についても並列処理化するようにしてもよい。さらには、グレイコードラッチ回路５４１とコード変換器５４２との間でのデータ転送、コード変換器５４２と一時ラッチ回路５４４との間でのデータ転送、および、一時ラッチ回路５４４と全加算器５４３との間でのデータ転送について並列処理化するようにしてもよい。

　従来シリアルで行っていた演算処理を並列で実施することにより、シリアル転送数を削減し、カラム処理部１３の配線数を増加させたり、面積を増大させたりすることなく、カラム処理部１３の動作の高速化を図ることができる。また、制御の単純化により、クロック転送制御の回路分の消費電力の削減も可能になり、カラム処理部１３の動作の高速化と低消費電力化の両方を実現することができる。

　以下に、本技術の実施の形態におけるアナログ－デジタル変換部５０の具体的な実施例について説明する。以下の説明においては、アナログ－デジタル変換部５０を構成するカラムカウンタ５４_1～５４_nの１画素列分についてカラムカウンタ５４として図示し、当該１画素列分のカラムカウンタ５４について説明することとする。なお、以下では、グレイコードラッチ回路をＧＣＬと記載し、コード変換器をＣ２Ｂと記載し、一時ラッチ回路をＷＫＬと記載し、全加算器をＦＡと記載し、ＩＦラッチ回路をＲＤＬと記載する場合がある。

［２－１．実施例１］
　実施例１は、グレイコードラッチ回路５４１とコード変換器５４２との間でのデータ転送を並列処理化する例である。実施例１では、グレイコードラッチ回路５４１とコード変換器５４２との間でのデータ転送を２ビットずつ並列処理することとする。この点については、後述する実施例においても同様である。ただし、データ転送のビット数は２ビットに限られるものではない。

　図１０は、実施例１に係るカラムカウンタ５４の一構成例を示すブロック図である。図１１は、実施例１に係るカラムカウンタ５４におけるグレイコードラッチ回路５４１に対するコード変換器５４２の配置関係を示す回路図である。

　実施例１に係るカラムカウンタ５４では、グレイコードラッチ回路５４１とコード変換器５４２との間でのデータ転送を並列処理するに当たって、コード変換器５４２は、ビットごとに、グレイコードラッチ回路５４１に対して並列配置された構成となっている。このように、グレイコードラッチ回路５４１に対してコード変換器５４２を並列配置することで、データ転送の並列処理を実現できる。

　コード変換器５４２_1～５４２_nには最上位ビット（ＭＳＢ）側から信号が送られてくることから、並列配置するに当たっては、コード変換器５４２_1～５４２_nのそれぞれについて、グレイコードラッチ回路５４１_1～５４１_nのそれぞれの最下位ビット（ＬＳＢ）側に並列配置することが好ましい。このように、コード変換器５４２_1～５４２_nのそれぞれを、グレイコードラッチ回路５４１_1～５４１_nのそれぞれの最下位ビット側に並列配置することで、アナログ－デジタル変換部５０内の信号線数を増やさなくて済む。具体的には、グレイコードラッチ回路５４１_1～５４１_nのビット内には、データ転送の並列処理の信号線Ｌ０が１本増えるだけで済むことになる。

　グレイコードラッチ回路５４１_1～５４１_nとコード変換器５４２_1～５４２_nとの並列配置では、グレイコードラッチ回路５４１_1とコード変換器５４２_1、グレイコードラッチ回路５４１_2とコード変換器５４２_2、・・・のビット単位Ｕの繰り返しとなっている。そして、このビット単位Ｕでセル化することで、回路を構成する素子数の低減や回路面積の削減を図ることができる。ここで、セル化とは、最小単位となる回路パターンにすることを言う。この点については、後述する実施例においても同様である。

　コード変換器５４２_1～５４２_nの各出力は、２ビットを単位としてスイッチＳＷ_11～ＳＷ_1nによって２本のデータ線Ｌ１１，Ｌ１２に読み出され、この２本のデータ線Ｌ１１，Ｌ１２によって全加算器５４３に転送されることになる。

　図１２に、コード変換器５４２_1～５４２_nの回路例を示す。コード変換器５４２_1～５４２_nは、ＸＯＲ回路（排他的論理和回路）で構成される。コード変換器５４２_1～５４２_nのそれぞれを、グレイコードラッチ回路５４１_1～５４１_nのそれぞれの横に配置して一体化するため、ＸＯＲ回路については差動入力を前提とする。これにより、図１１におけるコード変換器５４２_1～５４２_nについて、図１２におけるａに示すように、各ビット、トランジスタ数を、トランジスタＴｒ1～Ｔｒ4、および、インバータ５０１を構成する２つのトランジスタの計６トランジスタまで減らすことができる。

　また、信号検知とコード変換器５４２_1～５４２_nの動作電流のピークを減らすことを目的として、イネーブル（ＥＮ）制御を追加しても、各ビット、トランジスタ数を、図１２におけるｂに示すように、トランジスタＴｒ1～Ｔｒ4、および、ＮＡＮＤ回路５０２を構成する４つのトランジスタの計８トランジスタ構成まで抑えることができる。

　コード変換器５４２_1～５４２_nのそれぞれを、グレイコードラッチ回路５４１_1～５４１_nのそれぞれの最下位ビット側に並列配置した構成において、コード変換器５４２_1～５４２_nを構成するＸＯＲ回路は、グレイコードラッチ回路５４１_1～５４１_nから差動入力を直接受けることで、ＸＯＲ回路の負荷が軽くなる。その結果、ＸＯＲ回路を構成する素子数を削減できるとともに、トランジスタを小型化できるため、ＸＯＲ回路の回路規模の縮小化を図ることができる。

　続いて、図１３を用いて、実施例１に係るカラムカウンタ５４の動作処理例について説明する。図１３は、実施例１に係るカラムカウンタ５４の動作処理例について説明するためのタイミングチャートである。以下に説明するカラムカウンタ５４の動作処理は、タイミング制御部１６による制御の下に実行されることとする。この点については、後述する実施例においても同様である。

　時刻ｔ₃₁～時刻ｔ₃₂の期間において、グレイコード（ＧＣ）ラッチ回路５４１がリセットされ、初期化が行われる。すなわち、当該期間の処理では、Ｐ相信号に対応するグレイコードを受け入れるための準備が行われる。

　次に、時刻ｔ₃₂～時刻ｔ₃₃の期間において、グレイコード発生器５２からグレイコード（ＧＣ）が出力され、グレイコードラッチ回路５４１にラッチされる。ここでの処理は、例えば、参照信号ＲＡＭＰのランプ波が所定のレートで変化する期間において行われる。より詳細には、参照信号ＲＡＭＰが所定のレートで変化し、比較器５３_1～５３_n（図３参照）により、参照信号ＲＡＭＰが画素信号Ｖsigよりも大きくなったことが検出されたタイミングにおいて、グレイコード発生器５２から供給されているグレイコードがＰ相信号に対応するグレイコードとしてラッチされる。

　次に、時刻ｔ₃₃～時刻ｔ₃₄の期間において、全加算器５４３のリセット（加算リセット）が行われ、次いで、時刻ｔ34～時刻ｔ35の期間において、グレイコードラッチ回路５４１に組み込まれたコード変換器５４２は、グレイコードラッチ回路５４１にラッチされているＰ相信号に対応するグレイコードを読み出してバイナリコードに変換し、全加算器５４３に出力する。このとき、全加算器５４３は、Ｐ相信号のバイナリコードと、一時ラッチ回路５４４にラッチされている所定のバイナリコード、具体的には、全ビットが０のバイナリコードとを演算（加算／減算）処理し、一時ラッチ回路５４４にラッチさせる。

　次に、時刻ｔ₃₅～時刻ｔ₃₆の期間において、グレイコードラッチ回路５４１がリセットされ、初期化が行われる。すなわち、当該期間の処理では、Ｄ相信号に対応するグレイコードを受け入れるための準備が行われる。

　次に、時刻ｔ₃₆～時刻ｔ₃₇の期間において、グレイコード発生器５２からグレイコードが出力され、グレイコードラッチ回路５４１にラッチされる。ここでの処理は、例えば、所定のレートで参照信号ＲＡＭＰのランプ波が変化する期間において行われる。より詳細には、参照信号ＲＡＭＰのランプ波が変化し、比較器５３_1～５３_n（図３参照）により参照信号ＲＡＭＰが画素信号Ｖsigよりも大きくなったことが検出されたタイミングにおいて、グレイコード発生器５２から供給されているグレイコードが、Ｄ相信号に対応するグレイコードとしてラッチされる。

　次に、時刻ｔ₃₇～時刻ｔ₃₈の期間において、全加算器５４３のリセット（加算リセット）が行われ、次いで、時刻ｔ₃₈～時刻ｔ₃₉の期間において、グレイコードラッチ回路５４１に組み込まれたコード変換器５４２は、グレイコードラッチ回路５４１にラッチされているＤ相信号に対応するグレイコードを読み出してバイナリコードに変換し、全加算器５４３に出力する。このとき、全加算器５４３は、Ｄ相信号に対応するバイナリコードと、一時ラッチ回路５４４にラッチされている、Ｐ相信号に対応するバイナリコードとを演算（加算／減算）処理し、ＣＤＳ処理が施された画素信号のバイナリコードとしてＩＦラッチ回路５４５にラッチさせる。

　時刻ｔ₃₉以降では、ＩＦラッチ回路５４５にラッチされている、ＣＤＳ処理が施された画素信号のバイナリコードがＩＦラッチ回路５４５から読み出され、後段のロジック回路へ出力される。

［２－２．実施例２］
　実施例２は、グレイコードラッチ回路５４１とコード変換器５４２との間でのデータ転送を並列処理化した実施例１の変形例である。

　図１４は、実施例２に係るカラムカウンタ５４の一構成例を示すブロック図である。実施例２に係るカラムカウンタ５４は、実施例１に係るカラムカウンタ５４におけるＩＦラッチ回路５４５を省略した構成となっている。グレイコードラッチ回路５４１とコード変換器５４２との間でのデータ転送を並列処理化した結果として、ＩＦラッチ回路５４５を省略することが可能となっている。そして、ＩＦラッチ回路５４５を省略したことにより、ＩＦラッチ回路５４５を省略した分だけカラムカウンタ５４の構成の簡略化を図ることができる。ＩＦラッチ回路５４５を省略する点については、後述する実施例においても同様である。

　続いて、図１５を用いて、実施例２に係るカラムカウンタ５４の動作処理例について説明する。図１５は、実施例２に係るカラムカウンタ５４の動作処理例について説明するためのタイミングチャートである。

　時刻ｔ₄₁～時刻ｔ₄₂の期間において、グレイコード（ＧＣ）ラッチ回路５４１がリセットされ、初期化が行われる。すなわち、当該期間の処理では、Ｐ相信号に対応するグレイコードを受け入れるための準備が行われる。

　次に、時刻ｔ₄₂～時刻ｔ₄₃の期間において、グレイコード発生器５２からグレイコード（ＧＣ）が出力され、グレイコードラッチ回路５４１にラッチされる。ここでの処理は、例えば、参照信号ＲＡＭＰのランプ波が所定のレートで変化する期間において行われる。より詳細には、参照信号ＲＡＭＰが所定のレートで変化し、比較器５３_1～５３_n（図３参照）により、参照信号ＲＡＭＰが画素信号Ｖsigよりも大きくなったことが検出されたタイミングにおいて、グレイコード発生器５２から供給されているグレイコードがＰ相信号に対応するグレイコードとしてラッチされる。

　次に、時刻ｔ₄₃～時刻ｔ₄₄の期間において、全加算器５４３のリセット（加算リセット）が行われ、次いで、時刻ｔ₄₄～時刻ｔ₄₅の期間において、グレイコードラッチ回路５４１に組み込まれたコード変換器５４２は、グレイコードラッチ回路５４１にラッチされているＰ相信号に対応するグレイコードを読み出してバイナリコードに変換し、全加算器５４３に出力する。このとき、全加算器５４３は、Ｐ相信号のバイナリコードと、一時ラッチ回路５４４にラッチされている、全ビットが０のバイナリコードとを演算（加算／減算）処理し、一時ラッチ回路５４４にラッチさせる。

　次に、時刻ｔ₄₅～時刻ｔ₄₆の期間において、グレイコードラッチ回路５４１がリセットされ、初期化が行われる。すなわち、当該期間の処理では、Ｄ相信号に対応するグレイコードを受け入れるための準備が行われる。

　次に、時刻ｔ₄₆～時刻ｔ₄₇の期間において、グレイコード発生器５２からグレイコードが出力され、グレイコードラッチ回路５４１にラッチされる。ここでの処理は、例えば、所定のレートで参照信号ＲＡＭＰのランプ波が変化する期間において行われる。より詳細には、参照信号ＲＡＭＰのランプ波が変化し、比較器５３_1～５３_n（図３参照）により参照信号ＲＡＭＰが画素信号Ｖsigよりも大きくなったことが検出されたタイミングにおいて、グレイコード発生器５２から供給されているグレイコードが、Ｄ相信号に対応するグレイコードとしてラッチされる。

　続いて、時刻ｔ₄₇～時刻ｔ₄₈の期間において、全加算器５４３のリセット（加算リセット）が行われる。そして、時刻ｔ₄₈以降では、グレイコードラッチ回路５４１に組み込まれたコード変換器５４２は、グレイコードラッチ回路５４１にラッチされているＤ相信号に対応するグレイコードを読み出してバイナリコードに変換し、全加算器５４３に出力する。このとき、全加算器５４３は、Ｄ相信号に対応するバイナリコードと、一時ラッチ回路５４４にラッチされている、Ｐ相信号に対応するバイナリコードとを演算（加算／減算）処理し、ＣＤＳ処理が施された画素信号のバイナリコードとして後段のロジック回路へ出力される。

［２－３．実施例３］
　実施例３は、グレイコードラッチ回路５４１とコード変換器５４２との間でのデータ転送、および、コード変換器５４２と一時ラッチ回路５４４との間でのデータ転送を並列処理化する例である。

　図１６は、実施例３に係るカラムカウンタ５４の一構成例を示すブロック図である。実施例３に係るカラムカウンタ５４では、グレイコードラッチ回路５４１とコード変換器５４２との間でデータ転送に加えて、コード変換器５４２と一時ラッチ回路５４４との間でのデータ転送を並列処理する構成となっている。これにより、さらに、シリアル転送数を削減し、シリアル転送系の構成の簡略化を図ることができるとともに、カラム処理部１３の動作の高速化を図ることができる。具体的には、コード変換器５４２が、ビットごとに、グレイコードラッチ回路５４１に対して並列配置された実施例１の構成に加えて、ビットごとに、コード変換器５４２の横に一時ラッチ回路５４４を並列配置した構成となっている。これにより、さらに、シリアル転送系の構成の簡略化を図ることができる。

　より詳細には、コード変換器５４２_1～５４２_nのそれぞれが、グレイコードラッチ回路５４１_1～５４１_nのそれぞれの最下位ビット（ＬＳＢ）側に並列配置され、さらに、コード変換器５４２_1～５４２_nのそれぞれの横に、一時ラッチ回路５４４_1～５４４_nのそれぞれが並列配置されている。一時ラッチ回路５４４_1～５４４_nの各出力は、２ビットを単位としてスイッチＳＷ_21～ＳＷ_2nによって２本のデータ線Ｌ２１，Ｌ２２に読み出され、この２本のデータ線Ｌ２１，Ｌ２２によって全加算器５４３に転送されることになる。

　すなわち、実施例３に係るカラムカウンタ５４では、データ転送の並列処理のための信号線Ｌ０、および、２本のデータ線Ｌ１１，Ｌ１２の他に、２本のデータ線Ｌ２１，Ｌ２２が増えることになる。２本のデータ線（第１のデータ線）Ｌ１１，Ｌ１２は、コード変換器５４２_1～５４２_nの各出力を２ビット単位で全加算器５４３に転送するためのものである。２本のデータ線（第２のデータ線）Ｌ２１，Ｌ２２は、２本のデータ線Ｌ１１，Ｌ１２の他に、一時ラッチ回路５４４_1～５４４_nの各出力を２ビット単位で全加算器５４３に転送するためのものである。

　実施例３に係るカラムカウンタ５４の場合、グレイコードラッチ回路５４１_1とコード変換器５４２_1と一時ラッチ回路５４４_1、グレイコードラッチ回路５４１_2とコード変換器５４２_2と一時ラッチ回路５４４_2、・・・のビット単位Ｕの繰り返しとなっている。そして、このビット単位Ｕでセル化することで、回路を構成する素子数の低減や回路面積の削減を図ることができる。

　続いて、図１７を用いて、実施例３に係るカラムカウンタ５４の動作処理例について説明する。図１７は、実施例３に係るカラムカウンタ５４の動作処理例について説明するためのタイミングチャートである。

　時刻ｔ₅₁～時刻ｔ₅₂の期間において、グレイコード（ＧＣ）ラッチ回路５４１がリセットされ、初期化が行われる。すなわち、当該期間の処理では、Ｐ相信号に対応するグレイコードを受け入れるための準備が行われる。

　次に、時刻ｔ₅₂～時刻ｔ₅₃の期間において、グレイコード発生器５２からグレイコード（ＧＣ）が出力され、グレイコードラッチ回路５４１にラッチされる。ここでの処理は、例えば、参照信号ＲＡＭＰのランプ波が所定のレートで変化する期間において行われる。より詳細には、参照信号ＲＡＭＰが所定のレートで変化し、比較器５３_1～５３_n（図３参照）により、参照信号ＲＡＭＰが画素信号Ｖsigよりも大きくなったことが検出されたタイミングにおいて、グレイコード発生器５２から供給されているグレイコードがＰ相信号に対応するグレイコードとしてラッチされる。

　次に、時刻ｔ₅₃～時刻ｔ₅₄の期間では、全加算器５４３の加算リセットが行われる。この期間では、さらに、グレイコードラッチ回路５４１にラッチされているＰ相信号に対応するグレイコードを読み出してバイナリコードに変換し、全加算器５４３に出力する処理が行われる。このとき、全加算器５４３は、Ｐ相信号のバイナリコードと、一時ラッチ回路５４４にラッチされている、全ビットが０のバイナリコードとを演算（加算／減算）処理し、一時ラッチ回路５４４にラッチさせる。

　次に、時刻ｔ₅₄～時刻ｔ₅₅の期間において、グレイコードラッチ回路５４１がリセットされ、初期化が行われる。すなわち、当該期間の処理では、Ｄ相信号に対応するグレイコードを受け入れるための準備が行われる。

　次に、時刻ｔ₅₅～時刻ｔ₅₆の期間において、グレイコード発生器５２からグレイコードが出力され、グレイコードラッチ回路５４１にラッチされる。ここでの処理は、例えば、所定のレートで参照信号ＲＡＭＰのランプ波が変化する期間において行われる。より詳細には、参照信号ＲＡＭＰのランプ波が変化し、比較器５３_1～５３_n（図３参照）により参照信号ＲＡＭＰが画素信号Ｖsigよりも大きくなったことが検出されたタイミングにおいて、グレイコード発生器５２から供給されているグレイコードが、Ｄ相信号に対応するグレイコードとしてラッチされる。

　次に、時刻ｔ₅₆～時刻ｔ₅₇の期間では、全加算器５４３の加算リセットが行われる。この期間では、さらに、グレイコードラッチ回路５４１にラッチされているＤ相信号に対応するグレイコードを読み出してバイナリコードに変換する処理が行われる。

　時刻ｔ₅₇以降では、グレイコードラッチ回路５４１に組み込まれたコード変換器５４２からのＤ相信号に対応するバイナリコードの読出し、および、グレイコードラッチ回路５４１に組み込まれた一時ラッチ回路（ＷＫＬ）５４４にラッチされている、Ｐ相信号に対応するバイナリコードの読出しが行われる。そして、Ｄ相信号に対応するバイナリコードとＰ相信号に対応するバイナリコードとの演算（加算／減算）が行われ、ＣＤＳ処理が施された画素信号のバイナリコードとして後段のロジック回路へ出力される。

（一時ラッチ回路）
　図１８は、一時ラッチ回路５４４（５４４_1～５４４_n）の一構成例を示す回路図である。

　一時ラッチ回路５４４は、互いに直列に接続された２つのインバータ回路５４４１，５４４２と、互いに並列に接続された２つのインバータ回路５４４３，５４４４と、互いに並列に接続されたＰチャネルＭＯＳトランジスタＴｒ１１およびＮチャネルＭＯＳトランジスタＴｒ１２とを有する回路構成となっている。ＮＯＴ回路であるインバータ回路５４４と、ＰチャネルＭＯＳトランジスタＴｒ１１およびＮチャネルＭＯＳトランジスタＴｒ１２とはＣＭＯＳトランスファゲート回路を構成している。ここで、ＷＫＬ_ＬＴ<0>は、タイミング制御部１６から与えられる制御信号である。この並列構成の場合は、全ビット同時に制御することも可能である。その場合、１３本あったＷＫＬ_ＬＴ<0>からＷＫＬ_ＬＴ<12>までの制御信号線をＷＫＬ_ＬＴ１本にまとめることが可能になる。また、信号数の削減と制御電力の削減も可能になる。

（全加算器）
　図１９は、全加算器５４３の一構成例を示す回路図である。

　全加算器５４３は、バスのビット数分の演算回路５４３１と、演算回路５４３１のキャリー出力Ｃoutを入力とし、転送クロックＣＬＫをクロック入力とするフリップフロップ（ＦＦ）５４３２とを有する、２ビット全加算器構成となっている。

　上記の回路構成の全加算器５４３の場合には、一時ラッチ回路５４４をグレイコードラッチ回路５４１に組み込まない構成の場合に比べて、一時ラッチ回路５４４_1～５４４_nから出力されるコードデータを転送するデータ線が２本（Ｌ２１，Ｌ２２）増えることになる。

［２－４．実施例４］
　実施例４は、グレイコードラッチ回路５４１とコード変換器５４２との間でのデータ転送、コード変換器５４２と一時ラッチ回路５４４との間でのデータ転送、および、一時ラッチ回路５４４と演算部の一例である全加算器５４３との間でのデータ転送を並列処理化する例である。

　図２０は、実施例４に係るカラムカウンタ５４の一構成例を示すブロック図である。実施例４に係るカラムカウンタ５４では、実施例３に係るカラムカウンタ５４において、さらに、一時ラッチ回路５４４と全加算器５４３との間でのデータ転送を並列処理する構成となっている。具体的には、コード変換器５４２および一時ラッチ回路５４４が、ビットごとに、グレイコードラッチ回路５４１に対して並列配置された実施例３の構成に加えて、ビットごとに、一時ラッチ回路５４４の横に全加算器５４３を並列配置した構成となっている。これにより、さらに、シリアル転送数を削減し、シリアル転送系の構成の簡略化、および、カラム処理部５４の動作の高速化を図ることができる。

　より詳細には、グレイコードラッチ回路５４１_1～５４１_nのそれぞれの横に、コード変換器５４２_1～５４２_nのそれぞれが並列配置され、コード変換器５４２_1～５４２_nのそれぞれの横に、一時ラッチ回路（ＷＫＬ）５４４_1～５４４_nのそれぞれが並列配置され、さらに、全加算器（ＦＡ）５４３_1～５４３_nのそれぞれが並列配置されている。一時ラッチ回路５４４_1～５４４_nの各出力は、２ビットを単位としてスイッチＳＷ_31～ＳＷ_3nによって２本のデータ線Ｌ３１，Ｌ３２に読み出され、この２本のデータ線Ｌ３１，Ｌ３２によって全加算器５４３に転送されることになる。

　実施例４に係るカラムカウンタ５４では、データ転送の並列処理のための信号線Ｌ００の他に、全加算器（ＦＡ）５４３_1～５４３_nのキャリー信号の信号線Ｌ０１が増えることになる。

　実施例４に係るカラムカウンタ５４の場合、グレイコードラッチ回路５４１_1とコード変換器５４２_1と一時ラッチ回路５４４_1と全加算器５４３_1、グレイコードラッチ回路５４１_2とコード変換器５４２_2と一時ラッチ回路５４４_2と全加算器５４３_2、・・・のビット単位Ｕの繰り返しとなっている。そして、このビット単位Ｕでセル化することで、回路を構成する素子数の低減や回路面積の削減を図ることができる。

　続いて、図２１を用いて、実施例４に係るカラムカウンタ５４の動作処理例について説明する。図２１は、実施例４に係るカラムカウンタ５４の動作処理例について説明するためのタイミングチャートである。

　時刻ｔ₆₁～時刻ｔ₆₂の期間において、グレイコード（ＧＣ）ラッチ回路５４１がリセットされ、初期化が行われる。すなわち、当該期間の処理では、Ｐ相信号に対応するグレイコードを受け入れるための準備が行われる。

　次に、時刻ｔ₆₂～時刻ｔ₆₃の期間において、グレイコード発生器５２からグレイコード（ＧＣ）が出力され、グレイコードラッチ回路５４１にラッチされる。ここでの処理は、例えば、参照信号ＲＡＭＰのランプ波が所定のレートで変化する期間において行われる。より詳細には、参照信号ＲＡＭＰが所定のレートで変化し、比較器５３_1～５３_n（図３参照）により、参照信号ＲＡＭＰが画素信号Ｖsigよりも大きくなったことが検出されたタイミングにおいて、グレイコード発生器５２から供給されているグレイコードがＰ相信号に対応するグレイコードとしてラッチされる。

　次に、時刻ｔ₆₃～時刻ｔ₆₄の期間では、グレイコードラッチ回路５４１に組み込まれた全加算器５４３の加算リセットが行われる。この期間では、さらに、グレイコードラッチ回路５４１にラッチされているＰ相信号に対応するグレイコードを読み出してバイナリコードに変換し、全加算器５４３に出力する処理が行われる。このとき、全加算器５４３は、Ｐ相信号のバイナリコードと、一時ラッチ回路５４４にラッチされている、全ビットが０のバイナリコードとを演算（加算／減算）処理し、一時ラッチ回路５４４にラッチさせる。

　次に、時刻ｔ₆₄～時刻ｔ₆₅の期間において、グレイコードラッチ回路５４１がリセットされ、初期化が行われる。すなわち、当該期間の処理では、Ｄ相信号に対応するグレイコードを受け入れるための準備が行われる。

　次に、時刻ｔ₆₅～時刻ｔ₆₆の期間において、グレイコード発生器５２からグレイコードが出力され、グレイコードラッチ回路５４１にラッチされる。ここでの処理は、例えば、所定のレートで参照信号ＲＡＭＰのランプ波が変化する期間において行われる。より詳細には、参照信号ＲＡＭＰのランプ波が変化し、比較器５３_1～５３_n（図３参照）により参照信号ＲＡＭＰが画素信号Ｖsigよりも大きくなったことが検出されたタイミングにおいて、グレイコード発生器５２から供給されているグレイコードが、Ｄ相信号に対応するグレイコードとしてラッチされる。

　次に、時刻ｔ₆₆～時刻ｔ₆₇の期間では、グレイコードラッチ回路５４１に組み込まれた全加算器５４３の加算リセットが行われる。この期間では、さらに、グレイコードラッチ回路５４１に組み込まれたコード変換器５４２からのＤ相信号に対応するバイナリコードの読出し、および、グレイコードラッチ回路５４１に組み込まれた一時ラッチ回路（ＷＫＬ）５４４にラッチされている、Ｐ相信号に対応するバイナリコードの読出しが行われる。そして、Ｄ相信号に対応するバイナリコードとＰ相信号に対応するバイナリコードとの演算（加算／減算）が行われる。

　時刻ｔ₆₇以降では、グレイコードラッチ回路５４１に組み込まれた全加算器５４３から演算結果が読み出され、ＣＤＳ処理が施された画素信号のバイナリコードとして後段のロジック回路へ出力される。

（全加算器）
　図２２は、全加算器５４３の一構成例を示す回路図である。

　全加算器５４３は、４トランジスタ構成の２つのＸＯＲ回路（排他的論理和回路）５４３３，５４３４、ＸＯＲ回路５４３３の入力に設けられたインバータ回路５４３５、２つのＸＯＲ回路５４３３，５４３４間に設けられたインバータ回路５４３６、および、出力ゲート回路５４３７を有する構成となっている。出力ゲート回路５４３７は、２つのＡＮＤ回路と１つのＮＯＲ回路との組み合わせによって構成されている。

　実施例４に係るカラムカウンタ５４では、グレイコードラッチ回路５４１、コード変換器５４２、一時ラッチ回路５４４、および、全加算器５４３のまとまりがグレイコードのビットごとに並列配置されており、図２２のＣＰreは、下位ビットのまとまりでの全加算器５４３からのキャリーである。全Ｐ相信号に対応するキャリーＣＰreは、反転信号として加算器５４３に入力される。

　本構成例に係る全加算器５４３は、キャリー信号Ｃについて、出力ゲート回路５４３７から反転信号で出力する構成となっている。このようにすることで、全加算器５４３を構成する素子数を増やさず、外部セルへの信号出力を安定させることができる。キャリー信号Ｃを反転信号で出力する場合、次段ではインバータ回路でキャリー信号Ｃの反転信号を受けることになる。

［２－５．従来例と各実施例との比較］
　ここで、２ビットずつ処理した場合の制御クロック数などについて、従来例と各実施例とを比較する。図９に示す従来例のタイミングチャートと、図１３、図１５、図１７、および、図２１に示す各実施例のタイミングチャートとの比較から明らかなように、データ転送を従来のシリアル転送に対して並列処理化した方が有利であることがわかる。

　図２３は、制御クロック数などについて、従来例と各実施例とを比較した一例を示す図である。ここでは、並列処理化による回路規模（サイズ）への影響をトランジスタ数で、制御クロック数をシリアル転送数で見積もった場合を例示している。回路規模については、図４に示す従来例での回路ブロックを通常の論理ゲートで構築した場合の回路構成を基準に比較している。

　図２３では、従来構成に対し、従来構成でＲＤＬ（ＩＦラッチ回路）を廃止した場合、Ｇ２Ｂ（コード変換器）を並列配置し、ＲＤＬを廃止した実施例２、Ｇ２Ｂ／ＷＫＬ（一時ラッチ回路）を並列配置し、ＲＤＬを廃止した実施例３、および、Ｇ２Ｂ／ＷＫＬ／ＦＡ（全加算器）を並列配置し、ＲＤＬを廃止した実施例４の比較例を示している。この比較例から明らかなように、クロック転送によるレーテンシーについて、従来構成の場合３３であるのに対し、実施例３，４の場合７であり、約５分の１程度まで減らすことができる。

　図２４は、各パラメータについて、従来例と各実施例とを比較した一例を示す図である。ここでは、パラメータとして、クロック数比（統計従来比）、面積（トランジスタ数）比、グレイコードラッチ回路（ＧＣＬ）内通過信号数比、および、比較器５３_1～５３_n（図３参照）から出力される比較結果Ｖcoの信号線の延長（ＧＣＬアレイ従来比）を例示する。

　ここでは、各パラメータについて、従来構成の場合を１として、従来構成でＲＤＬ（ＩＦラッチ回路）を廃止した場合、Ｇ２Ｂ（コード変換器）を並列配置し、ＲＤＬを廃止した実施例２、Ｇ２Ｂ／ＷＫＬを並列配置し、ＲＤＬを廃止した実施例３、および、Ｇ２Ｂ／ＷＫＬ／ＦＡを並列配置し、ＲＤＬを廃止した実施例４の比較例を示している。図２４に示すように、実施例３，４の場合、クロック数比および面積比について、従来構成に比べて約７分の１程度まで減らすことができる。

［２－６．本技術の実施の形態の作用、効果］
　以上説明したように、本技術の実施の形態における撮像素子およびその信号処理方法によれば、データ転送について、従来のシリアル転送に対して並列処理化したことにより、次のような作用、効果を得ることができる。すなわち、従来シリアルで行っていた演算処理を並列で実施することで、処理時間を短縮できるとともに、制御電力を低減できる。すなわち、性能向上を図ることができる。

　また、各機能部の制御回路の削減により、回路点数を削減できるとともに、セル化（ユニット化）によって回路設計が容易になる。すなわち、効率向上を図ることができる。さらに、制御の簡略化による設計検証項目を削減でき、それに伴って設計検証の時間短縮によるコスト低減、および、回路削減による回路面積の低減によってチップコストを低減できる。すなわち、コスト削減を図ることができる。さらには、回路削減による不具合の発生確率の低減、消費電力低減による撮像素子の寿命延長、および、制御の簡略化によるタイミングエラーの低減を図ることができる。すなわち、品質向上を図ることができる。

＜３．変形例＞
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。

＜４．電子機器への適用例＞
　以上説明した本技術の実施の形態に係る撮像素子あるいはその信号処理方法については、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に撮像装置を用いる複写機などの撮像機能を備えた種々の電子機器に適用することができる。

（撮像装置の例）
　図２５は、本技術を適用した電子機器の一例である撮像装置の一構成例を示すブロック図である。

　本適用例に係る撮像装置１００は、被写体を撮像するための装置であり、レンズ群等を含む撮像光学系１０１、撮像部１０２、ＤＳＰ(Digital Signal Processor)回路１０３、表示部１０４、操作部１０５、記憶部１０６、および、電源部１０７を備える。これらは、バス１０８によって相互に接続される。撮像装置１００としては、例えば、デジタルスチルカメラなどのデジタルカメラの他、撮像機能を持つスマートフォンやパーソナルコンピュータ、車載カメラ等が想定される。

　撮像部１０２は、光電変換によって画素データを生成するものである。この撮像部１０２として、先述した実施の形態に係る撮像素子が用いられる。撮像部１０２には、入射光側に配された撮像光学系１０１によって、被写体からの光が集光されてその受光面に導かれる。撮像部１０２は、光電変換によって生成した画素データを後段のＤＳＰ回路１０３に供給する。

　ＤＳＰ回路１０３は、撮像部１０２からの画素データに対して所定の信号処理を実行するものである。表示部１０４は、画素データを表示するものである。表示部１０４としては、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネルが想定される。操作部１０５は、ユーザの操作に従って操作信号を生成するものである。記憶部１０６は、画素データなどの様々なデータを記憶するものである。電源部１０７は、撮像部１０２、ＤＳＰ回路１０３、および、表示部１０４などに電源を供給するものである。

＜５．本技術の実施の形態の適用例＞
　上述の本技術の実施の形態は、以下に例示するように様々な技術に適用することができる。

　図２６は、本技術の実施の形態が適用される分野の例を示す図である。

　本技術の実施の形態における撮像装置は、例えば、デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置として用いられ得る。

　また、この撮像装置は、自動停止等の安全運転や運転者の状態の認識等のために自動車の周囲または車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置として用いられ得る。

　また、この撮像装置は、ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、テレビ、冷蔵庫、エアーコンディショナ等の家電に供される装置として用いられ得る。

　また、この撮像装置は、内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置として用いられ得る。

　また、この撮像装置は、防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置として用いられ得る。

　また、この撮像装置は、肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置として用いられ得る。

　また、この撮像装置は、スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置として用いられ得る。

　また、この撮像装置は、畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置として用いられ得る。

＜６．本技術がとることができる構成＞
　なお、本技術は、以下のような構成もとることもできる。
（１）光電変換部を含む画素が複数配置された画素アレイ部と、
　前記画素から読み出されるアナログの画素信号をデジタルの画素信号に変換するアナログ－デジタル変換部と
を具備し、
　前記アナログ－デジタル変換部は、
　前記画素から読み出されるアナログの画素信号に対応するグレイコードをラッチするグレイコードラッチ回路と、
　前記グレイコードラッチ回路にラッチされているグレイコードをバイナリコードにコード変換するコード変換器と、
　所定のバイナリコードを一時的にラッチする一時ラッチ回路と、
　前記コード変換器でコード変換された同一ビットのバイナリコードと、前記一時ラッチ回路にラッチされている前記所定のバイナリコードとの差分を求める演算部と
を有し、
　前記グレイコードラッチ回路と前記コード変換器との間でのデータ転送を所定のビット数ずつ並列処理とし、前記コード変換器の出力を前記所定のビット数に対応した本数のデータ線を通して前記演算部に転送する撮像素子。
（２）前記コード変換器は、ビットごとに、前記グレイコードラッチ回路に対して並列配置されている前記（１）に記載の撮像素子。
（３）前記コード変換器は、最上位ビット側から信号が送られてくるとき、前記グレイコードラッチ回路の最下位ビット側に並列配置されている前記（２）に記載の撮像素子。
（４）前記グレイコードラッチ回路および前記コード変換器は、ビット単位でセル化されている前記（３）に記載の撮像素子。
（５）さらに、前記コード変換器と前記一時ラッチ回路との間でのデータ転送を所定のビット数ずつ並列処理とし、前記コード変換器の出力を前記所定のビット数に対応した本数の第１のデータ線を通して前記演算部に転送し、前記一時ラッチ回路の出力を前記所定のビット数に対応した本数の第２のデータ線を通して前記演算部に転送する前記（１）に記載の撮像素子。
（６）前記一時ラッチ回路は、ビットごとに、前記グレイコードラッチ回路の最下位ビット側に並列配置された前記コード変換器に対して並列配置されている前記（５）に記載の撮像素子。
（７）前記グレイコードラッチ回路、前記コード変換器、および、前記一時ラッチ回路は、ビット単位でセル化されている前記（５）に記載の撮像素子。
（８）さらに、前記一時ラッチ回路と前記演算部との間でのデータ転送を所定のビット数ずつ並列処理とし、前記演算部の出力を前記所定のビット数に対応した本数のデータ線を通して外部に出力する前記（５）に記載の撮像素子。
（９）前記演算部は、ビットごとに、前記グレイコードラッチ回路の最下位ビット側に並列配置された前記コード変換器に対して、前記一時ラッチ回路と並んで並列配置されている前記（８）に記載の撮像素子。
（１０）前記グレイコードラッチ回路、前記コード変換器、前記一時ラッチ回路、および、前記演算部は、ビット単位でセル化されている前記（９）に記載の撮像素子。
（１１）光電変換部を含む画素が複数配置された画素アレイ部と、
　前記画素から読み出されるアナログの画素信号をデジタルの画素信号に変換するアナログ－デジタル変換部と
を具備し、
　前記アナログ－デジタル変換部は、
　前記画素から読み出されるアナログの画素信号に対応するグレイコードをラッチするグレイコードラッチ回路と、
　前記グレイコードラッチ回路にラッチされているグレイコードをバイナリコードにコード変換するコード変換器と、
　所定のバイナリコードを一時的にラッチする一時ラッチ回路と、
　前記コード変換器でコード変換された同一ビットのバイナリコードと、前記一時ラッチ回路にラッチされている前記所定のバイナリコードとの差分を求める演算部と
を有する撮像素子の信号処理方法であって、
　前記グレイコードラッチ回路と前記コード変換器との間でのデータ転送を所定のビット数ずつ並列処理とし、前記コード変換器の出力を前記所定のビット数に対応した本数のデータ線を通して前記演算部に転送する
撮像素子の信号処理方法。
（１２）さらに、前記コード変換器と前記一時ラッチ回路との間でのデータ転送を所定のビット数ずつ並列処理とし、前記コード変換器の出力を前記所定のビット数に対応した本数の第１のデータ線を通して前記演算部に転送し、前記一時ラッチ回路の出力を前記所定のビット数に対応した本数の第２のデータ線を通して前記演算部に転送する前記（１１）に記載の撮像素子の信号処理方法。
（１３）さらに、前記一時ラッチ回路と前記演算部との間でのデータ転送を並列処理とする前記（１２）に記載の撮像素子の信号処理方法。
（１４）光電変換部を含む画素が複数配置された画素アレイ部と、
　前記画素から読み出されるアナログの画素信号をデジタルの画素信号に変換するアナログ－デジタル変換部と
を具備し、
　前記アナログ－デジタル変換部は、
　前記画素から読み出されるアナログの画素信号に対応するグレイコードをラッチするグレイコードラッチ回路と、
　前記グレイコードラッチ回路にラッチされているグレイコードをバイナリコードにコード変換するコード変換器と、
　所定のバイナリコードを一時的にラッチする一時ラッチ回路と、
　前記コード変換器でコード変換された同一ビットのバイナリコードと、前記一時ラッチ回路にラッチされている前記所定のバイナリコードとの差分を求める演算部と
を有し、
　前記グレイコードラッチ回路と前記コード変換器との間でのデータ転送を所定のビット数ずつ並列処理とし、前記コード変換器の出力を前記所定のビット数に対応した本数のデータ線を通して前記演算部に転送する
撮像素子を有する電子機器。
（１５）さらに、前記コード変換器と前記一時ラッチ回路との間でのデータ転送を所定のビット数ずつ並列処理とし、前記演算部の出力を前記所定のビット数に対応した本数のデータ線を通して外部に出力する前記（１４）に記載の電子機器。
（１６）さらに、前記一時ラッチ回路と前記演算部との間でのデータ転送を所定のビット数ずつ並列処理とし、前記演算部の出力を前記所定のビット数に対応した本数のデータ線を通して外部に出力する前記（１５）に記載の電子機器。

　１０　撮像素子
　１１　画素アレイ部
　１２　垂直走査部
　１３　カラム処理部
　１４　水平走査部
　１５　デジタル信号演算部
　１６　タイミング制御部
　２０　画素（画素回路）
　５０　アナログ－デジタル変換部
　５１_1～５１_n　シングルスロープ型アナログ－デジタル変換回路
　５２　グレイコード発生器
　５３_1～５３_n　比較器
　５４（５４_1～５４_n）　カラムカウンタ
　６０　参照信号生成部
　５４１（５４１_1～５４１_n）　グレイコードラッチ回路
　５４２（５４２_1～５４２_n）　コード変換器
　５４３（５４３_1～５４３_n）　全加算器
　５４４（５４４_1～５４４_n）　一時ラッチ回路
　５４５　ＩＦ（インタフェース）ラッチ回路

Claims

　光電変換部を含む画素が複数配置された画素アレイ部と、
　前記画素から読み出されるアナログの画素信号をデジタルの画素信号に変換するアナログ－デジタル変換部と
を具備し、
　前記アナログ－デジタル変換部は、
　前記画素から読み出されるアナログの画素信号に対応するグレイコードをラッチするグレイコードラッチ回路と、
　前記グレイコードラッチ回路にラッチされているグレイコードをバイナリコードにコード変換するコード変換器と、
　所定のバイナリコードを一時的にラッチする一時ラッチ回路と、
　前記コード変換器でコード変換された同一ビットのバイナリコードと、前記一時ラッチ回路にラッチされている前記所定のバイナリコードとの差分を求める演算部と
を有し、
　前記グレイコードラッチ回路と前記コード変換器との間でのデータ転送を所定のビット数ずつ並列処理とし、前記コード変換器の出力を前記所定のビット数に対応した本数のデータ線を通して前記演算部に転送する
撮像素子。
　前記コード変換器は、ビットごとに、前記グレイコードラッチ回路に対して並列配置されている
請求項１記載の撮像素子。
　前記コード変換器は、最上位ビット側から信号が送られてくるとき、前記グレイコードラッチ回路の最下位ビット側に並列配置されている
請求項２記載の撮像素子。
　前記グレイコードラッチ回路および前記コード変換器は、ビット単位でセル化されている
請求項３記載の撮像素子。
　さらに、前記コード変換器と前記一時ラッチ回路との間でのデータ転送を所定のビット数ずつ並列処理とし、前記コード変換器の出力を前記所定のビット数に対応した本数の第１のデータ線を通して前記演算部に転送し、前記一時ラッチ回路の出力を前記所定のビット数に対応した本数の第２のデータ線を通して前記演算部に転送する
請求項１記載の撮像素子。
　前記一時ラッチ回路は、ビットごとに、前記グレイコードラッチ回路の最下位ビット側に並列配置された前記コード変換器に対して並列配置されている
請求項５記載の撮像素子。
　前記グレイコードラッチ回路、前記コード変換器、および、前記一時ラッチ回路は、ビット単位でセル化されている
請求項６記載の撮像素子。
　さらに、前記一時ラッチ回路と前記演算部との間でのデータ転送を所定のビット数ずつ並列処理とし、前記演算部の出力を前記所定のビット数に対応した本数のデータ線を通して外部に出力する
請求項５記載の撮像素子。
　前記演算部は、ビットごとに、前記グレイコードラッチ回路の最下位ビット側に並列配置された前記コード変換器に対して、前記一時ラッチ回路と並んで並列配置されている
請求項８記載の撮像素子。
　前記グレイコードラッチ回路、前記コード変換器、前記一時ラッチ回路、および、前記演算部は、ビット単位でセル化されている
請求項９記載の撮像素子。
　光電変換部を含む画素が複数配置された画素アレイ部と、
　前記画素から読み出されるアナログの画素信号をデジタルの画素信号に変換するアナログ－デジタル変換部と
を具備し、
　前記アナログ－デジタル変換部は、
　前記画素から読み出されるアナログの画素信号に対応するグレイコードをラッチするグレイコードラッチ回路と、
　前記グレイコードラッチ回路にラッチされているグレイコードをバイナリコードにコード変換するコード変換器と、
　所定のバイナリコードを一時的にラッチする一時ラッチ回路と、
　前記コード変換器でコード変換された同一ビットのバイナリコードと、前記一時ラッチ回路にラッチされている前記所定のバイナリコードとの差分を求める演算部と
を有する撮像素子の信号処理方法であって、
　前記グレイコードラッチ回路と前記コード変換器との間でのデータ転送を所定のビット数ずつ並列処理とし、前記コード変換器の出力を前記所定のビット数に対応した本数のデータ線を通して前記演算部に転送する
撮像素子の信号処理方法。
　さらに、前記コード変換器と前記一時ラッチ回路との間でのデータ転送を所定のビット数ずつ並列処理とし、前記コード変換器の出力を前記所定のビット数に対応した本数の第１のデータ線を通して前記演算部に転送し、前記一時ラッチ回路の出力を前記所定のビット数に対応した本数の第２のデータ線を通して前記演算部に転送する請求項１１記載の撮像素子の信号処理方法。
　さらに、前記一時ラッチ回路と前記演算部との間でのデータ転送を所定のビット数ずつ並列処理とし、前記演算部の出力を前記所定のビット数に対応した本数のデータ線を通して外部に出力する
請求項１２記載の撮像素子の信号処理方法。
　光電変換部を含む画素が複数配置された画素アレイ部と、
　前記画素から読み出されるアナログの画素信号をデジタルの画素信号に変換するアナログ－デジタル変換部と
を具備し、
　前記アナログ－デジタル変換部は、
　前記画素から読み出されるアナログの画素信号に対応するグレイコードをラッチするグレイコードラッチ回路と、
　前記グレイコードラッチ回路にラッチされているグレイコードをバイナリコードにコード変換するコード変換器と、
　所定のバイナリコードを一時的にラッチする一時ラッチ回路と、
　前記コード変換器でコード変換された同一ビットのバイナリコードと、前記一時ラッチ回路にラッチされている前記所定のバイナリコードとの差分を求める演算部と
を有し、
　前記グレイコードラッチ回路と前記コード変換器との間でのデータ転送を所定のビット数ずつ並列処理とし、前記コード変換器の出力を前記所定のビット数に対応した本数のデータ線を通して前記演算部に転送する
撮像素子を有する電子機器。
　さらに、前記コード変換器と前記一時ラッチ回路との間でのデータ転送を所定のビット数ずつ並列処理とし、前記演算部の出力を前記所定のビット数に対応した本数のデータ線を通して外部に出力する
請求項１４記載の電子機器。
　さらに、前記一時ラッチ回路と前記演算部との間でのデータ転送を所定のビット数ずつ並列処理とし、前記演算部の出力を前記所定のビット数に対応した本数のデータ線を通して外部に出力する
請求項１５記載の電子機器。