WO2013175959A1 - Ａ／ｄ変換器、固体撮像装置および電子機器 - Google Patents

Ａ／ｄ変換器、固体撮像装置および電子機器 Download PDF

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祐輔 大池
宏行 岩城
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Definitions

  • the present invention relates to an A / D converter, a solid-state imaging device, and an electronic apparatus that can be applied to a solid-state imaging device such as a CMOS image sensor.
  • CMOS image sensors have been widely used in applications such as digital still cameras, camcorders, and surveillance cameras, and the market is expanding.
  • a CMOS image sensor converts light incident on each pixel into electrons with a photodiode, which is a photoelectric conversion element, accumulates it for a certain period of time, and then digitizes a signal reflecting the amount of accumulated charge and outputs it to the outside. .
  • a pixel circuit of a CMOS image sensor converts a charge signal from a photodiode into a potential signal of an output (vertical) signal line by a source follower built in the pixel circuit and outputs it.
  • the pixel selection at the time of reading is sequentially executed in units of rows, and the pixel signals of each column in the selected row are subjected to analog / digital (A / D) conversion sequentially or in parallel and output as imaging data.
  • a / D converters are provided for each column and conversion is performed all at once for speeding up.
  • a / D conversion in a CMOS image sensor is a slope A / D conversion in which a ramp waveform is compared with an image signal as a reference signal (reference voltage) by a comparator, and time integration is performed by a counter until the output of the comparator is inverted.
  • the vessel is widely used.
  • the slope A / D converter has good linearity and noise characteristics.
  • a column A / D converter that arranges a plurality of A / D converters for each pixel column and performs A / D conversion at the same time can reduce the operating frequency per A / D converter, thereby increasing the speed. Further, since the reference voltage generator is shared by each A / D converter, the area and power consumption efficiency are good, and the compatibility with the CMOS image sensor is better than other A / D conversion methods.
  • Patent Document 1 discloses the following technique. This technology has a plurality of reference voltage generators that generate different ramp slopes for one comparator, and captures data with a high bit accuracy in a dark place and a low bit accuracy in a light place. By acquiring, an image having a wide dynamic range can be obtained. This technique uses the property of image sensing that only a dark place requires fine gradation.
  • Patent Documents 2 and 3 disclose the following techniques. This technology consumes a large amount of data by acquiring the low-order bits with a gray code counter and a latch arranged in multiple columns and acquiring the high-order bits with a binary ripple counter arranged in each column in a column A / D converter. Reduce power.
  • the upper bits realize digital CDS (Correlated Double Sampling) by up / down counting in a ripple counter as in the existing technology. Since the lower bit is a gray code, the black level and the image data are stored in the latches, respectively, transferred to a digital processor or the like, converted into a binary code, and then subjected to digital CDS.
  • Patent Documents 1, 2, and 3 have the following disadvantages.
  • the black level and the image data are read twice each with high bit accuracy and low bit accuracy, so that the imaging frame rate is sacrificed. Furthermore, since reading with low bit accuracy reads the black level later, the fixed pattern noise cannot be completely removed. Image data with low bit accuracy can eliminate fixed pattern noise by applying CDS using the black level acquired with high bit accuracy, and the frame rate can be increased because the black level readout period with low bit accuracy is not necessary. . However, when the black level and the bit accuracy of the image data are different, the analog voltage value per 1LSB is different, so that the image data breaks down when the existing digital CDS in the counter by the up / down count is applied.
  • the present invention can eliminate fixed pattern noise, prevent image corruption, generate an appropriate carry signal at the time of bit shift, and even if bit shift increases the frequency of the carry signal, bit inconsistency Is to provide an A / D converter, a solid-state imaging device, and an electronic apparatus.
  • the A / D converter according to the first aspect of the present invention is based on the timing at which the output signal and the reference signal reach a predetermined relationship as compared with the reference signal that shifts the level of the input analog signal with the set slope.
  • a comparison unit that compares the analog signal potential of the signal line with a reference signal whose slope is changeable.
  • the readout unit includes an analog-to-digital (A / D) conversion unit that converts the output signal into digital data.
  • a counter latch unit capable of AD conversion by processing according to the output of the comparator, and a bit shift function unit capable of bit-shifting digital data obtained by the counter latch unit.
  • CDS digital correlated double sampling
  • a solid-state imaging device includes a photoelectric conversion element, a pixel circuit that outputs an analog signal corresponding to the electric charge photoelectrically converted by the photoelectric conversion element, and an output level of the signal line. Reading including an analog-to-digital (A / D) converter that converts the output signal and the reference signal into digital data based on the time when the output signal and the reference signal reach a predetermined relationship compared to a reference signal that is displaced with a set slope.
  • a / D analog-to-digital
  • a comparator that compares the analog signal potential of the signal line with a reference signal whose slope can be changed, and a counter capable of AD conversion by processing according to the output of the comparator
  • a latch unit and a bit shift function unit capable of bit-shifting digital data obtained by the counter latch unit.
  • CDS digital correlated double sampling
  • An electronic apparatus includes a solid-state imaging device, and the solid-state imaging device outputs a photoelectric conversion element and an analog signal corresponding to a charge photoelectrically converted by the photoelectric conversion element to a signal line.
  • the output signal and the reference signal are converted into digital data based on the timing when the output signal and the reference signal reach a predetermined relationship by comparing the output signal and the reference signal with a set slope.
  • a readout unit including an analog-digital (A / D) converter, and the readout unit compares the analog signal potential of the signal line with a reference signal whose slope can be changed, and the comparator A counter latch unit capable of AD conversion by processing according to the output, and a bit shift function unit capable of bit shifting digital data obtained by the counter latch unit.
  • the bit shift is performed when digital correlated double sampling (CDS) is performed by using the first signal and the second signal having different bit precisions read from the pixel circuit and obtained by comparing with reference signals having different slopes.
  • the function unit causes the first signal or the second signal to be bit-shifted.
  • fixed pattern noise can be removed, image corruption can be prevented, an appropriate carry signal can be generated at the time of bit shift, and even if the frequency of the carry signal is increased due to bit shift, bit error is not caused. Consistency can be avoided.
  • FIG. 6 is a diagram showing that the operation of the semiconductor device of FIG. 5 can reduce interference from adjacent columns with a time-axis waveform.
  • CMOS image sensor solid-state imaging device
  • FIG. 10 is a block diagram showing more specifically the main part of the solid-state imaging device (CMOS image sensor) with column-parallel ADC in FIG. 9.
  • CMOS image sensor column-parallel ADC
  • FIG. 1 which shows the basic structural example of 2nd column ADC (column A / D converter) which concerns on this embodiment.
  • FIG. 2 which shows the basic structural example of 2nd column ADC (column A / D converter) which concerns on this embodiment.
  • FIG. 21 is a timing chart of the circuit of FIG. 20.
  • FIG. 21 shows the specific 2nd structural example of the Gray code latch part and U / D counter (ripple counter) part of the column processing part of 2nd ADC which concerns on this embodiment.
  • FIG. 21 is a timing chart of the circuit of FIG. 20.
  • FIG. 21 shows the specific 2nd structural example of the Gray code latch part and U / D counter (ripple counter) part of the column processing part of 2nd ADC which concerns on this embodiment.
  • FIG. 29 is an overall timing chart of the circuit of FIG. 28.
  • FIG. It is a figure which shows an example of a structure of the electronic device to which the solid-state imaging device which concerns on this embodiment is applied.
  • Configuration example 2.9 Second configuration example of the column processing unit 2.10 Third configuration example of the column processing unit 2.11. Fourth configuration example of the column processing unit 2.12 The fifth configuration example of the column processing unit Configuration Example 2.13 Sixth Configuration Example 3. Column Processing Unit Configuration example of electronic equipment
  • FIG. 1 is a diagram illustrating an example of a stacked structure of a semiconductor device according to the present embodiment.
  • the semiconductor device 100 of this embodiment has a plurality of sensors including photoelectric conversion elements and the like arranged in an array.
  • a configuration example of a CMOS image sensor that is a solid-state imaging device will be described as an example of the semiconductor device.
  • a specific configuration example of a slope type AD converter applicable to the solid-state imaging device will be described in detail.
  • This slope type A / D converter can remove fixed pattern noise, prevent image corruption, generate an appropriate carry signal at the time of bit shift, and increase the frequency of the carry signal by the bit shift. However, bit inconsistency can be avoided.
  • the semiconductor device 100 has a stacked structure of a first chip (upper chip) 110 and a second chip (lower chip) 120.
  • the first chip 110 and the second chip 120 to be stacked are electrically connected by a via (TC (S) V (Through Contact (Silicon) VIA)) formed in the first chip 110.
  • the semiconductor device 100 is formed as a semiconductor device having a laminated structure that is cut out by dicing after bonding at the wafer level.
  • the first chip 110 is configured by an analog chip (sensor chip) in which a plurality of sensors are arranged in an illegitimate shape.
  • the second chip 120 includes a logic chip (digital chip) including a circuit for quantizing an analog signal transferred from the first chip 110 via the TCV and a signal processing circuit.
  • the bonding pad BPD and the input / output circuit are formed in the second chip 120, and the opening OPN for wire bonding to the second chip 120 is formed in the first chip 110.
  • the semiconductor device 100 having a two-chip stacked structure has the following characteristic configuration.
  • the electrical connection between the first chip 110 and the second chip 120 is made, for example, through a via (TCV).
  • the TCV (via) is arranged at the chip end or between the pad (PAD) and the circuit area.
  • the control signal and the power supply TCV are mainly concentrated at the four corners of the chip, and the signal wiring area of the first chip 110 can be reduced.
  • the first chip 110 can be used by using the wiring of the second chip 120 by effectively arranging the TCV. It is possible to reinforce power supply noise countermeasures and stable supply.
  • FIG. 2 is a diagram illustrating a first arrangement configuration example of a circuit or the like in the semiconductor device according to the present embodiment.
  • the first chip 110A and the second chip 120A are two-dimensionally developed so that the arrangement of the circuits of the first chip 110A and the second chip 120A having a stacked structure can be easily understood. Is shown.
  • the first chip 110A includes a plurality of sensors 111 ( ⁇ 0, ⁇ 1,%) Arranged in an array and output analog signals (sensor signals) of the sensors 111 ( ⁇ 0, ⁇ 1, so ) Is transmitted, the first signal line LSG1 ( ⁇ 0, ⁇ 1,...) Is formed.
  • the sensor signal of each sensor 111 ( ⁇ 0, ⁇ 1,%) Is sampled on the first signal line LSG1 ( ⁇ 0, ⁇ 1,%) With the first clock CLK11.
  • a sample hold (SH) circuit 112 ( ⁇ 0, ⁇ 1,...) Is arranged.
  • the first signal line LSG1 ( ⁇ 0, ⁇ 1,...) Has an amplifier 113 that amplifies the output sensor signal of the sample hold (SH) circuit 112 ( ⁇ 0, ⁇ 1,).
  • the first chip 110A is electrically connected to the first signal line LSG1 ( ⁇ 0, ⁇ 1,%) On the second chip 120A side and transmits a sensor signal TCV 114 ( ⁇ 0, ⁇ 1,...) Are formed. Although not shown, the first chip 110A is also formed with a power supply and a TCV for control signals.
  • second signal lines LSG2 ( ⁇ 0, ⁇ 1,%) Connected to the TCVs 114 formed in the first chip 110A are formed.
  • Each second signal line LSG2 ( ⁇ 0, ⁇ 1,%) Has a sampling switch 121 ( ⁇ 0, ⁇ 1,%) That samples the sensor signal transmitted through the TCV 114 with the second clock CLK12.
  • Each second signal line LSG2 ( ⁇ 0, ⁇ 1,%) Has a quantizer 122 ( ⁇ 0) that quantizes the signal sampled by the sampling switch 121 ( ⁇ 0, ⁇ 1,).
  • a signal processing circuit 123 for performing digital arithmetic processing on the signal quantized by each quantizer 122 ( ⁇ 0, ⁇ 1,...) Is arranged.
  • signals output from the sensors 111 are sampled and held by the SH circuit 112 and transmitted to the TCV 114 via the amplifier 113.
  • the amplifier may not be provided.
  • the signal transmitted through the TCV 114 is sampled by the sampling switch 121 on the second chip 120A, which is a logic chip (digital chip), and quantized in the voltage direction using the quantizer 122.
  • the data digitized in this way is processed by the signal processing circuit 123.
  • the signal transmitted through the TCV 114 is discretized in the time direction, and is a continuous signal in the voltage direction, that is, a discrete-time analog signal. Also in this case, interference of signals from the adjacent TCV 114 occurs. However, by appropriately controlling the timing of the first clock CLK11 that controls the timing of sampling and holding in the SH circuit 112 and the second clock CLK12 that samples the discrete-time analog signal on the second chip 120A, interference between TCVs Can be avoided.
  • 3A to 3C are diagrams showing temporal relationships of signals of the semiconductor device according to the present embodiment.
  • 3A shows the signal waveform of the node ND11 to which the signal transmitted with TCV is supplied
  • FIG. 3B shows the first clock CLK11
  • FIG. 3C shows the second clock CLK12. Yes.
  • the node ND11 of the discrete-time analog signal transmitted via the TCV 114 Since the first clock CLK11 uses a common timing in the SH circuit 112 connected to all the sensors 111, the signal transition time of the node ND12 adjacent to the node ND11 is ideally synchronized. However, for example, when the signal output timing from the sensor is shifted between the node ND11 and the node ND12 due to signal wiring delay or the like, as shown in FIG. 3A, a beard due to interference occurs in the signal of the node ND11. .
  • the signal since the signal has already been time-discretized by the SH circuit 112 in the section for transmitting one data, it is a constant value in this section, and is settled to a desired value when sufficient time has passed.
  • the signal By driving so as to perform sampling using the second clock CLK12 at the timing when the value is sufficiently settled, it is possible to reduce the error caused by the interference of the TCV 114 to a level that can be ignored.
  • FIG. 4 is a diagram illustrating a second arrangement configuration example of a circuit or the like in the semiconductor device according to the present embodiment.
  • the semiconductor device 100B in FIG. 4 is different from the semiconductor device 100A in FIG. 2 as follows. That is, in the second chip 120B, the sampling switch 121 ( ⁇ 0, ⁇ 1,...) And the quantizer 122 ( ⁇ ) disposed on each second signal line LSG2 ( ⁇ 0, ⁇ 1,). (0, -1,...) Are arranged in reverse positions (connection positions).
  • Sampling and quantization at the timing of the second clock CLK12 in the present technology may be switched in order such as quantization in continuous time and a sampling switch 121 connected to the quantizer 122.
  • the operation of the sampling switch 121 is realized by providing a flip-flop for each signal.
  • kT / C noise is generated when the sampling switch 121 is off (when it is turned off), which may cause a problem. C noise does not occur.
  • FIG. 5 is a diagram illustrating a third arrangement configuration example of a circuit or the like in the semiconductor device according to the present embodiment.
  • the semiconductor device 100C of FIG. 5 is different from the semiconductor devices 100A and 100B of FIGS. 2 and 4 as follows. That is, the second chip 120C is provided with a comparator 124 ( ⁇ 0, ⁇ 1,%) And a counter 125 ( ⁇ 0, ⁇ 1,%) Instead of the sampling switch and the quantizer. ing.
  • the sensor signal transmitted with the ramp signals RAMP and TCV 114 is compared by the comparator 124 to perform conversion from the voltage axis to the time axis, and the time information is quantized by the counter 125.
  • FIG. 6 shows that interference from adjacent columns can be reduced in this case by the same principle as in FIG. In the configuration of FIG. 5, the AD conversion operation is performed by comparing the ramp wave RAMP with the signal and converting this time into a digital value by the counter 125. Therefore, for the time when the ramp wave and the counter 125 are not operating, the AD converter does not capture the signal.
  • FIG. 6 after the signal output LSG0-N is sufficiently settled, the transition of the ramp wave and the operation of the counter are started, so that the error due to the interference from the adjacent TCV is reduced as in FIG. It becomes possible to reduce.
  • FIG. 7 is a diagram illustrating a basic configuration example of the solid-state imaging device (CMOS image sensor) according to the present embodiment.
  • the CMOS image sensor 200 in FIG. 7 includes a pixel unit 210, a row scanning unit 220, a column scanning unit 230, a system control unit 240, and a column (column) signal processing unit 250.
  • the row scanning unit 220, the column scanning unit 230, and the column signal processing unit 250 form a pixel signal reading unit.
  • the CMOS image sensor 200 as the semiconductor device employs the stacked structure shown in FIG.
  • the pixel unit 210 is basically arranged on the first chip 110, and the row scanning unit 220, the column scanning unit 230, the system control unit 240, and the column are arranged on the second chip 120.
  • a signal processing unit 250 is arranged.
  • a pixel driving signal, a pixel (sensor) analog readout signal, a power supply voltage, and the like are transmitted and received between the first chip 110 and the second chip 120 through a TCV formed in the first chip 110.
  • pixel circuits (pixels) 210A as a plurality of unit circuits are arranged in a two-dimensional shape (matrix shape) of M rows ⁇ N columns.
  • FIG. 8 is a diagram illustrating an example of a pixel of a CMOS image sensor including four transistors according to the present embodiment.
  • the pixel circuit 210A includes a photoelectric conversion element (hereinafter sometimes simply referred to as PD) 211 made of, for example, a photodiode (PD).
  • the pixel circuit 210 ⁇ / b> A has four transistors, that is, a transfer transistor 212, a reset transistor 213, an amplification transistor 214, and a selection transistor 215, as active elements, for the single photoelectric conversion element 211.
  • the photoelectric conversion element 211 photoelectrically converts incident light into charges (here, electrons) in an amount corresponding to the amount of light.
  • the transfer transistor 212 as a transfer element is connected between the photoelectric conversion element 211 and the floating diffusion FD as an input node, and a transfer signal TRG as a control signal is given to the gate (transfer gate) through the transfer control line LTRG. . Thereby, the transfer transistor 212 transfers the electrons photoelectrically converted by the photoelectric conversion element 211 to the floating diffusion FD.
  • the reset transistor 213 is connected between the power supply line LVDD to which the power supply voltage VDD is supplied and the floating diffusion FD, and a reset signal RST that is a control signal is given to the gate through the reset control line LRST.
  • the reset transistor 213 as a reset element resets the potential of the floating diffusion FD to the potential of the power supply line LVDD.
  • the floating diffusion FD is connected to the gate of an amplification transistor 214 as an amplification element. That is, the floating diffusion FD functions as an input node of the amplification transistor 214 as an amplification element.
  • the amplification transistor 214 and the selection transistor 215 are connected in series between the power supply line LVDD to which the power supply voltage VDD is supplied and the signal line LSGN. As described above, the amplification transistor 214 is connected to the signal line LSGN via the selection transistor 215, and constitutes a constant current source IS and a source follower outside the pixel portion.
  • a selection signal SEL which is a control signal corresponding to the address signal, is applied to the gate of the selection transistor 215 through the selection control line LSEL, and the selection transistor 215 is turned on.
  • the amplification transistor 214 amplifies the potential of the floating diffusion FD and outputs a voltage corresponding to the potential to the signal line LSGN.
  • the voltage output from each pixel through the signal line LSGN is output to the column signal processing unit 250.
  • a reset control line LRST, a transfer control line LTRG, and a selection control line LSEL wired to the pixel unit 210 are wired as a set for each row of the pixel array.
  • M control lines for LRST, LTRG, and LSEL are provided. These reset control line LRST, transfer control line LTRG, and selection control line LSEL are driven by the row scanning unit 220.
  • the pixel unit 210 having such a configuration is formed on the first chip 110 including the signal wiring and the control wiring as described above.
  • the amplifying transistor 214 arranged on the first chip 110 and the constant current source IS forming the source follower are arranged on the second chip 120 side.
  • the configuration of the pixel circuit is not limited to the configuration in FIG. 8, and various configurations such as a transistor type and an FD sharing type can be applied.
  • the row scanning unit 220 controls the operation of pixels arranged in an arbitrary row in the pixel unit 210 under the control of the system control unit 240.
  • the row scanning unit 220 controls the pixels through control lines LSEL, LRST, and LTRG.
  • the row scanning unit 220 performs image drive control by switching the exposure method to a rolling shutter method in which exposure is performed for each row or a global shutter method in which exposure is performed for the previous pixel motion in accordance with a shutter mode switching signal.
  • the column scanning unit 230 and the column signal processing unit 250 receive the pixel row data, which is read and controlled by the row scanning unit 220 under the control unit of the system control unit 240, via the signal line LSGN, and the subsequent signal processing circuit. Forward to.
  • the column signal processing unit 250 includes a CDS circuit and an ADC (Analog digital converter).
  • the solid-state imaging device (CMOS image sensor) according to the present embodiment is not particularly limited, but is configured as a solid-state imaging device equipped with, for example, a column-parallel type analog-digital conversion device (hereinafter sometimes abbreviated as ADC). It is also possible to do.
  • ADC column-parallel type analog-digital conversion device
  • CMOS image a configuration example of a solid-state imaging device (CMOS image) equipped with column-parallel ADCs
  • CMOS image sensor a first solid-state imaging device including a first column ADC in which counters of all-bit binary codes are arranged in an array
  • CMOS image sensor a second solid-state imaging device including a second column ADC in which composite counters of lower bit gray codes and upper bit binary codes are arranged in an array
  • the first and second ADCs in which a plurality of counters are arranged in an array have the following characteristic configuration.
  • the solid-state imaging device has a reference signal (voltage) generation unit that generates different ramp wave slopes for one comparator, and the captured image has high bit accuracy in a dark place, and the captured image has low in a bright place. It is configured to obtain an image with a wide dynamic range by acquiring data with bit accuracy. That is, the first and second solid-state imaging devices (CMOS image sensors) can perform digital CDS with the first signal and the second signal having different bit precision in addition to the function of performing CDS with normal reading. Configured to be possible. The basic concept is shown below.
  • a counter having a bit shift circuit when digital CDS is performed with a first signal (N1 bit precision) and a second signal (N2 bit precision) having different bit precision, a counter having a bit shift circuit
  • the configuration is as follows.
  • the counter is configured to count up and down.
  • the description is made assuming that the first signal is acquired with high bit accuracy (N1> N2), but the present invention is not limited to this.
  • Digital CDS using bit shift can be realized by bit-shifting the second signal to the upper side or bit-shifting the first signal to the lower side.
  • the first ADC a bit shift circuit in a configuration having only a binary ripple counter will be described. By putting the reference clock that enters the flip-flop of the least significant bit at the time of acquiring the first signal into the flip-flop of
  • the bit shift circuit can be realized by switching the entrance of the reference clock with a switch.
  • bit shift circuit configured to save the data stored in the first signal, bit-shift the saved data to the
  • the second ADC is described in a configuration in which A / D conversion is performed by a plurality of counters for one pixel data, in which the upper bit is a binary ripple counter and the lower bit is a gray code counter.
  • synchronization of different counters has been realized using the latch portion data corresponding to the most significant bit of the Gray code counter as a carry signal.
  • the digital CDS in the counter can be realized by having a carry signal generation unit that generates a carry signal shifted by
  • the carry signal generation unit corresponds to a bit shift circuit.
  • a technique of bit-shifting the first signal to the lower side is also effective as in the binary ripple counter alone.
  • the method of converting the lowest-order data of binary data into gray code and storing it in the latch in the gray-code counter, and the method of having an extra flip-flop on the lowest-order side of the binary ripple counter can be adopted. It is.
  • the carry mask signal for preventing bit mismatch is not a mask for the carry signal, but a mask for the original latch data for generating the carry signal, thereby ensuring a mask period for the high frequency of the carry signal. Can be realized.
  • the first ADC and the second ADC will be specifically described.
  • FIG. 9 is a block diagram illustrating a configuration example of a solid-state imaging device (CMOS image sensor) with a column-parallel ADC according to the present embodiment.
  • FIG. 10 is a block diagram more specifically showing the main part of the solid-state imaging device (CMOS image sensor) with column-parallel ADC shown in FIG.
  • the solid-state imaging device 300 includes a pixel unit 310 as an imaging unit, a row (vertical) scanning unit 320, a column (horizontal transfer) scanning unit 330, a system control unit 340, and FIG. Column ADC 350 as a column signal processing unit.
  • the pixel signal readout unit includes the row scanning unit 320 and the like.
  • the solid-state imaging device 300 includes a DAC and bias circuit 360 including a D / A converter 361 as a reference signal generation unit, an amplifier circuit (S / A) 370, and a signal processing unit 380.
  • the pixel unit 310, the row scanning unit 320, the column scanning unit 330, the column ADC 350, the DAC and bias circuit 360, and the amplifier circuit (S / A) 370 are configured by analog circuits.
  • the system control unit 340 and the signal processing unit 380 are configured by digital circuits.
  • the column ADC 350 has the following characteristic configuration.
  • the column ADC 350 is supplied with ramp waves having different slopes from a DAC (reference signal generation unit) 361 to one comparator, and the captured image has high bit accuracy in the dark place, the captured image has the bright place, and low bit. Acquire data with accuracy.
  • the column ADC 350 is configured to obtain an image with a wide dynamic range. That is, in addition to the function of performing CDS in normal reading, the column ADC 350 digitally uses a first signal (for example, a read signal at the P phase) and a second signal (read signal at the D phase) with different bit precision. It is possible to perform CDS. For this reason, the column ADC 350 employs an up / down counter having a bit shift circuit when performing digital CDS with the first signal (N1 bit precision) and the second signal (N2 bit precision) having different bit precisions.
  • the pixel unit 310 includes photoelectric conversion elements (photodiodes) and in-pixel amplifiers. For example, pixels as shown in FIG. 8 are arranged in a two-dimensional shape (matrix shape) of m rows and n columns. Further, in the solid-state imaging device 300, the following circuit is arranged as a control circuit for sequentially reading out signals from the pixel unit 310. That is, in the solid-state imaging device 300, a system (timing) control unit 340 that generates an internal clock as a control circuit, a row scanning unit 320 that controls row addresses and row scanning, and a column scanning unit that controls column addresses and column scanning. 330 is arranged.
  • a system (timing) control unit 340 that generates an internal clock as a control circuit
  • a row scanning unit 320 that controls row addresses and row scanning
  • a column scanning unit that controls column addresses and column scanning.
  • the system control unit 340 generates timing signals necessary for signal processing of the pixel unit 310, the row scanning unit 320, the column scanning unit 330, the column ADC 350, the DAC and bias circuit 360, and the signal processing unit 380.
  • the system control unit 340 includes a PLL circuit 341.
  • the PLL circuit 341 generates a reference clock PLLCK having a frequency fn (for example, 900 MHz) used for the counting operation of the column ADC 350.
  • the PLL circuit 341 outputs the clock to a clock supply line LCK that supplies a clock to an all-bit binary counter or a Gray code counter arranged in one column of the column ADC 350.
  • the pixel unit 310 photoelectrically converts an image and a screen image for each pixel row by photon accumulation and discharge using a line shutter, and outputs an analog signal VSL to a column ADC 350 as a column processing unit group.
  • the analog output of the pixel unit 310 is subjected to AD conversion using the reference signal (ramp signal) RAMP from the DAC 361 and digital CDS in each column unit, and a digital signal of several bits is output.
  • the signal processing unit 380 In the column scanning unit 330, for example, several channels are simultaneously transferred in parallel in order to secure a transfer rate.
  • the signal processing unit 380 at the subsequent stage performs correction of vertical line defects and point defects, signal clamp processing, and digital signal processing such as parallel-serial conversion, compression, encoding, addition, averaging, and intermittent operation.
  • the digital output of the signal processing unit 380 is transmitted as an input of an ISP or a baseband LSI.
  • FIG. 11 is a diagram illustrating a configuration example of a first column ADC (column A / D converter) 350A according to the present embodiment.
  • the pixel portion 310 is shown together with the column ADC 350A for easy understanding.
  • a comparator 351 is arranged for each column row or for each of a plurality of column rows.
  • the output signal line LSGN that outputs the pixel signal VSL and the ramp wave RAMP that is the output of the reference signal (reference voltage) generation unit (DAC) 361 are input to the input terminal of the comparator 351.
  • a U / D (up / down) counter 352 controlled by inversion of the comparator 351 is arranged for each column row or for each of a plurality of column rows. Further, the U / D counter 352 may have a latch function. In this embodiment, each U / D counter 352 includes a bit shift circuit 353.
  • the change in the reference signal RAMP is a conversion of a change in voltage into a change in time, and is converted into a digital value by counting the time in a certain period (clock).
  • clock a certain period
  • the output of the comparator 351 is inverted, the input clock of the counter 352 is stopped, and AD conversion is completed.
  • the data held in the latch is input by the column scanning unit 330 to the signal processing unit 380 via the horizontal transfer line LTRF and the amplifier circuit 370, and a two-dimensional image is generated.
  • bit shift digital CDS method using the bit shift circuit 353 functioning as a bit shift function unit in the first column ADC 350A will be described.
  • N1 bit accuracy of the first signal that is a read signal at the time of P-phase reading
  • N2 bit accuracy of the second signal that is a read signal at the time of D-phase reading
  • FIG. 12 is a diagram for explaining a first bit shift digital CDS method using the bit shift circuit 353 in the first column ADC 350A.
  • FIG. 13 is a diagram for explaining a second bit shift digital CDS method using the bit shift circuit 353 in the first column ADC 350A.
  • the first signal is acquired with the bit accuracy N1 (ST1)
  • the second signal is acquired with the bit accuracy N2 (ST2).
  • N1 bit accuracy
  • N2 bit accuracy
  • ST3 bit accuracy
  • ST4 bit-shifted second signal
  • the first signal is acquired with the bit accuracy N1 (ST11), and the second signal is acquired with the bit accuracy N2 (ST12).
  • the first signal is shifted down by (N2-N1) bits (ST13), and the complement of 1 is taken and the stored data is inverted (ST14).
  • the second signal is bit-shifted and added to the first signal (ST15) to realize digital CDS (ST16).
  • FIG. 14 is a timing chart of the first bit shift digital CDS of FIG.
  • FIG. 15 is a timing chart of the second bit shift digital CDS in FIG.
  • the comparator 351 compares the reference signal (voltage) that is a ramp waveform with the pixel signal VSL, the counter 352 counts the period during which the output is inverted, and the count value is a digital signal. Is output as For example, when (N2-N1) is 2 bits, the ramp wave at the time of acquiring the second signal has a slope that is four times that at the time of acquiring the first signal.
  • the count value of the first signal is + 60LSB, and the complement of 1 is taken before the second signal is acquired to invert the data to ⁇ 60LSB, which is the initial count value when the second signal is acquired
  • the first signal is subtracted by starting counting.
  • the counter is shifted by 2 bits to the upper side, so that the count speed is four times that at the time of acquiring the first signal.
  • the stored data + 60LSB is shifted down by 2 bits to ⁇ 15LSB, which is the initial count value when the second signal is acquired.
  • the count speed at the time of acquiring the first signal is equal to that at the time of acquiring the second signal.
  • FIG. 16 is a diagram illustrating a first implementation example of a counter using a binary ripple counter and a bit shift system.
  • the counter and bit shift system 400 in FIG. 16 includes a binary ripple counter 410 and a bit shift switch pulse generator 420.
  • the binary ripple counter 410 includes D-type flip-flops DFF0 to DFF3, ..., bit shift switches SW0 to SW3, ... and complementary switches / SW1 to / SW3, ....
  • the input terminal D of the D-type flip-flop DFF0 is connected to its own inverted output terminal / Q, and the clock input terminal CK is connected to the supply line LCK of the reference clock PLLCK via the bit shift switch SW0.
  • the binary bit B [0] is output from the output terminal Q of the D-type flip-flop DFF0.
  • the input terminal D of the D-type flip-flop DFF1 is connected to its inverting output terminal / Q, and the clock input terminal CK is connected to the supply line LCK of the reference clock PLLCK via the bit shift switch SW1.
  • the binary bit B [1] is output from the output terminal Q of the D-type flip-flop DFF1.
  • the input terminal D of the D-type flip-flop DFF2 is connected to its own inverted output terminal / Q, and the clock input terminal CK is connected to the supply line LCK of the reference clock PLLCK via the bit shift switch SW2.
  • the binary bit B [2] is output from the output terminal Q of the D-type flip-flop DFF2.
  • the input terminal D of the D-type flip-flop DFF3 is connected to its own inverted output terminal / Q, and the clock input terminal CK is connected to the supply line LCK of the reference clock PLLCK via the bit shift switch SW3.
  • the binary bit B [3] is output from the output terminal Q of the D-type flip-flop DFF3.
  • the inverting output terminal / Q of the D flip-flop DFF0 and the clock input terminal CK of the D flip-flop DFF1 at the next stage are connected via the complementary switch / SW1.
  • the inverting output terminal / Q of the D-type flip-flop DFF1 and the clock input terminal CK of the next-stage D-type flip-flop DFF2 are connected via a complementary switch / SW2.
  • the inverting output terminal / Q of the D-type flip-flop DFF2 and the clock input terminal CK of the next-stage D-type flip-flop DFF3 are connected via a complementary switch / SW3.
  • the switch SW0 is turned on when the switch pulse PLS0 by the bit shift switch pulse generator 420 is at a high level and turned off when the switch pulse PLS0 is at a low level.
  • the switch SW1 is turned on when the switch pulse PLS1 by the bit shift switch pulse generator 420 is at a high level and turned off when the switch pulse PLS1 is at a low level.
  • the switch SW2 is turned on when the switch pulse PLS2 generated by the bit shift switch pulse generator 420 is at a high level and turned off when the switch pulse PLS2 is at a low level.
  • the switch SW3 is turned on when the switch pulse PLS3 generated by the bit shift switch pulse generator 420 is at a high level and turned off when the switch pulse PLS3 is at a low level.
  • the complementary switch / SW1 is turned on / off complementarily with the bit shift switch SW1. That is, the complementary switch / SW1 is turned off when the switch pulse PLS1 is at a high level and turned on when the switch pulse PLS1 is at a low level.
  • the complementary switch / SW2 is turned on / off complementarily with the bit shift switch SW2. That is, the complementary switch / SW2 is turned off when the switch pulse PLS2 is at a high level and turned on when the switch pulse PLS2 is at a low level.
  • the complementary switch / SW3 is turned on / off complementarily with the bit shift switch SW3. That is, the complementary switch / SW3 is turned off when the switch pulse PLS3 is at a high level and turned on when the switch pulse PLS3 is at a low level.
  • the bit shift switch pulse generator 420 selectively generates switch pulses PLS0 to PLS3,... According to the control signal CTL1 from the system control unit 340, for example, and supplies it to the binary ripple counter 410.
  • bit shift switches SW0 to SW3,..., Complementary switches / SW0 to / SW3,..., And bit shift switch pulse generator 420 correspond to the bit shift circuit 353 in FIG. To do.
  • This counter and bit shift system 400 can input the reference clock PLLCK to the clock input terminals CK of the D-type flip-flops DFF0 to DFF3,... Corresponding to each bit of the binary ripple counter 410 by switch control.
  • the bit shift switch pulse generator 420 performs switch control, and the switch pulses PLS0 to PLS3,... Are generated in response to a control signal CTL1 from an external register or the like in the system control unit 340 or the like.
  • FIG. 16 shows the configuration of a normal ripple counter before bit shift.
  • the switch pulse LPS2 supplied to the bit shift switch SW2 is set to the high level, and the other switch pulses PLS0, PLS1, PLS3,.
  • bit shift switch SW2 is turned on, and the other bit shift switches SW0, SW1, SW3,. Further, the complementary switch / SW2 is turned off, and the complementary switches / SW0, / SW1, / SW3,.
  • FIG. 17 is a diagram illustrating a second implementation example of a counter using a binary ripple counter and a bit shift system.
  • the counter and bit shift system 400A of FIG. 17 is an example of shifting 2 bits downward.
  • the bit shift circuit 430 includes latches LTC0 to LTC3,..., A multiplexer (not shown), and the like.
  • the binary ripple counter 410A shown in FIG. 17 has a configuration in which the bit shift switches SW1 to SW3,... And the complementary switches / SW0 to / SW3,.
  • each bit output of the first signal is temporarily stored in latches LTC0 to LTC3,... In the bit shift circuit 430. Then, the data stored in the latches LTC0 to LTC3,... Is written to the lower D-type flip-flop DFF according to the desired bit shift by the control signal CTL1.
  • the data inversion operation may be performed in the D-type flip-flop independently of the bit shift, or may be performed in parallel with the bit shift in the bit shift circuit 430.
  • the following effects can be obtained.
  • In-counter digital CDS with different bit precision becomes possible, and it is not necessary to acquire the first signal and the second signal with respective bit precisions, so that the circuit speed can be increased.
  • In a solid-state imaging device it is possible to acquire an image with a wide dynamic range without degrading the frame rate.
  • the bit shift circuit may be a switch or a simple logic circuit, the increase in circuit scale and power consumption is suppressed as compared with the case where counters for each bit accuracy are arranged in multiple or the CDS processing is performed in the subsequent stage. be able to.
  • the first column ADC in which counters for all-bit binary codes are arranged in an array has been described above.
  • the second column ADC in which the composite counters of the lower bit gray code and the upper bit binary code are arranged in an array will be described.
  • the second column ADC 350B is configured as follows because the lower-order bits of each in-column ripple counter occupy most of the power consumption in the normal column ADC.
  • the second column ADC 350B does not count the lower-order bits in each column, and latches the output code of the N-bit gray code counter that is arranged in one column and performs counting in synchronization with the reference clock PLLCK in each column. Adopt the configuration to do. Thereby, the AD conversion value is determined.
  • the reference clock PLLCK generated by the PLL circuit 341 of the system control unit 340 is input only to several units of the Gray code counter. For this reason, the wiring load is light and the operating frequency can be increased.
  • the power consumption can be reduced because the lower bit is not counted for each column.
  • the ripple count operation can be performed using the code (clock) of the counter output Nth bit.
  • the second column ADC 350B can be configured to perform so-called vertical (V) direction addition in the column for the latched lower bits by arranging an adder or the like in the column.
  • the second column ADC 350B of the present embodiment can reduce power consumption to about 1/8 compared to the full bit ripple counter system having the same time resolution.
  • the second column ADC 350B according to the present embodiment is configured as an ADC having lower N bits and upper M bits.
  • the second column ADC 350B according to the present embodiment is configured as, for example, a lower 5-bit ADC and an upper 10-bit ADC.
  • the second column ADC 350B has a plurality of ADC blocks 350-1 to 350-P including a plurality of columns. In other words, the second column ADC 350B is divided into a plurality of ADC blocks with a plurality of columns as one ADC block.
  • one gray code counter 500-1 to 500-P is arranged in each ADC block 350-1 to 350-P.
  • the gray code counters 500-1 to 500-P function as code conversion counters.
  • a column processing unit 600 that performs a comparison process, a lower bit latch, and an upper bit count operation is arranged for each column. Note that the concept of the column processing unit in the second ADC of the present technology may include a Gray code counter.
  • the column processing unit 600 compares a reference signal RAMP, which is a ramp waveform generated by the DAC 361 with a changed slope, with an analog signal VSL obtained from the pixel via the output signal line LSGN for each row line ( Comparator 610.
  • the column processing unit 600 includes a lower bit Gray code latch unit 620 of lower N bits that receives the output of the comparator 610 and the count result of the Gray code counters 500-1 to 500-P and latches the count value.
  • the column processing unit 600 receives a latch output of the most significant lower bit latch circuit of the lower bit Gray code latch unit 620 and performs an upper M bit upper bit U / D (up / down) counter (ripple counter). Part 630.
  • the lower bit Gray code latch unit 620 and the upper bit U / D counter unit 630 form a latch counter unit.
  • the gray code counter 500 and the lower bit Gray code latch unit 620 form a first counter
  • the upper bit U / D counter unit 630 forms a second counter.
  • the reference signal RAMP is generated as a ramp waveform whose voltage value changes linearly with time, for example.
  • the comparator 610 of each column processing unit 600 compares the reference signal RAMP with the analog signal VSL read out from the addressed pixel of the pixel unit 310 to the output signal line LSGN.
  • the comparator 610 outputs the output signal VCO at a high level until the reference signal RAMP and the analog signal VSL match, and when they match, the level of the output signal VCO is inverted from a high level to a low level.
  • the latch operation of Gray codes GC [0] to GC “4” in the lower bit Gray code latch unit 620 is performed with the output level of the output signal VCO of the comparator 610 inverted as a trigger.
  • Each Gray code counter 500 is generated by the PLL circuit 341 of the system control unit 340 and propagates through the clock supply line LCK.
  • the Gray code counter 500 receives the reference clock PLLCK having the frequency fn (MHz) and is an N-bit Gray code GC which is a digital code. Is generated.
  • the plurality of N-bit Gray codes GC are formed as codes in which only one bit undergoes a level transition between logic [0] and logic [1].
  • the gray code counter 500 generates the lowest gray code GC [0] of the frequency (1/2) fn, generates the gray code GC [1] of the frequency (1/4) fn, and generates the frequency (1/8). ) Generate fn MHz gray code GC [2].
  • the gray code counter 500 generates a gray code GC [3] and a highest-order gray code GC [4] having a frequency (1/16) fn.
  • Each gray code counter 500 supplies the generated gray code to the lower bit gray code latch unit 620 for a plurality of columns included in the same ADC block 350-1 to 350-P.
  • the gray code counter 500 generates binary codes PG [0] to PG [4] at the falling edge of the input reference clock PLLCK, and generates the input clock and binary codes PG [[0] to PG [4]. Then, each bit is re-synchronized with the clock CK having the same frequency as the reference clock PLLCK and its inverted signal XCK, and the gray codes GC [0] to GC [4] are output.
  • Each gray code counter 500 supplies the generated gray code to the lower bit gray code latch unit 620 for a plurality of columns included in the same ADC block 350-1 to 350-P.
  • the sub-inverter SIV is not arranged on the sub-clock supply line SLCK. Since the gray code counter 500-2 of the ADC block 350-2 is connected to the main inverter MIV as a repeater, the sub-inverter SIV is disposed on the sub-clock supply line SLCK. The same configuration is applied hereinafter. By adopting such a configuration, transmission to the gray code counter 500 of the supply destination is maintained while maintaining about 50% while preventing the duty of the high-speed reference clock PLLCK having a frequency of about fn (MHz) from being lost. Can do.
  • FIGS. 18 and 19 are examples in which the lower 5 bits are counted by the Gray code counter 500.
  • one Gray code counter 500 is provided for each column column, and Gray code data is stored in one lower bit Gray code latch unit 620 for each column column at the timing when the output of the comparator 610 is inverted.
  • the carry signal CRY generated from the Gray code latch unit 620 for each column column is input to the least significant bit of the upper U / D counter unit 630.
  • FIG. 20 is a diagram illustrating a specific first configuration example of the Gray code latch unit and the U / D counter (ripple counter) unit of the column processing unit 600 of the second ADC according to the present embodiment.
  • FIG. 21 is a timing chart of the circuit of FIG.
  • a gray code latch unit 620 includes gray code latches 621 to 625 that latch gray codes GC [0] to GC [4] by the gray code counter 500, and a carry signal generation circuit 626 that functions as a bit shift function unit.
  • Carry signal generation circuit 626 includes exclusive OR gates (EXOR) 6261 to 6264 and selector (multiplexer) 6265.
  • the EXOR 6261 calculates the exclusive OR of the gray code G [0] latched in the gray code latch 621 and the output signal S6262 of the EXOR 6262, and outputs the result to the selector 6265 as a signal S6261.
  • the EXOR 6262 calculates the exclusive OR of the Gray code G [1] latched in the Gray code latch 622 and the output signal S6263 of the EXOR 6263, and outputs the result to the selector 6265 and the EXOR 6261 as a signal S6262.
  • the EXOR 6263 takes the exclusive OR of the Gray code G [2] latched in the Gray code latch 623 and the output signal S6264 of the EXOR 6264, and outputs the result to the selector 6265 and the EXOR 6262 as a signal S6263.
  • the EXOR 6264 performs exclusive OR of the Gray code G [3] latched in the Gray code latch 624 and the Gray code G [4] latched in the Gray code latch 625, and the result is set as a signal S6264 to the selector 6265 and The data is output to EXOR 6263.
  • the selector 6265 selects, for example, one of the output signals S6261 to S6264 of the EXORs 6261 to 6264 and the gray code G [4] latched in the gray code latch 625 according to the control signal CTL2 from the system control unit 340.
  • the selector 6265 outputs the selected signal as a carry signal CRY to the U / D counter (lip counter) unit 630 at the next stage.
  • the U / D (binary ripple) counter unit 630 includes a plurality of D-type flip-flops DFF11, DFF12,.
  • the carry signal CRY output from the preceding gray code latch 620 is output as the lower bit B [5].
  • the carry signal CRY is supplied to the clock input terminal CK of the first-stage D-type flip-flop DFF11.
  • the input terminal D of the D-type flip-flop DFF11 is connected to its own inverted output terminal / Q, and this inverted output terminal / Q is connected to the clock input terminal CK of the D-type flip-flop FDD12 at the next stage.
  • the binary bit B [6] is output from the output terminal Q of the D-type flip-flop DFF11.
  • the input terminal D of the D-type flip-flop DFF12 is connected to its own inverted output terminal / Q, and this inverted output terminal / Q is connected to the clock input terminal CK of the D-type flip-flop (not shown) in the next stage.
  • the binary bit B [7] is output from the output terminal Q of the D-type flip-flop DFF12.
  • the carry signal CRY for driving the U / D counter unit 630 is generated by logic synthesis from the data of the Gray code latches 621 to 625, the counts of the Gray code counter 500 and the U / D counter unit 630 are counted. Timing is guaranteed to be synchronized. For example, when the signal S6264 obtained by exclusive ORing the gray code G [4] and the gray code G [3] is selected by the selector 6265 and output as the carry signal CRY, the gray code can be shifted up by 2 bits. .
  • the carry signal generation circuit 626 shown in FIG. 20 is an example, but the logic synthesis of the Gray code latch unit 620 can cope with all bit shift carry signal generations.
  • the carry signal generation circuit 626 in FIG. 20 is one example of implementation, but is not limited to this because it can be implemented by any combination of logic circuits.
  • FIG. 22 is a diagram illustrating a specific second configuration example of the Gray code latch unit and the U / D counter (ripple counter) unit of the column processing unit of the second ADC according to the present embodiment.
  • FIG. 23 is a timing chart of the circuit of FIG.
  • Bit mismatch is, for example, when the carry signal edge and the output inversion timing of the comparator 610 are close to each other, but B [5] on the binary code side does not carry on the gray code side, This means that 32LSB data jump occurs.
  • this is avoided by taking a mask period with respect to the edge timing of the carry signal.
  • the carry signal becomes a high frequency (for example, the frequency is quadrupled by the 2-bit shift), so that the mask period may be insufficient with the mask technique similar to the technique already proposed.
  • FIG. 23 shows an example in which a mask period is set for each of Gray code G [4] and Gray code G [3] for generating a carry signal at the time of 2-bit shift.
  • Mask control signals MASK [3] and MASK [4] for determining the mask period are generated by logic synthesis from the Gray code latch unit.
  • a carry signal is generated by exclusive OR of the Gray code G [3] and the Gray code G [4], and there is a risk of bit inconsistency with respect to both rising and falling edges.
  • a mask period is provided for the edge.
  • the mask period after the edge is not limited to that shown in FIG. The longer the mask period after the edge is, the more the bit mismatch problem can be solved.
  • FIG. 24 is a diagram illustrating a specific third configuration example of the Gray code latch unit and the U / D counter (ripple counter) unit of the column processing unit of the second ADC according to the present embodiment.
  • FIG. 24 shows a configuration in which the carry signal of the Gray code latch unit 620 is not changed as shown in FIGS. 20 and 21, and the U / D counter unit 630B realizes a 2-bit shift in the upper order.
  • the carry signal CRY serves as a reference clock, and can be realized by switching the input of the carry signal CRY by switch control by a bit shift circuit.
  • the column processing unit 600B in FIG. 24 includes a U / D (binary ripple) counter unit 630B and a bit shift switch pulse generator 640.
  • the column processing unit 600B in FIG. 24 includes a U / D (binary ripple) counter unit 630B and a bit shift switch pulse generator 640.
  • the U / D (binary ripple) counter unit 630B includes D-type flip-flops DFF20 to DFF23,..., Bit shift switches SW20 to SW23,..., And complementary switches / SW21 to / SW23,. It is configured.
  • the input terminal D of the D-type flip-flop DFF20 is connected to its own inverted output terminal / Q, and the clock input terminal CK is connected to the supply line of the carry signal CRY via the bit shift switch SW20.
  • the binary bit B [5] is output from the output terminal Q of the D-type flip-flop DFF20.
  • the input terminal D of the D-type flip-flop DFF21 is connected to its own inverted output terminal / Q, and the clock input terminal CK is connected to the supply line of the carry signal CRY via the bit shift switch SW21.
  • the binary bit B [6] is output from the output terminal Q of the D-type flip-flop DFF21.
  • the input terminal D of the D-type flip-flop DFF22 is connected to its own inverted output terminal / Q, and the clock input terminal CK is connected to the supply line of the carry signal CRY via the bit shift switch SW22.
  • the binary bit B [7] is output from the output terminal Q of the D-type flip-flop DFF22.
  • the input terminal D of the D-type flip-flop DFF23 is connected to its own inverted output terminal / Q, and the clock input terminal CK is connected to the supply line of the carry signal CRY via the bit shift switch SW23.
  • the binary bit B [8] is output from the output terminal Q of the D-type flip-flop DFF23.
  • the inverted output terminal / Q of the D-type flip-flop DFF20 and the clock input terminal CK of the D-type flip-flop DFF21 at the next stage are connected via the complementary switch / SW21.
  • the inverting output terminal / Q of the D-type flip-flop DFF21 and the clock input terminal CK of the next-stage D-type flip-flop DFF22 are connected via a complementary switch / SW22.
  • the inverting output terminal / Q of the D-type flip-flop DFF22 and the clock input terminal CK of the next-stage D-type flip-flop DFF23 are connected via a complementary switch / SW23.
  • the switch SW20 is turned on when the switch pulse PLS20 generated by the bit shift switch pulse generator 640 is at a high level and turned off when the switch pulse PLS20 is at a low level.
  • the switch SW21 is turned on when the switch pulse PLS21 generated by the bit shift switch pulse generator 640 is at a high level and turned off when the switch pulse PLS21 is at a low level.
  • the switch SW22 is turned on when the switch pulse PLS22 generated by the bit shift switch pulse generator 640 is at a high level and turned off when the switch pulse PLS22 is at a low level.
  • the switch SW23 is turned on when the switch pulse PLS23 generated by the bit shift switch pulse generator 640 is at a high level, and turned off when the switch pulse PLS23 is at a low level.
  • the complementary switch / SW21 is turned on / off complementarily with the bit shift switch SW21. That is, the complementary switch / SW21 is turned off when the switch pulse PLS21 is at a high level and turned on when the switch pulse PLS21 is at a low level.
  • the complementary switch / SW22 is turned on / off complementarily with the bit shift switch SW22. That is, the complementary switch / SW22 is turned off when the switch pulse PLS22 is at a high level and turned on when the switch pulse PLS22 is at a low level.
  • the complementary switch / SW23 is turned on / off complementarily with the bit shift switch SW23. That is, the complementary switch / SW23 is turned off when the switch pulse PLS23 is at a high level and turned on when the switch pulse PLS23 is at a low level.
  • the bit shift switch pulse generator 640 selectively generates switch pulses PLS20 to PLS23,... According to the control signal CTL11 from the system control unit 340, for example, and supplies it to the U / D (binary ripple) counter unit 630B. .
  • This column processing unit 600B is connected to the clock input terminal CK of each D-type flip-flop DFF20 to DFF23,... Corresponding to each bit of the U / D (binary ripple) counter unit 630B. Can be entered. Switch control is performed by the bit shift switch pulse generator 640, and the switch pulses PLS20 to PLS23,...
  • the switch pulse LPS22 supplied to the bit shift switch SW22 is set to the high level, and the other switch pulses PLS20, PLS21, PLS23,.
  • the bit shift switch SW22 is turned on, and the other bit shift switches SW20, SW21, SW23,.
  • the complementary switch / SW22 is turned off, and the complementary switches / SW20, / SW21, / SW23,.
  • FIG. 24 shows an example of 2-bit shift switch control, and B [5] and B [6] of the first signal are not subtracted while being stored in the D-type flip-flops DFF20 and DFF21.
  • CDS processing is performed in the same manner as the lower bits G [0] to G [4] of the Gray code (for example, this can be realized with FIG.
  • FIG. 25 is a diagram illustrating a specific fourth configuration example of the Gray code latch unit and the U / D counter (ripple counter) unit of the column processing unit of the second ADC according to the present embodiment.
  • the column processing unit 600 ⁇ / b> C in FIG. 25 is an example of shifting 2 bits downward.
  • the bit shift circuit 650 includes latches LTC20 to LTC23,... And a multiplexer (not shown).
  • the U / D counter unit 630C of the column processing unit 600C in FIG. 25 has a configuration in which the bit shift switches SW21 to SW23,... And the complementary switches / SW20 to / SW23,.
  • each bit output of the first signal is temporarily stored in the latches LTC20 to LTC23,... In the bit shift circuit 650. Then, the data stored in the latches LTC20 to LTC23,... Is written to the lower D-type flip-flop DFF according to the desired bit shift by the control signal CTL11.
  • the data inversion operation may be performed in the D-type flip-flop independently of the bit shift, or may be performed in the bit shift circuit 650 in parallel with the bit shift.
  • B [5] and B [6] of the first signal are saved in the latch in the bit shift circuit 650 so as not to be affected by the up / down count, and the Gray code
  • the CDS process is performed in the same manner as the lower bits G [0] to G [4].
  • the four embodiments for performing the CDS process on the upper bits in the column have been described as the first to fourth configuration examples of the column processing unit.
  • two embodiments in which CDS processing is performed in the column for gray code data of lower bits will be described as a fifth configuration example and a sixth configuration example of the column processing unit.
  • FIG. 26 is a diagram showing a specific fifth configuration example of the Gray code latch unit and the U / D counter (ripple counter) unit of the column processing unit of the second ADC according to the present embodiment.
  • FIG. 27 is a timing chart centering on the operation of the lower bit U / D counter unit of FIG.
  • the lower bit U / D counter unit 660 is disposed between the gray code latch unit 620A and the upper bit U / D counter unit 630 of the column processing unit 600A of FIG.
  • the lower bit U / D counter unit 660 includes a lower bit U / D counter 661 and a bit shift circuit 662.
  • a two-input AND gate 663 is arranged on the input side of the lower bit U / D counter 661, and a switch 664 is arranged on the output side.
  • the input terminal of one of the AND gates 663 is connected to the output line of the carry signal CRY of the gray code latch unit 620A, and the other input is connected to the supply line of the reference pulse RPLS.
  • the switch 664 has a terminal a connected to the input of the upper bit U / D counter section 630.
  • the terminal b of the switch 664 is connected to the output line of the carry signal S661 of the lower bit U / D counter 661, and the terminal c is connected to the output line of the carry signal CRY of the Gray code latch unit 620A.
  • a gray binary conversion circuit is formed by the EXOR 6261-6264 of the gray code latch unit 620A and the output stage of the mask circuit M625. Since the carry signal generation circuit 626 converts to a binary code and selects a code corresponding to a bit shift, it can be shared as the same circuit as the gray binary conversion circuit. That is, the carry signal generation circuit and the gray binary conversion circuit can be shared.
  • this column processing unit 600D has a lower bit U / D counter unit 660 in the column, and the lower bit U / D counter 661 counts the gray-to-binary converted code, and the lower bit CDS is calculated. Realize.
  • the upper bits generate a bit-shifted carry signal CRY to realize bit-shifted CDS.
  • a bit shift CDS is realized by a bit shift circuit 662 in the lower bit U / D counter unit 660.
  • FIG. 26 shows an example in which the column processing unit 600D in FIG.
  • the carry signal CRY shifted by 2 bits by the multiplexer (selector) 6265 is selected as the upper bits, and the bit shift CDS is realized. Then, after the upper bit U / D counter section 630 finishes counting, the lower bit U / D counter section 660 for the lower gray code data is counted.
  • gray ⁇ binary converted codes are selected and output by the multiplexer 6265 in the order of B [0] ⁇ B [2].
  • the lower bit U / D counter 661 counts. In this case, the lower bit U / D counter 661 enters the third bit D-type flip-flop (DFF). That is, it is shifted by 2 bits.
  • the lower bits are input to the D-type flip-flop in which the reference pulse RPLS is shifted by 2 bits by the bit shift circuit 662, and a 2-bit shift is realized.
  • FIG. 28 is a diagram illustrating a specific sixth configuration example of the Gray code latch unit and the U / D counter (ripple counter) unit of the column processing unit of the second ADC according to the present embodiment.
  • FIG. 29 is a timing chart centering on the operation of the lower bit U / D counter unit of FIG.
  • FIG. 30 is an overall timing chart of the circuit of FIG.
  • the column processing unit 600E in FIG. 28 is different from the column processing unit 600D in FIG. 26 as follows.
  • the output of the multiplexer (selector) 6265 of the Gray code latch unit 620E is input only to the AND gate 663 of the lower bit U / D counter unit 660.
  • the mask circuit M625 is provided in the column processing unit 600E.
  • the switch 664E on the input side of the high-order bit U / D counter unit 630 uses the signal obtained by passing the gray code G [4] latched by the gray code latch 625 through the mask circuit M625 as the carry signal CRY. Terminal c.
  • a switch 665 is arranged between the output of the AND gate 663 of the lower bit U / D counter unit 630E and the input terminal of the lower bit U / D counter 661.
  • the switch 665 has a terminal a connected to the input terminal of the lower bit U / D counter 661, a terminal b connected to the output of the AND gate 663, and a terminal c connected to the terminal d of the switch 664E.
  • the upper bits implement bit shift CDS by a bit shift circuit (for example, the circuit of FIG. 24) 640 in the upper bit U / D counter unit.
  • the bit shift circuit 662 in the lower bit U / D counter unit 660E realizes bit shift CDS in the lower bits.
  • the higher bit U / D counter unit 630 counts the upper bits remaining due to the bit shift of the lower bit code.
  • the second signal is acquired by shifting it to the upper 2 bits.
  • the upper bits are input to the D-type flip-flop in which the carry signal CRY is shifted by 2 bits by the bit shift circuit, thereby realizing the 2-bit shift CDS.
  • the lower bits are input to the D-type flip-flop in which the reference pulse RPLS is shifted by 2 bits by the bit shift circuit 662, and a 2-bit shift is realized.
  • the count clocks for binary codes BC [3] and BC [4] are supplied to the D-type flip-flop corresponding to the least significant bit on the upper bit U / D counter side, thereby realizing a 2-bit shift. In this case, since it is shifted by 2 bits, the count speed is four times as shown in FIG. BC [3] of the second signal is counted by the upper bit U / D counter unit 630.
  • FIG. 30 although drawn with the down count and the up count, the up count and the up count may be used.
  • the second column ADC according to this embodiment can obtain the same effect as that of the first column ADC described above. That is, according to the second column ADC, the digital CDS in the counter with different bit precision is possible, and it is not necessary to acquire the first signal and the second signal with the respective bit precision, so that the circuit speed is increased. it can. In a solid-state imaging device, it is possible to acquire an image with a wide dynamic range without degrading the frame rate.
  • the bit shift circuit may be a switch or a simple logic circuit, the increase in circuit scale and power consumption is suppressed as compared with the case where counters for each bit accuracy are arranged in multiple or the CDS processing is performed in the subsequent stage. be able to. By taking a mask period for gray code latch data, a margin for avoiding bit mismatch can be secured.
  • the solid-state imaging device having the above-described configuration and effects can be applied as an imaging device for electronic devices such as portable devices (mobile devices), digital cameras, and video cameras.
  • FIG. 31 is a diagram illustrating an example of the configuration of an electronic apparatus to which the solid-state imaging device according to this embodiment is applied.
  • FIG. 31 shows a configuration example of an imaging apparatus 700, for example, which is one of the electronic devices according to the present embodiment.
  • the imaging device 700 has a configuration in which an imaging device 701, a DSP 702 as a signal processing unit, a frame memory 703, a recording device 704, a display device 705, a power supply system 706, and an operation system 707 are connected to each other via a bus line 710. ing.
  • An optical system 708 including a lens group that forms an image of a subject on the light receiving surface is disposed on the light receiving surface side of the image sensor 701.
  • the imaging element 701 the solid-state imaging device of this embodiment can be applied.
  • Such an imaging apparatus 700 is applied to a video camera, a digital still camera, a camera module for mobile devices, and the like.
  • a high-precision camera can be realized by mounting the above-described solid-state imaging device as the imaging element 701 in an imaging device such as a digital still camera.
  • this technique can take the following structures.
  • Analog digital in which the output signal and the reference signal are converted into digital data based on the time when the output signal and the reference signal reach a predetermined relationship by comparing the level of the input analog signal with a reference signal displaced with a set slope
  • a / D having a reading unit including a conversion unit,
  • the readout section is A comparator for comparing the analog signal potential and a reference signal whose slope can be changed;
  • a counter latch unit capable of AD conversion by processing according to the output of the comparator;
  • a bit shift function unit capable of bit shifting the digital data obtained by the counter latch unit, When performing digital correlated double sampling (CDS) using a first signal and a second signal with different bit precision obtained by comparison with reference signals of different slopes, the first signal is output by the bit shift function unit.
  • CDS digital correlated double sampling
  • an A / D converter that bit-shifts the second signal.
  • the reading unit When performing the digital CDS, the first signal is acquired with a bit precision N1, the second signal is acquired with a bit precision N2, After obtaining the first signal, take the one's complement and invert the stored data, The digital CDS is executed by shifting the second signal up to
  • the reading unit When performing the digital CDS, the first signal is acquired with a bit precision N1, the second signal is acquired with a bit precision N2, After obtaining the first signal, shift
  • the bit accuracy of the first signal is N1, and the bit accuracy of the second signal is N2,
  • the counter section Formed by a binary ripple counter including a plurality of flip-flops arranged so that clock input terminals to which a reference clock is inputted are cascade-connected,
  • the bit shift function unit A reference clock that enters the flip-flop of the least significant bit when the first signal is acquired is input to a flip-flop that is higher than
  • the bit accuracy of the first signal is N1, and the bit accuracy of the second signal is N2,
  • the counter section Formed by a binary ripple counter including a plurality of flip-flops arranged so that clock input terminals to which a reference clock is inputted are cascade-connected,
  • the bit shift function unit The stored data of the first signal is saved, the saved data is bit-shifted to
  • the counter latch section is A code counter that generates a digital code in response to a reference clock;
  • a low-order bit code latch unit that latches the digital code generated by the code counter in response to the inverted output signal of the comparator, triggered by the inverted output signal of the comparator,
  • An upper bit counter unit that counts the data of the lower bit latch unit as a carry signal
  • the lower bit code latch part is A latch for latching each bit code of the code counter;
  • the A / D converter according to (1) further including: a carry signal generation unit that generates a bit-shifted carry signal by logical synthesis of data of each bit latched in the latch and functions as the bit shift function unit .
  • the reading unit When performing the digital CDS, the first signal is acquired with a bit precision N1, the second signal is acquired with a bit precision N2,
  • the carry signal generator is
  • the bit accuracy of the first signal is N1, and the bit accuracy of the second signal is N2.
  • the upper bit counter section is Formed by a binary ripple counter including a plurality of flip-flops arranged so that clock input terminals to which the carry signal is input as a reference clock are cascade-connected, A reference clock that enters the flip-flop of the least significant bit when the first signal is acquired is input to a flip-flop that is higher than
  • the bit accuracy of the first signal is N1, and the bit accuracy of the second signal is N2.
  • the upper bit counter section is Formed by a binary ripple counter including a plurality of flip-flops arranged so that clock input terminals to which the carry signal is input as a reference clock are cascade-connected,
  • the stored data of the first signal is saved, the saved data is bit-shifted to
  • the counter latch portion is The A / D converter according to any one of (6) to (9), further including a mask circuit that secures a mask period for a high frequency of the carry signal according to a mask signal with respect to latch data of the latch.
  • the bit shift function is included between the lower bit code latch unit, the output and the upper bit counter unit, and the lower bit data is selectively received by the lower bit code latch unit and the lower bit digital
  • the A / D converter according to any one of (6) to (10), further including a lower bit counter unit that executes CDS.
  • (12) a photoelectric conversion element, and a pixel circuit that outputs an analog signal corresponding to the charge photoelectrically converted by the photoelectric conversion element to a signal line;
  • An analog digital (A / A) that compares the output level of the signal line with a reference signal displaced with a set slope and converts the output signal into digital data based on the time when the output signal and the reference signal reach a predetermined relationship.
  • the readout section is A comparator for comparing the analog signal potential of the signal line and a reference signal whose slope can be changed;
  • a counter latch unit capable of AD conversion by processing according to the output of the comparator;
  • a bit shift function unit capable of bit shifting the digital data obtained by the counter latch unit, The bit shift is performed when digital correlated double sampling (CDS) is performed by using the first signal and the second signal having different bit precisions read from the pixel circuit and obtained by comparing with reference signals having different slopes.
  • CDS digital correlated double sampling
  • a solid-state imaging device in which the first signal or the second signal is bit-shifted by a functional unit.
  • the reading unit When performing the digital CDS, the first signal is acquired with a bit precision N1, the second signal is acquired with a bit precision N2, After obtaining the first signal, take the one's complement and invert the stored data, The digital CDS is executed by shifting the second signal to
  • the reading unit When performing the digital CDS, the first signal is acquired with a bit precision N1, the second signal is acquired with a bit precision N2, After obtaining the first signal, shift
  • the counter section Formed by a binary ripple counter including a plurality of flip-flops arranged so that clock input terminals to which a reference clock is inputted are cascade-connected,
  • the bit shift function unit A reference clock that enters the flip-flop of the least significant bit when the first signal is acquired is input to a flip-flop that is higher than
  • the bit accuracy of the first signal is N1, and the bit accuracy of the second signal is N2,
  • the counter section Formed by a binary ripple counter including a plurality of flip-flops arranged so that clock input terminals to which a reference clock is inputted are cascade-connected,
  • the bit shift function unit The stored data of the first signal is saved, the saved data is bit-shifted to
  • the counter latch section is A code counter that generates a digital code in response to a reference clock;
  • a low-order bit code latch unit that latches the digital code generated by the code counter in response to the inverted output signal of the comparator, triggered by the inverted output signal of the comparator,
  • An upper bit counter unit that counts the data of the lower bit latch unit as a carry signal
  • the lower bit code latch part is A latch for latching each bit code of the code counter;
  • the solid-state imaging device according to (12), further including: a carry signal generation unit that generates a bit-shifted carry signal by logical synthesis of data of each bit latched in the latch and functions as the bit shift function unit.
  • a solid-state imaging device is A photoelectric conversion element, and a pixel circuit that outputs an analog signal corresponding to a charge photoelectrically converted by the photoelectric conversion element to a signal line;
  • An analog digital (A / A) that compares the output level of the signal line with a reference signal displaced with a set slope and converts the output signal into digital data based on the time when the output signal and the reference signal reach a predetermined relationship.
  • the readout section is A comparator for comparing the analog signal potential of the signal line and a reference signal whose slope can be changed;
  • a counter latch unit capable of AD conversion by processing according to the output of the comparator;
  • a bit shift function unit capable of bit shifting the digital data obtained by the counter latch unit, The bit shift is performed when digital correlated double sampling (CDS) is performed by using the first signal and the second signal having different bit precisions read from the pixel circuit and obtained by comparing with reference signals having different slopes.
  • CDS digital correlated double sampling
  • 100, 100A to 100G Semiconductor device, 110, 110A to 110G: First chip (analog chip), 111 (-0, -1, ...) ... Sensor, 112 (-0,- 1, ...) ... sample hold (SH) circuit, 113 (-0, -1, ...) ... amplifier, 114 (-0, -1, 7) ... TCV ( Via), 115 ( ⁇ 0, ⁇ 1, so.. Sampling switch, 120, 120A to 120G... Second chip (logic chip, digital chip), 121 ( ⁇ 0, ⁇ 1,. ..) Sampling switch, 122 (-0, -1,...) ... Quantizer, 123 ... Signal processing circuit, 124 (-0, -1, ...) ...
  • Comparator, 125 (-0, -1, ...) ... Counter, 200 Fixed Imaging device 210 ... Pixel unit 220 ... Row scanning unit 230 ... Column scanning unit 240 ... System control unit 250 ... Column signal processing unit 300 ... Solid-state imaging device , 310 ... Pixel part, 320 ... Row scanning part, 330 ... Column scanning part, 340 ... System control part, 350 ... Column ADC, 360 ... DAC (ramp signal generator) 370 ... Amplifier circuit (S / A), 380 ... Signal processing unit, 400, 400A ... Counter and bit shift system, 410 ... Binary ripple counter, 420 ... Bit shift circuit, 500 ... Gray code counter, 600, 600A to 600E ... Column processing part, 610 ...
  • Comparator 620, 620A ... Lower bit Gray code latch part (lower bit latch part) 630, 630B, 630C ... upper bit U / D counter (upper bit counter) (U / B counter), 640 ... bit shift switch pulse generator, 650 ... bit shift circuit, 700 ..Electronic equipment (imaging device)

Landscapes

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Abstract

　本発明は、固定パターンノイズを除去することができ、画像の破綻を防止でき、ビットシフト時において適切なキャリー信号を生成でき、しかもビットシフトによりキャリー信号の周波数が増えたとしてもビット不整合性を回避することが可能なＡ／Ｄ変換器、固体撮像装置および電子機器を提供することができるようにするＡ／Ｄ変換器、固体撮像装置および電子機器に関する。 読み出し部は、アナログ信号電位とスロープが変更可能な参照信号を比較する比較器と、比較器の出力に応じた処理によりＡＤ変換が可能なカウンタラッチ部と、カウンタラッチ部で得られるデジタルデータをビットシフトすることが可能なビットシフト機能部と、を含み、異なるスロープの参照信号との比較により得られた異なるビット精度の第１の信号と第２の信号によるデジタルＣＤＳを行う際に、ビットシフト機能部により第１の信号または第２の信号をビットシフトさせる。

Description

Ａ／Ｄ変換器、固体撮像装置および電子機器
　本発明は、ＣＭＯＳイメージセンサ等の固体撮像装置等に適用可能なＡ／Ｄ変換器、固体撮像装置および電子機器に関するものである。
　近年デジタルスチルカメラやカムコーダ、監視カメラ等の用途に、ＣＭＯＳイメージメーセンサが広く使われるようになり、市場も拡大している。
　ＣＭＯＳイメージセンサは、各画素に入射した光を光電変換素子であるフォトダイオードで電子に変換し、それを一定期間蓄積した上で、その蓄積電荷量を反映した信号をデジタル化して外部に出力する。
　一般に、ＣＭＯＳイメージセンサの画素回路は、フォトダイオードからの電荷信号を、画素回路に内蔵したソースフォロワによって出力（垂直）信号線の電位信号に変換して出力する。
　読み出し時の画素の選択は行単位で順次実行され、選択行における各列の画素信号は順次あるいは並列的にアナログデジタル（Ａ／Ｄ）変換されて、撮像データとして出力される。
　特に近年、高速化のために列ごとにＡ／Ｄ変換器を備え、一斉に変換が行われるケースが増えている。
　ＣＭＯＳイメージセンサにおけるＡ／Ｄ変換には、ランプ波形を参照信号（参照電圧）として画像信号と比較器で比較し、比較器の出力が反転するまでカウンタで時間積分する、スロープ方式Ａ／Ｄ変換器が広く利用されている。
　スロープ方式Ａ／Ｄ変換器は線形性やノイズ特性が良い。
　さらに、画素列ごと複数個のＡ／Ｄ変換器を配列して同時にＡ／Ｄ変換をするカラムＡ／Ｄ変換器は、Ａ／Ｄ変換器１個あたりの動作周波数を落とすため高速化できる。また、参照電圧生成器を各Ａ／Ｄ変換器で共有するため面積・消費電力効率が良く、他のＡ／Ｄ変換方式と比較してＣＭＯＳイメージセンサとの相性が良い。
　特許文献１には次の技術が開示されている。
　この技術では、１つの比較器に対して異なるランプ波傾きを生成する複数の参照電圧生成器を有し、撮像画像が暗所で高ビット精度、撮像画像が明所で低ビット精度でデータを取得することでダイナミックレンジの広い画像を得ることができる。
　この技術は、細かい階調が要求されるのは暗所のみであるという画像センシングの性質を利用している。
　また、特許文献２，３には次のような技術が開示されている。
　この技術は、カラムＡ／Ｄ変換器において、下位ビットを複数カラム毎に配置したグレイコードカウンタおよびラッチで取得し、上位ビットをカラム毎に配置したバイナリリップルカウンタで取得することで、大幅に消費電力を低減する。
　この技術では、上位ビットは既存技術のとおりにリップルカウンタにおけるアップダウンカウントでデジタルＣＤＳ（Correlated Double Sampling；相関二重サンプリング）を実現する。
　下位ビットはグレイコードであるため黒レベルと画像データをそれぞれラッチに格納し、デジタルプロセッサなどに各データを転送してバイナリコードに変換してからデジタルＣＤＳを施す。
特開２０１１-２１１５３５号公報 特開２０１１-２３４３２６号公報 特開２０１１-２５０３９５号公報
　ところが、上記特許文献１，２，３に開示された技術は以下の不利益がある。
　特許文献１に開示された技術では、高ビット精度および低ビット精度で、黒レベルと画像データを２回ずつ読み出すため、撮像のフレームレートが犠牲になる。
　さらに、低ビット精度の読み出しは黒レベルを後に読み出すため、固定パターンノイズを完全に除去することができない。
　低ビット精度の画像データは、高ビット精度で取得した黒レベルを用いてＣＤＳを施せば固定パターンノイズを除去するとともに、低ビット精度での黒レベル読み出し期間が必要なくなるためフレームレートを高速化できる。
　しかし、黒レベルと画像データのビット精度が異なると、１ＬＳＢ当たりのアナログ電圧値が異なるため、既存のアップダウンカウントによるカウンタ内デジタルＣＤＳを施すと画像データが破綻する。
　特許文献２に開示された技術では、下位ビットをグレイコードカウンタ、上位ビットをバイナリリップルカウンタとする構成において、グレイコードカウンタのタイミングに同期した信号をキャリーとしてリップルカウンタに送る。
　黒レベルと画像データのビット精度が異なりカウンタ内ＣＤＳを施す場合、上位ビットのビット重み（電圧値）が等しくなるようにビットシフトさせたキャリー信号を生成する必要がある。
　特許文献２には『下位ビットラッチ部のデータをキャリーとしてカウントする上位ビットカウンタとを含む』との記載があるが、下位ビットラッチ部のデータは、ビットシフト時において適切なキャリー信号ではない。
　また、特許文献３に開示された技術では、ビット不整合性を回避するために、グレイコードカウンタのラッチ部よりキャリーマスク信号を生成し、キャリー信号をマスクする。
　しかし、ビットシフトによりキャリー信号の周波数が倍増すると、マスク期間が不十分となりビット不整合性を回避できない可能性がある。
　本発明は、固定パターンノイズを除去することができ、画像の破綻を防止でき、ビットシフト時において適切なキャリー信号を生成でき、しかもビットシフトによりキャリー信号の周波数が増えたとしてもビット不整合性を回避することが可能なＡ／Ｄ変換器、固体撮像装置および電子機器を提供することにある。
　本発明の第１の観点のＡ／Ｄ変換器は、入力アナログ信号のレベルを設定されたスロープで変位する参照信号と比較して、出力信号と参照信号とが既定の関係に達する時期に基づいて当該出力信号をデジタルデータ化するアナログデジタル（Ａ／Ｄ）変換部を含む読み出し部を有し、上記読み出し部は、上記信号線のアナログ信号電位とスロープが変更可能な参照信号を比較する比較器と、上記比較器の出力に応じた処理によりＡＤ変換が可能なカウンタラッチ部と、上記カウンタラッチ部で得られるデジタルデータをビットシフトすることが可能なビットシフト機能部と、を含み、異なるスロープの参照信号との比較により得られた異なるビット精度の第１の信号と第２の信号によるデジタル相関二重サンプリング（ＣＤＳ）を行う際に、上記ビットシフト機能部により上記第１の信号または第２の信号をビットシフトさせる。
　本発明の第２の観点の固体撮像装置は、光電変換素子と、当該光電変換素子で光電変換された電荷に対応したアナログ信号を信号線に出力する画素回路と、上記信号線の出力レベルを設定されたスロープで変位する参照信号と比較して、出力信号と参照信号とが既定の関係に達する時期に基づいて当該出力信号をデジタルデータ化するアナログデジタル（Ａ／Ｄ）変換器を含む読み出し部と、を有し、上記読み出し部は、上記信号線のアナログ信号電位とスロープが変更可能な参照信号を比較する比較器と、上記比較器の出力に応じた処理によりＡＤ変換が可能なカウンタラッチ部と、上記カウンタラッチ部で得られるデジタルデータをビットシフトすることが可能なビットシフト機能部と、を含み、上記画素回路から読み出され、異なるスロープの参照信号との比較により得られた異なるビット精度の第１の信号と第２の信号によるデジタル相関二重サンプリング（ＣＤＳ）を行う際に、上記ビットシフト機能部により上記第１の信号または第２の信号をビットシフトさせる。
　本発明の第３の観点の電子機器は、固体撮像装置を有し、上記固体撮像装置は、光電変換素子と、当該光電変換素子で光電変換された電荷に対応したアナログ信号を信号線に出力する画素回路と、上記信号線の出力レベルを設定されたスロープで変位する参照信号と比較して、出力信号と参照信号とが既定の関係に達する時期に基づいて当該出力信号をデジタルデータ化するアナログデジタル（Ａ／Ｄ）変換器を含む読み出し部と、を有し、上記読み出し部は、上記信号線のアナログ信号電位とスロープが変更可能な参照信号を比較する比較器と、上記比較器の出力に応じた処理によりＡＤ変換が可能なカウンタラッチ部と、上記カウンタラッチ部で得られるデジタルデータをビットシフトすることが可能なビットシフト機能部と、を含み、上記画素回路から読み出され、異なるスロープの参照信号との比較により得られた異なるビット精度の第１の信号と第２の信号によるデジタル相関二重サンプリング（ＣＤＳ）を行う際に、上記ビットシフト機能部により上記第１の信号または第２の信号をビットシフトさせる。
　本発明によれば、固定パターンノイズを除去することができ、画像の破綻を防止でき、ビットシフト時において適切なキャリー信号を生成でき、しかもビットシフトによりキャリー信号の周波数が増えたとしてもビット不整合性を回避することができる。
本技術の実施形態に係る半導体装置の積層構造の一例を示す図である。 本実施形態に係る半導体装置における回路等の第１の配置構成例を示す図である。 本実施形態に係る半導体装置の信号の時間的関係を示す図である。 本実施形態に係る半導体装置における回路等の第２の配置構成例を示す図である。 本実施形態に係る半導体装置における回路等の第３の配置構成例を示す図である。 図５の半導体装置の動作を時間軸の波形で、隣接カラムからの干渉を低減できること示す図である。 本実施形態に係る固体撮像装置（ＣＭＯＳイメージセンサ）の基本的な構成例を示す図である。 本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。 本実施形態に係る列並列ＡＤＣ搭載固体撮像装置（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。 図９の列並列ＡＤＣ搭載固体撮像装置（ＣＭＯＳイメージセンサ）における要部をより具体的に示すブロック図である。 本実施形態に係る第１のカラムＡＤＣ（カラムＡ／Ｄ変換器）の構成例を示す図である。 第１のカラムＡＤＣにおいて、ビットシフト回路を用いた第１のビットシフトデジタルＣＤＳ方法について説明するための図である。 第１のカラムＡＤＣにおいて、ビットシフト回路を用いた第２のビットシフトデジタルＣＤＳ方法について説明するための図である。 図１２の第１のビットシフトデジタルＣＤＳのタイミングチャートを示す図である。 図１３の第２のビットシフトデジタルＣＤＳのタイミングチャートを示す図である。 バイナリリップルカウンタによるカウンタおよびビットシフト系の第１の実現例を示す図である。 バイナリリップルカウンタによるカウンタおよびビットシフト系の第２の実現例を示す図である。 本実施形態に係る第２のカラムＡＤＣ（カラムＡ／Ｄ変換器）の基本的な構成例を示す第１図である。 本実施形態に係る第２のカラムＡＤＣ（カラムＡ／Ｄ変換器）の基本的な構成例を示す第２図である。 本実施形態に係る第２のＡＤＣのカラム処理部のグレイコードラッチ部およびＵ／Ｄカウンタ（リップルカウンタ）部の具体的な構成例を示す図である。 図２０の回路のタイミングチャートである。 本実施形態に係る第２のＡＤＣのカラム処理部のグレイコードラッチ部およびＵ／Ｄカウンタ（リップルカウンタ）部の具体的な第２の構成例を示す図である。 図２２の回路のタイミングチャートである。 本実施形態に係る第２のＡＤＣのカラム処理部のグレイコードラッチ部およびＵ／Ｄカウンタ（リップルカウンタ）部の具体的な第３の構成例を示す図である。 本実施形態に係る第２のＡＤＣのカラム処理部のグレイコードラッチ部およびＵ／Ｄカウンタ（リップルカウンタ）部の具体的な第４の構成例を示す図である。 本実施形態に係る第２のＡＤＣのカラム処理部のグレイコードラッチ部およびＵ／Ｄカウンタ（リップルカウンタ）部の具体的な第５の構成例を示す図である。 図２６の下位ビットＵ／Ｄカウンタ部の動作を中心とするタイミングチャートである。 本実施形態に係る第２のＡＤＣのカラム処理部のグレイコードラッチ部およびＵ／Ｄカウンタ（リップルカウンタ）部の具体的な第６の構成例を示す図である。 図２８の下位ビットＵ／Ｄカウンタ部の動作を中心とするタイミングチャートである。 図２８の回路の全体的なタイミングチャートである。 本実施形態に係る固体撮像装置が適用される電子機器の構成の一例を示す図である。
　以下、本技術の実施形態を図面に関連付けて説明する。
　なお、説明は以下の順序で行う。
１．半導体装置の概要
１．１　半導体装置における第１の配置構成例
１．２　半導体装置における第２の配置構成例
１．３　半導体装置における第３の配置構成例
２．固体撮像装置の概要
２．１　固体撮像装置の基本的な構成例
２．２　列並列ＡＤＣ搭載固体撮像装置の全体構成例
２．３　第１のカラムＡＤＣの基本構成例
２．４　カウンタおよびビットシフト系の第１の実現例
２．５　カウンタおよびビットシフト系の第２の実現例
２．６　第２のカラムＡＤＣの基本構成例
２．７　グレイコードカウンタの構成例
２．８　カラム処理部の第１の構成例
２．９　カラム処理部の第２の構成例
２．１０　カラム処理部の第３の構成例
２．１１　カラム処理部の第４の構成例
２．１２　カラム処理部の第５の構成例
２．１３　カラム処理部の第６の構成例
３．電子機器の構成例
＜１．半導体装置の概要＞
　図１は、本実施形態に係る半導体装置の積層構造の一例を示す図である。
　本実施形態の半導体装置１００は、アレイ状に配置された、光電変換素子等を含む複数のセンサを有する。
　以下では、このような構成を有する半導体装置の構成例を説明した後、半導体装置の一例として固体撮像装置であるＣＭＯＳイメージセンサの構成例について説明する。
　そして、固体撮像装置に適用可能なスロープ型ＡＤ変換器の具体的な構成例について詳細に説明する。
　本スロープ型Ａ／Ｄ変換器は、固定パターンノイズを除去することができ、画像の破綻を防止でき、ビットシフト時において適切なキャリー信号を生成でき、しかもビットシフトによりキャリー信号の周波数が増えたとしてもビット不整合性を回避することできる。
　半導体装置１００は、図１に示すように、第１チップ（上チップ）１１０と第２チップ（下チップ）１２０の積層構造を有する。
　積層される第１チップ１１０と第２チップ１２０は、第１チップ１１０に形成されたビア（ＴＣ（Ｓ）Ｖ（Through Contact(Silicon) VIA））により電気的に接続される。
　この半導体装置１００は、ウェハレベルで貼り合わせ後、ダイシングで切り出した積層構造の半導体装置として形成される。
　上下２チップの積層構造において、第１チップ１１０はアイレ状に複数のセンサが配置されたアナログチップ（センサチップ）で構成される。
　第２チップ１２０は第１チップ１１０からＴＣＶを介して転送されるアナログ信号を量子化する回路および信号処理回路を含むロジックチップ（デジタルチップ）で構成される。
　ボンディングパッドＢＰＤおよび入出力回路は第２チップ１２０に形成されており、第１チップ１１０には、第２チップ１２０にワイヤーボンドするための開口部ＯＰＮが形成されている。
　そして、本実施形態に係る２チップの積層構造を有する半導体装置１００は、以下の特徴的な構成を有する。
　第１チップ１１０と第２チップ１２０間の電気的接続は、たとえばビア（ＴＣＶ）を通して行われる。
　ＴＣＶ（ビア）の配置位置はチップ端、もしくはパッド（ＰＡＤ）と回路領域の間とする。
　たとえば、制御信号ならびに電力供給用ＴＣＶは主にチップ角部の４箇所に集中し、第１チップ１１０の信号配線領域を削減することができる。
　第１チップ１１０の配線層数削減により、電源線抵抗が増加し、ＩＲ-Ｄｒｏｐが増大する課題に対し、ＴＣＶを有効に配置することで、第２チップ１２０の配線を用いて第１チップ１１０の電源のノイズ対策や安定供給等のための強化を行うことが可能である。
＜１．１　半導体装置における第１の配置構成例＞
　図２は、本実施形態に係る半導体装置における回路等の第１の配置構成例を示す図である。
　図２の半導体装置１００Ａは、積層構造を有する第１チップ１１０Ａと第２チップ１２０Ａの回路等の配置が容易に理解できるように、第１チップ１１０Ａと第２チップ１２０Ａが２次元的に展開されて示されている。
　第１チップ１１０Ａには、アレイ状に配置された複数のセンサ１１１（－０，－１、・・・）、各センサ１１１（－０，－１、・・・）の出力アナログ信号（センサ信号）を伝送する第１信号線ＬＳＧ１（－０，－１、・・・）が形成されている。
　第１チップ１１０Ａにおいて、第１信号線ＬＳＧ１（－０，－１、・・・）には、各センサ１１１（－０，－１、・・・）のセンサ信号を第１クロックＣＬＫ１１でサンプリングするサンプルホールド（ＳＨ）回路１１２（－０，－１、・・・）が配置されている。
　第１信号線ＬＳＧ１（－０，－１、・・・）には、それぞれサンプルホールド（ＳＨ）回路１１２（－０，－１、・・・）の出力センサ信号を増幅する増幅器（アンプ）１１３（－０，－１、・・・）が配置されている。
　そして、第１チップ１１０Ａには、第１信号線ＬＳＧ１（－０，－１、・・・）を第２チップ１２０Ａ側と電気的に接続し、センサ信号を伝送するためのＴＣＶ１１４（－０，－１、・・・）が形成されている。
　なお、図示していないが、第１チップ１１０Ａには、電源や制御信号用のＴＣＶも形成される。
　第２チップ１２０Ａには、第１チップ１１０Ａに形成された各ＴＣＶ１１４に接続された第２信号線ＬＳＧ２（－０，－１、・・・）が形成されている。
　各第２信号線ＬＳＧ２（－０，－１、・・・）には、ＴＣＶ１１４を伝送されたセンサ信号を第２クロックＣＬＫ１２でサンプリングするサンプリングスイッチ１２１（－０，－１、・・・）が配置されている。
　各第２信号線ＬＳＧ２（－０，－１、・・・）には、サンプリングスイッチ１２１（－０，－１、・・・）でサンプリングされた信号を量子化する量子化器１２２（－０，－１、・・・）が配置されている。
　第２チップ１２０Ａには、各量子化器１２２（－０，－１、・・・）で量子化された信号をデジタル演算処理する信号処理回路１２３が配置されている。
　半導体装置１００Ａにおいて、各センサ１１１から出力される信号は、ＳＨ回路１１２でサンプルホールドされ、アンプ１１３を介してＴＣＶ１１４に伝送される。
　ここで、センサ１１１からＳＨ回路１１２から出力される信号の電力が十分に大きい場合については、アンプはなくとも良い。
　ＴＣＶ１１４を通して伝送された信号はロジックチップ（デジタルチップ）である第２チップ１２０Ａ上のサンプリングスイッチ１２１でサンプリングされ、量子化器１２２を用いて電圧方向に量子化される。このようにしてデジタル化したデータは信号処理回路１２３で演算処理される。
　本技術ではＴＣＶ１１４を伝送する信号は時間方向に離散化されており、電圧方向には連続の信号、すなわち離散時間アナログ信号としている。
　この場合についても、隣接するＴＣＶ１１４からの信号の干渉が発生する。
　ただし、ＳＨ回路１１２でサンプルホールドするタイミングを制御する第１クロックＣＬＫ１１と、第２チップ１２０Ａ上で離散時間アナログ信号をサンプリングする第２クロックＣＬＫ１２のタイミングを適切に制御することにより、ＴＣＶ間の干渉を回避できる。
　図３（Ａ）～（Ｃ）は、本実施形態に係る半導体装置の信号の時間的関係を示す図である。
　図３（Ａ）はＴＣＶを伝送された信号が供給されるノードＮＤ１１の信号波形を、図３（Ｂ）は第１クロックＣＬＫ１１を、図３（Ｃ）は第２クロックＣＬＫ１２を、それぞれ示している。
　今、ＴＣＶ１１４を介して伝送される離散時間アナログ信号のノードＮＤ１１に着目する。
　第１クロックＣＬＫ１１はすべてのセンサ１１１に接続されたＳＨ回路１１２で共通のタイミングを使用しているため、ノードＮＤ１１と隣接するノードＮＤ１２の信号遷移の時間は理想的には同期化されている。
　ただし、たとえば信号の配線遅延などでノードＮＤ１１とノードＮＤ１２にセンサからの信号出力タイミングがずれた場合については、図３（Ａ）に示すようにノードＮＤ１１の信号に干渉に起因するヒゲが発生する。
　しかしながら、１データ伝送する区間において信号はＳＨ回路１１２で既に時間離散化されているため、この区間においては一定値であり、十分に時間を経過すれば所望の値に静定する。
　この十分に値が静定したタイミングで第２クロックＣＬＫ１２を用いてサンプリングを行うように駆動を行うことで、ＴＣＶ１１４の干渉により発生する誤差を無視できるレベルまで低減することが可能となる。
＜１．２　半導体装置における第２の配置構成例＞
　図４は、本実施形態に係る半導体装置における回路等の第２の配置構成例を示す図である。
　図４の半導体装置１００Ｂが図２の半導体装置１００Ａと異なる点は以下の通りである。
　すなわち、第２チップ１２０Ｂにおいて、各第２信号線ＬＳＧ２（－０，－１、・・・）に配置されるサンプリングスイッチ１２１（－０，－１、・・・）と量子化器１２２（－０，－１、・・・）の配置位置（接続位置）が逆になっている。
　本技術における第２クロックＣＬＫ１２のタイミングでのサンプリングと量子化は、連続時間での量子化と量子化器１２２に接続されたサンプリングスイッチ１２１というように順番を入れ替えても構わない。
　この場合、サンプリングスイッチ１２１の動作はフリップフロップを各信号に対して設けることで実現される。
　図２のような構成をとった場合、サンプリングスイッチ１２１がオフにあるとき（切れるとき）にｋＴ/Ｃノイズが発生し、これが問題となるおそれがあるが、図４の構成であればｋＴ/Ｃノイズが発生しない。
＜１．３　半導体装置における第３の配置構成例＞
　図５は、本実施形態に係る半導体装置における回路等の第３の配置構成例を示す図である。
　図５の半導体装置１００Ｃが図２および図４の半導体装置１００Ａ，１００Ｂと異なる点は以下の通りである。
　すなわち、第２チップ１２０Ｃにおいては、サンプリングスイッチと量子化器の代わりに、比較器１２４（－０，－１、・・・）およびカウンタ１２５（－０，－１、・・・）が設けられている。
　この第２チップ１２０Ｃにおいては、ランプ信号ＲＡＭＰとＴＣＶ１１４を伝送されたセンサ信号を比較器１２４により比較することにより電圧軸から時間軸への変換を行って、時間情報をカウンタ１２５で量子化する。
　この場合に図３と同様の原理で隣接カラムからの干渉を低減できることを図６に示す。図５の構成において、ＡＤ変換動作はランプ波ＲＡＭＰと信号を比較し、この時間をカウンタ１２５でデジタル値に変換することで行われている。したがって、ランプ波およびカウンタ１２５が動作していない時間については、ＡＤ変換器で信号の取り込みは行われない。
　ここで図６に示すように、信号出力ＬＳＧ０-Ｎが十分に静定してから、ランプ波の遷移およびカウンタの動作を開始することにより、図３と同様に隣接ＴＣＶからの干渉による誤差を低減することが可能になる。
＜２．固体撮像装置の概要＞
　本実施形態に係る半導体装置の一例として固体撮像装置であるＣＭＯＳイメージセンサの構成例について説明する。
＜２．１　固体撮像装置の基本的な構成＞
　図７は、本実施形態に係る固体撮像装置（ＣＭＯＳイメージセンサ）の基本的な構成例を示す図である。
　図７のＣＭＯＳイメージセンサ２００は、画素部２１０、行走査部２２０、列走査部２３０、システム制御部２４０、および列（カラム）信号処理部２５０を有する。
　そして、行走査部２２０、列走査部２３０、および列信号処理部２５０により画素信号読み出し部が形成される。
　この半導体装置としてのＣＭＯＳイメージセンサ２００は、図１の積層構造が採用される。
　本実施形態において、この積層構造においては、基本的に、第１チップ１１０には画素部２１０が配置され、第２チップ１２０に行走査部２２０、列走査部２３０、システム制御部２４０、および列信号処理部２５０が配置される。
　そして、画素の駆動信号や画素（センサ）のアナログ読み出し信号、電源電圧等は第１チップ１１０に形成されるＴＣＶを通して、第１チップ１１０と第２チップ１２０間で送受される。
　画素部２１０は、複数の単位回路としての画素回路（画素）２１０ＡがＭ行×Ｎ列の２次元状（マトリクス状）に配列されている。
　図８は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
　この画素回路２１０Ａは、たとえばフォトダイオード（ＰＤ）からなる光電変換素子（以下、単にＰＤというときもある）２１１を有する。
　そして、画素回路２１０Ａは、この１個の光電変換素子２１１に対して、転送トランジスタ２１２、リセットトランジスタ２１３、増幅トランジスタ２１４、および選択トランジスタ２１５の４つのトランジスタを能動素子として有する。
　光電変換素子２１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
　転送素子としての転送トランジスタ２１２は、光電変換素子２１１と入力ノードとしてのフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴＲＧを通じてそのゲート（転送ゲート）に制御信号である転送信号ＴＲＧが与えられる。
　これにより、転送トランジスタ２１２は、光電変換素子２１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
　リセットトランジスタ２１３は、電源電圧ＶＤＤが供給される電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートに制御信号であるリセット信号ＲＳＴが与えられる。
　これにより、リセット素子としてのリセットトランジスタ２１３は、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
　フローティングディフュージョンＦＤには、増幅素子としての増幅トランジスタ２１４のゲートが接続されている。すなわち、フローティングディフュージョンＦＤは増幅素子としての増幅トランジスタ２１４の入力ノードとして機能する。
　増幅トランジスタ２１４と選択トランジスタ２１５は電源電圧ＶＤＤが供給される電源ラインＬＶＤＤと信号線ＬＳＧＮとの間に直列に接続されている。
　このように、増幅トランジスタ２１４は、選択トランジスタ２１５を介して信号線ＬＳＧＮに接続され、画素部外の定電流源ＩＳとソースフォロアを構成している。
　そして、選択制御線ＬＳＥＬを通してアドレス信号に応じた制御信号である選択信号ＳＥＬが選択トランジスタ２１５のゲートに与えられ、選択トランジスタ２１５がオンする。
　選択トランジスタ２１５がオンすると、増幅トランジスタ２１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線ＬＳＧＮに出力する。信号線ＬＳＧＮを通じて、各画素から出力された電圧は、列信号処理部２５０に出力される。
　これらの動作は、たとえば転送トランジスタ２１２、リセットトランジスタ２１３、および選択トランジスタ２１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
　画素部２１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
　ＬＲＳＴ、ＬＴＲＧ、ＬＳＥＬの各制御線はそれぞれＭ本ずつ設けられている。
　これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬは、行走査部２２０により駆動される。
　このような構成を有する画素部２１０は、上述したように、信号配線および制御配線を含んで第１チップ１１０に形成される。
　そして、本実施形態においては、第１チップ１１０に配置される増幅トランジスタ２１４とソースフォロワを形成する定電流源ＩＳは第２チップ１２０側に配置される。
　なお、画素回路の構成は図８の構成に限らず、トランジスタ型やＦＤ共有型など、種々の構成を適用可能である。
　行走査部２２０は、システム制御部２４０の制御の下、画素部２１０の中の任意の行に配置された画素の動作を制御する。行走査部２２０は、制御線ＬＳＥＬ、ＬＲＳＴ、ＬＴＲＧを通して画素を制御する。
　行走査部２２０は、たとえばシャッターモード切替信号に応じて露光方式を行毎に露光を行うローリングシャッター方式または前画素動に露光を行うグローバルシャッター方式に切り替えて、画像駆動制御を行う。
　列走査部２３０および列信号処理部２５０は、システム制御部２４０の制御部の下、行走査部２２０により読み出し制御された画素行のデータを、信号線ＬＳＧＮを介して受け取り、後段の信号処理回路に転送する。
　列信号処理部２５０は、ＣＤＳ回路やＡＤＣ（Analog digital converter：アナログデジタルコンバータ）を含む。
［列並列ＡＤＣ搭載固体撮像装置の構成例］
　なお、本実施形態に係る固体撮像装置（ＣＭＯＳイメージセンサ）は、特に限定されないが、たとえば列並列型のアナログ－デジタル変換装置（以下、ＡＤＣと略すこともある）を搭載した固体撮像装置として構成することも可能である。
　以下、列並列型のＡＤＣを搭載した固体撮像装置（ＣＭＯＳイメージ）の構成例について説明する。
　ここでは、まず、列並列ＡＤＣ搭載固体撮像装置の全体の構成例について説明する。その後、全ビットバイナリコードのカウンタがアレイ状に配置された第１のカラムＡＤＣを含む第１の固体撮像装置（ＣＭＯＳイメージセンサ）について説明する。
　その後に、下位ビットグレイコードおよび上位ビットバイナリコードの複合カウンタがアレイ状に配置された第２のカラムＡＤＣを含む第２の固体撮像装置（ＣＭＯＳイメージセンサ）について説明する。
　本実施形態においては、複数のカウンタがアレイ状に配列される第１および第２のＡＤＣにおいて、以下の特徴的な構成を有する。
　基本的に固体撮像装置は、１つの比較器に対して異なるランプ波傾きを生成する参照信号（電圧）生成部を有し、撮像画像が暗所で高ビット精度、撮像画像が明所で低ビット精度でデータ取得することでダイナミックレンジの広い画像を得るように構成される。
　すなわち、第１および第２の固体撮像装置（ＣＭＯＳイメージセンサ）は、通常の読み出しでＣＤＳを施す機能に加えて、異なるビット精度の第１の信号と第２の信号でデジタルＣＤＳを施すことが可能に構成される。
　その基本概念を以下に示す。
　本実施形態の第１および第２のＡＤＣにおいては、異なるビット精度の第１の信号（Ｎ１ビット精度）と第２の信号（Ｎ２ビット精度）でデジタルＣＤＳを施す場合、ビットシフト回路を有するカウンタの構成にする。この場合、たとえばカウンタはアップダウンカウントするように構成される。
　このような構成を採用することにより、高ビット精度および低ビット精度で、黒レベルと画像データを２回ずつ読み出す必要がなく、撮像のフレームレートが犠牲になることを防止できる。また、固定パターンノイズを完全に除去することができる。さらに、アップダウンカウントによるカウンタ内デジタルＣＤＳを施したとしても画像データが破綻することを防止できる。
　本実施形態においては、第１の信号を高ビット精度で取得する場合（Ｎ１＞Ｎ２）を想定して記述するが、その限りではない。ビットシフトを用いたデジタルＣＤＳは、第２の信号を上位にビットシフトするか、第１の信号を下位にビットシフトすることで実現できる。
　第１のＡＤＣについては、バイナリリップルカウンタのみの構成におけるビットシフト回路について記述する。
　第１の信号取得時に最下位ビットのフリップフロップに入る基準クロックを、第２の信号取得時に｜Ｎ１－Ｎ２｜ビット上位のフリップフロップに入れることで、各信号のビット重みが揃い、カウンタ内デジタルＣＤＳが可能となる。
　ビットシフト回路は基準クロックの入り口をスイッチで切り替える構成で実現できる。
　また、もう一つの実施形態として次の構成を採用可能である。
　すなわち、第１の信号の格納データを退避させ、退避データを｜Ｎ１－Ｎ２｜ビット下位側にビットシフトしてリップルカウンタ内のラッチに書き込み、第２の信号の読み出しをする構成のビットシフト回路で、カウンタ内デジタルＣＤＳを実現できる。
　第２のＡＤＣについては、上位ビットをバイナリリップルカウンタ、下位ビットをグレイコードカウンタとするような、１つの画素データに対して複数のカウンタでＡ／Ｄ変換を行う構成において記述する。
　先行技術では、グレイコードカウンタの最上位ビットに相当するラッチ部データをキャリー信号として、異なるカウンタの同期を実現していた。
　ビットシフトをする場合、グレイコードカウンタの各ビットのラッチ部データの論理合成により｜Ｎ１－Ｎ２｜ビットシフトしたキャリー信号を生成する、キャリー信号生成部を有することでカウンタ内デジタルＣＤＳを実現できる。
　キャリー信号生成部がビットシフト回路に相当する。
　もう１つの実施形態として、バイナリリップルカウンタのみと同様に、第１の信号を下位側にビットシフトする手法も有効である。
　このとき、バイナリデータの最下位側のデータをグレイコードに変換してグレイコードカウンタ内のラッチに格納する方法と、バイナリリップルカウンタの最下位側に余分にフリップフロップを持っておく方法が採用可能である。
　ビット不整合性防止のキャリーマスク信号は、キャリー信号に対してのマスクではなく、キャリー信号を生成する元のラッチデータに対してのマスクとすることで、キャリー信号の高周波化に対するマスク期間の確保を実現できる。
　以下、第１のＡＤＣおよび第２のＡＤＣについて具体的に説明する。
＜２．２　列並列ＡＤＣ搭載固体撮像装置の全体構成例＞
　図９は、本実施形態に係る列並列ＡＤＣ搭載固体撮像装置（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
　図１０は、図９の列並列ＡＤＣ搭載固体撮像装置（ＣＭＯＳイメージセンサ）における要部をより具体的に示すブロック図である。
　この固体撮像装置３００は、図９および図１０に示すように、撮像部としての画素部３１０、行（垂直）走査部３２０、列（水平転送）走査部３３０、システム制御部３４０、および図７の列信号処理部としてのカラムＡＤＣ３５０を有する。なお、画素信号読み出し部は、行走査部３２０等を含んで構成される。
　固体撮像装置３００は、参照信号生成部としてのＤ／Ａ変換器３６１を含むＤＡＣおよびバイアス回路３６０、アンプ回路（Ｓ／Ａ）３７０、および信号処理部３８０を有する。
　これらの構成要素のうち、画素部３１０、行走査部３２０、列走査部３３０、カラムＡＤＣ３５０、ＤＡＣおよびバイアス回路３６０、並びにアンプ回路（Ｓ／Ａ）３７０はアナログ回路により構成される。
　また、システム制御部３４０、および信号処理部３８０はデジタル回路により構成される。
　本実施形態に係るカラムＡＤＣ３５０は、上述したように、以下の特徴的な構成を有する。
　カラムＡＤＣ３５０は、１つの比較器に対して、ＤＡＣ（参照信号生成部）３６１から異なる傾きのランプ波が供給されて、撮像画像が暗所で高ビット精度、撮像画像が明所で、低ビット精度でデータ取得する。これにより、カラムＡＤＣ３５０は、ダイナミックレンジの広い画像を得るように構成される。
　すなわち、カラムＡＤＣ３５０は、通常の読み出しでＣＤＳを施す機能に加えて、異なるビット精度の第１の信号（たとえばＰ相時の読み出し信号）と第２の信号（Ｄ相時の読み出し信号）でデジタルＣＤＳを施すことが可能に構成される。
　このため、カラムＡＤＣ３５０は、異なるビット精度の第１の信号（Ｎ１ビット精度）と第２の信号（Ｎ２ビット精度）でデジタルＣＤＳを施す場合、ビットシフト回路を有するアップダウンカウンタが採用される。
　画素部３１０は、光電変換素子（フォトダイオード）と画素内アンプとを含む、たとえば図８に示すような画素がｍ行ｎ列の２次元状（マトリクス状）に配列されている。
　また、固体撮像装置３００においては、画素部３１０の信号を順次読み出すための制御回路として次の回路が配置されている。
　すなわち、固体撮像装置３００においては、制御回路として内部クロックを生成するシステム（タイミング）制御部３４０、行アドレスや行走査を制御する行走査部３２０、そして列アドレスや列走査を制御する列走査部３３０が配置される。
　システム制御部３４０は、画素部３１０、行走査部３２０、列走査部３３０、カラムＡＤＣ３５０、ＤＡＣおよびバイアス回路３６０、信号処理部３８０の信号処理に必要なタイミング信号を生成する。
　また、システム制御部３４０は、ＰＬＬ回路３４１を含む。
　ＰＬＬ回路３４１は、カラムＡＤＣ３５０のカウント動作に用いられる、周波数ｆｎ（たとえば９００ＭＨｚ）の基準クロックＰＬＬＣＫを生成する。
　ＰＬＬ回路３４１は、全ビットバイナリカウンタ、あるいはカラムＡＤＣ３５０の複数カラムに一つ配置されるグレイコードカウンタにクロックを供給するクロック供給線ＬＣＫに出力する。
　画素部３１０においては、ラインシャッタを使用した光子蓄積、排出により、映像や画面イメージを画素行毎に光電変換し、アナログ信号ＶＳＬをカラム処理部群としてのカラムＡＤＣ３５０に出力する。
　カラムＡＤＣ３５０では、各カラム部でそれぞれ、画素部３１０のアナログ出力をＤＡＣ３６１からの参照信号（ランプ信号）ＲＡＭＰを使用したＡＤ変換、およびデジタルＣＤＳを行い、数ビットのデジタル信号を出力する。
　列走査部３３０では、たとえば転送速度の確保のために数チャンネル同時並列転送を行う。
　後段の信号処理部３８０では、縦線欠陥や点欠陥の補正、信号のクランプ処理を行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
　本実施形態の固体撮像装置３００においては、信号処理部３８０のデジタル出力がＩＳＰやベースバンド（base band）ＬＳＩの入力として送信される。
　以下、本実施形態に係る特徴的な構成を有するカラムＡＤＣ３５０の構成、機能について詳細に説明する。
＜２．３　第１のカラムＡＤＣの基本構成例＞
　図１１は、本実施形態に係る第１のカラムＡＤＣ（カラムＡ／Ｄ変換器）３５０Ａの構成例を示す図である。
　図１１においては、理解を容易にするために、カラムＡＤＣ３５０Ａとともに画素部３１０を示している。
　図１１のカラムＡＤＣ３５０Ａにおいては、カラム列毎もしくは複数カラム列毎に比較器３５１が配置されている。
　比較器３５１の入力端には画素信号ＶＳＬを出力する出力信号線ＬＳＧＮと、参照信号（参照電圧）生成部（ＤＡＣ）３６１の出力であるランプ波ＲＡＭＰが入力される。
　カラムＡＤＣ３５０Ａにおいては、比較器３５１の反転により制御されるＵ／Ｄ（アップダウン）カウンタ３５２がカラム列毎もしくは複数カラム列毎に配置されている。また、Ｕ／Ｄカウンタ３５２はラッチ機能を有していてもよい。
　そして、本実施形態において、各Ｕ／Ｄカウンタ３５２はビットシフト回路３５３を含む。
　カラムＡＤＣ３５０Ａにおいて、基本的なデジタルＣＤＳは以下のように行われる。
　カラムＡＤＣ３５０Ａにおいては、信号線ＬＳＧＮに読み出されたアナログ信号（電位ＶＳＬ）は列毎に配置された比較器３５１で参照信号ＲＡＭＰ（ある傾きを持った線形に変化するスロープ波形）と比較される。
　このとき、比較器３５１と同様に列毎に配置されたＵ／Ｄカウンタ３５２が動作しており、ランプ波形ＲＡＭＰのある電位Ｖｓｌｏｐとカウンタ値が一対一対応を取りながら変化する。これにより、出力信号線ＬＳＧＮの電位（アナログ信号）ＶＳＬをデジタル信号に変換する。
　参照信号ＲＡＭＰの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
　そしてアナログ信号ＶＳＬと参照信号ＲＡＭＰが交わったとき、比較器３５１の出力が反転し、カウンタ３５２の入力クロックを停止し、ＡＤ変換が完了する。
　以上のＡＤ変換期間終了後、列走査部３３０により、ラッチに保持されたデータが、水平転送線ＬＴＲＦ、アンプ回路３７０を経て信号処理部３８０に入力され、２次元画像が生成される。
　次に、第１のカラムＡＤＣ３５０Ａにおいて、ビットシフト機能部として機能するビットシフト回路３５３を用いたビットシフトデジタルＣＤＳ方法について説明する。
　ここでは、たとえばＰ相読み出し時の読み出し信号である第１の信号のビット精度をＮ１、Ｄ相読み出し時の読み出し信号である第２の信号のビット精度をＮ２とし、Ｎ１＞Ｎ２であると想定する。
　図１２は、第１のカラムＡＤＣ３５０Ａにおいて、ビットシフト回路３５３を用いた第１のビットシフトデジタルＣＤＳ方法について説明するための図である。
　図１３は、第１のカラムＡＤＣ３５０Ａにおいて、ビットシフト回路３５３を用いた第２のビットシフトデジタルＣＤＳ方法について説明するための図である。
　図１２の第１のビットシフトデジタルＣＤＳ方法では、第１の信号をビット精度Ｎ１で取得し（ＳＴ１）、第２の信号をビット精度Ｎ２で取得する（ＳＴ２）。
　第１の信号を取得（ＳＴ１）した後、１の補数を取り格納データを反転する（ＳＴ３）。
　第２の信号を（Ｎ２－Ｎ１）ビット上位にシフトし（ＳＴ４）、ビットシフトした第２の信号に前述のステップＳＴ３の反転処理後の第１の信号に加算をし（ＳＴ５）、デジタルＣＤＳを実現する（ＳＴ６）。
　図１３の第２のビットシフトデジタルＣＤＳ方法では、第１の信号をビット精度Ｎ１で取得し（ＳＴ１１）、第２の信号をビット精度Ｎ２で取得する（ＳＴ１２）。
　第１の信号を取得した後、（Ｎ２－Ｎ１）ビット下位にシフトし（ＳＴ１３）、１の補数を取り格納データを反転する（ＳＴ１４）。第２の信号をビットシフトした第１の信号に加算をし（ＳＴ１５）、デジタルＣＤＳを実現する（ＳＴ１６）。
　図１４は、図１２の第１のビットシフトデジタルＣＤＳのタイミングチャートを示す図である。
　図１５は、図１３の第２のビットシフトデジタルＣＤＳのタイミングチャートを示す図である。
　ビットシフトデジタルＣＤＳにおいても、比較器３５１でランプ波形である参照信号（電圧）と画素信号ＶＳＬを比較し、比較器３５１が出力を反転する期間をカウンタ３５２でカウントし、そのカウント値がデジタル信号として出力される。
　たとえば（Ｎ２－Ｎ１）が２ビットのとき、第１の信号取得時に対して第２の信号取得時のランプ波が４倍の傾きとなる。
　図１４の例では、第１の信号のカウント値が＋６０ＬＳＢであり、第２の信号取得前に１の補数を取りデータを反転し－６０ＬＳＢとし、これを第２の信号取得時のカウント初期値としカウントを開始することで、第１の信号を減算処理する。
　第２の信号取得時に、カウンタは上位に２ビットシフトされるため、第１の信号取得時と比較してカウント速度が４倍となる。
　図１５の例では、第１の信号反転時に格納データ＋６０ＬＳＢを下位に２ビットシフトさせ－１５ＬＳＢとし、これを第２の信号取得時のカウント初期値とする。このとき、第１の信号取得時と第２の信号取得時のカウント速度は等しい。
＜２．４　カウンタおよびビットシフト系の第１の実現例＞
　図１６は、バイナリリップルカウンタによるカウンタおよびビットシフト系の第１の実現例を示す図である。
　図１６のカウンタおよびビットシフト系４００は、バイナリリップルカウンタ４１０およびビットシフトスイッチパルス生成器４２０を含んで構成されている。
　バイナリリップルカウンタ４１０は、Ｄ型フリップフロップＤＦＦ０～ＤＦＦ３、・・・、ビットシフトスイッチＳＷ０～ＳＷ３，・・・、および相補スイッチ／ＳＷ１～／ＳＷ３，・・・を含んで構成されている。
　Ｄ型フリップフロップＤＦＦ０の入力端子Ｄは自己の反転出力端子／Ｑに接続され、クロック入力端子ＣＫがビットシフトスイッチＳＷ０を介して基準クロックＰＬＬＣＫの供給ラインＬＣＫに接続されている。Ｄ型フリップフロップＤＦＦ０の出力端子ＱによりバイナリビットＢ［０］が出力される。
　Ｄ型フリップフロップＤＦＦ１の入力端子Ｄは自己の反転出力端子／Ｑに接続され、クロック入力端子ＣＫがビットシフトスイッチＳＷ１を介して基準クロックＰＬＬＣＫの供給ラインＬＣＫに接続されている。Ｄ型フリップフロップＤＦＦ１の出力端子ＱによりバイナリビットＢ［１］が出力される。
　Ｄ型フリップフロップＤＦＦ２の入力端子Ｄは自己の反転出力端子／Ｑに接続され、クロック入力端子ＣＫがビットシフトスイッチＳＷ２を介して基準クロックＰＬＬＣＫの供給ラインＬＣＫに接続されている。Ｄ型フリップフロップＤＦＦ２の出力端子ＱによりバイナリビットＢ［２］が出力される。
　Ｄ型フリップフロップＤＦＦ３の入力端子Ｄは自己の反転出力端子／Ｑに接続され、クロック入力端子ＣＫがビットシフトスイッチＳＷ３を介して基準クロックＰＬＬＣＫの供給ラインＬＣＫに接続されている。Ｄ型フリップフロップＤＦＦ３の出力端子ＱによりバイナリビットＢ［３］が出力される。
　そして、Ｄ型フリップフロップＤＦＦ０の反転出力端子／Ｑと次段のＤ型フリップフロップＤＦＦ１のクロック入力端子ＣＫが相補スイッチ／ＳＷ１を介して接続されている。
　Ｄ型フリップフロップＤＦＦ１の反転出力端子／Ｑと次段のＤ型フリップフロップＤＦＦ２のクロック入力端子ＣＫが相補スイッチ／ＳＷ２を介して接続されている。
　Ｄ型フリップフロップＤＦＦ２の反転出力端子／Ｑと次段のＤ型フリップフロップＤＦＦ３のクロック入力端子ＣＫが相補スイッチ／ＳＷ３を介して接続されている。
　バイナリリップルカウンタ４１０において、スイッチＳＷ０はビットシフトスイッチパルス生成器４２０によるスイッチパルスＰＬＳ０がハイレベルのときオンし、ローレベルのときオフする。
　同様に、スイッチＳＷ１はビットシフトスイッチパルス生成器４２０によるスイッチパルスＰＬＳ１がハイレベルのときオンし、ローレベルのときオフする。
　スイッチＳＷ２はビットシフトスイッチパルス生成器４２０によるスイッチパルスＰＬＳ２がハイレベルのときオンし、ローレベルのときオフする。
　スイッチＳＷ３はビットシフトスイッチパルス生成器４２０によるスイッチパルスＰＬＳ３がハイレベルのときオンし、ローレベルのときオフする。
　相補スイッチ／ＳＷ１は、ビットシフトスイッチＳＷ１と相補的にオンオフする。すなわち、相補スイッチ／ＳＷ１は、スイッチパルスＰＬＳ１がハイレベルのときオフし、ローレベルのときオンする。
　相補スイッチ／ＳＷ２は、ビットシフトスイッチＳＷ２と相補的にオンオフする。すなわち、相補スイッチ／ＳＷ２は、スイッチパルスＰＬＳ２がハイレベルのときオフし、ローレベルのときオンする。
　相補スイッチ／ＳＷ３は、ビットシフトスイッチＳＷ３と相補的にオンオフする。すなわち、相補スイッチ／ＳＷ３は、スイッチパルスＰＬＳ３がハイレベルのときオフし、ローレベルのときオンする。
　ビットシフトスイッチパルス生成器４２０は、たとえばシステム制御部３４０による制御信号ＣＴＬ１に応じてスイッチパルスＰＬＳ０～ＰＬＳ３，・・・を選択的に生成し、バイナリリップルカウンタ４１０に供給する。
　このカウンタおよびビットシフト系４００においては、ビットシフトスイッチＳＷ０～ＳＷ３，・・・、相補スイッチ／ＳＷ０～／ＳＷ３，・・・およびビットシフトスイッチパルス生成器４２０が図１１のビットシフト回路３５３に相当する。
　このカウンタおよびビットシフト系４００は、バイナリリップルカウンタ４１０の各ビット対応のＤ型フリップフロップＤＦＦ０～ＤＦＦ３，・・・のクロック入力端子ＣＫに、スイッチ制御により基準クロックＰＬＬＣＫを入力できる。
　ビットシフトスイッチパルス生成器４２０によってスイッチ制御を行い、スイッチパルスＰＬＳ０～ＰＬＳ３，・・・は、システム制御部３４０等における外部レジスタなどからの制御信号ＣＴＬ１に応答して生成される。
　図１６の例ではビットシフト前の通常のリップルカウンタの構成を示している。
　たとえば、ビットシフトスイッチＳＷ２に供給するスイッチパルスＬＰＳ２をハイレベルにしてその他のスイッチパルスＰＬＳ０，ＰＬＳ１，ＰＬＳ３，・・・をローレベルにする。
　これにより、ビットシフトスイッチＳＷ２がオンし、他のビットシフトスイッチＳＷ０，ＳＷ１，ＳＷ３，・・・がオフする。また、相補スイッチ／ＳＷ２がオフし、相補スイッチ／ＳＷ０，／ＳＷ１，／ＳＷ３，・・・がオンする。
　このようなスイッチ制御によって、基準クロックＰＬＬＣＫがＤ型フリップフロップＤＦＦ２に入り、上位に２ビットシフトさせたカウンタ動作が実現できる。
＜２．５　カウンタおよびビットシフト系の第２の実現例＞
　図１７は、バイナリリップルカウンタによるカウンタおよびビットシフト系の第２の実現例を示す図である。
　図１７のカウンタおよびビットシフト系４００Ａは、下位に２ビットシフトする例である。
　ビットシフト回路４３０は、ラッチＬＴＣ０～ＬＴＣ３，・・・、図示しないマルチプレクサなどで構成される。
　図１７のバイナリリップルカウンタ４１０Ａは、図１６の構成からビットシフトスイッチＳＷ１～ＳＷ３，・・・、相補スイッチ／ＳＷ０～／ＳＷ３，・・・を削除した構成を有する。
　カウンタおよびビットシフト系４００Ａにおいては、第１の信号の各ビット出力は、ビットシフト回路４３０内のラッチＬＴＣ０～ＬＴＣ３，・・・に一時格納される。
　そして、制御信号ＣＴＬ１で所望のビットシフトに応じてラッチＬＴＣ０～ＬＴＣ３，・・・に格納されたデータを下位のＤ型フリップフロップＤＦＦに書き込んでいく。
　なお、データ反転動作は、ビットシフトとは独立してＤ型フリップフロップ内で行っても良いし、ビットシフト回路４３０内でビットシフトと並行して行っても良い。
　以上に説明した第１のＡＤＣによれば、以下の効果を得ることができる。
　異なるビット精度によるカウンタ内デジタルＣＤＳが可能となり、第１の信号と第２の信号をそれぞれのビット精度で取得する必要がないため、回路が高速化できる。
　固体撮像装置においてはフレームレートを劣化させずに、広ダイナミックレンジな画像取得が可能となる。
　また、ビットシフト回路はスイッチや単純な論理回路で良いため、それぞれのビット精度用のカウンタを多重に配置したり、後段でＣＤＳ処理を施すのに比べて、回路規模や消費電力の増加を抑えることができる。
　以上、全ビットバイナリコードのカウンタがアレイ状に配置された第１のカラムＡＤＣについて説明した。
　次に、下位ビットグレイコードおよび上位ビットバイナリコードの複合カウンタがアレイ状に配置された第２のカラムＡＤＣについて説明する。
＜２．６　第２のカラムＡＤＣの基本構成例＞
　図１８および図１９は、本実施形態に係る第２のカラムＡＤＣ（カラムＡ／Ｄ変換器）３５０Ｂの基本的な構成例を示す図である。
　第２のカラムＡＤＣ３５０Ｂは、通常のカラムＡＤＣにおいて消費電力の大半を占めるのが各カラム内リップルカウンタの下位側ビットであることから、次のように構成される。
　第２のカラムＡＤＣ３５０Ｂは、各カラムにおける下位側ビットのカウント動作は行わず、複数カラムにひとつ配置した、基準クロックＰＬＬＣＫに同期してカウントを行うＮビットグレイコードカウンタの出力コードを各カラムでラッチする構成を採用する。これにより、ＡＤ変換値を確定する。
　本実施形態に係る第２のカラムＡＤＣ３５０Ｂにおいては、システム制御部３４０のＰＬＬ回路３４１で生成される基準クロックＰＬＬＣＫは数ユニットのグレイコードカウンタのみに入力される。
　このため、配線負荷が軽く、動作周波数を大きくすることができる。
　また、本実施形態のカラムＡＤＣ３５０Ｂにおいては、カラム毎に下位ビットのカウント動作を行わないことから消費電力を小さく抑えることができる。
　第２のカラムＡＤＣ３５０Ｂにおいては、カウンタ上位側ビットに関しては、カウンタ出力Ｎビット目のコード（クロック）を用いて、リップルカウント動作を行うことができる。
　これにより、カラム内デジタルＣＤＳを行うことができ、水平転送配線面積を抑えることも可能としている。
　また、第２のカラムＡＤＣ３５０Ｂは、カラム内に加算器等を配置することにより、ラッチした下位ビットに関してもカラム内でいわゆる垂直（Ｖ）方向加算を行う構成をとることも可能である。
　本実施形態の第２のカラムＡＤＣ３５０Ｂは、同時間分解能をもつ場合のフルビットリップルカウンタ方式と比較して、消費電力を１／８程度まで抑えることが可能となっている。
　本実施形態に係る第２のカラムＡＤＣ３５０Ｂは、下位Ｎビット、上位ＭビットのＡＤＣとして構成される。
　本実施形態に係る第２のカラムＡＤＣ３５０Ｂは、たとえば下位５ビット、上位１０ビットのＡＤＣとして構成される。
　第２のカラムＡＤＣ３５０Ｂは、複数カラムを含む複数のＡＤＣブロック３５０－１～３５０－Ｐを有する。換言すれば、第２のカラムＡＤＣ３５０Ｂは、複数のカラムを一つのＡＤＣブロックとして複数のＡＤＣブロックに区分けされている。
　第２のカラムＡＤＣ３５０Ｂは、各ＡＤＣブロック３５０－１～３５０－Ｐに一つのグレイコードカウンタ５００－１～５００－Ｐが配置されている。グレイコードカウンタ５００－１～５００－Ｐは、コード変換カウンタとして機能する。
　各カラムには、カラム毎に比較処理、下位ビットラッチ、並びに上位ビットカウント動作を行うカラム処理部６００が配置されている。
　なお、本技術の第２のＡＤＣにおけるカラム処理部の概念には、グレイコードカウンタを含む場合もある。
　カラム処理部６００は、ＤＡＣ３６１により生成される傾きを変化させたランプ波形である参照信号ＲＡＭＰと、行線毎に画素から出力信号線ＬＳＧＮを経由し得られるアナログ信号ＶＳＬとを比較する比較器（コンパレータ）６１０を有する。
　カラム処理部６００は、比較器６１０の出力およびグレイコードカウンタ５００－１～５００－Ｐのカウント結果を受けてカウント値をラッチする下位Ｎビットの下位ビットグレイコードラッチ部６２０を有する。
　カラム処理部６００は、下位ビットグレイコードラッチ部６２０の最上位側下位ビットラッチ回路のラッチ出力を受けてカウント動作を行う上位Ｍビット用の上位ビットＵ／Ｄ（アップダウン）カウンタ（リップルカウンタ）部６３０を有する。
　なお、下位ビットグレイコードラッチ部６２０と上位ビットＵ／Ｄカウンタ部６３０によりラッチカウンタ部が形成される。
　また、グレイコードカウンタ５００と下位ビットグレイコードラッチ部６２０により第１のカウンタが形成され、上位ビットＵ／Ｄカウンタ部６３０により第２のカウンタが形成される。
　本実施形態においては、参照信号ＲＡＭＰは、時間とともに電圧値がたとえば線形に変化するランプ波形として生成される。
　各カラム処理部６００の比較器６１０は、この参照信号ＲＡＭＰと画素部３１０のアドレス指定された画素から出力信号線ＬＳＧＮに読み出されたアナログ信号ＶＳＬとを比較する。
　ここでは、比較器６１０は、参照信号ＲＡＭＰとアナログ信号ＶＳＬが一致するまでは出力信号ＶＣＯをハイレベルで出力し、一致すると出力信号ＶＣＯのレベルをハイレベルからローレベルに反転する。
　本実施形態では、この比較器６１０の出力信号ＶＣＯの出力レベルが反転したことをトリガとして下位ビットグレイコードラッチ部６２０におけるグレイコードＧＣ［０］～ＧＣ「４」のラッチ動作が行われる。
＜２．７　グレイコードカウンタの構成例＞
　各グレイコードカウンタ５００は、システム制御部３４０のＰＬＬ回路３４１で生成され、クロック供給線ＬＣＫを伝搬される、たとえば周波数ｆｎ（ＭＨｚ）の基準クロックＰＬＬＣＫを受けデジタルコードであるＮビットのグレイコードＧＣを生成する。
　複数のＮビットのグレイコードＧＣは、１ビットのみ論理［０］と論理［１］間のレベル遷移がおこるコードとして形成される。
　本実施形態のグレイコードカウンタ５００は、周波数ｆｎの基準クロックＰＬＬＣＫを受けてカウント動作を行い、分周した周波数の５（＝Ｎ）ビットのグレイコードＧＣ［０］～ＧＣ［４］を生成する。
　グレイコードカウンタ５００は、周波数（１／２）ｆｎの最下位のグレイコードＧＣ［０］を生成し、周波数（１／４）ｆｎのグレイコードＧＣ［１］を生成し、周波数（１／８）ｆｎＭＨｚのグレイコードＧＣ［２］を生成する。
　グレイコードカウンタ５００は、周波数（１／１６）ｆｎのグレイコードＧＣ［３］および最上位のグレイコードＧＣ［４］を生成する。
　各グレイコードカウンタ５００は、生成したグレイコードを同じＡＤＣブロック３５０－１～３５０－Ｐに含まれる複数カラム分の下位ビットグレイコードラッチ部６２０に供給する。
　グレイコードカウンタ５００は、入力基準クロックＰＬＬＣＫの立ち下りエッジでバイナリコードＰＧ［０］～ＰＧ［４］を生成し、入力クロックおよびバイナリコードＰＧ「［０］～ＰＧ［４］を生成する。
　そして、基準クロックＰＬＬＣＫと同じ周波数のクロックＣＫおよびその反転信号ＸＣＫで各ビットの同期を取り直して、グレイコードＧＣ［０］～ＧＣ［４］を出力する。
　各グレイコードカウンタ５００は、生成したグレイコードを同じＡＤＣブロック３５０－１～３５０－Ｐに含まれる複数カラム分の下位ビットグレイコードラッチ部６２０に供給する。
［基準クロックＰＬＬＣＫの伝送］
　本実施形態においては、クロック供給線ＬＣＫを伝送される基準クロックＰＬＬＣＫのデューティの崩れを防止するために、図１９に示すような構成を採用している。
　すなわち、ＰＬＬ回路３４１の出力部からカラム全体に配線される主クロック供給線ＭＬＣＫにはひとつのＣＭＯＳバッファによる一つずつの主インバータＭＩＶをリピータとして用いている。
　そして、各ＡＤＣブロック３５０－１～３５０－Ｐのグレイコードカウンタ５００に分岐する副クロック供給線ＳＬＣＫには、基準クロックＰＬＬＣＫが正論理で供給されるように、反転回路としての副インバータＳＩＶが選択的に配置される。
　図１９の例では、ＡＤＣブロック３５０－１のグレイコードカウンタ５００－１にはリピータとしての主インバータＭＩＶを介していないことから、副クロック供給線ＳＬＣＫには副インバータＳＩＶは配置されていない。
　ＡＤＣブロック３５０－２のグレイコードカウンタ５００－２には、リピータとしての主インバータＭＩＶを介していることから、副クロック供給線ＳＬＣＫには副インバータＳＩＶが配置されている。
　以下同様に構成される。
　このような構成を採用することにより、周波数ｆｎ（ＭＨｚ）程度の高速な基準クロックＰＬＬＣＫのデューティの崩れを防止しながら、約５０％に保持しつつ、供給先のグレイコードカウンタ５００に伝送することができる。
　第２のＡＤＣ３５０Ｂにおいては、下位数ビットを複数カラム列に１つのグレイコードカウンタ５００、残りの上位ビットをカラム列毎に１つのＵ／Ｄカウンタ（バイナリリップルカウンタ）の構成とした場合のビットシフト方法が適用される。
　図１８および図１９は、下位５ビットをグレイコードカウンタ５００でカウントする例である。
　上述したように、グレイコードカウンタ５００は複数カラム列に１つであり、比較器６１０の出力が反転したタイミングで、カラム列毎に１つの下位ビットグレイコードラッチ部６２０にグレイコードデータを格納する。
　上位のＵ／Ｄカウンタ部６３０の最下位ビットには、カラム列毎のグレイコードラッチ部６２０から生成されたキャリー信号ＣＲＹが入力される。
　この構成は、高周波の下位ビットのカウンタが複数カラム列毎に１つであり、カラム列毎のＵ／Ｄカウンタ部６３０は上位ビットのため低周波動作となる。このため、全ビットに対してカラム列毎にＵ／Ｄカウンタを動作させる方式と比べて大幅に消費電力を削減することができる利点がある。
＜２．８　カラム処理部の第１の構成例＞
　図２０は、本実施形態に係る第２のＡＤＣのカラム処理部６００のグレイコードラッチ部およびＵ／Ｄカウンタ（リップルカウンタ）部の具体的な第１の構成例を示す図である。
　図２１は、図２０の回路のタイミングチャートである。
　図２０において、グレイコードラッチ部６２０は、グレイコードカウンタ５００によるグレイコードＧＣ［０］～ＧＣ［４］をラッチするグレイコードラッチ６２１～６２５、およびビットシフト機能部として機能するキャリー信号生成回路６２６を有する。
　キャリー信号生成回路６２６は、排他的論理和ゲート（ＥＸＯＲ）６２６１～６２６４、およびセレクタ（マルチプレクサ）６２６５を有する。
　ＥＸＯＲ６２６１は、グレイコードラッチ６２１にラッチされたグレイコードＧ［０］とＥＸＯＲ６２６２の出力信号Ｓ６２６２との排他的論理和をとり、その結果を信号Ｓ６２６１としてセレクタ６２６５に出力する。
　ＥＸＯＲ６２６２は、グレイコードラッチ６２２にラッチされたグレイコードＧ［１］とＥＸＯＲ６２６３の出力信号Ｓ６２６３との排他的論理和をとり、その結果を信号Ｓ６２６２としてセレクタ６２６５およびＥＸＯＲ６２６１に出力する。
　ＥＸＯＲ６２６３は、グレイコードラッチ６２３にラッチされたグレイコードＧ［２］とＥＸＯＲ６２６４の出力信号Ｓ６２６４との排他的論理和をとり、その結果を信号Ｓ６２６３としてセレクタ６２６５およびＥＸＯＲ６２６２に出力する。
　ＥＸＯＲ６２６４は、グレイコードラッチ６２４にラッチされたグレイコードＧ［３］とグレイコードラッチ６２５にラッチされたグレイコードＧ［４］との排他的論理和をとり、その結果を信号Ｓ６２６４としてセレクタ６２６５およびＥＸＯＲ６２６３に出力する。
　セレクタ６２６５は、たとえばシステム制御部３４０による制御信号ＣＴＬ２に応じてＥＸＯＲ６２６１～６２６４の出力信号Ｓ６２６１～Ｓ６２６４、およびグレイコードラッチ６２５にラッチされたグレイコードＧ［４］のいずれかを選択する。
　セレクタ６２６５は、選択した信号をキャリー信号ＣＲＹとして次段のＵ／Ｄカウンタ（リップカウンタ）部６３０に出力する。
　Ｕ／Ｄ（バイナリリップル）カウンタ部６３０は、複数のＤ型フリップフロップＤＦＦ１１，ＤＦＦ１２、・・・を含んで構成されている。
　Ｕ／Ｄカウンタ６３０部においては、前段のグレイコードラッチ部６２０から出力されたキャリー信号ＣＲＹが下位ビットＢ［５］として出力される。
　また、キャリー信号ＣＲＹは初段のＤ型フリップフロップＤＦＦ１１のクロック入力端子ＣＫに供給される。
　Ｄ型フリップフロップＤＦＦ１１の入力端子Ｄは自己の反転出力端子／Ｑに接続され、この反転出力端子／Ｑは次段のＤ型フリップフロップＦＤＤ１２のクロック入力端子ＣＫに接続されている。Ｄ型フリップフロップＤＦＦ１１の出力端子ＱによりバイナリビットＢ［６］が出力される。
　同様に、Ｄ型フリップフロップＤＦＦ１２の入力端子Ｄは自己の反転出力端子／Ｑに接続され、この反転出力端子／Ｑは次段の図示しないＤ型フリップフロップのクロック入力端子ＣＫに接続されている。Ｄ型フリップフロップＤＦＦ１２の出力端子ＱによりバイナリビットＢ［７］が出力される。
　図２０の構成において、Ｕ／Ｄカウンタ部６３０を駆動するキャリー信号ＣＲＹは、グレイコードラッチ６２１～６２５のデータから論理合成で生成されるため、グレイコードカウンタ５００とＵ／Ｄカウンタ部６３０のカウントタイミングは同期が保証される。
　たとえば、グレイコードＧ［４］とグレイコードＧ［３］の排他的論理和をとった信号Ｓ６２６４をセレクタ６２６５で選択しキャリー信号ＣＲＹとして出力すると、グレイコードを２ビット上位にシフトさせることができる。
　図２０のキャリー信号生成回路６２６は１つの例であるが、このようにグレイコードラッチ部６２０の論理合成で全てのビットシフトキャリー信号生成に対応できる。
　図２０のキャリー信号生成回路６２６は実現例の１つであるが、あらゆる論理回路の組み合わせで実現できるためこの限りではない。
＜２．９　カラム処理部の第２の構成例＞
　図２２は、本実施形態に係る第２のＡＤＣのカラム処理部のグレイコードラッチ部およびＵ／Ｄカウンタ（リップルカウンタ）部の具体的な第２の構成例を示す図である。
　図２３は、図２２の回路のタイミングチャートである。
　ところで、キャリー信号には、ビット不整合性（メタステーブル）の対策が必要である。
　ビット不整合性とは、たとえば、キャリー信号のエッジと、比較器６１０の出力反転のタイミングが近いときに、グレイコード側では桁上がりしないのにバイナリコード側のＢ［５］が桁上がりしてしまい、３２ＬＳＢのデータ飛びが発生することを意味する。
　たとえば特許文献３では、キャリー信号のエッジタイミングに対してマスク期間を取るなどしてこれを回避している。ビットシフトを行うと、キャリー信号が高周波になる（たとえば２ビットシフトで周波数は４倍となる）ため、すでに提案されている技術と同様のマスク手法ではマスク期間が不十分となるおそれがある。
　そこで、本実施形態では、図２２に示すカラム処理部６００Ａの構成のように、キャリー信号ＣＲＹを生成するグレイコードラッチ６２１～６２５内のデータそのものに対してマスク回路Ｍ６２１～Ｍ６２５でマスクをかける。
　図２３は２ビットシフト時に、キャリー信号を生成するグレイコードＧ［４］とグレイコードＧ［３］にそれぞれマスク期間を取った例である。
　マスク期間を決めるマスク制御信号ＭＡＳＫ［３］、ＭＡＳＫ［４］はグレイコードラッチ部から論理合成で生成する。
　この例ではグレイコードＧ［３］とグレイコードＧ［４］に排他的論理和でキャリー信号を生成しており、立ち上がり立ち下がりの両エッジに対してビット不整合性の危険性があり、両エッジに対してマスク期間を設けている。
　エッジより前にマスクが開始することが保証されていれば、エッジ後のマスク期間については図２３の限りではない。エッジ後のマスク期間を長く取れば取るほど、ビット不整合性の問題を解消できる。
＜２．１０　カラム処理部の第３の構成例＞
　図２４は、本実施形態に係る第２のＡＤＣのカラム処理部のグレイコードラッチ部およびＵ／Ｄカウンタ（リップルカウンタ）部の具体的な第３の構成例を示す図である。
　図２４は、グレイコードラッチ部６２０のキャリー信号は図２０や図２１の通り変更を加えず、Ｕ／Ｄカウンタ部６３０Ｂで上位に２ビットシフトを実現する構成を示している。
　基本的には、図１６に関連付けて説明したカウンタおよびビットシフト系４００と同様の構成を有する。本例では、キャリー信号ＣＲＹが基準クロックとなり、キャリー信号ＣＲＹの入力を、ビットシフト回路によるスイッチ制御で切り替えることで実現できる。
　図２４のカラム処理部６００Ｂは、Ｕ／Ｄ（バイナリリップル）カウンタ部６３０Ｂおよびビットシフトスイッチパルス生成器６４０を含んで構成されている。
　Ｕ／Ｄ（バイナリリップル）カウンタ部６３０Ｂは、Ｄ型フリップフロップＤＦＦ２０～ＤＦＦ２３、・・・、ビットシフトスイッチＳＷ２０～ＳＷ２３，・・・、および相補スイッチ／ＳＷ２１～／ＳＷ２３，・・・を含んで構成されている。
　Ｄ型フリップフロップＤＦＦ２０の入力端子Ｄは自己の反転出力端子／Ｑに接続され、クロック入力端子ＣＫがビットシフトスイッチＳＷ２０を介してキャリー信号ＣＲＹの供給ラインに接続されている。Ｄ型フリップフロップＤＦＦ２０の出力端子ＱによりバイナリビットＢ［５］が出力される。
　Ｄ型フリップフロップＤＦＦ２１の入力端子Ｄは自己の反転出力端子／Ｑに接続され、クロック入力端子ＣＫがビットシフトスイッチＳＷ２１を介してキャリー信号ＣＲＹの供給ラインに接続されている。Ｄ型フリップフロップＤＦＦ２１の出力端子ＱによりバイナリビットＢ［６］が出力される。
　Ｄ型フリップフロップＤＦＦ２２の入力端子Ｄは自己の反転出力端子／Ｑに接続され、クロック入力端子ＣＫがビットシフトスイッチＳＷ２２を介してキャリー信号ＣＲＹの供給ラインに接続されている。Ｄ型フリップフロップＤＦＦ２２の出力端子ＱによりバイナリビットＢ［７］が出力される。
　Ｄ型フリップフロップＤＦＦ２３の入力端子Ｄは自己の反転出力端子／Ｑに接続され、クロック入力端子ＣＫがビットシフトスイッチＳＷ２３を介してキャリー信号ＣＲＹの供給ラインに接続されている。Ｄ型フリップフロップＤＦＦ２３の出力端子ＱによりバイナリビットＢ［８］が出力される。
　そして、Ｄ型フリップフロップＤＦＦ２０の反転出力端子／Ｑと次段のＤ型フリップフロップＤＦＦ２１のクロック入力端子ＣＫが相補スイッチ／ＳＷ２１を介して接続されている。
　Ｄ型フリップフロップＤＦＦ２１の反転出力端子／Ｑと次段のＤ型フリップフロップＤＦＦ２２のクロック入力端子ＣＫが相補スイッチ／ＳＷ２２を介して接続されている。
　Ｄ型フリップフロップＤＦＦ２２の反転出力端子／Ｑと次段のＤ型フリップフロップＤＦＦ２３のクロック入力端子ＣＫが相補スイッチ／ＳＷ２３を介して接続されている。
　Ｕ／Ｄ（バイナリリップル）カウンタ部６３０Ｂにおいて、スイッチＳＷ２０はビットシフトスイッチパルス生成器６４０によるスイッチパルスＰＬＳ２０がハイレベルのときオンし、ローレベルのときオフする。
　同様に、スイッチＳＷ２１はビットシフトスイッチパルス生成器６４０によるスイッチパルスＰＬＳ２１がハイレベルのときオンし、ローレベルのときオフする。
　スイッチＳＷ２２はビットシフトスイッチパルス生成器６４０によるスイッチパルスＰＬＳ２２がハイレベルのときオンし、ローレベルのときオフする。
　スイッチＳＷ２３はビットシフトスイッチパルス生成器６４０によるスイッチパルスＰＬＳ２３がハイレベルのときオンし、ローレベルのときオフする。
　相補スイッチ／ＳＷ２１は、ビットシフトスイッチＳＷ２１と相補的にオンオフする。すなわち、相補スイッチ／ＳＷ２１は、スイッチパルスＰＬＳ２１がハイレベルのときオフし、ローレベルのときオンする。
　相補スイッチ／ＳＷ２２は、ビットシフトスイッチＳＷ２２と相補的にオンオフする。すなわち、相補スイッチ／ＳＷ２２は、スイッチパルスＰＬＳ２２がハイレベルのときオフし、ローレベルのときオンする。
　相補スイッチ／ＳＷ２３は、ビットシフトスイッチＳＷ２３と相補的にオンオフする。すなわち、相補スイッチ／ＳＷ２３は、スイッチパルスＰＬＳ２３がハイレベルのときオフし、ローレベルのときオンする。
　ビットシフトスイッチパルス生成器６４０は、たとえばシステム制御部３４０による制御信号ＣＴＬ１１に応じてスイッチパルスＰＬＳ２０～ＰＬＳ２３，・・・を選択的に生成し、Ｕ／Ｄ（バイナリリップル）カウンタ部６３０Ｂに供給する。
　このＵ／Ｄ（バイナリリップル）カウンタ部６３０Ｂにおいては、ビットシフトスイッチＳＷ２０～ＳＷ２３，・・・、相補スイッチ／ＳＷ２０～／ＳＷ２３，・・・およびビットシフトスイッチパルス生成器６４０が図１１のビットシフト回路３５３に相当する。
　このカラム処理部６００Ｂは、Ｕ／Ｄ（バイナリリップル）カウンタ部６３０Ｂの各ビット対応のＤ型フリップフロップＤＦＦ２０～ＤＦＦ２３，・・・のクロック入力端子ＣＫに、スイッチ制御により基準クロックとしてのキャリー信号ＣＲＹを入力できる。
　ビットシフトスイッチパルス生成器６４０によってスイッチ制御を行い、スイッチパルスＰＬＳ２０～ＰＬＳ２３，・・・は、システム制御部３４０等における外部レジスタなどからの制御信号ＣＴＬ１１に応答して生成される。
　たとえば、ビットシフトスイッチＳＷ２２に供給するスイッチパルスＬＰＳ２２をハイレベルにしてその他のスイッチパルスＰＬＳ２０，ＰＬＳ２１，ＰＬＳ２３，・・・をローレベルにする。
　これにより、ビットシフトスイッチＳＷ２２がオンし、他のビットシフトスイッチＳＷ２０，ＳＷ２１，ＳＷ２３，・・・がオフする。また、相補スイッチ／ＳＷ２２がオフし、相補スイッチ／ＳＷ２０，／ＳＷ２１，／ＳＷ２３，・・・がオンする。
　このようなスイッチ制御によって、キャリー信号ＣＲＹがＤ型フリップフロップＤＦＦ２２に入り、上位に２ビットシフトさせたカウンタ動作が実現できる。
　このように、図２４は２ビットシフトのスイッチ制御の例で、第１の信号のＢ［５］、Ｂ［６］はＤ型フリップフロップＤＦＦ２０、ＤＦＦ２１に格納されたまま減算されていない。このため、グレイコードの下位ビットＧ［０］～Ｇ［４］と同様にＣＤＳ処理を行う（たとえば特許文献２の図１６などで実現できる）。
＜２．１１　カラム処理部の第４の構成例＞
　図２５は、本実施形態に係る第２のＡＤＣのカラム処理部のグレイコードラッチ部およびＵ／Ｄカウンタ（リップルカウンタ）部の具体的な第４の構成例を示す図である。
　図２５のカラム処理部６００Ｃは、下位に２ビットシフトする例である。
　ビットシフト回路６５０は、ラッチＬＴＣ２０～ＬＴＣ２３，・・・および図示しないマルチプレクサなどで構成される。
　図２５のカラム処理部６００ＣのＵ／Ｄカウンタ部６３０Ｃは、図２４の構成からビットシフトスイッチＳＷ２１～ＳＷ２３，・・・、相補スイッチ／ＳＷ２０～／ＳＷ２３，・・・を削除した構成を有する。
　カラム処理部６００Ｃにおいては、第１の信号の各ビット出力は、ビットシフト回路６５０内のラッチＬＴＣ２０～ＬＴＣ２３，・・・に一時格納される。
　そして、制御信号ＣＴＬ１１で所望のビットシフトに応じてラッチＬＴＣ２０～ＬＴＣ２３，・・・に格納されたデータを下位のＤ型フリップフロップＤＦＦに書き込んでいく。
　なお、データ反転動作は、ビットシフトとは独立してＤ型フリップフロップ内で行っても良いし、ビットシフト回路６５０内でビットシフトと並行して行っても良い。
　この場合も図２４の場合と同様に、第１の信号のＢ［５］、Ｂ［６］はアップダウンカウントの影響を受けないようビットシフト回路６５０内のラッチに退避しておき、グレイコードの下位ビットＧ［０］～Ｇ［４］と同様にＣＤＳ処理を行う。
　以上、上位ビットについてカラム内でＣＤＳ処理を行う４つの実施形態について、カラム処理部の第１～第４の構成例として説明した。
　次に、下位ビットのグレイコードデータについてもカラム内でＣＤＳ処理を行う２つの実施形態について、カラム処理部の第５の構成例および第６の構成例として説明する。
＜２．１２　カラム処理部の第５の構成例＞
　図２６は、本実施形態に係る第２のＡＤＣのカラム処理部のグレイコードラッチ部およびＵ／Ｄカウンタ（リップルカウンタ）部の具体的な第５の構成例を示す図である。
　図２７は、図２６の下位ビットＵ／Ｄカウンタ部の動作を中心とするタイミングチャートである。
　図２６のカラム処理部６００Ｄは、図２２のカラム処理部６００Ａのグレイコードラッチ部６２０Ａと上位ビットＵ／Ｄカウンタ部６３０との間に、下位ビットＵ／Ｄカウンタ部６６０が配置されている。
　下位ビットＵ／Ｄカウンタ部６６０は、下位ビットＵ／Ｄカウンタ６６１およびビットシフト回路６６２を有する。
　また、下位ビットＵ／Ｄカウンタ部６６０において、下位ビットＵ／Ｄカウンタ６６１の入力側に２入力ＡＮＤゲート６６３が配置され、出力側にスイッチ６６４が配置されている。
　ＡＮＤゲート６６３の一方に入力端子がグレイコードラッチ部６２０Ａのキャリー信号ＣＲＹの出力ラインに接続され、他方の入力が基準パルスＲＰＬＳの供給ラインに接続されている。
　スイッチ６６４は、端子ａが上位ビットＵ／Ｄカウンタ部６３０の入力に接続されている。そして、スイッチ６６４の端子ｂが下位ビットＵ／Ｄカウンタ６６１の桁上げ信号Ｓ６６１の出力ラインに接続され、端子ｃがグレイコードラッチ部６２０Ａのキャリー信号ＣＲＹの出力ラインに接続されている。
　グレイコードラッチ部６２０ＡのＥＸＯＲ６２６１～６２６４およびマスク回路Ｍ６２５の出力段によりグレイバイナリ変換回路が形成される。
　キャリー信号生成回路６２６はバイナリコードに変換し、ビットシフトに相当したコードを選ぶため、グレイバイナリ変換回路と同一の回路として共有できる。
　すなわち、キャリー信号生成回路とグレイバイナリ変換回路とは共有化できる。
　基本的に、このカラム処理部６００Ｄは、カラム内に下位ビットＵ／Ｄカウンタ部６６０を有し、グレイ→バイナリ変換したコード分、下位ビットＵ／Ｄカウンタ６６１でカウントさせ、下位ビットのＣＤＳを実現する。
　この第５の構成例では、上位ビットはビットシフトされたキャリー信号ＣＲＹを生成しビットシフトＣＤＳを実現する。
　そして、下位ビットは下位ビットＵ／Ｄカウンタ部６６０内のビットシフト回路６６２でビットシフトＣＤＳを実現する。
　図２６のカラム処理部６００Ｄでは、第２の信号を上位に２ビットシフトして取得する例を示している。
　本例において、上位ビットは、マルチプレクサ（セレクタ）６２６５により２ビットシフトされたキャリー信号ＣＲＹが選択され、ビットシフトＣＤＳを実現する。
　そして、上位ビットＵ／Ｄカウンタ部６３０のカウント終了後に、下位のグレイコードデータ分の下位ビットＵ／Ｄカウンタ部６６０でカウントさせる。
　図２６の例では、グレイ→バイナリ変換されたコードが、Ｂ［０］→Ｂ［２］の順にマルチプレクサ６２６５で選択され出力される。
　バイナリコードがハイレベルの場合、下位ビットＵ／Ｄカウンタ６６１でカウントする。この場合、下位ビットＵ／Ｄカウンタ６６１の３ビット目のＤ型フリップフロップ（ＤＦＦ）に入る。つまり、２ビットシフトされる。
　下位ビットは、基準パルスＲＰＬＳがビットシフト回路６６２により２ビットシフトしたＤ型フリップフロップに入力され、２ビットシフトが実現される。
＜２．１３　カラム処理部の第６の構成例＞
　図２８は、本実施形態に係る第２のＡＤＣのカラム処理部のグレイコードラッチ部およびＵ／Ｄカウンタ（リップルカウンタ）部の具体的な第６の構成例を示す図である。
　図２９は、図２８の下位ビットＵ／Ｄカウンタ部の動作を中心とするタイミングチャートである。
　図３０は、図２８の回路の全体的なタイミングチャートである。
　図２８のカラム処理部６００Ｅが図２６のカラム処理部６００Ｄと異なる点は次の通りである。
　図２８のカラム処理部６００Ｅにおいては、グレイコードラッチ部６２０Ｅのマルチプレクサ（セレクタ）６２６５の出力は下位ビットＵ／Ｄカウンタ部６６０のＡＮＤゲート６６３にのみ入力させている。
　カラム処理部６００Ｅにおいて、マスク回路Ｍ６２５のみを設けている。
　そして、カラム処理部６００Ｅにおいては、グレイコードラッチ６２５にラッチされるグレイコードＧ［４］をマスク回路Ｍ６２５を通した信号をキャリー信号ＣＲＹとして上位ビットＵ／Ｄカウンタ部６３０の入力側のスイッチ６６４Ｅの端子ｃに入力させている。
　下位ビットＵ／Ｄカウンタ部６３０ＥのＡＮＤゲート６６３に出力と下位ビットＵ／Ｄカウンタ６６１の入力端子間にスイッチ６６５が配置されている。
　スイッチ６６５は、端子ａが下位ビットＵ／Ｄカウンタ６６１の入力端子に接続され、端子ｂがＡＮＤゲート６６３の出力に接続され、端子ｃがスイッチ６６４Ｅの端子ｄに接続されている。
　図２８のカラム処理部６００Ｅにおいて、上位ビットは上位ビットＵ／Ｄカウンタ部内のビットシフト回路(たとえば図２４の回路)６４０でビットシフトＣＤＳを実現する。
　カラム処理部６００Ｅにおいて、下位ビットは下位ビットＵ／Ｄカウンタ部６６０Ｅ内のビットシフト回路６６２でビットシフトＣＤＳを実現する。
　下位ビットコードのビットシフトしたことにより余った上位ビットは、上位ビットＵ／Ｄカウンタ部６３０でカウントさせる。
　図２８のカラム処理部６００Ｅにおいても、第２の信号を上位に２ビットシフトして取得する例を示している。
　カラム処理部６００Ｅにおいて、上位ビットは、キャリー信号ＣＲＹがビットシフト回路により２ビットシフトしたＤ型フリップフロップに入力され、２ビットシフトＣＤＳが実現される。
　下位ビットは、基準パルスＲＰＬＳがビットシフト回路６６２により２ビットシフトしたＤ型フリップフロップに入力され、２ビットシフトが実現される。
　バイナリコードＢＣ［３］，ＢＣ［４］分のカウントクロックは、上位ビットＵ／Ｄカウンタ側の最下位ビット対応のＤ型フリップフロップに供給されて、２ビットシフトが実現される。
　この場合、２ビットシフトされているため、図３０に示すように、４倍のカウント速度となる。
　第２の信号のＢＣ［３］分は、上位ビットＵ／Ｄカウンタ部６３０でカウントされる。
　なお、図３０において、ダウンカウント、アップカウントで描いているが、アップカウント、アップカウントでもよい。
　この本実施形態に係る第２のカラムＡＤＣは、上述した第１のカラムＡＤＣの効果と同様の効果を得ることができる。
　すなわち、本第２のカラムＡＤＣによれば、異なるビット精度よるカウンタ内デジタルＣＤＳが可能となり、第１の信号と第２の信号をそれぞれのビット精度で取得する必要がないため、回路が高速化できる。
　固体撮像装置においてはフレームレートを劣化させずに、広ダイナミックレンジな画像取得が可能となる。
　また、ビットシフト回路はスイッチや単純な論理回路で良いため、それぞれのビット精度用のカウンタを多重に配置したり、後段でＣＤＳ処理を施すのに比べて、回路規模や消費電力の増加を抑えることができる。
　グレイコードラッチデータにマスク期間を取ることで、ビット不整合性を回避するためのマージンを確保することができる。
　以上説明した半導体装置としての固体撮像装置（ＣＭＯＳイメージセンサ）においても、図１、図５等の積層構造が採用される。
　以上のような構成および効果を有する固体撮像装置は、携帯機器（モバイル機器）、デジタルカメラやビデオカメラ等の電子機器の撮像デバイスとして適用することができる。
＜３．電子機器の構成例＞
　図３１は、本実施形態に係る固体撮像装置が適用される電子機器の構成の一例を示す図である。
　図３１は本実施形態に係る電子機器の一つであるたとえば撮像装置７００の構成例を示している。
　撮像装置７００は、撮像素子７０１、信号処理部であるＤＳＰ７０２、フレームメモリ７０３、記録装置７０４、表示装置７０５、電源系７０６、操作系７０７がバスライン７１０を介して相互に接続された構成となっている。
　また、撮像素子７０１の受光面側は、被写体象を受光面に結像するレンズ群を含む光学系７０８が配置されている。
　撮像素子７０１として、本実施形態の固体撮像装置が適用可能である。
　このような撮像装置７００は、ビデオカメラやデジタルスチルカメラ、モバイル機器向けのカメラモジュールなどに適用される。
　上述したように、デジタルスチルカメラ等の撮像装置において、撮像素子７０１として、先述した固体撮像装置を搭載することで、高精度なカメラが実現できる。
　なお、本技術は以下のような構成をとることができる。
（１）入力アナログ信号のレベルを設定されたスロープで変位する参照信号と比較して、出力信号と参照信号とが既定の関係に達する時期に基づいて当該出力信号をデジタルデータ化するアナログデジタル（Ａ／Ｄ）変換部を含む読み出し部を有し、
　上記読み出し部は、
　　上記アナログ信号電位とスロープが変更可能な参照信号を比較する比較器と、
　　上記比較器の出力に応じた処理によりＡＤ変換が可能なカウンタラッチ部と、
　　上記カウンタラッチ部で得られるデジタルデータをビットシフトすることが可能なビットシフト機能部と、を含み、
　　異なるスロープの参照信号との比較により得られた異なるビット精度の第１の信号と第２の信号によるデジタル相関二重サンプリング（ＣＤＳ）を行う際に、上記ビットシフト機能部により上記第１の信号または第２の信号をビットシフトさせる
　Ａ／Ｄ変換器。
（２）上記読み出し部は、
　　上記デジタルＣＤＳを行う際には、上記第１の信号をビット精度Ｎ１で取得し、第２の信号をビット精度Ｎ２で取得し、
　　上記第１の信号を取得した後、１の補数を取り格納データを反転させ、
　　上記第２の信号を｜Ｎ１－Ｎ２｜ビット上位にシフトし、ビットシフトした第２の信号に反転処理後の上記第１の信号に加算して上記デジタルＣＤＳを実行する
　上記（１）記載のＡ／Ｄ変換器。
（３）上記読み出し部は、
　　上記デジタルＣＤＳを行う際には、上記第１の信号をビット精度Ｎ１で取得し、第２の信号をビット精度Ｎ２で取得し、
　　上記第１の信号を取得した後、｜Ｎ１－Ｎ２｜ビット下位にシフトし、１の補数を取り格納データを反転させ、上記第２の信号をビットシフトした第１の信号に加算して上記デジタルＣＤＳを実行する
　上記（１）記載のＡ／Ｄ変換器。
（４）上記第１の信号のビット精度がＮ１で、上記第２の信号のビット精度がＮ２であり、
　上記カウンタ部は、
　　基準クロックが入力されるクロック入力端子が縦続接続されるように配置された複数フリップフロップを含むバイナリリップルカウンタにより形成され、
　上記ビットシフト機能部は、
　　　上記第１の信号取得時に最下位ビットのフリップフロップに入る基準クロックを、上記第２の信号取得時に｜Ｎ１－Ｎ２｜ビット上位のフリップフロップに入力させて、各信号のビット重みを揃えることによりカウンタ内で上記デジタルＣＤＳを実行する
　上記（１）または（２）記載のＡ／Ｄ変換器。
（５）上記第１の信号のビット精度がＮ１で、上記第２の信号のビット精度がＮ２であり、
　上記カウンタ部は、
　　基準クロックが入力されるクロック入力端子が縦続接続されるように配置された複数フリップフロップを含むバイナリリップルカウンタにより形成され、
　上記ビットシフト機能部は、
　　上記第１の信号の格納データを退避させ、退避データを｜Ｎ１－Ｎ２｜ビット下位側にビットシフトして上記リップルカウンタ内のラッチに書き込み、上記第２の信号の読み出しをすることより、カウンタ内で上記デジタルＣＤＳを実行する
　上記（１）または（３）記載のＡ／Ｄ変換器。
（６）上記カウンタラッチ部は、
　　基準クロックに応答してデジタルコードを生成するコードカウンタと、
　　上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して上記コードカウンタで生成されたデジタルコードをラッチする下位ビットコードラッチ部と、
　上記下位ビットラッチ部のデータをキャリー信号としてカウントする上位ビットカウンタ部と、を含み、
　上記下位ビットコードラッチ部は、
　　上記コードカウンタの各ビットコードラッチするラッチと、
　　上記ラッチにラッチされた各ビットのデータの論理合成によりビットシフトしたキャリー信号を生成し、上記ビットシフト機能部として機能するキャリー信号生成部と、を含む
　上記（１）記載のＡ／Ｄ変換器。
（７）上記読み出し部は、
　　上記デジタルＣＤＳを行う際には、上記第１の信号をビット精度Ｎ１で取得し、第２の信号をビット精度Ｎ２で取得し、
　　上記キャリー信号生成部は、
　　　｜Ｎ１－Ｎ２｜ビットシフトした上記キャリー信号を生成する
　上記（６）記載のＡ／Ｄ変換器。
（８）上記第１の信号のビット精度がＮ１で、上記第２の信号のビット精度がＮ２であり、
　上記上位ビットカウンタ部は、
　　基準クロックとして上記キャリー信号が入力されるクロック入力端子が縦続接続されるように配置された複数フリップフロップを含むバイナリリップルカウンタにより形成され、
　　上記第１の信号取得時に最下位ビットのフリップフロップに入る基準クロックを、上記第２の信号取得時に｜Ｎ１－Ｎ２｜ビット上位のフリップフロップに入力させて、各信号のビット重みを揃えることによりカウンタ内で上記デジタルＣＤＳを実行する
　上記（６）または（７）記載のＡ／Ｄ変換器。
（９）上記第１の信号のビット精度がＮ１で、上記第２の信号のビット精度がＮ２であり、
　上記上位ビットカウンタ部は、
　　基準クロックとして上記キャリー信号が入力されるクロック入力端子が縦続接続されるように配置された複数フリップフロップを含むバイナリリップルカウンタにより形成され、
　　上記第１の信号の格納データを退避させ、退避データを｜Ｎ１－Ｎ２｜ビット下位側にビットシフトして上記リップルカウンタ内のラッチに書き込み、上記第２の信号の読み出しをすることより、カウンタ内で上記デジタルＣＤＳを実行する
　上記（６）または（７）記載のＡ／Ｄ変換器。
（１０）上記カウンタラッチ部は、
　　上記ラッチのラッチデータに対してマスク信号に応じて、キャリー信号の高周波化に対するマスク期間を確保するマスク回路を含む
　上記（６）から（９）のいずれか一に記載のＡ／Ｄ変換器。
（１１）上記下位ビットコードラッチ部と出力と上記上位ビットカウンタ部との間に、上記ビットシフト機能を含み、選択的に上記下位ビットコードラッチ部による下位ビットデータを受けて下位ビットの上記デジタルＣＤＳを実行する下位ビットカウンタ部を有する
　上記（６）から（１０）のいずれか一に記載のＡ／Ｄ変換器。
（１２）光電変換素子と、当該光電変換素子で光電変換された電荷に対応したアナログ信号を信号線に出力する画素回路と、
　上記信号線の出力レベルを設定されたスロープで変位する参照信号と比較して、出力信号と参照信号とが既定の関係に達する時期に基づいて当該出力信号をデジタルデータ化するアナログデジタル（Ａ／Ｄ）変換器を含む読み出し部と、を有し、
　上記読み出し部は、
　　上記信号線のアナログ信号電位とスロープが変更可能な参照信号を比較する比較器と、
　　上記比較器の出力に応じた処理によりＡＤ変換が可能なカウンタラッチ部と、
　　上記カウンタラッチ部で得られるデジタルデータをビットシフトすることが可能なビットシフト機能部と、を含み、
　　上記画素回路から読み出され、異なるスロープの参照信号との比較により得られた異なるビット精度の第１の信号と第２の信号によるデジタル相関二重サンプリング（ＣＤＳ）を行う際に、上記ビットシフト機能部により上記第１の信号または第２の信号をビットシフトさせる
　固体撮像装置。
（１３）上記読み出し部は、
　　上記デジタルＣＤＳを行う際には、上記第１の信号をビット精度Ｎ１で取得し、第２の信号をビット精度Ｎ２で取得し、
　　上記第１の信号を取得した後、１の補数を取り格納データを反転させ、
　　上記第２の信号を｜Ｎ１－Ｎ２｜ビット上位にシフトし、ビットシフトした第２の信号に反転処理後の上記第１の信号に加算して上記デジタルＣＤＳを実行する
　上記（１２）記載の固体撮像装置。
（１４）上記読み出し部は、
　　上記デジタルＣＤＳを行う際には、上記第１の信号をビット精度Ｎ１で取得し、第２の信号をビット精度Ｎ２で取得し、
　　上記第１の信号を取得した後、｜Ｎ１－Ｎ２｜ビット下位にシフトし、１の補数を取り格納データを反転させ、上記第２の信号をビットシフトした第１の信号に加算して上記デジタルＣＤＳを実行する
　上記（１２）記載の固体撮像装置。
（１５）上記第１の信号のビット精度がＮ１で、上記第２の信号のビット精度がＮ２であり、
　上記カウンタ部は、
　　基準クロックが入力されるクロック入力端子が縦続接続されるように配置された複数フリップフロップを含むバイナリリップルカウンタにより形成され、
　上記ビットシフト機能部は、
　　　上記第１の信号取得時に最下位ビットのフリップフロップに入る基準クロックを、上記第２の信号取得時に｜Ｎ１－Ｎ２｜ビット上位のフリップフロップに入力させて、各信号のビット重みを揃えることによりカウンタ内で上記デジタルＣＤＳを実行する
　上記（１２）または（１３）記載の固体撮像装置。
（１６）上記第１の信号のビット精度がＮ１で、上記第２の信号のビット精度がＮ２であり、
　上記カウンタ部は、
　　基準クロックが入力されるクロック入力端子が縦続接続されるように配置された複数フリップフロップを含むバイナリリップルカウンタにより形成され、
　上記ビットシフト機能部は、
　　上記第１の信号の格納データを退避させ、退避データを｜Ｎ１－Ｎ２｜ビット下位側にビットシフトして上記リップルカウンタ内のラッチに書き込み、上記第２の信号の読み出しをすることより、カウンタ内で上記デジタルＣＤＳを実行する
　上記（１２）または（１４）記載の固体撮像装置。
（１７）上記カウンタラッチ部は、
　　基準クロックに応答してデジタルコードを生成するコードカウンタと、
　　上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して上記コードカウンタで生成されたデジタルコードをラッチする下位ビットコードラッチ部と、
　上記下位ビットラッチ部のデータをキャリー信号としてカウントする上位ビットカウンタ部と、を含み、
　上記下位ビットコードラッチ部は、
　　上記コードカウンタの各ビットコードラッチするラッチと、
　　上記ラッチにラッチされた各ビットのデータの論理合成によりビットシフトしたキャリー信号を生成し、上記ビットシフト機能部として機能するキャリー信号生成部と、を含む
　上記（１２）記載の固体撮像装置。
（１８）
　固体撮像装置を有し、
　上記固体撮像装置は、
　　光電変換素子と、当該光電変換素子で光電変換された電荷に対応したアナログ信号を信号線に出力する画素回路と、
　　上記信号線の出力レベルを設定されたスロープで変位する参照信号と比較して、出力信号と参照信号とが既定の関係に達する時期に基づいて当該出力信号をデジタルデータ化するアナログデジタル（Ａ／Ｄ）変換器を含む読み出し部と、を有し、
　　上記読み出し部は、
　　　上記信号線のアナログ信号電位とスロープが変更可能な参照信号を比較する比較器と、
　　　上記比較器の出力に応じた処理によりＡＤ変換が可能なカウンタラッチ部と、
　　　上記カウンタラッチ部で得られるデジタルデータをビットシフトすることが可能なビットシフト機能部と、を含み、
　　　上記画素回路から読み出され、異なるスロープの参照信号との比較により得られた異なるビット精度の第１の信号と第２の信号によるデジタル相関二重サンプリング（ＣＤＳ）を行う際に、上記ビットシフト機能部により上記第１の信号または第２の信号をビットシフトさせる
　電子機器。
　１００，１００Ａ～１００Ｇ・・・半導体装置、１１０，１１０Ａ～１１０Ｇ・・・第１チップ（アナログチップ）、１１１（－０，－１、・・・）・・・センサ、１１２（－０，－１、・・・）・・・サンプルホールド（ＳＨ）回路、１１３（－０，－１、・・・）・・・アンプ、１１４（－０，－１、・・・）・・・ＴＣＶ（ビア）、１１５（－０，－１、・・・）・・・サンプリングスイッチ、１２０，１２０Ａ～１２０Ｇ・・・第２チップ（ロジックチップ、デジタルチップ）、１２１（－０，－１、・・・）・・・サンプリングスイッチ、１２２（－０，－１、・・・）・・・量子化器、１２３・・・信号処理回路、１２４（－０，－１、・・・）・・・比較器、１２５（－０，－１、・・・）・・・カウンタ、２００・・・固体撮像装置、２１０・・・画素部、２２０・・・行走査部、２３０・・・列走査部、２４０・・・システム制御部、２５０・・・列信号処理部、３００・・・固体撮像装置、３１０・・・画素部、３２０・・・行走査部、３３０・・・列走査部、３４０・・・システム制御部、３５０・・・カラムＡＤＣ、３６０・・・ＤＡＣ（ランプ信号発生器）、３７０・・・アンプ回路（Ｓ／Ａ）、３８０・・・信号処理部、４００，４００Ａ・・・カウンタおよびビットシフト系、４１０・・・バイナリリップルカウンタ、４２０・・・ビットシフト回路、５００・・・グレイコードカウンタ、６００，６００Ａ～６００Ｅ・・・カラム処理部、６１０・・・比較器、６２０，６２０Ａ・・・下位ビットグレイコードラッチ部（下位ビットラッチ部）、６３０，６３０Ｂ、６３０Ｃ・・・上位ビットＵ／Ｄカウンタ部（上位ビットカウンタ部）（Ｕ／Ｂカウンタ部）、６４０・・・ビットシフトスイッチパルス生成器、６５０・・・ビットシフト回路、７００・・・電子機器（撮象装置）。

Claims (18)

  1. 　入力アナログ信号のレベルを設定されたスロープで変位する参照信号と比較して、出力信号と参照信号とが既定の関係に達する時期に基づいて当該出力信号をデジタルデータ化するアナログデジタル（Ａ／Ｄ）変換部を含む読み出し部を有し、
    　上記読み出し部は、
    　　上記アナログ信号電位とスロープが変更可能な参照信号を比較する比較器と、
    　　上記比較器の出力に応じた処理によりＡＤ変換が可能なカウンタラッチ部と、
    　　上記カウンタラッチ部で得られるデジタルデータをビットシフトすることが可能なビットシフト機能部と、を含み、
    　　異なるスロープの参照信号との比較により得られた異なるビット精度の第１の信号と第２の信号によるデジタル相関二重サンプリング（ＣＤＳ）を行う際に、上記ビットシフト機能部により上記第１の信号または第２の信号をビットシフトさせる
    　Ａ／Ｄ変換器。
  2. 　上記読み出し部は、
    　　上記デジタルＣＤＳを行う際には、上記第１の信号をビット精度Ｎ１で取得し、第２の信号をビット精度Ｎ２で取得し、
    　　上記第１の信号を取得した後、１の補数を取り格納データを反転させ、
    　　上記第２の信号を｜Ｎ１－Ｎ２｜ビット上位にシフトし、ビットシフトした第２の信号に反転処理後の上記第１の信号に加算して上記デジタルＣＤＳを実行する
    　請求項１記載のＡ／Ｄ変換器。
  3. 　上記読み出し部は、
    　　上記デジタルＣＤＳを行う際には、上記第１の信号をビット精度Ｎ１で取得し、第２の信号をビット精度Ｎ２で取得し、
    　　上記第１の信号を取得した後、｜Ｎ１－Ｎ２｜ビット下位にシフトし、１の補数を取り格納データを反転させ、上記第２の信号をビットシフトした第１の信号に加算して上記デジタルＣＤＳを実行する
    　請求項１記載のＡ／Ｄ変換器。
  4. 　上記第１の信号のビット精度がＮ１で、上記第２の信号のビット精度がＮ２であり、
    　上記カウンタ部は、
    　　基準クロックが入力されるクロック入力端子が縦続接続されるように配置された複数フリップフロップを含むバイナリリップルカウンタにより形成され、
    　上記ビットシフト機能部は、
    　　　上記第１の信号取得時に最下位ビットのフリップフロップに入る基準クロックを、上記第２の信号取得時に｜Ｎ１－Ｎ２｜ビット上位のフリップフロップに入力させて、各信号のビット重みを揃えることによりカウンタ内で上記デジタルＣＤＳを実行する
    　請求項１記載のＡ／Ｄ変換器。
  5. 　上記第１の信号のビット精度がＮ１で、上記第２の信号のビット精度がＮ２であり、
    　上記カウンタ部は、
    　　基準クロックが入力されるクロック入力端子が縦続接続されるように配置された複数フリップフロップを含むバイナリリップルカウンタにより形成され、
    　上記ビットシフト機能部は、
    　　上記第１の信号の格納データを退避させ、退避データを｜Ｎ１－Ｎ２｜ビット下位側にビットシフトして上記リップルカウンタ内のラッチに書き込み、上記第２の信号の読み出しをすることより、カウンタ内で上記デジタルＣＤＳを実行する
    　請求項１記載のＡ／Ｄ変換器。
  6. 　上記カウンタラッチ部は、
    　　基準クロックに応答してデジタルコードを生成するコードカウンタと、
    　　上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して上記コードカウンタで生成されたデジタルコードをラッチする下位ビットコードラッチ部と、
    　上記下位ビットラッチ部のデータをキャリー信号としてカウントする上位ビットカウンタ部と、を含み、
    　上記下位ビットコードラッチ部は、
    　　上記コードカウンタの各ビットコードラッチするラッチと、
    　　上記ラッチにラッチされた各ビットのデータの論理合成によりビットシフトしたキャリー信号を生成し、上記ビットシフト機能部として機能するキャリー信号生成部と、を含む
    　請求項１記載のＡ／Ｄ変換器。
  7. 　上記読み出し部は、
    　　上記デジタルＣＤＳを行う際には、上記第１の信号をビット精度Ｎ１で取得し、第２の信号をビット精度Ｎ２で取得し、
    　　上記キャリー信号生成部は、
    　　　｜Ｎ１－Ｎ２｜ビットシフトした上記キャリー信号を生成する
    　請求項６記載のＡ／Ｄ変換器。
  8. 　上記第１の信号のビット精度がＮ１で、上記第２の信号のビット精度がＮ２であり、
    　上記上位ビットカウンタ部は、
    　　基準クロックとして上記キャリー信号が入力されるクロック入力端子が縦続接続されるように配置された複数フリップフロップを含むバイナリリップルカウンタにより形成され、
    　　上記第１の信号取得時に最下位ビットのフリップフロップに入る基準クロックを、上記第２の信号取得時に｜Ｎ１－Ｎ２｜ビット上位のフリップフロップに入力させて、各信号のビット重みを揃えることによりカウンタ内で上記デジタルＣＤＳを実行する
    　請求項６記載のＡ／Ｄ変換器。
  9. 　上記第１の信号のビット精度がＮ１で、上記第２の信号のビット精度がＮ２であり、
    　上記上位ビットカウンタ部は、
    　　基準クロックとして上記キャリー信号が入力されるクロック入力端子が縦続接続されるように配置された複数フリップフロップを含むバイナリリップルカウンタにより形成され、
    　　上記第１の信号の格納データを退避させ、退避データを｜Ｎ１－Ｎ２｜ビット下位側にビットシフトして上記リップルカウンタ内のラッチに書き込み、上記第２の信号の読み出しをすることより、カウンタ内で上記デジタルＣＤＳを実行する
    　請求項６記載のＡ／Ｄ変換器。
  10. 　上記カウンタラッチ部は、
    　　上記ラッチのラッチデータに対してマスク信号に応じて、キャリー信号の高周波化に対するマスク期間を確保するマスク回路を含む
    　請求項６記載のＡ／Ｄ変換器。
  11. 　上記下位ビットコードラッチ部と出力と上記上位ビットカウンタ部との間に、上記ビットシフト機能を含み、選択的に上記下位ビットコードラッチ部による下位ビットデータを受けて下位ビットの上記デジタルＣＤＳを実行する下位ビットカウンタ部を有する
    　請求項６記載のＡ／Ｄ変換器。
  12. 　光電変換素子と、当該光電変換素子で光電変換された電荷に対応したアナログ信号を信号線に出力する画素回路と、
    　上記信号線の出力レベルを設定されたスロープで変位する参照信号と比較して、出力信号と参照信号とが既定の関係に達する時期に基づいて当該出力信号をデジタルデータ化するアナログデジタル（Ａ／Ｄ）変換器を含む読み出し部と、を有し、
    　上記読み出し部は、
    　　上記信号線のアナログ信号電位とスロープが変更可能な参照信号を比較する比較器と、
    　　上記比較器の出力に応じた処理によりＡＤ変換が可能なカウンタラッチ部と、
    　　上記カウンタラッチ部で得られるデジタルデータをビットシフトすることが可能なビットシフト機能部と、を含み、
    　　上記画素回路から読み出され、異なるスロープの参照信号との比較により得られた異なるビット精度の第１の信号と第２の信号によるデジタル相関二重サンプリング（ＣＤＳ）を行う際に、上記ビットシフト機能部により上記第１の信号または第２の信号をビットシフトさせる
    　固体撮像装置。
  13. 　上記読み出し部は、
    　　上記デジタルＣＤＳを行う際には、上記第１の信号をビット精度Ｎ１で取得し、第２の信号をビット精度Ｎ２で取得し、
    　　上記第１の信号を取得した後、１の補数を取り格納データを反転させ、
    　　上記第２の信号を｜Ｎ１－Ｎ２｜ビット上位にシフトし、ビットシフトした第２の信号に反転処理後の上記第１の信号に加算して上記デジタルＣＤＳを実行する
    　請求項１２記載の固体撮像装置。
  14. 　上記読み出し部は、
    　　上記デジタルＣＤＳを行う際には、上記第１の信号をビット精度Ｎ１で取得し、第２の信号をビット精度Ｎ２で取得し、
    　　上記第１の信号を取得した後、｜Ｎ１－Ｎ２｜ビット下位にシフトし、１の補数を取り格納データを反転させ、上記第２の信号をビットシフトした第１の信号に加算して上記デジタルＣＤＳを実行する
    　請求項１２記載の固体撮像装置。
  15. 　上記第１の信号のビット精度がＮ１で、上記第２の信号のビット精度がＮ２であり、
    　上記カウンタ部は、
    　　基準クロックが入力されるクロック入力端子が縦続接続されるように配置された複数フリップフロップを含むバイナリリップルカウンタにより形成され、
    　上記ビットシフト機能部は、
    　　　上記第１の信号取得時に最下位ビットのフリップフロップに入る基準クロックを、上記第２の信号取得時に｜Ｎ１－Ｎ２｜ビット上位のフリップフロップに入力させて、各信号のビット重みを揃えることによりカウンタ内で上記デジタルＣＤＳを実行する
    　請求項１２記載の固体撮像装置。
  16. 　上記第１の信号のビット精度がＮ１で、上記第２の信号のビット精度がＮ２であり、
    　上記カウンタ部は、
    　　基準クロックが入力されるクロック入力端子が縦続接続されるように配置された複数フリップフロップを含むバイナリリップルカウンタにより形成され、
    　上記ビットシフト機能部は、
    　　上記第１の信号の格納データを退避させ、退避データを｜Ｎ１－Ｎ２｜ビット下位側にビットシフトして上記リップルカウンタ内のラッチに書き込み、上記第２の信号の読み出しをすることより、カウンタ内で上記デジタルＣＤＳを実行する
    　請求項１２記載の固体撮像装置。
  17. 　上記カウンタラッチ部は、
    　　基準クロックに応答してデジタルコードを生成するコードカウンタと、
    　　上記比較器の出力信号が反転したことをトリガとして、当該反転した比較器の出力信号に応答して上記コードカウンタで生成されたデジタルコードをラッチする下位ビットコードラッチ部と、
    　上記下位ビットラッチ部のデータをキャリー信号としてカウントする上位ビットカウンタ部と、を含み、
    　上記下位ビットコードラッチ部は、
    　　上記コードカウンタの各ビットコードラッチするラッチと、
    　　上記ラッチにラッチされた各ビットのデータの論理合成によりビットシフトしたキャリー信号を生成し、上記ビットシフト機能部として機能するキャリー信号生成部と、を含む
    　請求項１２記載の固体撮像装置。
  18. 　固体撮像装置を有し、
    　上記固体撮像装置は、
    　　光電変換素子と、当該光電変換素子で光電変換された電荷に対応したアナログ信号を信号線に出力する画素回路と、
    　　上記信号線の出力レベルを設定されたスロープで変位する参照信号と比較して、出力信号と参照信号とが既定の関係に達する時期に基づいて当該出力信号をデジタルデータ化するアナログデジタル（Ａ／Ｄ）変換器を含む読み出し部と、を有し、
    　　上記読み出し部は、
    　　　上記信号線のアナログ信号電位とスロープが変更可能な参照信号を比較する比較器と、
    　　　上記比較器の出力に応じた処理によりＡＤ変換が可能なカウンタラッチ部と、
    　　　上記カウンタラッチ部で得られるデジタルデータをビットシフトすることが可能なビットシフト機能部と、を含み、
    　　　上記画素回路から読み出され、異なるスロープの参照信号との比較により得られた異なるビット精度の第１の信号と第２の信号によるデジタル相関二重サンプリング（ＣＤＳ）を行う際に、上記ビットシフト機能部により上記第１の信号または第２の信号をビットシフトさせる
    　電子機器。
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