CN111586326B - 一种cmos图像传感器中的行扫描电路 - Google Patents

Abstract

本发明公开了一种CMOS图像传感器中的行扫描电路，包括移位寄存器链和本地时钟控制模块构成的第一模块、非交叠处理电路阵列构成的第二模块、数据线驱动电路构成的第三模块。其中，本发明将移位寄存器触发时钟分块本地处理，以降低功耗和误翻转带来的错误输出数据可能；采用多路复用非交叠处理电路，减小了芯片面积和功耗开销；将长的数据总线分段并在每段末端插入锁存缓冲单元，从而实现在小的buffer尺寸下高速正确读取数据。

Description

一种CMOS图像传感器中的行扫描电路

技术领域

本发明涉及图像传感器领域，具体是一种CMOS图像传感器中的行扫描电路。

背景技术

CMOS图像传感器以其低成本、低功耗、高集成度的优点广泛应用于消费电子、高清监控、机器视觉、空间成像和医疗成像等诸多领域。随着像素阵列规模的不断增大，帧率的逐步提高，对数据读出速率要求也越来越高。如图1所示，一般CMOS图像传感器里，像素阵列完成曝光后，像素内累积的光电子在像素内部转换成电压信号，该信号经像素内部电路和列级电流源负载CSL(Current Source Load)电路组成的放大电路输出，再经列级可变增益放大器PGA(Programmable Gain Amplifier)放大后，由列级ADC(Analo-to-DigitalConverter)处理后得到完整像素信号对应的数字图像数据。利用列级处理电路，一般图像传感器可同时处理1行(或数行)像素信号，对应的数字像素数据，最后通过行扫描电路读出到接口电路并送到图像传感器外。

如图1所示，现有CMOS图像传感器的行扫描电路一般通过移位寄存器链产生连续选通信号tri[0]～tri[N-1]，该选通信号控制行数据锁存器中的数据逐一连接到数据总线上，送至接口电路。数据总线的宽度一般与ADC分辨率相关，例如10bit,12bit,14bit或更多。对于大阵列图像传感器，因为行数据总量大，一般需要使用多根数据总线，即每个选通信号同时选通行数据锁存器中的多个连续像素数据。随着数据读出速率的大幅提高，常见的行扫描电路已不能满足要求，主要存在以下几个问题：

1、现有技术行扫描数据选通信号一般采用简单的移位寄存器实现，如图2所示，其基本单元是D触发器，时钟为全局行扫描时钟，在一行数据读出时间里，任意一个D触发器有效工作时间只有一个行扫描时钟周期，绝大多数时间处于无效翻转状态，带来较大的功耗浪费，且增大了受噪声影响导致的误翻转可能。

由于像素阵列一般较大，一行数据不可能在一个时钟周期内一次读出，只能串行读出。以列数2400为例，设一次读出4个像素数据，需要读取600次(具体需要综合考虑数据线数目，图像传感器帧率，行扫描时钟频率来决定)。600次串行读出控制信号需要由移位寄存器产生，常规做法是600级D触发器串联，工作在同一时钟下，输入触发信号串行移位产生连续选通信号tri[0]～tri[N-1],该例中N＝600。

图2所示传统方式，移位寄存器D触发器单元在时钟HCLK作用下始终处于工作状态；然而，对于电路的任意一个D触发器，在整个行周期里实际有效的工作时间只有一个时钟周期；由于时钟信号HCLK一直有效，在余下的绝大部分时间都处于无效动作状态，这将导致电路很大的功耗浪费。

2、由于寄生负载等非理想因素引起的信号延时不同，导致移位寄存器产生的连续选通信号tri[0]～tri[N-1]发生交叠，引起数据线上数据冲突，因此需要对tri[0]～tri[N-1]做非交叠处理。现有技术对数据选通信号的交叠问题有以下几种处理方式：

一是不做处理，这样会带来数据总线上的数据冲突。为了消除数据冲突的影响，常常需要放慢工作时钟频率，从而限制了数据的传输速度。数据冲突还常常带来不必要的功耗，不利于低功耗设计。

二是采用全局信号与原选通信号相与生成新的选通信号，如图3所示。这种方式的缺点是：需要精确控制全局信号TRIG_EN与本地信号tri[0]～tri[N]的相位关系；而且，非交叠时间是系统时钟周期的整数倍，非交叠时间的取值受限于系统时钟周期，不能取太小。因此这种方式适合选通信号tri[0]～tri[N]有效时间较长的情形，即低速应用，不适用于高速应用场合。

三是本地对选通信号每一路分别处理，如图4所示。这种方式解决了上述问题，但每条支路的D触发器都需要可控延时单元，如果要求延时单元可调整范围大且台阶小，那么会导致电路规模很大，对于小的像素宽度，版图布局困难，不适合大面阵高分辨率图像传感器。

3、现有技术的数据总线驱动依赖数据锁存器输出缓冲器(buffer)的驱动能力，要求buffer的驱动能力足够驱动总线。对大面阵高帧率图像传感器，总线上的寄生负载很大，仅仅通过增大buffer尺寸来提高驱动能力已难以保证数据完整建立和正确采样。如图5所示，由于大面阵图像传感器芯片横向尺寸很大，数据线长度往往超过10mm，常规做法只能是提高数据buffer的驱动能力，但如果行扫描时钟达到几十MHz，总线上数据依然很难在一个周期内建立，导致后级接收电路数据出错；且此时需要的数据驱动器尺寸很大，造成版图布局困难。

发明内容

本发明的目的是提供一种CMOS图像传感器中的行扫描电路，以解决现有技术行扫描电路存在的功耗浪费和存在数据错误、采用可控延时单元处理选通信号交叠电路规模大、以及数据总线驱动要求高、芯片版图布局困难等问题。

为了达到上述目的，本发明所采用的技术方案为：

一种CMOS图像传感器中的行扫描电路，其特征在于：包括由移位寄存器链和本地时钟控制模块构成的第一模块、由非交叠处理电路阵列构成的第二模块，以及由数据线驱动电路构成的第三模块，其中：

第一模块中，移位寄存器链由N个D触发器构成(N≥2)，各个D触发器的输出端分别连接至非交叠处理电路阵列构成的第二模块；移位寄存器链中N个D触发器均分为M个CELL单元，其中M为N的约数，每个CELL单元中分别包含N/M个D触发器；移位寄存器链中第一个CELL单元接收到触发信号HTRIG后开始工作；触发信号HTRIG依次传输至M个CELL单元，使M个CELL单元依次工作；在每个CELL单元中，各个D触发器通过自身信号输入端接收触发信号，并通过输出端向后级D触发器输出触发信号，使每个CELL单元中各个D触发器依次工作；

第一模块中，本地时钟控制模块的输入端接收行扫描时钟信号HCLK，产生M个本地时钟信号；这M个本地时钟信号一一对应送至M个CELL单元；每个CELL单元中各个D触发器的时钟信号输入端分别接收所在CELL单元对应的本地时钟信号；

移位寄存器链中M个CELL单元分成两部分，本地时钟控制模块首先控制第一部分所有CELL单元的本地时钟信号有效，同时控制第二部分所有CELL单元的本地时钟信号无效；第一部分的各个CELL单元接收到触发信号后同时开始工作，工作时，第一部分每个CELL单元的本地时钟信号有效并且接收到触发信号时，由每个CELL单元中的D触发器依次产生选通信号；每个CELL单元中最后一个D触发器产生选通信号后本地时钟控制模块控制对应该CELL单元的本地时钟信号无效，由此通过本地时钟控制模块使第一部分所有CELL单元在工作后对应的本地时钟信号依次无效；

第一部分中所有本地时钟信号全部无效后，本地时钟控制模块控制第二部分所有CELL单元的本地时钟信号依次有效；触发信号HTRIG经第一部分后传输至第二部分，第二部分的各个CELL单元依次接收到触发信号后依次开始工作；工作时，第二部分每个CELL单元的本地时钟信号有效并且接收到触发信号时，由每个CELL单元中的D触发器依次产生选通信号；第二部分每个CELL单元的最后一个D触发器产生选通信号后，本地时钟控制模块控制下一个CELL单元的本地时钟信号有效，由此通过本地时钟控制模块使第二部分所有CELL单元在的本地时钟信号依次有效；最后一个CELL单元中最后一个D触发器产生选通信号后，该信号控制本地时钟控制模块控制第二部分所有的CELL单元的本地时钟信号同时无效，由此通过本地时钟控制模块使第二部分所有CELL单元在依次工作后对应的本地时钟信号同时无效；

第一部分和第二部分完成工作后，一直到下一个HTRIG到来时，时钟保持无效；

移位寄存器链中N个D触发器依次产生的选通信号分别送入至构成第二模块的非交叠处理电路阵列，由非交叠处理电路阵列对选通信号处理后，输出非交叠处理后的N个选通信号；

构成第三模块的数据线驱动电路包括数据总线和N个选通电路，N个选通电路分别连接数据总线和CMOS图像传感器的行数据锁存器，所述非交叠处理电路阵列的输出端分别与各个选通电路的选通信号输入端连接，由非交叠处理电路阵列将非交叠处理后的N个选通信号一一对应送入至各个选通电路，各个选通电路接收选通信号后选通，使行数据锁存器对应位置数据连接到数据总线。

所述的一种CMOS图像传感器中的行扫描电路，其特征在于：所述本地时钟控制模块中以每个CELL单元中最后一个D触发器产生的选通信号作为控制信号，控制对应CELL单元的本地时钟信号有效或无效。

所述的一种CMOS图像传感器中的行扫描电路，其特征在于：所述本地时钟控制模块通过控制本地时钟信号为高或低电平的方式，实现控制本地时钟信号有效或无效。

所述的一种CMOS图像传感器中的行扫描电路，其特征在于：构成第二模块的非交叠处理电路阵列由多个非交叠处理电路构成，每个非交叠处理电路分别包含X+1个与门、一个可控延时模块、一个具有X个输入端的或门，其中X≥2且X为N/M的约数；第一模块中的移位寄存器链的每个CELL单元里包括的N/M个D触发器中，每X个D触发器共用第二模块中的一个非交叠处理电路；

每个非交叠处理电路中，或门的X个输入端分别与第一模块中移位寄存器链的CELL单元中的X个D触发器的输出端连接；或门的输出端分别与可控延时模块输入端以及第一个与门的一个输入端连接；可控延时模块输出端与第一个与门的另一个输入端连接；第一个与门的输出端分别与其余X个与门的各自一个输入端连接，其余X个与门的各自另一个输入端一一对应与对应的X个D触发器输出端连接，由其余X个与门的输出端一一对应输出对应的X个D触发器非交叠处理后的选通信号。

所述的一种CMOS图像传感器中的行扫描电路，其特征在于：所述第一模块中的移位寄存器的CELL单元中的X个D触发器共用第二模块中的一个非交叠处理电路，且所述X个D触发器非相邻。

所述的一种CMOS图像传感器中的行扫描电路，其特征在于：所述第一模块中的移位寄存器的CELL单元中的X个D触发器共用第二模块中的一个非交叠处理电路，且该非交叠处理电路输出的X个信号时序不交叠，即不同时为高电平。

所述的一种CMOS图像传感器中的行扫描电路，其特征在于：所述第三模块还包括多个锁存缓冲单元，第三模块中数据总线分为多段，每段数据总线分别通过若干个选通电路连接行数据锁存器，并由锁存缓冲单元连接相邻段的数据总线，每个锁存缓冲单元还分别加载行扫描时钟信号的反相时钟。

与现有技术相比，本发明优点为：

1、本发明将移位寄存器触发时钟分块本地处理，大大降低D触发器单元实际工作时间，从而降低功耗和误翻转带来的错误输出数据可能。

2、本发明对在选通信号本地处理的基础上，多路复用非交叠处理电路，从而在满足高速应用的同时减小了芯片面积和功耗开销。

3、本发明将长的数据总线分段，并在每段末端插入锁存缓冲处理单元，从而实现了在小的buffer尺寸下高速正确读取数据。

附图说明

图1是CMOS图像传感器基本原理图；

图2是现有技术行扫描电路移位寄存器工作原理图；

图3是现有技术采用全局信号相与产生非交叠部分工作原理图；

图4是现有技术可控延时单元处理交叠信号电路结构原理图；

图5是现有技术数据总线工作原理图；

图6是本发明电路结构原理图；

图7是本发明行扫描电路移位寄存器工作原理图；

图8是本发明中本地时钟控制模块原理图；

图9是本发明中非交叠处理电路结构原理图；

图10是本发明数据总线工作原理图；

图11是本发明中锁存缓冲单元原理图。

具体实施方式

下面结合附图和实施例对本发明进一步说明。

如图6～图11所示，本发明一种CMOS图像传感器中的行扫描电路，包括由移位寄存器链和本地时钟控制模块构成的第一模块A、由非交叠处理电路阵列构成的第二模块B，以及由数据总线驱动电路构成的第三模块C。

第一模块A中，移位寄存器链由N个D触发器构成(N≥2)，各个D触发器的输出端分别连接至构成第二模块的非交叠处理电路阵列输入端；移位寄存器链中N个D触发器均分为M个CELL单元cell 1、cell 2、…、cell M，其中M为N的约数，每个CELL单元中分别包含N/M个D触发器；移位寄存器链接收触发信号HTRIG，触发信号HTRIG依次传输至M个CELL单元，使M个CELL单元依次工作，在每个CELL单元中各个D触发器通过信号输入端依次接收触发信号，依次工作。

第一模块A中，本地时钟控制模块的输入端接收行扫描时钟信号HCLK，并产生M个本地时钟信号clk[1]、clk[2]、…、clk[M]，由本地时钟控制模块将M个本地时钟信号一一对应送入至M个CELL单元，每个CELL单元中各个D触发器的时钟信号输入端分别接收所在CELL单元对应的本地时钟信号。

如图6、图7、图8所示，移位寄存器链中M个CELL单元分成左、右两部分，左半部分包含M/2个CELL单元cell_1、cell_2、…、cell_M/2，右半部分包含M/2个CELL单元cell_(M/2+1)、cell_(M/2+2)、…、cell_M，本地时钟控制模块首先控制第一部分即左半部分所有CELL单元的本地时钟信号有效，同时控制第二部分即右半部分所有CELL单元的本地时钟信号无效。触发信号HTRIG首先由左半部分的首个CELL单元cell_1接收，左半部分的其余CELL单元中由前级CELL单元向后级CELL单元传输触发信号HTRIG，并由第一部分最后一级CELL单元cell_M/2将触发信号HTRIG传输至第二部分的首个CELL单元cell_M/2+1，第二部分的其余CELL单元中由前级CELL单元向后级CELL单元传输触发信号HTRIG。即，在左半部分触发信号HTRIG首先进入第一个CELL单元cell_1，然后由第一个CELL单元cell_1传输至第二个CELL单元cell_2，再由第二个CELL单元cell_2传输至第三个CELL单元cell_3，依次类推，在左半部分触发信号HTRIG最终由第M/2-1个CELL单元cell_M/2-1传输至最后一个即第M/2个CELL单元cell_M/2。然后，左半部分最后一个CELL单元cell_M/2将触发信号HTRIG传输至右半部分第一个CELL单元cell_(M+2)/2，再依次类推，直至触发信号HTRIG传输至右半部分最后一个即第M个CELL单元cell_M。

移位寄存器链中，第一部分即左半部分的第一个CELL单元cell_1接收到触发信号HTRIG后，所有CELL单元cell_1、cell_2、…、cell_M/2同时开始工作，工作时第一部分每个CELL单元中的各个D触发器在输入有效的本地时钟信号并且依次输入触发信号HTRIG时，由每个CELL单元中的D触发器依次产生选通信号tri[0]、tri[1]、…、tri[N/M-1]，每个CELL单元中最后一个D触发器产生选通信号tri[N/M]后本地时钟控制模块控制对应的CELL单元的本地时钟信号无效，由此通过本地时钟控制模块使第一部分所有CELL单元cell_1、cell_2…cell_M/2在同时工作后对应的本地时钟信号依次无效。

第一部分中所有本地时钟信号全部无效后，本地时钟控制模块控制第二部分所有CELL单元cell_M/2+1、cell_M/2+2、…、cell_M的本地时钟信号依次有效，触发信号HTRIG经第一部分后传输至第二部分时，第二部分的各个CELL单元依次接收到触发信号后依次开始工作，工作时，第二部分每个CELL单元的本地时钟信号有效并且接收到触发信号时，由每个CELL单元中的D触发器依次产生选通信号tri[0]、tri[1]、…、tri[N/M-1]。最后一个CELL单元cell_M中最后一个D触发器产生选通信号tri[N-1]后，本地时钟控制模块控制第二部分所有的CELL单元cell_M/2+1、cell_M/2+2、…、cell_M的本地时钟信号同时无效，由此通过本地时钟控制模块使第二部分所有CELL单元cell_M/2+1、cell_M/2+2、…、cell_M在依次工作后对应的本地时钟信号同时无效。

具体的，M个CELL单元分为左、右两部分，每部分中分别包含M/2个CELL单元。触发信号HTRIG首先使左半部分所有M/2个CELL单元同时工作，工作时CELL单元cell_1、cell_2、…、cell_M/2一一对应接收有效的本地时钟信号clk[1]、clk[2]、…、clk[M/2]，并由每个CELL单元内部D触发器依次产生选通信号tri[1]、tri[2]、…、tri[N/M]，当左半部分第一个CELL单元cell_1中各个D触发器均产生选通信号后，由左半部分第一个CELL单元cell_1中最后一个D触发器产生的选通信号tri[N/M-1]触发本地时钟控制模块使本地时钟信号clk[1]变成低电平，即无效；依此类推直至左半部分最后一个CELL单元CELL[M/2]的本地时钟信号clk[M/2]无效。当左半部分所有CELL单元的本地时钟信号无效后，本地时钟控制模块使右半部分所有CELL单元的本地时钟信号clk[M/2+1]、clk[M/2+2]、…、clk[M]依次有效；cell_M中最后一个D触发器产生选通信号tri[N-1]后时右半部分本地时钟同时无效。

由此可见，左半部分各个CELL单元cell_1、cell_2、…、cell_M/2的本地时钟信号clk[1]、clk[2]、…、clk[M/2]在本地时钟控制模块控制下是同时打开有效，但随触发信号HTRIG的触发过程呈现依次关断无效。当左半部分所有CELL单元的本地时钟信号关断无效后，右半部分各个CELL单元的本地时钟信号依次打开有效，一行数据读取完成后，右半部分各个CELL单元的本地时钟信号同时关断无效，该功能由本地时钟控制模块实现。

本发明从减小功耗的角度考虑，将移位寄存器链的N个D触发器均分成M个CELL单元，每个CELL单元分别包含N/M个D触发器，本地时钟控制模块输出的M个本地时钟信号clk[1]～clk[M]，其来自于行扫描时钟HCLK经本地时钟控制模块的输出。本地时钟信号从中间进入分成左右两半部分，在左半部分移位开始后本地时钟信号clk[1]～clk[M/2]同时打开，第一个CELL单元cell_1移位完成后，本地时钟信号clk[1]关断，依此类推直到本地时钟信号clk[M/2]关断，与此同时右半部分clk[M/2+1]～clk[M]依次打开有效，移位完成后所有时钟全部关断。

若读取一行数据的总时间为t，如果没有时钟控制电路，那么每个D触发器的开启时间也为t，采用本设计后，每个CELL单元开启时间依次为t/M、2t/M、3t/M、…、t/2、t/2、…、3t/M、2t/M、t/M，因此，每个D触发器的平均工作时间大幅减少，表1是M为不同取值时的统计结果。

表1.统计结果表

分组数M	D trig平均工作时间
		1	t
2	0.5t
		4	0.38t
6	0.33t
		12	0.29t
24	0.27t

从表1可以看到选择6～12分组即可将平均工作时间(动态平均功耗)降到原来的三分之一以下，更多的分组数目带来的功耗下降逐渐不明显且会大幅增大时钟控制电路的复杂度。图8说明了M＝12时本地时钟控制电路图的一种实现方式。

本发明中，移位寄存器链中N个D触发器依次产生的选通信号tri[0]、tri[1]、…、tri[N-1]分别送入至构成第二模块B的非交叠处理电路阵列，由非交叠处理电路阵列对选通信号处理后，输出非交叠处理后的N个选通信号TRI[0]、TRI[1]、…、TRI[N-1]。

构成第二模块B的非交叠处理电路阵列由多个非交叠处理电路构成，每个非交叠处理电路分别包含X+1个与门、一个可控延时模块、一个具有X个输入端的或门，其中X≥2且X为N/M的约数；第一模块中的移位寄存器链的每个CELL单元里包括的N/M个D触发器中，每X个D触发器共用第二模块中的一个非交叠处理电路。

每个非交叠处理电路中，或门的X个输入端分别与第一模块中移位寄存器链的CELL单元中的X个D触发器的输出端连接；或门的输出端分别与可控延时模块输入端以及第一个与门的一个输入端连接；可控延时模块输出端与第一个与门的另一个输入端连接；第一个与门的输出端分别与其余X个与门的各自一个输入端连接，其余X个与门的各自另一个输入端一一对应与对应的X个D触发器输出端连接，由其余X个与门的输出端一一对应输出对应的X个D触发器非交叠处理后的选通信号。

如图9所示，图9中展示了X＝4时的两个非交叠处理电路，每个非交叠处理电路中包含五个与门、一个或门和一个可控延时模块，其中或门有四个输入端。第一个非交叠处理电路中，选通信号tri[0]、tri[2]、tri[4]和tri[6]经可控延时模块和第一个与门后再分别送入其余四个与门的输入端，同时其余四个与门另一个输入端接收选通信号tri[0]、tri[2]、tri[4]和tri[6]，最终由其余四个与门一一对应输出非交叠处理后的选通信号TRI[0]、TRI[2]、TRI[4]和TRI[6]。同理，第二个非交叠电路中最终输出四个非交叠处理后的选通信号TRI[1]、TRI[3]、TRI[5]、TRI[7]。

本发明中，第一模块A中的移位寄存器的CELL单元中的X个D触发器共用第二模块B中的一个非交叠处理电路，且该非交叠处理电路输出的X个信号时序不交叠即不同时为高电平。如图9所示，一个CELL单元中的8个D触发器中，有四个D触发器共用第一个非交叠电路，其余四个D触发器共用第二个非交叠电路，最终第一个非交叠电路输出的非交叠处理后的选通信号TRI[0]、TRI[2]、TRI[4]和TRI[6]不同时为高电平，同样第二个非交叠电路输出的非交叠处理后的选通信号TRI[1]、TRI[3]、TRI[5]、TRI[7]不同时为高电平。

如图9所示，共用一个非交叠电路的输入选通信号(及其对应触发器)不相邻，偶数输入选通信号(tri[0],tri[2],tri[4],tri[6])共用第一个非交叠处理电路，奇数输入选通信号(tri[1],tri[3],tri[5],tri[7])共用第二个非交叠处理电路。使用不相邻的输入选通信号，可以保证输出选通信号不相邻。需要指出的是，只要保证输入信号不相邻，如图9所示奇偶分开并非必须。

如图10、图11所示，构成第三模块C的数据总线驱动电路包括数据总线，N个缓冲器(buffer)和N个选通电路(图中以开关表示)，N个选通电路分别连接数据总线和CMOS图像传感器的行数据锁存器，非交叠处理电路阵列的输出端分别与各个选通电路的选通信号输入端连接，由非交叠处理电路阵列将非交叠处理后的N个选通信号TRI[0]、TRI[1]…TRI[N-1]一一对应送入至N个选通电路，各个选通电路接收选通信号后选通，使行数据锁存器对应位置数据D[0]、D[1]、…、D[N-1]连接到数据总线。

第三模块C还包括多个锁存缓冲单元，第三模块C中数据总线分为多段，每段数据总线分别通过若干个选通电路连接行数据锁存器，并由锁存缓冲单元连接相邻段的数据总线，每个锁存缓冲单元还分别加载行扫描时钟信号的反相时钟HCLKB。

本发明所述的实施例仅是对本发明的优选实施方式进行的描述，并非对本发明构思和范围进行限定，在不脱离本发明设计思想的前提下，本领域中工程技术人员对本发明的技术方案作出的各种变型和改进，均应落入本发明的保护范围，本发明请求保护的技术内容，已经全部记载在权利要求书中。

Claims (6)

1.一种CMOS图像传感器中的行扫描电路，其特征在于：包括由移位寄存器链和本地时钟控制模块构成的第一模块、由非交叠处理电路阵列构成的第二模块，以及由数据总线驱动电路构成的第三模块，其中：

第一模块中，移位寄存器链由N个D触发器构成，N≥2，各个D触发器的输出端分别连接至非交叠处理电路阵列构成的第二模块；移位寄存器链中N个D触发器均分为M个CELL单元，其中M为N的约数，每个CELL单元中分别包含N/M个D触发器；移位寄存器链中第一个CELL单元接收到触发信号HTRIG后开始工作；触发信号HTRIG依次传输至M个CELL单元，使M个CELL单元依次工作；在每个CELL单元中，各个D触发器通过自身信号输入端接收触发信号，并通过输出端向后级D触发器输出触发信号，使每个CELL单元中各个D触发器依次工作；

第一模块中，本地时钟控制模块的输入端接收行扫描时钟信号HCLK，产生M个本地时钟信号；这M个本地时钟信号一一对应送至M个CELL单元；每个CELL单元中各个D触发器的时钟信号输入端分别接收所在CELL单元对应的本地时钟信号；

移位寄存器链中M个CELL单元分成两部分，本地时钟控制模块首先控制第一部分所有CELL单元的本地时钟信号有效，同时控制第二部分所有CELL单元的本地时钟信号无效；第一部分的各个CELL单元接收到触发信号后同时开始工作，工作时，第一部分每个CELL单元的本地时钟信号有效并且接收到触发信号时，由每个CELL单元中的D触发器依次产生选通信号；每个CELL单元中最后一个D触发器产生选通信号后本地时钟控制模块控制对应该CELL单元的本地时钟信号无效，由此通过本地时钟控制模块使第一部分所有CELL单元在工作后对应的本地时钟信号依次无效；

第一部分中所有本地时钟信号全部无效后，本地时钟控制模块控制第二部分所有CELL单元的本地时钟信号依次有效；触发信号HTRIG经第一部分后传输至第二部分，第二部分的各个CELL单元依次接收到触发信号后依次开始工作；工作时，第二部分每个CELL单元的本地时钟信号有效并且接收到触发信号时，由每个CELL单元中的D触发器依次产生选通信号；第二部分每个CELL单元的最后一个D触发器产生选通信号后，本地时钟控制模块控制下一个CELL单元的本地时钟信号有效，由此通过本地时钟控制模块使第二部分所有CELL单元在的本地时钟信号依次有效；最后一个CELL单元中最后一个D触发器产生选通信号后，该信号控制本地时钟控制模块控制第二部分所有的CELL单元的本地时钟信号同时无效，由此通过本地时钟控制模块使第二部分所有CELL单元在依次工作后对应的本地时钟信号同时无效；

第一部分和第二部分完成工作后，一直到下一个HTRIG到来时，时钟保持无效；

移位寄存器链中N个D触发器依次产生的选通信号分别送入至构成第二模块的非交叠处理电路阵列，由非交叠处理电路阵列对选通信号处理后，输出非交叠处理后的N个选通信号；构成第二模块B的非交叠处理电路阵列由多个非交叠处理电路构成，每个非交叠处理电路分别包含X+1个与门、一个可控延时模块、一个具有X个输入端的或门，其中X≥2且X为N/M的约数；第一模块中的移位寄存器链的每个CELL单元里包括的N/M个D触发器中，每X个D触发器共用第二模块中的一个非交叠处理电路；每个非交叠处理电路中，或门的X个输入端分别与第一模块中移位寄存器链的CELL单元中的X个D触发器的输出端连接；或门的输出端分别与可控延时模块输入端以及第一个与门的一个输入端连接；可控延时模块输出端与第一个与门的另一个输入端连接；第一个与门的输出端分别与其余X个与门的各自一个输入端连接，其余X个与门的各自另一个输入端一一对应与对应的X个D触发器输出端连接，由其余X个与门的输出端一一对应输出对应的X个D触发器非交叠处理后的选通信号；

构成第三模块的数据总线驱动电路包括数据总线和N个选通电路，N个选通电路分别连接数据总线和CMOS图像传感器的行数据锁存器，所述非交叠处理电路阵列的输出端分别与各个选通电路的选通信号输入端连接，由非交叠处理电路阵列将非交叠处理后的N个选通信号一一对应送入至各个选通电路，各个选通电路接收选通信号后选通，使行数据锁存器对应位置数据连接到数据总线。

2.根据权利要求1所述的一种CMOS图像传感器中的行扫描电路，其特征在于：所述本地时钟控制模块中以每个CELL单元中最后一个D触发器产生的选通信号作为控制信号，控制对应CELL单元的本地时钟信号有效或无效。

3.根据权利要求1所述的一种CMOS图像传感器中的行扫描电路，其特征在于：所述本地时钟控制模块通过控制本地时钟信号为高或低电平的方式，实现控制本地时钟信号有效或无效。

4.根据权利要求1所述的一种CMOS图像传感器中的行扫描电路，其特征在于：所述第一模块中的移位寄存器的CELL单元中的X个D触发器共用第二模块中的一个非交叠处理电路，且所述X个D触发器非相邻。

5.根据权利要求1所述的一种CMOS图像传感器中的行扫描电路，其特征在于：所述第一模块中的移位寄存器的CELL单元中的X个D触发器共用第二模块中的一个非交叠处理电路，且该非交叠处理电路输出的X个信号时序不交叠，即不同时为高电平。

6.根据权利要求1所述的一种CMOS图像传感器中的行扫描电路，其特征在于：所述第三模块还包括多个锁存缓冲单元，第三模块中数据总线分为多段，每段数据总线分别通过若干个选通电路连接行数据锁存器，并由锁存缓冲单元连接相邻段的数据总线，每个锁存缓冲单元还分别加载行扫描时钟信号的反相时钟。