KR0170709B1 - 아날로그 입력 신호의 인터페이스 회로 - Google Patents

아날로그 입력 신호의 인터페이스 회로 Download PDF

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Abstract

본 발명은 아날로그 입력 신호의 인터페이스 회로에 관한 것으로서, 아날로그 입력 신호들을 선택적으로 전송하는 멀티플렉서부; 상기 멀티플렉서부에 의하여 선택된 신호를 디지탈 신호로 변환시키는 아날로그/디지탈 변환부; 및 소정의 타이머 및 채널 레지스터부가 마련되어, 상기 타이머에 의하여 전체적인 동작 시간을 제어하고, 상기 디지탈 신호가 상기 채널 레지스터부 내의 해당되는 채널을 통하여 전송되게 하는 제어부; 를 갖춘 것을 그 특징으로 하여, 해당 마이크로프로세서의 아날로그 입력 신호에 대한 엑세스 시간을 줄일 수 있게 된다.

Description

아날로그 입력 신호의 인터페이스 회로
제1도는 아날로그 입력 신호에 대한 전형적인 인터페이스 회로를 예시한 블록도이다.
제2도는 본 발명의 일 실시예에 따른 인터페이스 회로를 나타낸 전체적 블록도이다.
제3도는 제2도의 제어부에 대한 내부 회로도이다.
제4도는 제3도의 타이머에 대한 제어 알고리즘을 나타낸 흐름도이다.
제5도는 제3도의 타이머에 대한 상태 흐름도이다.
제6도는 제5도의 표본화 및 소자 변환 상태에 대한 AD 1876 아날로그/디지탈 변환기의 타이밍도이다.
제7도는 제5도의 캘리브레이션 상태에 대한 AD 1876 아날로그/디지탈 변환기의 타이밍도이다.
제8도는 제3도의 타이머에 대한 제어 타이밍도이다.
제9도는 제2도의 마이크로프로세서에 대한 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명
B1, B2, B2N: 입력 안정화 회로 C : 아날로그 멀티플렉서
D : PGA(Programmable Gain Amplifier)
E : 샘플-홀더(Sample and Holder)
F : 아날로그/디지탈 변환기(Analog to Digital Converter)
G : 기준 전압부 H, K : 광결합기(Photocoupler)
L : 제어부 M : 버퍼
1 : 타이머 2 : 직렬/병렬 레지스터
3 : 카운터 4 : 채널레지스터부
5 : 디코더(Decoder) 6, 7 : 디지탈 멀티플렉서
8 : 디스플레이 구동부
본 발명은 아날로그 입력 신호의 인터페이스 회로에 관한 것으로서, 특히 아날로그 입력 신호를 마이크로프로세서에 인터페이싱하는 회로에 관한 것이다.
전압 신호, 전류 신호, 및 광 신호 등의 아날로그 입력 신호에 대한 일반적인 인터페이스 회로는, 입력 안정화 회로, 증폭 회로, 및 아날로그/디지탈 변환 회로를 갖추고 있다. 여기서 아날로그 입력 신호가 복수 개인 경우, 상기 안정화 회로와 증폭 회로 사이에 아날로그 멀티플렉서(Analog multiplexer)가 마련됨으로써 상기 증폭 회로 및 아날로그/디지탈 변환 회로를 단일화 할 수 있다. 제1도는 아날로그 입력 신호에 대한 전형적인 인터페이스 회로를 예시한 블록도이다. 도시된 바와 같이 아날로그 입력 신호에 대한 종래의 인터페이스 회로는, 입력 안정화 회로부(B1, B2, ..., B2N), 아날로그 멀티플렉서(C), PGA(Programmable Gain Amplifier, D), 샘플-홀더(Sample and Holder, E), 아날로그/디지탈 변환기(Analog to Digital Converter, F), 기준 전압부(G), 및 광 결합기(Photocoupler, H)를 갖추고 있다. 입력 안정화 회로부(B1, B2, ..., B2N)는 아날로그 입력부(A) 예를 들어, 입력 센서부로부터 입력되는 신호에 대한 노이즈(noise)를 제거함으로써 입력 신호를 안정화시킨다. 아날로그 멀티플렉서(C)는 해당 마이크로프로세서(1)에 의하여 제어되고, 아날로그 입력 신호의 개수가 2N이라면 N 개의 선택 신호가 마이크로프로세서(1)로부터 발생된다. PGA(D)는 아날로그 멀티플렉서(C)로부터 입력되는 신호의 증폭도(Gain)를 소프트웨어적으로 조정하도록 되어 있다. 샘플-홀더(E)는 PGA(D)로부터의 입력 신호를 표본화(Sampling)하고, 표본화된 값을 유지시킨다. 아날로그/디지탈 변환기(F)는 샘플-홀더(E)에서 표본화된 값을 디지탈 신호로 변환시킨다. 통상적으로 분해능(Resolution)을 높이기 위하여 12 내지 16 비트 출력의 아날로그/디지탈 변환기(F)가 사용된다. 기준 전압부(G)는 아날로그/디지탈 변환기(F)에 기준 전압(Reference voltage)을 제공함으로써 디지탈 신호의 옵셋(Offset)을 조정한다. 광 결합기(H)는 상기 디지탈 신호를 정도(精度) 높게 전송하는 역할을 한다.
제1도와 같은 아날로그 입력 신호에 대한 종래의 인터페이스 회로는, 먼저 광 결합기(H)를 통하여 마이크로프로세서(1)에 입력된 신호가 처리되면, 마이크로프로세서(1)는 아날로그 멀티플렉서(C)를 제어하여 대기중인 신호를 전송하게 한다. 이에 따라 마이크로프로세서(1)는 아날로그 멀티플렉서(C), PGA(D), 샘플-홀더(E), 및 아날로그/디지탈 변환기(F)의 전달 지연시간(Propagation delay time)만큼 대기해야 하므로, 마이크로프로세서(1)의 액세스 시간(access time)이 상대적으로 길어지게 된다. 일반적으로 아날로그 입력 신호에 대한 엑세스 시간은 수 mS(milli-second) 이상이다.
본 발명은 상기와 같은 문제점을 개선하기 위하여 창안된 것으로서, 해당 마이크로프로세서의 아날로그 입력 신호에 대한 엑세스 시간을 줄일 수 있는 인터페이스 회로를 제공하는 것에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명에 의한 아날로그 입력 신호의 인터페이스 회로는, 아날로그 입력 신호들을 선택적으로 전송하는 멀티플렉서부; 상기 멀티플렉서부에 의하여 선택된 신호를 디지탈 신호로 변환시키는 아날로그/디지탈 변환부; 및 소정의 타이머 및 채널 레지스터부가 마련되어, 상기 타이머에 의하여 전체적인 동작 시간을 제어하고, 상기 디지탈 신호가 상기 채널 레지스터부 내의 해당되는 채널을 통하여 전송되게 하는 제어부;를 갖춘 것을 그 특징으로 한다.
이하 첨부된 도면들을 참조하면서 본 발명에 따른 바람직한 실시예를 설명하기로 한다.
제2도는 본 발명의 일 실시예에 따른 인터페이스 회로를 나타낸 전체적 블록도이다. 도시된 바와 같이 아날로그 입력 신호에 대한 본 실시예의 인터페이스 회로는, 입력 안정화 회로부(B1, B2, ..., B2N), 아날로그 멀티플렉서(C), PGA(Programmable Gain Amplifier, D), 샘플-홀더(Sample and Holder, E)가 포함된 아날로그/디지탈 변환기(Analog to Digital Converter, F), 기준 전압부(G), 제1 광결합기(Photocoupler, H), 제어부(L), 버퍼(M), 및 제2 광결합기(K)를 갖추고 있다. 입력 안정화 회로부(B1, B2, ..., B2N)는 아날로그 입력부(A) 예를 들어, 입력 센서부로부터 입력되는 신호에 대한 노이즈(noise)를 제거함으로써 입력 신호를 안정화시킨다. 아날로그 멀티플렉서(C)는 제어부(L) 내의 프리 런닝 타이머(Free Running Timer)에 의하여 제어된다. PGA(D)는 아날로그 멀티플렉서(C)로부터 입력되는 신호의 증폭도(Gain)를 소프트웨어적으로 조정하도록 되어 있다. 샘플-홀더(E)는 PGA(D)로부터의 입력 신호를 표본화(Sampling)하고, 표본화된 값을 유지시킨다. 아날로그/디지탈 변환기(F)는 샘플-홀더(E)에서 표본화된 값을 디지탈 신호로 변환시킨다. 본 실시예의 경우, 아날로그/디지탈 변환기(F)로서 샘플-홀더(E) 및 디지탈 신호 처리기(Digital Signal Processor)가 포함되고, 직렬 디지탈 신호를 출력하는 AD1876 소자를 적용하였다. 기준 전압부(G)는 아날로그/디지탈 변환기(F)에 기준 전압(Reference voltage)을 제공함으로써 디지탈 신호의 옵셋(Offset)을 조정한다. 제1 광결합기(H)는 상기 직렬 디지탈 신호를 정도(精度) 높게 제어부(L)에 전송하는 역할을 한다. 제어부(L)는 직렬/병렬 레지스터, 프리 런닝 타이머 및 채널 레지스터부 등이 마련되어, 상기 타이머에 의하여 전체적인 동작 시간을 제어하고, 상기 직렬 디지탈 신호를 병렬 디지탈 신호로 변환하여, 상기 채널 레지스터부 내의 해당되는 채널을 통하여 마이크로프로세서(1)에 전송되게 한다. 제어부(L)는 하드웨어를 단순화하기 위하여 FPGA(Field Programmable Gate Array) 소자를 이용하여 구성하였다. 이에 대한 내부 회로 및 타이밍 제어 알고리즘은 다음 단계에서 점진적으로 상술하기로 한다. 본 실시예의 경우, 8 비트용 마이크로프로세서(1)가 적용되고, 제어부(L)와 마이크로프로세서(1) 사이의 버퍼(M)를 통하여 데이터 신호가 중계된다. 그리고 제2 광결합기(K)는 제어부(L)로부터의 제어 신호를 정도(精度) 높게 아날로그 멀티플렉서(C)에 전송하는 역할을 한다.
제2도와 같은 본 실시예의 인터페이스 회로는, 제어부(L) 내에 직렬/병렬 변환기, 프리 런닝 타이머 및 채널 레지스터부 등이 마련되어, 상기 타이머에 의하여 전체적인 동작 시간을 제어하고, 상기 직렬 디지탈 신호를 병렬 디지탈 신호로 변환하여, 상기 채널 레지스터부 내의 해당되는 채널을 통하여 마이크로프로세서(1)에 전송되게 한다. 즉, 상기 채널 레지스터부에는 전송될 데이터가 항상 보관되어 있고, 한 채널의 데이터가 전송되면 동일 채널의 다음 데이터가 갱신(Update)된다. 이에따라 마이크로프로세서(1)는 각 채널 레지스터에 보관된 데이터를 즉시 엑세스 할 수 있으므로, 아날로그 입력 신호에 대한 엑세스 시간을 줄일 수 있게 된다. 제어부(L)에 대한 내부 회로 및 타이밍 제어 알고리즘은 다음 단계에서 점진적으로 상술하기로 한다. 한편 직렬 디지탈 신호를 제1 광결합기(H)로써 전송한 후 제어부(L) 내의 직렬/병렬 레지스터를 이용함으로써 고가의 광결합기(H)를 단일화할 수 있다.
제3도는 제2도의 제어부에 대한 내부 회로도이다. 제3도에 도시된 바와 같이 본 실시예의 제어부(제2도의 L)는, 전체적 타이밍을 제어하는 타이머(1); 입력된 직렬 디지탈 신호를 병렬 디지탈 신호로 변환시키는 직렬/병렬 레지스터(2); 상기 타이머(1)로부터 발생되는 채널 변환신호(Channel Conversion signal)를 계수함으로써 순차적 출력 신호를 발생시키는 카운터(3); 상기 직렬/병렬 레지스터(2)를 통하여 입력된 데이터를, 상기 카운터(3)의 출력 신호에 따라 지정된 채널의 레지스터에 보관하는 채널 레지스터부(4); 해당 마이크로프로세서(제2도의 1)로부터의 어드레스 신호에 의거하여 소정의 채널 선택 신호를 발생시키는 디코더(Decoder, 5); 상기 디코더(5)로부터의 채널 선택 신호에 의거하여 상기 채널 레지스터부(4)의 데이터를 해당 마이크로프로세서(제2도의 1)에 전송하는 디지탈 멀티플렉서부(6, 7); 및 상기 카운터(3)의 출력 신호에 따라 지정된 채널을 표시하기 위한 디스플레이 구동부(8);를 갖추고 있다. 본 실시예의 경우, 타이머(1)로서 프리 런닝 타이머(Free Running Timer)가 사용되었고, 소정의 타이밍 제어 알고리즘에 의하여 채널 변환 신호(Channel Conversion signal), PGA 대기 신호(PGA Wait signal), 표본화 신호(Sampling signal), 소자 변환 신호(Chip Conversion signal), 및 채널 갱신 신호(Update Channel signal) 등을 발생시킨다. 채널 레지스터부(4)에는 16 비트 8 채널의 데이터를 보관하기 위하여 16 비트용 레지스터가 8 개 마련되었다. 디지탈 멀티플렉서부(6, 7)로부터 전송된 데이터는 이미 디코딩된 상태이므로 해당 마이크로프로세서(제2도의 1)의 내부 인터페이스 회로를 단순화시킬 수 있다. 뿐만 아니라 본 실시예의 경우, 제3도의 회로를 FPGA(Field Programmabl e Gate Array) 소자를 이용하여 구성함으로써 하드웨어를 단순화시킬 수 있었다. 필요에 따라 PAL(Programmable Array Logic), GAL(Gate Array Logic), 또는 ASIC (Application System Integrated Circuits) 소자를 이용하여 하드웨어를 단순화시킬 수 있다.
제4도는 제3도의 타이머에 대한 제어 알고리즘을 나타낸 흐름도이다. 제4도에 도시된 바와 같이 본 실시예의 프리 런닝 타이머(제3도의 1)에 대한 제어 과정은, 채널 변환 단계, PGA(Programmable Gain Amplifier) 대기 단계, 표본화(Sampling) 단계, 데이터 변환 단계, 및 채널 갱신 단계의 5 단계가 반복된다. 채널 변환 단계는 프리 런닝 타이머(제3도의 1)로부터 채널 변환 신호가 발생됨에 따라, 디코더(제3도의 5)로부터의 채널 선택 신호가 제2 광결합기(제2도의 K)를 통하여 아날로그 멀티플렉서(C)의 입력 신호를 선택하는 단계이다. PGA 대기 단계는 프리 런닝 타이머(제3도의 1)로부터 PGA 대기 신호가 발생됨에 따라, 아날로그 멀티플렉서(C)로부터의 신호가 PGA(제2도의 D)에서 증폭된 후 정착(Settling)되는 단계이다. 표본화 단계는 프리 런닝 타이머(제3도의 1)로부터 표본화 신호가 발생됨에 따라, PGA(제2도의 D)로부터의 입력 신호가 샘플-홀더(제2도의 E) 및 아날로그/디지탈 변환기(제2도의 F)에서 디지탈 신호로 변환되는 단계이다. 소자 변환(Chip Conversion) 단계는 프리 런닝 타이머(제3도의 1)로부터 데이터 변환 신호가 발생됨에 따라, 아날로그/디지탈 변환기(제2도의 F)로부터의 디지탈 신호가 제1 광결합기(제2도의 H)를 거쳐서 직렬/병렬 레지스터(제3도의 2)에 입력되는 단계이다. 그리고 채널 갱신 단계는 프리 런닝 타이머(제3도의 1)로부터 채널 갱신 신호가 발생됨에 따라, 직렬/병렬 레지스터(제3도의 2)를 통하여 입력된 데이터를 해당 채널의 레지스터에 보관하는 단계이다.
제5도는 제3도의 타이머에 대한 상태 흐름도이다. 제5도에 도시된 바와 같이 본 실시예에 따른 인터페이스 회로는, 시작하여 소정의 시간 동안 아날로그/디지탈 변환기(제2도의 F)의 캘리브레이션(Calibration) 상태가 진행된 후, 채널 변환 상태, PGA 대기 상태, 표본화 상태, 소자 변환 상태, 및 채널 갱신 상태가 반복 순환된다. 상기 캘리브레이션 상태는 본 실시예에 적용된 AD 1876 아날로그/디지탈 변환기(제2도의 G)의 자동 캘리브레이션 기능이 수행되는 상태이다. 이와 같이 캘리브레이션을 수행함으로써 아날로그/디지탈 변환기(제2도의 G)의 영점을 조정할 수 있다. 예를 들어, 본 실시예가 PLC(Programmable Logic Controller)에 적용된 경우, 상기 캘리브레이션 상태는 PLC의 시스템 초기 상태(System Initial State) 즉, 스캔 코드(Scan Code) '0'의 상태가 적용된다. AD 1876 아날로그/디지탈 변환기(제2도의 G)의 경우, 캘리브레이션 상태 동안 500 개의 클럭 펄스가 진행하게 된다. PGA 대기 상태에서는, PGA(제2도의 D)의 증폭도(Gain)가 1,000 일 경우 75㎲(microsecond)의 정착 시간(Settling time)이 소요된다. 표본화 상태에서는 최소 2㎲의 시간이 소요된다. 디지탈 멀티플렉서(제3도의 6, 7)로부터 해당 마이크로프로세서(제2도의 1)에 데이터가 전송되는 동안에는, 채널 갱신 상태가 진행되지 않게 하여 데이터의 충돌을 방지하게 한다. 이와 같은 상태는 본 실시예가 PLC(Programmable Logic Controller)에 적용된 경우, PLC의 입력 상태(Input State) 즉, 스캔 코드(Scan Code) '8'의 상태가 적용된다. 본 실시예의 경우, 상기 채널 변환 상태, PGA 대기 상태, 표본화 상태, 데이터 변환 상태, 및 채널 갱신 상태의 한 주기는 1/8 ㎳(millisecond)이므로, 8 채널의 데이터를 1㎳ 동안에 갱신할 수 있다.
제6도는 제5도의 표본화 및 소자 변환 상태에 대한 AD 1876 아날로그/디지탈 변환기의 타이밍도이다. AD 1876 아날로그/디지탈 변환기(제2도의 F)는 16 비트의 데이터를 100 K SPS(Samples per second)의 속도로 처리한다. 제6도에 도시된 바와 같이 샘플(SAMPLE) 입력 단자가 하이(High) 상태이면 내부의 샘플-홀더(제2도의 E)가 동작하여 표본화된 값이 유지된 후, 클럭(CLK) 입력 단자에 인가되는 클럭 펄스에 동기되어 아날로그/디지탈 변환이 수행된다. AD 1876 아날로그/디지탈 변환기(제2도의 F)의 변환 방식은 근사 축척(Successive Approximation) 방식이다. 다음에 변환된 디지탈 데이터는 데이터 아웃 클럭(Do-clk) 단자에 인가되는 클럭 펄스에 동기되어 데이터 아웃(Dout) 단자를 통하여 직렬로 출력된다. 이와 같은 소자 변환 상태에서는 비지(BUSY) 출력 단자가 하이(High) 상태로 된다.
샘플(SAMPLE) 입력 단자에는 프리 런닝 타이머(제3도의 1)로부터의 표본화 신호(Sampling signal)를 인가하면 되는데, 표본화 신호가 로우(Low)인 상태 즉, 소자 변환 상태에서 클럭(CLK) 입력 단자에 인가되는 클럭 펄스가 17회 발생됨을 알 수 있었다. 이와 같은 타이밍에 의거하여 프리 런닝 타이머(제3도의 1)의 제어 알고리즘을 작성하면 된다.
제7도는 제5도의 캘리브레이션 상태에 대한 AD 1876 아날로그/디지탈 변환기의 타이밍도이다. 제7도에 도시된 바와 같이 캘리브레이션(CAL) 입력 단자에 신호가 인가되면 비지(BUSY) 출력 단자가 하이(High) 상태로 되면서 자동 캘리브레이션 기능이 수행된다. 본 실시예의 경우, 캘리브레이션 상태에서 클럭(CLK) 입력 단자에 인가되는 클럭 펄스가 500 회 발생됨을 알 수 있었다. 이와 같은 타이밍에 의거하여 프리 런링 타이머(제3도의 1)의 제어 알고리즘을 작성하면 된다.
제8도는 제3도의 타이머에 대한 제어 타이밍도이다. 제8도에서 S0, S1, S2, 및 S3는 프리 런닝 타이머(제3도의 1)의 제어 입력 신호이다. Tcc는 채널 변환 시간(Channel Conversion time)으로서 기준 클럭 주기(T)의 2배(2T)가 된다. Tpg는 PGA 대기 시간(Programmable Gain Amplifier Waiting time)으로서 기준 클럭 주기(T)의 6배(6T)가 된다. Tcs는 표본화 시간(Chip Sampling time)으로서 기준 클럭 주기(T)의 2배(2T)가 된다. Tcv는 소자 변환 시간(Chip Conversion time)으로서 기준 클럭 주기(T)의 5배(5T)가 된다. 그리고 Tup는 채널 갱신 시간(Channel File Update time)으로서 기준 클럭 주기(T)와 같다. 여기서 기준 클럭 주기(T)가 8 ㎲이면, 한 채널의 데이터에 대한 스캔 시간(Scan time)은 8 × ( 2 + 6 + 2 + 5+ 1 ) = 128 ㎲가 된다. 따라서 8 채널의 데이터에 대한 스캔 시간은 8 × 128 = 1,024 ㎲가 된다. 이와 같은 타이밍에 의거하여 프리 런닝 타이머(제3도의 1)의 제어 알고리즘을 작성하면 된다.
제9도는 제2도의 마이크로프로세서에 대한 타이밍도이다. 제9도에 예시된 바와 같이, 마이크로프로세서(제2도의 1)의 어드레스 신호(AD)에 의하여 해당 채널이 선택된 상태에서 판독 신호(nREAD)가 발생되면, 버스 사이클 주기(Bus cycle period) 500 ㎲(nanosecond) 이내에서 해당채널의 데이터를 엑세스할 수 있었다. 이와 같이 상기 채널 레지스터부(제3도의 4)에 전송될 데이터가 항상 보관되도록 함에 따라 마이크로프로세서(제2도의 1)는 각 채널 레지스터에 보관된 데이터를 즉시 억세스 할 수 있으므로, 아날로그 입력 신호에 대한 엑세스 시간을 줄일 수 있게 된다. 한편 직렬 디지탈 신호를 제1 광결합기(제2도의 H)로써 전송한 후 제어부(제2도의 L) 내의 직렬/병렬 레지스터(제3도의 2)를 이용함으로써 고가의 광결합기(제2도의 H)를 단일화할 수 있다.
본 발명은 상기 실시예에 한정되지 않고, 당업자의 수준에서 그 이용 및 개량이 가능하다.
이상 설명된 바와 같이 본 발명에 따른 아날로그 입력 신호의 인터페이스 회로에 의하면, 해당 마이크로프로세서의 아날로그 입력 신호에 대한 엑세스 시간을 줄일 수 있게 된다.

Claims (22)

  1. 아날로그 입력 신호들을 선택적으로 전송하는 멀티플렉서부; 상기 멀티플렉서부에 의하여 선택된 신호를 디지탈 신호로 변환시키는 아날로그/디지탈 변환부; 및 소정의 타이머 및 채널 레지스터부가 마련되어, 상기 타이머에 의하여 전체적인 동작 시간을 제어하고, 상기 디지탈 신호가 상기 채널 레지스터부 내의 해당되는 채널을 통하여 전송되게 하는 제어부;를 갖춘 것을 특징으로 하는 아날로그 입력 신호의 인터페이스 회로.
  2. 제1항에 있어서, 상기 제어부는, 전체적 타이밍을 제어하는 타이머; 상기 타이머로부터 발생되는 채널 변환 신호를 계수함으로써 순차적 출력 신호를 발생시키는 카운터; 상기 아날로그/디지탈 변환부로부터 입력된 데이터를, 상기 카운터의 출력 신호에 따라 지정된 채널의 레지스터에 보관하는 채널 레지스터부; 해당 마이크로프로세서로부터의 어드레스 신호에 의거하여 소정의 채널 선택 신호를 발생시키는 디코더; 및 상기 디코더로부터의 채널 선택 신호에 의거하여 상기 채널 레지스터부의 데이터를 상기 마이크로프로세서에 전송하는 디지탈 멀티플렉서부;를 갖춘 것을 그 특징으로 하는 아날로그 입력 신호의 인터페이스 회로.
  3. 제2항에 있어서, 상기 제어부는, 상기 카운터의 출력 신호에 따라 지정된 채널을 표시하기 위한 디스플레이 구동부;가 더 마련된 것을 그 특징으로 하는 아날로그 입력 신호의 인터페이스 회로.
  4. 제1항에 있어서, 상기 아날로그/디지탈 변환부로부터의 디지탈 신호는, 직렬 디지탈 신호인 것을 그 특징으로 하는 아날로그 입력 신호의 인터페이스 회로.
  5. 제4항에 있어서, 상기 직렬 디지탈 신호는, 소정의 광 결합기로써 상기 제어부에 전송되는 것을 그 특징으로 하는 아날로그 입력 신호의 인터페이스 회로.
  6. 제4항 또는 제5항에 있어서, 상기 제어부는, 상기 직렬 디지탈 신호를 병렬 디지탈 신호로 변환시키는 레지스터가 포함된 것을 그 특징으로 하는 아날로그 입력 신호의 인터페이스 회로.
  7. 제2항에 있어서, 상기 타이머는, 프리 런닝 타이머(Free Running Timer)인 것을 그 특징으로 하는 아날로그 입력 신호의 인터페이스 회로.
  8. 제1항에 있어서, 상기 아날로그/디지탈 변환부는, 소정의 샘플-홀더(Sample and Holder) 및 디지탈 신호 처리기(Digital Signal Processor)가 포함된 것을 그 특징으로 하는 아날로그 입력 신호의 인터페이스 회로.
  9. 제1항에 있어서, 상기 제어부는, FPGA(Field Programmable Gate Array) 소자가 적용된 것을 그 특징으로 하는 아날로그 입력 신호의 인터페이스 회로.
  10. 제2항에 있어서, 상기 디코더로부터의 채널 선택 신호는, 상기 멀티플렉서부를 제어하는 것을 그 특징으로 하는 아날로그 입력 신호의 인터페이스 회로.
  11. 입력 아날로그 신호에 대한 노이즈를 제거하는 입력 안정화 회로부; 상기 입력 안정화 회로부로부터의 입력 신호들을 선택적으로 전송하는 아날로그 멀티플렉서부; 상기 아날로그 멀티플렉서부에 의하여 선택된 신호를 소정의 증폭도로써 증폭시키는 증폭부; 상기 증폭부로부터의 입력 신호를 디지탈 신호로 변환시키는 아날로그/디지탈 변환부; 및 소정의 타이머 및 채널 레지스터부가 마련되어, 상기 타이머에 의하여 전체적인 동작 시간을 제어하고, 상기 디지탈 신호가 상기 채널 레지스터부 내의 해당되는 채널을 통하여 전송되게 하는 제어부;를 갖춘 것을 그 특징으로 하는 아날로그 입력 신호의 인터페이스 회로.
  12. 제11항에 있어서, 상기 아날로그/디지탈 변환부로부터의 디지탈 신호는, 직렬 디지탈 신호인 것을 그 특징으로 하는 아날로그 입력 신호의 인터페이스 회로.
  13. 제12항에 있어서, 상기 직렬 디지탈 신호는, 소정의 광 결합기로써 상기 제어부에 전송되는 것을 그 특징으로 하는 아날로그 입력 신호의 인터페이스 회로.
  14. 제12항 또는 제13항에 있어서, 상기 제어부는, 상기 직렬 디지탈 신호를 병렬 디지탈 신호로 변환시키는 레지스터가 포함된 것을 그 특징으로 하는 아날로그 입력 신호의 인터페이스 회로.
  15. 제11항에 있어서, 상기 제어부는, 전체적 타이밍을 제어하는 타이머; 상기 타이머로부터 발생되는 채널 변환 신호를 계수함으로써 순차적 출력 신호를 발생시키는 카운터; 상기 아날로그/디지탈 변환부로부터 입력된 데이터를, 상기 카운터의 출력 신호에 따라 지정된 채널의 레지스터에 보관하는 채널 레지스터부; 해당 마이크로프로세서로부터의 어드레스 신호에 의거하여 소정의 채널 선택 신호를 발생시키는 디코더; 및 상기 디코더로부터의 채널 선택 신호에 의거하여 상기 채널 레지스터부의 데이터를 상기 마이크로프로세서에 전송하는 디지탈 멀티플렉서부;를 갖춘 것을 그 특징으로 하는 아날로그 입력 신호의 인터페이스 회로.
  16. 제15항에 있어서, 상기 제어부는, 상기 카운터의 출력 신호에 따라 지정된 채널을 표시하기 위한 디스플레이 구동부;가 더 마련된 것을 그 특징으로 하는 아날로그 입력 신호의 인터페이스 회로.
  17. 제15항에 있어서, 상기 타이머는, 프리 런닝 타이머(Free Running Timer)인 것을 그 특징으로 하는 아날로그 입력 신호의 인터페이스 회로.
  18. 제11항에 있어서, 상기 아날로그/디지탈 변환부는, 소정의 샘플-홀더(Sample and Holder) 및 디지탈 신호 처리기(Digital Signal Processor)가 포함된 것을 그 특징으로 하는 아날로그 입력 신호의 인터페이스 회로.
  19. 제11항에 있어서, 상기 제어부는 FPGA(Field Programmable Gate Array) 소자가 적용된 것을 그 특징으로 하는 아날로그 입력 신호의 인터페이스 회로.
  20. 제15항에 있어서, 상기 타이머에 대한 제어 알고리즘은, 상기 디코더로부터의 채널 선택 신호에 따라 상기 아날로그 멀티플렉서의 입력 신호를 선택하는 제1단계; 상기 아날로그 멀티플렉서로부터의 신호가 상기 PGA에서 증폭된 후 정착(Settling)되는 PGA 대기 제2단계; 상기 PGA로부터의 입력 신호가 상기 샘플-홀더 및 아날로그/디지탈 변환기를 통하여 디지탈 신호로 변환되는 제3단계; 상기 아날로그/디지탈 변환기로부터의 디지탈 신호가 상기 직렬/병렬 레지스터에 입력되는 제4단계; 및 상기 직렬/병렬 레지스터를 통하여 입력된 데이터를 해당 채널의 레지스터에 보관하는 제5단계;가 반복 순환하는 것을 그 특징으로 하는 아날로그 입력 신호의 인터페이스 회로.
  21. 제20항에 있어서, 상기 제어 알고리즘은, 상기 디지탈 멀티플렉서부로부터 상기 마이크로프로세서에 데이터가 전송되는 동안 상기 제5단계가 진행되지 않게 하는 것을 그 특징으로 하는 아날로그 입력 신호의 인터페이스 회로.
  22. 제15항에 있어서, 상기 디코더로부터의 채널 선택 신호는, 상기 멀티플렉서부를 제어하는 것을 그 특징으로 하는 아날로그 입력 신호의 인터페이스 회로.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010009689A (ko) * 1999-07-13 2001-02-05 윤종용 영상신호 전송 방법
KR20020077646A (ko) * 2001-04-06 2002-10-12 이엔아이 테크놀로지, 인코포레이티드 펄스 지능형 ｒｆ 변조 제어기
KR100956816B1 (ko) * 2003-03-24 2010-05-11 엘지전자 주식회사 디지털 티브이
WO2017123238A1 (en) * 2016-01-15 2017-07-20 Hewlett Packard Enterprise Development Lp Multi-core circuit with mixed signaling

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030028992A (ko) * 2001-10-05 2003-04-11 주식회사 거성전자통신 병렬 유선 접속 방식에 의한 어학 실습 장치

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010009689A (ko) * 1999-07-13 2001-02-05 윤종용 영상신호 전송 방법
KR20020077646A (ko) * 2001-04-06 2002-10-12 이엔아이 테크놀로지, 인코포레이티드 펄스 지능형 ｒｆ 변조 제어기
KR100956816B1 (ko) * 2003-03-24 2010-05-11 엘지전자 주식회사 디지털 티브이
WO2017123238A1 (en) * 2016-01-15 2017-07-20 Hewlett Packard Enterprise Development Lp Multi-core circuit with mixed signaling
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