KR100189768B1

KR100189768B1 - 아날로그/디지탈 변환기 제어회로

Info

Publication number: KR100189768B1
Application number: KR1019960073775A
Authority: KR
Inventors: 목임수
Original assignee: 홍상복; 포스코신기술연구조합
Priority date: 1996-12-27
Filing date: 1996-12-27
Publication date: 1999-06-01
Also published as: KR19980054610A

Abstract

본 발명은 아날로그/디지탈 변환기 제어회로에 관한 것으로서, 입력되는 클럭신호(CLK)를 분주하여 출력하는 클럭분주기(1)와, 클럭분주기(1)의 출력에 따라 각 채널의 아날로그 입력신호를 선택하는 채널선택부(2), 채널선택부(2)에서 제어신호를 받아 채널을 선택하는 디코더부(3), 클럭분주기(1)의 출력에 따라 변환시작을 지시하는 신호를 출력하는 변환시작부(4), 아날로그/디지탈 변환된 데이터를 래치하는 데이터래치부(5) 및 VME버스로부터 임의의 채널에 대한 데이터 리드의 요구가 있을 때 상기 데이터래치부(5)에 래치되어 있는 데이터를 출력하는 VME인터페이스부(6)로 구성되어 FPGA기법을 활용함으로써 특별한 제약을 받지 않고 설계할 수 있으므로 8채널 12비트의 데이터를 1ms이내에 수집하는 매우 빠른 입,출력제어를 할 수 있는 장점뿐만 아니라 상위 제어기와의 독립성이 유지되기 때문에 여러 가지 종류의 아날로그/디지탈 변환기를 선택적으로 제어할 수 있고 상위 시스템과의 인터페이스도 가능한 장점이 있는 아날로그/디지탈 변환기 제어회로이다.

Description

아날로그/디지탈 변환기 제어회로.

본 발명은 산업용 제어기에 적용되는 아날로그 입력부에 관한 것으로서, 특히 FPGA(Field Programmable Gate Array)를 이용하여 특별한 제약을 받지 않고 설계할 수 있으며 매우 빠른 입,출력 제어가 가능한 아날로그/디지탈 변환기 제어회로에 관한 것이다.

산업용 제어기에 적용되는 아날로그 입력단이 VME 인터페이스 기능을 갖추면서 다채널화 되기 위해서는 상위 CPU(Central Processing Unit)에서 직접 입력단의 아날로그/디지탈 변환기 및 아날로그 먹스(MUX)를 제어하여 주기적으로 각 데이터를 수집하는 방법과 아날로그 입력보드에 자체 CPU를 채용하여 지능화 하는 방법이 종래기술로서 알려져 있으나, 상위 CPU에서 각 입력단을 제어하는 방식은 한꺼번에 수천포인트를 제어해야 하는 대용량제어기에서 데이터를 수집하기 위해 쓰기와 읽기가 실시되어야 하고 아날로그/디지탈 변환 지연시간 등을 고려해야 되므로 모든 포인트의 데이터를 수집하기 위해서는 부적합하고, 상위 CPU의 입,출력단 의존성이 크기 때문에 단순히 입력데이터를 아날로그/디지탈 변환하여 VME 프로토콜에 맞춰 상위 CPU에 전달하는 기능만을 수행하기 위하여 입력단에 CPU를 채용해야 하는 문제점이 있었다.

본 발명은 상기한 실정을 감안하여 종래 산업용제어기에 적용되는 아날로그 입력부가 갖는 문제점을 해결하고자 발명한 것으로서, 아날로그/디지탈 변환방식을 통한 회로설계 및 주문형 반도체(ASIC; Application Specific Integrated Circuit)기법의 활용에 가장 적합한 FPGA(Field Programmable Gate Array)를 이용하여 앞서 거론된 모든 문제들을 극복하고 각 아날로그 입력보드마다 8채널의 아날로그 입력포인트들을 효율적으로 관리할 수 있는 아날로그/디지탈 변환기 제어회로를 제공함에 그 목적이 있다.

도1은 VME 인터페이스 부분의 블록도,

도2는 본 발명 아날로그/디지탈 변환기 제어회로의 블록구성도,

도3은 본 발명 아날로그/디지탈 변환기 제어회로의 동작파형도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 클럭분주기 2 : 채널선택부

3 : 디코더부 4 : 변환시작부

5 : 데이터래치부 6 : VME 인터페이스부

상기한 목적을 달성하기 위한 본 발명 아날로그/디지탈 변환기 제어회로는 입력되는 클럭신호(CLK)를 분주하여 출력하는 클럭분주기(1)와, 클럭분주기(1)의 출력에 따라 각 채널의 아날로그 입력신호를 선택하는 채널선택부(2), 채널선택부(2)에서 제어신호를 받아 채널을 선택하는 디코더부(3), 클럭분주기(1)의 출력에 따라 변환시작을 지시하는 신호를 출력하는 변환시작부(4), 아날로그/디지탈 변환된 데이터를 래치하는 데이터래치부(5) 및 VME 버스로부터 임의의 채널에 대한 데이터 리드의 요구가 있을 때 상기 데이터래치부(5)에 래치되어 있는 데이터를 출력하는 VME 인터페이스부(6)로 구성되어 아날로그 입력단이 상위 시스템과 독립성을 유지하여 아날로그 입력에 대한 디지털 변환값을 VME버스에서 언제든지 읽을 수 있는 것을 특징으로 한다.

이하 첨부도면을 참조하여 본 발명의 작용을 상세하게 설명한다.

도1은 VME인터페이스 부분의 블록도로서, 도1과 같은 보드를 구성할 때 8채널 아날로그 입력보드를 위한 FPGA칩은 각 채널을 선택할 수 있는 아날로그 먹스의 제어기능, 아날로그/디지탈 변환지시와 변환된 신호를 래치하는 기능, 그리고 VME 접속기능을 담당하게 되는데, 편의상 아날로그/디지탈 변환블록과 VME인터페이스 블록으로 구분하였으며, 상위 시스템과 입력단과의 독립성을 유지하기 위하여 8채널의 아날로그 입력에 대한 디지털 변환값을 가장 최근의 것으로 래치하여 VME버스에서 언제든지 리드(read)할 수 있다. 즉 8채널을 채널당 약 100㎲(먹스와 샘플/홀드회로의 지연시간 고려)의 아날로그/디지탈 변환기의 사양에 따라 데이터를 수립하는 시간을 줄일 수도 있으며 채널의 확장도 유연하게 하였다.

아날로그/디지탈 변환기로는 아날로그 디바이스사의 AD574를 선정하고 아날로그 먹스를 제어하여 8채널의 아날로그 입력을 처리하도록 하였다. AD574는 R/C 신호의 하강 엣지후 600ns이내에 아날로그/디지탈 변환을 시작하며 변환시간은 15∼35㎲이다. 그러므로 아날로그/디지탈 변환 제어회로에서는 타이밍을 고려하여 R/C 신호를 만들어 주어야 하고 데이터의 변환이 끝나고 나면 아날로그/디지탈 변환기 STS 신호의 하강 엣지를 이용하여 12비트의 디지털 신호를 래치해야 한다. 8개의 채널에 대하여 동일한 타스크(task)가 진행되며, 이에 따라 항상 가장 최근의 데이터가 각 채널에 래치되어 VME 버스로부터 임의의 채널에 대한 데이터리드(read) 요구가 있을 때 해당하는 채널의 데이터를 출력하게 된다.

FPGA의 출력사양은 VME 인터페이스 및 아날로그/디지탈 변환기의 제어신호를 고려하여 결정하였는데 VME 인터페이스를 위한 로직중 타이밍 콘트롤러부와 어드레스디코더부(억세스모드와 어드레스 범위를 지정)는 상용 TTL부품을 이용하여 구현하고 A03∼A01의 신호를 받아 채널을 선택하고 데이터를 출력하는 로직은 칩내부에 설계하였다.

따라서 상용 부품으로 구성한 인터페이스 부분의 로직을 변경하여 주면 다른 시스템과의 인터페이스도 용이하게 되는 유연성을 가지고 있다.

도2는 본 발명 아날로그/디지탈 변환기 제어회로의 블록도, 도3은 본 발명 아날로그/디지탈 변환기 제어회로의 동작파형도로서, 클럭분주기(1)는 채널선택(channel selector) 제어신호와 변환시작(conversion start)신호를 만들어 주기 위해 외부에서 들어오는 클럭신호(CLK)를 10분주 및 100분주하여 출력한다. 채널선택부(2)는 클럭분주기(1)의 출력신호에 따라 각 채널의 아날로그 입력신호를 선택한다. 즉, 8개의 아날로그 입력포인트들을 순차적으로 선택하는 신호를 만들어 보내며, 아날로그/디지탈 변환기로부터 입력되는 신호를 데이터 채널별로 래치할 수 있도록 한다. 따라서 도3에 ①로 나타낸 바와 같이 /RESET신호가 있게 되면 SEL[0:2]에 따라 각 채널의 아날로그 입력신호가 순차적으로 선택되며, 이때 타이밍을 고려하여 아날로그/디지탈 변환시작을 지시하는 /CONV신호가 아날로그/디지탈 변환기로 보내진다. 변화시작부(4)는 아날로그/디지탈 변환기에 8채널의 아날로그신호를 순차적으로 변환하도록 타이밍을 고려하여 변환시작을 지시하는 신호를 만들어 보낸다. 데이터래치부(5)는 12비트 8채널의 데이터를 래치하는 기능을 담당하며, VME 버스에서 임의의 채널에 대한 데이터를 요구할 때 그 채널의 데이터를 가져갈 수 있도록 허용한다. 디코더부(3)는 채널선택부(2)에서 3개의 제어신호를 받아 8개의 채널을 선택해주는 역할을 한다. VME 인터페이스부(6)는 VME 버스로부터 임의의 채널에 대한 데이터 리드의 요구가 있을 때 데이터래치부(5)에 래치하고 있던 데이터를 출력한다.

그러므로 도3에 ②로 나타낸 바와 같이 /CONV신호를 받아 아날로그/디지탈 변환을 시작한 아날로그/디지탈 변환기는 변환상태를 나타내는(/STRG) 신호를 출력하는데 이 신호를 이용하는 데이터 래치부(5)는 하강엣지(falling edge)에서 래치에 변환값을 저장하며, 저장된 데이터는 도3에 ③으로 나타낸 바와 같이 VME버스로부터 채널선택신호(A[0:2])가 VME인터페이스(6)에 입력될 때 그 신호를 받아 주소에 맞는 데이터를 보내게 된다. 도3의 ④와 같이 데이터래치부(5)의 래치에 값이 저장되기 이전에 데이터를 요구할 때도 3상태 출력이 된다.

이와 같이 본 발명 아날로그/디지탈 변환기 제어회로는 전원이 공급되면 리셋(RESET)이 될 수 있도록 되어 있어서 /RESET신호가 들어오면 곧바로 동작하게 되며, 순차적으로 채널을 선택하여 아날로그/디지탈 변환을 하고 변환이 끝나게 되면, 변환된 데이터를 즉시 래치하게 된다. 래치된 데이터는 VME버스로부터 채널선택신호가 입력되면 가장 최근에 래치된 데이터를 출력하여 주며, 상위 CPU와 완전히 독립하여 작동하도록 고려하였으므로 상위 제어기에서 데이터를 수집할 때는 타이밍에 전혀 영향을 받지 않는다.

상기한 바와 같이 작용하는 본 발명 아날로그/디지탈 변환기 제어회로는 FPGA를 이용한 VME 인터페이스를 위한 8채널 아날로그/디지탈 변환 제어회로에서 아날로그 입력포인트의 다채널화를 위해서는 매우 많은 부품을 사용하여 구현하거나 입,출력단에 CPU를 채용하는 방법을 선택하든지 아니면 상위제어기에서 직접 입,출력단을 제어하는 번거로운 방법을 택할 수 밖에 없었는데, 최근 ASIC분야에서 가장 빠른 속도로 발전되어 가는 FPGA 기법을 활용함으로써 특별한 제약을 받지 않고 설계할 수 있으므로 8채널 12비트의 데이터를 1ms이내에 수집하는 매우 빠른 입,출력제어를 할 수 있는 장점뿐만 아니라 상위 제어기와의 독립성이 유지되기 때문에 여러 가지 종류의 아날로그/디지탈 변환기를 선택적으로 제어할 수 있고 상위 시스템과의 인터페이스도 가능한 장점이 있다.

Claims

입력되는 클럭신호(CLK)를 분주하여 출력하는 클럭분주기(1)와, 클럭분주기(1)의 출력에 따라 각 채널의 아날로그 입력신호를 선택하는 채널선택부(2), 채널선택부(2)에서 제어신호를 받아 채널을 선택하는 디코더부(3), 클럭분주기(1)의 출력에 따라 변환시작을 지시하는 신호를 출력하는 변화시작부(4), 아날로그/디지탈 변환된 데이터를 래치하는 데이터래치부(5) 및 VME 버스로부터 임의의 채널에 대한 데이터 리드의 요구가 있을 때 상기 데이터래치부(5)에 래치되어 있는 데이터를 출력하는 VME 인터페이스부(6)로 구성되어 아날로그 입력단이 상위 시스템과 독립성을 유지하여 아날로그 입력에 대한 디지털 변환값을 VME 버스에서 언제든지 읽을 수 있는 것을 특징으로 하는 아날로그/디지탈 변환기 제어회로.