JPH08265155A - 半導体集積回路装置と制御システム - Google Patents

Abstract

(57)【要約】 （修正有） 【構成】 Ａ／Ｄ変換器を内蔵した半導体集積回路装置
において、入力チャンネルを複数個設け、入力アナログ
信号を複数のサンプルホールド回路により保持し、第１
のサンプリングを行い、かかるサンプリングよりホール
ドされたアナログ信号をＡ／Ｄ変換するとともに第２の
サンプリングを行い、そのサンプリングされたアナログ
信号を次にＡ／Ｄ変換するというパイプライン動作や、
複数のサンプルホールド回路を用いて同時にサンプリン
グさせる。 【効果】 パイプライン処理を行い、Ａ／Ｄ変換器は複
数の入力データを並列処理することができ、実効的にサ
ンプリング時間を無くすことができるから、複数のアナ
ログ入力信号を連続して変換する場合にＡ／Ｄ変換動作
の高速化ができる。複数のアナログ入力信号を同時に保
持し、その後に順次に変換することにより、回路規模を
増加させることなく、複数のアナログ値の相対的な値が
重要とされる制御動作の信頼性を高くできる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路装置
と制御システムに関し、特にアナログ／ディジタル変換
回路内蔵のシングルチップのマイクロコンピュータとそ
れを用いた制御システムに利用して有効な技術に関する
ものである。

【０００２】

【従来の技術】シングルチップのマイクロコンピュータ
は、昭和５９年１１月３０日オーム社発行の「ＬＳＩハ
ンドブック」第５４０頁〜第５４１頁に記載されている
ように、中央処理装置（ＣＰＵ）を中心にしてプログラ
ム保持用のＲＯＭ（リード・オンリー・メモリ）、デー
タ保持用のＲＡＭ（ランダム・アクセス・メモリ）、及
びデータの入出力を行うための入出力回路などの機能ブ
ロックが１つの半導体基板上に形成されてなる。かかる
入出力回路にはＡ／Ｄ（アナログ／ディジタル）変換回
路も含まれる。Ａ／Ｄ変換回路を内蔵したシングルチッ
プマイクロコンピュータの例としては、平成５年３月
（株）日立製作所発行「Ｈ８／３００３ ハードウェア
マニュアル」がある。

【０００３】高速のＡ／Ｄ変換回路の例としては、特開
昭６０−１２４１２５号公報、特開平２−１２６７２６
号公報等があり、サンプリングホールド回路を複数持
ち、共通のＡ／Ｄ変換回路とパイプライン（前回のサン
プンリグした結果の変換と次のサンプリングを同時に行
う、換言すれば、サンプリング回路が交互に動作する）
をさせることによって高速化を実現している。また、サ
ブレンジ方式のＡ／Ｄ変換方式としては、例えば特開平
４−１７６２１５号公報があり、部分的なフラッシュ変
換を行うことにより、回路規模をさほど増加させずに高
速化を実現している。

【０００４】

【発明が解決しようとする課題】シングルチップマイク
ロコンピュータに内蔵されたＡ／Ｄ変換回路に設けられ
た複数のアナログ入力チャンネルは、それが用いられる
システムによってそれぞれ異なる。例えば、モータを制
御する場合には、モータ駆動電流を電圧変換した値を入
力する。モータの制御が３相であれば、アナログ入力は
３乃至６チャンネルとなる。電流値の検出を２相のみで
よいならば２チャンネルでよい。上記のシステムにおい
て、雰囲気温度やモータの温度などをアナログ入力する
ことが必要である。モータの駆動を内蔵のタイマ出力で
行うとすれば、かかる駆動電流の測定は、タイマの所望
のタイミングから短時間に行うことが望ましい。３相目
の電流値を計算により求めるようにすると、測定対象の
２相の電流値を、同時点のアナログ値が得られるように
すること、つまり同時サンプリングを行うことが望まし
い。Ａ／Ｄ変換動作の高速化や複数のアナログ入力を同
時に得ることによってタイマの所定のタイミングでの、
より正確な電流値を得ることができ、ひいてはモータの
駆動制御の精度を向上させることができる。これに対し
て、雰囲気温度やモータの温度などの検出頻度は低くて
よく、かつ、モータの駆動タイミングとは独立したタイ
ミングでよい。

【０００５】入力するアナログ値によって必要な分解能
が異なる場合が多い。例えば、上記のモータ駆動電流は
１０ビット分解能が必要であるが、雰囲気温度などは８
ビット分解能でも十分である場合が多い。上記のＡ／Ｄ
変換回路内蔵のシングルチップマイクロコンピュータの
例では、変換結果が上位詰めになっているため、８ビッ
ト分解能を得る場合には上位バイトのみを読み出せばよ
い。１０ビット分解能が必要な場合には２バイトをリー
ドすればよい。しかしながら、１０ビットのＡ／Ｄ変換
の結果を、他の例えば１０ビットのデータと処理する場
合には、いずれかを６ビットシフトしなければならな
い。このようなデータビットのシフトの処理をソフトウ
ェアにより行うようにすると、その負担はかならずしも
無視できるものではない。

【０００６】Ａ／Ｄ変換動作の起動要因として、ソフト
ウェアによる起動、及び外部トリガ端子による起動を選
択できるようにする事が便利である。また、汎用性を持
たせるためには、タイマのコンペアマッチでも起動する
ことが便利となる。例えば、タイマのコンペアマッチに
よる波形出力によって、モータを制御する場合には、か
かるコンペアマッチを利用して同時にモータの駆動電流
をモニタするような場合に有効となる。変換モードとし
ては、１回だけの変換を行うモードと繰り返して変換を
行うモード、あるいは１チャンネルの変換を行うモード
と、複数のチャンネルを連続して変換するモードなどが
考えられる。

【０００７】かかる複数からなる入力チャンネル、起動
要因、及び変換モードを有する場合、マイクロコンピュ
ータを用いたシステムにおていは、これらの入力チャン
ネル、起動要因及び変換モードが相互に関連しているこ
とになる。例えば、上記のモータの例では、モータ駆動
電流を電圧変換した値を入力するチャンネル値は、タイ
マのコンペアマッチで起動され、複数の各チャンネルに
供給される入力アナログ信号がＡ／Ｄ変換される。１本
の駆動電流を変換して判定しても、その他の起動要因で
変換しても都合が悪い。一方、雰囲気温度やモータの温
度などを入力するチャンネルは、モータの駆動タイミン
グとは独立したタイミングで、例えばソフトウェアによ
ってそれぞれ独立して入力アナログ信号のＡ／Ｄ変換が
される。

【０００８】更に、Ａ／Ｄ変換終了時点で割り込みを発
生し、いわゆるデータトランスファコントローラＤＴＣ
によって、変換結果をメモリ（Random Access Memory；
ＲＡＭ）に転送することができる。しかしながら、いわ
ゆるスキャンモードにおいて複数のチャンネルのＡ／Ｄ
変換を繰り返して行う場合、指定した全てのチャンネル
の変換が終了すると、Ａ／Ｄ変換終了割り込みが発生し
て、上記ＤＴＣが起動される。一方、Ａ／Ｄ変換回路は
再び第１チャンネルから変換を開始する。上記ＤＴＣが
起動されてから、実際のデータ転送が行われるまでの時
間は、そのほかの動作条件などによって変動するが、前
記のシングルチップマイクロコンピュータの例ではデー
タ転送に３５ステートを必要としてしまう。前記のシン
グルチップマイクロコンピュータにおけるＡ／Ｄ変換回
路の１チャンネル当たりのＡ／Ｄ変換時間は１３５ステ
ートであるが、シングルチップマイクロコンピュータの
データ転送時間を３５ステートのままで、Ａ／Ｄ変換時
間をシングルチップマイクロコンピュータのデータ転送
時間より高速化（３５ステートより高速化）しようすと
ると、上記ＤＴＣによる変換結果の読み出し以前に次の
変換動作が終了してしまうことがあり得る。例えば、複
数チャンネルの第１チャンネルは２回目の変換結果、そ
のほかは１回目の変換結果となってしまい、第１チャン
ネルの１回目の変換結果が失われてしまうことがあり得
る。

【０００９】また、前記高速のＡ／Ｄ変換回路は、シン
グルチップマイクロコンピュータに内蔵させることに考
慮されていない。それは単一のアドレス入力を連続かつ
高速に変換することが目的であって、この連続かつ高速
に変換するアナログ入力が複数あっても、多数の異なる
アナログ入力の判定を行うことは考慮されていない。ま
た、連続かつ高速なＡ／Ｄ変換が必要でない応用分野に
おいては、サンプリング回路を複数もっていても、これ
が有効に利用されなくなる。シングルチップのマイクロ
コンピュータなどのアナログ入力としては、アナログ入
力毎に、必要な分解能が異なったり、連続変換が必要な
ものがあったり、単一の変換でよくて、パイプライン動
作に意味がなくなったり、高速化ができないばかりか、
サンプルホールド回路などが無駄になる場合があった
り、複数のアナログ入力の相対値が重要であったりする
場合等種々である。

【００１０】Ａ／Ｄ変換回路による変換結果は、ＣＰＵ
がこれを処理しなければならず、変換結果の一時退避用
にデータ転送値による変換結果のリードなどを行う。こ
れらのＣＰＵがＤＴＣの動作状態によっては、常に変換
結果のリードや処理が可能とは限らない。ＣＰＵがＡ／
Ｄ変換回路の変換結果をリードする場合、前記のシング
ルチップマイクロコンピュータでは命令実行に６ステー
トを必要とし、Ａ／Ｄ変換回路の変換動作を高速化する
と、ＣＰＵのリード動作と同等時間になってしまい、Ｃ
ＰＵがそのほかの処理を行うことができなくなってしま
う。この後、リード結果に基づいて所望のデータ処理を
行う。シングルチップのマイクロコンピュータの全体的
な高速化のためには、これらのリードや処理に必要な負
担を軽減することが必要となる。また、半導体集積回路
装置に内蔵されるＡ／Ｄ変換回路としては、消費電流が
小さいことが望ましい。

【００１１】この発明の目的は、簡単な構成で多用途に
適したＡ／Ｄ変換器を内蔵した半導体集積回路装置と制
御システムを提供することにある。この発明の前記なら
びにそのほかの目的と新規な特徴は、本明細書の記述お
よび添付図面から明らかになるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、 （１）Ａ／Ｄ変換器を内蔵した半導体集積回路装置にお
いて、入力チャンネルを複数個設け、各チャンネルから
入力された入力アナログ信号を各チャンネルに対応する
複数のサンプルホールド回路により保持し、第１のサン
プリングを行い、かかるサンプリングよりホールドされ
たアナログ信号をＡ／Ｄ変換するとともに第２のサンプ
リングを行い、そのサンプリングされたアナログ信号を
次にＡ／Ｄ変換するというパイプライン動作や、上記複
数のサンプルホールド回路を用いて同時にサンプリング
させる。 （２）Ａ／Ｄ変換器を内蔵した半導体集積回路装置にお
いて、起動信号により直ちに応答してＡ／Ｄ変換動作を
行う通常モードと、必要最小なバイアス電流しか流さな
い状態にあり起動信号が入力されてから安定に動作する
までの一定の時間経過後にＡ／Ｄ変換動作を行う待機モ
ードを上記Ａ／Ｄ変換器に設ける。 （３）Ａ／Ｄ変換器を内蔵した半導体集積回路装置にお
いて、Ａ／Ｄ変換結果の読み出し時にバスサイズに対応
して内部バスへの出力を最上位又は最下位ビットに合わ
せられるようにアライメントを行う。 （４）Ａ／Ｄ変換器を内蔵した半導体集積回路装置にお
いて、繰り返し変換動作を行うときに、変換結果データ
の読み出しが完了するまで、新規のＡ／Ｄ変換動作を停
止させる。

【００１３】

【作用】上記した手段によれば、 （１）パイプライン処理を行い、Ａ／Ｄ変換器は複数の
入力データを並列処理することができ、実効的にサンプ
リング時間を無くすことができるから、複数のアナログ
入力信号を連続して変換する場合にＡ／Ｄ変換動作の高
速化ができる。複数のアナログ入力信号を同時に保持
し、その後に順次に変換することにより、回路規模を増
加させることなく、複数のアナログ値の相対的な値が重
要とされる制御動作の信頼性を高くすることができる。 （２）ソフトウェアの負担なく、変換される入力信号に
見合った合理的な変換動作により低消費電力化を図るこ
とができる。 （３）ソフトウェアの負担なく、効率よくＡ／Ｄ変換結
果を取り込むことができる。 （４）繰り返し変換動作を行う場合、複数の変換データ
の相互の関係を保持することができる。

【００１４】

【実施例】図１には、この発明が適用されたシングルチ
ップのマイクロコンピュータの一実施例のブロック図が
示されている。同図の各回路ブロックは、公知の半導体
集積回路の製造技術により、単結晶シリコンのような１
個の半導体基板上において形成される。

【００１５】この実施例のシングルチップのマイクロコ
ンピュータは、中央処理装置ＣＰＵ、クロック発生回路
ＣＰＧ、データトランスファコントローラ（データ転送
装置）ＤＴＣ、割り込みコントローラＩＮＴ、プログラ
ム等が格納されたリード・オンリー・メモリＲＯＭ、一
時記憶等に用いられるランダム・アクセス・メモリＲＡ
Ｍ、タイマＡとタイマＢ（ＩＴＵ）、シリアルコミュニ
ケーションインターフェイスＳＣＩ、Ａ／Ｄ変換器、第
１ないし第９からなる入出力ポートＩＯＰ１〜ＩＯＰ９
の各機能ブロック又は機能モジュールから構成される。
かかる機能ブロック又は機能モジュールは、内部バスに
よって相互に接続される。内部バスは、アドレスバス、
データバスの他、リード信号、ライト信号を伝達するた
めの制御バスを含み、さらにバスサイズ信号（WORD) あ
るいはシステムクロックなどを含んでよい。上記機能ブ
ロック又は機能モジュールは、内部バスを介して中央処
理装置ＣＰＵ又はデータトランスファコントローラＤＴ
Ｃによってリード／ライトされる。特に制限されない
が、内部バスのバス幅は１６ビットから構成される。

【００１６】この実施例のシングルチップのマイクロコ
ンピュータは、電源端子として接地電位Ｖss、電源電圧
Ｖcc、アナログ接地電位ＡＶss、アナログ電源電圧ＡＶ
cc、アナログ基準電圧Ｖref 、その他専用制御端子とし
てリセットＲＥＳ、スタイバイＳＴＢＹ、モード制御Ｍ
Ｄ０，ＭＤ１、クロック入力ＥＸＴＡＬ、ＸＴＡＬ等が
設けられる。

【００１７】各入出力ポートは、アドレスバス、データ
バス、バス制御信号あるいはタイマ、シリアルコミュニ
ケーションインターフェイスＳＣＩ、Ａ／Ｄ変換器の入
出力端子と兼用される。すなわち、タイマ、シリアルコ
ミュニケーションインターフェイスＳＣＩ、Ａ／Ｄ変換
器は、それぞれ入出力信号を有し、入出力ポートと兼用
された端子を介して外部と入出力されるものである。例
えば第５ポートＩＯＰ５、第６ポートＩＯＰ６、第７ポ
ートＩＯＰ７は、タイマＡとＢの入出力端子（タイマＢ
の出力信号はＵ，Ｖ，ＷとＵ＃，Ｖ＃，Ｗ＃を含み、入
力信号はＴＣＬＫＡ、ＴＣＬＫＢを含む。）と兼用、第
８ポートＩＯＰ８は、シリアルコミュニケーションイン
ターフェイスＳＣＩの入出力端子と兼用されている。ア
ナログデータの入力ＡＩＮ０〜ＡＩＮ７の端子は、第９
ポートＩＯＰ９と兼用されている。外部トリガ信号ＡＤ
ＴＲＧとビジー信号ＢＵＳＹは、上記第８ポートＩＯＰ
８と兼用されている。

【００１８】タイマＡ及びタイマＢのコンペアマッチ信
号、オーバーフロー信号、アンダーフロー信号は、Ａ／
Ｄ変換開始トリガとしてＡ／Ｄ変換器に与えられる。割
り込み信号は、Ａ／Ｄ変換器、タイマＡ、タイマＢ及び
シリアルコミュニケーションインターフェイスＳＣＩが
出力し、割り込みコントローラＩＮＴがこれを受けて、
所定のレジスタなどの指定に基づいて、中央処理装置Ｃ
ＰＵに割込要求信号を与えるか、データトランスファコ
ントローラＤＴＣに起動要求信号を与えるかを制御す
る。かかる切り換えは、ＤＴＥビットによって行われ
る。つまり、ＤＴＥビットが“１”にセットされている
状態で割込要因が発生すると、データトランスファコン
トローラＤＴＣに対する起動要求信号が発生され、その
データ転送が行われると自動的に割込要求がクリアされ
る。一方、ＤＴＥビットが“０”にクリアされている状
態で割込要因が発生すると、中央処理装置ＣＰＵに対す
る起動要求信号が発生され、中央処理装置ＣＰＵが所望
のデータ処理を行い、所望のデータ処理後割込要因を示
すビットをクリアする。

【００１９】データトランスファコントローラＤＴＣに
よるデータ転送時に、所定の条件が成立すると、例えば
転送カウンタが０になったりすると、割込要因を示すビ
ットをクリアせずに、対応するＤＴＥビットを“０”に
クリアして、中央処理装置ＣＰＵに割込要求を発生する
ようにする。各割込要因には、独立したＤＴＥビットと
独立したベクタが割り当てられている。

【００２０】データ転送装置としては、上記のようなデ
ータトランスファコントローラＤＴＣのほかに、直接メ
モリアクセス制御装置ＤＭＡＣのようなものを用いるも
のであってもよい。上記のようなデータトランスファコ
ントローラＤＴＣの例としては、昭和６３年１２月
（株）日立製作所発行「Ｈ８／５３２ ハードウェアマ
ニュアル」などに記載されているものを利用できる。直
接メモリアクセス制御装置ＤＭＡＣの例としては、平成
５年３月（株）日立製作所発行「Ｈ８／３００３ハード
ウェアマニュアル」などに記載されているものを利用で
きる。

【００２１】これらのデータ転送装置（ＤＴＣ／ＤＭＡ
Ｃ）は、「Ｈ８／３００３ ハードウェアマニュアル」
又は特願平４−１３７９５４号に記載されているよう
に、１回の起動によって、複数単位のデータを転送する
こと、いわゆるブロック転送モードが可能とされる。こ
れらは、ソースアドレスレジスタＳＡＲ、ディスティネ
ーションアドレスレジスタＤＡＲ、ブロックサイズカウ
ンタＴＣＲＨ、ブロックサイズ保持レジスタＴＣＲＬ、
ブロック転送カウンタＢＴＣＲを持ち、ブロック単位で
のデータ転送を行うことができるようにされる。

【００２２】タイマＢ（ＩＴＵ；Integrated Timer Uni
t)は、タイマカウンタ、コンペアレジスタ（ＧＲＡ〜Ｇ
ＲＤ）を有し、タイマカウンタ０〜ＧＲＡ（レジスタＧ
ＲＡの設定値）でアップ／ダウンカウントを行う。ダウ
ンカウントにより計数値が０になっとときアンダーフロ
ー信号を発生し、アップカウントにより上記ＧＲＡの設
定値に一致したとき、コンペアマッチＡを発生する。ま
た、この途中でコンペアレジスタＧＲＢ〜ＧＲＤに設定
された値と一致したとき、タイマ出力を変化させる。タ
イマ出力はそれぞれ正相／逆相の出力を有する。これに
よって、例えば相補３相のＰＷＭ（パルス幅変調）出力
を形成することができる。かかる相補３相のＰＷＭ出力
は、上記「Ｈ８／３００３ ハードウェアマニュアル」
ｐｐ．３７４〜３８１等に記載されている。上記正相／
逆相の出力間にノンオーバーラップ時間を設定するよう
なカウンタを追加してもよい。

【００２３】図２には、この発明が適用されたシングル
チップマイクロコンピュータに搭載されるＡ／Ｄ変換器
の一実施例のブロック図が示されている。Ａ／Ｄ変換器
は、コントロールロジック、バスインターフェイス、制
御レジスタＡＤＣＳＲ、ＡＤＣＲ、データレジスタＡＤ
ＤＲＡ〜ＡＤＤＲＨ、２ビット分圧、６ビット分圧及び
２ビット分圧を行う抵抗分圧回路（Ｄ／Ａ変換）、アナ
ログマルチプレクサ、サンプルホールド・レベルシフト
回路Ａ，Ｂ、コンパレータアレイ（差動増幅器）Ａ，
Ｂ、逐次比較レジスタから構成される。

【００２４】シングルチップマイクロコンピュータの外
部からの入力としては、電源（Ｖcc、Ｖss、ＡＶcc、Ａ
Ｖss、Ｖref ）、アナログ入力ＡＩＮ０〜ＡＩＮ７、外
部トリガ信号ＡＤＴＲＧがＡ／Ｄ変換器に供給される。
シングルチップマイクロコンピュータの内部信号として
は、タイマＡとＢからの起動信号、アドレスバスからの
アドレス信号、リード信号、ライト信号、バスサイズ信
号、要因クリア信号が与えられ、バスインターフェイス
を介して内部データバスとの間でデータの入出力が行わ
れる。また、割込信号ＡＤＩを出力する。かかる割込信
号ＡＤＩは、割り込みコントローラＩＮＴに与えられ
て、上記データトランスファコントローラＤＴＣの起動
信号又は中央処理装置ＣＰＵの割込要求とされる。

【００２５】コントロールロジックは、中央処理装置Ｃ
ＰＵから与えられるアドレスバスからのアドレス信号、
リード信号、ライト信号に基づいて、内部データバスと
の間でバスインターフェイスを介して制御レジスタＡＤ
ＣＳＲ、ＡＤＣＲ、データレジスタＡＤＤＲＡ〜ＡＤＤ
ＲＨとの間でデータの入出力を行う。コントロールロジ
ックには、外部トリガ信号ＡＤＴＲＧ及びタイマＡ，Ｂ
からの起動信号が入力される。コントロールロジック
は、上記制御レジスタＡＤＣＳＲ、ＡＤＣＲの内容に基
づいて、アナログ入力動作制御を行う。そして、コント
ロールロジックは、上記割込信号ＡＤＩを出力する。

【００２６】制御レジスタＡＤＣＳＲ、ＡＤＣＲは、中
央処理装置ＣＰＵから内部データバス、バスインターフ
ェイスを介してリード／ライトが行われ、コントロール
ロジックの動作を指示し、上記アナログ入力の状態を表
示する。つまり、制御レジスタＡＤＣＳＲ、ＡＤＣＲに
格納されたデータは、アナログ入力端子（以下、入力チ
ャンネルという）の選択やＡ／Ｄ変化器の変換モードの
選択等を示す。Ａ／Ｄ変換モードには、後述するように
１チャンネルの変換を行うセレクトモードと、複数チャ
ンネルの変換を行うグループモードがあり、これに加え
て１回の変換を行うシングルモードと繰り返して変換を
行うスキャンモードがある。

【００２７】制御レジスタＡＤＣＳＲは、Ａ／Ｄコント
ロール／スタータスレジスタであり、８ビットのリード
Ｒ又はライトＷが可能なレジスタであり、Ａ／Ｄ変換の
動作制御とステータスの表示を行う。このレジスタＡＤ
ＣＲＳはリセット時にＨ’００にイニシャライズ（初期
値）にされ、そのビット構成を次の表１に示す。

【００２８】

【表１】

【００２９】ビット７のＡＤＦは、Ａ／Ｄ変換の終了を
示すスタータスフラグであり、クリア条件は、ＡＤＦ＝
“１”の状態で、ＡＤＦフラグをリードした後にＡＤＦ
フラグに“０”をライトするとき、あるいは割り込み信
号ＡＤＩによる割り込みに従ってデータ転送装置ＤＴＣ
又はＤＭＡＣが起動されたときである。セット条件は、
シングルモードのときに、指定した全てのチャンネルの
Ａ／Ｄ変換を終了し、Ａ／Ｄ変換が終了したときと、ス
キャンモードのときに、指定した全てのチャンネルを一
巡して変換したときである。

【００３０】ビット６のＡＤＩＥは、Ａ／Ｄ変換の終了
による割り込み（ＡＤＩ）要求の許可又は禁止を選択す
る。ＡＤＩＥ＝“０”ならＡ／Ｄ変換の終了による割り
込み（ＡＤＩ）要求を禁止し、ＡＤＩＥ＝“１”ならＡ
／Ｄ変換の終了による割り込み（ＡＤＩ）要求を許可す
る。

【００３１】ビット５のＡＤＳＴは、Ａ／Ｄ変換の開始
又は停止を選択する。Ａ／Ｄ変換中は“１”を保持す
る。ＡＤＳＴは、Ａ／Ｄ外部トリガ入力端子から供給さ
れる外部トリガ信号ＡＤＴＲＧ、又はタイマのトリガ信
号によって“１”にセットされる。ＡＤＳＴ＝“０”の
ときはＡ／Ｄ変換を停止し、ＡＤＳＴ＝“１”のときシ
ングルモードならＡ／Ｄ変換を開始し、指定したチャン
ネルの変換が終了すると自動的に“０”にクリアされ
る。ＡＤＳＴ＝“１”のときスキャンモードならＡ／Ｄ
変換を開始し、ソフトウェアにより“０”にクリアされ
まで連続変換を行う。

【００３２】ビット４のＣＫＳは、クロック発生回路Ｃ
ＰＧから発生されるクロック信号（φあるいはφ／２）
の周期を選択するためのクロックセレクト信号であり、
Ａ／Ｄ変換時間の設定を行う。変換時間の切り替えは変
換停止中に行われる。ＣＫＳ＝“０”のときには変換時
間が２０ステート（基準クロックφを選択）となり、Ｃ
ＫＳ＝“１”のときには変換時間が４０ステート（基準
クロックφ／２を選択）となる。

【００３３】ビット３のＧＲＰはグループモード信号で
あり、Ａ／Ｄ変換チャンネルの選択をセレクトモード又
はグループモードに指定する。このＧＲＰビットの設定
は、Ａ／Ｄ変換停止中に行われる。ＧＲＰ＝“０”のと
きにはセレクトモードとされ、ＧＲＰ＝“１”のときに
はグループモードとされる。

【００３４】ビット２〜０はチャンネルセレクト信号で
あり、上記ＧＲＰビットとともにアナログ入力チャンネ
ルを選択する。入力チャンネルの設定は、Ａ／Ｄ変換停
止中に行われる。ＧＲＰ＝“０”のときにはセレクトモ
ードのときには上記３ビットＣＨ２〜ＣＨ０の組み合わ
せによりＡＩＮ０〜ＡＩＮ７のいずれか１つが選ばれ
る。ＧＲＰ＝“１”であり、グループモードのときには
上記３ビットＣＨ２〜ＣＨ０がＨ’０００ときにＡＩＮ
０のみが選択され、それ以外は上記ＡＩＮ０とビットＣ
Ｈ１とＣＨ２の組み合わせによりＡＩＮ１〜ＡＩＮ７が
上記ＡＩＮ０と同時に選ばれる。

【００３５】制御レジスタＡＤＣＲは、Ａ／Ｄコントロ
ールレジスタであり、８ビットのリードＲ又はライトＷ
が可能なレジスタであり、Ａ／Ｄ変換の動作制御を行
う。このレジスタＡＤＣＲはリセット時にＨ’００にイ
ニシャライズ（初期値）にされ、そのビット構成を次の
表２に示す。

【００３６】

【表２】

【００３７】ビット７のＩＮＦは、インターバルビット
であり、インターバル動作を指定する。インターバル動
作では、ＢＵＳＹ信号が活性状態のとき、新しいＡ／Ｄ
変換動作を開始しない。ＡＤＦフラグを“０”にクリア
することにより、ＢＵＳＹ信号を活性状態にして、新し
いＡ／Ｄ変換動作を開始させることができる。ＩＮＦ＝
“０”は通常動作であり、ＩＮＦ＝“１”が上記インタ
ーバル動作である。

【００３８】ビット６のＰＷＲは、電源ビットであり、
変換開始モードを設定する。変換開始モードについて
は、後に詳細に説明するように高速変換モードと低消費
電力モードからなる。

【００３９】ビット５〜４のＴＲＧＳ１，ＴＲＧＳ０
は、タイマトリガセレクトビットであり、トリガ信号に
よるＡ／Ｄ変換開始の許可又は禁止を選択する。ＴＲＧ
Ｓ１，ＴＲＧＳ０の設定は、Ａ／Ｄ変換停止中に設定さ
れる。上記２ビットのＴＲＧＳ１，ＴＲＧＳ０の組み合
わせより、次の４通りが選択できる。（１）ソフトウェ
アによるＡ／Ｄ変換の開始のみを許可する。（２）タイ
マトリガ（タイマＢ）によるＡ／Ｄ変換の開始を許可す
る。（３）タイマトリガ（タイマＡ）によるＡ／Ｄ変換
の開始を許可する。（４）外部トリガ端子によるＡ／Ｄ
変換の開始を許可する。

【００４０】ビット３のＳＣＡＮは、スキャンモードで
あり、Ａ／Ｄ変換の動作モードをシングルモード又はス
キャンモードの選択を行う。シングルモードとスキャン
モードの詳細については後に説明する。ＳＣＡＮ＝
“０”ならシングルモードとなり、ＳＣＡＮ＝“１”な
らスキャンモードとなる。

【００４１】ビット２のＤＳＭＰは、同時サンプリング
モードであり、２チャンネルの同時サンプリング動作を
許可又は禁止する。この同時サンプリング動作の詳細に
つていは後に説明する。ＤＳＭＰ＝“０”通常サンプリ
ング動作とし、ＤＳＭＰ＝“１”なら同時サンプリング
動作とする。

【００４２】ビット１と０のＢＵＦＥ１，ＢＵＦＥ０は
バッファイネーブルであり、データレジスタＡＤＤＲＡ
〜ＡＤＤＲＤをバッファレジスタとして使用するかしな
いかを選択する。このバッファ動作については後に説明
する。

【００４３】データレジスタＡＤＤＲＡ〜ＡＤＤＲＨ
は、中央処理装置ＣＰＵから内部データバス及びバスイ
ンターフェイスを介してリード／ライトが可能であり、
アナログ入力データ、言い換えるならば、Ａ／Ｄ変換結
果が格納される。特に制限されないが、これらのデータ
レジスタＡＤＤＲＡ〜ＡＤＤＲＨは、それぞれが１６ビ
ットからなり、後述するようにＡ／Ｄ変換されたデータ
が１０ビットであるときには、下位８ビットが下位バイ
ト（ビット７〜０）に、上位２ビットが上位バイト（ビ
ット９と８）に転送保持される。上位バイトのビット１
５〜１０は使用されないが、リードすると常に“０”が
読み出されるようにされる。この実施例では、データの
読み出しは、バイト又はワード選択ができるようにされ
る。つまり、１０ビット分解能のＡ／Ｄ変換出力はワー
ドモードとして読み出され、８ビット分解能のＡ／Ｄ変
換出力はバイトモードとして上位８ビット（ビット９〜
２）が読み出されるようにされる。

【００４４】アナログマルチプレクサは、制御レジスタ
ＡＤＣＳＲのビット０〜２（ＣＨ０〜ＣＨ２）とＧＲＰ
とで示されているデータに基づいてコントールロジック
から出力された選択信号に従いアナログ入力ＡＩＮ０〜
ＡＩＮ７を選択し、それに対応したアナログ信号を内部
に取り込む。このアナログマルチプレクサは、上記図１
の入出力ポートＩＯＰ９に含まれるようにしてもよい。

【００４５】サンプルホールド・レベルシフト回路は、
コントロールロジックから出力されるサンプリング信号
に基づいて、アナログマルチプレクサで選択されたアナ
ログ入力信号をサンプリングしてホールド（蓄積）す
る。この実施例では、２個のサンプルホールド回路Ａと
Ｂが設けられており、それぞれには独立したサンプリン
グ信号ＡとＢが与えられる。それ故、上記サンプリング
信号ＡとＢにより独立したタイミングでサンプリングす
ることも、同時にサンプリングすることもできるように
される。

【００４６】レベルシフト回路ＡとＢは、レベルシフト
信号ＡとＢにより上記ホールドされた入力信号をレベル
シフトさせる。このレベルシフト動作は、１回目のＡ／
Ｄ変換結果に基づいて行われる。例えば、後述するよう
に基準電圧Ｖref に対応したアナログ入力範囲を４等分
した電圧範囲のうち、Ｖref ／４〜Ｖref ／２のサブレ
ンジ領域内に上記ホールドされた入力信号をシフトさせ
る。

【００４７】コンパレータアレイＡとＢは、それぞれが
５個の差動増幅回路で構成される。これらのコンパレー
タアレイＡとＢは、サンプルホールド回路ＡとＢにホー
ルドされた入力信号と、局所抵抗分圧回路により形成さ
れた複数の基準電圧（５本）とを比較し、比較結果を出
力する。すなわち、２ビット分の比較を同時に行うこと
ができる。コンパレータアレイＡとＢのそれぞれの比較
結果は、コントロールロジックにより２進信号化されて
逐次比較レジスタに格納される。

【００４８】１回目の比較では、抵抗分圧回路の上位２
ビットとの比較を行う。この比較結果に基づいてレベル
シフト信号ＡとＢがそれぞれ形成されて、レベルシフト
回路ＡとＢにより上記のようにサブレンジ領域内にホー
ルドされた入力信号をシフトさせる。２回目以降の変換
動作は、局所分圧回路（６ビット分圧）により１／６４
の分圧電圧を形成し、そのうちの２ビット分がセレクタ
を通して選択され、この選択された分圧電圧の間を更に
２ビット分圧により分圧された電圧が上記コンパレータ
アレイＡ又はＢに供給されることにより行われる。この
ような動作を繰り返すことにより最下位ビットまでの変
換動作が行われる。Ａ／Ｄ変換動作の終了時に、コント
ロールロジック（逐次比較レジスタ）に保持された変換
データがデータレジスタＡＤＤＲＡ〜ＡＤＤＲＨのいず
れかに転送される。

【００４９】抵抗分圧回路（Ｄ／Ａ変換）は、例えば１
０ビット分解能とされるときには、基準電圧Ｖref とア
ナログ接地電圧ＡＶssの間を１０２４個の抵抗により分
圧された分圧電圧を形成することが必要とされる。この
ようにすると、抵抗数が増大してしまうので、この実施
例では上記のように上位２ビット分圧、６ビット分圧及
び下位２ビット分圧の３つの分圧回路に分けることによ
り、抵抗数を大幅に低減させている。つまり、この実施
例の分圧抵抗回路は、上位２ビット分圧回路と６ビット
と２ビットに分けられた局所分圧回路で構成される。上
位２ビット分圧回路は、Ｖｒef、３Ｖref ／４、Ｖref
／２、Ｖref ／４及び０Ｖを形成して、レジスタシフト
回路及びコンパレータアレイに供給する。

【００５０】６ビット局所分圧回路は、上記Ｖref ／４
〜Ｖref ／２の範囲を１／６４に分圧してなる６４通り
の分圧電圧を形成し、逐次比較レジスタの内容による指
定に基づいてセレクタが制御されて上位から順に２ビッ
ト分ずつに対応された分圧電圧を出力する。この分圧出
力は、さらに下位２ビット分圧により分圧されてコンパ
レータアレイに供給されてＡ／Ｄ変換動作に用いられ
る。アナログ電圧ＡＶcc、ＡＶssは、アナログ部（マル
チプレクサ、サンプルホールド回路、コンパレータアレ
イなど）の電源とされる。

【００５１】図３には、上記Ａ／Ｄ変換器の動作を説明
するための基本的タイミング図が示されている。この実
施例のＡ／Ｄ変換器は、制御レジスタＡＤＣＳＲのビッ
ト４（ＣＫＳ）に格納されているデータに従って、クロ
ック発生回路ＣＰＧが出力するφとφ／２の選択された
一方の内部のクロック信号ＣＬＫに同期して動作する。
クロック信号ＣＬＫのＴ１〜Ｔ１０の期間では、サンプ
リング信号がハイレベルとなってアナログマルチプレク
サにより選択されたアナログ入力信号がサンプルホール
ド回路のキャパシタに蓄積される。この蓄積された入力
信号は、コンパレータアレイに供給される。

【００５２】クロック信号ＣＬＫのＴ１０の期間に同期
してコントロールロジックから出力された上位変換信号
がハイレベルとなり、上位２ビットとの比較動作が行わ
れる。この比較結果は、クロック信号ＣＬＫの次の期間
Ｔ１１に同期して出力される。上記上位２ビットの比較
結果に基づいて、クロック信号ＣＬＫの期間Ｔ１２に同
期してレベルシフト信号が発生されてレベルシフト回路
に伝えられる。これにより、上記入力信号がＶref ／４
〜Ｖref ／２のサブレンジ領域に入るようにレベルシフ
ト動作が行われる。また、クロック信号ＣＬＫの期間Ｔ
１２から上記サブレンジ領域Ｖref ／４〜Ｖref ／２を
下位２ビットＤ／Ａで抵抗分割し、これを４分割するた
めに必要な５レベル（０、１／４、１／２、３／４、
１）の基準電圧を発生させる。

【００５３】クロック信号ＣＬＫの期間Ｔ１３で下位変
換信号がハイレベルとなって、第３、第４ビットの比較
動作が行われる。この結果は、期間Ｔ１３から出力され
る。この結果に基づいて、セレクト信号を変更して局所
Ｄ／Ａの出力を変更して、下位２ビットＤ／Ａの両端の
電圧を変更する。例えば、前記比較結果が５Ｖref ／１
６〜６Ｖref ／１６の範囲であれば、５Ｖref ／１６〜
６Ｖref ／１６の電圧を下位２ビット分圧（Ｄ／Ａ）の
両端に与え、これを４分割するために必要な５レベルの
基準電圧を生成する。クロック信号ＣＬＫの期間Ｔ１５
において、下位変換信号がハイレベルとなって第５、第
６ビットの比較が行われる。この結果は、期間Ｔ１５か
ら出力される。

【００５４】以上の動作が繰り返して行われ、クロック
信号ＣＬＫの期間Ｔ２０ではラッチ信号がハイレベルと
なって、変換結果がデータレジスタＡＤＤＲＡ〜ＡＤＤ
ＲＨの中の所定のレジスタに格納される。また、所定の
条件によって、変換終了フラグＡＤＦが“１”にセット
される。

【００５５】図４には、上記Ａ／Ｄ変換器のサブレンジ
の電圧変換方式を説明するための電圧分布図が示されて
いる。アナログ入力範囲は０〜Ｖref であるのに対し
て、上記サブレンジ領域はＶref ／４〜Ｖref ／２のよ
うにアナログ入力範囲の１／４の領域とされる。このサ
ブレンジの範囲は、より分解能の高いＡ／Ｄ変換動作が
行われる。つまり、１回目のＡ／Ｄ変換結果により、例
えば入力信号ＡＩＮが３Ｖref ／４〜Ｖref の範囲であ
ると、レベルシフト回路によりレベルシフトして上記Ｖ
ref ／４〜Ｖref ／２の領域にシフトさせる。具体的に
は、Ｖref ／２分（減算）させるようにレベルシフトす
る。以後、上記図３のタイミング図に示したように、こ
のサブレンジの範囲で残り８ビット分の変換を、上位か
ら順に２ビット分ずつ４回に分けて変換動作を行うもの
である。

【００５６】図６には、上記サンプルホールド・レベル
シフト回路Ａの一実施例の回路図が示されている。サン
プルホールド・レベルシフト回路Ａは、Ｐチャンネル型
ＭＯＳＦＥＴＱ１、Ｎチャンネル型ＭＯＳＦＥＴＱ２等
のようなＣＭＯＳスイッチとキャパシタＣの組み合わせ
により構成される。

【００５７】サンプリング動作のときには、サンプリン
グ信号Ａがハイレベルとなり、上記スイッチＭＯＳＦＥ
ＴＱ１とＱ２がオン状態となり、入力信号Ａinをキャパ
シタＣの一方の電極に与える。このとき、キャパシタＣ
の他方の電極には、コントロールロジックから出力され
るレベルシフトＡに含まれた制御信号２がハイレベルに
されることにより、Ｐチャンネル型ＭＯＳＦＥＴＱ７と
Ｎチャンネル型ＭＯＳＦＥＴＱ８がオン状態となりＶre
f ／２の電圧が供給されている。つまり、キャパシタＣ
に蓄積される信号電荷は、入力信号Ａに対応する電圧Ｖ
inからＶref ／２だけ差し引いた電圧に相当するものと
される。

【００５８】上位・下位変換信号がハイレベルに活性化
されると、Ｐチャンネル型ＭＯＳＦＥＴＱ３とＮチャン
ネル型ＭＯＳＦＥＴＱ４がオン状態となり、上記入力電
圧Ｖinがサンプルホールド・レベルシフト回路出力とし
て前記コンパレータアレイに伝えられて上位２ビットの
分圧電圧（Ｄ／Ａ出力）であるＶref ／４、３Ｖref／
４、Ｖref ／２、Ｖref ／４、０Ｖ（ＡＶss) との比較
が行われる。この比較結果により、例えば図４のように
Ｖref ＞Ｖin（ＡＩＮ）＞３Ｖref ／４なら、制御信号
２が非活性化のロウレベルにされ、制御信号０がハイレ
ベルに活性化されてスイッチＭＯＳＦＥＴＱ１１とＱ１
２がオン状態となり、キャパシタＣには０Ｖ（ＡＶss)
が与えられる。これにより、上記入力信号Ｖinは−Ｖre
f ／２だけレベルシフトされ、上記サブレンジ領域にな
るようにされる。

【００５９】仮に、Ｖref ／４＞Ｖin（ＡＩＮ）＞０Ｖ
のような低い電圧なら、制御信号２が非活性化のロウレ
ベルにされ、制御信号３がハイレベルに活性化されてス
イッチＭＯＳＦＥＴＱ５とＱ６がオン状態となり、キャ
パシタＣには３Ｖref ／４が与えられる。このため、上
記入力信号Ｖinは＋Ｖref ／４だけレベルシフトされ、
上記サブレンジ領域になるようにされる。

【００６０】また、３Ｖref ／４＞Ｖin（ＡＩＮ）＞Ｖ
ref ／２なら、制御信号２が非活性化のロウレベルにさ
れ、制御信号１がハイレベルに活性化されてスイッチＭ
ＯＳＦＥＴＱ９とＱ１０がオン状態となり、キャパシタ
ＣにはＶref ／４が与えられる。このため、上記入力信
号Ｖinは−Ｖref ／４だけレベルシフトされ、上記サブ
レンジ領域になるようにされる。そして、Ｖref ／２＞
Ｖin（ＡＩＮ）＞Ｖref ／４のようなサブレンジ領域な
ら、そのままレベルシフト動作は行わないのはいうまで
もない。図６において、サンプルホールド・レベルシフ
ト回路Ａについて説明したが、サンプルホールド・レベ
ルシフト回路Ｂの回路構成及びその動作もこれと同様で
あるため、サンプルホールド・レベルシフト回路Ｂにつ
いての説明は省略する。

【００６１】図５には、上記コンパレータアレイの概略
ブロック図が示されている。コンパレータアレイは、選
択回路と５個の差動増幅回路から構成される。選択回路
は、上位ビットＤ／Ａ出力（Ｖref 、３Ｖref ／４、Ｖ
ref ／２、Ｖref ／４、ＡＶss）と下位ビットＤ／Ａ出
力のいずれかを選択する。ただし、Ｖref とＡＶssに対
応された比較結果出力は無視される。つまり、３Ｖref
／４、Ｖref ／２、Ｖref ／４の３個の比較出力結果か
ら上位２ビット（９ビットと８ビット）変換出力とそれ
に対応したレベルシフト制御信号が形成される。

【００６２】下位ビットＤ／Ａ変換出力は、１回目では
上記サブレンジ領域が１〜０の４等分された５通りの電
圧が選択される。これにより、範囲外を含めて６領域の
判定結果が得られる。範囲外の場合には変換済の上位ビ
ットの補正が行われる。差動増幅回路の数は、特に制限
されないが、選択回路を設けずに８個としてもよい。補
正を行わないとすれば３乃至６個にできる。なお、３Ｖ
ref ／４、Ｖref ／２、Ｖref ／４を供給するバッファ
などに演算増幅回路が設けられる。

【００６３】図７には、同時サンプリングによるＡ／Ｄ
変換動作の代表的な一例を説明するためのフローチャー
ト図が示されている。上記制御レジスタＡＤＣＲのＤＳ
ＭＰビットを“１”に設定し、そのほか制御レジスタの
各ビットを所定値に設定する。次いで、制御レジスタＡ
ＤＣＲのＡＤＳＴビットを“１”に設定し、Ａ／Ｄ変換
動作を開始させる。このＡ／Ｄ変換動作の開始により、
指定された２チャンネルを同時にサンプリング動作が行
われる。第１チャンネル変換動作が行われ、その変換結
果がデータレジスタ（例えばＡＤＤＲＡ）に格納され
る。次に、上記同時サンプリングされた第２チャンネル
の変換動作が行われ、その変換結果が別のデータレジス
タ（例えばＡＤＤＲＢ）に格納される。ＡＤＳＴビット
を“０”にクリアされてＡ／Ｄ変換が停止される。

【００６４】制御レジスタＡＤＣＲのＡＤＦビットが
“１”にセットされて変換動作の終了が表示されると、
割り込み信号ＡＤＩがコントロールロジックから発生さ
れる。割り込み信号ＡＤＩを受けた割り込みコントロー
ラＩＮＴはデータ転送装置ＤＴＣに対して起動要求を行
い、上記データレジスタＡＤＤＲＡとＢのリードがデー
タ転送装置ＤＴＣによって行われる。ＡＤＦビットは、
中央処理装置ＣＰＵがビットクリア命令（ＢＣＬＲ）を
実行することによってクリアされるか、データ転送装置
ＤＴＣによって自動的にクリアされる。中央処理装置Ｃ
ＰＵ等により上記変換されたデータ処理が行われる。

【００６５】図８には、通常サンプリングによるＡ／Ｄ
変換動作の代表的な一例を説明するためのフローチャー
ト図が示されている。上記制御レジスタＡＤＣＲのＤＳ
ＭＰビットを“０”に設定し、そのほか制御レジスタの
各ビットを所定値にする。次いで、制御レジスタＡＤＣ
ＳＲのＡＤＳＴビットを“１”に設定し、Ａ／Ｄ変換動
作を開始させる。このＡ／Ｄ変換動作の開始により、指
定された第１チャンネルのサンプリング動作が行われ
る。第１チャンネル変換動作が行われ、その変換結果が
データレジスタＡＤＤＲに格納されると並行して、第２
チャンネルのサンプリング動作が行われる。次に、上記
サンプリングされた第２チャンネルの変換動作が行わ
れ、その変換結果が別のデータレジスタＡＤＤＲに格納
される。

【００６６】制御レジスタＡＤＣＳＲのＡＤＦビットが
“１”にセットされて変換動作の終了が表示されると、
割り込み信号ＡＤＩが割り込みコントローラＩＮＴに出
力されて、上記データレジスタＡＤＤＲのリードが行わ
れ、ＡＤＳＴビットを“０”にクリアされてＡ／Ｄ変換
が停止される。中央処理装置ＣＰＵ等により上記変換さ
れたデータ処理が行われる。

【００６７】以上のＡ／Ｄ変換器の概略は次の通りであ
る。Ａ／Ｄ変換器は、１０ビットの分解能を持ってい
る。動作モードとしては、セレクト又はグループ及びシ
ングル又はスキャンの４つのモードにバッファ動作、同
時サンプリング動作を組み合わせて設定することでき
る。セレクトモードは１チャンネルを選択し、グループ
モードは複数チャンネルを選択する。シングルモードは
１回の起動で、選択された全てのチャンネルの変換を行
い、スキャンモードでは１回起動すると、ソフトウェア
で停止させられるまで繰り返し変換動作を行う。

【００６８】バッファ動作は当該チャンネルの変換終了
時に前回の変換結果をバッファレジスタに退避させる。
同時サンプリングモードは２チャンネル同時にアナログ
入力電圧をサンプリングし、順次変換する。ＰＷＲビッ
トの設定により高速スタートモードと、低消費電力モー
ドの２つの動作モードが選択できる。動作モードや入力
チャンネルを切り替える場合には、ＡＤＳＴビットを
“０”にクリアした状態で、制御レジスタＡＤＣＳＲ、
ＡＤＣＲの書き換えを行う。制御レジスタＡＤＣＳＲ、
ＡＤＣＲの書き換えた後に、ＡＤＳＴビットを“１”に
セットすると再びＡ／Ｄ変換を開始する。ＡＤＳＴビッ
トを“０”にクリアすることにより、Ａ／Ｄ変換を停止
することができる。

【００６９】図９には、セレクト・シングルモードを説
明するためのタイミング図が示されている。同図には、
制御レジスタＡＤＣＳＲの０〜２ビット（ＣＨ０〜ＣＨ
２）によってチャンネル１が選択された場合が示されて
いる。セレクト・シングルモード（ＧＲＰ＝０，ＳＣＡ
Ｎ＝０）は、１チャンネルのみのＡ／Ｄ変換を行う場合
に選択する。ＴＲＧＳ１，０に所定値がセットされた変
換開始条件によって、ＡＤＳＴビットが“１”にセット
されると、Ａ／Ｄ変換を開始する。ＡＤＳＴビットは、
Ａ／Ｄ変換中に“１”を保持しており、変換が終了する
と自動的に“０”にクリアされる。変換が終了すると、
ＡＤＦフラグが“１”にセットされる。このとき、ＡＤ
ＩＥビットが“１”にセットされていると、割り込み信
号ＡＤＩによる割り込みが発生する。ＡＤＦフクグは、
制御レジスタＡＤＣＳＲをリードした後、“０”をライ
トするとクリアされる。また、ビットクリア（ＢＣＬ
Ｒ）命令によりクリアすることもできる。

【００７０】図９において、ＡＤＳＴが“１”にセット
されると、図３のようにクロック信号ＣＬＫの期間Ｔ１
〜Ｔ１０の間でコントロールロジックから信号される選
択信号１Ａによりチャンネル１（ＡＩＮ１）が選択さ
れ、サンプリング信号Ａが発生されてその取り込みが行
われ、上記最後の期間Ｔ１０に上位２ビットの変換動作
が行われる。この変換結果により前記のようにレベルシ
フト信号Ａが発生され、次に下位変換信号Ａが発生され
て２ビットずつ４回に分けたＡ／Ｄ変換動作が行われ
る。クロック信号ＣＬＫの最後Ｔ２０に同期してコント
ロールロジックからラッチ信号が発生されて変換結果が
データレジスタＡＤＤＲＢに取り込まれる。上記のよう
なＡ／Ｄ変換の終了によりＡＤＦフラグが“１”にセッ
トされる。

【００７１】図１０には、セレクト・スキャンモードを
説明するためのタイミング図が示されている。同図に
は、制御レジスタＡＤＣＳＲの０〜２ビット（ＣＨ０〜
ＣＨ２）によってチャンネル１が選択された場合が示さ
れている。セレクト・スキャンモード（ＧＲＰ＝０，Ｓ
ＣＡＮ＝１）は、１チャンネルのＡ／Ｄ変換を繰り返し
行う場合に選択する。ＴＲＧＳ０，１に所定値がセット
された変換開始条件によって、ＡＤＳＴビットが“１”
にセットされると、Ａ／Ｄ変換を開始する。ＡＤＳＴビ
ットは、Ａ／Ｄ変換中に“１”を保持しており、ソフト
ウェアにより“０”にクリアされるまで、“１”を保持
してその間、選択された入力チャンネルのＡ／Ｄ変換を
繰り返す。また、最初のＡ／Ｄ変換が終了すると、ＡＤ
Ｆフラグが“１”にセットされる。このとき、ＡＤＩＥ
ビットが“１”にセットされていると、割り込み信号Ａ
ＤＩによる割り込みが発生する。ＡＤＦフクグは、制御
レジスタＡＤＣＳＲをリードした後、“０”をライトす
るとクリアされる。また、上記同様にビットクリア（Ｂ
ＣＬＲ）命令によりクリアすることもできる。

【００７２】図１０において、ＡＤＳＴが“１”にセッ
トされると、上記同様に選択信号１Ａによりチャンネル
１（ＡＩＮ１）が選択され、サンプリング信号Ａが発生
されてその取り込みが行われ、その最後のタイミングで
上位２ビットの変換動作が行われる。この変換結果によ
り前記のようにレベルシフト信号Ａが発生され、次に下
位変換信号Ａが発生されて２ビットずつ４回に分けたＡ
／Ｄ変換動作が行われる。変換動作の最後に同期してラ
ッチ信号が発生されて変換結果がデータレジスタＡＤＤ
ＲＢに取り込まれる。このような最初のＡ／Ｄ変換の終
了によりＡＤＦフラグが“１”にセットされる。このよ
うな１回目のＡ／Ｄ変換１と同時に２回目のサンプリン
グ２が行われる。

【００７３】上記ＡＤＳＴが“１”を保持していると、
上記サンプリング２により取り込んだ入力信号のＡ／Ｄ
変換２が行われ、それと同時に３回目のサンプリング動
作が行われる。このようにサンプリング動作とＡ／Ｄ変
換動作はパイプライン方式により行われる。変換結果は
次々にデータレジスタＡＤＤＲＢに取り込まれる。つま
り、前の変換結果は後の変換結果に置き換えられる。

【００７４】図１１には、グループ・シングルモードを
説明するためのタイミング図が示されている。同図に
は、制御レジスタＡＤＣＳＲの０〜２ビット（ＣＨ０〜
ＣＨ２）によってチャンネル０〜２が選択された場合が
示されている。グループ・シングルモード（ＧＲＰ＝
１，ＳＣＡＮ＝０）は、複数のチャンネルのＡ／Ｄ変換
を行う場合に選択する。ＴＲＧＳ０，１に所定値がセッ
トされた変換開始条件によって、ＡＤＳＴビットが
“１”にセットされと、Ａ／Ｄ変換を開始する。ＡＤＳ
Ｔビットは、Ａ／Ｄ変換中に“１”を保持しており、指
定された入力チャンネルの全ての変換が終了すると自動
的に“０”にクリアされる。また、指定された入力チャ
ンネルの全ての変換が終了すると、ＡＤＦフラグが
“１”にセットされる。このとき、ＡＤＩＥビットが
“１”にセットされていると、割り込み信号ＡＤＩによ
る割り込みが発生する。ＡＤＦフクグは、制御レジスタ
ＡＤＣＳＲをリードした後、“０”をライトするとクリ
アされる。また、上記同様にビットクリア（ＢＣＬＲ）
命令によりクリアすることもできる。

【００７５】図１１において、ＡＤＳＴが“１”にセッ
トされると、上記同様にコントロールロジックから出力
された選択信号０Ａによりチャンネル０（ＡＩＮ０）が
選択され、サンプリング信号Ａが発生されてその取り込
みが行われその最後に上位２ビットの変換動作が行われ
る。この変換結果により前記のようにレベルシフト信号
Ａが発生され、次に下位変換信号Ａが発生されて２ビッ
トずつ４回に分けたＡ／Ｄ変換１の動作が行われる。変
換動作の終了時にラッチ信号Ａが発生されて変換結果１
がデータレジスタＡＤＤＲＡに取り込まれる。上記Ａ／
Ｄ変換１の動作と並行して、選択信号１Ｂによりチャン
ネル１（ＡＩＮ１）が選択され、サンプリング信号Ｂが
発生されてその取り込みが行われる。

【００７６】上記チャンネル１の下位８ビットのＡ／Ｄ
変換２の動作と並行して、選択信号２Ａが発生されてチ
ャンネル２（ＡＩＮ２）が選択され、サンプリング信号
Ａが発生されてその取り込みが行われる。上記チャンネ
ル１のＡ／Ｄ変換結果２がデータレジスタＡＤＤＲＢに
取り込まれるとともに、上記チャンネル２（ＡＩＮ２）
のＡ／Ｄ変換３の動作が行われる。この最後のチャンネ
ルのＡ／Ｄ変換動作の終了により、ＡＤＦフラグが
“１”にセットされる。このように複数チャンネルでの
サンプリングとその変換動作とがパイプライン方式によ
り行われる。

【００７７】図１２には、グループ・スキャンモードを
説明するためのタイミング図が示されている。同図に
は、制御レジスタＡＤＣＳＲの０〜２ビット（ＣＨ０〜
ＣＨ２）によってチャンネル０〜２が選択された場合が
示されている。グループ・スキャンモード（ＧＲＰ＝
１，ＳＣＡＮ＝１）は、複数のチャンネルのＡ／Ｄ変換
を繰り返し行う場合に選択する。ＴＲＧＳ１，０に所定
値がセットされた変換開始条件によって、ＡＤＳＴビッ
トが“１”にセットされと、Ａ／Ｄ変換を開始する。Ａ
ＤＳＴビットは、Ａ／Ｄ変換中に“１”を保持してお
り、ソフトウェアにより“０”にクリアされるまで
“１”を保持する。指定された入力チャンネルの最初の
全ての変換が終了すると、ＡＤＦフラグが“１”にセッ
トされる。このとき、ＡＤＩＥビットが“１”にセット
されていると、割り込み信号ＡＤＩによる割り込みが発
生する。ＡＤＦフクグは、制御レジスタＡＤＣＳＲをリ
ードした後、“０”をライトするとクリアされる。ま
た、上記同様にビットクリア（ＢＣＬＲ）命令によりク
リアすることもできる。

【００７８】図１２において、ＡＤＳＴが“１”にセッ
トされると、上記同様に選択信号０Ａによりチャンネル
０（ＡＩＮ０）が選択され、サンプリング信号Ａが発生
されてその取り込み（サンプリグ１）が行われその最後
に上位２ビットの変換動作が行われる。この変換結果に
より前記のようにレベルシフト信号Ａが発生され、次に
下位変換信号Ａが発生されて２ビットずつ４回に分けた
Ａ／Ｄ変換１の動作が行われる。変換動作の終了時にコ
ントロールロジックからラッチ信号Ａが発生されて変換
結果１がデータレジスタＡＤＤＲＡに取り込まれる。上
記Ａ／Ｄ変換１の動作と並行して、選択信号１Ｂにより
チャンネル１（ＡＩＮ１）が選択され、サンプリング信
号Ｂが発生されてその取り込み（サンプリング２）が行
われる。

【００７９】上記チャンネル１の下位８ビットのＡ／Ｄ
変換２の動作と並行して、選択信号２Ａが発生されてチ
ャンネル２（ＡＩＮ２）が選択され、サンプリング信号
Ａが発生されてその取り込み（サンプリング３）が行わ
れる。上記チャンネル１のＡ／Ｄ変換結果２がデータレ
ジスタＡＤＤＲＢに取り込まれるとともに、上記チャン
ネル２（ＡＩＮ２）のＡ／Ｄ変換３の動作が行われる。
このＡ／Ｄ変換３の動作と並行し選択信号０Ｂが発生さ
れてチャンネル０（ＡＩＮ０）が選択され、サンプリン
グ信号Ｂによりその取り込み（サンプリング４）が行わ
れる。この最後のチャンネルのＡ／Ｄ変換動作の終了に
より、ＡＤＦフラグが“１”にセットされる。このよう
に複数チャンネルでのサンプリングとその変換動作とが
パイプライン方式により繰り返し行われ、ソフトウェア
によりＡＤＳＴが“０”にクリアされると変換動作が停
止される。

【００８０】図１３には、バッファ動作を説明するため
のタイミング図が示されている。同図には、セレクト・
スキャンモード（ＧＲＰ＝０，ＳＣＡＮ＝１）の場合が
例として示されている。バッファ動作では、当該チャン
ネルの変換が終了すると、変換結果をデータレジスタＡ
ＤＤＲＡに格納すると同時に、その以前に格納していた
変換結果を別のデータレジスタに転送する。バッファ動
作には、制御レジスタＡＤＣＲのビット０，１（ＢＵＦ
Ｅ０，ＢＵＦＥ１）に格納されているデータに従って、
ＡＩＮ０→ＡＤＤＲＡ→ＡＤＤＲＢの２段の動作と、Ａ
ＩＮ０→ＡＤＤＲＡ→ＡＤＤＲＣ、ＡＩＮ１→ＡＤＤＲ
Ｂ→ＡＤＤＲＤの２段２組の動作と、ＡＩＮ０→ＡＤＤ
ＲＡ→ＡＤＤＲＢ→ＡＤＤＲＣ→ＡＤＤＲＤの４段１組
の動作の中のいずれかを選択できる。この場合でもチャ
ンネル４〜７は通常のＡ／Ｄ変換動作を実行できる。ま
た、バッファレジスタに変換結果が格納されレジスタが
飽和（あらかじめ指定されたレジスタの全てにＡ／Ｄ変
換済のデータが書き込まれたとき）したとき、ＡＤＦフ
ラグが“１”にセットされる。このとき、ＡＤＩＥビッ
トが“１”にセットされていると、割り込み信号ＡＤＩ
による割り込みが発生する。ＡＤＦフクグは、制御レジ
スタＡＤＣＳＲをリードした後、“０”をライトすると
クリアされる。また、上記同様にビットクリア（ＢＣＬ
Ｒ）命令によりクリアすることもできる。

【００８１】図１３は、ＡＩＮ０→ＡＤＤＲＡ→ＡＤＤ
ＲＢの２段の動作の場合が示されている。前記セレクト
・スキャンモード（ＧＲＰ＝０，ＳＣＡＮ＝１）により
変換結果１がラッチ信号Ａに従ってデータレジスタＡＤ
ＤＲＡに格納され、変換結果２が形成されると上記変換
結果１がラッチ信号Ｂに従ってデータレジスタＡＤＤＲ
Ｂに転送され、データレジスタＡＤＤＲＡには上記変換
結果２がラッチ信号Ａに従って格納される。このように
バッファレジスタに変換結果が格納されレジスタが飽和
したとき、ＡＤＦフラグが“１”にセットされる。３回
目のＡ／Ｄ変換３の動作が終了した後にソフトウェアに
よりＡＤＳＴが“０”にクリアされると変換動作が停止
され、データレジスタＡＤＤＲＡには変換結果３が、Ａ
ＤＤＲＢには変換結果２が格納されることになる。

【００８２】図１４は、ＡＩＮ０→ＡＤＤＲＡ→ＡＤＤ
ＲＣ、ＡＩＮ１→ＡＤＤＲＢ→ＡＤＤＲＤの２段２組の
動作場合が示されている。前記グループ・スキャンモー
ド（ＧＲＰ＝１，ＳＣＡＮ＝１）により変換結果１がラ
ッチ信号Ａに従ってデータレジスタＡＤＤＲＡに格納さ
れ、変換結果２がラッチ信号Ｂに従ってデータレジスタ
ＡＤＤＲＢに格納される。そして、変換結果３が形成さ
れると上記変換結果１がラッチ信号Ｃに従ってデータレ
ジスタＡＤＤＲＣに転送され、データレジスタＡＤＤＲ
Ａにはラッチ信号Ａに従って上記変換結果３が格納され
る。同様に、変換結果４が形成されると上記変換結果２
がラッチ信号Ｄに従ってデータレジスタＡＤＤＲＤに転
送され、データレジスタＡＤＤＲＢには上記変換結果４
がラッチ信号Ｂに従って格納される。このようにバッフ
ァレジスタに変換結果が格納されレジスタが飽和したと
き、ＡＤＦフラグが“１”にセットされる。

【００８３】同時サンプリング動作では、２チャンネル
の入力電圧を同時にサンプリングし、連続変換を行う。
同時サンプリング動作（ＤＳＭＰ＝１）を指定すると、
制御レジスタＡＤＣＳＲのＣＨ２とＣＨ１ビットの指定
により、２チャンネルずつの変換を行う。同時サンプリ
ング動作におけるチャンネルの選択方法を次の表３に示
す。ＣＨ０ビットは無効である。

【００８４】

【表３】

【００８５】図１５には、同時サンプリング動作を説明
するためのタイミング図が示されている。同図には、グ
ループ・シングルモードの場合が例として示されてい
る。同図において、ＤＳＭＰが“１”、ＡＤＳＴが
“１”にセットされると、コントロールロジックから出
力される選択信号ＡとＢによりチャンネル０と１（ＡＩ
Ｎ０とＡＩＮ１）が選択され、サンプリング信号ＡとＢ
が発生されてその取り込みが同時に行われ、その最後に
チャンネル０側で上位２ビットの変換動作が行われる。
この変換結果により前記のようにレベルシフト信号Ａが
発生され、次にチャンネル０のコントロールロジックか
ら下位変換信号Ａが発生されて２ビットずつ４回に分け
たＡ／Ｄ変換１の動作が行われる。変換動作の終了時に
コントロールロジックからラッチ信号Ａが発生されて、
変換結果１がデータレジスタＡＤＤＲＡに取り込まれ
る。上記Ａ／Ｄ変換１の動作の終了の次に、上記チャン
ネル１のＡ／Ｄ変換動作が行われ、その変換結果２がデ
ータレジスタＡＤＤＲＢに取り込まれる。このＡ／Ｄ変
換２の動作の終了により、ＡＤＦフラグが“１”にセッ
トされる。

【００８６】図１６には、同時サンプリング動作を説明
するためのタイミング図が示されている。同図には、グ
ループ・スキャンモード場合が例として示されている。
同図において（ＤＳＭＰ＝１，ＧＲＰ＝１，ＳＣＡＮ＝
１）、ＡＤＳＴが“１”にセットされると、選択信号１
Ａと１Ｂによりチャンネル０と１（ＡＩＮ０とＡＩＮ
１）が選択され、サンプリング信号１Ａと１Ｂが発生さ
れてその取り込みが同時に行われ、その最後にチャンネ
ル０側で上位２ビットの変換動作が行われる。この変換
結果により前記のようにコントロールロジックからレベ
ルシフト信号Ａが発生され、次にチャンネル０の下位変
換信号Ａが発生されて２ビットずつ４回に分けたＡ／Ｄ
変換１の動作が行われる。変換動作の終了時にコントロ
ールロジックからラッチ信号Ａが発生されて変換結果１
がデータレジスタＡＤＤＲＡに取り込まれる。上記Ａ／
Ｄ変換１の動作の終了の次に上記チャンネル１のＡ／Ｄ
変換動作が行われ、その変換結果２がデータレジスタＡ
ＤＤＲＢに取り込まれる。この最初のＡ／Ｄ変換２の動
作の終了により、ＡＤＦフラグが“１”にセットされ
る。

【００８７】上記のＡ／Ｄ変換２の動作が終了すると、
引き続き選択信号１Ａと１Ｂが発生されてチャンネル０
と１（ＡＩＮ０とＡＩＮ１）が再び選択され、サンプリ
ング信号１Ａと１Ｂが発生されてその取り込みが同時に
行われる。その後に、ソフトウェアによりＡＤＳＴが
“０”にクリアされると、変化動作が停止されて変換待
機状態となる。

【００８８】図１７には、インターバル動作を説明する
ためのタイミング図が示されている。制御レジスタＡＤ
ＣＲのＩＮＴビットを“１”にセットすると、次のよう
なインターバル動作が行われる。例えば、グループ・ス
キャンモードが設定され、制御レジスタＡＤＣＳＲのＣ
Ｈ２〜ＣＨ０により０１０を設定して、入力信号ＡＩＮ
０〜ＡＩＮ２を選択した場合を例にして説明する。

【００８９】１回目のＡＩＮ０〜ＡＩＮ２のサンプリン
グ・変換を前記のようなパイプライン方式により順次に
行う。ＡＩＮ２のサンプリングのときに、ＢＵＳＹ信号
が活性状態になる。以後、新規の変換は開始しない。Ａ
ＩＮ２の変換が終了して、ＡＤＦフクグが“１”にセッ
トされ、割り込み信号ＡＤＩによって割り込みが要求さ
れる。中央処理装置ＣＰＵないしデータ転送装置ＤＴＣ
が、かかる割り込みに応答して、変換結果を読み出して
上記ＡＤＦフラグを“０”にクリアする。

【００９０】特に、データ転送装置ＤＴＣによるＡＤＦ
フラグのクリアは、指定された全てのデータ転送終了後
に行われる。中央処理装置ＣＰＵがＡＤＦフラグを
“０”にクリアする場合には、ビットクリア（ＢＣＬ
Ｒ）命令により行うようにされる。この動作は、制御レ
ジスタＡＤＣＳＲをバイト単位でリードして、ビット７
のみを“０”にクリアして、ほかのビットは保持してバ
イト単位でライトされる。上記のような命令は、前記
「Ｈ８／３００３ ハードウェアマニュアル」のＣＰＵ
と同様である。上記ＡＤＦフラグが“０”にクリアされ
ると、ＢＵＳＹ信号が非活性状態になる。ＡＤＳＴビッ
トは“１”に保持されていので、新しい変換が開始され
る。

【００９１】図１８には、この発明に係るＡ／Ｄ変換器
の動作を説明するための概略フローチャート図が示され
ている。以上のようなＡ／Ｄ変換器の概略動作をまとめ
て説明すると次のようになる。

【００９２】ＡＤＳＴが“１”にセットされるまで待機
状態になる。ＩＮＦが“１”にされたインターバル動作
のときには、ＡＤＦフラグが“０”にクリアされるまで
待機状態になる。制御レジスタＡＤＣＳＲ、ＡＤＣＲに
よって、変換するデータの数ｎを選択する。例えば、セ
レクトモードでバッファ動作、同時サンプリング以外で
はｎ＝１となる。セレクトモードで、４段バッファ動作
であれば、ｎ＝４となる。

【００９３】第１チャンネルのサンプリングを行う。ｎ
＞１であれば、サンプリングしたデータを変換するとと
もに次のサンプリング動作を行う。ｎをデクリメントす
る。ｎ＝１であれば、すなわち、最後のデータの変換で
あれば、ＢＵＳＹを“１”にセットする。シングルモー
ドであれば、変換を行い、ＡＤＦフラグを“１”にセッ
ト、ＡＤＳＴビットを“０”にクリアして待機状態に戻
る。

【００９４】スキャンモードでインターバル動作でなけ
れば、サンプリングしたデータを変換するとともに次の
サンプリングを行う。ｎを再設定（初期値を回復）す
る。ＡＤＦフラグを“１”にセットし、動作を継続す
る。スキャンモードでインターバル動作であれば、サン
プリングしたデータを変換する。ｎを再設定（初期値を
回復）する。ＡＤＦフラグを“１”にセットし、ＡＤＦ
フラグが“０”にクリアされるまで待機状態になる。同
時サンプリング動作の場合も、ＣＨＳ０ビットを“１”
とみなすこと、及び２チャンネルの変換に１回２チャン
ネルのサンプリングを同時に行うことのほかは概略同様
である。

【００９５】ＰＷＲビットは、Ａ／Ｄ変換器の変換開始
モードを選択する。ＰＷＲビットを“０”にクリアする
と、アナログ回路（Ａ／Ｄ変換器、さらに詳しくは、ア
ナログマルチプレクサ、サンプルホールド・レベルシフ
ト回路Ａ・Ｂ、コンパレータアレイＡ・Ｂ、２ビット分
圧、６ビット分圧）は変換動作以外、非アクティブ状態
となる。また、ＰＷＲビットを“１”にセットすると高
速スタートモードに設定され、アナログ回路は常にアク
ティブ状態に設定される。

【００９６】ＰＷＲビットを“０”の低消費電力モード
では、ＡＤＳＴを“１”にセットすると同時にアナログ
回路の電源がオン状態となり、制御レジスタＡＤＣＳＲ
のＣＫＳビットで選択した基準クロックの２００サイク
ルが経過すると、アナログ回路は変換可能な状態に移行
し、１回目のＡ／Ｄ変換を開始する。連続して変換を行
う場合、２回目以降のＡ／Ｄ変換動作は１０サイクルで
行われる。指定されたＡ／Ｄ変換動作が終了すると、自
動的にアナログ回路の電源がオフ状態になり、低消費電
力となる。

【００９７】バスインターフェイスは、データレジスタ
ＡＤＤＲＡ〜ＡＤＤＲＤとバスマスタ（内部データバ
ス）との間のインターフェイスであり、内部データバス
は１６ビット幅である。このバスインターフェイスを介
したバスマスタからのデータレジスタＡＤＤＲＡ〜ＡＤ
ＤＲＤのリードは、ワード単位またはバイト単位のいず
れも可能である。データレジスタＡＤＤＲのワード単位
のリードは、データレジスタＡＤＤＲの内容が１６ビッ
ト一括してバスマスタへ転送される。また、バイト単位
でのリードでは、変換されたデータ（ＡＤ９〜ＡＤ０）
の上位ビット（ＡＤ９〜ＡＤ２）の内容がバスマスタへ
転送される。下位の８ビットをバイト単位でリードする
ことはできない。

【００９８】図１９には、上記バスインターフェイスを
含む読み出し制御回路の主要部のブロック図が示されて
いる。データレジスタＡＤＤＲ、モジュール内データバ
スＭＤＢ、バスインターフェイスＢＩＦは１０ビット構
成とされる。同図では、１０ビットのデータは、ビット
９−８、ビット７−２、ビット１−０に３分割されてい
る。Ａ／Ｄ変換結果は、データレジスタＡＤＤＲの最上
位ビットがビット９に対応するように格納される。

【００９９】中央処理装置ＣＰＵ又はデータ転送装置Ｄ
ＴＣからの読み出しは、内部データバスを介してアドレ
ス信号のデコード結果（デコード信号）、リード信号Ｒ
Ｄ、ワード信号（ＷＯＲＤ）に基づいて制御されてデー
タが読み出される。リード時には、デコード信号とリー
ド信号ＲＤとがアンドゲートを介して出力され、データ
レジスタＡＤＤＲＡ〜ＡＤＤＲＨ又は制御信号ＡＤＣ
Ｒ，ＡＤＣＳＲのいずれかが選択される。つまり、各レ
ジスタに対応された出力バッファのいずれかが上記デコ
ード信号により活性化されて、選択されたもののデータ
がモジュール内バスＭＤ９−０に出力され、かかるモジ
ュール内バスＭＤ９−０を介してバスインターフェイス
ＢＩＦ９−０に転送される。

【０１００】上記バスインターフェイスＢＩＦ９−０に
取り込まれたデータは、２系統の出力バッフッァを介し
て出力される。一方は、上記３分割に分けられた１０ビ
ットのデータがそのまま内部データバスＤＢ９−ＤＢ０
に対応して出力される。他方は、上位ビットＢＩＦ９−
２の８ビットが内部データバスＤＢ７−０に対応して出
力される。上記１０ビットの読み出しは、リード信号Ｒ
Ｄとワード信号ＷＯＲＤとが活性化状態のときにアンド
ゲート回路を通して上記のような１０ビットのデータを
出力させるバッファ回路を活性化させる。このとき、１
６ビット幅の内部バスのうち、ＤＢ１５−１０には
“０”が出力される。１バイトの読み出しは、リード信
号ＲＤとワード信号ＷＯＲＤが非活性状態のときにアン
ドゲート回路を通して上記８ビットに対応したバッファ
回路が活性化される。このようなバイトサイズリードの
ときには、１０ビット分解能のＡ／Ｄ変換結果のうち、
上位８ビットが有効とされ、いいかえるならば、２ビッ
ト分下方向にシフトされて内部データバスに出力され
る。

【０１０１】この構成では、中央処理装置ＣＰＵ又はデ
ータ転送装置ＤＴＣが随時ワード信号ＷＯＲＤを指定す
ることによって、Ａ／Ｄ変換器の分解能を指定できる。
例えば、中央処理装置ＣＰＵが１０ビット分解能の変換
結果を得たいときには、上記ワード信号ＷＯＲＤを活性
化してリードすればよい。例えば、転送命令ＭＯＶ，Ｗ
＠ＡＤＤＲ，Ｒ０などを使用する。一方、中央処理装
置ＣＰＵが８ビット分解能の変換結果を得たいときに
は、ワード信号ＷＯＲＤを非活性化してリードすればよ
い。例えば、転送命令ＭＯＶ，Ｗ ＠ＡＤＤＲ，Ｒ０Ｈ
などを使用する。このようにバスインターフェイスでの
データアライメントを行うようにすることにより、アラ
イメント回路を共通にして論理規模の増加を抑制するこ
とができるとともに、ソフトウェアにより行う場合に比
べて、シフト処理などを不要としたりして、中央処理装
置ＣＰＵの負担が大幅に軽減できる。

【０１０２】上記のようなバスサイズによる指定の他、
アドレスが相異なるように配置してもよい。例えば、図
２０のアドレスマップ図に示すように、１０ビットの分
解能の変換結果がリードできるアドレスと、８ビット分
解能の変換結果がリードできるアドレスとを独立して設
けるものであってもよい。１０ビット分解能の変換結果
がリードできるデータレジスタＡＤＤＲＡ〜ＡＤＤＲＨ
のアドレスを、ワード（１６ビット）単位で連続配置
し、８ビット分解能の変換結果がリードできるデータレ
ジスタＡＤＤＲＡ〜ＡＤＤＲＨのアドレスを、バイト
（８ビット）単位で連続配置するようにすると都合がよ
い。特に、データ転送装置ＤＴＣによって、８ビット分
解能の変換結果を読み出す場合に無駄なリードサイクル
が発生しなくてすむ。

【０１０３】図２０には、相対的なアドレスが表示され
ている。ＡＤＤＲＡ〜Ｈは、１６ビットレジスタとして
のアドレス（０−Ｆ）と８ビットレジスタとしてのアド
レス（１０〜１７）の両方を持つ。相対アドレス０から
始まるワードデータをリードすると、ＡＤＤＲＡに格納
された変換結果が１０ビット分解能でリードされる。相
対アドレス１０のバイトデータをリードすると、ＡＤＤ
ＲＡに格納された変換結果が８ビット分解能（２ビット
右シフトした下位側データ）でリードされる。

【０１０４】図２１には、上記アドレス方式に対応した
制御回路の例が示されている。データレジスタは、２つ
のアドレスに対するデコード信号の論理和信号を与えて
読み出す。例えば、ＡＤＤＲＡには、デコード信号Ｗと
してアドレス０の検出信号と、デコード信号Ｂとしてア
ドレス１０の検出信号が供給される。バスインターフェ
イスＢＩＦには、アドレス０〜Ｆのいずれかが与えられ
たことを検出した信号によりバスインターフェイスＢＩ
Ｆ９−０を含む全部で１６ビットに対応した上記バッフ
ァ回路を活性化させる信号が形成されて１０ビット分解
能の変換結果がリードされる。アドレス１０〜１７のい
ずれかが与えられたことを検出した信号に従ってバスイ
ンターフェイスＢＩＦ９−２に対応され、内部データバ
スの下位バイトに対応したバッファ回路が活性化されて
８ビット分解能の変換結果がリードされる。

【０１０５】図２２には、上記のようなワードデータと
バイトデータのリードを説明するためのビット配置図が
示されている。１６ビットからなるデータレジスタＡＤ
ＤＲには、９−０に１０ビットからなる変換結果が格納
され、１５−１０には“０”が格納されている。これを
ワードデータ（１０ビット分解能）としてリードするき
には、データレジスタＡＤＤＲのビット０〜１５に格納
されているデータが内部１６ビットデータバスに出力さ
れる。これに対して、バイトデータ（８ビット分解能）
としてリードするときには、データレジスタＡＤＤＲの
ビット２〜９に格納されているデータが内部８ビットデ
ータバスに出力される。

【０１０６】図２３には、データレジスタＡＤＤＲＡ〜
ＡＤＤＲＤの相互の回路構成図が示されている。この回
路は、前記バッファ動作に対応されている。各レジスタ
ＡＤＤＲＡ〜ＡＤＤＲＤには、バッファ回路を介して逐
次比較レジスタからのデータを入力することができる。
それぞれの選択信号ａないしｄが活性状態で、変換終了
時のラッチ信号が活性状態になると、選択信号ａ〜ｄの
うち上記活性状態に対応されたいずれかのデータレジス
タに逐次比較レジスタの内容が取り込まれる。各レジス
タＡＤＤＲＡ〜Ｄは、いわゆるマスタースレーブ構成に
なっている。

【０１０７】ハッファ動作において、ＢＵＦＥ１，０ビ
ットが０１のとき、バッファ動作１信号が活性状態にな
る。ＢＵＦＥ１，０ビットが１０のとき、バッファ動作
２信号が活性状態になる。ＢＵＦＥ１，０ビットが１１
のとき、バッファ動作３信号が活性状態になる。バッフ
ァ動作２〜３信号のそれぞれは、制御レジスタＡＤＣＲ
のＢＯＦＥ１，０にセットされたデータに基づいて、コ
ントロールロジックから出力される。

【０１０８】上記バッファ動作１信号が活性状態のと
き、選択信号ａとラッチ信号が発生すると、データレジ
スタＡＤＤＲＡの古いデータがバッファ回路を介してデ
ータレジスタＡＤＤＲＢに転送され、逐次比較レジスタ
の出力がデータレジスタＡＤＤＲＡに取り込まれる。

【０１０９】上記バッファ動作２信号が活性状態のと
き、選択信号ａとラッチ信号が発生すると、データレジ
スタＡＤＤＲＡの古いデータがバッファ回路を介してデ
ータレジスタＡＤＤＲＣに転送され、逐次比較レジスタ
の出力がデータレジスタＡＤＤＲＡに取り込まれる。選
択信号ｂとラッチ信号が発生すると、データレジスタＡ
ＤＤＲＢの古いデータがバッファ回路を介してデータレ
ジスタＡＤＤＲＤに転送され、逐次比較レジスタの出力
がデータレジスタＡＤＤＲＢに取り込まれる。

【０１１０】上記バッファ動作３信号が活性状態のと
き、これにより制御されるバッファ回路により、データ
レジスタＡＤＤＲＡ→ＡＤＤＲＢ→ＡＤＤＲＣ→ＡＤＤ
ＲＤの順にＡ／Ｄ変換結果の取り込みに同期して転送さ
れる。

【０１１１】図２４には、アナログマルチプレクサの一
実施例のブロック図が示されている。アナログ入力ＡＩ
Ｎ０〜ＡＩＮ７がＮチャンネル型ＭＯＳＦＥＴとＰチャ
ンネル型ＭＯＳＦＥＴからなる全部で１６個のＣＭＯＳ
スイッチ回路を介してサンプルホールド・レベルシフト
回路ＡとＢに対応した第１入力、第２入力として取り込
まれる。スイッチの制御信号である選択信号０Ａ、０Ｂ
〜７Ａ、７Ｂは、コントロールロジックから与えられ
る。例えば、アナログ入力ＡＩＮ４とＡＩＮ５をグルー
プモードでかつ同時サンプリングによりＡ／Ｄ変換する
場合には、第１に選択信号４Ａ、５Ｂが活性状態になっ
て、アナログ入力ＡＩＮ４からの入力レベルがサンプル
ホールド・レベルシフト回路Ａにサンプリングされ、ア
ナログ入力ＡＩＮ５からの入力レベルがサンプルホール
ド・レベルシフト回路Ｂにサンプリングされる。その
後、上記同時サンプリングした結果を順次にＡ／Ｄ変換
する。

【０１１２】図２５には、アナログマルチプレクサの他
の一実施例の回路図が示されている。上記同様に入力ポ
ートとしての機能や保護回路などは省略されている。ア
ナログ入力ＡＩＮ０〜ＡＩＮ７がＮチャンネル型ＭＯＳ
ＦＥＴとＰチャンネル型ＭＯＳＦＥＴからなるＣＭＯＳ
スイッチ回路を介して前記同様な第１入力と第２入力と
して取り込まれる。この実施例では、２段のスイッチ回
路により１つのアナログ入力が選ばれるようにされる。

【０１１３】選択信号０１、２３、４５、６７及び選択
信号ＥＡ、ＯＡ、ＥＢ、ＯＢはコントロールロジックか
ら与えられる。選択信号０１、２３、４５、６７は、そ
れぞれ隣り合ったアナログ入力を２チャンネルずつ選択
する。選択信号０１、２３、４５、６７は、セレクトモ
ードのときはＣＨＳ２、１ビットをデコードして生成さ
れる。グループモードのときは、コントロールロジック
内部の状態信号などに従って生成される。選択信号０１
は、前記例の選択信号０Ａ、０Ｂ、１Ａ、１Ｂのオア信
号とされる。同様に選択信号２３は、選択信号２Ａ，２
Ｂ，３Ａ，３Ｂのオア信号、選択信号４５は選択信号４
Ａ，４Ｂ，５Ａ，５Ｂのオア信号、選択信号６７は選択
信号６Ａ，６Ｂ，７Ａ，７Ｂのオア信号である。選択信
号ＯＡは、選択信号１Ａ，３Ａ，５Ａ，７Ａのオア信号
とされる。選択信号ＥＡは、前記選択信号０Ａ、２Ａ、
４Ａ、６Ａのオア信号とされる。選択信号ＥＢは選択信
号０Ｂ，２Ｂ，４Ｂ，６Ｂのオア信号とされる。選択信
号ＯＢは、前記選択信号１Ｂ、３Ｂ、５Ｂ、７Ｂのオア
信号とされる。同時サンプリングは、グループモードの
奇数番目のサンプリングを、直前の奇数番目のサンプリ
ングと同時に行うものとされる。この構成では、スイッ
チの数を１２個と減らすことができる。

【０１１４】図２６には、第８ポートＩＯＰ８に含まれ
るＢＵＳＹ出力制御回路の一実施例の回路図が示されて
いる。ＢＵＳＹ出力は、データを入出力するポートと兼
用にされる。ＢＵＳＹ出力制御回路は、端子、出力バッ
ファ、データディレクションレジスタＤＤＲ、データレ
ジスタＤＲ、入力バッファ、セレクタから構成される。

【０１１５】データディレクションレジスタＤＤＲは、
フリップフロップから構成される。図示されないライト
信号とアドレスデコード信号とによって、ライト制御信
号が与えられ、データバスの内容が書き込まれる。ＤＤ
Ｒを“１”にセットすると、端子は出力状態（出力バッ
ファがイネーブル状態）になり、出力バッファの出力が
端子に出力される。セレクタの制御信号は、Ａ／Ｄ変換
器がＴＲＧＳ１，０ビットでＡＤＴＲＧによる外部トリ
ガを選択したことを示す信号とされる。外部トリガを選
択するとＡ／Ｄ変換器のＢＵＳＹ信号が選択される。外
部トリガが非選択の場合には、データレジスタＤＲの出
力が選択される。このデータレジスタＤＲは、フリップ
フロップから構成される。図示されないライト信号とア
ドレスデコード信号によってライト制御信号が与えら
れ、データバス上のデータがデータレジスタＤＲに書き
込まれる。また、図示されないリード信号とアドレスデ
コード信号によってリード制御信号が与えられ、端子に
供給されたデータがデータバスに読み出される。

【０１１６】ＢＵＳＹ信号を外部に出力する場合には、
ＡＤＴＲＧによる外部トリガを選択し、ＤＤＲを“１”
にセットする。ＡＤＴＲＧ以外の変換開始を選択するよ
うな場合には、ＡＤＴＲＧを選択しない状態では、ポー
ト出力としてＢＵＳＹ状態と同じレベルを出力しておく
ようにするとよい。

【０１１７】ＢＵＳＹ信号は、ＡＤＴＲＧによってサン
プリングを開始したときデータバッファに空きが１回分
しかないときに活性状態にされる。ＡＤＦフラグが
“１”にセットされていると、ＢＵＳＹ信号は活性状態
とされる。この後、ＡＤＦフラグが“０”にクリアする
と、ＢＵＳＹ信号は非活性状態になる。例えば、ＡＤＦ
フラグが“０”にクリアされた状態で、セレクトモード
で、ＡＤＴＲＧ信号によって動作を開始すると、サンプ
リング開始時にＢＵＳＹ信号が活性状態になる。変換が
終了すると、ＡＤＦフラグが“１”にセットされる。そ
の後、中央処理装置ＣＰＵまたはデータ転送装置ＤＴＣ
によって、ＡＤＦフラグが“０”にクリアされると、Ｂ
ＵＳＹ信号は非活性状態になる。

【０１１８】ＡＤＦフラグが“０”にクリアされた状態
で、グループモードで、ＡＤＴＲＧ信号によって動作を
開始すると、最後のチャンネルのサンプリング開始時に
ＢＵＳＹ信号が活性状態になる。１入力２レジスタのバ
ッファ動作を指定した場合には、２回目のサンプリング
時にＢＵＳＹ信号が活性状態になる。１入力４レジスタ
のバッファ動作を指定した場合には、４回目のサンプリ
ング時にＢＵＳＹ信号が活性状態になる。２入力４レジ
スタのバッファ動作を指定した場合には、２回目の第２
チャンネルのサンプリング時にＢＵＳＹ信号が活性状態
になる。

【０１１９】図２７には、ＰＷＲビットによるＡ／Ｄ変
換器の動作を説明するためのタイミング図が示されてい
る。変換待機状態ではＰＷＲビットは“０”にクリアさ
れている。アナログ回路は非活性状態で、消費電流を低
減させる。この状態で、ソフトウェア、外部トリガ又は
タイマトリガによってＡＤＳＴビットを“１”にセット
すると、コントロールロジック内のフラグＩＰＷＲが
“１”にセットされる。アナログ回路は活性状態になる
が、アナログ回路が安定動作する（演算増幅器のＭＯＳ
ＦＥＴの充電など）まで、２００クロック期間、Ａ／Ｄ
変換器は待機状態になる。その後、コントロールロジッ
クから出力されるＰＯＮ信号が“１”になって、最初の
Ａ／Ｄ変換動作を行う。以後の動作は前記同様である。
指定したＡ／Ｄ変換動作終了後、上記ＩＰＷＲフラグが
“０”にクリアされ、アナログ回路は非活性状態にな
る。コントロールロジックに上記２００クロックをカウ
ントするカウンタを持つ。

【０１２０】予めソフトウェアによりＰＷＲビットを
“１”にセットすると、内部ＩＰＷＲフラグが“１”に
セットされ、この時点でアナログ回路は活性状態にな
り、所定の時間（上記２００クロック相当、例えば１０
μｓ）を経過すると、Ａ／Ｄ変換器は変換可能状態にな
る。その後、ソフトウェアまたは外部トリガまたはタイ
マトリガによって、ＡＤＳＴビットを“１”にセットす
ると、内部ＰＯＮが“１”になって、直ちにＡ／Ｄ変換
が開始される。内部ＩＰＷＲビットは保持される。上記
２００クロックをカウントするカウンタは無効になる。

【０１２１】定期的な外部入力のモニタなどに用いる場
合には、例えば２００クロックよりも十分に遅い入力信
号を変換する場合には、ＰＷＲビットを“０”にクリア
しておき、Ａ／Ｄ変換が可能な場合にＡＤＳＴビットを
“１”にセットして、変換を開始させ、Ａ／Ｄ変換終了
割り込みルーチンでＰＷＲビットを“０”にクリアし、
変換結果を処理するようにすればよい。ソフトウェアが
２００クロックを計測する必要がなく（割り込み待ちで
よい）、ソフトウェアの負担がない。また、アナログ回
路が活性状態の期間を最低限にすることができるから、
消費電流を低減することができる。

【０１２２】所望のタイミングで直ちにＡ／Ｄ変換を開
始する必要がある場合には、予め、例えばリセット処理
ルーチンでソフトウェアによりＰＷＲビットを“１”に
セットしておけばよい。２００クロック相当以上の時間
が経過した後、所望の時点でソフトウェアによりＡＤＳ
Ｔビットを“１”にセットし、Ａ／Ｄ変換が開始され
る。上記ＰＷＲビット、ＡＤＳＴビットの以外のビット
は任意に設定できる。

【０１２３】システムないしシングルチップマイクロコ
ンピュータ自体の初期化処理に、２００クロック以上必
要とする場合が多いから、実使用上には、常にＡ／Ｄ変
換が可能状態になる。その後は、ソフトウェア、外部ト
リガ又はタイマトリガによって、ＡＤＳＴビットを
“１”にセットすることにより、Ａ／Ｄ変換が直ちに開
始されるから、処理精度を向上したり、リアルタイム性
を向上したりすることができる。

【０１２４】図２８には、この発明に係るシングルチッ
プマイクロコンピュータを用いた制御システムの一実施
例のブロック図が示されている。同図のシングルチップ
マイクロコンピュータＭＣＵは、図１に示されたシング
ルチップマイクロコンピュータが用いられる。同図の制
御システムは、上記シングルチップマイクロコンピュー
タを用いて、ＡＣインダクションモータ或いはブラシレ
スＤＣモータなどのモータ制御に向けられている。

【０１２５】タイマＢによる相補３相のＰＷＭ出力
（Ｕ，Ｕ＃、Ｖ，Ｖ＃、Ｗ，Ｗ＃）を用いて、インバー
タ回路を介してインバータモータＭを駆動する。かかる
相補３相のＰＷＭ出力は、例えば、前記「Ｈ８／３００
３ ハードウェアマニュアル」ｐｐ．３７４〜３８１な
とに記載されている。前記の通り、正相／逆相の出力間
にノーオーバーラップを設定できれば、インバータ回路
を構成する直列接続されたトランジスタが同時にオン状
態となり、かかるトランジスタを通して大きな貫通電流
が発生することが防止できる。

【０１２６】上記インバータ回路の出力が、モータを駆
動する。例えば、上記インバータ回路の出力がモータの
内部で、特に制限されないが、いわゆるＹ結線（又はス
ター結線）、あるいはΔ結線された固定子捲線に与えら
れる。ＰＷＭ出力の周期（搬送波周期）は、例えば４０
００ステート（２０μｓ＝５ＫＨｚ）にされる。

【０１２７】２相のインバータ駆動電流を検出して、Ａ
／Ｄ変換器のアナログ入力ＡＩＮ４，５に入力する。上
記の通り、インバータ回路の出力は、Ｙ結線（又はスタ
ー結線）、あるいはΔ結線されているから、３相の電流
の合計値は０になる。２相の電流を検出することによ
り、３相目の電流を求めることができる。これらのＡ／
Ｄ変換は、上記タイマＢのコンペアマッチＡ及びアンダ
ーフローによって起動され、グループ・シングルモード
で変換する。

【０１２８】すなわち、制御レジスタは、タイマ出力に
同期した、モータ電流の計測ができる。ハードウェアに
よってＡ／Ｄ変換器の起動ができるので、タイマの所定
のタイミングから、モータの駆動電流を計測するまでの
時間を短縮し、検出精度を向上できる。２０ステート
（１μｓ）で、サンプリングを行い、８０ステート（４
μｓ）で変換結果を得ることができる。２相分の電流を
同時にサンプリングすることにより、電流の検出精度を
向上し、タイマ出力に反映でき、制御精度を向上するこ
とができる。

【０１２９】これらは精度が必要であり、ワードサイズ
で中央処理装置ＣＰＵがリードを行い、１０ビット分解
能を得る。データは下位詰めになっているので、他のパ
ラメータと直接演算ができる。中央処理装置ＣＰＵの処
理の高速化を図ることができる。例えば、かかる電流の
計測結果が意図した電流値と合致するように、ＰＷＭデ
ューティの変更を行う。この発明に係るＡ／Ｄ変換器を
用いることにより、測定精度が向上し、ソフトウェアの
負担が軽減され、システム全体の処理性能を向上するこ
とができる。

【０１３０】また、雰囲気温度や電圧検出などのセンサ
回路の出力を、Ａ／Ｄ変換器のアナログ入力ＡＩＮ０、
１、４〜７に入力する。例えば、タイマＡのコンペアマ
ッチまたはオーバーフロー割り込みを、約１００ｍｓ毎
に発生するようにする。かかる割り込み処理によって、
中央処理装置ＣＰＵが制御レジスタを設定して、アナロ
グ入力ＡＩＮ０、１、４〜7 は、例えばグループ・シン
グルモードにより一定時間間隔でセンサ情報のサンプリ
ングを行う。

【０１３１】これらの雰囲気温度や電源電圧等の分解能
はさほど必要なく、バイトサイズで中央処理装置ＣＰＵ
がリードすることによって、８ビット分解能のデータを
得ることができる。中央処理装置ＣＰＵは、これらの内
容を判定して、各種のパラメータを変更したり、そのほ
かの入出力処理をする。例えば、タイマＢのＰＷＭデュ
ーティを変更する。タイマＡ及びタイマＢのそのほかの
出力は、別のドライバ回路を介して別のＤＣモータ或い
はステッピングモータを駆動する。入出力ポートＩＯＰ
１〜３は、各種スイッチやリレーなどの制御を行う。

【０１３２】図２９には、上記タイマＢとＡ／Ｄ変換器
の動作の一例を説明するためのタイミング図が示されて
いる。タイマＢは、２本のアップダウンカウンタＴＣＮ
Ｔ３とＴＣＮＴ４が０と周期設定レジスタとの間をアッ
プ／ダウンの計数動作を行う。これらのカウンタＴＣＮ
Ｔ３，４とコンペアレジスタＵとのコンペアマッチによ
って、タイマ出力Ｕ、Ｕ＃を出力する。Ｕ，Ｕ＃は、互
いに相補ノーオーバーラップの関係にあるＰＷＭ出力と
なる。同様に、図示されないコンペアレジスタＶ，Ｗと
のコンペアマッチによってタイマ出力Ｖ，Ｖ＃とＷ，Ｗ
＃を出力する。

【０１３３】中央処理装置ＣＰＵは、タイマＢのチャン
ネル３の周期設定レジスタとのコンペアマッチ及びチャ
ンネル４のアンダーフローの両方でＡ／Ｄ変換器を起動
するようにする。中央処理装置ＣＰＵは、制御レジスタ
を入力チャンネルＡＩＮ２，３に設定し、タイマＢによ
る起動を選択した状態にしておく。上記の起動要因が発
生しない状態ではＡ／Ｄ変換器は待機状態となってい
る。

【０１３４】チャンネル３のコンペアマッチＡ３及びチ
ャンネル４のアンダーフローの論理和信号が、Ａ／Ｄ変
換器の起動信号としてタイマからＡ／Ｄ変換器に与えら
れる。上記の選択した起動信号が発生すると、アナログ
マルチプレクサ制御信号４Ａと５Ｂが同時に活性状態に
なり、ＡＩＮ２とＡＩＮ３の入力信号がそれぞれ同時に
サンプルホールド・レベルシフト回路ＡとＢに蓄積され
る。その後に、順次にＡ／Ｄ変換動作ＡとＢが行われ、
上記入力信号ＡＩＮ２とＡＩＮ３のＡ／Ｄ変換結果がデ
ータレジスタに格納される。これによって、モータの駆
動電流を計測することができる。これらを同時にサンプ
リングしているので、相対的な電流値を正確に計測する
ことができる。また、これによって、３相目の電流値の
計算結果も正確になる。

【０１３５】図３０には、上記タイマＢとＡ／Ｄ変換器
の他の動作の一例を説明するためのタイミング図が示さ
れている。タイマＢは、上記同様に２本のアップダウン
カウンタＴＣＮＴ３とＴＣＮＴ４が０、タイマＢ内の周
期設定レジスタＧＲＡとの間をアップ／ダウンの計数動
作を行う。上記同様に、これらのカウンタＴＣＮＴ３，
４とコンペアレジスタＵとのコンペアマッチによって、
タイマ出力Ｕ、Ｕ＃を出力する。Ｕ，Ｕ＃は、互いに相
補ノーオーバーラップの関係にあるＰＷＭ出力となる。
同様に、図示されないコンペアレジスタＶ，Ｗとのコン
ペアマッチによってタイマ出力Ｖ，Ｖ＃とＷ，Ｗ＃を出
力する。

【０１３６】Ａ／Ｄ変換器は、上記同様にタイマＢのチ
ャンネル３の周期設定レジスタとのコンペアマッチ及び
チャンネル４のアンダーフローの両方でＡ／Ｄ変換器を
起動するようにする。Ａ／Ｄ変換器は、制御レジスタを
入力チャンネルＡＩＮ２，３に設定し、タイマＢによる
起動を選択した状態にしておく。上記の起動要因が発生
しない状態ではＡ／Ｄ変換器は待機状態となっている。

【０１３７】チャンネル３のコンペアマッチＡ３及びチ
ャンネル４のアンダーフローの論理和信号が、Ａ／Ｄ変
換器の起動信号としてタイマからＡ／Ｄ変換器に与えら
れる。上記の選択した起動信号が発生すると、上記同様
にして上記入力信号ＡＩＮ２とＡＩＮ３のＡ／Ｄ変換結
果がデータレジスタに格納される。これによって、モー
タの駆動電流を計測することができる。

【０１３８】そのほか、タイマＡのコンペアマッチなど
によって、一定時間毎にＡ／Ｄ変換器のそのほかの入力
アナログ信号を変換したい場合には、前記タイマＡのコ
ンペアマッチ割り込みで、中央処理装置ＣＰＵに割り込
み処理を行わせる。この割り込み処理によって、中央処
理装置ＣＰＵはＡ／Ｄ変換器の制御レジスタを再設定し
て、所望のアナログ入力を変換することにより、そのほ
かのセンサ情報などを入力することができる。この結果
を、例えば中央処理装置ＣＰＵはパラメータ情報とし
て、所望の処理を行い、以降のタイマ出力値の設定に反
映させる。かかるＡ／Ｄ変換処理の終了後は、制御レジ
スタをタイマＢのチャンネル３の周期設定レジスタとの
コンペアマッチ及びチャンネル４のアンダーフローの両
方でＡ／Ｄ変換器を起動するようしておくことにより、
上記入力信号ＡＩＮ２とＡＩＮ３からのモータ駆動電流
に対応したＡ／Ｄ変換結果を得ることができる。このよ
うにして、１つのＡ／Ｄ変換器で、ＰＷＭ出力に同期し
たモータ電流の計測と、そのほかのアナログ入力の変換
を行うことができる。

【０１３９】図３１には、上記シングルチップマイクロ
コンピュータの動作を説明するためのフローチャート図
が示されている。（Ａ）において、リセットを解除する
と、マイクロコンピュータの初期化が行われる。この初
期化は、前記タイマＩＴＵ、Ａ／Ｄ変換器、データ転送
装置ＤＴＣ、Ｉ／Ｏポートなどの初期化を含むものであ
る。Ａ／Ｄ変換器は、タイマＩＴＵのトリガに従って入
力チャンネルをＡＩＮ２，ＡＩＮ３を変換するように設
定される。タイマＡは、インターバルタイマとして動作
を開始させる。

【０１４０】上記初期化が終了すると、モータの起動要
求待ち状態になる。モータの起動要求は、例えば上位の
中央処理装置ＣＰＵから入出力ポートを介したりして与
えられる。起動要求が発生すると、所望の処理に従っ
て、コンペア値を算出し、これをＲＡＭ上の第１の領域
に配置する。

【０１４１】タイマＩＴＵを起動する。タイマ出力が行
われ、割り込み待ち状態になる。図２９のコンペアマッ
チ信号に対応したＩＭＩＡ３割り込み（山；周期Ｔ０，
Ｔ２）あるいはアンダーフロー信号に対応したＵＶＩ４
割り込み（谷；周期Ｔ１）が発生すると、Ａ／Ｄ変換器
に起動信号が与えられて、自動的またはハードウェア的
に初期設定に従って入力チャンネル２と３のＡ／Ｄ変換
が行われる。また、上記ＩＭＩＡ３割り込み（山）ある
いは上記ＵＶＩ４割り込み（谷）によって、データ転送
装置ＤＴＣが起動され、前記ＲＡＭ上の所定のアドレス
からタイマＩＴＵのバッファレジスタ（ＴＧＢ、ＤＲＧ
Ｃ、ＴＲＧＤ）にコンペア値が転送され、ＰＷＭのデュ
ーティが変更される。

【０１４２】中央処理装置ＣＰＵの割り込み処理ルーチ
ンによって、Ａ／Ｄ変換器の変換結果をリードして、２
相分のモータ駆動電流を得る。また、これに基づいて３
相目のモータ駆動電流が計算される。そのほか、予めＲ
ＡＭ上の第２の領域に保持していたセンサ回路の入力値
をリードする。上記及び図示されていないものの、速度
指令やモータの位置・速度、モータ駆動電流、そのほか
センサの入力値を参照して、所望の処理を行って新しい
コンペア値を計算する。これをＲＡＭ上の第１の領域に
配置する。

【０１４３】（Ｂ）のように、タイマＡのインターバル
割り込みが発生すると、Ａ／Ｄ変換器の設定値変更を行
い、ソフトウェアの起動によって、モータ駆動電流以外
の、センサの入力値をＡ／Ｄ変換する。変換された結果
は、ＲＡＭ上の第２領域に保持させる。Ａ／Ｄ変換器の
設定をもとの状態に戻してリターンする。

【０１４４】図３３には、この発明に係るシングルチッ
プマイクロコンピュータを用いた他の制御システムの一
実施例のブロック図が示されている。同図のシングルチ
ップマイクロコンピュータＭＣＵは、図１に示されたシ
ングルチップマイクロコンピュータが用いられる。同図
の制御システムは、上記シングルチップマイクロコンピ
ュータを用いて、カメラのレンズ部の自動焦点制御に向
けられている。

【０１４５】レンズ及びハーフミラーなどを通して得ら
れた入力光は、ＣＣＤ（電荷移送素子）あるいはＢＡＳ
ＩＳなどの光電変換素子で電気信号に変換される。かか
る光電変換素子の出力は、増幅器やバッファなど等を含
むインターフェイス回路を通してアナログ入力としてＡ
ＩＮ０に入力される。また、上記インターフェイス回路
が出力するトリガ信号ＡＤＴＲＧを外部トリガ端子を介
して入力する。マイクロコンピュータからのＢＵＳＹ信
号をインターフェイス回路内の論理ゲート回路に与え
て、Ａ／Ｄ変換結果が処理されていない状態では、光電
変換されたデータ（ＡＩＮ０）がシングルチップマイク
ロコンピュータＭＣＵに供給されることを中断するよう
に指示する。インターフェイス回路は、光電変換素子の
変換や読み出しの制御を行う。例えば、２次位相差検出
方式で焦点の一致、不一致を検出する。

【０１４６】この実施例のマイクロコンピュータＭＣＵ
は、レンズマイクロコンピュータＬ−ＭＣＵに対して指
令を出力し、レンズのＡＦモータを駆動するようにさせ
る。上記のＬ−ＭＣＵに対する指令は、シリアルコミュ
ニケーションインターフェイスＳＣＩにより行うように
してもよいし、２相エンコーダパルスのようなものであ
ってもよいし、あるいはその他のディジタル出力で行う
ようにしてもよい。また、ＡＦモータのエンコーダ入力
をタイマＢのクロック入力（ＴＣＬＫＡ，ＴＣＬＫＢ）
に入力して、ＡＦモータの速度／位置を検出する。これ
らをモニタしつつ、ＡＦモータを駆動する。

【０１４７】上記シリアルコミュニケーションインター
フェイスＳＣＩや入出力ポートを介して、メインマイク
ロコンピュータＭ−ＭＣＵやレンズマイクロコンピュー
タＬ−ＭＣＵ、さらにはＥＥＰＲＯＭ（エレクトリカリ
・イレーザブル＆プログラマブル・リード・オンリー・
メモリ）との通信を行う。ＥＥＰＲＯＭは、各種の制御
情報を格納する。例えば、ＥＥＰＲＯＭには、光電変換
素子毎の受光感度を補正するためのデータを格納してお
く。かかる補正によりＡＦ精度を向上させることができ
る。メインマイクロコンピュータＭ−ＭＣＵからは、動
作モードの指令や焦点検出の開始の指令を入力したり、
焦点検出の完了を通知したりする。そのほか、ポートの
出力によって、ＬＥＤ（発光ダイオード）を駆動した
り、焦点検出時の補助光などのランプを点灯したりその
ほか各種スイッチ類などの入力をおこなったりする。

【０１４８】Ａ／Ｄ変換器は、セレクト・シングルモー
ド、バッファ動作、かつ外部トリガによる変換開始を選
択する。変換終了割り込みによって、データ転送装置Ｄ
ＴＣを起動し、変換結果をＲＡＭ上に退避させる。図３
２（Ａ）に示すように、外部トリガＡＤＴＲＧに所定の
信号が発生すると、内部クロックφに同期化されてＡＤ
ＳＴセット信号が発生され、その後半クロック遅れてＡ
ＤＳＴビットが“１”にセットされ、Ａ／Ｄ変換動作が
開始する。

【０１４９】これに対して、前記のようなモータ駆動の
ような場合には、図３２（Ｂ）に示すように、内部クロ
ックφに同期してコンペアマッチ信号又はアンダーフロ
ー信号が発生され、次のクロックによりＡＤＳＴセット
信号が発生され、上記同様に半クロック遅れてＡＤＳＴ
ビットが“１”にセットされ、Ａ／Ｄ変換動作が開始さ
れる。

【０１５０】上記Ａ／Ｄ変換動作が終了すると、変換結
果がデータレジスタＡＤＤＲＡに格納され、上記ＡＤＳ
Ｔビットが“０”にクリアされて、変化待機状態にな
る。次の外部トリガ信号ＡＤＴＲＧが発生すると、上記
同様にＡＤＳＴビットが“１”にセットされ、ＡＩＮ０
の入力がＡ／Ｄ変換される。変換が終了すると、前記の
ようなバッファ動作によってデータレジスタＡＤＤＲＡ
の内容がＡＤＤＲＢに転送され、上記変換結果がＡＤＤ
ＲＡに格納される。同様にして、４回の外部トリガ信号
ＡＤＴＲＧによって、４回のＡ／Ｄ変換動作が行われて
データレジスタＡＤＤＲＡ〜ＡＤＤＲＤに変換結果が格
納されると、ＡＤＦビットが“１”にセットされて変換
終了割り込みが発生（コントロールロジックから割り込
み信号ＡＤＩが出力される）する。

【０１５１】変換終了割り込みによって、データ転送装
置ＤＴＣを起動することにより、ブロック転送モードで
４回分の変換結果がＲＡＭ上に退避される。これを所望
の回数（ＤＴＣのカウンタに設定された回数）繰り返す
と、中央処理装置ＣＰＵはこれらの情報をまとめて処理
する。Ａ／Ｄ変換結果のデータアライメントを読み出す
時にハードウェア的に行うようにすることにより、Ａ／
Ｄ変換結果と、前記補正データを演算するような場合
に、ソフトウェアでアライメントを行う必要がなく、ソ
フトフェアの負担の軽減と、高速化を図ることができ
る。前記処理によって得られた、デフォーカス量を、レ
ンズのマイクロコンピュータＬ−ＭＣＵなどとの通信で
えられたレンズ情報により、ＡＦモータの移動量（回連
量）に換算する。例えば、Ａ／Ｄ変換器によって入力さ
れるデータの量が２００個などとすれば、データ転送装
置ＤＴＣの転送回数は５０回になる。

【０１５２】データ転送装置ＤＴＣは、ＲＡＭ上に転送
情報を格納するため、チャンネル数を多くとることがで
きるが、データ転送に先立ってＲＡＭ上から転送情報を
リードするなどの処理が必要である。バッファ動作とブ
ロック転送モードを用いることによって、かかるＲＡＭ
からの転送情報のリードなどのオーバーヘッドを低減す
ることができ、シングルチップマイクロコンピュータの
全体的な処理速度を向上することができる。例えば、焦
点の動体予測制御などを行う場合は、光電変換素子とＡ
／Ｄ変換器とデータ転送装置ＤＴＣによるフォーカスの
検出と、前回の検出結果に基づく、中央処理装置ＣＰＵ
のフォーカスの演算をオーバーラップして行うような場
合に、上記ＤＴＣとＣＰＵとがバス権を取り合って、互
いに制約しあう頻度を低減し、全体的な処理性能を向上
させることができる。

【０１５３】上記インターフェイス回路は、内部にタイ
ミング回路などを有し、光電変換素子に変換結果の転送
を指示する。ＢＵＳＹ信号が活性状態の場合は、かかる
転送指示を阻止するようにする。

【０１５４】図３４には、上記データ転送装置のブロッ
ク転送モードによるＡ／Ｄ変換器の読み出しのアドレス
マップ図が示されている。データ転送装置ＤＴＣは、ソ
ースアドレスレジスタＳＡＲにデータレジスタＡＤＤＲ
Ａのアドレスを、デスティネーションアドレスレジスタ
ＤＡＲに変換結果を格納するＲＡＭの先頭アドレスを設
定する。そして、ソース側をブロック領域としたブロッ
ク転送モードを指定する。アドレスカウンタはインクリ
メントを指定する。データサイズはワードサイズを指定
して、１０ビット分解能を得る。ブロックカウンタは４
を設定する。転送カウンタは所定の数（Ｎ）、例えば前
記例では５０を指定する。

【０１５５】Ａ／Ｄ変換割り込みを許可し、ＤＴＥビッ
トを“１”にセットして、データ転送装置ＤＴＣの起動
要求とする。Ａ／Ｄ変換器は、ＡＩＮ０入力をバッファ
動作を使用して変換するようにする。４回のＡ／Ｄ変換
動作が行われると、Ａ／Ｄ変換動作終了割り込みによっ
て、データ転送装置ＤＴＣが起動され、データレジスタ
ＡＤＤＲＡからＲＡＭの第１のアドレス、データレジス
タＡＤＤＲＢからＲＡＭの第２のアドレスへ、データレ
ジスタＡＤＤＲＣからＲＡＭの第３のアドレスへ、デー
タレジスタＡＤＤＲＤからＲＡＭの第４のアドレスへそ
れぞれ連続してデータ転送する。この後、上記割り込み
要因フラグを自動的に“０”にクリアさせる。これを指
定回数（Ｎ）繰り返すと、最後は割り込み要因フクグを
“０”にクリアせず、ＤＴＥビットを“０”にクリアし
て、中央処理装置ＣＰＵにＡ／Ｄ変換終了割り込みを要
求する。中央処理装置ＣＰＵは、全ての変換結果をまと
めて処理することができる。

【０１５６】Ａ／Ｄ変換終了割り込み間隔を、８０ステ
ート（２０ステート×４）以上にできる。データ転送装
置ＤＴＣの起動頻度と起動間隔を緩和してオーバーヘッ
ド（ＲＡＭ上のレジスタ情報をリード／ライトする）を
無くし、また、そのほかのバスマスタとの競合時の制約
を緩和することができる。上記データ転送装置ＤＴＣを
使用せず、中央処理装置ＣＰＵが割り込み処理などで変
換結果を読み出す場合にも、例外処理やリターン命令な
どのオーバーヘッドを低減することができ、システム全
体のスループットを向上させることができる。

【０１５７】図３５には、上記データ転送装置のブロッ
ク転送モードによるＡ／Ｄ変換器の読み出しのタイミン
グ図が示されている。バッファがフル（データレジスタ
ＡＤＤＲＡ−ＨすべてがＡ／Ｄ変換済データを格納して
いる）になるＡ／Ｄ変換のサンプリング動作を行うと、
ＢＵＳＹ信号を活性状態にするようにしている。データ
転送装置ＤＴＣ又は中央処理装置ＣＰＵが変換結果を読
み出して、ＡＤＦフクグを“０”にクリアすると、ＢＵ
ＳＹ信号は非活性状態になる。

【０１５８】外部の例えば、インターフェイス回路がこ
の信号をモニタして、ＢＵＳＹ信号が活性状態の場合
は、光電変換回路を停止したり、ＡＤＴＲＧ信号による
トリガを抑止したりすることができる。これによって、
アナログ入力の変換を抜かされてしまったりすることが
ない。また、Ａ／Ｄ変換器が動作可能状態にあるときに
は連続して、アナログ入力を与え、Ａ／Ｄ変換器が動作
待機状態にあるときには、アナログ入力を与えないよう
にすることによって、アナログ入力を最適化できる。つ
まり、遅い方にチューニングする必要がない。

【０１５９】以上の実施例から得られる作用効果は、下
記の通りである。 （１）２ビットずつのフラッシュ変換によって、Ａ／Ｄ
変換の高速化を図ることができ、基準電圧生成回路を上
位、中間及び回路のＤ／Ａ変換器（分圧回路）により分
圧することにより、抵抗の個数を削減して物理的規模の
縮小を図ることができるという効果が得られる。

【０１６０】（２）２ビットずつのフラッシュ変換を行
って、変換動作の高速化を図ってサンプリング時間と同
等にすることによって、パイプライン動作を有効に利用
することができるという効果が得られる。すなわち、サ
ンプリング精度を低下させないために、サンプリング時
間は一定時間より短縮できなく、変換時間はこれより高
速化してもパイプラインの効果が少ないからである。

【０１６１】（３）Ａ／Ｄ変換器がサンプルホールド回
路とコンパレータを複数組有し、第１のステップでは第
１のサンプリングを行い、第２のステップでは上記第１
のサンプルホールド回路とコンパレータを用いた変換を
行い、かつ第２のサンプリングを行い、第３のステップ
では上記第２のサンプルホールド回路とコンパレータを
用いた変換を行い、かつ第３チャンネルの第１のサンプ
リングを行うようにすることによって、Ａ／Ｄ変換動作
の開始から、指定した全てのチャンネルの変換を終了す
るまでの時間を短縮させることができるという効果が得
られる。これにより、信号変化の周波数の高い、複数の
アナログ入力の計測精度を向上させることができるとい
う効果が得られる。

【０１６２】（４）変換結果を格納するデータレジスタ
の内容が読み出されていない状態で、ＢＵＳＹ信号を出
力することによって、外部でＡ／Ｄ変換器の動作が検出
できるので、Ａ／Ｄ変換器が動作可能状態では順次アナ
ログ入力を行い、Ａ／Ｄ変換器が動作不能状態（データ
レジスタがいっぱい）では、アナログ入力を待たせるこ
とができ、最適な動作を行うようにすることができると
いう効果が得られる。これにより、マージンをみて全体
的な処理性能を低下させることがない。

【０１６３】（５）中央処理装置ＣＰＵ及びデータ転送
装置ＤＴＣがデータレジスタを読み出すときのデータサ
イズ（バイト又はワード）を判別して、読み出し分解能
を自動的に選択し、読み出しデータをアライメント（読
み出し最下位ビットをデータバス又はＣＰＵのレジスタ
の最下位ビットにする）することによって、ソフトウェ
アの負担を軽減することができるという効果が得られ
る。これにより、ＣＰＵにおいてシフト処理、あるいは
オーバーフローの検出などを行うことが必要無いから、
シングルチップマイクロコンピュータ全体の処理性能を
向上させることができる。

【０１６４】（６）ＰＷＲ＝“０”での変換開始（低速
スタート）時では、待機時間後に自動的に変換を開始す
るので、ソフトウェア負担をかけることなく、消費電流
を低減することができる。また、変換終了後に消費電力
の低い状態に戻ることによって更に低消費電力化を図る
ことができるという効果が得られる。

【０１６５】（７）ＰＷＲ＝“１”での変換開始（高速
スタート）時では、変換開始指示からサンプリング完了
までの時間を短縮して、測定精度を向上することができ
る。また、変換終了までの時間を短縮して処理性能の向
上を図り、リアルタイム性の向上を実現できる。待機時
間をソフトウェアで設定できるので、待機時間を絶対的
な時間に従って最適化できるという各効果が得られる。

【０１６６】（８）上記の高速スタートと低速スタート
を切り替え可能にすることによって、多様な使用方法に
も対応でき、使い勝手を良くすることができるという効
果が得られる。

【０１６７】（９）Ａ／Ｄ変換器を２個設けることによ
り、基準電圧生成回路やコントロールロジックを共通化
し、物理的規模を縮小することができ、これに伴って消
費電流も低減させることができるという効果が得られ
る。

【０１６８】（１０）中央処理装置の命令実行ステート
数と同等の変換時間でＡ／Ｄ変換の実行を可能にし、変
換結果の読み出しや処理を容易にしてシステム全体の処
理性能を向上させることができるという効果が得られ
る。

【０１６９】（１１） シングルチップマイクロコンピ
ュータに内蔵したＡ／Ｄ変換器として、多様な応用に応
えることができ、また、入力チャンネル毎の多様な変換
や読み出しを行うことができるという効果が得られる。

【０１７０】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、アナ
ログ入力チャンネル数は８チャンネルに限らず、例えば
１６チャンネルなどとしてもよい。データレジスタの数
も任意の数とすることができる。動作モードや制御レジ
スタの構成についても種々の変更が可能である。

【０１７１】例えば、複数のサンプルホールド回路を設
けなくてもよい。また、読み出しデータ幅は８／１６ビ
ットに限定されるものではなく、任意のビット幅を設定
してもよい。ただし、任意のビット幅に対するデータの
出力形式及び出力条件は定めておく必要がある。コント
ロールロジックは、前記のように１回に１つのＡ／Ｄ変
換動作しか行わないから、図２においてコンパレータア
レイを複数のサンプルホールド・レベルシフト回路に共
通に設けるようにしてもよい。つまり、共通のコンパレ
ータアレイに対してスイッチを介してサンプルホールド
・レベルシフト回路の出力を時分割的に伝えるようにし
てもよい。

【０１７２】Ａ／Ｄ変換動作の高精度化のためには、上
記実施例のようにサンプルホールド・レベルシフト回路
に一対一に対応してコンパレータアレイを設けることが
望ましい。なぜなら、半導体集積回路に形成された比較
的小さな容量値を持つキャパシタに入力信号を保持させ
ているので、かかるキャパシタとコンパレータアレイと
の間の寄生容量の容量値が大きくなると、かかる寄生容
量との電荷分散によって比較される入力信号のレベルが
変化してしまうからである。また、上記キャパシタの容
量値を大きくすると、その分占有面積が増大するととも
に、入力信号の取り込みに時間がかかり高速サンプリン
グ動作が妨げられてしまう。

【０１７３】シングルチップマイクロコンピュータのそ
の他の機能ブロックについても何ら制約されない。タイ
マの構成やデータ転送装置の構成も応用システムに則し
て種々変更可能である。応用システムはモータ制御やカ
メラの自動焦点検出などに限定されないことはいうまで
もない。

【０１７４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシング
ルチップのマイクロコンピュータに適用した場合につい
て説明したが、それに限定されるものではなく、その他
の半導体集積回路装置又はデータ処理装置にも適用可能
であり、本発明は少なくともとＣＰＵ等のデータ処理装
置とＡ／Ｄ変換器を内蔵する半導体集積回路装置及びそ
れを用いた制御システムに広く利用できるものである。

【０１７５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、（１）Ａ／Ｄ変換器を内蔵
した半導体集積回路装置において、入力チャンネルを複
数個設け、入力アナログ信号を複数のサンプルホールド
回路により保持し、第１のサンプリングを行い、かかる
サンプリングよりホールドされたアナログ信号をＡ／Ｄ
変換するとともに第２のサンプリングを行い、そのサン
プリングされたアナログ信号を次にＡ／Ｄ変換するとい
うパイプライン動作や、上記複数のサンプルホールド回
路を用いて同時にサンプリングさせる。このようなパイ
プライン処理を行い、Ａ／Ｄ変換器は複数の入力データ
を並列処理することができ、実効的にサンプリング時間
を無くすことができるから、複数のアナログ入力信号を
連続して変換する場合にＡ／Ｄ変換動作の高速化ができ
る。複数のアナログ入力信号を同時に保持し、その後に
順次に変換することにより、回路規模を増加させること
なく、複数のアナログ値の相対的な値が重要とされる制
御動作の信頼性を高くすることができる。

【０１７６】（２）Ａ／Ｄ変換器を内蔵した半導体集積
回路装置において、起動信号により直ちに応答してＡ／
Ｄ変換動作を行う通常モードと、必要最小なバイアス電
流しか流さない状態にあり起動信号が入力されてから安
定に動作するまでの一定の時間経過後にＡ／Ｄ変換動作
を行う待機モードを上記Ａ／Ｄ変換器に設ける。このよ
うに、ソフトウェアの負担なく、変換される入力信号に
見合った合理的な変換動作により低消費電力化を図るこ
とができるという効果が得られる。

【０１７７】（３）Ａ／Ｄ変換器を内蔵した半導体集積
回路装置において、Ａ／Ｄ変換結果の読み出し時にバス
サイズに対応して内部バスに出力時に最上位ビットに合
わせられるようにアライメントを行うことにより、ソフ
トウェアの負担なく、効率よくＡ／Ｄ変換結果を取り込
むことができる。

【０１７８】（４）Ａ／Ｄ変換器を内蔵した半導体集積
回路装置において、繰り返し変換動作を行うときに、変
換結果データの読み出しが完了するまで、新規のＡ／Ｄ
変換動作を停止させることにより、繰り返し変換動作を
行う場合、複数の変換データの相互の関係を保持するこ
とができる。

【図面の簡単な説明】

【図１】この発明が適用されたシングルチップのマイク
ロコンピュータの一実施例を示すブロック図である。

【図２】この発明が適用されたシングルチップマイクロ
コンピュータに搭載されるＡ／Ｄ変換器の一実施例を示
すブロック図である。

【図３】上記Ａ／Ｄ変換器の動作を説明するための基本
的タイミング図である。

【図４】上記Ａ／Ｄ変換器のサブレンジの電圧変換方式
を説明するための電圧分布図である。

【図５】図２におけるコンパレータアレイの概略ブロッ
ク図である。

【図６】図２におけるサンプルホールド・レベルシフト
回路の一実施例を示す回路図である。

【図７】この発明に係る同時サンプリングによるＡ／Ｄ
変換動作の代表的な一例を説明するためのフローチャー
ト図である。

【図８】この発明に係る通常サンプリングによるＡ／Ｄ
変換動作の代表的な一例を説明するためのフローチャー
ト図である。

【図９】この発明に係るセレクト・シングルモードを説
明するためのタイミング図である。

【図１０】この発明に係るセレクト・スキャンモードを
説明するためのタイミング図である。

【図１１】この発明に係るグループ・シングルモードを
説明するためのタイミング図である。

【図１２】この発明に係るグループ・スキャンモードを
説明するためのタイミング図である。

【図１３】この発明に係るバッファ動作の一例を説明す
るためのタイミング図である。

【図１４】上記バッファ動作の他の一例を説明するため
のタイミング図である。

【図１５】この発明に係る同時サンプリング動作の一例
を説明するためのタイミング図である。

【図１６】この発明に係る同時サンプリング動作の他の
一例を説明するためのタイミング図である。

【図１７】この発明に係るインターバル動作を説明する
ためのタイミング図である。

【図１８】この発明に係るＡ／Ｄ変換器の動作を説明す
るための概略フローチャート図である。

【図１９】図２のバスインターフェイスを含む読み出し
制御回路の主要部のブロック図である。

【図２０】上記図２のデータレジスタの相対的なアドレ
スマップ図である。

【図２１】図２のバスインターフェイスを含む読み出し
制御をアドレス方式にしたときの制御回路の回路図であ
る。

【図２２】この発明に係るワードデータとバイトデータ
のリードを説明するためのビット配置図である。

【図２３】図２のデータレジスタＡＤＤＲＡ〜ＡＤＤＲ
Ｄの相互の関係を示す回路構成図である。

【図２４】図２のアナログマルチプレクサの一実施例を
示すブロック図である。

【図２５】図２のアナログマルチプレクサの他の一実施
例を示すブロック図である。

【図２６】この発明に係るＢＵＳＹ出力制御回路の一実
施例を示す回路図である。

【図２７】この発明に係るＡ／Ｄ変換器の動作を説明す
るためのタイミング図である。

【図２８】この発明に係るシングルチップマイクロコン
ピュータを用いた制御システムの一実施例を示すブロッ
ク図である。

【図２９】この発明に係るタイマＢとＡ／Ｄ変換器の動
作の一例を説明するためのタイミング図である。

【図３０】この発明に係るタイマＢとＡ／Ｄ変換器の動
作の他の一例を説明するためのタイミング図である。

【図３１】この発明に係るシングルチップマイクロコン
ピュータの動作を説明するためのフローチャート図であ
る。

【図３２】この発明に係るＡ／Ｄ変換器の外部入力とタ
イマによる起動動作を説明するためのタイミング図であ
る。

【図３３】この発明に係るシングルチップマイクロコン
ピュータを用いた制御システムの他の一実施例を示すブ
ロック図である。

【図３４】この発明に係るデータ転送装置のブロック転
送モードによるＡ／Ｄ変換器の読み出しのアドレスマッ
プ図である。

【図３５】この発明に係るデータ転送装置のブロック転
送モードによるＡ／Ｄ変換器の読み出しのタイミング図
である。

【符号の説明】

ＣＰＵ…中央処理装置、ＲＡＭ…ランダム・アクセス・
メモリ、ＲＯＭ…リード・オンリー・メモリ、ＳＣＩ…
シリアルコミュニケーションインターフェイス、ＩＴＵ
…タイマ、ＤＴＣ…データ転送装置（データトランスフ
ァコントローラ）、ＣＰＧ…クロック発生回路、ＩＯＰ
１〜８…入出力ポート、ＡＤＤＲＡ〜ＡＤＤＲＨ…デー
タレジスタ、ＡＤＣＲ，ＡＤＣＳＲ…制御レジスタ、Ｂ
ＩＦ…バッファ回路、ＭＤＢ…モジュール内バス、ＤＢ
…内部データバス、ＤＤＲ…データディレクションレジ
スタ、ＤＲ…データレジスタ、ＭＣＵ…シングルチップ
マイクロコンピュータ、Ｌ−ＭＣＵ…レンズマイクロコ
ンピュータ、Ｍ−ＭＣＵ…メインマイクロコンピュー
タ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 浩之 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 斉藤 博 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 佐藤 光正 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (18)

【特許請求の範囲】
1. 【請求項１】 複数のアナログ入力端子から入力された
   アナログ信号の一部又は全部からなる複数のアナログ入
   力信号をそれぞれ取り込む複数のサンプルホールド回路
   と、かかる複数のサンプルホールド回路に対して同時サ
   ンプリングを含むサンプリング動作の指示を行うコント
   ロールロジックと、上記サンプルホールド回路に取り込
   まれたアナログ信号をディジタル信号に変換するＡ／Ｄ
   変換部とを備えたＡ／Ｄ変換器と、 上記Ａ／Ｄ変換回路と内部バスを介して接続された中央
   処理装置とを備えてなることを特徴とする半導体集積回
   路装置。
2. 【請求項２】 上記Ａ／Ｄ変換部は、サンプルホールド
   回路に保持された入力アナログ信号と基準電圧とを比較
   するコンパレータアレイと、かかるコンパレータアレイ
   の出力に対応した２進値信号が入力される逐次比較レジ
   スタと、かかる逐次比較レジスタの出力に対応したアナ
   ログ電圧に変換して上記基準電圧を形成するＤ／Ａ変換
   部、及びそれらのコントロールロジックからなり、 上記サンプルホールド回路は第１と第２のサンプルホー
   ルド回路からなり、第１のサンプルホールド回路と第２
   のサンプルホールド回路とが同時に第１と第２の入力信
   号のサンプリング動作を行う第１動作と、 上記第１動作により第１のサンプルホールド回路に取り
   込まれた第１の入力信号を上記Ａ／Ｄ変換部でディジタ
   ル信号に変換する第２動作と、 上記第１動作により第２のサンプルホールド回路に取り
   込まれた第２の入力信号を上記Ａ／Ｄ変換部でディジタ
   ル信号に変換する第３動作とを、 上記コントロールロジックにより順次に行うことを特徴
   とする請求項１の半導体集積回路装置。
3. 【請求項３】 第１の入力信号を第１のサンプルホール
   ド回路がサンプリングを行う第１動作と、 上記第１動作により第１のサンプルホールド回路に取り
   込まれた第１の入力信号を上記Ａ／Ｄ変換部でディジタ
   ル信号に変換する動作と並行して第２の入力信号を第２
   のサンプルホールド回路がサンプリング動作を行う第２
   動作と、 上記第２動作により第２のサンプルホールド回路に取り
   込まれた第２の入力信号を上記Ａ／Ｄ変換部でディジタ
   ル信号に変換する動作と並行して第３の入力信号を第１
   のサンプリングホールド回路がサンプリング動作を行う
   第３動作と、 上記第３動作により第１のサンプルホールド回路に取り
   込まれた第３の入力信号を上記Ａ／Ｄ変換部でディジタ
   ル信号に変換する第４動作とを、 上記コントロールロジックにより順次に行うことを特徴
   とする請求項２の半導体集積回路装置。
4. 【請求項４】 上記コントロールロジックは、上記複数
   のサンプルホールド回路に対して同時にサンプリング動
   作を指示するか、複数のアナログ入力信号の連続したサ
   ンプリング動作とそのディジタル変換動作を指示するか
   を指定する指定ビットを備えた制御レジスタによりその
   動作モードが制御され、上記制御レジスタの指定ビット
   は上記中央処理装置から書き込まれるものであることを
   特徴とする請求項１の半導体集積回路装置。
5. 【請求項５】 上記第１と第２のサンプルホールド回路
   には、複数の入力端子から供給される複数の入力信号を
   選択的に伝えるマルチプレクサが設けられるものであ
   り、 上記基準電圧は、上位、中位及び下位の基準電圧生成回
   路により形成され、上位基準電圧生成回路の出力間電圧
   を中位基準電圧生成回路を構成する局所分圧回路の基準
   電圧とし、かかる中位基準電圧生成回路の出力間電圧を
   下位基準電圧生成回路を構成する局所分圧回路の基準電
   圧とするものであり、 上記第１と第２のサンプルホールド回路は、上記上位基
   準電圧生成回路の出力によって特定のサブレンジ領域に
   取り込んだ入力信号をレベルシフトさせるレベルシフト
   回路を備え、 上記コンパレータアレイは、複数の比較器と選択回路と
   を有し、複数の比較器は上記サンプリングホールド回路
   の出力と選択回路が出力する上位、中位及び下位に対応
   したディジタル値に対応した複数の基準電圧とを比較す
   るものであり、 上記比較器の出力信号は２進信号に変換されて上記逐次
   比較レジスタに格納され、かかる逐次比較レジスタの内
   容に従って中間基準電圧生成回路から下位基準電圧生成
   回路に供給される出力間電圧が選択されるものであるこ
   とを特徴とする請求項２、請求項３又は請求項４の半導
   体集積回路装置。
6. 【請求項６】 上記Ａ／Ｄ変換器の変換結果は、データ
   レジスタに格納されるものであり、かかるデータレジス
   タに空きが無いことを検出して、かかる状態を外部に出
   力させる手段が設けられるものであることを特徴とする
   請求項５の半導体集積回路装置。
7. 【請求項７】 少なくとも中央処理装置とＡ／Ｄ変換器
   を内蔵する半導体集積回路装置であって、上記Ａ／Ｄ変
   換器の待機状態を指定する第１の制御ビットと、Ａ／Ｄ
   変換動作の開始を指示する第２の制御ビットとを有し、 第１の制御ビットが第１の状態のときに第２の制御ビッ
   トによりＡ／Ｄ変換動作を指示したときには直ちにＡ／
   Ｄ変換動作を開始し、 第１の制御ビットが第２の状態のときに第２の制御ビッ
   トによりＡ／Ｄ変換動作を指示したときには所定の待機
   時間を計測した後にＡ／Ｄ変換動作を開始させるように
   したことを特徴とする半導体集積回路装置。
8. 【請求項８】 上記第１の制御ビットが第２の状態のと
   きには、Ａ／Ｄ変換器を構成する回路のうちバイアス電
   流を流す回路部分の電流が遮断又は低減されるものであ
   ることを特徴とする請求項７の半導体集積回路装置。
9. 【請求項９】 上記第１の制御ビットが第２の状態にお
   いて、Ａ／Ｄ変換動作が終了したときには上記第１の制
   御ビットの第２の状態に対応して変換開始前の状態に復
   帰するものであることを特徴とする請求項８の半導体集
   積回路装置。
10. 【請求項１０】 少なくとも中央処理装置とＡ／Ｄ変換
    器を内蔵する半導体集積回路装置であって、上記Ａ／Ｄ
    変換器は、中央処理装置と接続される内部バスのビット
    数より小さくて、それに接続されるバスマスタの基本デ
    ータ処理単位より大きいビット数の分解能を持つもので
    あり、 変換されたディジタル信号の最下位ビットをデータバス
    の最下位ビットに合わせ、最上位ビットより上位のビッ
    トを０として上記データバスに出力する第１出力モード
    と、変換されたディジタル信号の最上位ビットを上記バ
    スマスタのデータ処理単位の最上位ビットに合わせると
    ともにそれより上位のビットを０として上記データバス
    に出力する第２出力モードを持つことを特徴とする半導
    体集積回路装置。
11. 【請求項１１】 上記第１出力モードと第２出力モード
    は、上記中央処理装置により指定されるバスサイズ制御
    信号により選択されるものであることを特徴とする請求
    項１０の半導体集積回路装置。
12. 【請求項１２】 上記Ａ／Ｄ変換器は、変換結果を格納
    する対のレジスタを有し、一方を選択すると上記第１出
    力モードに対応したデータが格納され、他方の選択する
    と第２出力モードに対応したデータが格納され、かかる
    レジスタを介して上記データバスにデータ出力が行われ
    るものであることを特徴とする請求項１０又は請求項１
    １の半導体集積回路装置。
13. 【請求項１３】 少なくとも中央処理装置とＡ／Ｄ変換
    器を内蔵する半導体集積回路装置であって、上記Ａ／Ｄ
    変換器は、変換結果を格納する複数からなるレジスタを
    有し、指定された全ての変換動作が終了したことを検出
    するフラグを有し、かかるフラグが上記変換動作の終了
    状態にあるときには、Ａ／Ｄ変換動作を指示する制御信
    号を無効にする手段を持つことを特徴とする半導体集積
    回路装置。
14. 【請求項１４】 複数のアナログ入力端子から入力され
    たアナログ信号の一部又は全部からなる複数のアナログ
    入力信号をそれぞれ取り込む複数のサンプルホールド回
    路と、かかる複数のサンプルホールド回路に対して同時
    サンプリングを含むサンプリング動作の指示を行うコン
    トロールロジックと、上記サンプルホールド回路に取り
    込まれたアナログ信号をディジタル信号に変換するＡ／
    Ｄ変換部とを備えたＡ／Ｄ変換器と、上記Ａ／Ｄ変換回
    路と内部バスを介して接続された中央処理装置とを備え
    てなる半導体集積回路装置を用い、互いに関連する２つ
    以上のアナログ入力信号を上記サンプルホールド回路に
    同時に取り込み、かかるサンプルホールド回路に取り込
    まれた２つ以上の入力信号に対応したディジタル信号に
    基づいて所望の制御信号を形成することを特徴とする制
    御システム。
15. 【請求項１５】 上記半導体集積回路装置は、タイマ回
    路を有し、前記同時サンプリングするタイミングがかか
    るタイマ回路から供給される信号によって指示されるこ
    とを特徴とする請求項１４の制御システム。
16. 【請求項１６】 上記同時にサンプリングされるアナロ
    グ入力信号は、３相モータにおける回転磁界を形成する
    ２相分の駆動電流に対応したものであり、かかる駆動電
    流に対応したディジタル信号に基づいて上記モータ駆動
    電流を制御するものであることを特徴とする請求項１５
    の制御システム。
17. 【請求項１７】 複数のアナログ入力端子から入力され
    たアナログ信号の一部又は全部からなる複数のアナログ
    入力信号をそれぞれ取り込む複数のサンプルホールド回
    路と、かかる複数のサンプルホールド回路に対して同時
    サンプリングを含むサンプリング動作の指示を行うコン
    トロールロジックと、上記サンプルホールド回路に取り
    込まれたアナログ信号をディジタル信号に変換するＡ／
    Ｄ変換部及び変換されたディジタル信号を格納する複数
    のデータレジスタとを備えたＡ／Ｄ変換器と、中央処理
    装置と、データ転送装置と、バッファメモリと、上記Ａ
    ／Ｄ変換器と中央処理装置、データ転送装置及びバッフ
    ァメモリを相互に接続させる内部バスが設けられてなる
    半導体集積回路装置と、 上記半導体集積回路装置からの制御信号により制御され
    てアナログ信号を形成するセンサと、 上記半導体集積回路装置からの制御信号により制御され
    て上記アナログ信号を上記Ａ／Ｄ変換器に供給するイン
    ターフェイス回路とを含み、 上記半導体集積回路装置は、１ないし複数からなるアナ
    ログ信号のＡ／Ｄ変換結果をデータレジスタに格納し、
    指定されたデータレジスタに変換結果が格納されると、
    上記データ転送装置を起動して上記データレジスタに格
    納された変換結果をバッファメモリに退避させ、指定さ
    れた回数のデータ転送が起動されると中央処理装置に対
    して割り込みを要求する処理が行われることを特徴とす
    る制御システム。
18. 【請求項１８】 上記半導体集積回路装置は、Ａ／Ｄ変
    換結果を格納するデータレジスタに空きの無いことを示
    す信号を上記インターフェイス回路に供給し、かかる信
    号に基づいて上記センサの動作を停止させることを特徴
    とする請求項１７の制御システム。